JP2018028575A - Display device and manufacturing method therefor - Google Patents

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高英 浅岡
Takahide Asaoka
高英 浅岡
松本 貴博
Takahiro Matsumoto
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Abstract

PROBLEM TO BE SOLVED: To reduce resistance of common electrodes without sacrificing flatness of a display area.SOLUTION: A display device comprises; thin film transistors provided on a substrate; a resin layer provided on top of the thin film transistors; grooves formed on the resin layer; a first conductive layer filling the grooves; and a second conductive layer provided on the resin layer to be superimposed on and in contact with the first conductive layer, the second conductive layer being more conductive than the first conductive layer. The first conductive layer may be made of a metal material while the second conductive layer may be made of a metal oxide material.SELECTED DRAWING: Figure 2

Description

本発明は、複数の画素を含む表示装置に関する。特に、アレイ基板に共通電極(コモン電極)を有する表示装置に関する。   The present invention relates to a display device including a plurality of pixels. In particular, the present invention relates to a display device having a common electrode (common electrode) on an array substrate.

従来、表示装置として、液晶ディスプレイや有機ELディスプレイの開発が進められている。これらの表示装置は、表示領域を構成する複数の画素のそれぞれに液晶素子や発光素子等の光学素子を備え、各画素から出力される光量を制御することにより、画像を画面に表示する。液晶素子や発光素子は、基本的に、2つの電極間に光学材料を挟んだ構造を有している。そして、2つの電極に所定の電位を供給することにより生じる光学材料の変化を利用して、出力される光量が制御される。   Conventionally, liquid crystal displays and organic EL displays have been developed as display devices. These display devices include an optical element such as a liquid crystal element or a light emitting element in each of a plurality of pixels constituting a display area, and display an image on a screen by controlling the amount of light output from each pixel. A liquid crystal element or a light emitting element basically has a structure in which an optical material is sandwiched between two electrodes. The amount of light to be output is controlled using a change in the optical material caused by supplying a predetermined potential to the two electrodes.

ところで、液晶素子や発光素子を構成する2つの電極の一方(特に、共通電極)としては、一般的に透光性を有する電極(透明電極)を用いることが多い。液晶素子であれば、バックライトの光や画素電極での反射光を透過する必要があり、有機EL素子であれば光学材料から発した光を透過する必要があるからである。   By the way, as one of the two electrodes constituting the liquid crystal element or the light emitting element (particularly, the common electrode), an electrode having a light transmitting property (transparent electrode) is often used in general. This is because it is necessary to transmit backlight light or reflected light from the pixel electrode in the case of a liquid crystal element, and to transmit light emitted from an optical material in the case of an organic EL element.

このような透明電極は、通常ITO等の透明導電性材料で構成され、抵抗値が金属電極に比べて高いという特性を有する。そのため、透明電極の面積が大きくなると、配線抵抗に起因して電位降下が生じ、電位がばらつくなどの問題を生じる場合がある。そこで、透明電極の電位降下への対策として、より抵抗値の低い導電膜を電気的に接続し、全体として低抵抗化を図る技術が知られている(特許文献1)。   Such a transparent electrode is usually made of a transparent conductive material such as ITO, and has a characteristic that its resistance value is higher than that of a metal electrode. For this reason, when the area of the transparent electrode is increased, a potential drop may occur due to the wiring resistance, and the potential may vary. Therefore, as a countermeasure against the potential drop of the transparent electrode, a technique is known in which a conductive film having a lower resistance value is electrically connected to reduce the resistance as a whole (Patent Document 1).

特開平11−337945号公報JP 11-337945 A

ここで、液晶ディスプレイの駆動方式として、IPS(In Plane Switching)方式やFFS(Fringe Field Switching)方式が知られている。これらの駆動方式は、画素電極と共通電極との間に形成される横電界によって液晶の配向を制御するものである。そのため、これらの駆動方式は、いずれもアレイ基板に共通電極が形成され、表示領域に高い平坦性が求められるという特長がある。   Here, as a driving method of the liquid crystal display, an IPS (In Plane Switching) method and an FFS (Fringe Field Switching) method are known. In these driving methods, the alignment of the liquid crystal is controlled by a lateral electric field formed between the pixel electrode and the common electrode. Therefore, each of these driving methods has a feature that a common electrode is formed on the array substrate and high flatness is required in the display region.

このような駆動方式の液晶ディスプレイに上述した特許文献1に記載の技術を適用した場合、アレイ基板に設けられた共通電極に対し、さらに補助配線等を積層する構造となる。そのため、アレイ基板側の表面における凹凸(起伏)が大きくなり、表示領域の平坦性が損なわれてしまう虞がある。また、アレイ基板側の表面における凹凸に起因して液晶層に配向乱れが生じ、画像表示の際に光漏れが生じるという問題も起こり得る。   When the technique described in Patent Document 1 described above is applied to such a drive-type liquid crystal display, an auxiliary wiring or the like is further laminated on the common electrode provided on the array substrate. Therefore, the unevenness (undulations) on the surface on the array substrate side is increased, and the flatness of the display area may be impaired. In addition, the liquid crystal layer may be disturbed in alignment due to unevenness on the surface on the array substrate side, which may cause a problem of light leakage during image display.

本発明は、上述した課題を解決するものであり、表示領域の平坦性を損なわずに共通電極の低抵抗化することを目的とする。   The present invention solves the above-described problems, and an object thereof is to reduce the resistance of a common electrode without impairing the flatness of a display region.

本発明の一実施形態における表示装置は、基板の上の薄膜トランジスタと、前記薄膜トランジスタの上の樹脂層と、前記樹脂層に設けられた溝部と、前記溝部に埋め込まれた第1導電層と、前記樹脂層の上に設けられ、その一部が前記第1導電層に重畳して接するとともに、前記第1導電層よりも導電率が高い第2導電層と、を備える。   A display device according to an embodiment of the present invention includes a thin film transistor on a substrate, a resin layer on the thin film transistor, a groove provided in the resin layer, a first conductive layer embedded in the groove, A second conductive layer provided on the resin layer, a part of which overlaps and is in contact with the first conductive layer, and has a higher conductivity than the first conductive layer.

さらに、前記第2導電層と絶縁層を介して向かい合って配置され、前記薄膜トランジスタに接続された画素電極を備えてもよい。   Furthermore, the pixel electrode may be provided so as to face the second conductive layer and the insulating layer and connected to the thin film transistor.

前記絶縁層は、前記樹脂層と前記第2導電層との間に配置され、かつ、前記画素電極を覆うように設けられてもよい。このとき、前記絶縁層は、前記溝部の内部を覆っていてもよい。   The insulating layer may be disposed between the resin layer and the second conductive layer and may cover the pixel electrode. At this time, the insulating layer may cover the inside of the groove.

また、他の形態として、前記絶縁層は、前記第2導電層を覆うように設けられてもよい。このとき、前記第2導電層は、第1開口部を有し、前記画素電極は、前記第1開口部の内側において前記樹脂層に設けられた第2開口部を介して前記薄膜トランジスタに接続されてもよい。さらに、前記絶縁層は、前記第1開口部の内側に第3開口部を有していてもよい。   As another form, the insulating layer may be provided so as to cover the second conductive layer. At this time, the second conductive layer has a first opening, and the pixel electrode is connected to the thin film transistor through a second opening provided in the resin layer inside the first opening. May be. Furthermore, the insulating layer may have a third opening inside the first opening.

前記薄膜トランジスタは、行方向に延びるゲート配線及び列方向に延びるソース配線に接続され、前記第2導電層は、前記ゲート配線又は前記ソース配線に沿って延びる第1部分と、該第1部分に接続され、前記画素電極に重畳する第2部分とを有するものであってもよい。   The thin film transistor is connected to a gate wiring extending in a row direction and a source wiring extending in a column direction, and the second conductive layer is connected to the first portion extending along the gate wiring or the source wiring, and the first portion And a second portion overlapping with the pixel electrode.

前記第1導電層は、前記第2導電層における前記第1部分に沿って設けられていてもよい。   The first conductive layer may be provided along the first portion of the second conductive layer.

前記第2導電層における前記第2部分は、線状にパターン化された複数の部分を含んでいてもよい。   The second portion in the second conductive layer may include a plurality of portions patterned in a linear shape.

本発明の一実施形態における表示装置の製造方法は、基板の上に薄膜トランジスタを形成し、前記薄膜トランジスタの上に樹脂層を形成し、前記樹脂層に溝部を形成し、前記溝部の内部を第1導電層で埋め込み、前記樹脂層の上に、その一部が前記第1導電層に重畳して接する第2導電層を形成すること、を備える。   In one embodiment of the present invention, a method of manufacturing a display device includes forming a thin film transistor on a substrate, forming a resin layer on the thin film transistor, forming a groove in the resin layer, and forming the first inside the groove. Forming a second conductive layer that is embedded with a conductive layer and that partially overlaps and contacts the first conductive layer on the resin layer.

前記樹脂層に前記溝部を形成すると同時に、前記樹脂層に前記薄膜トランジスタに達する開口部を形成してもよい。その際、ハーフトーンマスク又はグレートーンマスクを用いてもよい。   At the same time as forming the groove in the resin layer, an opening reaching the thin film transistor may be formed in the resin layer. At that time, a halftone mask or a gray tone mask may be used.

前記溝部の内部を第1導電層で埋め込む際に、電解めっき法により前記第1導電層を形成してもよい。   The first conductive layer may be formed by an electrolytic plating method when the inside of the groove is filled with the first conductive layer.

前記第2導電層は、金属酸化物材料で構成されていてもよいし、前記第1導電層は、金属材料で構成されていてもよい。   The second conductive layer may be made of a metal oxide material, and the first conductive layer may be made of a metal material.

第1実施形態における表示装置の構成を示す平面図である。It is a top view which shows the structure of the display apparatus in 1st Embodiment. 第1実施形態における表示装置の画素の構成を示す断面図である。It is sectional drawing which shows the structure of the pixel of the display apparatus in 1st Embodiment. 第1実施形態における表示装置の画素の構成を示す平面図である。It is a top view which shows the structure of the pixel of the display apparatus in 1st Embodiment. 第1実施形態における表示装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the display apparatus in 1st Embodiment. 第1実施形態における表示装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the display apparatus in 1st Embodiment. 第1実施形態における表示装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the display apparatus in 1st Embodiment. 第1実施形態における表示装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the display apparatus in 1st Embodiment. 第1実施形態における表示装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the display apparatus in 1st Embodiment. 第1実施形態における表示装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the display apparatus in 1st Embodiment. 第2実施形態における表示装置の画素の構成を示す平面図である。It is a top view which shows the structure of the pixel of the display apparatus in 2nd Embodiment. 第3実施形態における表示装置の画素の構成を示す平面図である。It is a top view which shows the structure of the pixel of the display apparatus in 3rd Embodiment. 第3実施形態における表示装置の画素の構成を示す断面図である。It is sectional drawing which shows the structure of the pixel of the display apparatus in 3rd Embodiment. 第4実施形態における表示装置の画素の構成を示す断面図である。It is sectional drawing which shows the structure of the pixel of the display apparatus in 4th Embodiment. 第4実施形態における表示装置の画素の構成を示す平面図である。It is a top view which shows the structure of the pixel of the display apparatus in 4th Embodiment.

以下、本発明の実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in various modes without departing from the gist thereof, and is not construed as being limited to the description of the embodiments exemplified below.

また、図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。   Further, in order to make the explanation clearer, the drawings may be schematically represented with respect to the width, thickness, shape, and the like of each part as compared with the actual embodiment, but are merely examples, and the interpretation of the present invention. It is not intended to limit. In addition, in the present specification and each drawing, elements having the same functions as those described with reference to the previous drawings may be denoted by the same reference numerals and redundant description may be omitted.

本明細書において、「上」とは、ある物体の上に直に接するように配置される場合だけでなく、他の物体を間に挟んで配置される場合をも含む。この点については、「下」という用語についても同様である。また、「上」、「下」といった用語は、物体間の相対的な上下関係を示すものであり、絶対的な上下関係を意味するものではない。具体的には、基板の主面(素子等が形成される面)を基準にして、基板の主面から離れる方向がを「上」と定義し、近づく方向を「下」と定義する。   In the present specification, “upper” includes not only the case of being placed directly on a certain object but also the case of being placed with another object in between. The same applies to the term “below”. Further, terms such as “upper” and “lower” indicate a relative vertical relationship between objects, and do not mean an absolute vertical relationship. Specifically, the direction away from the main surface of the substrate is defined as “up” and the approaching direction is defined as “down” with reference to the main surface of the substrate (surface on which elements and the like are formed).

ある薄膜を加工して複数の薄膜パターンを形成した場合、これら複数のパターンはそれぞれ異なる機能又は役割を有する場合がある。これらの複数のパターンは同一の工程で同一層として形成された薄膜に由来し、同一の層構造及び同一の材料で構成される。したがって、本明細書においては、これらの複数のパターンは、同一の層に存在しているものと定義する。   When a thin film is processed to form a plurality of thin film patterns, the plurality of patterns may have different functions or roles. These plural patterns are derived from thin films formed as the same layer in the same process, and are composed of the same layer structure and the same material. Therefore, in this specification, it is defined that these plural patterns exist in the same layer.

(第1実施形態)
<表示装置の構成>
図1は、第1実施形態における表示装置の構成を示す平面図である。図2は、第1実施形態における表示装置の画素の構成を示す断面図である。図3は、第1実施形態における表示装置の画素の構成を示す平面図である。図2は、図3に示す平面図において、一点鎖線A−A’で切断した断面に対応する図である。
(First embodiment)
<Configuration of display device>
FIG. 1 is a plan view showing the configuration of the display device according to the first embodiment. FIG. 2 is a cross-sectional view illustrating a configuration of a pixel of the display device according to the first embodiment. FIG. 3 is a plan view illustrating a configuration of a pixel of the display device according to the first embodiment. FIG. 2 is a diagram corresponding to a cross section taken along the alternate long and short dash line AA ′ in the plan view shown in FIG. 3.

なお、本実施形態では、表示装置の一例として、液晶表示装置を例示する。具体的には、FFS方式で駆動する液晶表示装置を例示する。しかしながら、本発明は、アレイ基板側に共通電極を有する表示装置であれば、液晶表示装置以外の表示装置(例えば、有機EL表示装置)に対しても適用可能である。   In the present embodiment, a liquid crystal display device is illustrated as an example of the display device. Specifically, a liquid crystal display device driven by an FFS method is exemplified. However, the present invention can be applied to a display device other than a liquid crystal display device (for example, an organic EL display device) as long as the display device has a common electrode on the array substrate side.

まず、第1実施形態における液晶表示装置100の全体的な構成について図1を用いて説明する。液晶表示装置100は、基板102上に表示領域104を有している。表示領域104は、複数の画素106によって構成される。すなわち、複数の画素106が行方向及び列方向に配列された領域が、表示領域104として機能する。各画素106は、表示素子として液晶素子を含む。例えば、隣接する画素106が赤色、緑色又は青色を与えるように液晶素子やその周辺構造を構築することで、多色表示を行うことができる。画素106の配列に制限はなく、ストライプ配列やデルタ配列など公知の配列を採用することができる。   First, the overall configuration of the liquid crystal display device 100 according to the first embodiment will be described with reference to FIG. The liquid crystal display device 100 has a display area 104 on a substrate 102. The display area 104 includes a plurality of pixels 106. That is, an area where a plurality of pixels 106 are arranged in the row direction and the column direction functions as the display area 104. Each pixel 106 includes a liquid crystal element as a display element. For example, a multicolor display can be performed by constructing a liquid crystal element and its peripheral structure so that the adjacent pixels 106 give red, green, or blue. The arrangement of the pixels 106 is not limited, and a known arrangement such as a stripe arrangement or a delta arrangement can be employed.

さらに、液晶表示装置100は、画素106に種々の信号を与えるための駆動回路を有する。具体的には、図1に示すように、液晶表示装置100は、ゲート側駆動回路108及び110、並びにソース側駆動回路112を有する。なお、図1では、2つのゲート側駆動回路108及び110を表示領域104の両側に設けた例を示したが、ゲート側駆動回路の数は、これに限定されるものではない。   Further, the liquid crystal display device 100 includes a driving circuit for supplying various signals to the pixel 106. Specifically, as illustrated in FIG. 1, the liquid crystal display device 100 includes gate side driving circuits 108 and 110 and a source side driving circuit 112. Although FIG. 1 shows an example in which two gate side driver circuits 108 and 110 are provided on both sides of the display region 104, the number of gate side driver circuits is not limited to this.

また、ゲート側駆動回路108及び110、並びにソース側駆動回路112の一部、又はすべてを基板102上に設置する必要はなく、例えば、集積回路(IC)で構成される駆動回路を基板102上、あるいはコネクタ114上に配置してもよい。図1では、ゲート側駆動回路108及び110、並びにソース側駆動回路112の一部として、集積回路116がコネクタ114上に設けられている。   Further, it is not necessary to install part or all of the gate side driver circuits 108 and 110 and the source side driver circuit 112 on the substrate 102. For example, a driver circuit formed of an integrated circuit (IC) is provided on the substrate 102. Alternatively, it may be disposed on the connector 114. In FIG. 1, an integrated circuit 116 is provided over a connector 114 as part of the gate side driver circuits 108 and 110 and the source side driver circuit 112.

コネクタ114は、電源から電力を供給したり、外部回路(図示せず)からの各種信号をゲート側駆動回路108及び110、並びにソース側駆動回路112へ供給したりする機能を有する。コネクタ114として、フレキシブルプリント回路(FPC)を用いてもよい。外部回路からの信号がゲート側駆動回路108及び110、並びにソース側駆動回路112を経由して各画素106へ供給され、映像が表示領域104上に再現される。   The connector 114 has a function of supplying power from a power source and supplying various signals from an external circuit (not shown) to the gate side driving circuits 108 and 110 and the source side driving circuit 112. A flexible printed circuit (FPC) may be used as the connector 114. A signal from an external circuit is supplied to each pixel 106 via the gate side driving circuits 108 and 110 and the source side driving circuit 112, and an image is reproduced on the display area 104.

次に、画素106の概略の構成について図2及び図3を用いて説明する。図2及び図3において、第1基板12上には、薄膜トランジスタ5が設けられている。薄膜トランジスタ5は、基本的に、活性層14、ゲート絶縁膜16、ゲート配線18、層間絶縁膜20、ソース配線22及びドレイン電極24で構成される。薄膜トランジスタ5の構造や各部分の材料については、公知のものを採用することができる。   Next, a schematic configuration of the pixel 106 will be described with reference to FIGS. 2 and 3, the thin film transistor 5 is provided on the first substrate 12. The thin film transistor 5 basically includes an active layer 14, a gate insulating film 16, a gate wiring 18, an interlayer insulating film 20, a source wiring 22 and a drain electrode 24. A well-known thing can be employ | adopted about the structure of the thin-film transistor 5, and the material of each part.

薄膜トランジスタ5の上には、樹脂層26が設けられている。樹脂層26は、薄膜トランジスタ5の形成による第1基板12上の起伏を平坦化する役割を有する。なお、本実施形態では、樹脂層26としてアクリル系樹脂を用いるが、これに限定されるものではない。   A resin layer 26 is provided on the thin film transistor 5. The resin layer 26 has a role of flattening undulations on the first substrate 12 due to the formation of the thin film transistor 5. In the present embodiment, an acrylic resin is used as the resin layer 26, but the present invention is not limited to this.

本実施形態に使用する樹脂層26としては、感光性樹脂組成物を用いて形成できる。このような感光性樹脂組成物としては、解像性が高く、露光及び現像後のパターン形状がその後の熱処理工程おいても変化しにくいものが好ましい。熱処理工程においてもパターン形状に変化を与えにくい感光性樹脂組成物としては、耐熱性の高い樹脂を含む組成物であることが好ましい。耐熱性の高い樹脂としては、環状脂肪族基や芳香族基を含む樹脂又は高いガラス転移温度を与えることができる単量体成分を含む樹脂等があげられる。   The resin layer 26 used in the present embodiment can be formed using a photosensitive resin composition. As such a photosensitive resin composition, it is preferable that the resolution is high and the pattern shape after exposure and development hardly changes even in the subsequent heat treatment step. The photosensitive resin composition that hardly changes the pattern shape even in the heat treatment step is preferably a composition containing a resin having high heat resistance. Examples of the resin having high heat resistance include a resin containing a cyclic aliphatic group or an aromatic group, or a resin containing a monomer component capable of giving a high glass transition temperature.

このような耐熱性の高い樹脂としては、アクリル系樹脂、シロキサン系樹脂、ポリイミド樹脂、ポリエーテル系樹脂から選ばれる少なくとも一種類の樹脂が好ましい。このような耐熱性の高い樹脂を含む感光性樹脂組成物としては、特許第3241399号公報、特許第4207604号公報、特許第4784283号公報、特許第4784283号公報、特許第4637209号公報、特許第4637221号公報、特許第4232527号公報、特許第5176768号公報等に記載の感光性樹脂組成物を適用することができる。   As such a resin having high heat resistance, at least one resin selected from acrylic resins, siloxane resins, polyimide resins, and polyether resins is preferable. As the photosensitive resin composition containing such a resin having high heat resistance, Japanese Patent No. 3241399, Japanese Patent No. 4207604, Japanese Patent No. 4784283, Japanese Patent No. 4784283, Japanese Patent No. 4737209, Patent No. The photosensitive resin composition described in Japanese Patent No. 4637221, Japanese Patent No. 4232527, Japanese Patent No. 5176768, or the like can be applied.

また、感光性樹脂組成物層を露光し、パターン形成を行うときに、フォトマスクとしてハーフトーンマスクやグレートーンマスクと呼ばれる多諧調マスクを使用することが好ましい。これらのマスクを使用することで、一度の露光プロセスで、膜厚の異なるパターンを形成することができる。   Moreover, when exposing the photosensitive resin composition layer and performing pattern formation, it is preferable to use a multitone mask called a halftone mask or a gray tone mask as a photomask. By using these masks, patterns having different film thicknesses can be formed by a single exposure process.

さらに、露光及び現像後に、さらに露光をおこない感光性樹脂組成物を用いて形成した樹脂層に存存する感光剤を分解させることができる「ポスト露光」とよばれる工程がある。このポスト露光後に、100℃程度による10分間程度の加熱を行うことが好ましい。樹脂層に感光剤が存在したまま、加熱プロセスを行うと感光剤が樹脂の熱硬化性を阻害するとともに樹脂のTgを下げてしまうと考えられ、パターン形状を大きく変化させてしまうことがある。したがって、ポスト露光を行い、樹脂層に残存した感光剤を分解させた後、前述の100℃程度の加熱プロセスを200℃以上の加熱プロセス(焼成プロセス)の前にあらかじめ施しておくことで、熱によるパターンの形状変化を低減させることができる。このように感光性樹脂組成物とポスト露光後の加熱とを組み合わせることで、所望のパターンを形成することができる。   Furthermore, after exposure and development, there is a step called “post-exposure” in which further exposure is performed to decompose the photosensitive agent present in the resin layer formed using the photosensitive resin composition. After this post-exposure, it is preferable to perform heating at about 100 ° C. for about 10 minutes. If the heating process is performed while the photosensitizer is present in the resin layer, it is considered that the photosensitizer inhibits the thermosetting property of the resin and lowers the Tg of the resin, which may greatly change the pattern shape. Therefore, after performing post-exposure and decomposing the photosensitive agent remaining in the resin layer, the heating process of about 100 ° C. described above is performed in advance before the heating process (baking process) of 200 ° C. or higher. The change in the shape of the pattern due to the above can be reduced. Thus, a desired pattern can be formed by combining the photosensitive resin composition and the post-exposure heating.

本実施形態の樹脂層26には、画素電極32と薄膜トランジスタ5とを電気的に接続するための開口部28と、補助電極としての第1導電層36を埋め込むための溝部30が設けられている。このとき、樹脂層26の焼成時に開口部28及び溝部30の縁が崩れてしまうと、開口部28及び溝部30が大きくなるため、画素の開口率を犠牲にしてしまう虞がある。そのため、本実施形態では、樹脂層26の焼成時に開口部28及び溝部30の縁が崩れないように、ガラス転移点が高めの樹脂材料を用いるのである。   The resin layer 26 of this embodiment is provided with an opening 28 for electrically connecting the pixel electrode 32 and the thin film transistor 5 and a groove 30 for embedding the first conductive layer 36 as an auxiliary electrode. . At this time, if the edges of the opening 28 and the groove 30 are broken during the baking of the resin layer 26, the opening 28 and the groove 30 are enlarged, and there is a risk that the aperture ratio of the pixel is sacrificed. For this reason, in the present embodiment, a resin material having a high glass transition point is used so that the edges of the opening 28 and the groove 30 do not collapse when the resin layer 26 is baked.

画素電極32は、樹脂層26上に設けられるとともに、開口部28を介して薄膜トランジスタ5のドレイン電極24に接続される。画素電極32としては、ITO(Indium Tin Oxide)、IZO(Indium Zinc Oxide)といった透光性を有する金属酸化物材料を用いることができる。勿論、これに限定されるものではなく、透光性を有する導電性材料であれば使用可能である。   The pixel electrode 32 is provided on the resin layer 26 and is connected to the drain electrode 24 of the thin film transistor 5 through the opening 28. As the pixel electrode 32, a light-transmitting metal oxide material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) can be used. Of course, the present invention is not limited to this, and any conductive material having translucency can be used.

溝部30は、樹脂層26に設けられた線状の凹部である。溝部30は、樹脂層26をハーフエッチング等の技術により途中まで除去することにより形成することができる。本実施形態では、溝部30は、ゲート配線18に沿って線状に配置されている。具体的には、図2において、溝部30は、ゲート配線18に沿って図面に向かって奥行き方向に延びている。   The groove 30 is a linear recess provided in the resin layer 26. The groove part 30 can be formed by removing the resin layer 26 halfway by a technique such as half etching. In the present embodiment, the trench 30 is arranged in a line along the gate wiring 18. Specifically, in FIG. 2, the trench 30 extends in the depth direction along the gate wiring 18 toward the drawing.

溝部30及び画素電極32は、絶縁層34で覆われている。絶縁層34としては、酸化シリコン又は窒化シリコンを含む無機材料を用いることができる。この絶縁層34は、画素電極32と後述する共通電極としての第2導電層38との間に配置されることにより、両者を電気的に絶縁する役割を果たす。   The trench 30 and the pixel electrode 32 are covered with an insulating layer 34. As the insulating layer 34, an inorganic material containing silicon oxide or silicon nitride can be used. The insulating layer 34 is disposed between the pixel electrode 32 and a second conductive layer 38 as a common electrode to be described later, thereby electrically insulating the two.

溝部30の内部には、金属材料で構成された第1導電層36が配置されている。第1導電層36は、後述する第2導電層38よりも高い導電率を有する材料で構成され、第2導電層38の実質的な低抵抗化を図るための補助配線として機能する。本実施形態では、第1導電層36は、絶縁層34で覆われた溝部30の内部を充填するように埋め込まれている。したがって、本実施形態の第1導電層36の形状は、溝部30の形状と同じであり、図3に示されるように、ゲート配線18に沿って線状に延びた構成となる。   A first conductive layer 36 made of a metal material is disposed inside the groove 30. The first conductive layer 36 is made of a material having a higher conductivity than a second conductive layer 38 described later, and functions as an auxiliary wiring for reducing the resistance of the second conductive layer 38 substantially. In the present embodiment, the first conductive layer 36 is embedded so as to fill the inside of the groove 30 covered with the insulating layer 34. Therefore, the shape of the first conductive layer 36 of the present embodiment is the same as the shape of the groove 30, and has a configuration extending linearly along the gate wiring 18 as shown in FIG. 3.

本実施形態では、第1導電層36をゲート配線18に沿って配置した構成とするため、開口率を犠牲にすることなく、後述する共通電極として機能する第2導電層38の低抵抗化を図ることができる。ゲート配線18の上方は、基本的に遮光膜42で覆われる領域であり、画像の表示に寄与しないからである。   In the present embodiment, since the first conductive layer 36 is arranged along the gate wiring 18, the resistance of the second conductive layer 38 that functions as a common electrode to be described later can be reduced without sacrificing the aperture ratio. Can be planned. This is because the area above the gate wiring 18 is basically an area covered with the light shielding film 42 and does not contribute to image display.

なお、本実施形態では、溝部30にちょうど収まるように第1導電層36を設けた例を示しているが、厳密にこのような構造となっている必要はなく、樹脂層26の上面から大きく突出したり、大きくへこんだりしていなければよい。つまり、第1導電層36を設けたとしても樹脂層26による平坦化の効果が大きく損なわれることがなければ、溝部30の形状と第1導電層36の形状とは厳密に一致する必要はない。   In the present embodiment, an example in which the first conductive layer 36 is provided so as to fit in the groove portion 30 is shown, but it is not strictly necessary to have such a structure, and the first conductive layer 36 is greatly increased from the upper surface of the resin layer 26. It doesn't have to be protruding or greatly dented. That is, even if the first conductive layer 36 is provided, the shape of the groove 30 and the shape of the first conductive layer 36 do not have to be exactly the same as long as the effect of planarization by the resin layer 26 is not significantly impaired. .

絶縁層34の上には、金属酸化物材料で構成された第2導電層38が配置されている。例えば、第2導電層38としては、ITOやIZOといった透光性を有する導電性材料を用いることができる。勿論、これに限定されるものではなく、透光性を有する導電性材料であれば使用可能である。   A second conductive layer 38 made of a metal oxide material is disposed on the insulating layer 34. For example, as the second conductive layer 38, a light-transmitting conductive material such as ITO or IZO can be used. Of course, the present invention is not limited to this, and any conductive material having translucency can be used.

本実施形態の第2導電層38は、定電位(共通電位)が与えられる共通電極として機能する。具体的には、図3に示すように、第2導電層38は、ゲート配線18に沿って延びる第1部分38aと、その第1部分38aに接続され、画素電極32に重畳する第2部分38bとを有する。第1部分38aは、第1導電層36に沿って配置された部分であり、図2に示すように、第1導電層36と重畳して接する。第2部分38bは、線状にパターン化された複数の部分38cを含み、これら複数の部分38cは、それぞれ画素電極32に対して絶縁層34を介して重畳する。つまり、第2部分38bは、共通電極として機能する。   The second conductive layer 38 of this embodiment functions as a common electrode to which a constant potential (common potential) is applied. Specifically, as shown in FIG. 3, the second conductive layer 38 includes a first portion 38 a extending along the gate wiring 18, and a second portion connected to the first portion 38 a and overlapping the pixel electrode 32. 38b. The first portion 38a is a portion disposed along the first conductive layer 36 and overlaps and contacts the first conductive layer 36 as shown in FIG. The second portion 38b includes a plurality of linearly patterned portions 38c, and the plurality of portions 38c overlap with the pixel electrode 32 through the insulating layer 34, respectively. That is, the second portion 38b functions as a common electrode.

このような構造となっているため、第1部分38aは、補助配線として機能する第1導電層36により実質的に低抵抗化される。すなわち、第1部分38a及び第1導電層36とで構成される導体部分は、全体として低抵抗化される。そのため、各画素106において共通電極として機能する第2部分38bは、第1部分38aから定電位を与えられるため、第2導電層38の配線抵抗に起因する電位のばらつきを低減することができる。   Due to such a structure, the first portion 38a is substantially reduced in resistance by the first conductive layer 36 functioning as an auxiliary wiring. That is, the resistance of the conductor portion constituted by the first portion 38a and the first conductive layer 36 is reduced as a whole. For this reason, the second portion 38b functioning as a common electrode in each pixel 106 is given a constant potential from the first portion 38a, so that variation in potential due to the wiring resistance of the second conductive layer 38 can be reduced.

図2に戻って、第1基板12に向かい合って配置された第2基板40上には、遮光膜42及びカラーフィルタ44が設けられている。遮光膜42は、クロム等の金属膜で形成してもよいし、黒色顔料を含有させた樹脂材料で構成してもよい。また、カラーフィルタ44は、特定波長に吸収を有する色素(顔料や染料)を含有させた樹脂材料を用いることができる。   Returning to FIG. 2, a light-shielding film 42 and a color filter 44 are provided on the second substrate 40 disposed to face the first substrate 12. The light shielding film 42 may be formed of a metal film such as chromium, or may be formed of a resin material containing a black pigment. The color filter 44 can be made of a resin material containing a pigment (pigment or dye) having absorption at a specific wavelength.

上述した第1基板12をベースとした構造体を、本明細書中ではアレイ基板と呼ぶ。また、第2基板40をベースとした構造体を、本明細書中では対向基板と呼ぶ。そして、図2において、アレイ基板120と対向基板130との間には、液晶層46が配置される。なお、図2では図示していないが、液晶層46には、セルギャップを保持するためのスペーサーが設けられている。また、図2では図示していないが、アレイ基板120及び対向基板130における液晶層46と接する部分には配向膜が設けられている。   The structure based on the first substrate 12 described above is referred to as an array substrate in this specification. A structure based on the second substrate 40 is referred to as a counter substrate in this specification. In FIG. 2, a liquid crystal layer 46 is disposed between the array substrate 120 and the counter substrate 130. Although not shown in FIG. 2, the liquid crystal layer 46 is provided with a spacer for maintaining a cell gap. Although not shown in FIG. 2, an alignment film is provided in a portion in contact with the liquid crystal layer 46 in the array substrate 120 and the counter substrate 130.

以上説明した本実施形態の液晶表示装置100は、共通電極として機能する第2導電層38の低抵抗化を図るために、補助配線として第1導電層36を設ける構造となっている。そして、樹脂層26にあらかじめ溝部30を設け、第1導電層36をその溝部30の内部に埋め込むことにより、補助配線に起因する起伏を抑制することが可能である。このように、本実施形態によれば、表示領域の平坦性を損なわずに共通電極の低抵抗化することが可能である。   The liquid crystal display device 100 of the present embodiment described above has a structure in which the first conductive layer 36 is provided as an auxiliary wiring in order to reduce the resistance of the second conductive layer 38 that functions as a common electrode. Then, by providing the resin layer 26 with the groove 30 in advance and embedding the first conductive layer 36 in the groove 30, it is possible to suppress the undulation caused by the auxiliary wiring. Thus, according to this embodiment, it is possible to reduce the resistance of the common electrode without impairing the flatness of the display region.

<表示装置の製造方法>
本実施形態の液晶表示装置100の製造方法について説明する。まず、図4に示すように、第1基板12の上に薄膜トランジスタ5を形成する。本実施形態では、第1基板12としてガラス基板を用い、公知の製造プロセスにより、活性層14、ゲート絶縁膜16、ゲート配線18、層間絶縁膜20、ソース配線22及びドレイン電極24を形成する。薄膜トランジスタ5の形成方法は、公知の製造プロセスであるため、詳細な説明は省略する。
<Manufacturing method of display device>
A method for manufacturing the liquid crystal display device 100 of the present embodiment will be described. First, as shown in FIG. 4, the thin film transistor 5 is formed on the first substrate 12. In this embodiment, a glass substrate is used as the first substrate 12, and the active layer 14, the gate insulating film 16, the gate wiring 18, the interlayer insulating film 20, the source wiring 22, and the drain electrode 24 are formed by a known manufacturing process. Since the method of forming the thin film transistor 5 is a known manufacturing process, detailed description thereof is omitted.

次に、薄膜トランジスタ5を覆うように、上述した樹脂層26の原料であるポジ型の感光性樹脂材料25を塗布した後、ハーフトーンマスク501を用いた感光処理を行い、遮光せずに紫外光を照射した第1感光領域25aと、遮光部材により紫外光の照射量を低減した第2感光領域25bを形成する。なお、ここではハーフトーンマスクを例示したが、これに限定されるものではなく、同様の機能を有するマスクであればよい。例えば、グレートーンマスクを用いてもよい。   Next, after applying the positive photosensitive resin material 25 which is the raw material of the resin layer 26 described above so as to cover the thin film transistor 5, a photosensitive process using a halftone mask 501 is performed, and ultraviolet light is not shielded. And a second photosensitive region 25b in which the amount of ultraviolet light irradiation is reduced by the light shielding member. Although the halftone mask is exemplified here, the present invention is not limited to this, and any mask having a similar function may be used. For example, a gray tone mask may be used.

なお、第2感光領域25bは、後に溝部30となる領域であるため、本実施形態では、ゲート配線18に沿って線状に形成される。具体的には、図5において、第2感光領域25bは、ゲート配線18に沿って図面に向かって奥行き方向に延びている。   Note that the second photosensitive region 25 b is a region that will later become the groove portion 30, and thus is formed in a linear shape along the gate wiring 18 in this embodiment. Specifically, in FIG. 5, the second photosensitive region 25 b extends along the gate wiring 18 in the depth direction toward the drawing.

第1感光領域25a及び第2感光領域25bを形成した後、現像液で第1感光領域25a及び第2感光領域25bを除去し、熱又は紫外線により焼成して樹脂層26を形成する。このようにして、図6に示されるように、開口部28及び溝部30を有する樹脂層26が形成される。本実施形態では、上述したようにガラス転移点が高めの樹脂材料を用いるため、焼成によって縁が崩れる程度が小さく、急峻な角度で開口部28や溝部30を形成することができる。   After forming the first photosensitive region 25a and the second photosensitive region 25b, the first photosensitive region 25a and the second photosensitive region 25b are removed with a developer, and the resin layer 26 is formed by baking with heat or ultraviolet rays. In this manner, as shown in FIG. 6, the resin layer 26 having the opening 28 and the groove 30 is formed. In the present embodiment, since the resin material having a high glass transition point is used as described above, the edge is not broken by baking and the opening 28 and the groove 30 can be formed at a steep angle.

樹脂層26を形成したら、図7に示されるように、透明導電膜(本実施形態では、ITO膜)をフォトリソグラフィにより加工して画素電極32を形成する。画素電極32は、開口部28を介して薄膜トランジスタ5のドレイン電極24に接続される。その後、溝部30及び画素電極32を覆うように、絶縁層34を形成する。絶縁層34としては、窒化シリコン膜、酸化シリコン膜といった無機絶縁膜を用いる。   After forming the resin layer 26, as shown in FIG. 7, the transparent conductive film (ITO film in this embodiment) is processed by photolithography to form the pixel electrode 32. The pixel electrode 32 is connected to the drain electrode 24 of the thin film transistor 5 through the opening 28. Thereafter, an insulating layer 34 is formed so as to cover the trench 30 and the pixel electrode 32. As the insulating layer 34, an inorganic insulating film such as a silicon nitride film or a silicon oxide film is used.

次に、図8に示されるように、溝部30の内部(厳密には、絶縁層34によって内部が覆われた溝部30の内部)に、補助配線として機能する第1導電層36を形成する。第1導電層36は、後述する第2導電層38よりも高い導電率の材料で構成される。具体的には、本実施形態の第1導電層36は、金属材料で構成される。   Next, as shown in FIG. 8, a first conductive layer 36 that functions as an auxiliary wiring is formed inside the groove 30 (strictly, inside the groove 30 covered with the insulating layer 34). The first conductive layer 36 is made of a material having a higher conductivity than the second conductive layer 38 described later. Specifically, the first conductive layer 36 of the present embodiment is made of a metal material.

第1導電層36の形成は特に限定されないが、溝部30を埋め込むためには、例えば電解めっき法、スパッタ法で金属膜を形成した後、フォトリソグラフィによりパターン形成を行う方法、導電性インクをインクジェットにより打ち込む方法等を用いることができる。また、第2導電層38よりも高い導電率を有するという条件さえ満たせば、導電性材料を含有させた樹脂材料で溝部30を埋め込んで第1導電層36を形成してもよい。   The formation of the first conductive layer 36 is not particularly limited, but for embedding the groove 30, for example, a method of forming a metal film by electrolytic plating or sputtering, followed by pattern formation by photolithography, or conductive ink by inkjet. The method of driving in can be used. Alternatively, the first conductive layer 36 may be formed by filling the groove 30 with a resin material containing a conductive material as long as the condition that the second conductive layer 38 has a higher conductivity is satisfied.

第1導電層36を形成した後、共通電極として機能する第2導電層38を形成する。図9では、ゲート配線18に沿って配置される第1部分38aと、画素電極32に重畳する第2部分38b(具体的には、第2部分38bを構成する線状にパターン化された複数の部分38c)が示されている。なお、第2導電層38の平面視における形状は、図3に示したとおりである。   After forming the first conductive layer 36, a second conductive layer 38 functioning as a common electrode is formed. In FIG. 9, a first portion 38a disposed along the gate wiring 18 and a second portion 38b overlapping the pixel electrode 32 (specifically, a plurality of patterns patterned in a line constituting the second portion 38b). Portion 38c) is shown. The shape of the second conductive layer 38 in plan view is as shown in FIG.

このとき、第2導電層38は、第1導電層36と重畳する部分で接して電気的に接続される。したがって、第2導電層38は、より導電率の高い第1導電層36を補助配線として利用することが可能となり、全体的に低抵抗化する。   At this time, the second conductive layer 38 is in contact with and electrically connected at the portion overlapping the first conductive layer 36. Therefore, the second conductive layer 38 can use the first conductive layer 36 having higher conductivity as an auxiliary wiring, and the resistance is reduced as a whole.

以上説明したプロセスを経て、図2に示されるアレイ基板120が完成する。この後、図2に示される対向基板130をシール材等により貼り合わせ、アレイ基板120と対向基板130との間に液晶層46を注入する。これにより、図2に示される液晶表示装置100が完成する。   Through the process described above, the array substrate 120 shown in FIG. 2 is completed. Thereafter, the counter substrate 130 shown in FIG. 2 is bonded with a sealant or the like, and the liquid crystal layer 46 is injected between the array substrate 120 and the counter substrate 130. Thereby, the liquid crystal display device 100 shown in FIG. 2 is completed.

(第2実施形態)
図10は、第2実施形態による液晶表示装置の構成を示す平面図である。第1実施形態との違いは、第2実施形態の液晶表示装置では、第2導電層52の第2部分52bを構成する複数の部分52cの形状が第1実施形態と異なる点である。なお、その他の点については、第1実施形態と同様の構造であるため、詳細な説明は省略することとする。
(Second Embodiment)
FIG. 10 is a plan view showing the configuration of the liquid crystal display device according to the second embodiment. The difference from the first embodiment is that, in the liquid crystal display device of the second embodiment, the shapes of the plurality of portions 52c constituting the second portion 52b of the second conductive layer 52 are different from those of the first embodiment. In addition, since it is the same structure as 1st Embodiment about another point, suppose that detailed description is abbreviate | omitted.

図10において、第2導電層52は、ゲート配線18に沿って配置された第1部分52aと画素電極32に重畳して配置された第2部分52bとを有する。第2部分52bは、線状にパターン化された複数の部分52cで構成され、これら複数の部分52cが、それぞれ屈曲部を有する線状パターンとなっている。   In FIG. 10, the second conductive layer 52 includes a first portion 52 a disposed along the gate wiring 18 and a second portion 52 b disposed so as to overlap the pixel electrode 32. The second portion 52b is composed of a plurality of portions 52c that are linearly patterned, and each of the plurality of portions 52c has a linear pattern having a bent portion.

このような形状にすると、画素電極32と共通電極としての第2導電層52との間で形成される横電界が、複数の方向に向かって形成されるため、より視野角を向上させることが可能である。   With such a shape, the horizontal electric field formed between the pixel electrode 32 and the second conductive layer 52 as the common electrode is formed in a plurality of directions, so that the viewing angle can be further improved. Is possible.

なお、本実施形態では、共通電極として、画素電極32と重畳する位置に屈曲部を有する線状パターンである複数の部分52cを配置する例を示したが、屈曲部を有する線状パターンの他の例として、魚の骨のような形状(一般的に、フィッシュボーン形状と呼ばれる)を採用してもよい。   In the present embodiment, an example in which a plurality of portions 52c, which are linear patterns having bent portions, are arranged as common electrodes at positions overlapping with the pixel electrodes 32 has been described, but other than linear patterns having bent portions. As an example, a shape like a fish bone (generally called a fishbone shape) may be adopted.

(第3実施形態)
図11は、第3実施形態による液晶表示装置の構成を示す平面図である。図12は、第3実施形態による液晶表示装置の構成を示す断面図である。第1実施形態との違いは、第3実施形態の液晶表示装置では、第2導電層54の第1部分54aが薄膜トランジスタ5のソース配線22に沿って設けられている点である。なお、その他の点については、第1実施形態と同様の構造であるため、詳細な説明は省略することとする。
(Third embodiment)
FIG. 11 is a plan view showing the configuration of the liquid crystal display device according to the third embodiment. FIG. 12 is a cross-sectional view showing the configuration of the liquid crystal display device according to the third embodiment. The difference from the first embodiment is that the first portion 54 a of the second conductive layer 54 is provided along the source wiring 22 of the thin film transistor 5 in the liquid crystal display device of the third embodiment. In addition, since it is the same structure as 1st Embodiment about another point, suppose that detailed description is abbreviate | omitted.

図11において、第2導電層54の第1部分54aは、ソース配線22に沿って延びている。また、第2導電層54の第2部分54bは、第1部分54aに接続されるとともに、画素電極32と重畳した構成となっている。つまり、第2部分54bを構成する複数の部分54cは、それぞれゲート配線18と略平行に延びた構成となっている。   In FIG. 11, the first portion 54 a of the second conductive layer 54 extends along the source line 22. Further, the second portion 54 b of the second conductive layer 54 is connected to the first portion 54 a and overlaps the pixel electrode 32. That is, the plurality of portions 54 c constituting the second portion 54 b are configured to extend substantially parallel to the gate wiring 18.

図12は、図11に示す平面図をB−B’で切断した断面に対応する。図12に示されるように、溝部30に充填された第1導電層36は、ソース配線22の上に配置される。ソース配線22の上方は、最終的に遮光膜42で遮光されるため、画像の表示には寄与しない。したがって、本実施形態では、第1導電層36をソース配線に沿って配置することにより、開口率を損ねることなく、共通電極として機能する第2導電層54の低抵抗化を図ることができる。   FIG. 12 corresponds to a cross section obtained by cutting the plan view shown in FIG. 11 along B-B ′. As shown in FIG. 12, the first conductive layer 36 filled in the groove 30 is disposed on the source wiring 22. Since the upper portion of the source wiring 22 is finally shielded by the light shielding film 42, it does not contribute to image display. Therefore, in the present embodiment, by disposing the first conductive layer 36 along the source wiring, the resistance of the second conductive layer 54 functioning as a common electrode can be reduced without impairing the aperture ratio.

なお、本実施形態では、ソース配線22の上方に第1導電層36を配置した例を示したが、ゲート配線18及びソース配線22の両方に沿って第1導電層36が延びた構成とすることも可能である。すなわち、この場合は、第1導電層36が格子状に配置されることとなる。このような構成とすることにより、遮光膜42で遮光されるデッドスペースをさらに有効に活用することが可能であり、より第2導電層54の低抵抗化を図ることが可能である。   In the present embodiment, the example in which the first conductive layer 36 is disposed above the source wiring 22 has been described. However, the first conductive layer 36 extends along both the gate wiring 18 and the source wiring 22. It is also possible. That is, in this case, the first conductive layer 36 is arranged in a lattice shape. With such a configuration, the dead space shielded by the light shielding film 42 can be utilized more effectively, and the resistance of the second conductive layer 54 can be further reduced.

また、本実施形態の第2導電層54に対して第2実施形態の構成を適用し、第2導電層54の第2部分54bを構成する複数の部分54cを、それぞれ屈曲部を有する線状パターンとすることも可能である。このような構成とした場合の効果については、第2実施形態にて説明したとおりである。   Further, the configuration of the second embodiment is applied to the second conductive layer 54 of the present embodiment, and a plurality of portions 54c constituting the second portion 54b of the second conductive layer 54 are linearly formed with bent portions, respectively. A pattern is also possible. The effects of such a configuration are as described in the second embodiment.

(第4実施形態)
図13は、第4実施形態による液晶表示装置の構成を示す断面図である。図14は、第4実施形態による液晶表示装置の構成を示す平面図である。図13は、図14に示す平面図をC−C’で切断した断面に対応する。第1実施形態との違いは、第4実施形態の液晶表示装置では、画素電極と共通電極の配置が第1実施形態とは逆になっている点である。なお、その他の点については、第1実施形態と同様の構造であるため、詳細な説明は省略することとする。
(Fourth embodiment)
FIG. 13 is a cross-sectional view showing the configuration of the liquid crystal display device according to the fourth embodiment. FIG. 14 is a plan view showing the configuration of the liquid crystal display device according to the fourth embodiment. FIG. 13 corresponds to a cross section obtained by cutting the plan view shown in FIG. 14 along CC ′. The difference from the first embodiment is that in the liquid crystal display device of the fourth embodiment, the arrangement of the pixel electrode and the common electrode is opposite to that of the first embodiment. In addition, since it is the same structure as 1st Embodiment about another point, suppose that detailed description is abbreviate | omitted.

図13において、樹脂層26には、開口部28及び溝部30が設けられている。溝部30には、第1導電層62が充填されている。本実施形態では、第1実施形態と同様に、ゲート配線18に沿って延びるように溝部30及び第1導電層62が配置されている。ただし、第1実施形態とは異なり、溝部30の内部に絶縁層66は配置されない。   In FIG. 13, the resin layer 26 is provided with an opening 28 and a groove 30. The groove 30 is filled with the first conductive layer 62. In the present embodiment, as in the first embodiment, the groove 30 and the first conductive layer 62 are arranged so as to extend along the gate wiring 18. However, unlike the first embodiment, the insulating layer 66 is not disposed inside the groove 30.

樹脂層26上には、共通電極として機能する第2導電層64が設けられる。第1実施形態とは異なり、本実施形態の第2導電層64は、樹脂層26の直上に設けられる。そのため、第1導電層62と重畳する位置に配置された第2導電層64は、第1導電層62と接することにより電気的に接続される。これにより、第2導電層64は、第1導電層62を補助配線して利用することができる。   A second conductive layer 64 that functions as a common electrode is provided on the resin layer 26. Unlike the first embodiment, the second conductive layer 64 of this embodiment is provided immediately above the resin layer 26. Therefore, the second conductive layer 64 disposed at a position overlapping the first conductive layer 62 is electrically connected by being in contact with the first conductive layer 62. As a result, the second conductive layer 64 can be used by using the first conductive layer 62 as an auxiliary wiring.

なお、第2導電層64は、樹脂層26の開口部28と重畳しないように、やや大きめの開口部64aを有する。換言すれば、開口部28は、第2導電層64に設けられた開口部64aの内側に設けられているとも言える。   The second conductive layer 64 has a slightly larger opening 64 a so as not to overlap with the opening 28 of the resin layer 26. In other words, it can be said that the opening 28 is provided inside the opening 64 a provided in the second conductive layer 64.

第2導電層64の上には、絶縁層66が配置される。このとき、絶縁層66にも開口部66aが設けられる。図13に示されるように、絶縁層66に設けられる開口部66aの径は、樹脂層26の開口部28の径よりも大きく、第2導電層64の開口部64aの径よりも小さい。   An insulating layer 66 is disposed on the second conductive layer 64. At this time, an opening 66 a is also provided in the insulating layer 66. As shown in FIG. 13, the diameter of the opening 66 a provided in the insulating layer 66 is larger than the diameter of the opening 28 of the resin layer 26 and smaller than the diameter of the opening 64 a of the second conductive layer 64.

絶縁層66の上には、画素電極68が設けられる。画素電極68は、開口部64a及び開口部66aの内側において樹脂層26に設けられた開口部28を介して薄膜トランジスタ5のドレイン電極24に接続される。また、本実施形態の画素電極68は、櫛歯形状を有している。具体的には、第1実施形態における第2導電層38と同様に、ゲート配線18に沿って延びる第1部分68aと、その第1部分68aに接続され、第2導電層64に重畳する第2部分68bとを有する。第2部分68bは、線状にパターン化された複数の部分68cを含み、これら複数の部分68cは、それぞれ第2導電層64に対して絶縁層66を介して重畳する。   A pixel electrode 68 is provided on the insulating layer 66. The pixel electrode 68 is connected to the drain electrode 24 of the thin film transistor 5 through the opening 64a and the opening 28 provided in the resin layer 26 inside the opening 66a. Further, the pixel electrode 68 of the present embodiment has a comb shape. Specifically, like the second conductive layer 38 in the first embodiment, a first portion 68 a extending along the gate wiring 18, and a first portion 68 a connected to the first portion 68 a and overlapping the second conductive layer 64. Two portions 68b. The second portion 68b includes a plurality of portions 68c that are linearly patterned, and each of the plurality of portions 68c overlaps the second conductive layer 64 via the insulating layer 66.

以上のように、第1実施形態とは画素電極68と共通電極として機能する第2導電層64の位置が逆になっているが、特に問題なく液晶層46に対して横電界を与えることができる。また、この場合も、樹脂層26に埋め込まれた第1導電層62を第2導電層64の補助配線として利用することができ、表示領域の平坦性を損なわずに共通電極の低抵抗化することが可能である。   As described above, the position of the pixel electrode 68 and the second conductive layer 64 functioning as a common electrode is opposite to that of the first embodiment, but a lateral electric field can be applied to the liquid crystal layer 46 without any particular problem. it can. Also in this case, the first conductive layer 62 embedded in the resin layer 26 can be used as an auxiliary wiring for the second conductive layer 64, and the resistance of the common electrode is reduced without impairing the flatness of the display region. It is possible.

なお、本実施形態の構成についても第2実施形態または第3実施形態の構成と併用することが可能である。   The configuration of the present embodiment can also be used in combination with the configuration of the second embodiment or the third embodiment.

本実施形態においては、開示例として有機EL表示装置の場合を例示したが、その他の適用例として、有機EL表示装置以外の自発光装置、液晶表示装置、または電気泳動素子等を有する電子ペーパー型表示装置など、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特にサイズを限定することなく適用が可能である。   In this embodiment, the case of an organic EL display device has been exemplified as a disclosure example. However, as other application examples, a self-light emitting device other than the organic EL display device, a liquid crystal display device, or an electronic paper type having an electrophoretic element or the like Any flat panel display device such as a display device may be used. Further, the present invention can be applied from medium to small size to large size without particularly limiting the size.

本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。   The embodiments described above as the embodiments of the present invention can be implemented in appropriate combination as long as they do not contradict each other. Also, those in which those skilled in the art appropriately added, deleted, or changed the design based on the display device of each embodiment, or those in which the process was added, omitted, or changed in conditions are also included in the present invention. As long as the gist is provided, it is within the scope of the present invention.

また、上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。   In addition, even for other operational effects different from the operational effects brought about by the aspects of the above-described embodiments, those that are apparent from the description of the present specification, or that can be easily predicted by those skilled in the art, Of course, it is understood that the present invention provides.

5…薄膜トランジスタ、12…第1基板、14…活性層、16…ゲート絶縁膜、18…ゲート配線、20…層間絶縁膜、22…ソース配線、24…ドレイン電極、24…ドレイン電極、25…感光性樹脂材料、25a…第1感光領域、25b…第2感光領域、26…樹脂層、28…開口部、30…溝部、32…画素電極、34…絶縁層、36…第1導電層、38…第2導電層、38a…第1部分、38b…第2部分、38c…複数の部分、40…第2基板、42…遮光膜、44…カラーフィルタ、46…液晶層、100…液晶表示装置、102…基板、104…表示領域、106…画素、108、110…ゲート側駆動回路、112…ソース側駆動回路、114…コネクタ、116…集積回路、120…アレイ基板 DESCRIPTION OF SYMBOLS 5 ... Thin-film transistor, 12 ... 1st board | substrate, 14 ... Active layer, 16 ... Gate insulating film, 18 ... Gate wiring, 20 ... Interlayer insulating film, 22 ... Source wiring, 24 ... Drain electrode, 24 ... Drain electrode, 25 ... Photosensitivity 25a ... first photosensitive region, 25b ... second photosensitive region, 26 ... resin layer, 28 ... opening, 30 ... groove, 32 ... pixel electrode, 34 ... insulating layer, 36 ... first conductive layer, 38 ... 2nd conductive layer, 38a ... 1st part, 38b ... 2nd part, 38c ... Multiple parts, 40 ... 2nd board | substrate, 42 ... Light shielding film, 44 ... Color filter, 46 ... Liquid crystal layer, 100 ... Liquid crystal display device , 102 ... Substrate, 104 ... Display area, 106 ... Pixel, 108, 110 ... Gate side drive circuit, 112 ... Source side drive circuit, 114 ... Connector, 116 ... Integrated circuit, 120 ... Array substrate

Claims (18)

基板の上の薄膜トランジスタと、
前記薄膜トランジスタの上の樹脂層と、
前記樹脂層に設けられた溝部と、
前記溝部に埋め込まれた第1導電層と、
前記樹脂層の上に設けられ、その一部が前記第1導電層に重畳して接するとともに、前記第1導電層よりも導電率が高い第2導電層と、
を備える、表示装置。
A thin film transistor on a substrate;
A resin layer on the thin film transistor;
A groove provided in the resin layer;
A first conductive layer embedded in the groove;
A second conductive layer provided on the resin layer, a part of which overlaps and contacts the first conductive layer, and has a higher conductivity than the first conductive layer;
A display device comprising:
さらに、前記第2導電層と絶縁層を介して向かい合って配置され、前記薄膜トランジスタに接続された画素電極を備える、請求項1に記載の表示装置。   2. The display device according to claim 1, further comprising a pixel electrode disposed to face the second conductive layer via an insulating layer and connected to the thin film transistor. 前記絶縁層は、前記樹脂層と前記第2導電層との間に配置され、かつ、前記画素電極を覆う、請求項2に記載の表示装置。   The display device according to claim 2, wherein the insulating layer is disposed between the resin layer and the second conductive layer and covers the pixel electrode. 前記絶縁層は、前記溝部の内部を覆う、請求項3に記載の表示装置。   The display device according to claim 3, wherein the insulating layer covers the inside of the groove. 前記絶縁層は、前記第2導電層を覆う、請求項2に記載の表示装置。   The display device according to claim 2, wherein the insulating layer covers the second conductive layer. 前記第2導電層は、第1開口部を有し、
前記画素電極は、前記第1開口部の内側において前記樹脂層に設けられた第2開口部を介して前記薄膜トランジスタに接続される、請求項5に記載の表示装置。
The second conductive layer has a first opening,
The display device according to claim 5, wherein the pixel electrode is connected to the thin film transistor through a second opening provided in the resin layer inside the first opening.
前記絶縁層は、前記第1開口部の内側に第3開口部を有する、請求項6に記載の表示装置。   The display device according to claim 6, wherein the insulating layer has a third opening inside the first opening. 前記薄膜トランジスタは、行方向に延びるゲート配線及び列方向に延びるソース配線に接続され、
前記第2導電層は、前記ゲート配線又は前記ソース配線に沿って延びる第1部分と、該第1部分に接続され、前記画素電極に重畳する第2部分とを有する、請求項2に記載の表示装置。
The thin film transistor is connected to a gate wiring extending in a row direction and a source wiring extending in a column direction,
3. The second conductive layer according to claim 2, wherein the second conductive layer includes a first portion extending along the gate wiring or the source wiring, and a second portion connected to the first portion and overlapping the pixel electrode. Display device.
前記第1導電層は、前記第2導電層における前記第1部分に沿って設けられる、請求項8に記載の表示装置。   The display device according to claim 8, wherein the first conductive layer is provided along the first portion of the second conductive layer. 前記第2導電層における前記第2部分は、線状にパターン化された複数の部分を含む、請求項8に記載の表示装置。   The display device according to claim 8, wherein the second portion of the second conductive layer includes a plurality of portions patterned in a linear shape. 前記第2導電層は、金属酸化物材料で構成される、請求項1乃至10のいずれか一項に記載の表示装置。   The display device according to claim 1, wherein the second conductive layer is made of a metal oxide material. 前記第1導電層は、金属材料で構成される、請求項11に記載の表示装置。   The display device according to claim 11, wherein the first conductive layer is made of a metal material. 基板の上に薄膜トランジスタを形成し、
前記薄膜トランジスタの上に樹脂層を形成し、
前記樹脂層に溝部を形成し、
前記溝部の内部を第1導電層で埋め込み、
前記樹脂層の上に、その一部が前記第1導電層に重畳して接する第2導電層を形成すること、
を備える、表示装置の製造方法。
A thin film transistor is formed on the substrate,
Forming a resin layer on the thin film transistor;
Forming a groove in the resin layer;
Filling the inside of the groove with a first conductive layer;
Forming a second conductive layer, a part of which overlaps and contacts the first conductive layer on the resin layer;
A method for manufacturing a display device.
前記樹脂層に前記溝部を形成すると同時に、前記樹脂層に前記薄膜トランジスタに達する開口部を形成する、請求項13に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 13, wherein an opening reaching the thin film transistor is formed in the resin layer simultaneously with forming the groove in the resin layer. 前記溝部及び前記開口部の形成に、ハーフトーンマスク又はグレートーンマスクを用いる、請求項14に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 14, wherein a halftone mask or a gray tone mask is used to form the groove and the opening. 前記溝部の内部を第1導電層で埋め込む際に、電解めっき法により前記第1導電層を形成する、請求項13に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 13, wherein the first conductive layer is formed by an electrolytic plating method when the inside of the groove is filled with the first conductive layer. 前記第2導電層は、金属酸化物材料で構成される、請求項13乃至16のいずれか一項に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 13, wherein the second conductive layer is made of a metal oxide material. 前記第1導電層は、金属材料で構成される、請求項17に記載の表示装置の製造方法。   The display device manufacturing method according to claim 17, wherein the first conductive layer is made of a metal material.
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