JP2018014673A

JP2018014673A - Level shifter

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Publication number: JP2018014673A
Application number: JP2016144373A
Authority: JP
Inventors: 洋 ▲高▼島; Hiroshi Takashima
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2016-07-22
Filing date: 2016-07-22
Publication date: 2018-01-25

Abstract

PROBLEM TO BE SOLVED: To provide a level shifter capable of obtaining a stable level shift operation even in such a situation that variation in power supply voltage and transistor threshold voltage is generated.SOLUTION: A first circuit 10 outputs logic signals INT and INB. A second circuit 20A has: an N-channel transistor 201 to whose source the logic signal INT is given, and to whose gate a bias voltage NBIAS is given; an N-channel transistor 202 to whose source the logic signal INB is given, and to whose gate the bias voltage NBIAS is given; a P-channel transistor 203 interposed between a drain of the N-channel transistor 201 and a power supply VDDH, and whose gate is connected with a drain of the N-channel transistor 202; and a P-channel transistor 204 interposed between the drain of the N-channel transistor 202 and the power supply VDDH, and whose gate is connected with the drain of the N-channel transistor 201.SELECTED DRAWING: Figure 1

Description

この発明は、電源電圧の異なる回路間での信号伝達を行うレベルシフタに関する。 The present invention relates to a level shifter that transmits a signal between circuits having different power supply voltages.

近年、半導体集積回路では、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎ
ｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導
体構造のトランジスタ。以下、単にトランジスタという。）等の素子の微細化に伴って素子の耐圧が低下しており、半導体集積回路の電源電圧を下げる必要が出てきている。例えば、素子寸法が３５０ｎｍ程度のとき、半導体集積回路の電源電圧は３Ｖ〜５Ｖであったが、素子寸法が６５ｎｍ、４０ｎｍと微細化が進むにつれて、素子の耐圧が下がり、半導体集積回路の電源電圧は０．９Ｖと下がってきている。 In recent years, in a semiconductor integrated circuit, MOSFET (Metal Oxide Semiconductor)
Ductor Field Effect Transistor: transistor of metal-oxide-semiconductor structure. Hereinafter, it is simply referred to as a transistor. With the miniaturization of elements such as), the withstand voltage of the elements has decreased, and it has become necessary to lower the power supply voltage of the semiconductor integrated circuit. For example, when the element size is about 350 nm, the power supply voltage of the semiconductor integrated circuit is 3 V to 5 V. However, as the element size is reduced to 65 nm and 40 nm, the withstand voltage of the element decreases, and the power supply voltage of the semiconductor integrated circuit Is decreasing to 0.9V.

しかしながら、液晶やセンサ等を駆動するアナログ回路を含むシステムでは、アナログ回路を動作させるために３Ｖ電源あるいは５Ｖ電源等が必要である。このため、この種のアナログ回路を含むＬＳＩチップを構成する場合、微細化された内部回路は０．９Ｖ等の低電圧電源にて動作させ、アナログ回路や入出力インターフェース回路は３Ｖ〜５Ｖで駆動させる等の多電源構成とすることが必要になっている。 However, in a system including an analog circuit that drives a liquid crystal, a sensor, or the like, a 3V power source or a 5V power source is necessary to operate the analog circuit. For this reason, when configuring an LSI chip including this type of analog circuit, the miniaturized internal circuit is operated with a low voltage power supply such as 0.9V, and the analog circuit and the input / output interface circuit are driven with 3V to 5V. It is necessary to adopt a multi-power supply configuration such as a

そこで、互いに異なる電源電圧により動作する複数の回路間の信号伝達を実現する手段としてレベルシフタが用いられる。 Therefore, a level shifter is used as means for realizing signal transmission between a plurality of circuits operating with different power supply voltages.

図６は第１の従来例であるレベルシフタの構成を示す回路図である。このレベルシフタは、第１の回路３０と、第２の回路４０Ａとにより構成されている。 FIG. 6 is a circuit diagram showing a configuration of a level shifter as a first conventional example. This level shifter includes a first circuit 30 and a second circuit 40A.

第１の回路３０は、電圧値が０．９Ｖである第１の電源ＶＤＤＬと電圧値０Ｖの共通電源である電源ＶＳＳ（接地）との間の第１の電源電圧（＝０．９Ｖ）により動作する回路であり、縦続接続されたインバータＩＮＶ１およびＩＮＶ２により構成されている。ここで、インバータＩＮＶ２は、入力論理信号ＩＮと同一の論理値の第１の論理信号ＩＮＴを出力する。また、インバータＩＮＶ１は、入力論理信号ＩＮと反対の論理値の第２の論理信号ＩＮＢを出力する。 The first circuit 30 uses a first power supply voltage (= 0.9V) between a first power supply VDDL having a voltage value of 0.9V and a power supply VSS (ground) that is a common power supply having a voltage value of 0V. This is a circuit that operates, and is composed of cascaded inverters INV1 and INV2. Here, the inverter INV2 outputs the first logic signal INT having the same logical value as that of the input logic signal IN. The inverter INV1 outputs a second logic signal INB having a logic value opposite to that of the input logic signal IN.

第２の回路４０Ａは、第１の回路３０の出力信号ＩＮＴおよびＩＮＢが入力され、電圧値が３．３Ｖである第２の電源ＶＤＤＨおよび共通電源である電源ＶＳＳ間の第２の電源電圧（＝３．３Ｖ）により動作する回路である。 The second circuit 40A receives the output signals INT and INB of the first circuit 30, and receives the second power supply voltage (second power supply voltage between the second power supply VDDH having a voltage value of 3.3V and the power supply VSS being a common power supply ( = 3.3V).

図６に示すように、第２の回路４０Ａは、第１の導電型のトランジスタであるＮチャネルトランジスタ４０１および４０２と、第１の導電型の反対の第２の導電型のトランジスタであるＰチャネルトランジスタ４０３および４０４とにより構成されている。この例において、各トランジスタ４０１〜４０４の閾値電圧Ｖｔｈは０．７Ｖである。 As shown in FIG. 6, the second circuit 40A includes N-channel transistors 401 and 402 that are first conductivity type transistors and a P-channel that is a second conductivity type transistor opposite to the first conductivity type. Transistors 403 and 404 are included. In this example, the threshold voltage Vth of each of the transistors 401 to 404 is 0.7V.

ここで、Ｐチャネルトランジスタ４０３および４０４の各ソースは、第２の電源ＶＤＤＨに接続され、Ｎチャネルトランジスタ４０１および４０２の各ソースは、共通電源ＶＳＳに接続されている。また、Ｎチャネルトランジスタ４０１のゲートには第２の論理信号ＩＮＢが入力され、Ｎチャネルトランジスタ４０２のゲートには第１の論理信号ＩＮＴが入力される。そして、Ｎチャネルトランジスタ４０１のドレインは、Ｐチャネルトランジスタ４０３のドレインおよびＰチャネルトランジスタ４０４のゲートに接続され、Ｎチャネルトランジスタ４０２のドレインは、Ｐチャネルトランジスタ４０４のドレインおよびＰチャネルトランジスタ４０３のゲートに接続されている。そして、図示の例では、Ｎチャネルトランジスタ４０１のドレインが接続されたノードから第２の回路４０Ａの出力信号ＯＵＴが得られる。 Here, the sources of the P-channel transistors 403 and 404 are connected to the second power supply VDDH, and the sources of the N-channel transistors 401 and 402 are connected to the common power supply VSS. The second logic signal INB is input to the gate of the N-channel transistor 401, and the first logic signal INT is input to the gate of the N-channel transistor 402. The drain of the N channel transistor 401 is connected to the drain of the P channel transistor 403 and the gate of the P channel transistor 404, and the drain of the N channel transistor 402 is connected to the drain of the P channel transistor 404 and the gate of the P channel transistor 403. Has been. In the illustrated example, the output signal OUT of the second circuit 40A is obtained from the node to which the drain of the N-channel transistor 401 is connected.

このような構成において、入力論理信号ＩＮが０Ｖである場合、第１の論理信号ＩＮＴが０Ｖ、第２の論理信号ＩＮＢが０．９Ｖとなる。この結果、Ｎチャネルトランジスタ４０１がＯＮ、Ｎチャネルトランジスタ４０２がＯＦＦとなる。そして、Ｎチャネルトランジスタ４０１がＯＮになると、出力信号ＯＵＴが０Ｖとなるため、Ｐチャネルトランジスタ４０４がＯＮとなり、Ｐチャネルトランジスタ４０４およびＮチャネルトランジスタ４０２のドレイン同士の接続ノードＯＢの電圧が３．３Ｖとなる。この結果、Ｐチャネルトランジスタ４０３がＯＦＦとなる。 In such a configuration, when the input logic signal IN is 0V, the first logic signal INT is 0V and the second logic signal INB is 0.9V. As a result, the N channel transistor 401 is turned on and the N channel transistor 402 is turned off. When the N-channel transistor 401 is turned ON, the output signal OUT becomes 0V, so that the P-channel transistor 404 is turned ON, and the voltage at the connection node OB between the drains of the P-channel transistor 404 and the N-channel transistor 402 is 3.3V. It becomes. As a result, the P-channel transistor 403 is turned off.

一方、入力論理信号ＩＮが０．９Ｖである場合、第１の論理信号ＩＮＴが０．９Ｖ、第２の論理信号ＩＮＢが０Ｖとなる。この結果、Ｎチャネルトランジスタ４０２がＯＮ、Ｎチャネルトランジスタ４０１がＯＦＦとなる。そして、Ｎチャネルトランジスタ４０２がＯＮになると、ノードＯＢの電圧が０Ｖとなるため、Ｐチャネルトランジスタ４０３がＯＮとなり、出力信号ＯＵＴが３．３Ｖとなる。この結果、Ｐチャネルトランジスタ４０４がＯＦＦとなる。
以上がこのレベルシフタの動作である。 On the other hand, when the input logic signal IN is 0.9V, the first logic signal INT is 0.9V, and the second logic signal INB is 0V. As a result, the N channel transistor 402 is turned on and the N channel transistor 401 is turned off. When the N-channel transistor 402 is turned on, the voltage of the node OB becomes 0V, so that the P-channel transistor 403 is turned on and the output signal OUT becomes 3.3V. As a result, the P-channel transistor 404 is turned off.
The above is the operation of this level shifter.

図７は第２の従来例であるレベルシフタの構成を示す回路図である。このレベルシフタは、前掲図６のものと同様な第１の回路３０と、第２の回路４０Ｂとにより構成されている。第２の回路４０Ｂは、前掲図６の第２の回路４０Ａに対してＰチャネルトランジスタ４０５および４０６を追加した構成となっている。ここで、Ｐチャネルトランジスタ４０５は、ソースがＰチャネルトランジスタ４０３のドレインに接続され、ドレインが出力信号ＯＵＴを発生するＮチャネルトランジスタ４０１のドレインに接続されている。そして、Ｐチャネルトランジスタ４０５のゲートには第２の論理信号ＩＮＢが入力される。Ｐチャネルトランジスタ４０６は、ソースがＰチャネルトランジスタ４０４のドレインに接続され、ドレインがＮチャネルトランジスタ４０２のドレインとともにノードＯＢに接続されている。そして、Ｐチャネルトランジスタ４０６のゲートには第１の論理信号ＩＮＴが入力される。 FIG. 7 is a circuit diagram showing a configuration of a level shifter as a second conventional example. This level shifter includes a first circuit 30 similar to that shown in FIG. 6 and a second circuit 40B. The second circuit 40B has a configuration in which P-channel transistors 405 and 406 are added to the second circuit 40A of FIG. Here, the P-channel transistor 405 has a source connected to the drain of the P-channel transistor 403 and a drain connected to the drain of the N-channel transistor 401 that generates the output signal OUT. The second logic signal INB is input to the gate of the P-channel transistor 405. The P channel transistor 406 has a source connected to the drain of the P channel transistor 404 and a drain connected to the node OB together with the drain of the N channel transistor 402. Then, the first logic signal INT is input to the gate of the P-channel transistor 406.

このような構成において、入力論理信号ＩＮが０Ｖ、第１の論理信号ＩＮＴが０Ｖ、第２の論理信号ＩＮＢが０．９Ｖになると、Ｎチャネルトランジスタ４０１がＯＮ、Ｎチャネルトランジスタ４０２がＯＦＦとなる。そして、Ｎチャネルトランジスタ４０１がＯＮになると、出力信号ＯＵＴが０Ｖとなる。このため、Ｐチャネルトランジスタ４０４がＯＮとなる。また、このとき第１の論理信号ＩＮＴが０Ｖであるために、Ｐチャネルトランジスタ４０６がＯＮとなり、Ｐチャネルトランジスタ４０６およびＮチャネルトランジスタ４０２のドレイン同士の接続ノードＯＢの電圧が３．３Ｖとなる。この結果、Ｐチャネルトランジスタ４０３がＯＦＦとなる。 In such a configuration, when the input logic signal IN is 0V, the first logic signal INT is 0V, and the second logic signal INB is 0.9V, the N-channel transistor 401 is turned on and the N-channel transistor 402 is turned off. . When the N-channel transistor 401 is turned on, the output signal OUT becomes 0V. For this reason, the P-channel transistor 404 is turned on. At this time, since the first logic signal INT is 0V, the P-channel transistor 406 is turned ON, and the voltage of the connection node OB between the drains of the P-channel transistor 406 and the N-channel transistor 402 becomes 3.3V. As a result, the P-channel transistor 403 is turned off.

一方、入力論理信号ＩＮが０．９Ｖ、第１の論理信号ＩＮＴが０．９Ｖ、第２の論理信号ＩＮＢが０Ｖになると、Ｎチャネルトランジスタ４０２がＯＮ、Ｎチャネルトランジスタ４０１がＯＦＦとなる。そして、Ｎチャネルトランジスタ４０２がＯＮになると、Ｐチャネルトランジスタ４０６およびＮチャネルトランジスタ４０２のドレイン同士の接続ノードＯＢの電圧が０Ｖとなる。このため、Ｐチャネルトランジスタ４０３がＯＮとなる。また、このとき第２の論理信号ＩＮＢが０Ｖであるために、Ｐチャネルトランジスタ４０５がＯＮとなり、Ｐチャネルトランジスタ４０５およびＮチャネルトランジスタ４０１のドレイン同士の接続ノードから得られる出力信号ＯＵＴが３．３Ｖとなる。この結果、Ｐチャネルトランジスタ４０４がＯＦＦとなる。
以上がこのレベルシフタの動作である。 On the other hand, when the input logic signal IN is 0.9V, the first logic signal INT is 0.9V, and the second logic signal INB is 0V, the N-channel transistor 402 is turned on and the N-channel transistor 401 is turned off. When the N-channel transistor 402 is turned on, the voltage at the connection node OB between the drains of the P-channel transistor 406 and the N-channel transistor 402 becomes 0V. For this reason, the P-channel transistor 403 is turned ON. At this time, since the second logic signal INB is 0V, the P-channel transistor 405 is turned ON, and the output signal OUT obtained from the connection node between the drains of the P-channel transistor 405 and the N-channel transistor 401 is 3.3V. It becomes. As a result, the P-channel transistor 404 is turned off.
The above is the operation of this level shifter.

なお、レベルシフタに関する技術文献として、例えば特許文献１〜２がある。 For example, Patent Documents 1 and 2 are provided as technical documents related to the level shifter.

特開２００３−１５２０９６号公報JP 2003-152096 A 特開２００６−１７３８８９号公報JP 2006-173889 A

ところで、上述した従来のレベルシフタ（例えば図６のレベルシフタ）において、第１の電源ＶＤＤＬの電源電圧のばらつきにより、第２の回路４０Ａに対する高レベルの入力電圧が低くなり、かつ、トランジスタの閾値電圧のばらつきにより、第２の回路のＮチャネルトランジスタ４０１および４０２の閾値電圧が高くなることがあり得る。例えば第１の電源ＶＤＤＬの電圧値が０．９Ｖ±１０％の範囲でばらつき、トランジスタの閾値電圧Ｖｔｈが０．７Ｖ±０．１Ｖの範囲でばらつくとすると、最悪の場合、第２の回路４０Ａに対する高レベルの入力電圧が０．８１Ｖとなり、第２の回路４０ＡのＮチャネルトランジスタ４０１および４０２の閾値電圧Ｖｔｈが０．８Ｖとなり得る。この場合、レベルシフタでは、Ｎチャネルトランジスタ４０１および４０２のゲート−ソース間電圧が不足して、Ｎチャネルトランジスタ４０１および４０２のターンＯＮが正常に行われず、レベルシフト動作が正常に行われない問題が発生し得る。この対策として、例えばＮチャネルトランジスタ４０１および４０２として、閾値電圧Ｖｔｈが例えば０．１Ｖ等の低い電圧値であるものを採用することが考えられる。しかし、Ｎチャネルトランジスタ４０１および４０２の閾値電圧Ｖｔｈを低くした場合、第２の電源ＶＤＤＨおよび共通電源ＶＳＳ間を流れるリーク電流が増大する問題が発生する。 By the way, in the above-described conventional level shifter (for example, the level shifter in FIG. 6), the high-level input voltage to the second circuit 40A is lowered due to variations in the power supply voltage of the first power supply VDDL, and the threshold voltage of the transistor Due to the variation, the threshold voltage of the N-channel transistors 401 and 402 of the second circuit may increase. For example, assuming that the voltage value of the first power supply VDDL varies in the range of 0.9V ± 10% and the threshold voltage Vth of the transistor varies in the range of 0.7V ± 0.1V, in the worst case, the second circuit 40A. The high-level input voltage with respect to can be 0.81V, and the threshold voltage Vth of the N-channel transistors 401 and 402 of the second circuit 40A can be 0.8V. In this case, the level shifter has a problem in that the gate-source voltage of the N-channel transistors 401 and 402 is insufficient, and the N-channel transistors 401 and 402 are not normally turned on and the level shift operation is not normally performed. Can do. As a countermeasure against this, for example, it is conceivable that the N-channel transistors 401 and 402 have a threshold voltage Vth having a low voltage value such as 0.1V. However, when the threshold voltage Vth of the N-channel transistors 401 and 402 is lowered, there arises a problem that the leakage current flowing between the second power supply VDDH and the common power supply VSS increases.

この発明は、以上説明した事情に鑑みてなされたものであり、電源電圧のばらつき、トランジスタの閾値電圧のばらつきが発生する状況においても、安定したレベルシフト動作の得られるレベルシフトを提供することを目的とする。 The present invention has been made in view of the circumstances described above, and provides a level shift capable of obtaining a stable level shift operation even in a situation where variations in power supply voltage and transistor threshold voltage occur. Objective.

この発明は、第１の電源および共通電源間の第１の電源電圧により動作する第１の回路と、前記第１の回路の出力信号が入力され、第２の電源および前記共通電源間の電源電圧であって、前記第１の電源電圧よりも大きい第２の電源電圧により動作する第２の回路とを有し、前記第１の回路は、入力論理信号と同じ論理値の第１の論理信号と、前記入力論理信号と反対の論理値の第２の論理信号とを出力する回路を含み、前記第２の回路は、前記第１の論理信号がソースに与えられ、バイアス電圧がゲートに与えられる第１の導電型の第１のトランジスタと、前記第２の論理信号がソースに与えられ、前記バイアス電圧がゲートに与えられる前記第１の導電型の第２のトランジスタと、前記第１のトランジスタのドレインと前記第２の電源との間の経路に介挿され、前記第２のトランジスタのドレインにゲートが接続された前記第１の導電型の反対の第２の導電型の第３のトランジスタと、前記第２のトランジスタのドレインと前記第２の電源との間の経路に介挿され、前記第１のトランジスタのドレインにゲートが接続された前記第２の導電型の第４のトランジスタとを有することを特徴とするレベルシフタを提供する。 According to the present invention, a first circuit that operates with a first power supply voltage between a first power supply and a common power supply, and an output signal of the first circuit are input, and a power supply between the second power supply and the common power supply And a second circuit that operates with a second power supply voltage that is greater than the first power supply voltage, the first circuit having a first logic value that is the same as the input logic signal. A circuit for outputting a signal and a second logic signal having a logic value opposite to the input logic signal, wherein the second circuit has the first logic signal applied to a source and a bias voltage applied to a gate. A first transistor of a first conductivity type applied; a second transistor of the first conductivity type provided with a second logic signal applied to a source and the bias voltage applied to a gate; The drain of the transistor and the second power supply A third transistor of the second conductivity type opposite to the first conductivity type, which is inserted in a path between the two and having a gate connected to a drain of the second transistor, and a drain of the second transistor A level shifter comprising: a fourth transistor of the second conductivity type interposed in a path between the second power source and a gate connected to a drain of the first transistor To do.

この発明によれば、バイアス電圧と第１および第２のトランジスタのソースに与えられる第１および第２の論理信号との各差電圧により第１および第２のトランジスタがターンＯＮするため、第１の電源の電源電圧、第１および第２のトランジスタの閾値電圧にばらつきが発生する状況においても、第１および第２のトランジスタを正常にターンＯＮさせ、安定したレベルシフト動作を実現することができる。 According to the present invention, the first and second transistors are turned on by the respective differential voltages between the bias voltage and the first and second logic signals applied to the sources of the first and second transistors. Even in a situation where variations occur in the power supply voltage of the first power supply and the threshold voltage of the first and second transistors, the first and second transistors can be normally turned on to achieve a stable level shift operation. .

好ましい態様において、前記第２の回路は、前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとの間に介挿され、前記第２の論理信号がゲートに与えられる前記第２の導電型の第５のトランジスタと、前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとの間に介挿され、前記第１の論理信号がゲートに与えられる前記第２の導電型の第６のトランジスタとを有する。 In a preferred aspect, the second circuit is inserted between the drain of the first transistor and the drain of the third transistor, and the second conductive signal is supplied to the gate of the second logic signal. A second transistor of the second conductivity type interposed between the drain of the fifth transistor of the type, the drain of the second transistor and the drain of the fourth transistor, and the first logic signal applied to the gate. 6 transistors.

この態様によれば、第１の論理信号が第１のトランジスタをＯＮからＯＦＦに変化させ、第２の論理信号が第２のトランジスタをＯＦＦからＯＮに変化させるとき、第２のトランジスタと第４のトランジスタとの間の第６のトランジスタのインピーダンスが増加する。また、第１の論理信号が第１のトランジスタをＯＦＦからＯＮに変化させ、第２の論理信号が第２のトランジスタをＯＮからＯＦＦに変化させるとき、第１のトランジスタと第３のトランジスタとの間の第５のトランジスタのインピーダンスが増加する。ここで、第１および第２のトランジスタのＯＮ時のドレイン−ソース間電圧を十分に低くするためには、第１のトランジスタのＯＮ時のインピーダンスを第３および第５のトランジスタの直列インピーダンスよりも十分に低くし、第２のトランジスタのＯＮ時のインピーダンスを第４および第６のトランジスタの直列インピーダンスよりも十分に低くする必要がある。そのためには、第１および第２のトランジスタのチャネル幅を大きくする必要がある。しかしながら、この態様によれば、第１のトランジスタがＯＮになるとき、第５のトランジスタのインピーダンスが増加し、第２のトランジスタがＯＮになるとき、第６のトランジスタのインピーダンスが増加する。従って、ＯＮ時のドレイン−ソース間電圧を低下させることを目的として行う第１および第２のトランジスタのチャネル幅の増加を最小限に抑えることができる。 According to this aspect, when the first logic signal changes the first transistor from ON to OFF and the second logic signal changes the second transistor from OFF to ON, the second transistor and the fourth transistor The impedance of the sixth transistor between these transistors increases. Also, when the first logic signal changes the first transistor from OFF to ON and the second logic signal changes the second transistor from ON to OFF, the first and third transistors In the meantime, the impedance of the fifth transistor increases. Here, in order to sufficiently reduce the drain-source voltage when the first and second transistors are ON, the impedance when the first transistor is ON is set higher than the series impedance of the third and fifth transistors. The impedance of the second transistor must be sufficiently low, and the impedance when the second transistor is ON must be sufficiently lower than the series impedance of the fourth and sixth transistors. For this purpose, it is necessary to increase the channel width of the first and second transistors. However, according to this aspect, the impedance of the fifth transistor increases when the first transistor is turned on, and the impedance of the sixth transistor increases when the second transistor is turned on. Therefore, an increase in channel width of the first and second transistors for the purpose of lowering the drain-source voltage at the time of ON can be minimized.

この発明の第１実施形態であるレベルシフタの構成を示す回路図である。1 is a circuit diagram showing a configuration of a level shifter according to a first embodiment of the present invention. この発明の第２実施形態であるレベルシフタの構成を示す回路図である。It is a circuit diagram which shows the structure of the level shifter which is 2nd Embodiment of this invention. この発明の第３実施形態であるレベルシフタの構成を示す回路図である。It is a circuit diagram which shows the structure of the level shifter which is 3rd Embodiment of this invention. この発明の第４実施形態であるレベルシフタの構成を示す回路図である。It is a circuit diagram which shows the structure of the level shifter which is 4th Embodiment of this invention. この発明の第１〜第１２実施形態であるレベルシフタの動作条件を示す図である。It is a figure which shows the operating condition of the level shifter which is 1st-12th embodiment of this invention. 第１の従来例であるレベルシフタの構成を示す回路図である。It is a circuit diagram which shows the structure of the level shifter which is a 1st prior art example. 第２の従来例であるレベルシフタの構成を示す回路図である。It is a circuit diagram which shows the structure of the level shifter which is a 2nd prior art example.

以下、図面を参照し、この発明の実施形態について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

＜第１実施形態＞
図１はこの発明の第１実施形態であるレベルシフタの構成を示す回路図である。このレベルシフタは、第１の回路１０と、第２の回路２０Ａとにより構成されている。 <First Embodiment>
FIG. 1 is a circuit diagram showing a configuration of a level shifter according to the first embodiment of the present invention. This level shifter includes a first circuit 10 and a second circuit 20A.

第１の回路１０は、電圧値が０．９Ｖである第１の電源ＶＤＤＬと電圧値０Ｖの共通電源である電源ＶＳＳ（接地）との間の第１の電源電圧（＝０．９Ｖ）により動作する回路であり、前掲図６の第１の回路３０と同様、縦続接続されたインバータＩＮＶ１およびＩＮＶ２により構成されている。ここで、インバータＩＮＶ２は、入力論理信号ＩＮと同一の論理値の第１の論理信号ＩＮＴを出力する。また、インバータＩＮＶ１は、入力論理信号ＩＮと反対の論理値の第２の論理信号ＩＮＢを出力する。 The first circuit 10 uses a first power supply voltage (= 0.9V) between a first power supply VDDL having a voltage value of 0.9V and a power supply VSS (ground) that is a common power supply having a voltage value of 0V. Like the first circuit 30 shown in FIG. 6, the circuit operates, and includes inverters INV1 and INV2 connected in cascade. Here, the inverter INV2 outputs the first logic signal INT having the same logical value as that of the input logic signal IN. The inverter INV1 outputs a second logic signal INB having a logic value opposite to that of the input logic signal IN.

第２の回路２０Ａは、第１の回路１０の出力信号ＩＮＴおよびＩＮＢが入力され、電圧値が３．３Ｖである第２の電源ＶＤＤＨおよび共通電源である電源ＶＳＳ間の第２の電源電圧（＝３．３Ｖ）により動作する回路である。 The second circuit 20A receives the output signals INT and INB of the first circuit 10 and receives the second power supply voltage (second power supply voltage between the second power supply VDDH having a voltage value of 3.3V and the power supply VSS being a common power supply ( = 3.3V).

本実施形態において、第１の電源ＶＤＤＬの電圧値は０．９Ｖ±１０％、第２の電源ＶＤＤＨの電圧値は３．３Ｖ±１０％の範囲でばらつくものとする。 In the present embodiment, the voltage value of the first power supply VDDL varies within a range of 0.9V ± 10%, and the voltage value of the second power supply VDDH varies within a range of 3.3V ± 10%.

図１に示すように、第２の回路２０Ａは、第１の導電型のトランジスタであるＮチャネルトランジスタ２０１および２０２と、第１の導電型の反対の第２の導電型のトランジスタであるＰチャネルトランジスタ２０３および２０４とにより構成されている。この例において、各トランジスタ２０１〜２０４の閾値電圧Ｖｔｈの標準値は０．７Ｖである。また、閾値電圧Ｖｔｈは、０．７Ｖ±０．１Ｖの範囲でばらつく。 As shown in FIG. 1, the second circuit 20A includes N-channel transistors 201 and 202 that are first conductivity type transistors and a P-channel that is a second conductivity type transistor opposite to the first conductivity type. Transistors 203 and 204 are included. In this example, the standard value of the threshold voltage Vth of each of the transistors 201 to 204 is 0.7V. The threshold voltage Vth varies in the range of 0.7V ± 0.1V.

Ｐチャネルトランジスタ２０３および２０４の各ソースは、第２の電源ＶＤＤＨに接続されている。また、Ｎチャネルトランジスタ２０１のバックゲート（同トランジスタのソースおよびドレインが形成されたＰウェル）およびＮチャネルトランジスタ２０２のバックゲートは、共通電源ＶＳＳに接続されている。また、Ｎチャネルトランジスタ２０１のソースには第１の論理信号ＩＮＴが与えられ、Ｎチャネルトランジスタ２０２のソースには第２の論理信号ＩＮＢが与えられる。また、Ｎチャネルトランジスタ２０１および２０２の各ゲートには、電圧値が１．５Ｖであるバイアス電圧ＮＢＩＡＳが与えられる。そして、Ｎチャネルトランジスタ２０１のドレインは、Ｐチャネルトランジスタ２０３のドレインおよびＰチャネルトランジスタ２０４のゲートに接続され、Ｎチャネルトランジスタ２０２のドレインは、Ｐチャネルトランジスタ２０４のドレインおよびＰチャネルトランジスタ２０３のゲートに接続されている。そして、図示の例では、Ｎチャネルトランジスタ２０１のドレインが接続されたノードから第２の回路２０Ａの出力信号ＯＵＴが得られる。 Each source of the P-channel transistors 203 and 204 is connected to the second power supply VDDH. The back gate of the N channel transistor 201 (P well in which the source and drain of the transistor are formed) and the back gate of the N channel transistor 202 are connected to the common power supply VSS. The first logic signal INT is supplied to the source of the N-channel transistor 201, and the second logic signal INB is supplied to the source of the N-channel transistor 202. Further, a bias voltage NBIAS having a voltage value of 1.5V is applied to the gates of N channel transistors 201 and 202. The drain of the N channel transistor 201 is connected to the drain of the P channel transistor 203 and the gate of the P channel transistor 204, and the drain of the N channel transistor 202 is connected to the drain of the P channel transistor 204 and the gate of the P channel transistor 203. Has been. In the illustrated example, the output signal OUT of the second circuit 20A is obtained from the node to which the drain of the N-channel transistor 201 is connected.

以上の構成において、入力論理信号ＩＮが０Ｖ、第１の論理信号ＩＮＴが０Ｖ、第２の論理信号ＩＮＢが０．９Ｖになると、標準的な状態において、Ｎチャネルトランジスタ２０１のゲート−ソース間電圧はＮＢＩＡＳ−ＩＮＴ＝１．５Ｖ−０Ｖ＝１．５Ｖ、Ｎチャネルトランジスタ２０２のゲート−ソース間電圧はＮＢＩＡＳ−ＩＮＢ＝１．５Ｖ−０．９Ｖ＝０．６Ｖとなる。従って、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈが０．７Ｖ±０．１Ｖの範囲でばらついたとしても、Ｎチャネルトランジスタ２０１はＯＮ、Ｎチャネルトランジスタ２０２はＯＦＦとなる。 In the above configuration, when the input logic signal IN is 0V, the first logic signal INT is 0V, and the second logic signal INB is 0.9V, the gate-source voltage of the N-channel transistor 201 is standard. NBIAS-INT = 1.5V-0V = 1.5V, and the gate-source voltage of the N-channel transistor 202 is NBIAS-INB = 1.5V-0.9V = 0.6V. Therefore, even if the threshold voltage Vth of the N-channel transistors 201 and 202 varies in the range of 0.7V ± 0.1V, the N-channel transistor 201 is turned on and the N-channel transistor 202 is turned off.

そして、Ｎチャネルトランジスタ２０１がＯＮになると、出力信号ＯＵＴが第１の論理信号ＩＮＴの電圧０Ｖとなるため、Ｐチャネルトランジスタ２０４がＯＮとなり、Ｐチャネルトランジスタ２０４およびＮチャネルトランジスタ２０２のドレイン同士の接続ノードＯＢの電圧が３．３Ｖとなる。この結果、Ｐチャネルトランジスタ２０３がＯＦＦとなる。 When the N-channel transistor 201 is turned on, the output signal OUT becomes the voltage 0 V of the first logic signal INT, so that the P-channel transistor 204 is turned on, and the drains of the P-channel transistor 204 and the N-channel transistor 202 are connected to each other. The voltage of the node OB becomes 3.3V. As a result, the P-channel transistor 203 is turned off.

一方、入力論理信号ＩＮが０．９Ｖ、第１の論理信号ＩＮＴが０．９Ｖ、第２の論理信号ＩＮＢが０Ｖになると、標準的な状態において、Ｎチャネルトランジスタ２０１のゲート−ソース間電圧はＮＢＩＡＳ−ＩＮＴ＝１．５Ｖ−０．９Ｖ＝０・６Ｖ、Ｎチャネルトランジスタ２０２のゲート−ソース間電圧はＮＢＩＡＳ−ＩＮＢ＝１．５Ｖ−０Ｖ＝１．５Ｖとなる。従って、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈが０．７Ｖ±０．１Ｖの範囲でばらついたとしても、Ｎチャネルトランジスタ２０１はＯＦＦ、Ｎチャネルトランジスタ２０２はＯＮとなる。 On the other hand, when the input logic signal IN is 0.9V, the first logic signal INT is 0.9V, and the second logic signal INB is 0V, the gate-source voltage of the N-channel transistor 201 is NBIAS-INT = 1.5V-0.9V = 0.6V, and the gate-source voltage of the N-channel transistor 202 is NBIAS-INB = 1.5V-0V = 1.5V. Therefore, even if the threshold voltage Vth of the N-channel transistors 201 and 202 varies in the range of 0.7V ± 0.1V, the N-channel transistor 201 is turned off and the N-channel transistor 202 is turned on.

そして、Ｎチャネルトランジスタ２０２がＯＮになると、Ｐチャネルトランジスタ２０４およびＮチャネルトランジスタ２０２のドレイン同士の接続ノードＯＢの電圧が第２の論理信号ＩＮＢの電圧０Ｖとなるため、Ｐチャネルトランジスタ２０３がＯＮとなり、出力信号ＯＵＴが３．３Ｖとなる。この結果、Ｐチャネルトランジスタ２０４がＯＦＦとなる。
以上が本実施形態の動作である。 When the N-channel transistor 202 is turned on, the voltage at the connection node OB between the drains of the P-channel transistor 204 and the N-channel transistor 202 becomes the voltage 0 V of the second logic signal INB, and thus the P-channel transistor 203 is turned on. The output signal OUT becomes 3.3V. As a result, the P-channel transistor 204 is turned off.
The above is the operation of this embodiment.

以上のように、本実施形態によれば、第１の電源ＶＤＤＬの電圧値、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈがばらついたとしても、入力論理信号ＩＮに応じてＮチャネルトランジスタ２０１および２０２のＯＮ／ＯＦＦ切り換えを適切に行わせ、安定したレベルシフト動作を行わせることができる。 As described above, according to the present embodiment, even if the voltage value of the first power supply VDDL and the threshold voltage Vth of the N-channel transistors 201 and 202 vary, the N-channel transistors 201 and 202 according to the input logic signal IN. Can be appropriately switched on and off, and a stable level shift operation can be performed.

また、本実施形態によれば、Ｎチャネルトランジスタ２０１および２０２のソース電圧は、ＮＢＩＡＳ−Ｖｔｈ−Ｖｂｓ＝１．５Ｖ−（０．７Ｖ±０．１Ｖ）−０．０５Ｖである。ここで、Ｖｂｓ＝０．０５Ｖは、バックゲート効果（バックゲートおよびソース間の電圧に起因してトランジスタの閾値電圧が増加する効果であり、基板効果ともいう）により発生する閾値電圧Ｖｔｈの増加分である。このＮチャネルトランジスタ２０１および２０２のソース電圧は、最大でも０．８５Ｖであり、第１の電源ＶＤＤＬの電圧範囲内である。従って、Ｎチャネルトランジスタ２０１および２０２のソースからインバータＩＮＶ１およびＩＮＶ２の各トランジスタに加わる電圧は各トランジスタの耐圧以下であり、各トランジスタにダメージが加わるのを防止することができる。 Further, according to the present embodiment, the source voltages of the N-channel transistors 201 and 202 are NBIAS−Vth−Vbs = 1.5V− (0.7V ± 0.1V) −0.05V. Here, Vbs = 0.05 V is an increase in the threshold voltage Vth generated by the back gate effect (the effect of increasing the threshold voltage of the transistor due to the voltage between the back gate and the source, also referred to as the substrate effect). It is. The source voltage of the N-channel transistors 201 and 202 is 0.85 V at the maximum, and is within the voltage range of the first power supply VDDL. Therefore, the voltage applied from the sources of the N-channel transistors 201 and 202 to the respective transistors of the inverters INV1 and INV2 is equal to or lower than the withstand voltage of each transistor, and damage to each transistor can be prevented.

＜第２実施形態＞
図２はこの発明の第２実施形態であるレベルシフタの構成を示す回路図である。このレベルシフタは、上記第１実施形態のものと同様な第１の回路１０と、第２の回路２０Ｂとにより構成されている。 Second Embodiment
FIG. 2 is a circuit diagram showing a configuration of a level shifter according to the second embodiment of the present invention. The level shifter includes a first circuit 10 similar to that of the first embodiment and a second circuit 20B.

上記第１実施形態（図１）では、Ｎチャネルトランジスタ２０１および２０２のバックゲートは共通電源ＶＳＳに接続されていた。これに対し、本実施形態における第２の回路２０Ｂでは、Ｎチャネルトランジスタ２０１のソースおよびバックゲートの両方に第１の論理信号ＩＮＴが与えられ、Ｎチャネルトランジスタ２０２のソースおよびバックゲートの両方に第２の論理信号ＩＮＢが与えられる。
本実施形態においても上記第１実施形態と同様な効果が得られる。 In the first embodiment (FIG. 1), the back gates of the N-channel transistors 201 and 202 are connected to the common power supply VSS. On the other hand, in the second circuit 20B in the present embodiment, the first logic signal INT is supplied to both the source and back gate of the N channel transistor 201, and the first logic signal INT is supplied to both the source and back gate of the N channel transistor 202. Two logic signals INB are provided.
Also in this embodiment, the same effect as the first embodiment can be obtained.

＜第３実施形態＞
図３はこの発明の第３実施形態であるレベルシフタの構成を示す回路図である。このレベルシフタは、上記第１実施形態のものと同様な第１の回路１０と、第２の回路２０Ｃとにより構成されている。 <Third Embodiment>
FIG. 3 is a circuit diagram showing a configuration of a level shifter according to the third embodiment of the present invention. This level shifter includes a first circuit 10 similar to that of the first embodiment and a second circuit 20C.

第２の回路２０Ｃは、上記第１実施形態における第２の回路２０Ａ（図１参照）に対してＰチャネルトランジスタ２０５および２０６を追加した構成となっている。ここで、Ｐチャネルトランジスタ２０５は、ソースがＰチャネルトランジスタ２０３のドレインに接続され、ドレインが出力信号ＯＵＴを発生するＮチャネルトランジスタ２０１のドレインに接続されている。そして、Ｐチャネルトランジスタ２０５のゲートには第２の論理信号ＩＮＢが入力される。Ｐチャネルトランジスタ２０６は、ソースがＰチャネルトランジスタ２０４のドレインに接続され、ドレインがＮチャネルトランジスタ２０２のドレインとともにノードＯＢに接続されている。そして、Ｐチャネルトランジスタ２０６のゲートには第１の論理信号ＩＮＴが入力される。他の回路構成は上記第１実施形態と同様である。また、第１の電源ＶＤＤＬ、第２の電源ＶＤＤＨ、共通電源ＶＳＳの電圧値、バイアス電圧ＮＢＩＡＳ、各トランジスタの閾値電圧Ｖｔｈも、上記第１実施形態と同様である。 The second circuit 20C has a configuration in which P-channel transistors 205 and 206 are added to the second circuit 20A (see FIG. 1) in the first embodiment. Here, the P channel transistor 205 has a source connected to the drain of the P channel transistor 203 and a drain connected to the drain of the N channel transistor 201 that generates the output signal OUT. The second logic signal INB is input to the gate of the P-channel transistor 205. The P channel transistor 206 has a source connected to the drain of the P channel transistor 204 and a drain connected to the node OB together with the drain of the N channel transistor 202. The first logic signal INT is input to the gate of the P-channel transistor 206. Other circuit configurations are the same as those in the first embodiment. Further, the voltage values of the first power supply VDDL, the second power supply VDDH, the common power supply VSS, the bias voltage NBIAS, and the threshold voltage Vth of each transistor are the same as in the first embodiment.

以上の構成において、入力論理信号ＩＮが０Ｖ、第１の論理信号ＩＮＴが０Ｖ、第２の論理信号ＩＮＢが０．９Ｖになると、上記第１実施形態と同様、Ｎチャネルトランジスタ２０１はＯＮ、Ｎチャネルトランジスタ２０２はＯＦＦとなる。 In the above configuration, when the input logic signal IN is 0V, the first logic signal INT is 0V, and the second logic signal INB is 0.9V, the N-channel transistor 201 is turned ON and N, as in the first embodiment. The channel transistor 202 is turned off.

そして、Ｎチャネルトランジスタ２０１がＯＮになると、出力信号ＯＵＴが第１の論理信号ＩＮＴの電圧０Ｖとなる。このため、Ｐチャネルトランジスタ２０４がＯＮとなる。また、このとき第１の論理信号ＩＮＴが０Ｖであるために、Ｐチャネルトランジスタ２０６がＯＮとなり、Ｐチャネルトランジスタ２０６およびＮチャネルトランジスタ２０２のドレイン同士の接続ノードＯＢの電圧が３．３Ｖとなる。この結果、Ｐチャネルトランジスタ２０３がＯＦＦとなる。 When the N-channel transistor 201 is turned on, the output signal OUT becomes the voltage 0V of the first logic signal INT. For this reason, the P-channel transistor 204 is turned on. At this time, since the first logic signal INT is 0V, the P-channel transistor 206 is turned ON, and the voltage at the connection node OB between the drains of the P-channel transistor 206 and the N-channel transistor 202 becomes 3.3V. As a result, the P-channel transistor 203 is turned off.

一方、入力論理信号ＩＮが０．９Ｖ、第１の論理信号ＩＮＴが０．９Ｖ、第２の論理信号ＩＮＢが０Ｖになると、上記第１実施形態と同様、Ｎチャネルトランジスタ２０１はＯＦＦ、Ｎチャネルトランジスタ２０２はＯＮとなる。 On the other hand, when the input logic signal IN is 0.9V, the first logic signal INT is 0.9V, and the second logic signal INB is 0V, the N-channel transistor 201 is turned off and the N-channel is turned off as in the first embodiment. The transistor 202 is turned on.

そして、Ｎチャネルトランジスタ２０２がＯＮになると、Ｐチャネルトランジスタ２０６およびＮチャネルトランジスタ２０２のドレイン同士の接続ノードＯＢの電圧が第２の論理信号ＩＮＢの電圧０Ｖとなる。このため、Ｐチャネルトランジスタ２０３がＯＮとなる。また、このとき第２の論理信号ＩＮＢが０Ｖであるために、Ｐチャネルトランジスタ２０５がＯＮとなり、出力信号ＯＵＴが３．３Ｖとなる。この結果、Ｐチャネルトランジスタ２０４がＯＦＦとなる。
以上が本実施形態の動作である。 When the N-channel transistor 202 is turned on, the voltage at the connection node OB between the drains of the P-channel transistor 206 and the N-channel transistor 202 becomes the voltage 0V of the second logic signal INB. For this reason, the P-channel transistor 203 is turned on. At this time, since the second logic signal INB is 0V, the P-channel transistor 205 is turned ON, and the output signal OUT is 3.3V. As a result, the P-channel transistor 204 is turned off.
The above is the operation of this embodiment.

本実施形態においても上記第１実施形態と同様な効果が得られる。 Also in this embodiment, the same effect as the first embodiment can be obtained.

＜第４実施形態＞
図４はこの発明の第４実施形態であるレベルシフタの構成を示す回路図である。このレベルシフタは、上記第１〜第３実施形態のものと同様な第１の回路１０と、第２の回路２０Ｄとにより構成されている。 <Fourth embodiment>
FIG. 4 is a circuit diagram showing the structure of a level shifter according to the fourth embodiment of the present invention. The level shifter includes a first circuit 10 similar to that in the first to third embodiments, and a second circuit 20D.

上記第３実施形態（図３）では、Ｎチャネルトランジスタ２０１および２０２のバックゲートは共通電源ＶＳＳに接続されていた。これに対し、本実施形態における第２の回路２０Ｄでは、Ｎチャネルトランジスタ２０１のソースおよびバックゲートの両方に第１の論理信号ＩＮＴが与えられ、Ｎチャネルトランジスタ２０２のソースおよびバックゲートの両方に第２の論理信号ＩＮＢが与えられる。
本実施形態においても上記第３実施形態と同様な効果が得られる。 In the third embodiment (FIG. 3), the back gates of the N-channel transistors 201 and 202 are connected to the common power supply VSS. On the other hand, in the second circuit 20D in the present embodiment, the first logic signal INT is supplied to both the source and back gate of the N channel transistor 201, and the first logic signal INT is supplied to both the source and back gate of the N channel transistor 202. Two logic signals INB are provided.
Also in this embodiment, the same effect as the third embodiment can be obtained.

＜第５実施形態＞
図５は、この発明の第１〜第１２実施形態における第１の電源ＶＤＤＬ、第２の電源ＶＤＤＨ、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈ、バイアス電圧ＮＢＩＡＳの各電圧値を示す図である。 <Fifth Embodiment>
FIG. 5 shows the first power supply VDDL, the second power supply VDDH, the threshold voltage Vth of the N-channel transistors 201 and 202, and the threshold values of the transistors other than the N-channel transistors 201 and 202 in the first to twelfth embodiments of the present invention. It is a figure which shows each voltage value of the voltage Vth and the bias voltage NBIAS.

この発明の第５実施形態によるレベルシフタは、上記第１実施形態によるレベルシフタ（図１）において、図５に示すように、第１の電源ＶＤＤＬの電圧値を０．９Ｖ±１０％、第２の電源ＶＤＤＨの電圧値を３．３Ｖ±１０％、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを０．１Ｖ±０．１Ｖ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈを０．７Ｖ±０．１Ｖ、バイアス電圧ＮＢＩＡＳを０．９Ｖとするものである。 The level shifter according to the fifth embodiment of the present invention is similar to the level shifter (FIG. 1) according to the first embodiment described above, as shown in FIG. 5, the voltage value of the first power supply VDDL is 0.9V ± 10%, The voltage value of the power supply VDDH is 3.3V ± 10%, the threshold voltage Vth of the N-channel transistors 201 and 202 is 0.1V ± 0.1V, and the threshold voltage Vth of each transistor other than the N-channel transistors 201 and 202 is 0.7V. ± 0.1V and bias voltage NBIAS are set to 0.9V.

本実施形態では、上記第１実施形態に比べて、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを０．８Ｖ低下させているが、バイアス電圧ＮＢＩＡＳも０．８Ｖだけ低下させている。従って、Ｎチャネルトランジスタ２０１および２０２のゲート−ソース間電圧から閾値電圧Ｖｔｈを差し引いた電圧（すなわち、各トランジスタのチャネル形成に寄与する正味の電圧）は上記第１実施形態と同様である。よって、本実施形態によれば上記第１実施形態と同様な効果が得られる。 In the present embodiment, the threshold voltage Vth of the N-channel transistors 201 and 202 is reduced by 0.8V compared to the first embodiment, but the bias voltage NBIAS is also reduced by 0.8V. Therefore, the voltage obtained by subtracting the threshold voltage Vth from the gate-source voltage of the N-channel transistors 201 and 202 (that is, the net voltage that contributes to the channel formation of each transistor) is the same as in the first embodiment. Therefore, according to the present embodiment, the same effect as the first embodiment can be obtained.

＜第６〜第８実施形態＞
この発明の第６〜第８実施形態による各レベルシフタは、上記第２〜第４実施形態によるレベルシフタ（図２〜図４）において、上記第５実施形態と同様、第１の電源ＶＤＤＬの電圧値を０．９Ｖ±１０％、第２の電源ＶＤＤＨの電圧値を３．３Ｖ±１０％、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを０．１Ｖ±０．１Ｖ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈを０．７Ｖ±０．１Ｖ、バイアス電圧ＮＢＩＡＳを０．９Ｖとするものである。 <Sixth to eighth embodiments>
The level shifters according to the sixth to eighth embodiments of the present invention are the level shifters (FIGS. 2 to 4) according to the second to fourth embodiments, as in the fifth embodiment, and the voltage value of the first power supply VDDL. 0.9V ± 10%, the voltage value of the second power supply VDDH is 3.3V ± 10%, the threshold voltage Vth of the N-channel transistors 201 and 202 is 0.1V ± 0.1V, and other than the N-channel transistors 201 and 202 The threshold voltage Vth of each transistor is 0.7V ± 0.1V, and the bias voltage NBIAS is 0.9V.

この発明の第６〜第８実施形態においても、上記第２〜第４実施形態と同様な効果が得られる。 In the sixth to eighth embodiments of the present invention, the same effect as in the second to fourth embodiments can be obtained.

＜第９実施形態＞
この発明の第９実施形態によるレベルシフタは、上記第１実施形態によるレベルシフタ（図１）において、図５に示すように、第１の電源ＶＤＤＬの電圧値を１．８Ｖ±１０％、第２の電源ＶＤＤＨの電圧値を５．０Ｖ±１０％、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを１．５Ｖ±０．１Ｖ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈを１．５Ｖ±０．１Ｖ、バイアス電圧ＮＢＩＡＳを３．０Ｖとするものである。 <Ninth Embodiment>
The level shifter according to the ninth embodiment of the present invention is the same as the level shifter (FIG. 1) according to the first embodiment, as shown in FIG. 5, the voltage value of the first power supply VDDL is 1.8V ± 10%, The voltage value of the power supply VDDH is 5.0V ± 10%, the threshold voltage Vth of the N-channel transistors 201 and 202 is 1.5V ± 0.1V, and the threshold voltage Vth of each transistor other than the N-channel transistors 201 and 202 is 1.5V. ± 0.1V and bias voltage NBIAS are set to 3.0V.

本実施形態において、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈは、最悪、１．６Ｖまで上昇する。しかし、第１の論理信号ＩＮＴが０Ｖであるとき、Ｎチャネルトランジスタ２０１のゲート−ソース間電圧はＮＢＩＡＳ−ＶＳＳ＝３．０Ｖあり、この電圧からＮチャネルトランジスタ２０１の閾値電圧Ｖｔｈ＝１．６Ｖを差し引いた電圧は１．４Ｖという十分に大きな電圧になるので、Ｎチャネルトランジスタ２０１は正常にターンＯＮする。第２の論理信号ＩＮＢが０Ｖになった場合のＮチャネルトランジスタ２０２のターンＯＮ動作も同様である。よって、本実施形態によれば上記第１実施形態と同様な効果が得られる。 In the present embodiment, the threshold voltage Vth of the N-channel transistors 201 and 202 rises to 1.6 V at the worst. However, when the first logic signal INT is 0V, the gate-source voltage of the N-channel transistor 201 is NBIAS-VSS = 3.0V, and the threshold voltage Vth = 1.6V of the N-channel transistor 201 is calculated from this voltage. Since the subtracted voltage is a sufficiently large voltage of 1.4 V, the N-channel transistor 201 is normally turned on. The same applies to the turn-on operation of the N-channel transistor 202 when the second logic signal INB becomes 0V. Therefore, according to the present embodiment, the same effect as the first embodiment can be obtained.

＜第１０〜第１２実施形態＞
この発明の第１０〜第１２実施形態による各レベルシフタは、上記第２〜第４実施形態によるレベルシフタ（図２〜図４）において、上記第９実施形態と同様、第１の電源ＶＤＤＬの電圧値を１．８Ｖ±１０％、第２の電源ＶＤＤＨの電圧値を５．０Ｖ±１０％、Ｎチャネルトランジスタ２０１および２０２の閾値電圧Ｖｔｈを１．５Ｖ±０．１Ｖ、Ｎチャネルトランジスタ２０１および２０２以外の各トランジスタの閾値電圧Ｖｔｈを１．５Ｖ±０．１Ｖ、バイアス電圧ＮＢＩＡＳを３．０Ｖとするものである。 <10th to 12th Embodiment>
Each level shifter according to the tenth to twelfth embodiments of the present invention is similar to the ninth embodiment in the level shifters (FIGS. 2 to 4) according to the second to fourth embodiments. 1.8V ± 10%, the voltage value of the second power supply VDDH is 5.0V ± 10%, the threshold voltage Vth of the N-channel transistors 201 and 202 is 1.5V ± 0.1V, other than the N-channel transistors 201 and 202 The threshold voltage Vth of each transistor is 1.5V ± 0.1V, and the bias voltage NBIAS is 3.0V.

この発明の第１０〜第１２実施形態においても、上記第２〜第４実施形態と同様な効果が得られる。 Also in the tenth to twelfth embodiments of the present invention, the same effects as those of the second to fourth embodiments can be obtained.

＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば上記第１〜第１２実施形態では、第１および第２の回路における低電位側の電源を共通電源としたが、各回路の高電位側の電源を共通電源とすればよい。この場合、例えば上記第１実施形態（図１）に関しては、第１の導電型をＰチャネル、第２の導電型をＮチャネルとし（Ｐチャネルトランジスタ２０３および２０４をＮチャネルトランジスタに変更して、各々のソースを低電位側電源に接続し、Ｎチャネルトランジスタ２０４および２０２をＰチャネルトランジスタに変更して、各々のソースを高電位側電源（共通電源）に接続し）、バイアス電圧ＮＢＩＡＳを高電位電源（共通電源）に対して相対的に負の電圧とすればよい。他の第２〜第１２実施形態についても同様な変更を行うことにより、高電位側電源が共通電源であるレベルシフタを実現することが可能である。 <Other embodiments>
As mentioned above, although each embodiment of this invention was described, other embodiment can be considered to this invention besides this. For example, in the first to twelfth embodiments, the power source on the low potential side in the first and second circuits is a common power source, but the power source on the high potential side of each circuit may be a common power source. In this case, for example, with respect to the first embodiment (FIG. 1), the first conductivity type is the P channel and the second conductivity type is the N channel (P channel transistors 203 and 204 are changed to N channel transistors, Each source is connected to a low potential side power supply, N channel transistors 204 and 202 are changed to P channel transistors, each source is connected to a high potential side power supply (common power supply)), and bias voltage NBIAS is set to a high potential. What is necessary is just to make it a relatively negative voltage with respect to a power supply (common power supply). By making similar changes in the other second to twelfth embodiments, it is possible to realize a level shifter in which the high potential side power source is a common power source.

１０……第１の回路、２０Ａ〜２０Ｄ……第２の回路、ＩＮＶ１，ＩＮＶ２……インバータ、２０３，２０４，２０５，２０６……Ｐチャネルトランジスタ、２０１，２０２……Ｎチャネルトランジスタ、ＶＤＤＬ……第１の電源、ＶＤＤＨ……第２の電源、ＶＳＳ……共通電源、ＩＮ……入力論理信号、ＩＮＴ……第１の論理信号、ＩＮＢ……第２の論理信号、ＮＢＩＡＳ……バイアス電圧、ＯＵＴ……出力信号。 DESCRIPTION OF SYMBOLS 10 ... 1st circuit, 20A-20D ... 2nd circuit, INV1, INV2 ... Inverter, 203, 204, 205, 206 ... P channel transistor, 201, 202 ... N channel transistor, VDDL ... First power supply, VDDH ... Second power supply, VSS ... Common power supply, IN ... Input logic signal, INT ... First logic signal, INB ... Second logic signal, NBIAS ... Bias voltage, OUT: Output signal.

Claims

A first circuit that operates with a first power supply voltage between a first power supply and a common power supply;
A second circuit that receives the output signal of the first circuit and operates with a second power supply voltage that is higher than the first power supply voltage and is a power supply voltage between a second power supply and the common power supply; Have
The first circuit includes a circuit that outputs a first logic signal having the same logic value as the input logic signal and a second logic signal having a logic value opposite to the input logic signal,
The second circuit includes:
A first transistor of a first conductivity type in which the first logic signal is applied to a source and a bias voltage is applied to a gate;
A second transistor of the first conductivity type, wherein the second logic signal is applied to a source and the bias voltage is applied to a gate;
A second conductivity type opposite to the first conductivity type, interposed in a path between the drain of the first transistor and the second power supply, and having a gate connected to the drain of the second transistor. A third transistor of
A fourth transistor of the second conductivity type interposed in a path between the drain of the second transistor and the second power supply and having a gate connected to the drain of the first transistor; A level shifter characterized by comprising:

The second circuit includes:
A fifth transistor of the second conductivity type, interposed between the drain of the first transistor and the drain of the third transistor, wherein the second logic signal is applied to the gate;
A sixth transistor of the second conductivity type interposed between the drain of the second transistor and the drain of the fourth transistor, and having the first logic signal applied to the gate. The level shifter according to claim 1, wherein

3. The level shifter according to claim 1, wherein the back gate of the first transistor and the back gate of the second transistor are connected to the common power source.

The first logic signal is applied to a back gate of the first transistor, and the second logic signal is applied to a back gate of the second transistor. Level shifter.

The voltage value of the first power supply is 0.9V, the voltage value of the second power supply is 3.3V, the threshold voltage of the first and second transistors is 0.7V, and the bias voltage is 1.5V. The level shifter according to any one of claims 1 to 4, wherein the level shifter is provided.

The voltage value of the first power supply is 0.9V, the voltage value of the second power supply is 3.3V, the threshold voltage of the first and second transistors is 0.1V, and the bias voltage is 0.9V. The level shifter according to any one of claims 1 to 4, wherein the level shifter is provided.

The voltage value of the first power supply is 1.8V, the voltage value of the second power supply is 5.0V, the threshold voltage of the first and second transistors is 1.5V, and the bias voltage is 3.0V. The level shifter according to any one of claims 1 to 4, wherein the level shifter is provided.