JP2017511531A - 条件付き命令終了（ｃｏｎｄｉｔｉｏｎａｌ ｉｎｓｔｒｕｃｔｉｏｎ ｅｎｄ）操作 - Google Patents

条件付き命令終了（ｃｏｎｄｉｔｉｏｎａｌ ｉｎｓｔｒｕｃｔｉｏｎ ｅｎｄ）操作 Download PDF

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Abstract

【課題】 コンピューティング環境においてマシン命令を実行するためのコンピュータ・プログラム、システム及び方法を提供する。【解決手段】 命令の完了を遅延させることができる条件付き命令終了ファシリティが提供される。マシン命令の実行において、オペランドを取得し、オペランドがある値と所定の関係を有するかどうかを判断する。オペランドが値と所定の関係を有していないことに基づいて、取得すること及び判断することを繰り返す。オペランドが値に対して所定の関係を有すると判断することに基づいて、命令の実行を完了させる。オペランドを取得すること、オペランドが値に対して所定の関係を有するかどうかを判断すること、オペランドが値に対して所定の関係を有していないと判断することに基づいて、取得すること及び判断することを繰り返すこと、及びオペランドが値に対して所定の関係を有すると判断することに基づいて、命令の実行を完了させることは、オペコードを有する単一命令の部分として実行される。【選択図】 図１５

Description

１つ又は複数の態様は、一般に、マルチプロセッシング・コンピューティング環境に関し、具体的には、こうしたコンピューティング環境内でのトランザクション処理に関する。
トランザクション実行ファシリティ（「トランザクション・メモリ」としても知られる）を実装するコンピューティング環境において、トランザクションは、プログラムが複数の命令を出すことができる手段を提供し、それらの命令のストレージ・アクセスは、他の中央処理ユニット（ＣＰＵ）及び入力／出力（Ｉ／Ｏ）サブシステムにより観察されるとき、（ａ）単一の同時操作（concurrent operation）のように見えるか、又は（ｂ）発生するように見えないかのいずれかである。両方のアクセスが同じキャッシュ・ライン内のいずれかの記憶位置に対するものであり、アクセスの一方又は両方がストア（store）である場合、１つのＣＰＵによって行われるトランザクション・アクセスは、（ａ）別のＣＰＵによって行われるトランザクション・アクセス又は非トランザクション・アクセス、又は（ｂ）Ｉ／Ｏサブシステムによって行われる非トランザクション・アクセスのいずれかと競合すると言われる。
現在の競合検出（conflict detection）性質は、１つ又は両方のＣＰＵがトランザクション実行モードにあるとき、１つのＣＰＵ上で実行されているプログラムが、異なるＣＰＵ上で実行されているプログラムの実行に影響を与えることを、不可能とはいえないまでも極めて困難にしている。両方のＣＰＵによりアクセスされるメモリ位置へのいずれのストアも、競合状態として扱われ、トランザクション実行のアボートをもたらす可能性が高い。
米国特許第５，５５１，０１３号明細書 米国特許第６，００９，２６１号明細書 米国特許第５，５７４，８７３号明細書 米国特許第６，３０８，２５５号明細書 米国特許第６，４６３，５８２号明細書 米国特許第５，７９０，８２５号明細書
「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ−Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」と題するＩＢＭ出版物、出版番号第ＳＡ２２−７９３２−０９、第１０版、２０１２年９月
コンピューティング環境においてマシン命令を実行するためのコンピュータ・プログラム、システム及び方法を提供する。
コンピューティング環境においてマシン命令を実行するためのコンピュータ・プログラム製品を提供することにより、従来技術の欠点を克服し、利点が提供される。コンピュータ・プログラム製品は、処理回路により読み出し可能であり、かつ、方法を実施するための、処理回路により実行される命令を格納するコンピュータ可読ストレージ媒体を含む。この方法は、例えば、プロセッサにより、実行のためのマシン命令を取得することであって、マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、かつ、条件付き命令終了操作を指定するためのオペコードを有するオペコード・フィールドを含む、取得することと、プロセッサにより、マシン命令を実行することとを含み、実行することは、オペランドを取得することと、オペランドがある値に対して所定の関係を有するかどうかについて判断することと、オペランドが値に対して所定の関係を有していないと判断することに基づいて、取得すること及び判断することを繰り返すことと、オペランドが値に対して所定の関係を有すると判断することに基づいて、命令の実行を完了させることとを含み、オペランドを取得すること、オペランドが値に対して所定の関係を有するかどうかを判断すること、オペランドが値に対して所定の関係を有していないと判断することに基づいて、取得すること及び判断することを繰り返すこと、及びオペランドが値に対して所定の関係を有すると判断することに基づいて、命令の実行を完了させることは、オペコードを有する単一命令の部分として実行される。
１つ又は複数の実施形態に関連する方法及システムも、本明細書で説明され、特許請求される。さらに、１つ又は複数の実施形態に関連するサービスも説明され、本明細書で特許請求され得る。
付加的な特徴及び利点が実現される。他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される本発明の一部と見なされる。
１つ又は複数の態様が、具体的に示され、本明細書の最後にある特許請求の範囲において例として明確に特許請求される。上記及び他の目的、特徴、並びに利点は、添付図面と併せて用いられる以下の詳細な説明から明らかである。
コンピューティング環境の一実施形態を示す。 ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の一例を示す。 図２のＴＢＥＧＩＮ命令のフィールドのさらなる詳細の一実施形態を示す。 ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ Ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令の一例を示す。 図５のＴＢＥＧＩＮＣ命令のフィールドのさらなる詳細の一実施形態を示す。 ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＴＥＮＤ）命令の一例を示す。 ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ（ＴＡＢＯＲＴ）命令の一例を示す。 ネスト化されたトランザクションの一例を示す。 トランザクション診断ブロックの一例を示す。 ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＣＴＥＮＤ）命令の一例を示す。 図１０のＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令と関連した論理の一実施形態を示す。 ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の論理と関連したさらなる詳細の一実施形態を示す。 ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の態様と関連した処理の別の実施形態を示す。 ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の態様と関連した処理の別の実施形態を示す。 ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の態様と関連した処理の別の実施形態を示す。 コンピュータ・プログラム製品の一実施形態を示す。 ホスト・コンピュータ・システムの一実施形態を示す。 コンピュータ・システムの更に別の例を示す。 コンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 コンピュータ・システムの種々の要素の一実施形態を示す。 図２０のコンピュータ・システムの実行ユニットの一実施形態を示す。 図２０のコンピュータ・システムの分岐ユニットの一実施形態を示す。 図２０のコンピュータ・システムのロード／ストア・ユニットの一実施形態を示す。 エミュレートされたホスト・コンピュータ・システムの一実施形態を示す。 クラウド・コンピューティング・ノードの一実施形態を示す。 クラウド・コンピューティング環境の一実施形態を示す。 抽象化モデル層の一例を示す。
一態様によると、１つのプロセッサ（例えば、中央処理ユニット（ＣＰＵ））上で実行されているプログラムが、別のプロセッサ（例えば、別のＣＰＵ）のトランザクション実行に影響を与える能力が提供される。一実施形態において、制約なし（nonconstrained）トランザクション実行モードで実行されているプログラムが、別のＣＰＵ又はＩ／Ｏサブシステムのいずれかにより変更されるストレージ位置を検査することを可能にする、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＣＴＥＮＤ）命令と呼ばれる命令が提供される。検査されたデータに基づいて、トランザクション実行を終了若しくはアボートすること、又は、例えば所定のイベントが発生するまで、終了／アボートの決定を遅延させることが可能である。
例えば、ＣＴＥＮＤ命令が実行され、プロセッサが制約なしトランザクション実行モードにあり、命令の始めに、トランザクション・ネスト化深さ（transaction nesting depth）が１であるとき、命令の第２のオペランドが検査され、検査されたデータに基づいて、トランザクション実行を終了若しくはアボートすること、又は、例えば第２のオペランドの値が所定の値になる、又は選択された時間間隔との所定の関係が満たされる（例えば、ある時間間隔を超過する）といった所定のイベントが発生するまで、終了／アボートの決定を遅延させることが可能である。更に別の例として、所定のイベントは、割り込みが保留状態になることを含むことができる。他のイベントも可能である。
しかしながら、この説明を詳細に説明する前に、制約なし及び制約付き（constrained)トランザクション実行モードを含む、トランザクション実行ファシリティに関する詳細を論じる。
トランザクション実行ファシリティは、トランザクション実行（ＴＸ）モードと呼ばれるＣＰＵ状態を導入する。ＣＰＵのリセット後、ＣＰＵは、ＴＸモードにはない。ＣＰＵは、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令によりＴＸモードに入り、（ａ）最外（outermost）ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令（「内部（inner）」及び「外部（outer）」の詳細については後述する）により、（ｂ）条件コードを０に設定するＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令により、又は（ｃ）トランザクションがアボートされることにより、ＴＸモードを終了する。ＴＸモードにある間、ＣＰＵによるストレージ・アクセスは、他のＣＰＵ及びＩ／Ｏサブシステムによって観察すると、ブロック・コンカレント（block-concurrent）であるように見える。ストレージ・アクセスは、（ａ）最外トランザクションがアボートすることなく終了したとき、ストレージにコミットされる（即ち、例えば、キャッシュ又はＣＰＵにローカルなバッファにおいて行われた更新が伝搬され、実メモリに格納され、他のＣＰＵに可視となる）か、又は（ｂ）トランザクションがアボートされた場合に廃棄されるかのいずれかである。
トランザクションをネスト化することができる。つまり、ＣＰＵがＴＸモードにある間、ＣＰＵは、別のＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令を実行することができる。ＣＰＵがＴＸモードに入るようにする命令は、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮと呼ばれ、同様に、プログラムは最外トランザクション内にあると言われる。ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮの後続の実行は、内部命令と呼ばれ、プログラムは、内部トランザクションを実行している。モデルは、最小ネスト化深さ及びモデル依存の最大ネスト化深さを提供する。ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ命令は、現在のネスト化深さ値を返し、更に別の実施形態においては、最大ネスト化深さ値を返すことができる。この技術は、「平坦化されたネスト化（flattened nesting）」と呼ばれるモデルを使用し、そこでは、任意のネスト化深さにおけるアボート条件により、全てのレベルのトランザクションがアボートされ、制御は、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮに続く命令に返される。
トランザクションの処理中、両方のアクセスが同じキャッシュ・ライン内のいずれかの記憶位置に対するものであり、かつ、アクセスの一方又は両方がストアである場合、１つのＣＰＵにより行われるトランザクション・アクセスは、（ａ）別のＣＰＵにより行われたトランザクション・アクセス又は非トランザクション・アクセス、又は（ｂ）Ｉ／Ｏサブシステムにより行われる非トランザクション・アクセスのいずれかと競合すると言われる。換言すれば、トランザクション実行が生産的であるために、ＣＰＵは、これがコミットするまで、トランザクション・アクセスを行っているように見られない。このプログラム・モデルは、例えば百万個の要素の二重連結リスト（doubly-linked list）内の２つのポイントを更新するといった特定の環境においては、非常に有効であり得る。しかしながら、このプログラム・モデルは、トランザクション・アクセスが行われるストレージ位置に対する競合が多数ある場合、あまり有効ではない。
トランザクション実行の１つのモデル（本明細書では、制約なしトランザクションと呼ぶ）においては、トランザクションがアボートされると、プログラムは、アボート条件がもはや存在しないことを期待してトランザクションの再駆動を試みること、又は、プログラムが同等の非トランザクション経路に「フォールバックする（fall back）」ことができる。トランザクション実行の別のモデル（本明細書では、制約付きトランザクション（constrained transaction）と呼ぶ）においては、アボートされたトランザクションは、ＣＰＵにより自動的に再駆動され、制約違反がない限り、制約付きトランザクションが最終的に完了することが保証される。
トランザクションを開始する際、プログラムは、（ａ）トランザクションがアボートされた場合、どの汎用レジスタをオリジナルの内容に復元するか、（ｂ）トランザクションが、例えば浮動小数点レジスタ及び浮動小数点制御レジスタを含む、浮動小数点レジスタのコンテキストの変更を許可されているかどうか、（ｃ）トランザクションが、アクセス・レジスタ（ＡＲ）の変更を許可されているかどうか、及び（ｄ）特定のプログラム例外条件が、割り込みを発生させないようにブロックされているかどうかといった、種々の制御を指定することができる。制約なしトランザクションがアボートされた場合、種々の診断情報を提供することができる。例えば、制約なしトランザクションを開始する最外ＴＢＥＧＩＮ命令は、プログラムが指定したトランザクション診断ブロック（ＴＤＢ）を指定することができる。さらに、トランザクションが、プログラム割り込み又は解釈実行を終了させる条件に起因してアボートされた場合、それぞれ、ＣＰＵのプリフィックス領域内のＴＤＢ又はホストの状態記述により指定されるＴＤＢを用いることもできる。
種々のタイプのレジスタが上述されている。これらは、本明細書でさらに詳細に説明される。汎用レジスタは、一般算術演算及び論理演算においてアキュムレータとして使用される。一実施形態において、各レジスタは、６４個のビット位置を含み、１６個の汎用レジスタがある。汎用レジスタは、番号０−１５により識別され、命令内の４ビットのＲフィールドによって指定される。ある命令は、数個のＲフィールドを有することによって、複数の汎用レジスタをアドレス指定することを規定する。命令によっては、特定の汎用レジスタの使用は、命令のＲフィールドによって明示的に指定されるのではなく、暗黙指定される。
一般算術演算及び論理演算においてアキュムレータとして使用されるのに加えて、１６個の汎用レジスタのうちの１５個は、アドレス生成におけるベース・アドレス・レジスタ及びインデックス・レジスタとしても用いられる。これらの場合、レジスタは、命令内の４ビットのＢフィールド又はＸフィールドによって指定される。Ｂフィールド又はＸフィールドにおける０の値は、適用されるべきベース又はインデックスが存在しないことを指定し、従って、汎用レジスタ０は、ベース・アドレス又はインデックスを含むものとして指定されない。
浮動小数点命令は、１組の浮動小数点レジスタを使用する。一実施形態において、ＣＰＵは、１６個の浮動小数点レジスタを有する。浮動小数点レジスタは、番号０−１５により識別され、浮動小数点命令内の４ビットのＲフィールドによって指定される。各浮動小数点レジスタは、６４ビットの長さであり、かつ、短い（３２ビット）又は長い（６４ビット）浮動小数点オペランドを含むことができる。
浮動小数点制御（ＦＰＣ）レジスタは、マスク・ビット、フラグ・ビット、データ例外コード及び丸めモード・ビットを含む３２ビット・レジスタであり、浮動小数点演算の処理の際に使用される。
さらに、一実施形態において、ＣＰＵは、各々が６４のビット位置を有する１６個の制御レジスタを有する。レジスタにおけるビット位置は、プログラム・イベント記録（ＰＥＲ）（以下に説明される）のような、システム内の特定のファシリティに割り当てられ、かつ、演算が行われることを規定するため又はファシリティが必要とする特別な情報を与えるために用いられる。一実施形態においては、以下に説明されるように、トランザクション・ファシリティについては、ＣＲ０（ビット８及び９）及びＣＲ２（ビット６１−６３）が用いられる。
例えば、ＣＰＵは、０−１５の番号が付された１６個のアクセス・レジスタを有する。アクセス・レジスタは、アドレス空間制御要素（ＡＳＣＥ）の間接的指定を含む３２個のビット位置から成る。アドレス空間制御要素は、対応するアドレス空間への参照を変換するための動的アドレス変換（ＤＡＴ）機構により用いられるパラメータである。ＣＰＵがアクセス・レジスタ・モード（プログラム状況ワード（program status word：ＰＳＷ）内のビットにより制御される）と呼ばれるモードにあるとき、ストレージ・オペランド参照のための論理アドレスを指定するために用いられる命令のＢフィールドがアクセス・レジスタを指定し、アクセス・レジスタにより指定されるアドレス空間制御要素が、行われている参照用にＤＡＴにより使用される。命令によっては、Ｂフィールドの代わりにＲフィールドが使用される。アクセス・レジスタの内容をロードし、格納するための命令、及び１つのアクセス・レジスタの内容を別のアクセス・レジスタに移動するための命令が用意されている。
アクセス・レジスタ１−１５の各々は、任意のアドレス空間を指定することができる。アクセス・レジスタ０は、一次アドレス空間を指定する。アクセス・レジスタ１−１５の１つを用いてアドレス空間を指定する場合、ＣＰＵは、アクセス・レジスタの内容を変換することにより、どのアドレス空間が指定されるかを判断する。アクセス・レジスタ０を用いてアドレス空間を指定する場合、ＣＰＵは、そのアクセス・レジスタを、一次アドレス空間を指定しているものとして扱い、アクセス・レジスタの実際の内容を調べない。従って、１６個のアクセス・レジスタは、任意の一時点において、一次アドレス空間と、最大１５個の他の空間とを指定することができる。
一実施形態において、複数のタイプのアドレス空間がある。アドレス空間は、各々の番号をストレージ内のバイト位置と関連付けることを可能にする特別な変換パラメータとともに、連続した整数番号のシーケンス（仮想アドレス）である。シーケンスは０から始まり、左から右へ進む。
例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて、主ストレージ（主メモリともいう）にアクセスするためにＣＰＵにより仮想アドレスが使用されると、その仮想アドレスは、最初に、動的アドレス変換（ＤＡＴ）により実アドレスに変換され、次に、プリフィックス付加により絶対アドレスに変換される。ＤＡＴは、１乃至５レベルのテーブル（ページ・テーブル、セグメント・テーブル、領域第３テーブル、領域第２テーブル、及び領域第１テーブル）を変換パラメータとして使用することができる。特定のアドレス空間のための最高レベルのテーブルの指定（起点及び長さ）は、アドレス空間制御要素と呼ばれ、これは、ＤＡＴが使用するために制御レジスタにおいて見出されるか、又はアクセス・レジスタにより指定される。代替的に、アドレス空間のためのアドレス空間制御要素は、実空間指定とすることができ、この実空間指定は、ＤＡＴが、いずれのテーブルも使用することなく、単に仮想アドレスを実アドレスとして扱うことにより、仮想アドレスを変換することを示す
ＤＡＴは、その時々において、異なる制御レジスタ内のアドレス空間制御要素又はアクセス・レジスタにより指定されるアドレス空間制御要素を使用する。その選択は、現ＰＳＷにおいて指定される変換モードによって決定される。一次空間モード、二次空間モード、アクセス・レジスタ・モード及びホーム空間モードの４つの変換モードが利用可能である。変換モードに応じて、異なるアドレス空間がアドレス指定可能である。
ＣＰＵが一次空間モード又は二次空間モードにある何れの時点でも、ＣＰＵは、２つのアドレス空間即ち一次アドレス空間及び二次アドレス空間に属する仮想アドレスを変換することができる。ＣＰＵがアクセス・レジスタ・モードにある何れの時点でも、ＣＰＵは、最大１６個のアドレス空間（一次アドレス及び最大１５個のＡＲ指定アドレス空間）の仮想アドレスを変換することができる。ＣＰＵがホーム空間モードにある何れの時点でも、ＣＰＵは、ホーム・アドレス空間の仮想アドレスを変換することができる。
一次アドレス空間は、一次仮想アドレスから成るため、そのように識別され、一次仮想アドレスは、一次アドレス空間制御要素（ＡＳＣＥ）により変換される。同様に、二次アドレス空間は、二次ＡＳＣＥによって変換された二次仮想アドレスから成り、ＡＲ指定アドレス空間は、ＡＲ指定ＡＳＣＥによって変換されたＡＲ指定仮想アドレスから成り、ホーム・アドレス空間は、ホームＡＳＣＥによって変換されたホーム仮想アドレスから成る。一次ＡＳＣＥ及び二次ＡＳＣＥは、それぞれ、制御レジスタ１及び７内にある。ＡＲ指定ＡＳＣＥは、制御レジスタ２、５及び８を用いてアクセス・レジスタ変換（ＡＲＴ）と呼ばれるプロセスを通して配置されるＡＳＮ第２テーブル・エントリ内にある。ホームＡＳＣＥは、制御レジスタ１３内にある。
図１を参照して、トランザクション・ファシリティの１つ又は複数の態様、並びにＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令を含む、条件付きトランザクション終了ファシリティを組み込み、使用するためのコンピューティング環境の一実施形態を説明する。
図１を参照すると、一例において、コンピューティング環境１００は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーション（ＩＢＭ（登録商標））により提供されるｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、引用によりその全体が本明細書に組み入れられる非特許文献１に記載されている。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ、ＩＢＭ、並びにｚ／ＯＳ及びｚ／ＶＭ（以下に参照される）は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。本明細書で用いられる他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーション又は他の企業の登録商標、商標、又は製品名であり得る。
一例として、コンピューティング環境１００は、１つ又は複数の制御ユニット１０８を介して、１つ又は複数の入力／出力（Ｉ／Ｏ）デバイス１０６に結合された中央プロセッサ・コンプレックス（ＣＰＣ）１０２を含む。中央プロセッサ・コンプレックス１０２は、例えば、１つ又は複数の中央プロセッサ（中央処理ユニット（ＣＰＵ）としても知られる）１１０及び入力／出力サブシステム１１１に結合されたプロセッサ・メモリ１０４（主メモリ、主ストレージ、中央ストレージとも呼ばれる）を含み、これらの各々を以下に説明する。
プロセッサ・メモリ１０４は、例えば、１つ又は複数のパーティション１１２（例えば、論理パーティション）と、論理パーティション・ハイパーバイザ１１４及び他のプロセッサ・ファームウェア１１５を含むプロセッサ・ファームウェア１１３とを含む。論理パーティション・ハイパーバイザ１１４の一例は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供される、プロセッサ・リソース／システム・マネジャ（ＰＲ／ＳＭ）である。
論理パーティションは、別個のシステムとして機能し、かつ、１つ又は複数のアプリケーション１２０と、任意に、各々の論理パーティションで異なり得る常駐オペレーティング・システム１２２とを内部に有する。一実施形態において、オペレーティング・システムは、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるｚ／ＯＳオペレーティング・システム、ｚ／ＶＭオペレーティング・システム、ｚ／Ｌｉｎｕｘオペレーティング・システム、又はＴＰＦオペレーティング・システムである。論理パーティション１１２は、プロセッサ１１０上で実行されているファームウェアが実装する論理パーティション・ハイパーバイザ１１４により管理される。本明細書で用いられるファームウェアは、例えば、プロセッサのマイクロコード及び／又はミリコードを含む。ファームウェアは、例えば、より上位レベルのマシン・コードの実装に用いられる、ハードウェア・レベルの命令及び／又はデータ構造体を含む。一実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコード又は基礎をなすハードウェアに特有のマイクロコードとして配信される独自のコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。
中央プロセッサ１１０は、論理パーティションに割り当てられる物理プロセッサ・リソースである。特に、各論理パーティション１１２は、その各々がパーティションに割り当てられた物理プロセッサ１１０の全て又は割り当て分（share）を表す、１つ又は複数の論理プロセッサを有する。特定のパーティション１１２の論理プロセッサは、そのパーティション専用とし、そのパーティションに対して基礎をなすプロセッサ・リソース１１０が予約されるようにしても、又は、別のパーティションと共有し、基礎をなすプロセッサ・リソースが潜在的に別のパーティションに利用可能であるようにしてもよい。一例において、ＣＰＵの１つ又は複数は、本明細書で説明されるトランザクション実行ファシリティ１３０及び条件付きトランザクション終了ファシリティ１３２の態様を含む。
入力／出力サブシステム１１１は、入力／出力デバイス１０６と主ストレージ１０４との間の情報の流れを方向付ける。この入力／出力サブシステム１１１は、中央処理コンプレックスに結合され、中央処理コンプレックスの一部とすることも又はそれとは別個のものとすることもできる。Ｉ／Ｏサブシステムは、中央プロセッサを、入力／出力デバイスと直接通信するタスクから解放し、データ処理が、入力／出力処理と同時に進行することを可能にする。通信を提供するために、Ｉ／Ｏサブシステムは、Ｉ／Ｏ通信アダプタを用いる。例えば、チャネル、Ｉ／Ｏアダプタ、ＰＣＩカード、イーサネット・カード、Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ（ＳＣＳＩ）カード等を含む、種々のタイプの通信アダプタがある。本明細書で説明される特定の例において、Ｉ／Ｏ通信アダプタはチャネルであり、従って、Ｉ／Ｏサブシステムは、本明細書ではチャネル・サブシステムと呼ばれる。しかしながら、これは一例にすぎない。他のタイプのＩ／Ｏサブシステムを用いることもできる。
Ｉ／Ｏサブシステムは、入力／出力デバイス１０６との間の情報の流れを管理する際に、１つ又は複数の入力／出力経路を通信リンクとして使用する。この特定の例において、通信アダプタはチャネルであるので、これらの経路は、チャネル経路と呼ばれる。
上述のコンピューティング環境は、用いることができるコンピューティング環境の一例にすぎない。これらに限定されるものではないが、パーティション化されていない環境、他のパーティション化された環境、及び／又はエミュレートされた環境を含む他の環境を用いることもでき、実施形態は、いずれか１つの環境に限定されるものではない。
１つ又は複数の態様によると、トランザクション実行ファシリティは、中央処理ユニットの機能強化であり、これは、ＣＰＵが、それらの記憶位置の更新を含む、複数のストレージ位置にアクセスできる（トランザクションとして知られる）一連の命令を実行することができる手段を提供する。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、トランザクションは、（ａ）単一のアトミック操作として全体的に完了されるか、又は（ｂ）潜在的に、トランザクションがこれまでに実行されたという証拠を残さずにアボートされる（本明細書で説明される特定の条件を除いて）。従って、成功裏に完了したトランザクションは、典型的なマルチプロセッシング・モデルにおいて必要とされるいずれの特別なロック機構もなしに、多数のストレージ位置を更新することができる。
トランザクション実行ファシリティは、例えば、１つ又は複数の制御、１つ又は複数の命令、制約付き実行及び制約なし実行を含むトランザクション処理、アボート処理を含み、その各々を以下にさらに説明する。
一実施形態において、トランザクション・アボート・プログラム状況ワード（ＰＳＷ）、トランザクション診断ブロック（ＴＤＢ）アドレス、及びトランザクション・ネスト化深さを含む３つの特殊目的の制御と、５つの制御レジスタのビットと、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（制約付き及び制約なし）、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ、ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ、及びＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥを含む複数の一般命令とを用いて、トランザクション実行ファシリティを制御する。ファシリティがインストールされる際、ファシリティは、例えば、構成内の全てのＣＰＵ内にインストールされる。ファシリティ表示は、１つの実施においてはビット７３であり、１の場合、トランザクション実行ファシリティがインストールされていることを示す。
さらに、一態様において、トランザクション実行ファシリティがインストールされると、条件付きトランザクション終了ファシリティと呼ばれる別のファシリティをインストールすることもできる。例えば、ファシリティ表示ビットのビット５５が１に設定されたとき、条件付きトランザクション終了ファシリティがインストールされる。１つの実施において、このビットは、トランザクション実行ファシリティを表すビット７３が同じく１に設定されたときにのみ、有意である。両方のファシリティがインストールされると、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令もまた、ＣＰＵの機能強化となり、トランザクション実行を制御するために使用される。
トランザクション実行ファシリティがインストールされると、構成は、制約なしトランザクション実行ファシリティと、任意に、制約付きトランザクション実行ファシリティとを提供し、その各々を以下に説明する。例として、ファシリティ表示５０及び７３が共に１であるとき、制約付きトランザクション実行ファシリティがインストールされる。両方のファシリティ表示は、メモリの特定の位置に格納される。
本明細書で用いられる場合、命令名ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮは、簡略記号ＴＢＥＧＩＮ（制約なしトランザクションに対するＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ）及び簡略記号ＴＢＥＧＩＮＣ（制約付きトランザクションに対するＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ）を有する命令を指す。特定の命令に関する説明は、命令名と、それに続く丸括弧若しくは角括弧内の簡略記号又は単に簡略記号によって示される。
ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の形式の一実施形態が、図２−図３に示される。一例として、ＴＢＥＧＩＮ命令２００（図２）は、制約なしトランザクション開始操作を指定するオペコードを含むオペコード・フィールド２０２と、ベース・フィールド（Ｂ１）２０４と、変位フィールド（Ｄ１）２０６と、即値フィールド（Ｉ２）２０８とを含む。Ｂ１フィールドが０でないとき、Ｂ１２０４が指定する汎用レジスタの内容をＤ１２０６に付加して、第１のオペランド・アドレスを取得する。
Ｂ１フィールドが０でないとき、以下が適用される。：
＊トランザクション・ネスト化深さが最初に０のとき、第１のオペランド・アドレスは、トランザクションがアボートされた場合に種々の診断情報を格納することができる、ＴＢＥＧＩＮ指定ＴＤＢ（以下にさらに説明される）と呼ばれる、２５６バイトのトランザクション診断ブロックの記憶位置を指定する。ＣＰＵが一次空間モード又はアクセス・レジスタ・モードにあるとき、第１のオペランド・アドレスは、一次アドレス空間内の記憶位置を指定する。ＣＰＵが二次空間モード又はホーム空間モードにあるとき、第１のオペランド・アドレスは、それぞれ、二次アドレス空間又はホーム・アドレス空間内の記憶位置を指定する。ＤＡＴがオフのとき、トランザクション診断ブロック（ＴＤＢ）アドレス（ＴＤＢＡ）は、実ストレージ内の記憶位置を指定する。
第１のオペランドに対するストア・アクセス可能性が判断される。アクセス可能である場合、オペランドの論理アドレスは、トランザクション診断ブロック・アドレス（ＴＤＢＡ）内に入れられ、ＴＤＢＡは有効である。
＊ＣＰＵが既に制約なしトランザクション実行モードにあるとき、ＴＤＢＡは変更されず、アクセス可能性について第１のオペランドが試験されるかどうかは予測不能である。
Ｂ１フィールドが０のとき、第１のオペランドについてアクセス例外は検出されず、最外ＴＢＥＧＩＮ命令について、ＴＤＢＡは無効である。
一例において、Ｉ２フィールドのビットは、次のように定められる。：
汎用レジスタ保存マスク（ＧＲＳＭ）２１０（図３）：Ｉ２フィールドのビット０−７は、汎用レジスタ保存マスク（ＧＲＳＭ）を含む。ＧＲＳＭの各ビットは、汎用レジスタの偶数−奇数対を表し、ここでビット０はレジスタ０及び１を表し、ビット１はレジスタ２及び３を表し、以下同様である。最外ＴＢＥＧＩＮ命令のＧＲＳＭにおけるビットが０のとき、対応するレジスタ対は保存されない。最外ＴＢＥＧＩＮ命令のＧＲＳＭにおけるビットが１のとき、対応するレジスタ対は、プログラムが直接アクセスできないモデル依存位置に保存される。
トランザクションがアボートした場合、最外ＴＢＥＧＩＮ命令が実行されたときに、保存されたレジスタ対は、その内容に復元される。トランザクションがアボートするとき、全ての他の（保存されていない）汎用レジスタの内容が復元されるとは限らない。
汎用レジスタ保存マスクは、最外のものを除いて、全てのＴＢＥＧＩＮ命令において無視される。
ＡＲ変更許可（Ａ）２１２：Ａ制御、即ちＩ２フィールドのビット１２は、トランザクションがアクセス・レジスタを変更するのを許可されるかどうかを制御する。有効なＡＲ変更許可制御は、現在のネスト化レベル及び全ての外部レベルに対するＴＢＥＧＩＮ命令におけるＡ制御の論理積である。
有効なＡ制御が０のとき、いずれかのアクセス・レジスタを変更しようとする試みがなされた場合、トランザクションは、アボート・コード１１（限定された命令）でアボートされる。有効なＡ制御が１のとき、アクセス・レジスタが変更される場合（いずれの他のアボート条件もない場合）、トランザクションはアボートされない。
浮動小数点演算許可（Ｆ）２１４：Ｆ制御、即ちＩ２フィールドのビット１３は、トランザクションが特定の浮動小数点命令を実行するのを許可されているかどうかを制御する。有効な浮動小数点演算許可制御は、現在のネスト化レベル及び全ての外部レベルに対するＴＢＥＧＩＮ命令におけるＦ制御の論理積である。
有効なＦ制御が０である場合、（ａ）浮動小数点命令を実行しようとする試みがなされた場合、トランザクションは、アボート・コード１１（限定された命令）でアボートされ、かつ、（ｂ）浮動小数点制御レジスタ（ＦＰＣＲ）のバイト２におけるデータ例外コード（ＤＸＣ）は、いずれのデータ例外プログラム例外条件によっても設定されない。有効なＦ制御が１である場合、（ａ）浮動小数点命令を実行しようとする試みがなされた場合（いずれの他のアボート条件もない場合）、トランザクションはアボートされず、かつ、（ｂ）データ例外プログラム例外条件によりＦＰＣＲにおけるＤＸＣを設定することができる。
プログラム割り込みフィルタ処理制御（ＰＩＦＣ）２１６：Ｉ２フィールドのビット１４−１５は、プログラム割り込みフィルタ処理制御（ＰＩＦＣ）である。ＰＩＦＣは、ＣＰＵがトランザクション実行モードにある間に発生するプログラム例外条件（例えば、アドレス指定例外、データ例外、操作例外、保護例外等）の特定のクラスが割り込みをもたらすかどうかを制御する。
有効なＰＩＦＣは、現在のネスト化レベル及び全ての外部レベルに対するＴＢＥＧＩＮ命令におけるＰＩＦＣの最高値である。有効なＰＩＦＣが０のとき、全てのプログラム例外条件は、割り込みをもたらす。有効なＰＩＦＣが１のとき、１及び２のトランザクション実行クラスを有するプログラム例外条件は、割り込みをもたらす。（例外の重大度に応じて、各プログラム例外条件が少なくとも１つのトランザクション実行クラスに割り当てられる。重大度は、トランザクション実行の実行を反復する際の復元の尤度、及び、オペレーティング・システムが割り込みを見る必要があるかどうかに基づく。）有効なＰＩＦＣが２のとき、１のトランザクション実行クラスを有するプログラム例外条件は、割り込みをもたらす。３の有効なＰＩＦＣは予約される。
Ｉ２フィールドのビット８−１１（命令のビット４０−４３）は予約され、０を含む必要があり、他の場合には、プログラムは、将来互換性をもって動作することができなくなることがある。
図４−図５を参照して、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令の形式の一実施形態を説明する。一例において、ＴＢＥＧＩＮＣ３００（図４）は、制約付きトランザクション開始操作を指定するオペコードを含むオペコード・フィールド３０２と、ベース・フィールド（Ｂ１）３０４と、変位フィールド（Ｄ１）３０６と、即値フィールド（Ｉ２）３０８とを含む。Ｂ１３０４が指定する汎用レジスタの内容をＤ１３０６に付加して、第１のオペランド・アドレスを取得する。しかしながら、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ命令においては、ストレージにアクセスするために、第１のオペランド・アドレスは使用されない。代わりに、命令のＢ１フィールドは０を含み、他の場合には、指定例外が認識される。
一実施形態において、Ｉ２フィールドは種々の制御を含み、その一例が図５に示される。
一例において、Ｉ２フィールドのビットは、次のように定められる。：
汎用レジスタ保存マスク（ＧＲＳＭ）３１０：Ｉ２フィールドのビット０−７は、汎用レジスタ保存マスク（ＧＲＳＭ）を含む。ＧＲＳＭの各ビットは、汎用レジスタの偶数−奇数対を表し、ここで、ビット０はレジスタ０及び１を表し、ビット１はレジスタ２及び３を表し、以下同様である。ＧＲＳＭにおけるビットが０のとき、対応するレジスタ対は保存されない。ＧＲＳＭにおけるビットが１のとき、対応するレジスタ対は、プログラムが直接アクセスできないモデル依存位置に保存される。
トランザクションがアボートした場合、最外ＴＢＥＧＩＮ命令が実行されたときに、保存されたレジスタ対は、その内容に復元される。制約付きトランザクションがアボートするとき、全ての他の（保存されていない）汎用レジスタの内容が復元されるとは限らない。
ＴＢＥＧＩＮＣを使用して制約なしトランザクション実行モードで実行を継続するとき、汎用レジスタ保存マスクは無視される。
ＡＲ変更許可（Ａ）３１２：Ａ制御、即ち、Ｉ２フィールドのビット１２は、トランザクションがアクセス・レジスタを変更するのを許可されるかどうかを制御する。有効なＡＲ変更許可制御は、現在のネスト化レベル及びあらゆる外部ＴＢＥＧＩＮ又はＴＢＥＧＩＮＣ命令に対するＴＢＥＧＩＮＣ命令におけるＡ制御の論理積である。
有効なＡ制御が０のとき、いずれかのアクセス・レジスタを変更しようとする試みがなされた場合、トランザクションは、アボート・コード１１（限定された命令）でアボートされる。有効なＡ制御が１のとき、アクセス・レジスタが変更される場合（いずれの他のアボート条件もない場合）、トランザクションはアボートされない。
Ｉ２フィールドのビット８−１１及びビット１３−１５（命令のビット４０−４３及びビット４５−４７）は予約され、０を含む必要がある。
一例において、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の終わりは、その形式を図６に示すＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＴＥＮＤ）命令により指定される。一例として、ＴＥＮＤ命令４００は、トランザクション終了操作を指定するオペコードを含むオペコード・フィールド４０２を含む。
更に別の実施形態において、トランザクションの終わりは、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＣＴＥＮＤ）命令により指定することができ、この命令を以下にさらに説明する。
トランザクション実行ファシリティに関して多数の用語が用いられ、従って、便宜のためだけに、用語のリストを以下にアルファベット順で提供する。一実施形態において、これらの用語は、次のように定められる。：
アボート：ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の前にトランザクションが終了し、０のトランザクション・ネスト化深さをもたらすとき、又はＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令が条件コード０を設定するとき、トランザクションがアボートする。一実施形態において、トランザクションがアボートすると、以下のことが行われる。
＊あらゆるレベルのトランザクションにより行われたトランザクション・ストア・アクセスが廃棄される（即ち、コミットされない）。
＊あらゆるレベルのトランザクションにより行われた非トランザクション・ストア・アクセスがコミットされる。
＊最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の汎用レジスタ保存マスク（ＧＲＳＭ）により指定されたレジスタが、トランザクション実行より前のレジスタの内容に（即ち、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の実行時のレジスタの内容に）復元される。最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の汎用レジスタ保存マスクにより指定されていない汎用レジスタは、復元されない。
＊アクセス・レジスタ、浮動小数点レジスタ、及び浮動小数点制御レジスタは、復元されない。トランザクションがアボートすると、トランザクション実行中にこれらのレジスタに対してなされた全ての変更が保持される。
トランザクションは、限定された命令の実行を試みること、限定されたリソースの変更を試みること、トランザクションの競合、種々のＣＰＵリソースの超過、いずれかの解釈実行インターセプト条件、いずれかの割り込み、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令及び他の理由を含む、様々な理由に起因してアボートすることがある。トランザクション・アボート・コードは、トランザクションをアボートできる具体的な理由を提供する。
図７を参照して、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ（ＴＡＢＯＲＴ）命令の形式の一例を説明する。一例として、ＴＡＢＯＲＴ命令５００は、トランザクション・アボート操作を指定するオペコードを含むオペコード・フィールド５０２と、ベース・フィールド（Ｂ２）５０４と、変位フィールド（Ｄ２）５０６とを含む。Ｂ２フィールドが０でないとき、Ｂ２５０４により指定される汎用レジスタの内容をＤ２５０６に付加して、第２のオペランド・アドレスを取得し、他の場合には、第２のオペランド・アドレスは、Ｄ２フィールドのみから形成され、Ｂ２フィールドは無視される。第２のオペランド・アドレスは、データをアドレス指定するためには用いられず、代わりに、アドレスは、アボート処理中にトランザクション診断ブロックに配置されるトランザクション・アボート・コードを形成する。第２のオペランド・アドレスについてのアドレス計算は、アドレス算術演算の規則に従い、２４ビット・アドレッシング・モードにおいては、ビット０−３９が０に設定され、３１ビット・アドレッシング・モードにおいては、ビット０−３２が０に設定される。
コミット：最外ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の完了時、又は条件コード０を設定するＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の完了時に、ＣＰＵは、トランザクション（即ち、最外トランザクション及びあらゆるネスト化レベル）によって行われたストア・アクセスをコミットし、それらが他のＣＰＵ及びＩ／Ｏサブシステムに見えるようにする。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、トランザクションの全てのネスト化レベルによって行われた全てのフェッチ及びストア・アクセスは、コミットが行われたときに単一の同時操作として行われるように見える。
汎用レジスタ、アクセス・レジスタ、浮動小数点レジスタ及び浮動小数点制御レジスタの内容は、コミット・プロセスによって変更されない。トランザクションのストアがコミットされる際、トランザクション実行中にこれらのレジスタに対して行われるいずれの変更も保持される。
競合：両方のアクセスが同じキャッシュ・ライン内のいずれかの記憶位置に対するものであり、かつ、アクセスの１つ又は複数がストアである場合、１つのＣＰＵによって行われたトランザクション・アクセスは、（ａ）別のＣＰＵによって行われたトランザクション・アクセス若しくは非トランザクション・アクセス、又は（ｂ）Ｉ／Ｏサブシステムによって行われた非トランザクション・アクセスと競合する。
競合が概念的シーケンスにおいて検出できない場合でも、ＣＰＵの命令の投機的実行により、競合を検出することができる。
制約付きトランザクション：制約付きトランザクションは、制約付きトランザクション実行モードで実行されるトランザクションであり、以下の制限を受ける。
＊一般命令のサブセットが利用可能である。
＊制限された数の命令を実行することができる。
＊制限された数のストレージ・オペランド位置にアクセスすることできる。
＊トランザクションは、単一のネスト化レベルに制限される。
割り込みの反復又は他のＣＰＵ若しくはＩ／Ｏサブシステムとの競合がない場合、制約付きトランザクションは最終的に完了し、従って、アボート・ハンドラ・ルーチンは必要ない。
ＣＰＵが既に制約なしトランザクション実行モードにある間にＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令が実行されると、実行は、ネスト化された制約なしトランザクションとして継続する。
制約付きトランザクション実行モード：トランザクション・ネスト化深さが０であり、トランザクションがＴＢＥＧＩＮＣ命令により開始されたとき、ＣＰＵは、制約付きトランザクション実行モードに入る。ＣＰＵが制約付きトランザクション実行モードにある間、トランザクション・ネスト化深さは１である。
ネスト化されたトランザクション：ＣＰＵが制約なしトランザクション実行モードにある間にＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令が出されると、トランザクションがネスト化される。
トランザクション実行ファシリティは、平坦化されたネスト化と呼ばれるモデルを使用する。平坦化されたネスト化モードにおいて、内部トランザクションにより行われたストアは、最外トランザクションがそのストアをコミットするまで、他のＣＰＵ及びＩ／Ｏサブシステムにより観察することができない。同様に、トランザクションがアボートした場合、全てのネスト化されたトランザクションがアボートし、全てのネスト化されたトランザクションの全てのトランザクション・ストアが廃棄される。
ネスト化されたトランザクションの一例を図８に示す。図示されるように、第１のＴＢＥＧＩＮ６００が最外トランザクション６０１を開始し、ＴＢＥＧＩＮ６０２は第１のネスト化されたトランザクションを開始し、ＴＢＥＧＩＮ６０４は、第２のネスト化されたトランザクションを開始する。この例において、ＴＢＥＧＩＮ６０４及びＴＥＮＤ６０６は、最内トランザクション６０８を定める。ＴＥＮＤ６１０が実行されると、トランザクション・ストアが、最外トランザクション及び全ての内部トランザクションに対してコミットされる６１２。
制約なしトランザクション：制約なしトランザクションとは、制約なしトランザクション実行モードで実行されるトランザクションである。制約なしトランザクションは、制約付きトランザクションのような方法では制限されないが、依然として様々な理由によりアボートされ得る。
制約なしトランザクション実行モード：トランザクションがＴＢＥＧＩＮ命令により開始されると、ＣＰＵは制約なしトランザクション実行モードに入る。ＣＰＵが制約なしトランザクション実行モードにある間、トランザクション・ネスト化深さは、１から最大トランザクション・ネスト化深さまで変化し得る。
非トランザクション・アクセス：非トランザクション・アクセスは、ＣＰＵがトランザクション実行モードにないとき、ＣＰＵにより行われるストレージ・オペランド・アクセスである（即ち、トランザクション以外の典型的なストレージ・アクセス）。さらに、Ｉ／Ｏサブシステムにより行われるアクセスは、非トランザクション・アクセスである。さらに、ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ命令を用いて、ＣＰＵが制約なしトランザクション実行モードにある間に非トランザクション・ストア・アクセスをもたらすことができる。
外部／最外トランザクション：より低い番号のトランザクション・ネスト化深さを有するトランザクションが、外部トランザクションである。トランザクション・ネスト化深さが１のトランザクションが、最外トランザクションである。
最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令は、トランザクション・ネスト化深さが最初に０であるときに実行されるものである。最外ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令は、トランザクション・ネスト化深さを１から０に移行させるものである。さらに、条件コードを０に設定するＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令もまた、命令の最外形態と考えることができる。本実施形態において、制約付きトランザクションは、最外トランザクションである。
プログラム割り込みフィルタ処理：特定のプログラム例外条件が原因でトランザクションがアボートされると、プログラムは、随意的に、割り込みが発生するのを防止することができる。この技術は、プログラム割り込みフィルタ処理と呼ばれる。プログラム割り込みフィルタ処理は、割り込みのトランザクション・クラス、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令からの有効なプログラム割り込みフィルタ処理制御、及び制御レジスタ０におけるトランザクション実行プログラム割り込みフィルタ処理オーバーライドを受ける。
トランザクション：トランザクションは、ＣＰＵがトランザクション実行モードにある間に行われたストレージ・オペランド・アクセス、及び変更された選択された汎用レジスタを含む。制約なしトランザクションの場合、ストレージ・オペランド・アクセスは、トランザクション・アクセス及び非トランザクション・アクセスの両方を含むことができる。制約付きトランザクションの場合、ストレージ・オペランド・アクセスは、トランザクション・アクセスに制限される。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、トランザクション実行モードにある間にＣＰＵにより行われる全ストレージ・オペランド・アクセスは、単一の同時操作として行われるように見える。トランザクションがアボートされると、トランザクション・ストア・アクセスは廃棄され、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の汎用レジスタ保存マスクにより指定されるいずれのレジスタも、トランザクション実行より前のレジスタの内容に復元される。
トランザクション・アクセス：トランザクション・アクセスとは、ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ命令により行われたアクセスを除いた、ＣＰＵがトランザクション実行モードにある間に行われたストレージ・オペランド・アクセスである。
トランザクション実行モード：トランザクション実行モードという用語は、制約なしトランザクション実行モード及び制約付きトランザクション実行モードの両方の共通操作を説明する。従って、操作を説明する際、制約なし及び制約付きという用語は、トランザクション実行モードを限定するために用いられる。
トランザクション・ネスト化深さが０のとき、ＣＰＵはトランザクション実行モードにない（非トランザクション実行モードとも呼ばれる）。
ＣＰＵにより観察されるとき、トランザクション実行モードで行われたフェッチ及びストアは、トランザクション実行モードにない間に行われたものと変わらない。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態において、トランザクション実行ファシリティは、制御レジスタ０のビット８−９、制御レジスタ２のビット６１−６３、トランザクション・ネスト化深さ、トランザクション診断ブロック・アドレス及びトランザクション・アボート・プログラム状況ワード（ＰＳＷ）の制御下にある。
最初のＣＰＵリセットに続いて、制御レジスタ０のビット位置８−９、制御レジスタ２のビット位置６２−６３及びトランザクション・ネスト化深さが０に設定される。トランザクション実行制御、即ち制御レジスタ０のビット８が０のとき、ＣＰＵをトランザクション実行モードに入れることはできない。
種々の制御に関するさらなる詳細を以下に説明する。
示されるように、トランザクション実行ファシリティは、制御レジスタ０の２個のビット及び制御レジスタ２の３個のビットによって制御される。例えば：
制御レジスタ０のビット：一実施形態において、ビット割り当ては、以下の通りである。：
トランザクション実行制御（ＴＸＣ）：制御レジスタ０のビット８は、トランザクション実行制御である。このビットは、制御プログラム（例えば、オペレーティング・システム）が、トランザクション実行ファシリティがプログラムによって使用可能かどうかを示すことができる機構を提供する。ビット８は、トランザクション実行モードに成功裏に入るために、１であるべきである。
制御レジスタ０のビット８が０のとき、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ、ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ及びＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令を実行しようとする試みは、特別な操作実行をもたらす。
トランザクション実行プログラム割り込みフィルタ処理オーバーライド（ＰＩＦＯ）：制御レジスタ０のビット９は、トランザクション実行プログラム割り込みフィルタ処理オーバーライドである。このビットは、制御プログラムが、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令により指定又は暗黙指定された有効なプログラム割り込みフィルタ処理制御に関係なく、ＣＰＵがトランザクション実行モードにある間に発生するあらゆるプログラム例外条件が割り込みをもたらすのを保証できる機構を提供する。
制御レジスタ２のビット：一実施形態において、割り当ては以下の通りである。：
トランザクション診断範囲（ＴＤＳ）：次のように、制御レジスタ２のビット６１は、レジスタのビット６２−６３におけるトランザクション診断制御（ＴＤＣ）の適用性を制御する。：
ＴＤＳ
Figure 2017511531
トランザクション診断制御（ＴＤＣ）：制御レジスタのビット６２−６３は、２ビットの符号なし整数であり、これを用いて、診断目的のために、トランザクションをランダムにアボートすることができる。一実施形態において、ＴＤＣの符号化は、以下の通りである。：
ＴＤＣ
Figure 2017511531
０でないＴＤＣが原因でトランザクションがアボートしたとき、以下のいずれかを行うことができる。
＊アボート・コードは、コード７−１１、１３−１６又は２５５のいずれかに設定され、コードの値はＣＰＵによりランダムに選択され、条件コードはアボート・コードに対応して設定される。
＊制約なしトランザクションの場合、条件コードは１に設定される。この場合、アボート・コードは適用可能でない。
ＴＤＣ値１が実装されるかどうかはモデル依存である。実装されない場合、１の値は、あたかも２が指定されたかのように機能する。
制約付きトランザクションの場合、１のＴＤＣ値は、あたかも２のＴＤＣ値が指定されたかのように扱われる。
３のＴＤＣ値が指定された場合、結果は予測不能である。
トランザクション診断ブロック・アドレス（ＴＤＢＡ）
命令のＢ１フィールドが０でないとき、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の第１のオペランド・アドレスから、有効なトランザクション診断ブロック・アドレス（ＴＤＢＡ）が設定される。ＣＰＵが一次空間又はアクセス・レジスタ・モードにあるとき、ＴＤＢＡは、一次アドレス空間内の記憶位置を指定する。ＣＰＵが二次空間又はホーム空間モードにあるとき、ＴＤＢＡは、それぞれ、二次アドレス空間又はホーム・アドレス空間内の記憶位置を指定する。ＤＡＴ（動的アドレス変換）がオフのとき、ＴＤＢＡは、実ストレージ内の記憶位置を指定する。
トランザクションが後でアボートされる場合、ＴＢＥＧＩＮ指定ＴＤＢと呼ばれるトランザクション診断ブロックを見つけるために、ＣＰＵによりＴＤＢＡが用いられる。ＴＤＢＡの右端の３つのビットは０であり、ＴＢＥＧＩＮ指定ＴＤＢがダブルワード境界上にあることを意味する。
最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令のＢ１フィールドが０のとき、トランザクション診断ブロック・アドレスは無効であり、トランザクションが後でアボートされる場合、ＴＢＥＧＩＮ指定ＴＤＢは格納されない。
トランザクション・アボートＰＳＷ（ＴＡＰＳＷ）
ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の実行中、ネスト化深さが最初に０であるとき、トランザクション・アボートＰＳＷは現ＰＳＷの内容に設定され、トランザクション・アボートＰＳＷの命令アドレスは、次の順次命令を指定する（即ち、最外ＴＢＥＧＩＮに続く命令）。ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令の実行中、ネスト化深さが最初に０であるとき、トランザクション・アボートＰＳＷは、トランザクション・アボートＰＳＷの命令アドレスが（ＴＢＥＧＩＮＣに続く次の順次命令ではなく）ＴＢＥＧＩＮＣ命令を指定することを除いて、現ＰＳＷの内容に設定される。
トランザクションがアボートされると、トランザクション・アボートＰＳＷにおける条件コードが、アボート条件の重大度を示すコードに置き換えられる。その後、割り込みをもたらさない原因に起因してトランザクションがアボートされた場合、ＰＳＷは、トランザクション・アボートＰＳＷからロードされ、割り込みをもたらす理由に起因してトランザクションがアボートされた場合、トランザクション・アボートＰＳＷは、割り込み旧ＰＳＷとして格納される。
トランザクション・アボートＰＳＷは、いずれの内部ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の実行中にも変更されない。
トランザクション・ネスト化深さ（ＴＮＤ）
トランザクション・ネスト化深さは、例えば、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令が条件コード０で完了するたびにインクリメントし、かつ、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ又はＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令が条件コード０で完了するたびにデクリメントする、１６ビットの符号なし値である。トランザクション・ネスト化深さは、トランザクションがアボートされたとき、又はＣＰＵのリセットにより、０に設定される。
一実施形態において、１５の最大ＴＮＤが実装される。
１つの実装において、ＣＰＵが制約付きトランザクション実行モードにあるとき、トランザクション・ネスト化深さは１である。さらに、最大ＴＮＤは４ビットの値として表すことができるが、ＴＮＤは、トランザクション診断ブロックにおける検査を容易にするために、１６ビットの値となるように定められる。
トランザクション診断ブロック（ＴＤＢ）
トランザクションがアボートされた場合、種々の状態情報を、以下のようなトランザクション診断ブロック（ＴＤＢ）内に保存することができる。：
１．ＴＢＥＧＩＮ指定ＴＤＢ：制約なしトランザクションについて、最外ＴＢＥＧＩＮ命令のＢ１フィールドが０でないとき、命令の第１のオペランド・アドレスは、ＴＢＥＧＩＮ指定ＴＤＢを指定する。これは、アプリケーションのアボート・ハンドラにより調べることができるアプリケーション・プログラムにより指定される記憶位置である。
２．プログラム割り込み（ＰＩ）ＴＤＢ：制約なしトランザクションが、非フィルタ処理（unfiltered）プログラム例外条件に起因してアボートされた場合、又は制約付きトランザクションがいずれかのプログラム例外条件に起因してアボートされた場合（即ち、プログラム割り込みをもたらすいずれかの条件が認識される）、ＰＩ−ＴＤＢは、プリフィックス領域内の記憶位置に格納される。これは、オペレーティング・システムが提供できるあらゆる診断報告において、オペレーティング・システムが検査又はログアウトするのに利用可能である。
３．インターセプトＴＤＢ：トランザクションが、インターセプトをもたらす（即ち、条件により解釈実行が終了し、制御がホスト・プログラムに戻る）いずれかのプログラム例外条件に起因してアボートされた場合、ＴＤＢは、ゲスト・オペレーティング・システムについての状態記述ブロックにおいて指定された記憶位置に格納される。
一実施形態において、ＴＢＥＧＩＮ指定ＴＤＢは、ＴＤＢアドレスが有効であるとき（即ち、最外ＴＢＥＧＩＮ命令のＢ１フィールドが０でないとき）にのみ格納される。
非フィルタ処理プログラム例外条件に起因するアボートの場合、ＰＩ−ＴＤＢ又はインターセプトＴＤＢのいずれか１つだけが格納される。従って、１つのアボートに対して、０、１又は２つのＴＤＢが格納され得る。
ＴＤＢの各々の一例に関するさらなる詳細を以下に説明する。：
ＴＢＥＧＩＮ指定ＴＤＢ：有効なトランザクション診断ブロック・アドレスにより指定された２５６バイトの記憶位置である。トランザクション診断ブロック・アドレスが有効であるとき、ＴＢＥＧＩＮ指定ＴＤＢは、トランザクション・アボート上に格納される。ＴＢＥＧＩＮ指定ＴＤＢは、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の実行時に有効である全てのストレージ保護機構の影響下にある。ＴＢＥＧＩＮ指定ＴＤＢの任意の部分についてのＰＥＲ（Program Event Recording：プログラム・イベント記録）ストレージ変更イベントは、トランザクション・アボート処理中ではなく、最外ＴＢＥＧＩＮの実行中に検出される。
ＰＥＲの１つの目的は、プログラムのデバッグを支援することである。これにより、プログラムに、例示するような以下のタイプのイベントをアラートすることが可能になる。
＊分岐命令の実行の成功：分岐ターゲット位置が指定したストレージ領域内にあるときにのみイベントが生じるようにする選択肢が提供される。
＊指定したストレージ領域からの命令のフェッチ。
＊指定したストレージ領域の内容の変更。ストレージ領域が指定したアドレス空間内にあるときにのみイベントを生じるようにする選択肢が提供される。
＊ＳＴＯＲＥ ＵＳＩＮＧ ＲＥＡＬ ＡＤＤＲＥＳＳ命令の実行。
＊ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ又はＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の実行。
ＳＴＯＲＥ ＵＳＩＮＧ ＲＥＡＬ ＡＤＤＲＥＳＳに関するイベントは、ストレージ変更イベントと一緒にしか指定できないことを除いて、プログラムは、上記のイベント・タイプの１つ又は複数を認識できることを選択的に指定することができる。ＰＥＲイベントに関する情報は、プログラム割り込みを用いてプログラムに与えられ、割り込みの原因は、割り込みコードで識別される。
トランザクション診断ブロック・アドレスが有効でないとき、ＴＢＥＧＩＮ指定ＴＤＢは格納されない。
プログラム割り込みＴＤＢ：実記憶位置６，１４４−６，３９９（１８００−１８ＦＦ ｈｅｘ）である。プログラム割り込みに起因してトランザクションがアボートされるとき、プログラム割り込みＴＤＢが格納される。他の原因のためにトランザクションがアボートされるとき、プログラム割り込みＴＤＢの内容は予測不能である。
プログラム割り込みＴＤＢは、いずれの保護機構の影響下にもない。プログラム割り込み中にプログラム割り込みＴＤＢが格納されたとき、プログラム割り込みＴＤＢについて、ＰＥＲストレージ変更イベントは検出されない。
インターセプトＴＤＢ：状態記述の記憶位置４８８−４９５により指定される２５６バイトのホストの実記憶位置である。インターセプトＴＤＢは、アボートされたトランザクションが、ゲスト・プログラム割り込みインターセプト（つまり、インターセプト・コード８）をもたらすときに格納される。他の原因のためにトランザクションがアボートされるとき、インターセプトＴＤＢの内容は予測不能である。インターセプトＴＤＢは、いずれの保護機構の影響下にもない。
図９に示すように、一実施形態において、トランザクション診断ブロック７００のフィールドは、次のとおりである。：
形式７０２：バイト０は、次のように、妥当性及び形式の表示を含む。：
Figure 2017511531
形式フィールドが０であるＴＤＢは、ヌル(null）ＴＤＢと呼ばれる。
フラグ７０４：バイト１は、次のような種々の表示を含む。：
競合トークン妥当性（ＣＴＶ）：トランザクションが、フェッチ又はストア競合のためにアボートされるとき（つまり、それぞれ、アボート・コード９又は１０）、バイト１のビット０は、競合トークン妥当性表示である。ＣＴＶ表示が１のとき、ＴＤＢのバイト１６−２３における競合トークン９１０は、競合が検出された論理アドレスを含む。ＣＴＶ表示が０であるとき、ＴＤＢのバイト１６−２３は予測不能である。
トランザクションが、フェッチ又はストア競合以外のいずれかの理由のためにアボートされたとき、バイト１のビット０は、０として格納される。
制約付きトランザクション表示（ＣＴＩ）：ＣＰＵが制約付きトランザクション実行モードにあるとき、バイト１のビット１は１に設定される。ＣＰＵが制約なしトランザクション実行モードにあるとき、バイト１のビット１は０に設定される。
予約：バイト１のビット２−７は予約され、０として格納される。
トランザクション・ネスト化深さ（ＴＮＤ）７０６：トランザクションがアボートされたとき、バイト６−７はトランザクション・ネスト化深さを含む。
トランザクション・アボート・コード（ＴＡＣ）７０８：バイト８−１５は、６４ビットの符号なしトランザクション・アボート・コードを含む。各々のコードは、トランザクションがアボートされる理由を示す。
トランザクションがプログラム割り込み以外の条件のためにアボートされたとき、トランザクション・アボート・コードがプログラム割り込みＴＤＢ内に格納されるかどうかは、モデル依存である。
競合トークン７１０：フェッチ又はストア競合（つまり、それぞれ、アボート・コード９及び１０）に起因してアボートされたトランザクションの場合、バイト１６−２３は、競合が検出されたストレージ位置の論理アドレスを含む。競合トークンは、ＣＴＶビット、即ちバイト１のビット０が１であるときに意味をもつ。
ＣＴＶビットが０のとき、バイト１６−２３は予測不能である。
ＣＰＵによる投機的実行のため、競合トークンは、トランザクションの概念的実行シーケンスより必ずしもアクセスされないストレージ位置を指定することができる。
アボートされたトランザクション命令アドレス（ＡＴＩＡ）７１２：バイト２４−３１は、アボートが検出されたときに実行していた命令を識別する命令アドレスを含む。トランザクションがアボート・コード２、５、６、１１、１３、１７、１８、若しくは２５６、又はこれより大きいアボート・コードに起因してアボートされたとき、或いはトランザクションがアボート・コード４又は１２に起因してアボートされ、かつ、プログラム例外条件が無効化しているとき、ＡＴＩＡは、実行されていた命令を直接指し示す。アボート・コード４又は１２に起因してトランザクションがアボートされ、かつ、プログラム例外条件が無効化していないとき、ＡＴＩＡは、実行されていた命令を超えて指し示す。
トランザクションがアボート・コード７−１０、１４−１６又は２５５に起因してアボートされたとき、ＡＴＩＡは必ずしもアボートを引き起こすまさにその命令を示さないが、トランザクション内のそれより前又は後の命令を指し示し得る。
トランザクションが、実行タイプ（execute-type）命令のターゲットである命令に起因してアボートされた場合、ＡＴＩＡは、実行タイプ命令を識別し、アボート・コードに応じて、命令を指し示すか、又は命令を超えて指し示す。ＡＴＩＡは、実行タイプ命令のターゲットを示さない。
トランザクションがアボートされると、ＡＴＩＡは、アドレッシング・モードの影響下にある。２４ビット・アドレッシング・モードにおいて、フィールドのビット０−４０は０を含む。３１ビット・アドレッシング・モードにおいて、フィールドのビット０−３２は０を含む。
プログラム割り込み以外の条件に起因してトランザクションがアボートされたとき、アボートされたトランザクション命令アドレスがプログラム割り込みＴＤＢに格納されるかどうかは、モデル依存である。
アボート・コード４又は１２に起因してトランザクションがアボートされ、かつ、プログラム例外条件が無効化していないとき、ＡＴＩＡは、アボートを引き起こす命令を指し示さない。ＡＴＩＡから、割り込み長さコード（ＩＬＣ）により示されるハーフワードの数を減算することにより、抑止又は終了している条件において、又は完了している非ＰＥＲイベントに対して、アボートを引き起こす命令を識別することができる。ＰＥＲイベントに起因してトランザクションがアボートされ、かつ、他のプログラム例外条件が存在しないとき、ＡＴＩＡは予測不能である。
トランザクション診断ブロック・アドレスが有効であるとき、ＴＢＥＧＩＮ指定ＴＤＢのバイト３６−３９におけるプログラム割り込み識別（ＰＩＩＤ）において、ＩＬＣを調べることができる。フィルタ処理が適用されないときは、実記憶装置におけるＰＩＩＤの位置１４０−１４３においてＩＬＣを調べることができる。
例外アクセス識別（ＥＡＩＤ）７１４：特定のフィルタ処理済みプログラム例外条件に起因してアボートされたトランザクションについては、ＴＢＥＧＩＮ指定ＴＤＢのバイト３２は、例外アクセス識別を含む。引用により上記に組み入れられた非特許文献１に述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例においては、ＥＡＩＤの形式及びこれが格納される事例は、例外条件が割り込みをもたらすときの実記憶位置１６０に記述されるものと同じである。
プログラム割り込みをもたらすあらゆる例外条件を含む他の理由のためにアボートされたトランザクションの場合、バイト３２は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３２は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されるＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。ＥＡＩＤは、制御されたアクセス・リスト又はＤＡＴ保護、ＡＳＣＥタイプ、ページ変換、領域第１変換、領域第２変換、領域第３変換及びセグメント変換プログラムの例外条件に対してのみ格納される。
データ例外コード（ＤＸＣ）７１６：フィルタ処理済みデータ例外プログラム例外条件に起因してアボートされたトランザクションについては、ＴＢＥＧＩＮ指定ＴＤＢのバイト３３は、データ例外コードを含む。上記に引用により組み入れられる非特許文献１に述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、ＤＸＣの形式及びこれが格納される事例は、例外条件をもたらすときの実記憶位置１４７に記述されるものと同じである。一例において、記憶位置１４７はＤＸＣを含む。
プログラム割り込みをもたらすあらゆる例外条件を含む他の理由のためにアボートされたトランザクションに対して、バイト３３は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３３は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されるＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。ＤＸＣは、データ・プログラム例外条件に対してのみ格納される。
プログラム割り込み識別（ＰＩＩＤ）７１８：フィルタ処理済みプログラム例外条件に起因してアボートされたトランザクションに対して、ＴＢＥＧＩＮ指定ＴＤＢのバイト３６−３９は、プログラム割り込み識別を含む。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、ＰＩＩＤの形式は、ＰＩＩＤのビット１３−１４における命令長コードが、例外条件が検出された命令に対して個別のものであることを除いて、（引用により上記に組み入れられる非特許文献１に述べられるように）条件が割り込みをもたらすときの実記憶位置１４０−１４３に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む他の理由によりアボートされたトランザクションについては、バイト３６−３９は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３６−３９は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。プログラム割り込み識別は、プログラム例外条件に対してのみ格納される。
変換例外識別（ＴＥＩＤ）７２０：以下のフィルタ処理済みプログラム例外条件のいずれかに起因してアボートされたトランザクションに対して、ＴＢＥＧＩＮ指定ＴＤＢのバイト４０−４７は、変換例外識別を含む。
＊制御されたアクセス・リスト又はＤＡＴ保護
＊ＡＳＣＥタイプ
＊ページ変換
＊領域第１変換
＊領域第２変換
＊領域第３変換
＊セグメント変換例外
引用により上記に組み入れられる非特許文献１に述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、条件が割り込みをもたらすとき、ＴＥＩＤの形式は、実記憶位置１６８−１７５に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む他の理由によりアボートされたトランザクションに対して、バイト４０−４７は予測不能である。プログラム割り込みＴＤＢにおいて、バイト４０−４７は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。
ブレーキング・イベント・アドレス７２２：フィルタ処理済みプログラム例外条件に起因してアボートされたトランザクションに対して、ＴＢＥＧＩＮ指定ＴＤＢのバイト４８−５５は、ブレーキング・イベント・アドレスを含む。引用により上記に組み入れられる非特許文献１に述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、ブレーキング・イベント・アドレスの形式は、例外条件が割り込みをもたらすときの実記憶位置２７２−２７９に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む他の理由によりアボートされたトランザクションに対して、バイト４８−５５は予測不能である。プログラム割り込みＴＤＢにおいて、バイト４８−５５は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。
以下にブレーキング・イベントに関連するさらなる詳細を説明する。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態において、ＰＥＲ−３ファシリティがインストールされると、このＰＥＲ−３ファシリティは、プログラムに、ＣＰＵの順次実行においてブレークを生じさせる最後の命令のアドレスを与える。ブレーキング・イベント・アドレスの記録は、ワイルド分岐検出のためのデバッグ支援として用いることができる。このファシリティは、例えば、ブレーキング・イベント・アドレス・レジスタと呼ばれる、ＣＰＵにおける６４ビット・レジスタを与える。ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ以外の命令が、順次命令の実行においてブレークを生じさせる（つまり、ＰＳＷ内の命令アドレスが、命令長によりインクリメントされるのではなく、置き換えられる）たびに、その命令のアドレスが、ブレーキング・イベント・アドレス・レジスタ内に配置される。ＰＥＲが表示されるにせよ又はされないにせよ、プログラム割り込みが発生するたびに、ブレーキング・イベント・アドレス・レジスタの現在の内容が実ストレージ位置２７２−２７９に配置される。
ブレーキング・イベントを引き起こす命令が、実行タイプ命令（ＥＸＥＣＵＴＥ又はＥＸＥＣＵＴＥ ＲＥＬＡＴＩＶＥ ＬＯＮＧ）のターゲットである場合、その実行タイプ命令をフェッチするために用いられた命令アドレスが、ブレーキング・イベント・アドレス・レジスタ内に配置される。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態において、次の命令：即ち、ＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫ（ＢＡＬ、ＢＡＬＲ）；ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ（ＢＡＳ、ＢＡＳＲ）；ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ（ＢＡＳＳＭ）；ＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＭＯＤＥ（ＢＳＭ）；ＢＲＡＮＣＨ ＡＮＤ ＳＴＡＣＫ（ＢＡＫＲ）；ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ（ＢＣ、ＢＣＲ）；ＢＲＡＮＣＨ ＯＮ ＣＯＵＮＴ（ＢＣＴ、ＢＣＴＲ、ＢＣＴＧ、ＢＣＴＧＲ）；ＢＲＡＮＣＨ ＯＮ ＩＮＤＥＸ ＨＩＧＨ（ＢＸＨ、ＢＸＨＧ）；ＢＲＡＮＣＨ ＯＮ ＩＮＤＥＸ ＬＯＷ ＯＲ ＥＱＵＡＬ（ＢＸＬＥ、ＢＸＬＥＧ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ（ＢＲＣ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ ＬＯＮＧ（ＢＲＣＬ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＵＮＴ（ＢＲＣＴ、ＢＲＣＴＧ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＩＮＤＥＸ ＨＩＧＨ（ＢＲＸＨ、ＢＲＸＨＧ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＩＮＤＥＸ ＬＯＷ ＯＲ ＥＱＵＡＬ（ＢＲＸＬＥ、ＢＲＸＬＧ）；ＣＯＭＰＡＲＥ ＡＮＤ ＢＲＡＮＣＨ（ＣＲＢ、ＣＧＲＢ）；ＣＯＭＰＡＲＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ（ＣＲＪ、ＣＧＲＪ）；ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ（ＣＩＢ、ＣＧＩＢ）；ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ（ＣＩＪ、ＣＧＩＪ）；ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＡＮＤ ＢＲＡＮＣＨ（ＣＬＲＢ、ＣＬＧＲＢ）；ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ（ＣＬＲＪ、ＣＬＧＲＪ）；ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ（ＣＬＩＢ、ＣＬＧＩＢ）；及びＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ（ＣＬＩＪ、ＣＬＧＩＪ）の１つが分岐をもたらすたびに、ブレーキング・イベントが発生すると考えられる。
次の命令：即ち、ＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＡＵＴＨＯＲＩＴＹ（ＢＳＡ）；ＢＲＡＮＣＨ ＩＮ ＳＵＢＳＰＡＣＥ ＧＲＯＵＰ（ＢＳＧ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＡＮＤ ＳＡＶＥ；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＡＮＤ ＳＡＶＥ ＬＯＮＧ（ＢＲＡＳＬ）；ＬＯＡＤ ＰＳＷ（ＬＰＳＷ）；ＬＯＡＤ ＰＳＷ ＥＸＴＥＮＤＥＤ（ＬＰＳＷＥ）；ＰＲＯＧＲＡＭ ＣＡＬＬ（ＰＣ）；ＰＲＯＧＲＡＭ ＲＥＴＵＲＮ（ＰＲ）；ＰＲＯＧＲＡＭ ＴＲＡＮＳＦＥＲ（ＰＴ）；ＰＲＯＧＲＡＭ ＴＲＡＮＳＦＥＲ ＷＩＴＨ ＩＮＳＴＡＮＣＥ（ＰＴＩ）；ＲＥＳＵＭＥ ＰＲＯＧＲＡＭ（ＲＰ）；及びＴＲＡＰ（ＴＲＡＰ２、ＴＲＡＰ４）の１つが完了するたびに、ブレーキング・イベントが発生するとも考えられる。
ブレーキング・イベントは、（暗黙的に、又はＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令の結果として）トランザクションがアボートされた結果として生じるのではないと考えられる。
モデル依存診断情報７２４：バイト１１２−１２７は、モデル依存診断情報を含む。
１２（フィルタ処理済みプログラム割り込み）を除く全てのアボート・コードに対して、モデル依存診断情報が、格納されるＴＤＢの各々に保存される。
一実施形態において、モデル依存診断情報は次のものを含む。：
＊バイト１１２−１１９は、トランザクション実行分岐表示（ＴＸＢＩ）と呼ばれる６４ビットのベクトルを含む。ベクトルの最初の６３ビットの各々は、次のように、ＣＰＵがトランザクション実行モードにある間の分岐命令の実行の結果を示す。
Figure 2017511531
ビット０は、最初のこうした分岐命令の結果を表し、ビット１は、第２のこうした命令の結果を表し、以下同様である。
ＣＰＵがトランザクション実行モードにある間、６３より少ない分岐命令が実行された場合、分岐命令に対応しない最右端のビットが０に設定される（ビット６３を含む）。６３より多い分岐命令が実行されると、ＴＸＢＩのビット６３は１に設定される。
ＴＸＢＩ内のビットは、以下のものを除いて、上記に列挙した、ブレーキング・イベントを生じさせることができる命令によって設定される。：即ち、
−いずれの限定された命令も、ＴＸＢＩ内にビットを設定させない
−例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令において、ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ、ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ、又はＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ ＬＯＮＧ命令のＭ１フィールドが０であるとき、又は、以下の命令のＲ２フィールドが０のとき、命令の実行により、ＴＸＢＩ内にビットが設定されるかどうかは、モデル依存である。
＊ＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫ（ＢＡＬＲ）；ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ（ＢＡＳＲ）；ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ（ＢＡＳＳＭ）；ＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＭＯＤＥ（ＢＳＭ）；ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ（ＢＣＲ）；及びＢＲＡＮＣＨ ＯＮ ＣＯＵＮＴ（ＢＣＴＲ、ＢＣＴＧＲ）
＊ホスト・アクセス例外により生じたアボート条件について、バイト１２７のビット位置０が１に設定される。他の全てのアボート条件について、バイト１２７のビット位置０が０に設定される。
＊ロード／ストア・ユニット（ＬＳＵ）により検出されたアボート条件に対して、バイト１２７の右端の５ビットは、原因の表示を含む。ＬＳＵにより検出されなかったアボート条件に対して、バイト１２７が予約される。
汎用レジスタ７３０：バイト１２８−２５５は、トランザクションがアボートされたときの汎用レジスタ０−１５の内容を含む。レジスタは、昇順に格納され、バイト１２８−１３５の汎用レジスタ０から始まり、次にバイト１３６−１４３の汎用レジスタ１、以下同様である。
予約：他の全てのフィールドは予約される。特に断りのない限り、予約されるフィールドの内容は予測不能である。
他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、トランザクション・アボート中のＴＤＢのストアは、あらゆる非トランザクション・ストア後に行われる多重アクセス参照である。
トランザクションが実行する即値構成の範囲外の原因のために、トランザクションがアボートされることがある。例えば、ハイパーバイザ（ＬＰＡＲ又はｚ／ＶＭなどの）により認識された一時的イベントにより、トランザクションがアボートされることがある。
トランザクション診断ブロック内に与えられる情報は、診断目的であることを意図しており、かつ、実質的に正しい。しかしながら、即値構成の範囲外のイベントによりアボートが発生することがあるため、アボート・コード又はプログラム割り込み識別のような情報が構成内の条件を正確に反映しないことがあるので、プログラム・アクションを決定するのに、この情報を使用すべきではない。
ＴＤＢ内に保存された診断情報に加えて、いずれかのデータ例外プログラム例外条件に起因してトランザクションがアボートされ、かつ、ＡＦＰレジスタ制御、即ち制御レジスタ０のビット４５と、有効な浮動小数点演算許可（Ｆ）制御との両方が１であるとき、フィルタ処理がプログラム例外条件に適用されるかどうかに関係なく、データ例外コード（ＤＸＣ）が、浮動小数点制御レジスタ（ＦＰＣＲ）のバイト２に配置される。トランザクションがアボートされ、かつ、ＡＦＰレジスタ制御又は有効な浮動小数点演算許可制御のいずれか又は両方が０であるとき、ＤＸＣは、ＦＰＣＲに配置されない。
一実施形態においては、本明細書に示されるように、トランザクション実行ファシリティがインストールされたとき、例えば、ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ、ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ及びＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤを含む、多数の一般命令が与えられる。さらに、条件付きトランザクション終了ファシリティがインストールされる場合、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令が与えられる。
ＣＰＵがトランザクション実行モードにあるとき、特定の命令を実行しようとする試みが制限され、トランザクションがアボートされる。
制約付きトランザクション実行モードで発行されたとき、特定の命令を実行しようとする試みが、トランザクション制約プログラム割り込みをもたらすこともあり、又はあたかもトランザクションが制約されていないかのように実行を進行させ得る。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、制限された命令は、例として、次の非特権命令：即ち、ＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＳＴＯＲＥ；ＭＯＤＩＦＹ ＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＣＯＮＴＲＯＬＳ；ＰＥＲＦＯＲＭ ＬＯＣＫＥＤ ＯＰＥＲＡＴＩＯＮ；Ｍ１フィールドのコードが６又は７であるときのＰＲＥＦＥＴＣＨ ＤＡＴＡ（ＲＥＬＡＴＩＶＥ ＬＯＮＧ）；Ｍ３フィールドが０であり、Ｒ１フィールドのコードが６又は７であるときのＳＴＯＲＥ ＣＨＡＲＡＣＴＥＲＳ ＵＮＤＥＲ ＭＡＳＫ ＨＩＧＨ；ＳＴＯＲＥ ＦＡＣＩＬＩＴＹ ＬＩＳＴ ＥＸＴＥＮＤＥＤ；ＳＴＯＲＥ ＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＣＯＮＴＲＯＬＳ；ＳＵＰＥＲＶＩＳＯＲ ＣＡＬＬ；及びＴＥＳＴ ＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＣＯＮＴＲＯＬＳを含む。
上記のリストにおいて、ＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＳＴＯＲＥ及びＰＥＲＦＯＲＭ ＬＯＣＫＥＤ ＯＰＥＲＡＴＩＯＮは、ＴＸモードにおいて基本命令を用いてより効果的に実施できる複合命令である。ＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧについての事例は、６及び７のコードがキャッシュ・ラインを解放するときに限定され、トランザクションの完了前に潜在的にデータのコミットを必要とする。ＳＵＰＥＲＶＩＳＯＲ ＣＡＬＬは、これが割り込みを発生させる（トランザクションをアボートさせる）ときに制限される。
以下に列挙される条件下で、次の命令が制限される。：
＊命令のＲ２フィールドが０でなく、かつ、分岐トレースがイネーブルにされたときのＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫ（ＢＡＬＲ）、ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ （ＢＡＳＲ）及びＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ。
＊命令のＲ２フィールドが０でなく、かつ、モード・トレースがイネーブルにされたときのＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ及びＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＭＯＤＥ、モード・トレースがイネーブルにされたときのＳＥＴ ＡＤＤＲＥＳＳＩＮＧ ＭＯＤＥ。
＊トランザクション・ネスト化深さが１より大きいときの、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ。
＊監視イベント条件が認識されたときのＭＯＮＩＴＯＲ ＣＡＬＬ。
上記のリストは、トレース・エントリを形成できる命令を含む。これらの命令がトランザクション的に実行することを許可され、かつ、トレース・エントリを形成し、その後トランザクションがアボートされた場合、制御レジスタ１２のトレース・テーブル・ポインタが進められるが、トレース・テーブルへのストアは廃棄される。このことは、トレース・テーブル内に一貫性のないギャップを残す。従って、トレース・エントリを形成する場合に、命令は制限される。
ＣＰＵがトランザクション実行モードにあるとき、次の命令：即ち、ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ；ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＦＢ；ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＨＡＩＮＩＮＧ；ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＯＵＮＴＥＲ；ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＯＦＢ；ＣＯＭＰＲＥＳＳＩＯＮ ＣＡＬＬ；ＣＯＭＰＵＴＥ ＩＮＴＥＲＭＥＤＩＡＴＥ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ；ＣＯＭＰＵＴＥ ＬＡＳＴ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ；ＣＯＭＰＵＴＥ ＭＥＳＳＡＧＥ ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ ＣＯＤＥ；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−１６ ＴＯ ＵＮＩＣＯＤＥ−３２；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−１６ ＴＯ ＵＮＩＣＯＤＥ−８；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−３２ ＴＯ ＵＮＩＣＯＤＥ−１６；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−３２ ＴＯ ＵＮＩＣＯＤＥ−８；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−８ ＴＯ ＵＮＩＣＯＤＥ−１６；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−８ ＴＯ ＵＮＩＣＯＤＥ−３２；ＰＥＲＦＯＲＭ ＣＲＹＰＴＯＧＲＡＰＨＩＣ ＣＯＭＰＵＴＡＴＩＯＮ；ＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＯＦＦ；及びＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＯＮが制限されるかどうかは、モデル依存である。
上記の命令の各々は、ハードウェア・コプロセッサにより現在実施されているか、又は過去のマシンで実施されたかのいずれかであり、従って制限されると考えられる。
有効なＡＲ変更許可（Ａ）制御が０のとき、次の命令：即ち、ＣＯＰＹ ＡＣＣＥＳＳ；ＬＯＡＤ ＡＣＣＥＳＳ ＭＵＬＴＩＰＬＥ；ＬＯＡＤ ＡＤＤＲＥＳＳ ＥＸＴＥＮＤＥＤ；及びＳＥＴ ＡＣＣＥＳＳが制限される。
上記の命令の各々により、アクセス・レジスタの内容が変更される。ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令のＡ制御が０である場合、プログラムは、アクセス・レジスタの変更が許可されないことを明示的に表示する。
有効な浮動小数点演算許可（Ｆ）制御が０であるとき、浮動小数点命令が制限される。
特定の環境下で、次の命令：即ち、ＥＸＴＲＡＣＴ ＣＰＵ ＴＩＭＥ；ＥＸＴＲＡＣＴ ＰＳＷ；ＳＴＯＲＥ ＣＬＯＣＫ；ＳＴＯＲＥ ＣＬＯＣＫ ＥＸＴＥＮＤＥＤ；及びＳＴＯＲＥ ＣＬＯＣＫ ＦＡＳＴを制限することができる。
上記の命令の各々は、解釈実行状態記述におけるインターセプト制御を受ける。ハイパーバイザが、これらの命令についてのインターセプト制御を設定した場合、これらの命令の実行は、ハイパーバイザの実装のために延長され、従って、インターセプトが発生する場合に制限されると考えられる。
制限された命令を実行しようとする試みにより、制約なしトランザクションがアボートされると、トランザクション診断ブロック内のトランザクション・アボート・コードは１１（制限された命令）に設定され、条件コードは３に設定されるが、次の場合を除く。即ち、制約なしトランザクションが、他の場合には特権操作例外をもたらす命令を実行しようと試みることに起因してアボートされたとき、アボート・コードが１１（制限された命令）に設定されるか、又は４（特権操作プログラム割り込みの認識の結果もたらされる非フィルタ処理プログラム割り込み）に設定されるかは、予測不能である。制約なしトランザクションが、Ｍ１フィールド内のコードが６又は７のときのＰＲＥＦＥＴＣＨ ＤＡＴＡ（ＲＥＬＡＴＩＶＥ ＬＯＮＧ）又はＭ３フィールドが０であり、かつ、Ｒ１フィールド内のコードが６又は７のときのＳＴＯＲＥ ＣＨＡＲＡＣＴＥＲＳ ＵＮＤＥＲ ＭＡＳＫ ＨＩＧＨを実行しようとする試みに起因してアボートされたとき、アボート・コードが１１（制限された命令）に設定されるか又は１６（キャッシュ・アザー（その他をキャッシュに入れる））に設定されるかは、予測不能である。制約なしトランザクションが、ＭＯＮＩＴＯＲ ＣＡＬＬを実行しようとする試みに起因してアボートされ、かつ、監視イベント条件及び指定例外条件の両方が存在するとき、アボート・コードが１１若しくは４に、又はプログラム割り込みがフィルタ処理されている場合に１２に設定されるかどうかは予測不能である。
制約付きトランザクションにおいて、付加的な命令を制限することができる。これらの命令は、制約なしトランザクションにおいて制限されるように現在定義されていないが、将来のプロセッサ上での制約なしトランザクションにおける特定の環境下で制限され得る。
特定の制限された命令は、将来のプロセッサ上ではトランザクション実行モードにおいて許容され得る。従って、プログラムは、制限された命令を実行しようとする試みに起因してアボートされるトランザクションに依存すべきではない。ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令は、安定的にトランザクションをアボートさせるために使用すべきである。
制約なしトランザクションにおいて、プログラムは、制限された命令に起因してアボートするトランザクションを収容するための、代替的な非トランザクション・コード経路を提供しなければならない。
動作において、トランザクション・ネスト化深さが０であるとき、条件コード０をもたらすＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の実行により、ＣＰＵが制約なしトランザクション実行モードに入る。トランザクション・ネスト化深さが０であるとき、条件コード０をもたらすＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令の実行により、ＣＰＵが制約付きトランザクション実行モードに入る。
特に明示的に断りがある場合を除いて、非トランザクション実行に適用される全ての原則は、トランザクション実行にも適用される。以下はＣＰＵがトランザクション実行モードにある間の処理の付加的な特徴である。
ＣＰＵが制約なしトランザクション実行モードにあるとき、条件コード０をもたらすＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の実行により、ＣＰＵは制約なしトランザクション実行モードのままである。
ＣＰＵにより観察されるとき、トランザクション実行モードで行われたフェッチ及びストアは、トランザクション実行モードでないときに行われたフェッチ及びストアと変わりがない。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、ＣＰＵがトランザクション実行モードにある間に行われた全てのストレージ・オペランド・アクセスは、単一のブロック同時アクセスであるように見える。つまり、他のＣＰＵ及びＩ／Ｏ（例えば、チャネル）プログラムにより観察されるとき、ハーフワード、ワード、ダブルワード又はクワッドワード内の全てのバイトへのアクセスは、ブロック・コンカレントに見えるように指定される。ハーフワード、ワード、ダブルワード又はクワッドワードは、このセクションではブロックと呼ばれる。フェッチ・タイプ参照が、ブロック内でコンカレントに見えるように指定されると、ブロック内に含まれるバイトがフェッチされている間、別のＣＰＵ又はＩ／Ｏプログラムによるそのブロックへのストア・アクセスは許可されない。ストア・タイプ参照が、ブロック内でコンカレントに見えるように指定されると、ブロック内に含まれるバイトがストアされる間、別のＣＰＵ又はＩ／Ｏプログラムによるブロックへのアクセス、即ちフェッチ又はストアは許可されない。
命令及びＤＡＴのためのストレージ・アクセス、並びにＡＲＴ（アクセス・レジスタ・テーブル）テーブル・フェッチは、非トランザクション規則に従う。
ＣＰＵが、通常、トランザクション・ネスト化深さを０に移行させるＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令、又は条件コードを０に設定するＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令により、トランザクション実行モードを終了し、これらの場合のいずれにおいても、トランザクションが完了する。
ＣＰＵが、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令又は条件コードを０に設定するＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の完了によりトランザクション実行モードを終了すると、トランザクション実行モードにある間に行われた全てのストアがコミットされる。つまり、他のＣＰＵ又はＩ／Ｏサブシステムにより観察されるとき、ストアは、単一のブロック・コンカレント操作として行われるように見える。
トランザクションは、種々の原因のために暗黙的にアボートされ得る、又はＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令により明示的にアボートされ得る。トランザクション・アボートの例示的な可能な原因、対応するアボート・コード、トランザクション・アボートＰＳＷに配置される条件コードを、以下に説明する。
外部割り込み：トランザクション・アボート・コードは２に設定され、かつ、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、外部割り込み処理の一部として外部旧ＰＳＷとして格納される。
プログラム割り込み（非フィルタ処理）：割り込みをもたらすプログラム例外条件（つまり、非フィルタ処理条件）により、トランザクションがコード４でアボートされる。トランザクション・アボートＰＳＷの条件コードは、そのプログラム割り込みコード特有に設定される。トランザクション・アボートＰＳＷは、プログラム割り込み処理の一部としてプログラム旧ＰＳＷとして格納される。
他の場合には操作例外に起因してアボートされるトランザクションをもたらす命令が、代替的な結果をもたらすことがある。制約なしトランザクションにおいては、トランザクションは、代わりにアボート・コード１１（制限された命令）でアボートすることができ、制約付きトランザクションの場合、操作例外の代わりに、トランザクション制約プログラム割り込みが認識され得る。
いずれかの他の非フィルタ処理プログラム例外条件と共にＰＥＲ（プログラム・イベント記録）イベントが認識されると、条件コードは３に設定される。
マシン・チェック割り込み：トランザクション・アボート・コードは５に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、マシン・チェック割り込み処理の一部として、マシン・チェック旧ＰＳＷとして格納される。
Ｉ／Ｏ割り込み：トランザクション・アボート・コードは６に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、Ｉ／Ｏ割り込み処理の一部としてＩ／Ｏ旧ＰＳＷとして格納される。
フェッチ・オーバーフロー：トランザクションが、ＣＰＵがサポートするより多い記憶位置からフェッチしようと試みたとき、フェッチ・オーバーフロー条件が検出される。トランザクション・アボート・コードは７に設定され、条件コードは２又は３のいずれかに設定される。
ストア・オーバーフロー：トランザクションが、ＣＰＵがサポートするより多い記憶位置にストアしようと試みたとき、ストア・オーバーフロー条件が検出される。トランザクション・アボート・コードは８に設定され、条件コードは２又は３に設定される。
フェッチ又はストア・オーバーフローに応じて条件コードを２又は３とするのを可能にすることにより、ＣＰＵが潜在的に再試行可能な状況を示すことが可能になる（例えば、条件コード２は、トランザクションの再実行が生産的であり得ることを示し、条件コード３は、再実行を推奨しない）。
フェッチ競合：フェッチ競合条件は、別のＣＰＵ又はＩ／Ｏサブシステムが、このＣＰＵによってトランザクション的にフェッチされた記憶位置に格納しようと試みるときに検出される。トランザクション・アボート・コードは９に設定され、条件コードは２に設定される。
ストア競合：ストア競合条件は、別のＣＰＵ又はＩ／Ｏサブシステムが、このＣＰＵによりトランザクション実行中に格納された記憶位置にアクセスしようと試みるときに検出される。トランザクション・アボート・コードは１０に設定され、条件コードは２に設定される。
制限された命令：ＣＰＵがトランザクション実行モードにあるとき、制限された命令の実行を試みることにより、トランザクションがアボートされる。トランザクション・アボート・コードは１１に設定され、条件コードは３に設定される。
ＣＰＵが制約付きトランザクション実行モードにあるとき、制限された命令を実行しようとする試みは、トランザクション制約プログラム割り込みをもたらすか、又は制限された命令が原因のアボートをもたらすかは予測不能である。トランザクションは、依然としてアボートされるが、アボート・コードはいずれの原因も表示し得る。
プログラム例外条件（フィルタ処理済み）：割り込みをもたらさないプログラム例外条件（即ち、フィルタ処理済み条件）は、トランザクション・アボート・コード１２でトランザクションをアボートさせる。条件コードは、３に設定される。
ネスト化深さ超過：ネスト化深さ超過条件は、トランザクション・ネスト化深さが、構成についての最大許容可能値であり、かつ、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令が実行されたときに検出される。トランザクションは、トランザクション・アボート・コード１３でアボートされ、条件コードは３に設定される。
キャッシュ・フェッチ関連条件：トランザクションによりフェッチされたストレージ位置に関連する条件が、ＣＰＵのキャッシュ回路により検出される。トランザクションは、トランザクション・アボート・コード１４でアボートされ、条件コードは２又は３のいずれかに設定される。
キャッシュ・ストア関連条件：トランザクションにより格納されたストレージ位置に関連する条件は、ＣＰＵのキャッシュ回路により検出される。トランザクションは、トランザクション・アボート・コード１５でアボートされ、条件コードは２又は３のいずれかに設定される。
キャッシュ・アザー条件：キャッシュ・アザー条件は、ＣＰＵのキャッシュ回路により検出される。トランザクションは、トランザクション・アボート・コード１６でアボートされ、条件コードは２又は３のいずれかに設定される。
トランザクションの実行中、ＣＰＵが同じ絶対アドレスにマッピングされた異なる論理アドレスを用いて命令又はストレージ・オペランドにアクセスする場合、トランザクションがアボートされるかどうかは、モデル依存である。トランザクションが、同じ絶対アドレスにマッピングされた異なる論理アドレスを用いるアクセスに起因してアボートされた場合、条件に応じて、アボート・コード１４、１５又は１６が設定される。
ＣＴＥＮＤの負のオペランド条件：ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令が実行されるとき、ＣＴＥＮＤの負のオペランド条件が認識され、第２のオペランドの内容は負である。トランザクションは、トランザクション・アボート・コード１７でアボートされ、条件コードは３に設定される。
ＣＴＥＮＤタイムアウト条件：ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の実行がモデル依存の限界値を超えると、ＣＴＥＮＤタイムアウト条件が認識される。トランザクション・アボート・コードは１８に設定され、条件コードは２に設定される
その他の条件：その他の条件とは、トランザクションをアボートさせるＣＰＵにより認識される任意の他の条件である。トランザクション・アボート・コードは２５５に設定され、かつ、条件コードは２又は３のいずれかに設定される。
複数の構成が同じマシン（例えば、論理パーティション又は仮想マシン）内で実行されているとき、トランザクションは、外部マシン・チェック又は異なる構成で行われたＩ／Ｏ割り込みに起因してアボートされ得る。
上記に例が与えられたが、対応するアボート・コード及び条件コードでのトランザクション・アボートの他の原因を提供することができる。例えば、原因が再起動割り込みである場合があり、この場合、トランザクション・アボート・コードは１に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、再起動処理の一部として再起動−旧ＰＳＷとして格納される。更に別の例として、原因は、スーパーバイザ呼び出し条件とすることができ、この場合、アボート・コードは３に設定され、トランザクション・アボートＰＳＷの条件コードは３に設定される。他の又は異なる例も可能である。
注記：
１．その他の条件は、以下のいずれかからもたらされ得る。
＊ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおける、ＣＯＭＰＡＲＥ ＡＮＤ ＲＥＰＬＡＣＥ ＤＡＴ ＴＡＢＬＥ ＥＮＴＲＹ、ＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＰＵＲＧＥ、ＩＮＶＡＬＩＤＡＴＥ ＤＡＴ ＴＡＢＬＥ ＥＮＴＲＹ、ＩＮＶＡＬＩＤＡＴＥ ＰＡＧＥ ＴＡＢＬＥ ＥＮＴＲＹ、ＮＱ制御が０であり、かつ、ＳＫ制御が１であるＰＥＲＦＯＲＭ ＦＲＡＭＥ ＭＡＮＡＧＥＭＥＮＴ ＦＵＮＣＴＩＯＮ、ＮＱ制御が０であり、構成内の別のＣＰＵにより実行され、条件コードが２に設定されるＳＥＴ ＳＴＯＲＡＧＥ ＫＥＹ ＥＸＴＥＮＤＥＤのような命令。
＊リセット、再起動若しくは停止、又は同等のＳＩＧＮＡＬ ＰＲＯＣＥＳＳＯＲ命令のようなオペレータ機能がＣＰＵ上で実行される。条件コードは２に設定される。
＊上記に列挙されないいずれかの他の条件；条件コードは２又は３に設定される。
２．フェッチ及びストア競合が検出された記憶位置は、同一キャッシュ・ライン内のどの場所であってもよい。
３．特定の条件下で、ＣＰＵは、類似のアボート条件を区別できないことがある。例えば、フェッチ又はストア・オーバーフローは、それぞれのフェッチ又はストア競合と区別できないことがある。
４．ＣＰＵによる複数の命令経路の投機的実行により、こうした条件が概念的シーケンスで行われない場合でも、競合又はオーバーフロー条件に起因して、トランザクションがアボートされる。制約付きトランザクション・モードにある間、ＣＰＵは、投機的実行を一時的に禁止し、こうした競合又はオーバーフローを投機的に検出することなく、トランザクションを完了しようと試みることを可能にする。
ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令の実行により、トランザクションがアボートする。第２のオペランド・アドレスから、トランザクション・アボート・コードが設定される。条件コードは、第２のオペランド・アドレスのビット６３が、０であるか又は１であるかによって、それぞれ、２又は３のいずれかに設定される。
本明細書で述べられるように、トランザクション・ファシリティは、制約なしトランザクション（及び、制約付きトランザクション）、並びに、これらに限定されるものではないが、トランザクション終了及び条件付きトランザクション終了を含むこれと関連した処理を提供し、条件付きトランザクション終了ファシリティがインストールされると仮定する。
一実施形態において、制約なしトランザクションの処理は、以下を含む。：
●ＴＮＤ＝０の場合
〇Ｂ１≠０の場合、トランザクション診断ブロック・アドレスは第１のオペランド・アドレスから設定される。
〇トランザクション・アボートＰＳＷは、次の順次命令アドレスに設定される。
〇Ｉ２フィールドにより指定される汎用レジスタ対は、モデル依存記憶位置に保存される。
−プログラムにより直接アクセス可能でない
●有効なＰＩＦＣ、Ａ、＆Ｆ制御が計算される
○有効なＡ＝ＴＢＥＧＩＮ Ａ＆任意の外部Ａ
○有効なＦ＝ＴＢＥＧＩＮ Ｆ＆任意の外部Ｆ
○有効なＰＩＦＣ＝最大値（ＴＢＥＧＩＮ ＰＩＦＣ、任意の外部ＰＩＦＣ)
●トランザクション・ネスト化深さ（ＴＮＤ）がインクリメントされる
●ＴＮＤが０から１に移行する場合、ＣＰＵはトランザクション実行モードに入る
●条件コードが０に設定される。
○ＴＢＥＧＩＮに続く命令が制御を受け取ると、
−ＴＢＥＧＩＮの成功がＣＣ０により示される
−アボートされたトランザクションが、０でないＣＣにより示される
●例外
○ネスト化深さ超過の場合、アボート・コード１３
○Ｂ１フィールドが０でなく、かつ、ストア操作に関してストレージ・オペランドにアクセスできない場合、アクセス例外（種々のＰＩＣの１つ）
○ＴＢＥＧＩＮ命令がｅｘｅｃｕｔｅ型命令のターゲットである場合、実行例外（ＰＩＣ ０００３）
○トランザクション実行ファシリティがインストールされていない場合、操作例外（ＰＩＣ ０００１）
○次のいずれかの場合、ＰＩＣ ０００６
−ＰＩＦＣが無効である（３の値）
−第２のオペランド・アドレスがダブルワードに位置合わせされていない
○トランザクション実行制御（ＣＲ０．８）が０である場合、ＰＩＣ ００１３ ｈｅｘ
○制約付きＴＸモードで発行された場合、ＰＩＣ ００１８ ｈｅｘ
上述のように、制約なし（又は、制約付き）トランザクションは、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＴＥＮＤ）命令により終了させることができる。ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＴＥＮＤ）命令の処理に関する更なる詳細を本明細書に説明する。
初めに、ＴＥＮＤ命令を取得する（例えば、フェッチする、受け取る等）プロセッサに基づいて、種々の例外チェックが行われ、例外がある場合、例外が処理される。例えば、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤが実行タイプ命令のターゲットである場合、操作は抑止され、実行例外が認識され、トランザクション実行制御、即ちＣＲ０のビット８が０である場合、特殊操作例外が認識され、操作が抑止される。さらに、トランザクション実行ファシリティが構成内にインストールされていない場合、操作例外が認識され、操作は抑止される。
しかしながら、実行例外が認識されない場合、トランザクション・ネスト化深さがデクリメントされる（例えば１だけ）。デクリメントの後に、トランザクション・ネスト化深さが０であるかどうかの判断が行われる。トランザクション・ネスト化深さが０の場合、トランザクションにより行われた全てのストア・アクセスがコミットされる。さらに、ＣＰＵはトランザクション実行モードを終了し、命令は完了する。
トランザクション・ネスト化深さが０と等しくない場合、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令は直ぐに完了する。
操作の開始時にＣＰＵがトランザクション実行モードにある場合、条件コードは０に設定され、他の場合には、条件コードは２に設定される。
有効な浮動小数点許可（Ｆ）制御、ＡＲ変更許可（Ａ）制御及びプログラム割り込みフィルタ処理制御（ＰＩＦＣ）は、終了されたレベルを開始したＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の前のそれぞれの値にリセットされることに留意されたい。さらに、操作の完了時に、シリアル化機能が実施される。
最外ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の完了時に認識されるＰＥＲ命令フェッチ及びトランザクション終了イベントにより、トランザクションはアボートされない。
更に別の実施形態において、条件付きトランザクション終了ファシリティがインストールされている場合、次いで、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令に加えて、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令が存在する。ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＣＴＥＮＤ）命令は、制約なしトランザクション実行モードで実行されているプログラムが、別のＣＰＵ及び／又はＩ／Ｏサブシステムのいずれかによって変更されたストレージ位置を検査し、検査に基づいてアクションをとることを可能にする特殊命令である。例えば、さらに後述されるように、検査されたデータに基づいて、トランザクション実行を終了し、アボートすることができ、又は選択された時間間隔との所定の関係が満たされる（例えば、ある時間間隔を超過する）又は検査されたデータが所定の値になるといった所定のイベントが発生するまで、終了／アボートの決定を遅延させることができる。さらに、付加的な又は他のイベントを用いて、割り込みが保留状態になる又は他のイベントなどの遅延を終了させることができる。
図１０を参照して、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の形式の一実施形態を説明する。一例として、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令８００は、条件付きトランザクション終了操作を指定するオペコードを指定する複数のオペコード・フィールド８０２ａ、８０２ｂ；マスク・フィールド（Ｍ１）８０４；インデックス・フィールド（Ｘ２）８０６；ベース・フィールド（Ｂ２）８０８；第１の変位フィールド（ＤＬ２）８１０；及び第２の変位フィールド（ＤＨ２）８１２を含む。Ｘ２フィールド及びＢ２フィールドにより指定される汎用レジスタの内容を、ＤＨ２及びＤＬ２フィールドの連結の内容に付加して、第２のオペランドのアドレス（即ち、第２のオペランドを含むストレージ位置のアドレス）を形成する。Ｘ２フィールド又はＢ２フィールドのいずれか又は両方が０の場合、対応するレジスタは、この付加に関与しない。
動作において、ＣＴＥＮＤ命令が実行されると、次のことが発生する。
ＣＰＵが制約なしトランザクション実行モードにあり、命令の始めに、トランザクション・ネスト化深さが１であるとき、ダブルワードの第２のオペランドが検査される。第２のオペランドは、６４ビットの符号付き２進整数として扱われ、後の実行は、次のように、オペランドの内容に依存する。：
●第２のオペランドが負であるとき、トランザクション実行は、アボート・コード１７（ＣＴＥＮＤアボート）でアボートされ、トランザクション・アボートＰＳＷにおける条件コードは３に設定される。
●第２のオペランドが０であるとき、トランザクションは終了する。トランザクションにより行われた全てのストア・アクセスがコミットされ、トランザクション・ネスト化深さは０に設定され、ＣＰＵはトランザクション実行モードを終了し、命令は、条件コード０を設定することにより完了する。
●第２のオペランドが正であるとき、（ａ）オペランドが負又は０になるまで（その場合、命令実行は上述の通りである）、又は（ｂ）モデル依存の間隔を超過するまで、例えば１ミリ秒を超過するまで、命令の完了が遅延される。
●モデル依存の間隔を超過した場合、トランザクション実行は、アボート・コード１８でアボートされ、トランザクション・アボートＰＳＷにおける条件コードは２に設定される。ＣＰＵが遅延される際、割り込みが保留状態になった場合、命令は無効化され、割り込みが処理される。
●ストレージ・アクセス順序付け及びブロック・コンカレンシ（block concurrency）の目的のため、第２のオペランドは、正であるときにフェッチされないと考えられる。しかしながら、ＣＴＥＮＤは、オペランドが負又は０のときに、単一のオペランド・フェッチを行うように見える。さらに、その符号に関係なく、オペランドについてアクセス例外が認識される。
ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤは、次の条件下で限定された命令である。
●命令は、制約付きトランザクション実行モードで実行される。この場合、トランザクション制約プログラム例外条件が認識され得る。
●命令は、制約なしトランザクション実行モードで実行され、命令の始めに、トランザクション・ネスト化深さは１より大きい。この場合、トランザクション実行は、限定された命令アボート条件（アボート・コード１１）に起因してアボートされる。
命令の始めに、ＣＰＵがトランザクション実行モードにあるとき、以下が適用される。：
●第２のオペランド位置について、アクセス例外又はＰＥＲゼロ・アドレス検出イベントが認識されるかどうかはモデル依存である。
●第２のオペランド位置について、アクセス例外が認識されない場合、命令は、条件コード２を設定することにより完了する。
。
操作完了時に、シリアル化機能が実施される。
Ｍ１フィールドは無視されるが、０を含む必要があり、他の場合には、プログラムは、将来互換性をもって動作しないことがある。
特別な条件
命令が実行タイプ命令のターゲットである場合、実行例外が認識され、操作は抑止される。
トランザクション−実行制御、制御レジスタ０のビット８が０の場合、特殊操作例外が認識され、操作は抑止される。
第２のオペランドがダブルワード境界上にない場合、指定例外が認識され、操作は抑止される。命令の始めに、ＣＰＵがトランザクション実行モードにないとき、この条件が認識されるかどうかは、モデル依存である。
結果の条件コード：
０ トランザクションは終了される
１ 適用なし
２ ＣＰＵはトランザクション実行モードにない
３ 適用なし
プログラム例外：
＊アクセス（フェッチ、第２のオペランド）
＊実行
＊操作（条件付きトランザクション終了ファシリティはインストールされていない）
＊特殊操作
＊指定
＊トランザクション制約
命令についての実行の優先順位は、一例において、以下の通りである。：
１．〜７．Ｄ 一般的な場合に関するプログラム割り込み条件の優先順位と同じ優先順位を有する例外。
７．Ｅ トランザクション・ネスト化深さが１より大きい場合のアボート・コード１１（限定された命令）。
８．Ａ 指定例外（第２のオペランドはダブルワード境界上にない）＊
８．Ｂ アクセス例外（第２のオペランド位置）＊。
９ 条件コード２（トランザクション・ネスト化深さが０である）。
１０ アボート・コード１７（トランザクション・ネスト化深さが１であり、第２のオペランドは負である）。
１１ 条件コード０（トランザクション・ネスト化深さが１であり、第２のオペランドは０である）。
１２ アボート・コード１８（トランザクション・ネスト化深さが１であり、モデル依存の限度値に関し、第２のオペランドは正のままである）。
＊トランザクション・ネスト化深さが０であるとき（つまり、ＣＰＵがトランザクション実行モードにないとき）、この条件が認識されるかどうかはモデル依存である。
プログラミング上の注意
１．トランザクション実行がアボートされる場合、命令は直接条件コードを３に設定しないが、後のトランザクション・アボート処理により、トランザクション・アボートＰＳＷにおける条件コードが３に設定される。
２．ＣＴＥＮＤを実行しているＣＰＵにより観察されるとき、他のＣＰＵにより第２のオペランド位置に対して行われた変更の順序付けは保証されない。例えば、（ａ）ＣＰＵはトランザクション実行モードにある、（ｂ）ダブルワード記憶位置（ＤＷ）は、最初に正の値を含む、及び（ｃ）ＣＴＥＮＤが実行され、ＤＷをその第２のオペランド位置として指定すると仮定する。１つ又は複数の他のＣＰＵが負、０及び正の値をダブルワードにストアする場合、ＣＴＥＮＤがアボートするか、条件コード０で完了するか、又は遅延を続行するかどうかは予測不能である。
３．モデルによって、別のＣＰＵがＣＴＥＮＤストレージ・オペランドを変更しようと試みるとき、ＣＴＥＮＤストレージ・オペランドがトランザクション内でアクセスされる他のデータと同じキャッシュ・ライン内にある場合、ＣＰＵはトランザクションをアボートすることがある。従って、通常のトランザクション・データは、ＣＴＥＮＤストレージ・オペランドと同じキャッシュ・ラインに入れるべきではない。
図１１〜図１２を参照して、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の実行に関するさらなる詳細を説明する。図１１を参照すると、最初に、プロセッサは、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令を取得する（例えば、フェッチする、受け取る、提供される、又は他の方法で取得する）（ステップ９００）。次に、プロセッサは、命令を実行する（ステップ９０２）。本明細書で説明されるように、実行中、第２のオペランドは、命令により指定されるストレージ位置からフェッチされ、検査される。命令の後の実行は、そのオペランドの内容に依存する。例えば、第２のオペランドが負の値である場合、トランザクションはアボートされ、トランザクション・アボートＰＳＷにおける条件コードが、例えば３に設定される。さらに、第２のオペランドが０である場合、命令は終了し、ストア・アクセスがコミットされ、トランザクション・ネスト化深さは０に設定され、条件コードは０に設定され、プロセッサはトランザクション・モードを終了する。さらに、第２のオペランドが正の値を有する場合、例えば所定のイベントが発生するまで、命令の完了が遅延される。
図１２を参照して、プロセッサによるＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の実行に関するさらなる態様を説明する。一例において、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令が実行されると、トランザクション実行ファシリティが使用可能かどうかについての判断が行われる（問い合わせ１０００）。例えば、制御レジスタ（ＣＲ）０のビット８が０に設定された場合、ファシリティは使用可能でなく、例外（例えば、特殊操作例外）が与えられる（ステップ１００２）。しかしながら、制御レジスタ０のビット８が０に等しくない場合、トランザクション実行ファシリティは使用可能であり、命令を実行しているプロセッサ（例えば、ＣＰＵ）がトランザクション実行モードにあるかどうかについて、さらなる判断が行われる（問い合わせ１００４）。０に等しいトランザクション・ネスト化深さ（ＴＮＤ）により示されるように、プロセッサがトランザクション実行モードにない場合、条件コードは、例えば２に設定され、命令は終了する（ステップ１００６）。しかしながら、トランザクション・ネスト化深さが０より大きく、プロセッサがトランザクション実行モードにあることを示す場合、命令を実行しているプロセッサが制約なしトランザクション実行モードにあるかどうかについての判断が行われる（問い合わせ１００８）。命令を実行しているプロセッサが制約なしトランザクション実行モードにない場合、一例において、トランザクション制約プログラム割り込みのような例外が与えられる（ステップ１０１０）。
プロセッサが制約なしトランザクション実行モードにある場合、命令の始めのトランザクション・ネスト化深さが１に等しいかどうかについての判断が行われる（問い合わせ１０１２）。トランザクション・ネスト化深さが１より大きい場合、例外が与えられ、一例においては、限定された命令：アボート・コード１１を示す（ステップ１０１４）。しかしながら、ＣＰＵが制約なしトランザクション実行モードにあり、命令の始めにトランザクション・ネスト化深さが１である場合、第２のオペランドがフェッチされる（ステップ１０１６）。一例において、第２のオペランドは、６４ビットの符号付き２進整数として扱われ、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の後の実行は、第２のオペランドの内容に依存する。例えば、第２のオペランドの値が負の値である場合（問い合わせ１０１８）、トランザクション実行は、例えばアボート・コード１７でアボートされ、トランザクション・アボート・プログラム状況ワード（ＰＳＷ）における条件コードは、例えば３に設定される（ステップ１０２０）。この場合、トランザクション・ストア・データは廃棄される。
しかしながら、第２のオペランドの値が０である場合（問い合わせ１０１８）、トランザクションは終了し、トランザクションにより行われた全てのストア・アクセスはコミットされ、トランザクション・ネスト化深さは０に設定され、プロセッサは、トランザクション実行モードを終了し、命令は、条件コードを例えば０に設定することによって完了する（ステップ１０２２）。
問い合わせ１０１８に戻ると、第２のオペランドの値が正の値である場合、例えば、オペランドが負又は０になる（その場合、命令実行は上述の通りである）、又はモデル依存の間隔を超過するまでといった所定のイベントの発生まで、命令の完了が遅延される。遅延の間、一例において、割り込みが保留状態になることがある。従って、一例において、処理は、プロセッサについての割り込みが保留状態であるかどうかの判断を続行する（問い合わせ１０２４）。割り込みが保留状態である場合、トランザクションはアボートされ、割り込みが処理される（ステップ１０２６）。しかしながら、割り込みが保留状態でない場合、モデル依存の間隔（例えば、１ミリ秒を上回らない）を超過したかどうかについての判断が行われる（問い合わせ１０２８）。モデル依存の間隔を超過した場合、例えば、トランザクション実行は、例えばアボート・コード１８（ＣＴＥＮＤタイムアウト）でアボートされ、トランザクション・アボートＰＳＷにおける条件コードは、例えば２に設定される（トランザクションを再試行することができる）（ステップ１０３０）。別の実施形態において、アボート・コードは、例えば２５５（その他）に設定され、トランザクション・アボートＰＳＷにおける条件コードは、例えば３に設定される（再試行しない）。他のアボート・コード及び条件コードも可能である。
モデル依存のタイムアウトが存在しない場合、処理は、第２のオペランドの再フェッチ（ステップ１０１６）及び第２のオペランドの検査（問い合わせ１０１８）を続行する。見られるように、例として、例えば第２のオペランドが負の値になるまで、第２のオペランドが０になるまで、割り込みが保留状態になるまで、又はモデル依存のタイムアウトまで、遅延が続行する。これによりＣＴＥＮＤ命令の処理が終了する。
ストレージ・アクセス順序付け及びブロック・コンカレンシの目的のため、第２のオペランドは、正であるときにフェッチされないと考えられる。しかしながら、その符号に関係なく、オペランドに関して、アクセス例外が認識される。
上記の例において、モデル依存の間隔は時間間隔であるが、他の例では、命令の数又は他のタイプの間隔など、時間間隔以外のものであってもよい。さらに、問い合わせは間隔を超過したかどうかであるが、更に別の実施形態においては、等しい（equal）、より小さい（小なり、less than）等といった他の操作を用いてもよい。多くの変形が可能である。
制約なしトランザクション実行モードで実行されているプロセッサが、別のＣＰＵ又はＩ／Ｏサブシステムによって変更されたストレージ位置を検査するのを可能にするＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令が、上記に詳細に説明され、検査されたデータに基づいて、トランザクション実行を終了すること、アボートすること、又は終了／アボートの決定を一時的に遅延させることが可能である。ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の一部である条件付きトランザクション終了ファシリティは、１つのＣＰＵ上のトランザクション実行が、ストア競合に起因してトランザクションがアボートされることなく、別のＣＰＵ又はＩ／Ｏサブシステムによって行われるストアに影響を及ぼし得る機構を提供する。
一態様において、実行時に、符号付きの値に関して命令により指定されるメモリ・オペランド（例えば、第２のオペランド）を絶えず試験する命令（例えば、ＣＴＥＮＤ）が与えられる。符号付きの値が第１の値（例えば、負の値）を有することに基づいて、トランザクションがアボートされ、トランザクション・ストア・データが廃棄される。さらに、符号付きの値が第２の値（例えば、０）を有することに基づいて、トランザクションが終了し、トランザクション・ストア・データがメモリに格納される。さらに、符号付きの値が第３の値（例えば、正の値）を有することに基づいて、符号付きの値が第１の値若しくは第２の値になるまで、又はモデル依存の間隔との所定の関係を満たす（例えば、間隔を超過する）といった所定のアクションの発生まで、トランザクションのアボート又は終了が遅延される。他の所定のアクションも可能である。
一実施形態において、ＣＴＥＮＤ命令は、プロセッサとＩ／Ｏサブシステムとの間で共有されるメモリ位置の検査に基づいて、トランザクションを条件付きで終了し、他のプロセッサは、トランザクション方式で実行されていることも又はいないこともある。一般的には、トランザクション実行モードにおいてＣＰＵにより検査されているメモリ位置へのストアにより、トランザクションがアボートされるが、ＣＴＥＮＤは、競合を理由としてアボートが認識されないという点が異なる。
更に別の実施形態において、命令によりフェッチされる第２のオペランドが正の値であるとき、これを用いて、予想される遅延の期間の表示を与えることができる。例えば、ＣＰＵ１がＣＴＥＮＤを実行し、ＣＰＵ２は、そのシリアル化処理の完了を待つことが可能である。ＣＰＵ２は、ＣＰＵ１のＣＴＥＮＤの第２のオペランドの記憶位置に繰り返しストアを行い、その予想される遅延（例えば、５ミリ秒内に行われる、４、３、２、１・・・ミリ秒内に行われる）を指し示すことができる。ＣＰＵ２がタイムリーな方法で終わらないであろうとＣＰＵ１が理解した場合、ＣＰＵ１は、待つことなく、ＣＴＥＮＤを直ちに終了させることができる。他の例及び／又は変形も可能である。
１つ又は複数の態様において、トランザクション処理において用いられることも又は用いられないこともある、条件付き命令終了（conditional instruction end）ファシリティが提供される。このファシリティは、例えば、命令のオペランドが特定の値に達するまで、完了を遅延させることができる単一命令を含む。一例において、オペランドは、命令により明示的に定められ、別の実施形態においては、オペランドは、暗黙指定される。図１３〜図１５を参照して、条件付き命令終了ファシリティと関連した論理の一実施形態を説明する。
図１３を参照すると、プロセッサが、条件付き命令終了操作を指定するためのオペコード（１１０２）と、この例では、オペランドを提供するための１つ又は複数のフィールド（１１０４）とを含む、マシン命令を取得する（例えば、受け取る、提供される、又は他の方法で得る）（ステップ１１０）。一実施形態において、１つ又は複数のフィールドは、メモリ内のオペランドの位置を提供する。例えば、１つ又は複数のフィールドは、インデックス・フィールド、ベース・フィールド、第１の変位フィールド、及び第２の変位フィールドを含み、インデックス・フィールド及びベース・フィールドの１つ又は複数により指定されたレジスタの内容を、第２の変位フィールド及び第１の変位フィールドの連結に付加して、オペランドの記憶位置を提供する。
次に、プロセッサは、マシン命令を実行する（ステップ１１１０）。一実施形態において、図１４を参照すると、実行は、オペランドを取得すること（例えば、オペランドを記憶位置からフェッチすること）を含む（ステップ１１２０）。オペランドが、ある値と所定の関係を有するかどうかについて判断を行う（問い合わせ１１２２）。一実施形態において、所定の関係は、等しいことを含み、値は０である。しかしながら、他の関係及び／又は値を用いることもできる。オペランドが値（例えば、オペランド＝０）と所定の関係を有することに基づいて、命令の実行が、プロセッサにより完了する（ステップ１１２４）。
しかしながら、オペランドが値と所定の関係を有していないことに基づいて（問い合わせ１１２２）、命令の完了が遅延される（ステップ１１２６）。従って、オペランドを再取得し（ステップ１１２０）、処理は値のチェックを続行する。つまり、この実施形態において、オペランドが値に設定されるまで、命令はスピンする。
図１５を参照して、更に別の実施形態を説明する。この実施形態において、プロセッサは、オペランドを取得し（オペランドをメモリからフェッチし）（ステップ１１５０）、オペランドが、ある値（例えば、０）と所定の関係（例えば、等しい）を有するかどうかについて、判断を行う（問い合わせ１１５２）。オペランドが、値と所定の関係を有する場合、命令の実行は完了する（ステップ１１５４）。一例において、条件コードが０に設定される。更に別の実施形態において、命令は、トランザクションの部分であるか又はトランザクションと関連付けられており、命令の完了は、トランザクションも終了させる。トランザクションの終了の際、１つの特定の実施形態において、トランザクションにより行われるストア・アクセスがコミットされ、トランザクション・ネスト化深さが０に設定される。
問い合わせ１１５２に戻ると、オペランドが値と所定の関係を有していない場合、一実施形態において、オペランドが値と別の関係を有するかどうかについて、さらなる判断を行う（問い合わせ１１５６）。例えば、オペランドが０より大きいかどうかについて、判断を行う。オペランドが０より大きい場合、命令の完了は遅延され（ステップ１１５８）、処理は、オペランドの再フェッチを続行する（ステップ１１５０）。命令がトランザクションの部分であるか又はトランザクションと関連付けられている１つの特定の実施形態において、命令の完了の遅延は、トランザクションの完了も遅延させる。
問い合わせ１１５６に戻ると、例えば、オペランドが０より小さい（すなわち、オペランドは値と所定の関係を有していない又は値と別の関係を有する）場合、命令は早期に終了する（ステップ１１６０）。命令がトランザクションの部分であるか又はトランザクションと関連付けられている一実施形態において、トランザクションはアボートされ、一例において、トランザクション・アボート・プログラム状況ワード（ＰＳＷ）における条件コードが所定の値に設定される。
種々の実施形態が上述されたが、１つ又は複数の態様は、トランザクション処理を含むことも又は含まないこともある他の実施形態に関連し得る。例えば、ロック命令又はファシリティは、本明細書で説明される態様の１つ又は複数を含むことができる。多くの他の可能性が存在する。
本明細書で用いられる場合、ストレージ、中央ストレージ、主ストレージ、メモリ及び主メモリは、慣例によって暗黙的に又は明示的に、特に断りのない限り、交換可能に用いられる。
図１６を参照すると、一例において、コンピュータ・プログラム製品１２００は、例えば、１つ又は複数の実施形態を提供し、容易にするように、その上にコンピュータ可読プログラム・コード手段、論理及び／又は命令１２０４を格納するための、１つ又は複数の一時的でないコンピュータ可読ストレージ媒体１２０２を含む。
本発明は、システム、方法、及び／又はコンピュータ・プログラム製品とすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令をその上に有するコンピュータ可読ストレージ媒体を含むことができる。
コンピュータ可読ストレージ媒体は、命令実行デバイスにより使用するための命令を保持及び格納することができる有形デバイスとすることができる。コンピュータ可読ストレージ媒体は、例えば、これらに限定されるものではないが、電子記憶装置、磁気記憶装置、光学記憶装置、電磁気記憶装置、半導体記憶装置、又は上記のいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例の非網羅的なリストとして、以下のもの、即ち、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク型読み出し専用メモリ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリ・スティック、フロッピー・ディスク、パンチカード又は命令がその上に記録された溝の中の隆起構造などの機械的にエンコードされるデバイス、及び上記のいずれかの適切な組み合わせが挙げられる。本明細書で用いられる場合、コンピュータ可読ストレージ媒体は、電波若しくは他の自由に伝搬する電磁波、導波管若しくは他の伝送媒体を介して伝搬する電磁波（例えば、光ファイバ・ケーブルの中を通る光パルス）、又は配線を介して伝送される電気信号などの、一時的な信号自体と解釈されるべきではない。
本明細書に記載されるコンピュータ可読プログラム命令は、コンピュータ可読ストレージ媒体からそれぞれのコンピューティング／処理デバイスにダウンロードしてもよく、又は、例えば、インターネット、ローカル・エリア・ネットワーク、広域ネットワーク、及び／又は無線ネットワークなどのネットワークを介して外部コンピュータ又は外部ストレージ・デバイスにダウンロードしてもよい。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、及び／又はエッジ・サーバを含むことができる。各コンピューティング／処理デバイス内のネットワーク・アダプタ・カード又はネットワーク・インタフェースが、ネットワークからコンピュータ可読プログラム命令を受け取り、それぞれのコンピューティング／処理デバイス内のコンピュータ可読ストレージ媒体に格納するように、コンピュータ可読プログラム命令を転送する。
本発明の動作を実施するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データとすることができ、又は、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び、「Ｃ」プログラミング言語若しくは類似のプログラミング言語のような従来の手続き型プログラミング言語を含む、１つ又は複数のプログラミング言語の任意の組み合わせで書かれたソース・コード若しくはオブジェクト・コードのいずれかとすることができる。コンピュータ可読プログラム命令は、全体をユーザのコンピュータ上で実行することができ、独立型ソフトウェア・パッケージとして部分的にユーザのコンピュータ上で実行されることができ、一部をユーザのコンピュータ上で実行し、一部を遠隔コンピュータ上で実行することができ、又は全体を遠隔コンピュータ若しくはサーバ上で実行することができる。後者のシナリオにおいては、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続されてもよく、又は、外部コンピュータに対して（例えば、インターネット・サービス・プロバイダを使用してインターネット経由で）接続が行われてもよい。幾つかの実施形態においては、例えばプログラマブル論理回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、又はプログラマブル論理アレイ（ＰＬＡ）を含む電子回路が、本発明の態様を実施するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路を個人化することによって、コンピュータ可読プログラム命令を実行することができる。
本発明の態様は、本明細書において、本発明の実施形態による方法、装置（システム）及びコンピュータ・プログラム製品のフローチャート図及び／又はブロック図を参照して説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図におけるブロックの組み合わせは、コンピュータ可読プログラム命令によって実装できることが理解されるであろう。
これらのコンピュータ可読プログラム命令を、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに与えてマシンを製造し、その結果、コンピュータ又は他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装するための手段を生成するようにすることができる。これらのコンピュータ可読プログラム命令を、コンピュータ、プログラム可能データ処理装置、及び／又は他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読ストレージ媒体内に格納し、その結果、命令をその内部に格納したコンピュータ可読ストレージ媒体が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装する命令を含む製品を含むようにすることもできる。
コンピュータ可読プログラム命令を、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上にロードして、そのコンピュータ、他のプログラム可能装置、又は他のデバイス上で一連の動作ステップを行わせてコンピュータ実装プロセスを生成し、それにより、そのコンピュータ、他のプログラム可能装置、又は他のデバイス上で実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実施するようにすることもできる。
図面内のフローチャート及びブロック図は、本発明の種々の実施形態による、システム、方法及びコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実行するための１つ又は複数の実行可能な命令を含む、モジュール、セグメント又は命令の一部を表すことができる。幾つかの代替的な実施において、ブロック内に記された機能は、図面内に記された順序とは異なる順序で行われることもある。例えば、連続して示された２つのブロックは、関与する機能に応じて、実際には実質的に同時に実行されることもあり、又はこれらのブロックは、ときには逆の順序で実行されることもある。ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組み合わせは、指定された機能又は動作を行う専用ハードウェアベースのシステムにより実装すること、又は専用ハードウェアとコンピュータ命令との組み合わせによって実施することができることにも留意されたい。
上記に加えて、１つ又は複数の態様は、顧客環境の管理を提供するサービス・プロバイダによって供与、提供、配置、管理、サービス等を行うことができる。例えば、サービス・プロバイダは、１又は複数の顧客のために１つ又は複数の態様を実施するコンピュータ・コード及び／又はコンピュータ・インフラストラクチャの作成、保守、サポート等を行うことができる。見返りに、サービス・プロバイダは、例として、予約申し込み及び／又は報酬契約の下で顧客から支払いを受けることができる。付加的に又は代替的に、サービス・プロバイダは、１又は複数の第三者に対する広告内容の販売から支払いを受けることができる。
一態様において、１つ又は複数の実施形態を実施するために、アプリケーションを配備することができる。一例として、アプリケーションの配備は、１つ又は複数の実施形態を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。
更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することができ、そこでは、コードは、コンピューティング・システムと協働して、１つ又は複数の実施形態を実施することができる。
更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、プロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は、１つ又は複数の実施形態を含む。コードは、コンピュータ・システムと協働して、１つ又は複数の実施形態を実施することができる。
種々の実施形態が上述されたが、これらは例にすぎない。例えば、１つ又は複数の実施形態を組み込み、使用するために、他のアーキテクチャのコンピューティング環境を使用することもできる。さらに、異なる命令、命令形式、命令フィールド、及び／又は命令の値を使用することができる。加えて、アボート・コード及び条件コードについての値の例が与えられるが、他の値を用いることができる。さらに、異なる、他の、及び／又は付加的な制限／制約を提供／使用することもできる。多くの変形が可能である。
さらに、他のタイプのコンピューティング環境の利益を得、これを使用することができる。一例として、プログラム・コードを格納及び／又は実行するのに適しており、システム・バスを介してメモリ要素に直接又は間接的に結合された少なくとも２つのプロセッサを含む、データ処理システムを使用することができる。メモリ要素は、例えば、プログラム・コードの実際の実行中に用いられるローカル・メモリ、大容量記憶装置、及び実行中に大容量記憶装置からコードを取り出さなければならない回数を減らすために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリを含む。
入力／出力即ちＩ／Ｏデバイス（これらに限定されるものではないが、キーボード、ディスプレイ、ポインティング・デバイス、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、サムドライブ及び他のメモリ媒体等）は、直接システムに結合することもでき、又は介在するＩ／Ｏコントローラを介してシステムに結合することができる。ネットワーク・アダプタをシステムに結合させて、データ処理システムが、介在する私的ネットワーク又は公衆ネットワークを通じて他のデータ処理システム又は遠隔プリンタ若しくはストレージ・デバイスに結合できるようにすることもできる。モデム、ケーブル・モデム及びイーサネット・カードは、ネットワーク・アダプタの利用可能なタイプのうちのほんの数例である。
図１７を参照すると、これは、１つ又は複数の実施形態を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれる。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（即ち、中央ストレージ）５００２と通信する１つ又は複数のＣＰＵ５００１と、他のコンピュータ若しくはＳＡＮなどとの通信のためのストレージ媒体デバイス５０１１及びネットワーク５０１０に対するＩ／Ｏインターフェースとを含む。ＣＰＵ５００１は、アーキテクチャ化命令セット及びアーキテクチャ化機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、アクセス・レジスタ変換（ＡＲＴ）５０１２を有し、これは、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（ＤＡＴ）５００３により用いられるアドレス空間を選択するためのＡＲＴルックアサイド・バッファ（ＡＬＢ）５０１３を含む。ＤＡＴは、典型的には、変換をキャッシュに入れるための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含み、後でコンピュータ・メモリ５００２のブロックにアクセスしたときにアドレス変換による遅延を必要とせずに済むように変換をキャッシュに入れるための、変換ルックアサイド・バッファ（ＴＬＢ）５００７を含む。典型的には、キャッシュ５００９は、コンピュータ・メモリ５００２とプロセッサ５００１との間で用いられる。キャッシュ５００９は、１つより多くのＣＰＵが利用できる大型キャッシュと、大型キャッシュと各ＣＰＵとの間のより小型で高速な（下位レベルの）キャッシュとを有する階層構造とすることができる。いくつかの実施において、下位レベルのキャッシュは、命令フェッチ及びデータ・アクセスのための個別の下位レベル・キャッシュを提供するように分割される。一実施形態において、ＴＸファシリティについては、トランザクション診断ブロック（ＴＤＢ）５１００及び１つ又は複数のバッファ５１０１を、キャッシュ５００９及びメモリ５００２の１つ又は複数に格納することができる。一例においては、ＴＸモードにおいて、データは最初にＴＸバッファに格納され、ＴＸモードが終了すると（例えば、最外ＴＥＮＤ）、バッファ内のデータは、メモリに格納（コミット）されるか、又は、アボートがある場合、バッファ内のデータが廃棄される。
一実施形態において、命令は、命令フェッチ・ユニット５００４によりメモリ５００２からキャッシュ５００９を介してフェッチされる。命令は、命令デコード・ユニット５００６内でデコードされ（幾つかの実施形態においては他の命令と共に）命令実行ユニット５００８にディスパッチされる。典型的には、幾つかの実行ユニット５００８、例えば、算術演算実行ユニット、浮動小数点実行ユニット及び分岐命令実行ユニットが用いられる。さらに、ＴＸファシリティの一実施形態において、種々のＴＸ制御５１１０を用いることができる。命令は、実行ユニットにより、必要に応じて命令が指定するレジスタ又はメモリからのオペランドにアクセスすることにより実行される。オペランドがメモリ５００２からアクセスされる（ロードされる又はストアされる）場合には、典型的には、ロード／ストア・ユニット５００５が、実行されている命令の制御下でアクセスを取り扱う。命令は、ハードウェア回路若しくは内部マイクロコード（ファームウェア）、又はこの両方の組み合わせにより実行することができる。
ＴＸファシリティの態様によると、プロセッサ５００１は、ＰＳＷ５１０２（例えばＴＸ及び／又はアボートＰＳＷ）、ネスト化深さ５１０４、ＴＤＢＡ５１０６及び１つ又は複数の制御レジスタ５１０８も含む。
既述のように、コンピュータ・システムは、ローカル（又は、主）ストレージ内の情報、並びにアドレス指定、保護、並びに参照及び変更記録を含む。アドレス指定の幾つかの態様は、アドレスの形式、アドレス空間の概念、アドレスの種々のタイプ及び１つのタイプのアドレスが別のタイプのアドレスに変換される方法を含む。主ストレージの一部は、恒久的に割り当てられたストレージ位置を含む。主ストレージは、システムに、直接アドレス可能なデータの高速アクセス・ストレージを提供する。データ及びプログラムの両方とも、これらが処理される前に（入力デバイスから）主ストレージにロードされる。
主ストレージは、キャッシュと呼ばれることがある、１つ又は複数のより小型の高速アクセス・バッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構造の、性能を除いた効果及び別個のストレージ媒体の使用は、一般に、プログラムにより観察することができない。
命令及びデータ・オペランドに対して、別個のキャッシュを維持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は、簡単に言えばライン）と呼ばれる整数境界上の連続バイトで維持される。モデルは、キャッシュ・ラインのサイズをバイト単位で戻すＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ又は命令キャッシュへのストレージのプリフェッチ又はキャッシュからのデータの解放を行うＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令も提供することができる。
ストレージは、ビットの水平の長い文字列として見ることができる。殆どの操作では、ストレージへのアクセスは、左から右への順で進行する。ビットの文字列は、８ビット単位で細分される。この８ビットの単位はバイトと呼ばれ、これは全ての情報形式の基本構成単位である。ストレージ内の各々のバイト位置は、負でない固有の整数により識別され、この整数がバイト位置のアドレス、即ち、簡単にバイト・アドレスである。隣接するバイト位置は連続するアドレスを有し、左端の０から始まって左から右へ順に進行する。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット又は６４ビットである。
情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１グループ分のバイトで伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙的に決定される場合、又は明示的に決定される場合がある。ＣＰＵ操作に使用される場合、バイト・グループはフィールドと呼ばれる。各々のバイト・グループ内において、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて、ビットは、左から右の順に番号付けされる。ｚ／アーキテクチャにおいて、左端のビットを「最上位」ビットと呼び、右端のビットを「最下位」ビットと呼ぶことがある。しかしながら、ビット番号はストレージ・アドレスではない。アドレス指定できるのはバイトだけである。ストレージ内の１つのバイトの個々のビットに対して操作を行うためには、そのバイト全体にアクセスされる。１バイトの中のビットには、（ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて）左から右に０から７までの番号が付けられる。１つのアドレスの中のビットには、２４ビット・アドレスの場合は、８−３１又は４０−６３の番号が付けられ、又は３１ビット・アドレスの場合は、１−３１又は３３−６３の番号が付けられ、又は６４ビット・アドレスの場合は、０−６３の番号が付けられる。一例においては、ビット８−３１及び１−３１は、３２ビット長の記憶位置（例えばレジスタ）にあるアドレスに適用され、一方、ビット４０−６３及び３３−６３は、６４ビット長の記憶位置にあるアドレスに適用される。複数バイトの任意の他の固定長形式において、形式を構成するビットは、０から始まって連続的に番号が付けられる。エラー検出のため、また好ましくは訂正のため、各々のバイト又はバイト・グループと共に１又は複数の検査ビットを伝送することができる。こうした検査ビットは、マシンにより自動的に生成され、プログラムにより直接制御することはできない。ストレージ容量は、バイト数で表現される。ストレージ・オペランド・フィールドの長さが命令のオペコードで暗黙指定される場合、そのフィールドは固定長を有するといわれ、この長さは１バイト、２バイト、４バイト、８バイト又は１６バイトとすることができる。幾つかの命令に対しては、より大きいフィールドが暗黙指定される。ストレージ・オペランドの長さが暗黙指定されず、明示的に指定される場合は、そのフィールドは可変長を有するといわれる。可変長オペランドは、１バイトのインクリメント（又は幾つかの命令では、２バイトの倍数又は他の倍数で）で長さが変化し得る。情報がストレージ内に配置されると、ストレージへの物理的パスの幅が格納されるフィールドの長さより大きい場合であっても、指定したフィールドに含まれているバイト位置の内容のみが置き換えられる。
情報の特定の単位は、ストレージ内の整数境界上にあるべきである。境界は、そのストレージ・アドレスがバイトでの単位の長さの倍数である場合に、情報の単位に対して整数であると呼ばれる。整数境界上にある２バイト、４バイト、８バイト、１６バイト及び３２バイトのフィールドには、特別な名称が与えられる。ハーフワードは、２バイト境界上にある２個の連続したバイトのグループであり、これは命令の基本構成単位である。ワードは、４バイト境界上にある４個の連続したバイトのグループである。ダブルワードは、８バイト境界上にある８個の連続したバイトのグループである。クワッドワードは、１６バイト境界上にある１６個の連続したバイトのグループである。オクトワードは、３２バイト境界上にある３２個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、クワッドワード及びオクトワードを指定するとき、そのアドレスの２進表現では、それぞれ１個、２個、３個、４個又は５個の右端の０ビットを含む。命令は、２バイト整数境界上にあるべきである。殆どの命令のストレージ・オペランドは、境界位置合わせ要件を有さない。
命令及びデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、ストアが後にフェッチされる命令を変更するかどうかに関係なく、プログラムが、後にフェッチされるキャッシュ・ラインに格納される場合、著しい遅延が生じ得る。
一例において、実施形態は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどとも呼ばれる場合があるが、そのいずれも１つ又は複数の実施形態と整合性がある）により実施することができる。図１７を参照すると、１つ又は複数の態様を具体化するソフトウェア・プログラム・コードは、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体デバイス５０１１から、ホスト・システム５０００のプロセッサ５００１によりアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭのようなデータ処理システムと共に使用するための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、又はコンピュータ・メモリ５００２からユーザに分散させても、又はこうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。
ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ）、ＤＶＤ、磁気テープ等）上に作成され格納されたとき、「コンピュータ・プログラム」と呼ばれることが多い。コンピュータ・プログラム媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
図１８は、１つ又は複数の実施形態を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図１８のシステム５０２０は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１つ又は複数のプロセッサ５０２６と、周知の技術に従ってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ及びフラッシュ・メモリのいずれかを含む）又はテープドライブを含むことができる、メモリ５０２５及び長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１つ又は複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。
システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。代替的に、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）又は広域ネットワーク（ＷＡＮ）又はシステム５０２１内のこうした他のコンピュータと関連付けることができ、又は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これら構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。
図１９は、１つ又は複数の実施形態を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つ又は複数のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。
さらに図１９を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、かつ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入力点のとして働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に結合できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１つ又は複数のワークステーション５０４１、５０４２、５０４３、５０４４に直接結合することもできる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＩＢＭ ｅＳｅｒｖｅｒ Ｓｙｓｔｅｍ ｚサーバを用いて実装することができる。
図１８及び図１９を同時に参照すると、１つ又は複数の態様を具体化することができるソフトウェア・プログラム・コード５０３１には、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、又はメモリからユーザ５０５０、５０５１に分散させても、又は、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのメモリ若しくはストレージから他のコンピュータ・システムに分散させてもよい。
代替的に、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラム５０３２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム」と呼ばれることが多い。コンピュータ・プログラム媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、主ストア（主メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。
図２０を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１つ又は複数のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、用いられる可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ」アルゴリズムによって与えられる。プロセッサ・システムの主メモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主ストレージ５０２５は、典型的にはより高速であり、かつ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ５０２５は、オペレーティング・システムによって主ストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。
プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。従って、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ命令は、典型的には固定長であり、ＣＩＳＣ命令は、典型的には可変長である。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作又は分岐命令の分岐成立操作により、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すこと又はプログラム内でループすることを可能にする。
典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を用いることができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。
次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令のオペコードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、又は実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。
仮想アドレスは、動的アドレス変換５０６２、及び随意的に、アクセス・レジスタ変換５０６３を用いて、実アドレスに変換される。
プロセッサ５０２６は、典型的には、命令の機能を実行するための１つ又は複数の実行ユニット５０５７、５０５８、５０６０を有する。図２１を参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、及び他のプロセッサ・ユニット５０６５と通信することができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算、減算、乗算、及び除算などの算術演算、並びに、論理積、論理和、及び排他的論理和、ローテート及びシフトのような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及び回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。
例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。
実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納し、ここで第３オペランドは、第３のレジスタであっても又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグ・エンディアン（最下位のバイトが最も高いバイト・アドレスである）、又はリトル・エンディアン（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグ・エンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。
図２２を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、又は他の回路５０７３と通信すること５０８１ができる。
例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、又は（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタの内容とを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロコード、ピココード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。
プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１つ又は複数のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによって、オペランドとして識別されるインプライド・レジスタを用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティにより例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、ベース・レジスタ、索引レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置は、典型的には、特に断りのない限り、主メモリ（主ストレージ）内の記憶位置を意味する。
図２３を参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０２５内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９又は別のメモリ５０２５の記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ５０２５内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９又は別のメモリ５０２５の記憶位置から取得したデータをメモリ５０２５内のターゲット・オペランドの記憶位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がインオーダー式に実行されたという外観を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、又は他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、かつ、パイプライン処理を順に行って操作をインオーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、及び制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなインオーダー式に実行されたように見えるようにする機能を提供する。
好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つ又は複数の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層構成が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵを含む種々の置換アルゴリズムによって管理することができる。
プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。
Ｉ／Ｏユニット５０５４（図２０）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭによるＳｙｓｔｅｍ ｚのようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。
さらに、他のタイプのコンピューティング環境が、１つ又は複数の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、及びアーキテクチャ化されたレジスタを含む）又はそのサブセットをエミュレートする（例えば、プロセッサ及びメモリを有するネイティブ・コンピュータ・システム上で）エミュレータ（例えば、ソフトウェア又は他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有することができたとしても、エミュレータの１又は複数のエミュレーション機能により、１つ又は複数の実施形態が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令又は操作がデコードされ、適切なエミュレーション機能が構築され、個々の命令又は操作を実施する。
エミュレーション環境においては、ホスト・コンピュータは、例えば、命令及びデータを格納するためのメモリと、メモリから命令をフェッチし、随意的に、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、又はデコード・ユニットにより判断されるように、何らかのタイプの算術演算又は論理演算を実行することを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１つ又は複数のサブルーチンとして実装される。
より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭサーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存の及び将来のＩＢＭメインフレーム・サーバにおいて、及び、ＩＢＭの他のマシン（例えば、Ｐｏｗｅｒ Ｓｙｓｔｅｍｓサーバ及びＳｙｓｔｅｍ ｘサーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ社、Ｉｎｔｅｌ社、ＡＭＤ社などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘ（登録商標）を実行しているマシンにおいて実行することができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘを用いること、並びに、一般に実行がエミュレーション・モードにあるＨｅｒｃｕｌｅｓ、ＵＭＸ、又はＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。
ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１つ又は複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１つ又は複数のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限定されるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行することができる。
エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサの機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチン若しくはドライバにおいて、又は好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。その各々が引用により本明細書に組み入れられる、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」という名称の特許文献１、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献２、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献３、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」という名称の特許文献４、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」という名称の特許文献５、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６及び他の多くを含むがこれらに限定されない、種々のソフトウェア及びハードウェア・エミュレーションの特許は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。
図２４において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（又は、仮想ホスト・プロセッサ）であり、かつ、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とにパーティション化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、かつ、エミュレーション・プロセッサ５０９３は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。
更に別の実施形態において、１つ又は複数の態様は、クラウド・コンピューティングに関する。本開示は、クラウド・コンピューティングについての詳細な説明を含むが、本明細書で述べられる教示の実装は、クラウド・コンピューティング環境に限定されるものではないことが予め理解される。むしろ、本発明の実施形態は、現在知られている又は後に開発される他のいずれかのタイプのコンピューティング環境と併せて実装することができる。
クラウド・コンピューティングは、最小限の管理労力又はサービス・プロバイダとの対話で迅速にプロビジョニング及び解放することができる構成可能なコンピューティング・リソース（例えば、ネットワーク、ネットワーク帯域幅、サーバ、処理、メモリ、ストレージ、アプリケーション、仮想マシン、及びサービス）の共有プールへの、便利なオンデマンドのネットワーク・アクセスを可能にするサービス配信のモデルである。このクラウド・モデルは、少なくとも５つの特徴、少なくとも３つのサービス・モデル、及び少なくとも４つの配備モデルを含むことができる。
特徴は、以下の通りである。
オンデマンド・セルフサービス：クラウド・コンシューマは、必要に応じて、サーバ時間及びネットワーク・ストレージ等のコンピューティング機能を、人間がサービスのプロバイダと対話する必要なく自動的に、一方的にプロビジョニングすることができる。
広範なネットワーク・アクセス：機能は、ネットワーク上で利用可能であり、異種のシン又はシック・クライアント・プラットフォーム（例えば、携帯電話、ラップトップ、及びＰＤＡ）による使用を促進する標準的な機構を通じてアクセスされる。
リソースのプール化：プロバイダのコンピューティング・リソースは、マルチ・テナント・モデルを用いて、異なる物理及び仮想リソースを要求に応じて動的に割り当て及び再割り当てすることにより、複数のコンシューマにサービスを提供するためにプールされる。コンシューマは、一般に、提供されるリソースの正確な位置についての制御又は知識を持たないが、より高レベルの抽象化では位置（例えば、国、州、又はデータセンタ）を特定できる場合があるという点で、位置とは独立しているといえる。
迅速な弾力性：機能は、迅速かつ弾力的に、幾つかの場合自動的に、プロビジョニングして素早くスケール・アウトし、迅速にリリースして素早くスケール・インさせることができる。コンシューマにとって、プロビジョニングに利用可能なこれらの機能は、多くの場合、無制限であり、いつでもどんな量でも購入できるように見える。
サービスの測定：クラウド・システムは、サービスのタイプ（例えば、ストレージ、処理、帯域幅、及びアクティブなユーザ・アカウント）に適した何らかの抽象化レベルでの計量機能を用いることによって、リソースの使用を自動的に制御及び最適化する。リソース使用を監視し、制御し、報告し、利用されるサービスのプロバイダとコンシューマの両方に対して透明性をもたらすことができる。
サービス・モデルは以下の通りである。
Ｓｏｆｔｗａｒｅ ａｓ ａ Ｓｅｒｖｉｃｅ（ＳａａＳ）：クラウド・インフラストラクチャ上で動作しているプロバイダのアプリケーションを使用するために、コンシューマに提供される機能である。これらのアプリケーションは、ウェブ・ブラウザ（例えば、ウェブ・ベースの電子メール）などのシン・クライアント・インターフェースを通じて、種々のクライアント・デバイスからアクセス可能である。コンシューマは、限定されたユーザ固有のアプリケーション構成設定の考え得る例外として、ネットワーク、サーバ、オペレーティング・システム、ストレージ、又は個々のアプリケーション機能をも含めて、基礎をなすクラウド・インフラストラクチャを管理又は制御しない。
Ｐｌａｔｆｏｒｍ ａｓ ａ Ｓｅｒｖｉｃｅ（ＰａａＳ）：プロバイダによってサポートされるプログラミング言語及びツールを用いて生成された、コンシューマが生成した又は取得したアプリケーションを、クラウド・インフラストラクチャ上に配備するために、コンシューマに提供される機能である。コンシューマは、ネットワーク、サーバ、オペレーティング・システム、又はストレージなどの基礎をなすクラウド・インフラストラクチャを管理又は制御しないが、配備されたアプリケーション、及び場合によってはアプリケーション・ホスティング環境構成に対して制御を有する。
Ｉｎｆｒａｓｔｒｕｃｔｕｒｅ ａｓ ａ Ｓｅｒｖｉｃｅ（ＩａａＳ）：コンシューマが、オペレーティング・システム及びアプリケーションを含み得る任意のソフトウェアを配備及び動作させることができる、処理、ストレージ、ネットワーク、及び他の基本的なコンピューティング・リソースをプロビジョニンングするために、コンシューマに提供される機能である。コンシューマは、基礎をなすクラウド・インフラストラクチャを管理又は制御しないが、オペレーティング・システム、ストレージ、配備されたアプリケーションに対する制御、及び場合によってはネットワーク・コンポーネント（例えば、ホストのファイアウォール）選択の限定された制御を有する。
配備モデルは以下の通りである。
プライベート・クラウド：クラウド・インフラストラクチャは、ある組織のためだけに運営される。このクラウド・インフラストラクチャは、その組織又は第三者によって管理することができ、構内又は構外に存在することができる。
コミュニティ・クラウド：クラウド・インフラストラクチャは、幾つかの組織によって共有され、共通の関心事項（例えば、任務、セキュリティ要件、ポリシー、及びコンプライアンス上の考慮事項）を有する特定のコミュニティをサポートする。クラウド・インフラストラクチャは、その組織又は第三者によって管理することができ、構内又は構外に存在することができる。
パブリック・クラウド：クラウド・インフラストラクチャは、一般公衆又は大規模な業界グループに利用可能であり、クラウド・サービスを販売する組織によって所有される。
ハイブリッド・クラウド：クラウド・インフラストラクチャは、固有のエンティティのままであるが、データ及びアプリケーションの移行性を可能にする標準化された又は専用の技術（例えば、クラウド間の負荷分散のためのクラウド・バースティング）によって結び付けられる２つ又はそれより多いクラウド（プライベート、コミュニティ、又はパブリック）の混成物である。
クラウド・コンピューティング環境は、無国籍性、低結合性、モジュール性、及びセマンティック相互運用性に焦点を置くことを指向するサービスである。クラウド・コンピューティングの中心は、相互接続されたノードのネットワークを含むインフラストラクチャである。
ここで図２５を参照すると、クラウド・コンピューティング・ノードの一例の概略図が示される。クラウド・コンピューティング・ノード６０１０は、好適なクラウド・コンピューティング・ノードの単なる一例であり、本明細書で説明される本発明の実施形態の使用又は機能の範囲に対するいずれかの制限を示唆することを意図するものではない。上記に関係なく、クラウド・コンピューティング・ノード６０１０は、本明細書で上述された機能のいずれかを実装及び／又は実施することができる。
クラウド・コンピューティング・ノード６０１０には、他の多数の汎用又は専用コンピューティング・システム環境又は構成で動作可能な、コンピュータ・システム／サーバ６０１２が存在する。コンピュータ・システム／サーバ６０１２と共に用いるのに好適な周知のコンピューティング・システム、環境、及び／又は構成の例としては、これらに限定されるものではないが、パーソナル・コンピュータ・システム、サーバ・コンピュータ・システム、シン・クライアント、シック・クライアント、手持ち式又はラップトップ型デバイス、マルチプロセッサ・システム、マイクロプロセッサ・ベースのシステム、セット・トップ・ボックス、プログラム可能民生電子機器、ネットワークＰＣ、ミニコンピュータ・システム、メインフレーム・コンピュータ・システム、及び、上述のシステム又はデバイス等のいずれかを含む分散型クラウド・コンピューティング環境が含まれる。
コンピュータ・システム／サーバ６０１２は、コンピュータ・システムによって実行される、プログラム・モジュールなどのコンピュータ・システム実行可能命令の一般的な文脈で説明することができる。一般に、プログラム・モジュールは、特定のタスクを実行する又は特定の抽象データ型を実装する、ルーチン、プログラム、オブジェクト、コンポーネント、論理、データ構造などを含むことができる。コンピュータ・システム／サーバ６０１２は、通信ネットワークを通じてリンクされた遠隔処理デバイスによってタスクが実行される分散型クラウド・コンピューティング環境で実施することができる。分散型クラウド・コンピューティング環境において、プログラム・モジュールは、メモリ・ストレージ・デバイスを含む、ローカル及び遠隔両方のコンピュータ・システム・ストレージ媒体に配置することができる。
図２５に示されるように、クラウド・コンピューティング・ノード６０１０のコンピュータ・システム／サーバ６０１２は、汎用コンピューティング・デバイスの形で示される。コンピュータ・システム／サーバ６０１２のコンポーネントは、これらに限定されるものではないが、１つ又は複数のプロセッサ又は処理ユニット６０１６、システム・メモリ６０２８、及びシステム・メモリ６０２８を含む種々のシステム・コンポーネントをプロセッサ６０１６に結合するバス６０１８を含むことができる。
バス６０１８は、メモリ・バス又はメモリ・コントローラ、周辺バス、アクセラレーテッド・グラフィックス・ポート、及び種々のバス・アーキテクチャのいずれかを用いるプロセッサ又はローカル・バスを含む、幾つかのタイプのバス構造のうちのいずれかの１つ又は複数を表す。限定ではなく例としては、このようなアーキテクチャは、業界標準アーキテクチャ（Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ、ＩＳＡ）バス、マイクロ・チャネル・アーキテクチャ（Ｍｉｃｒｏ Ｃｈａｎｎｅｌ Ａｒｃｈｉｔｅｃｔｕｒｅ、ＭＣＡ）バス、Ｅｎｈａｎｃｅｄ ＩＳＡ（ＥＩＳＡ）バス、Ｖｉｄｅｏ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｔａｎｄａｒｄｓ Ａｓｓｏｃｉａｔｉｏｎ（ＶＥＳＡ）ローカル・バス、及びＰｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）バスを含む。
コンピュータ・システム／サーバ６０１２は、典型的には、種々のコンピュータ・システム可読媒体を含む。このような媒体は、コンピュータ・システム／サーバ６０１２がアクセス可能ないずれかの利用可能媒体とすることができ、揮発性媒体及び不揮発性媒体の両方と、取り外し可能媒体及び取り外し不能媒体の両方とを含む。
システム・メモリ６０２８は、ランダム・アクセス・メモリ（ＲＡＭ）６０３０及び／又はキャッシュ・メモリ６０３２など、揮発性メモリの形のコンピュータ・システム可読媒体を含むことができる。コンピュータ・システム／サーバ６０１２は、他の取り外し可能／取り外し不能、揮発性／不揮発性のコンピュータ・システム・ストレージ媒体をさらに含むことができる。単なる例として、取り外し不能の不揮発性磁気媒体（図示されておらず、典型的には「ハードドライブ」と呼ばれる）との間の読み出し及び書き込みのために、ストレージ・システム６０３４を設けることができる。図示されていないが、取り外し可能な不揮発性磁気ディスク（例えば、「フレキシブル・ディスク」）との間の読み出し及び書き込みのための磁気ディスク・ドライブと、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ又は他の光媒体などの取り外し可能な不揮発性光ディスクとの間の読み出し及び書き込みのための光ディスク・ドライブとを設けることができる。このような例においては、それぞれを、１つ又は複数のデータ媒体インターフェースによってバス６０１８に接続することができる。以下でさらに示され説明されるように、メモリ６０２８は、本発明の実施形態の機能を実行するように構成されたプログラム・モジュールの組（例えば、少なくとも１つ）を有する少なくとも１つのプログラム製品を含むことができる。
限定ではなく例として、メモリ６０２８内に、プログラム・モジュール６０４２の組（少なくとも１つ）を有するプログラム／ユーティリティ６０４０、並びにオペレーティング・システム、１つ又は複数のアプリケーション・プログラム、他のプログラム・モジュール、及びプログラム・データを格納することができる。オペレーティング・システム、１つ又は複数のアプリケーション・プログラム、他のプログラム・モジュール、及びプログラム・データ、又はそれらの何らかの組み合わせの各々は、ネットワーキング環境の実装形態を含むことができる。プログラム・モジュール６０４２は、一般に、本明細書で説明される本発明の実施形態の機能及び／又は方法を実行する。
コンピュータ・システム／サーバ６０１２は、キーボード、ポインティング・デバイス、ディスプレイ６０２４等のような１つ又は複数の外部デバイス６０１４；ユーザがコンピュータ・システム／サーバ６０１２と対話することを可能にする１つ又は複数のデバイス；及び／又はコンピュータ・システム／サーバ６０１２が１つ又は複数の他のコンピューティング・デバイスと通信することを可能にするいずれかのデバイス（例えば、ネットワーク・カード、モデムなど）と通信することもできる。このような通信は、入力／出力（Ｉ／Ｏ）インターフェース６０２２を経由して行うことができる。さらにまた、コンピュータ・システム／サーバ６０１２は、ネットワーク・アダプタ６０２０を介して、ローカル・エリア・ネットワーク（ＬＡＮ）、汎用広域ネットワーク（ＷＡＮ）、及び／又はパブリック・ネットワーク（例えば、インターネット）などの１つ又は複数のネットワークと通信することもできる。示されるように、ネットワーク・アダプタ６０２０は、バス６０１８を介して、コンピュータ・システム／サーバ６０１２の他のコンポーネントと通信する。図示されないが、コンピュータ・システム／サーバ６０１２と共に他のハードウェア及び／又はソフトウェア・コンポーネントを使用できることを理解されたい。例としては、これらに限定されるものではないが、マイクロコード、デバイス・ドライバ、冗長処理ユニット、外部のディスク・ドライブ・アレイ、ＲＡＩＤシステム、テープドライブ、及びデータ・アーカイブ・ストレージ・システムなどが含まれる。
ここで図２６を参照すると、例示的なクラウド・コンピューティング環境６０５０が示される。示されるように、クラウド・コンピューティング環境６０５０は、例えば携帯情報端末（ＰＤＡ）又は携帯電話６０５４Ａ、デスクトップ・コンピュータ６０５４Ｂ、ラップトップ・コンピュータ６０５４Ｃ、及び／又は自動車コンピュータ・システム６０５４Ｎなどといった、クラウド・コンシューマによって用いられるローカル・コンピューティング・デバイスと通信することができる、１つ又は複数のクラウド・コンピューティング・ノード６０１０を含む。ノード６０１０は、互いに通信することができる。これらのノードは、上述のようなプライベート・クラウド、コミュニティ・クラウド、パブリック・クラウド、若しくはハイブリッド・クラウド、又はこれらの組み合わせなど、１つ又は複数のネットワークにおいて物理的又は仮想的にグループ化することができる（図示せず）。これにより、クラウド・コンピューティング環境６０５０は、クラウド・コンシューマがローカル・コンピューティング・デバイス上にリソースを保持する必要のないサービスとして、インフラストラクチャ、プラットフォーム、及び／又はソフトウェアを提供することが可能になる。図２６に示されるコンピューティング・デバイス６０５４Ａ−Ｎのタイプは単に例示であることを意図し、コンピューティング・ノード１０及びクラウド・コンピューティング環境６０５０は、いずれのタイプのネットワーク及び／又はネットワーク・アドレス指定可能な接続上でも（例えば、ウェブ・ブラウザを用いて）、いずれのタイプのコンピュータ化された装置とも通信できることを理解されたい。
ここで図２７を参照すると、クラウド・コンピューティング環境６０５０（図２６）によって提供される機能抽象化層の組が示される。図２７に示されるコンポーネント、層、及び機能は単に例示であることを意図し、本発明の実施形態はそれらに限定されないことを予め理解されたい。図示されるように、以下の層及び対応する機能が提供される。
ハードウェア及びソフトウェア層６０６０は、ハードウェア及びソフトウェア・コンポーネントを含む。ハードウェア・コンポーネントの例として、ＩＢＭ（登録商標）ｚＳｅｒｉｅｓシステムを一例とするメインフレームと、ＩＢＭ（登録商標） ｐＳｅｒｉｅｓシステムを一例とするＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ（縮小命令セット・コンピュータ））アーキテクチャ・ベースのサーバと、ＩＢＭ（登録商標） ｘＳｅｒｉｅｓ（登録商標）システムと、ＩＢＭ（登録商標） ＢｌａｄｅＣｅｎｔｅｒ（登録商標）システムと、ストレージ・デバイスと、ネットワーク及びネットワーク・コンポーネントとが含まれる。ソフトウェア・コンポーネントの例として、ＩＢＭ（登録商標） ＷｅｂＳｐｈｅｒｅ（登録商標）アプリケーション・サーバ・ソフトウェアを一例とするネットワーク・アプリケーション・サーバ・ソフトウェアと、ＩＢＭ（登録商標） ＤＢ２（登録商標）データベース・ソフトウェアを一例とするデータベース・ソフトウェアとが含まれる。（ＩＢＭ、ｚＳｅｒｉｅｓ、ｘＳｅｒｉｅｓ、ＢｌａｄｅＣｅｎｔｅｒ、ＷｅｂＳｐｈｅｒｅ、及びＤＢ２は、世界中の多数の管轄区域において登録されているインターナショナル・ビジネス・マシーンズ・コーポレーションの商標である。）
仮想化層６０６２は、抽象化層を提供し、この層により、仮想エンティティの以下の例、すなわち、仮想サーバ、仮想ストレージ、仮想プライベート・ネットワークを含む仮想ネットワーク、仮想アプリケーション及びオペレーティング・システム、並びに仮想クライアントを提供することができる。
一例においては、管理層６０６０は、以下で説明される機能を提供することができる。リソース・プロビジョニングは、クラウド・コンピューティング環境内でタスクを実行するために利用されるコンピューティング・リソース及び他のリソースの動的な調達を提供する。計量及び価格決定は、クラウド・コンピューティング環境内でリソースが利用される際のコスト追跡と、リソースの消費に対する課金又は請求とを提供する。１つの例においては、これらのリソースは、アプリケーション・ソフトウェア・ライセンスを含むことができる。セキュリティは、クラウド・コンシューマ及びタスクに対する識別情報の検証と、データ及び他のリソースに対する保護とを提供する。ユーザ・ポータルは、コンシューマ及びシステム管理者のために、クラウド・コンピューティング環境へのアクセスを提供する。サービス・レベル管理は、要求されるサービス・レベルが満たされるように、クラウド・コンピューティング・リソースの割り当て及び管理を提供する。サービス・レベル・アグリーメント（Ｓｅｒｖｉｃｅ Ｌｅｖｅｌ Ａｇｒｅｅｍｅｎｔ、ＳＬＡ）の計画及び履行は、ＳＬＡに従って将来の要件が予測されるクラウド・コンピューティング・リソースの事前配置及び調達を提供する。
ワークロード層６０６６は、クラウド・コンピューティング環境を利用することができる機能の例を提供する。この層から提供することができるワークロード及び機能の例には、マッピング及びナビゲーション、ソフトウェア開発及びライフサイクル管理、仮想教室教育配信、データ分析処理、及びトランザクション処理が含まれる。
本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図したものではない。本明細書で用いられる場合、単数形「１つの（a）」、「１つの（an）」及び「その（the）」は、文脈が特に明示しない限り、複数形も同様に含むことを意図したものである。「含む（comprise）」及び／又は「含んでいる（comprising）」という用語は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を指示するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
以下の特許請求の範囲に存在する場合、「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、動作及び均等物は、明確に特許請求された他の請求要素と共に機能を実行するための任意の構造体、材料、又は行為を含むことを意図したものである。本発明の説明は、例証及び説明のためだけに提示されたものであり、網羅的であること又は本発明を開示した形態に限定することを意図したものではない。当業者には、本発明の範囲から逸脱しない多くの修正物及び変形物が明らかとなるであろう。実施形態は、本発明の原理及び実際の用途を最もよく説明するため、及び、当業者が、企図した特定の用途に適するように種々の修正を有する種々の実施形態に関して本発明を理解することができるように、選択され記述された。
１００：コンピューティング環境
１０２：中央プロセッサ・コンプレックス（ＣＰＣ）
１０４：プロセッサ・メモリ
１０６：入力／出力（Ｉ／Ｏ）デバイス
１０８：制御ユニット
１１０：中央プロセッサ
１１１：入力／出力（Ｉ／Ｏ）サブシステム
１１２：パーティション
１１４：論理パーティション・ハイパーバイザ
１２０：アプリケーション
１２２：オペレーティング・システム
２００：ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令
２０２、３０２、４０２、５０２、８０２ａ、８０２ｂ：オペコード・フィールド
２０４、３０４、５０４、８０８：ベース・フィールド
２０６、３０６、５０６、８１０、８１２：変位フィールド
２０８、３０８：即値フィールド
３００：ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令
４００：ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＴＥＮＤ）命令
５００：ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ（ＴＡＢＯＲＴ）命令
６００：ネスト化されたトランザクション
７００：トランザクション診断ブロック
７０６：トランザクション・ネスト化深さ（ＴＮＤ）
８００：ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令
１２００：コンピュータ・プログラム製品

Claims (20)

  1. コンピューティング環境においてマシン命令を実行するためのコンピュータ・プログラムであって、
    方法を実施するための、処理回路により実行される命令を含み、前記方法は、
    プロセッサにより、実行のためのマシン命令を取得することであって、前記マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、かつ、条件付き命令終了操作を指定するためのオペコードを有するオペコード・フィールドを含む、取得することと、
    前記プロセッサにより、前記マシン命令を実行することと、
    を含み、前記実行することは、
    オペランドを取得することと、
    前記オペランドがある値に対して所定の関係を有するかどうかについて判断することと、
    前記オペランドが前記値に対して前記所定の関係を有していないと判断することに基づいて、前記取得すること及び前記判断することを繰り返すことと、
    前記オペランドが前記値に対して前記所定の関係を有すると判断することに基づいて、前記命令の実行を完了させることと、
    を含み、
    前記オペランドを取得すること、前記オペランドが前記値に対して前記所定の関係を有するかどうかを判断すること、前記オペランドが前記値に対して前記所定の関係を有していないと判断することに基づいて、前記取得すること及び前記判断することを繰り返すこと、及び前記オペランドが前記値に対して前記所定の関係を有すると判断することに基づいて、前記命令の実行を完了させることは、前記オペコードを有する単一命令の部分として実行される、コンピュータ・プログラム。
  2. 前記オペランドは、符号値を含み、前記所定の関係は等しいことを含み、前記値は０を含み、前記オペランドが０に等しいことに基づいて、前記マシン命令の実行を完了する、請求項１に記載のコンピュータ・プログラム。
  3. 前記オペランドが０に等しくないことに基づいて、前記マシン命令の完了が遅延される、請求項２に記載のコンピュータ・プログラム。
  4. 前記オペランドが０に等しくないことに基づいて、前記方法は、前記オペランドが０より大きいかどうかを判断することをさらに含み、前記オペランドが０より大きいことに基づいて、前記マシン命令の完了を遅延させ、前記オペランドが０より小さいことに基づいて、前記マシン命令を早期に終了させる、請求項３に記載のコンピュータ・プログラム。
  5. 前記マシン命令は、トランザクションの部分として実行され、前記オペランドが０より小さいことに基づいて、前記トランザクションの実行がアボートされる、請求項４に記載のコンピュータ・プログラム。
  6. 前記マシン命令は、トランザクションの部分として実行される、請求項１に記載のコンピュータ・プログラム。
  7. 前記マシン命令は、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令を含み、前記オペランドが前記値と前記所定の関係を有すると判断することに基づいて、前記トランザクションを終了し、トランザクション・ストアをコミットする、請求項６に記載のコンピュータ・プログラム。
  8. 前記マシン命令は、ＣＯＮＤＩＴＩＯＮＡＬ ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令を含み、前記オペランドが前記値と前記所定の関係を有していないが、前記値と別の関係を有すると判断することに基づいて、前記トランザクションの完了を遅延させる、請求項６に記載のコンピュータ・プログラム。
  9. 前記別の関係が、より大きいことを含み、前記値は０を含み、前記オペランドは０より大きく、前記トランザクションの完了が遅延される、請求項８に記載のコンピュータ・プログラム。
  10. 前記オペランドが前記値と前記所定の関係又は前記別の関係を有していず、前記値は０であるが、前記オペランドが０より小さいという点で、前記値と更に別の関係を有すると判断することに基づいて、前記トランザクションをアボートする、請求項８に記載のコンピュータ・プログラム。
  11. コンピューティング環境においてマシン命令を実行するためのコンピュータ・システムであって、
    メモリと、
    前記メモリと通信するプロセッサと、
    を含み、前記コンピュータ・システムは方法を実行するように構成され、前記方法は、
    前記プロセッサにより、実行のためのマシン命令を取得することであって、前記マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、かつ、条件付き命令終了操作を指定するためのオペコードを有するオペコード・フィールドを含む、取得することと、
    前記プロセッサにより、前記マシン命令を実行することと、
    を含み、前記実行することは、
    オペランドを取得することと、
    前記オペランドがある値に対して所定の関係を有するかどうかについて判断することと、
    前記オペランドが前記値に対して前記所定の関係を有していないと判断することに基づいて、前記取得すること及び前記判断することを繰り返すことと、
    前記オペランドが前記値に対して前記所定の関係を有すると判断することに基づいて、前記命令の実行を完了させることと、
    を含み、
    前記オペランドを取得すること、前記オペランドが前記値に対して前記所定の関係を有するかどうかを判断すること、前記オペランドが前記値に対して前記所定の関係を有していないと判断することに基づいて、前記取得すること及び前記判断することを繰り返すこと、及び前記オペランドが前記値に対して前記所定の関係を有すると判断することに基づいて、前記命令の実行を完了させることは、前記オペコードを有する単一命令の部分として実行される、コンピュータ・システム。
  12. 前記オペランドは、符号値を含み、前記所定の関係は等しいことを含み、前記値は０を含み、前記オペランドが０に等しいことに基づいて、前記マシン命令の実行を完了する、請求項１１に記載のコンピュータ・システム。
  13. 前記オペランドが０に等しくないことに基づいて、前記マシン命令の完了が遅延される、請求項１２に記載のコンピュータ・システム。
  14. 前記オペランドが０に等しくないことに基づいて、前記方法は、前記オペランドが０より大きいかどうかを判断することをさらに含み、前記オペランドが０より大きいことに基づいて、前記マシン命令の完了を遅延させ、前記オペランドが０より小さいことに基づいて、前記マシン命令を早期に終了させる、請求項１３に記載のコンピュータ・システム。
  15. 前記マシン命令は、トランザクションの部分として実行され、前記オペランドが０より小さいことに基づいて、前記トランザクションの実行がアボートされる、請求項１４に記載のコンピュータ・システム。
  16. 前記マシン命令は、トランザクションの部分として実行される、請求項１４に記載のコンピュータ・システム。
  17. 前記マシン命令は、条件付きトランザクション終了命令を含み、前記オペランドが前記値と前記所定の関係を有すると判断することに基づいて、前記トランザクションを終了し、トランザクション・ストアをコミットし、かつ、前記オペランドが前記値と前記所定の関係を有していないが、前記値と別の関係を有すると判断することに基づいて、前記トランザクションの完了を遅延させる、請求項１６に記載のコンピュータ・システム。
  18. コンピューティング環境においてマシン命令を実行するための方法であって、
    プロセッサにより実行のためのマシン命令を取得することであって、前記マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、かつ、条件付き命令終了操作を指定するためのオペコードを有するオペコード・フィールドを含む、取得することと、
    前記プロセッサにより、前記マシン命令を実行することと、
    を含み、前記実行することは、
    オペランドを取得することと、
    前記オペランドがある値に対して所定の関係を有するかどうかについて判断することと、
    前記オペランドが前記値に対して前記所定の関係を有していないと判断することに基づいて、前記取得すること及び前記判断することを繰り返すことと、
    前記オペランドが前記値に対して前記所定の関係を有すると判断することに基づいて、前記命令の実行を完了させることと、
    を含み、
    前記オペランドを取得すること、前記オペランドが前記値に対して前記所定の関係を有するかどうかを判断すること、前記オペランドが前記値に対して前記所定の関係を有していないと判断することに基づいて、前記取得及び前記判断を繰り返すこと、及び前記オペランドが前記値に対して前記所定の関係を有すると判断することに基づいて、前記命令の実行を完了させることは、前記オペコードを有する単一命令の部分として実行される、方法。
  19. 前記オペランドは、符号値を含み、前記所定の関係は等しいことを含み、前記値は０を含み、前記オペランドが０に等しいことに基づいて、前記マシン命令の実行を完了する、請求項１に記載の請求項１８に記載の方法。
  20. 前記オペランドが０に等しくないことに基づいて、前記マシン命令の完了が遅延される、請求項１９に記載の方法。
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