JP2017195379A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same capable of preventing oxidation of an electrode containing Ni and thereby preventing deterioration in wettability with solder, and of achieving good electrical contact between the semiconductor substrate and the electrode at low cost.SOLUTION: A semiconductor device 1 comprises: a semiconductor substrate 2; and a rear face electrode 4 formed by sequentially laminating a first metal electrode 41, a second metal electrode 42, and a third metal electrode 43, on the semiconductor substrate 2. The first metal electrode 41 is formed of Ti or a Ti alloy. The second metal electrode 42 is formed of Ni or a Ni alloy. The third metal electrode 43 is an alloy of Ag and at least one or more of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi. A metal film formed of Ag is further provided between the second metal electrode and the third metal electrode.SELECTED DRAWING: Figure 1

Description

本発明は、複数の金属膜を積層して形成した金属電極を備える半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device including a metal electrode formed by stacking a plurality of metal films and a method for manufacturing the same.

電力変換等に用いられる多くの半導体装置では、当該半導体装置の縦方向に電流を流すため、半導体基板の表面及び裏面上に金属電極が形成されている。このような半導体装置を回路基板に実装する方法としては、はんだ付けが簡便な方法として用いられている。はんだ付けによる半導体装置の実装は、例えば、半導体装置の裏面電極とはんだとで合金層を形成することによって、半導体装置と回路基板とを接合させる必要がある。   In many semiconductor devices used for power conversion or the like, metal electrodes are formed on the front and back surfaces of a semiconductor substrate in order to pass a current in the vertical direction of the semiconductor device. As a method of mounting such a semiconductor device on a circuit board, soldering is used as a simple method. For mounting a semiconductor device by soldering, for example, it is necessary to join the semiconductor device and the circuit board by forming an alloy layer with a back electrode of the semiconductor device and solder.

半導体装置の裏面電極には、はんだの主成分であるSnと安定的な合金を形成するNi電極が用いられている。しかし、Niは空気中で容易に酸化し、酸化したNiは、はんだとの接合性が非常に悪い。従って、従来、Ni電極の表面の酸化(以下、表面酸化ともいう)を抑制する種々の方法が提案されている。   A Ni electrode that forms a stable alloy with Sn, which is a main component of solder, is used for the back electrode of the semiconductor device. However, Ni is easily oxidized in the air, and the oxidized Ni has a very poor bondability with the solder. Therefore, conventionally, various methods for suppressing oxidation of the surface of the Ni electrode (hereinafter also referred to as surface oxidation) have been proposed.

例えば、半導体基板上にTi電極、Ni電極、Au電極を順に積層して形成し、Ti電極によって半導体基板と電気的に良好に接続され、Au電極によってNi電極が直接空気に触れて酸化しないように構成された半導体装置が開示されている(例えば、特許文献1,2参照)。   For example, a Ti electrode, a Ni electrode, and an Au electrode are sequentially stacked on a semiconductor substrate, and are electrically connected to the semiconductor substrate by the Ti electrode so that the Ni electrode does not oxidize by direct contact with air by the Au electrode. (See, for example, Patent Documents 1 and 2).

また、Ni電極の表面上にPd/Au積層電極を形成することによって、Ni電極の酸化を防止する方法が開示されている(例えば、特許文献3参照)。   Further, a method for preventing oxidation of the Ni electrode by forming a Pd / Au laminated electrode on the surface of the Ni electrode is disclosed (for example, see Patent Document 3).

また、半導体基板上にAuSi電極、Ti電極、Ni電極、Ag電極を順に積層して形成することによって、Ni電極の酸化を防止する方法が開示されている(例えば、特許文献4参照)。   In addition, a method for preventing oxidation of the Ni electrode by forming an AuSi electrode, a Ti electrode, a Ni electrode, and an Ag electrode on the semiconductor substrate in order is disclosed (for example, see Patent Document 4).

特開平6−77262号公報JP-A-6-77262 特開2011−233643号公報JP 2011-233643 A 特開2007−63042号公報JP 2007-63042 A 特開昭61−220344号公報JP-A-61-220344

特許文献1,2では、Ni電極の表面上にAu電極を形成しており、Ni電極の酸化を防止する機能を有している。しかし、Auは、近年の需要の高まりから価格が非常に高い(高コスト)という問題がある。   In Patent Documents 1 and 2, an Au electrode is formed on the surface of the Ni electrode, and has a function of preventing oxidation of the Ni electrode. However, Au has a problem that the price is very high (high cost) due to the recent increase in demand.

また、特許文献3では、Ni電極の表面上にPd/Au電極を形成しており、Au電極のみを形成する場合と同様、Ni電極の酸化を防止する機能を有している。しかし、Au電極のみを用いる場合と比較するとAuの使用量を少なくすることができるが、Auを消費することに変わりはなく、高コストが問題となる。また、Pdは、Auよりも安価であるものの価格が高い。   In Patent Document 3, the Pd / Au electrode is formed on the surface of the Ni electrode, and has the function of preventing the oxidation of the Ni electrode as in the case of forming only the Au electrode. However, compared with the case where only the Au electrode is used, the amount of Au used can be reduced, but the consumption of Au remains unchanged, and high cost becomes a problem. Moreover, although Pd is cheaper than Au, the price is high.

また、特許文献4では、Ni電極の表面上にAg電極を形成しており、Ag電極の形成後すぐにはんだ付けを行えばNi電極の表面酸化に対して必要最低限の効果が得られる(Ni電極の酸化をある程度抑制することができる)。しかし、積層した各電極の最表面がAg電極である場合において、硫黄濃度が高い環境等に放置する(曝される)時間が長いと、Agが硫化しやすいことからAg電極の表面が硫化Agとなり、はんだとの濡れ性を悪化させてしまう。また、Agは、酸素に対するバリア性能が乏しいため、Ag電極形成後に酸素が存在する雰囲気で熱処理を行うと、Ag電極を透過した酸素によってNi電極の表面が酸化してしまうことが分かっている。その結果、はんだの濡れ性が悪化するという問題がある。   Further, in Patent Document 4, an Ag electrode is formed on the surface of a Ni electrode, and if soldering is performed immediately after the formation of the Ag electrode, the minimum necessary effect on the surface oxidation of the Ni electrode can be obtained ( The oxidation of the Ni electrode can be suppressed to some extent). However, in the case where the outermost surface of each laminated electrode is an Ag electrode, if the time for leaving (exposed) in an environment with a high sulfur concentration is long, Ag is easily sulfided. As a result, the wettability with the solder is deteriorated. Further, since Ag has poor barrier performance against oxygen, it is known that when heat treatment is performed in an atmosphere in which oxygen exists after the formation of the Ag electrode, the surface of the Ni electrode is oxidized by oxygen that has passed through the Ag electrode. As a result, there is a problem that the wettability of the solder deteriorates.

本発明は、これらの問題を解決するためになされたものであり、Niを含む電極の酸化を防止してはんだとの濡れ性を悪化させず、かつ半導体基板と電極との間で電気的に良好な接触を得ることを低コストで実現することが可能な半導体装置およびその製造方法に関する。   The present invention has been made to solve these problems, and prevents oxidation of the electrode containing Ni without deteriorating the wettability with the solder, and electrically between the semiconductor substrate and the electrode. The present invention relates to a semiconductor device capable of realizing good contact at low cost and a method for manufacturing the same.

上記の課題を解決するために、本発明による半導体装置は、半導体基板と、半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極とを備え、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であり、第2金属電極と第3金属電極との間にAgからなる金属膜をさらに備える。   In order to solve the above problems, a semiconductor device according to the present invention includes a semiconductor substrate, a metal electrode formed by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate. The first metal electrode is Ti or Ti alloy, the second metal electrode is Ni or Ni alloy, and the third metal electrode is Ag, Pd, Ni, Cu, Mg, Zn, Nd, It is an alloy with at least one of Sn and Bi, and further includes a metal film made of Ag between the second metal electrode and the third metal electrode.

また、本発明による半導体装置は、半導体基板と、半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極とを備え、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上とのAgを主成分とする合金である。   A semiconductor device according to the present invention includes a semiconductor substrate, and a metal electrode formed by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate, the first metal electrode Is Ti or Ti alloy, the second metal electrode is Ni or Ni alloy, and the third metal electrode is Ag and at least one of Pd, Ni, Mg, Zn, Nd, Sn, and Bi It is an alloy mainly composed of Ag as described above.

また、本発明による半導体装置は、半導体基板と、半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極と、はんだを介して金属電極と接合された回路基板とを備え、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金である。   The semiconductor device according to the present invention includes a semiconductor substrate, a metal electrode formed by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate, and a metal electrode via solder. And the first metal electrode is Ti or Ti alloy, the second metal electrode is Ni or Ni alloy, and the third metal electrode is Ag, Pd, Ni, Mg , Zn, Nd, Sn, and Bi.

また、本発明による半導体装置の製造方法は、(a)半導体基板を準備する工程と、(b)半導体基板の表面上に表面電極を形成する工程と、(c)半導体基板の裏面上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して裏面電極を形成する工程と、(d)表面電極にプローブを接触させて大気中において0℃から180℃までの温度範囲で電気特性検査を行う工程とを備え、工程(b)において、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金である。   Further, the method of manufacturing a semiconductor device according to the present invention includes (a) a step of preparing a semiconductor substrate, (b) a step of forming a surface electrode on the surface of the semiconductor substrate, and (c) on the back surface of the semiconductor substrate. A step of sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode to form a back electrode; and (d) a temperature from 0 ° C. to 180 ° C. in the atmosphere by bringing a probe into contact with the front electrode. In the step (b), the first metal electrode is Ti or Ti alloy, the second metal electrode is Ni or Ni alloy, and the third metal electrode is An alloy of Ag and at least one or more of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi.

また、本発明による半導体装置の製造方法は、(a)半導体基板を準備する工程と、(b)半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して金属電極を形成する工程とを備え、工程(b)において、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であり、第2金属電極と第3金属電極との間にAgからなる金属膜をさらに形成する。   According to another aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: (a) preparing a semiconductor substrate; and (b) sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate. Forming a metal electrode, and in step (b), the first metal electrode is Ti or a Ti alloy, the second metal electrode is Ni or a Ni alloy, and the third metal electrode is Ag. And an alloy of at least one of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi, and further comprising a metal film made of Ag between the second metal electrode and the third metal electrode. Form.

また、本発明による半導体装置の製造方法は、(a)半導体基板を準備する工程と、(b)半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して金属電極を形成する工程とを備え、工程(b)において、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上とのAgを主成分とする合金である。   According to another aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: (a) preparing a semiconductor substrate; and (b) sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate. Forming a metal electrode, and in step (b), the first metal electrode is Ti or a Ti alloy, the second metal electrode is Ni or a Ni alloy, and the third metal electrode is Ag. And at least one of Pd, Ni, Mg, Zn, Nd, Sn, and Bi.

本発明によると、半導体装置は、半導体基板と、半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極とを備え、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であり、第2金属電極と第3金属電極との間にAgからなる金属膜をさらに備えるため、Niを含む電極の酸化を防止してはんだとの濡れ性を悪化させず、かつ半導体基板と電極との間で電気的に良好な接触を得ることを低コストで実現することが可能となる。   According to the present invention, a semiconductor device includes a semiconductor substrate, and a metal electrode formed by sequentially stacking a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate. Is Ti or Ti alloy, the second metal electrode is Ni or Ni alloy, and the third metal electrode is Ag and Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi It is an alloy of at least one or more, and further includes a metal film made of Ag between the second metal electrode and the third metal electrode, so that oxidation of the electrode containing Ni is prevented and wettability with the solder is deteriorated. In addition, it is possible to achieve an electrical good contact between the semiconductor substrate and the electrode at a low cost.

また、半導体装置は、半導体基板と、半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極とを備え、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上とのAgを主成分とする合金であるため、Niを含む電極の酸化を防止してはんだとの濡れ性を悪化させず、かつ半導体基板と電極との間で電気的に良好な接触を得ることを低コストで実現することが可能となる。   The semiconductor device includes a semiconductor substrate, and a metal electrode formed by sequentially stacking a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate, and the first metal electrode includes Ti Or a Ti alloy, the second metal electrode is Ni or a Ni alloy, and the third metal electrode is made of Ag and at least one of Pd, Ni, Mg, Zn, Nd, Sn, and Bi. Since it is an alloy containing Ag as a main component, oxidation of the electrode containing Ni is prevented, wettability with the solder is not deteriorated, and good electrical contact is obtained between the semiconductor substrate and the electrode. It can be realized at low cost.

また、半導体装置は、半導体基板と、半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極と、はんだを介して金属電極と接合された回路基板とを備え、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であるため、Niを含む電極の酸化を防止してはんだとの濡れ性を悪化させず、かつ半導体基板と電極との間で電気的に良好な接触を得ることを低コストで実現することが可能となる。   Further, the semiconductor device is joined to the metal electrode via a semiconductor substrate, a metal electrode formed by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate, and solder. The first metal electrode is Ti or Ti alloy, the second metal electrode is Ni or Ni alloy, and the third metal electrode is Ag, Pd, Ni, Mg, Zn, Since it is an alloy with at least one of Nd, Sn, and Bi, oxidation of the electrode containing Ni is prevented, so that the wettability with the solder is not deteriorated, and electrical property between the semiconductor substrate and the electrode is reduced. It is possible to achieve good contact at low cost.

また、半導体装置の製造方法は、(a)半導体基板を準備する工程と、(b)半導体基板の表面上に表面電極を形成する工程と、(c)半導体基板の裏面上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して裏面電極を形成する工程と、(d)表面電極にプローブを接触させて大気中において0℃から180℃までの温度範囲で電気特性検査を行う工程とを備え、工程(b)において、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であるため、Niを含む電極の酸化を防止してはんだとの濡れ性を悪化させず、かつ半導体基板と電極との間で電気的に良好な接触を得ることを低コストで実現することが可能となる。   In addition, a method for manufacturing a semiconductor device includes: (a) a step of preparing a semiconductor substrate; (b) a step of forming a surface electrode on the surface of the semiconductor substrate; and (c) a first metal on the back surface of the semiconductor substrate. A step of laminating an electrode, a second metal electrode, and a third metal electrode in order to form a back electrode; and (d) contacting the probe with the front electrode to conduct electricity in the temperature range from 0 ° C. to 180 ° C. in the atmosphere. A step of performing characteristic inspection, wherein in step (b), the first metal electrode is Ti or a Ti alloy, the second metal electrode is Ni or a Ni alloy, and the third metal electrode is Ag. Since it is an alloy with at least one of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi, oxidation of the electrode containing Ni is prevented and wettability with the solder is not deteriorated, and Electrically good between semiconductor substrate and electrode It is possible to realize a low cost to obtain a Do contact.

また、半導体装置の製造方法は、(a)半導体基板を準備する工程と、(b)半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して金属電極を形成する工程とを備え、工程(b)において、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であり、第2金属電極と第3金属電極との間にAgからなる金属膜をさらに形成するため、Niを含む電極の酸化を防止してはんだとの濡れ性を悪化させず、かつ半導体基板と電極との間で電気的に良好な接触を得ることを低コストで実現することが可能となる。   In addition, the semiconductor device manufacturing method includes: (a) a step of preparing a semiconductor substrate; and (b) a first metal electrode, a second metal electrode, and a third metal electrode stacked on the semiconductor substrate in order. In the step (b), the first metal electrode is Ti or Ti alloy, the second metal electrode is Ni or Ni alloy, and the third metal electrode is Ag and Pd. , Ni, Cu, Mg, Zn, Nd, Sn, and Bi, in order to further form a metal film made of Ag between the second metal electrode and the third metal electrode In addition, it is possible to realize at low cost that the electrode containing Ni is prevented from being oxidized and the wettability with the solder is not deteriorated and that an electrical good contact is obtained between the semiconductor substrate and the electrode. .

また、半導体装置の製造方法は、(a)半導体基板を準備する工程と、(b)半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して金属電極を形成する工程とを備え、工程(b)において、第1金属電極は、TiまたはTi合金であり、第2金属電極は、NiまたはNi合金であり、第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上とのAgを主成分とする合金であるため、Niを含む電極の酸化を防止してはんだとの濡れ性を悪化させず、かつ半導体基板と電極との間で電気的に良好な接触を得ることを低コストで実現することが可能となる。   In addition, the semiconductor device manufacturing method includes: (a) a step of preparing a semiconductor substrate; and (b) a first metal electrode, a second metal electrode, and a third metal electrode stacked on the semiconductor substrate in order. In the step (b), the first metal electrode is Ti or Ti alloy, the second metal electrode is Ni or Ni alloy, and the third metal electrode is Ag and Pd. , Ni, Mg, Zn, Nd, Sn, and Bi, which is an alloy mainly composed of Ag and at least one of Bi, prevents oxidation of Ni-containing electrodes and deteriorates wettability with solder. In addition, it is possible to achieve an electrical good contact between the semiconductor substrate and the electrode at a low cost.

本発明の実施の形態1による半導体装置の断面の一例を示す図である。It is a figure which shows an example of the cross section of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態1による半導体装置の裏面電極部分の断面の一例を示す図である。It is a figure which shows an example of the cross section of the back surface electrode part of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態1による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態1による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態1による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態1による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態1による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態1によるはんだ濡れ性試験の結果の一例を示す図である。It is a figure which shows an example of the result of the solder wettability test by Embodiment 1 of this invention. 本発明の実施の形態2による半導体装置の裏面電極部分の断面の一例を示す図である。It is a figure which shows an example of the cross section of the back surface electrode part of the semiconductor device by Embodiment 2 of this invention. 本発明の実施の形態3による半導体装置の断面の一例を示す図である。It is a figure which shows an example of the cross section of the semiconductor device by Embodiment 3 of this invention. 本発明の実施の形態3による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 3 of this invention. 本発明の実施の形態3による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 3 of this invention. 本発明の実施の形態3による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 3 of this invention. 本発明の実施の形態3による半導体装置の製造工程の一例を示す図である。It is a figure which shows an example of the manufacturing process of the semiconductor device by Embodiment 3 of this invention.

本発明の実施の形態について、図面に基づいて以下に説明する。   Embodiments of the present invention will be described below with reference to the drawings.

<実施の形態1>
まず、本発明の実施の形態1による半導体装置の構成について説明する。
<Embodiment 1>
First, the configuration of the semiconductor device according to the first embodiment of the present invention will be described.

図1は、本実施の形態1による半導体装置1の断面の一例を示す図である。また、図2は、半導体装置1の裏面電極4部分を拡大した断面を示す図である。なお、本実施の形態1では、半導体装置1がダイオードである場合を一例として示している。また、以下では、半導体基板2の表面とは表面電極3が形成されている側の面のことをいい、半導体基板2の裏面とは裏面電極4が形成されている側の面のことをいう。   FIG. 1 is a diagram showing an example of a cross section of the semiconductor device 1 according to the first embodiment. FIG. 2 is an enlarged cross-sectional view of the back electrode 4 portion of the semiconductor device 1. In the first embodiment, the case where the semiconductor device 1 is a diode is shown as an example. Hereinafter, the surface of the semiconductor substrate 2 refers to the surface on the side where the surface electrode 3 is formed, and the back surface of the semiconductor substrate 2 refers to the surface on the side where the back electrode 4 is formed. .

図1,2に示すように、半導体装置1は、半導体基板2と、表面電極3と、裏面電極4と、絶縁膜5とを備えている。また、裏面電極4は、半導体基板2の裏面上に、第1金属電極41、第2金属電極42、および第3金属電極43を順に積層して形成している。   As shown in FIGS. 1 and 2, the semiconductor device 1 includes a semiconductor substrate 2, a surface electrode 3, a back electrode 4, and an insulating film 5. The back electrode 4 is formed by sequentially laminating a first metal electrode 41, a second metal electrode 42, and a third metal electrode 43 on the back surface of the semiconductor substrate 2.

半導体基板2としては、Si基板やSiC基板を用いる。半導体基板2における裏面電極4を形成する主面(裏面)側の層は、半導体装置1がダイオードやMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の場合はn型半導体層であり、IGBT(Insulated Gate Bipolar Transistor)の場合はp型半導体層である。   As the semiconductor substrate 2, a Si substrate or a SiC substrate is used. When the semiconductor device 1 is a diode or MOSFET (Metal Oxide Semiconductor Field Effect Transistor), the layer on the main surface (back surface) side that forms the back electrode 4 in the semiconductor substrate 2 is an n-type semiconductor layer, and IGBT (Insulated Gate Bipolar). Transistor) is a p-type semiconductor layer.

次に、裏面電極4を構成する第1金属電極41、第2金属電極42、および第3金属電極43について詳細に説明する。   Next, the 1st metal electrode 41, the 2nd metal electrode 42, and the 3rd metal electrode 43 which comprise the back surface electrode 4 are demonstrated in detail.

第1金属電極41は、TiまたはTi合金であり、半導体基板2と裏面電極4との間でオーミック接触を得るために設けられている。また、第1金属電極41は、第2金属電極42とはんだ9(図7参照)とが第2金属電極42の全域で合金を形成した場合において、はんだ9が半導体基板2と接触することを防ぐバリア層としての機能も有している。すなわち、半導体基板2とはんだ9との間で合金層を形成しないようにしているため、半導体基板2とはんだ9とが接触して半導体基板2とはんだ9との間における密着力が低下し、半導体基板2が剥がれてしまうことを防止することができる。   The first metal electrode 41 is made of Ti or a Ti alloy, and is provided for obtaining ohmic contact between the semiconductor substrate 2 and the back electrode 4. Further, the first metal electrode 41 is configured such that when the second metal electrode 42 and the solder 9 (see FIG. 7) form an alloy over the entire area of the second metal electrode 42, the solder 9 comes into contact with the semiconductor substrate 2. It also has a function as a barrier layer to prevent. That is, since an alloy layer is not formed between the semiconductor substrate 2 and the solder 9, the semiconductor substrate 2 and the solder 9 come into contact with each other, and the adhesion between the semiconductor substrate 2 and the solder 9 is reduced. It is possible to prevent the semiconductor substrate 2 from peeling off.

ここで、第1金属電極41の厚さは、20nm以上1000nm以下であることが好ましい。第1金属電極41の厚さが20nmよりも薄い場合は、バリア層としての機能を発揮しない可能性がある。また、第1金属電極41の厚さが1000nmよりも厚い場合は、半導体装置1における縦方向の抵抗が増加して電気特性が低下する。   Here, the thickness of the first metal electrode 41 is preferably 20 nm or more and 1000 nm or less. When the thickness of the first metal electrode 41 is thinner than 20 nm, the function as a barrier layer may not be exhibited. Further, when the thickness of the first metal electrode 41 is thicker than 1000 nm, the vertical resistance in the semiconductor device 1 increases and the electrical characteristics deteriorate.

第2金属電極42は、Niであり、はんだ9に含まれるSnと合金を形成することを目的として設けられている。すなわち、第2金属電極42は、はんだ9と合金を形成することによって裏面電極4と回路基板8(図7参照)とを電気的に接続するとともに、半導体装置1で発生した熱を回路基板8へ逃がす経路を形成している。   The second metal electrode 42 is Ni and is provided for the purpose of forming an alloy with Sn contained in the solder 9. That is, the second metal electrode 42 forms an alloy with the solder 9 to electrically connect the back electrode 4 and the circuit board 8 (see FIG. 7), and also generates heat generated in the semiconductor device 1. A route to escape is formed.

ここで、第2金属電極42の厚さは、200nm以上7000nm以下であることが好ましい。第2金属電極42の厚さが200nmよりも薄い場合は、はんだ付け時に第2金属電極42が全て合金化してしまい、はんだ付け時に不良が発生してはんだ付けを再度行う必要が生じたときには既に第2金属電極42が存在せず、はんだ9との接合ができなくなってしまう(はんだ9と合金を形成することができない)。また、第2金属電極42の厚さが7000nmよりも厚い場合は、半導体基板2と第2金属電極42におけるNiの膨張係数との差によって半導体装置1の反りが大きくなり、半導体装置1の搬送やはんだ付け作業に支障をきたす可能性がある。   Here, the thickness of the second metal electrode 42 is preferably 200 nm or more and 7000 nm or less. When the thickness of the second metal electrode 42 is less than 200 nm, the second metal electrode 42 is entirely alloyed during soldering, and when a defect occurs during soldering and it becomes necessary to perform soldering again, The second metal electrode 42 does not exist, and it becomes impossible to join the solder 9 (an alloy cannot be formed with the solder 9). When the thickness of the second metal electrode 42 is greater than 7000 nm, the warp of the semiconductor device 1 increases due to the difference between the Ni expansion coefficient of the semiconductor substrate 2 and the second metal electrode 42, and the transport of the semiconductor device 1. Or soldering work may be hindered.

第3金属電極43は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上の元素との合金である。第3金属電極43は、第2金属電極42の表面酸化を防止し、裏面電極4におけるはんだ9との濡れ性を向上させるために設けられている。また、Agに対してPd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上を添加すると、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上が第3金属電極43の表面で濃化し、酸素を透過させない機能を発揮する。   The third metal electrode 43 is an alloy of Ag and at least one element of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi. The third metal electrode 43 is provided in order to prevent surface oxidation of the second metal electrode 42 and improve wettability with the solder 9 in the back electrode 4. Further, when at least one of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi is added to Ag, Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi are added. At least one or more of the above is concentrated on the surface of the third metal electrode 43 and exhibits a function of preventing oxygen from permeating.

ここで、第3金属電極43の厚さは、20nm以上500nm以下であることが好ましい。第3金属電極43の厚さが20nmよりも薄い場合は、第2金属電極42の表面酸化を防止する機能を十分に発揮することができない。また、第3金属電極43の厚さが500nmよりも厚い場合は、低コストで半導体装置1を作製することが難しくなる。   Here, the thickness of the third metal electrode 43 is preferably 20 nm or more and 500 nm or less. When the thickness of the third metal electrode 43 is thinner than 20 nm, the function of preventing the surface oxidation of the second metal electrode 42 cannot be sufficiently exhibited. Moreover, when the thickness of the third metal electrode 43 is thicker than 500 nm, it is difficult to manufacture the semiconductor device 1 at low cost.

また、第3金属電極43におけるPd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiから選択された1以上の元素の含有量は、0.1wt%から20wt%であることが好ましい。当該含有量であれば、第2金属電極42の表面酸化の防止および低コスト化の両方を実現するための条件を満たす。   The content of one or more elements selected from Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi in the third metal electrode 43 is preferably 0.1 wt% to 20 wt%. If it is the said content, the conditions for implement | achieving both prevention of the surface oxidation of the 2nd metal electrode 42 and cost reduction are satisfy | filled.

次に、半導体装置1の製造方法について、図3〜図7を用いて説明する。以下では、特に、裏面電極4の製造方法、および半導体装置1と回路基板8との接合方法について説明する。   Next, a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. Below, especially the manufacturing method of the back surface electrode 4, and the joining method of the semiconductor device 1 and the circuit board 8 are demonstrated.

なお、半導体基板2中に形成されるダイオード、バイポーラトランジスタ、MOSFET、あるいはIGBTは、公知の方法によって形成することができる。また、表面電極3についても同様に、公知の方法によって形成することができる。   The diode, bipolar transistor, MOSFET, or IGBT formed in the semiconductor substrate 2 can be formed by a known method. Similarly, the surface electrode 3 can be formed by a known method.

図3において、半導体基板2中にn型半導体、p型半導体、絶縁膜、ポリシリコン等によって、ダイオード、バイポーラトランジスタ、MOSFET、あるいはIGBT等の半導体素子を形成する。   In FIG. 3, a semiconductor element such as a diode, bipolar transistor, MOSFET, or IGBT is formed in a semiconductor substrate 2 by using an n-type semiconductor, a p-type semiconductor, an insulating film, polysilicon, or the like.

次いで、半導体素子を形成した半導体基板2の表面上に表面電極3を形成する。表面電極3は、Al、またはAl−Si、Al−Si−Cu、Al−Cu等であり、スパッタ法や真空蒸着法等によって形成する。   Next, the surface electrode 3 is formed on the surface of the semiconductor substrate 2 on which the semiconductor element is formed. The surface electrode 3 is made of Al, Al—Si, Al—Si—Cu, Al—Cu, or the like, and is formed by a sputtering method, a vacuum evaporation method, or the like.

図4において、半導体基板2が所望の厚さとなるまで、半導体基板2の裏面を研削する。研削方法としては、砥石によって物理的に削る方法、酸によって化学的に削る方法、あるいはこれら2つの方法を組み合わせる方法がある。   In FIG. 4, the back surface of the semiconductor substrate 2 is ground until the semiconductor substrate 2 has a desired thickness. As a grinding method, there are a method of physically shaving with a grindstone, a method of chemically shaving with an acid, or a method of combining these two methods.

図5において、半導体基板2の裏面上に、第1金属電極41、第2金属電極42、および第3金属電極43を順に連続して積層し、裏面電極4を形成する。ここで、連続して積層するとは、半導体基板2を成膜装置(裏面電極4を形成する装置)から一度も取り出さずに、第1金属電極41、第2金属電極42、および第3金属電極43を順に形成することをいう。   In FIG. 5, the first metal electrode 41, the second metal electrode 42, and the third metal electrode 43 are sequentially stacked on the back surface of the semiconductor substrate 2 to form the back electrode 4. Here, “continuous lamination” means that the first metal electrode 41, the second metal electrode 42, and the third metal electrode are not taken out of the semiconductor substrate 2 from the film forming apparatus (the apparatus for forming the back electrode 4). 43 is formed in order.

なお、裏面電極4を形成する前には、半導体基板2の表面に形成されている自然酸化膜や異物等を除去するために、フッ酸処理やアンモニア過水・塩酸過水・硫酸過水処理、あるいはスパッタエッチング処理を施す。   Before the back electrode 4 is formed, hydrofluoric acid treatment, ammonia hydrogen peroxide / hydrochloric acid hydrogen peroxide / sulfuric acid hydrogen peroxide treatment is performed in order to remove a natural oxide film or foreign matters formed on the surface of the semiconductor substrate 2. Alternatively, a sputter etching process is performed.

裏面電極4は、スパッタ法や真空蒸着法によって形成する。このとき、上記の積層構造(第1金属電極41、第2金属電極42、および第3金属電極43からなる積層構造)を形成するために、各金属電極に対応したスパッタターゲットや蒸着源を一つの真空装置(上記の成膜装置と同じ)内に予め配置しておく。このようにすることによって、各金属電極を形成するときに大気曝露することなく、上記の積層構造を形成することができる。仮に、各金属電極を形成するごとに大気曝露を行うと、各金属電極の表面に自然酸化膜が形成され、各金属電極間における密着力の低下、電気特性の悪化、およびはんだ付け時における接合不良が生じる。   The back electrode 4 is formed by sputtering or vacuum deposition. At this time, in order to form the above-described laminated structure (a laminated structure composed of the first metal electrode 41, the second metal electrode 42, and the third metal electrode 43), a sputter target or a vapor deposition source corresponding to each metal electrode is used. It arrange | positions beforehand in one vacuum apparatus (same as said film-forming apparatus). By doing so, the above laminated structure can be formed without exposing to the atmosphere when forming each metal electrode. If each metal electrode is formed and exposed to the atmosphere, a natural oxide film is formed on the surface of each metal electrode, resulting in a decrease in adhesion between each metal electrode, deterioration in electrical characteristics, and bonding during soldering. Defects occur.

第1金属電極41は、当該第1金属電極41の形成中に温度が上昇することによって、半導体基板2とシリサイド層を形成する可能性があるが、ここでは特に問題とならない。   The first metal electrode 41 may form a silicide layer with the semiconductor substrate 2 when the temperature rises during the formation of the first metal electrode 41, but there is no particular problem here.

第2金属電極42は、本実施の形態1ではNiを用いているが、例えばNi−V合金を用いてもよい。Ni−V合金は非磁性体であるため、スパッタターゲットの厚膜化が容易となる。また、磁性体専用のスパッタ装置の磁気回路機構が不要になる等のメリットがある。   The second metal electrode 42 uses Ni in the first embodiment, but may use, for example, a Ni-V alloy. Since the Ni-V alloy is a non-magnetic material, it is easy to increase the thickness of the sputtering target. In addition, there is a merit that a magnetic circuit mechanism of a sputtering apparatus dedicated to a magnetic material becomes unnecessary.

第3金属電極43は、Agを主とする合金層であり、第3金属電極43として予め定められた不純物比率で構成されたスパッタターゲットを使用することによって形成する。なお、第3金属電極43を構成する不純物金属のスパッタターゲットや蒸着源を用意し、予め定められた不純物比率となるように成膜レートを調整した後に、同時に多元スパッタあるいは多元蒸着を行うことによって第3金属電極43を形成するようにしてもよい。   The third metal electrode 43 is an alloy layer mainly composed of Ag, and is formed by using a sputtering target configured with a predetermined impurity ratio as the third metal electrode 43. In addition, by preparing a sputter target or vapor deposition source of the impurity metal constituting the third metal electrode 43 and adjusting the film formation rate so as to have a predetermined impurity ratio, simultaneous multi-source sputtering or multi-source vapor deposition is performed. The third metal electrode 43 may be formed.

裏面電極4の形成中または形成後、真空または不活性ガス中で熱処理を行ってもよい。当該熱処理を行うことによって、各金属電極間における密着力を向上させ、はんだ付け時に接合不良の原因となる金属電極中に微量に含まれる水分等を放出させることができる。   Heat treatment may be performed in a vacuum or an inert gas during or after the back electrode 4 is formed. By performing the heat treatment, it is possible to improve the adhesion between the metal electrodes, and to release moisture contained in a minute amount in the metal electrode that causes bonding failure during soldering.

なお、第2金属電極42と第3金属電極43との間に、Ag層(Agからなる金属膜)を形成するようにしてもよい。この場合、第3金属電極43の厚さを薄くすることができ、裏面電極4の低コスト化に寄与する。   Note that an Ag layer (a metal film made of Ag) may be formed between the second metal electrode 42 and the third metal electrode 43. In this case, the thickness of the third metal electrode 43 can be reduced, which contributes to cost reduction of the back electrode 4.

図6において、半導体装置1の電気特性検査を行う。電気特性検査は、検査用回路(図示せず)に接続されたステージ6上に半導体装置1を載置し、表面電極3に検査用回路に接続されたプローブ7を接触させることによって実施する。また、電気特性検査は、半導体装置1が実際に使用される状況を考慮して、ステージ6の温度を室温から200℃程度まで変化させた条件下で実施する。この場合、電気特性検査は大気中で実施されることが多い。   In FIG. 6, an electrical characteristic inspection of the semiconductor device 1 is performed. The electrical characteristic inspection is performed by placing the semiconductor device 1 on the stage 6 connected to an inspection circuit (not shown) and bringing the probe 7 connected to the inspection circuit into contact with the surface electrode 3. In addition, the electrical characteristic inspection is performed under the condition that the temperature of the stage 6 is changed from room temperature to about 200 ° C. in consideration of the situation where the semiconductor device 1 is actually used. In this case, the electrical property inspection is often performed in the atmosphere.

電気特性検査の後、半導体装置1の外観検査を行う。外観検査は、作業者による目視、あるいは外観検査装置による画像処理によって行われる。   After the electrical characteristic inspection, an appearance inspection of the semiconductor device 1 is performed. The appearance inspection is performed by visual inspection by an operator or image processing by an appearance inspection apparatus.

図7において、半導体装置1と回路基板8とを、はんだ9を用いて接合する。   In FIG. 7, the semiconductor device 1 and the circuit board 8 are joined using solder 9.

例えば、回路基板8上にペーストはんだ(ペースト状のはんだ9)を塗布し、塗布したペーストはんだ上に半導体装置1を載置した後、加熱・冷却することによって接合するようにしてもよい。また、予め加熱した回路基板8上にはんだ9を配置して溶融させた後、溶融した状態のはんだ9上に半導体装置1を載置して冷却することによって接合するようにしてもよい。また、予め加熱した回路基板8上に溶融したはんだ9を塗布した後、半導体装置1を載置して接合するようにしてもよい。   For example, paste solder (paste-like solder 9) may be applied on the circuit board 8, and the semiconductor device 1 may be placed on the applied paste solder, and then bonded by heating and cooling. Alternatively, the solder 9 may be placed on the preheated circuit board 8 and melted, and then the semiconductor device 1 may be placed on the melted solder 9 and cooled to join. Alternatively, the molten solder 9 may be applied on the preheated circuit board 8 and then the semiconductor device 1 may be placed and bonded.

なお、はんだ9は、Snを主成分とし、Ag、Cu、Bi、Sb、P等が含まれている。   The solder 9 is mainly composed of Sn and contains Ag, Cu, Bi, Sb, P, and the like.

第3金属電極43をAgとした場合(例えば、特許文献4参照)、電気特性検査時に大気中において高温熱処理が行われると、第2金属電極42であるNiの表面が酸化され、その後のはんだ付け時に接合不良を発生させることがあった。また、裏面電極4の外観検査時にグレインが成長することによって電極表面が白濁したような状態となり、外観検査で不良判定される問題があった。   When Ag is used for the third metal electrode 43 (see, for example, Patent Document 4), when high-temperature heat treatment is performed in the atmosphere at the time of electrical property inspection, the surface of Ni as the second metal electrode 42 is oxidized, and the subsequent solder In some cases, bonding failure occurred during attachment. In addition, the grain growth during the appearance inspection of the back electrode 4 causes the electrode surface to become clouded, and there is a problem that a defect is determined in the appearance inspection.

一方、本実施の形態1では、第3金属電極43を、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上の元素との合金とすることによって、第3金属電極43の表面にてPd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上が濃化するため、酸素の透過が抑制され、成膜後(第3金属電極43の形成後)の耐熱性能が向上する。   On the other hand, in the first embodiment, the third metal electrode 43 is made of an alloy of Ag and at least one element of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi. Since at least one or more of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi is concentrated on the surface of the third metal electrode 43, the permeation of oxygen is suppressed, and after the film formation (first The heat resistance performance after the formation of the three metal electrodes 43 is improved.

図8は、上記の図3〜図7の構造工程を経て作製された半導体装置1に対してはんだ濡れ性試験を行い、当該はんだ濡れ性試験の結果の一例を示す図である。   FIG. 8 is a diagram illustrating an example of a result of the solder wettability test performed on the semiconductor device 1 manufactured through the structural steps shown in FIGS. 3 to 7.

図8に示すはんだ濡れ性試験は、半導体装置1の裏面電極4におけるはんだ9に対する接合性能を、はんだボールを用いて評価したものである。評価サンプルとして、裏面電極4を形成した直後に、大気中において180℃で30分間加熱した半導体装置1および裏面電極4を用いた。また、裏面電極4を上面とした評価サンプル上にはんだボールを配置し、蟻酸雰囲気中において200℃まで加熱して表面を還元した後、280℃まで加熱してはんだボールを溶融させ、冷却後のはんだボールが濡れ広がった面積を算出した。   The solder wettability test shown in FIG. 8 is an evaluation of the bonding performance of the back electrode 4 of the semiconductor device 1 to the solder 9 using solder balls. As an evaluation sample, the semiconductor device 1 and the back electrode 4 heated at 180 ° C. for 30 minutes in the air immediately after forming the back electrode 4 were used. Further, a solder ball is placed on the evaluation sample with the back electrode 4 as the upper surface, heated to 200 ° C. in a formic acid atmosphere to reduce the surface, heated to 280 ° C. to melt the solder ball, and after cooling The area where the solder ball spreads out was calculated.

図8において、「○印」は、本実施の形態1による第3金属電極43、すなわち、第3金属電極43をAgと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上の元素との合金とした場合における結果を示している。また、「×印」は、本実施の形態1による第3金属電極43をAg(従来例)とした場合における結果を示している。   In FIG. 8, “◯” indicates the third metal electrode 43 according to the first embodiment, that is, the third metal electrode 43 is made of Ag, Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi. The results in the case of an alloy with at least one of these elements are shown. In addition, “x” indicates a result when the third metal electrode 43 according to the first embodiment is Ag (conventional example).

図8に示すように、従来例よりも本実施の形態1による第3金属電極43の方が、高温熱処理を行った場合であってもはんだの濡れ広がり面積が大きいことが分かる。すなわち、本実施の形態1による第3金属電極43の方が従来例よりも、はんだの濡れ性が優れていることを確認した。   As shown in FIG. 8, it can be seen that the third metal electrode 43 according to the first embodiment has a larger solder wetting and spreading area than the conventional example even when the high temperature heat treatment is performed. That is, it was confirmed that the third metal electrode 43 according to the first embodiment has better solder wettability than the conventional example.

以上のことから、本実施の形態1によれば、電気特性検査時に大気中においてステージ6が200℃程度の高温となった状態であっても、第2金属電極42であるNiの表面を酸化させることがない。従って、その後の回路基板8とのはんだ付け時において、接合不良が生じる確率が格段に低下する(はんだとの濡れ性が悪化しない)。また、裏面電極4を外観検査した場合において、裏面電極4の変色(白濁)を抑制することができるため、外観検査時に不良判定されずに、半導体装置1をはんだ接合工程に移行することができる。また、第1金属電極41が半導体基板2に対してオーミック接触(電気的に良好な接触)を形成することによって、半導体装置1の縦方向に流れる電流にロス(損失)を生じさせない半導体装置1が得られる。また、裏面電極4にはAuが含まれていないため、半導体装置1を低コストで実現することができる。   From the above, according to the first embodiment, the surface of Ni that is the second metal electrode 42 is oxidized even when the stage 6 is at a high temperature of about 200 ° C. in the atmosphere during the electrical property inspection. I will not let you. Accordingly, when soldering to the circuit board 8 thereafter, the probability that a bonding failure will occur is significantly reduced (the wettability with the solder does not deteriorate). Moreover, when the back surface electrode 4 is visually inspected, discoloration (white turbidity) of the back surface electrode 4 can be suppressed, so that the semiconductor device 1 can be transferred to the solder bonding step without being judged as defective during the appearance inspection. . Further, the first metal electrode 41 forms an ohmic contact (electrically good contact) with the semiconductor substrate 2, so that the semiconductor device 1 that does not cause a loss (loss) in the current flowing in the vertical direction of the semiconductor device 1. Is obtained. Further, since the back electrode 4 does not contain Au, the semiconductor device 1 can be realized at low cost.

なお、図7の前に、図1に示すような絶縁膜5を形成しておいてもよい。   Note that an insulating film 5 as shown in FIG. 1 may be formed before FIG.

<実施の形態2>
図9は、本発明の実施の形態2による半導体装置1の裏面電極4部分の断面の一例を示す図である。
<Embodiment 2>
FIG. 9 is a diagram showing an example of a cross section of the back electrode 4 portion of the semiconductor device 1 according to the second embodiment of the present invention.

本実施の形態2による半導体装置1は、半導体基板2と第1金属電極41との間に第4金属電極44を備えることを特徴としている。その他の構成は、実施の形態1と同様であるため、ここでは説明を省略する。なお、図9は、実施の形態1の図3,4を経た後に裏面電極4を形成した状態を示している。以下では、実施の形態1との差異に主眼を置いて説明する。   The semiconductor device 1 according to the second embodiment is characterized in that a fourth metal electrode 44 is provided between the semiconductor substrate 2 and the first metal electrode 41. Other configurations are the same as those in the first embodiment, and thus description thereof is omitted here. FIG. 9 shows a state in which the back electrode 4 is formed after passing through FIGS. 3 and 4 of the first embodiment. In the following, the description will be given focusing on the difference from the first embodiment.

図9に示すように、半導体基板2の裏面上に、第4金属電極44、第1金属電極41、第2金属電極42、および第3金属電極43を順に積層し、裏面電極4を形成する。   As shown in FIG. 9, the fourth metal electrode 44, the first metal electrode 41, the second metal electrode 42, and the third metal electrode 43 are sequentially stacked on the back surface of the semiconductor substrate 2 to form the back electrode 4. .

第1金属電極41は、Ti、V、Cr、Moのうち少なくとも1以上を含んでいる。また、第1金属電極41は、第2金属電極42とはんだ9(図7参照)とが第2金属電極42の全域で合金を形成した場合において、はんだ9が第4金属電極44と接触することを防ぐバリア層の機能も有している。   The first metal electrode 41 includes at least one of Ti, V, Cr, and Mo. The first metal electrode 41 is in contact with the fourth metal electrode 44 when the second metal electrode 42 and the solder 9 (see FIG. 7) form an alloy throughout the entire area of the second metal electrode 42. It also has a barrier layer function to prevent this.

第4金属電極44は、半導体基板2の裏面側の層がp型半導体層である場合、Al、またはAl−Si、Al−Si−Cu、Al−Cu(Alと、SiおよびCuのうちのいずれか1以上との合金)等である。また、第4金属電極44は、半導体基板2の裏面側の層がn型半導体層である場合、NiまたはNi−Siである。このような構成とすることによって、半導体基板2との間で良好なオーミック性能を得ることができる(第4金属電極44が半導体基板2に対してオーミック接触(電気的に良好な接触)を形成することができる)。   When the back side layer of the semiconductor substrate 2 is a p-type semiconductor layer, the fourth metal electrode 44 is Al, or Al—Si, Al—Si—Cu, Al—Cu (of Al, Si and Cu). Alloy with any one or more). The fourth metal electrode 44 is made of Ni or Ni—Si when the back side layer of the semiconductor substrate 2 is an n-type semiconductor layer. With such a configuration, it is possible to obtain good ohmic performance with the semiconductor substrate 2 (the fourth metal electrode 44 forms ohmic contact (electrically good contact) with the semiconductor substrate 2. can do).

ここで、第4金属電極44の厚さは、10nm以上1000nm以下であることが好ましい。第4金属電極44の厚さが10nmよりも薄い場合は、半導体基板2との間で良好なオーミック性能を十分に発揮することができない。また、第4金属電極44の厚さが1000nmよりも厚い場合は、半導体装置1における縦方向の抵抗が増加して電気特性が低下する可能性がある。   Here, the thickness of the fourth metal electrode 44 is preferably 10 nm or more and 1000 nm or less. When the thickness of the fourth metal electrode 44 is thinner than 10 nm, good ohmic performance cannot be sufficiently exhibited with the semiconductor substrate 2. In addition, when the thickness of the fourth metal electrode 44 is thicker than 1000 nm, there is a possibility that the vertical resistance in the semiconductor device 1 increases and the electrical characteristics deteriorate.

第2金属電極42および第3金属電極43は、実施の形態1と同様の方法および材料(組成)で形成する。   Second metal electrode 42 and third metal electrode 43 are formed by the same method and material (composition) as in the first embodiment.

なお、裏面電極4を形成する場合において、実施の形態1では、半導体装置1を成膜装置から取り出すことなく形成することが好ましい。   In the case where the back electrode 4 is formed, in the first embodiment, it is preferable to form the semiconductor device 1 without taking it out of the film forming apparatus.

一方、本実施の形態2では、第4金属電極44の形成後に半導体装置1を一旦成膜装置から取り出し、熱処理後に再び成膜装置に入れてから、第1金属電極41、第2金属電極42、第3金属電極43を連続して形成するようにしてもよい。このように、第4金属電極44の形成後に熱処理を行うことによって、半導体基板2と第4金属電極44との間におけるオーミック性能が安定し、延いては半導体装置1の電気特性が安定する。   On the other hand, in the second embodiment, after the fourth metal electrode 44 is formed, the semiconductor device 1 is once taken out from the film forming apparatus, and after being subjected to heat treatment, is again put into the film forming apparatus, and then the first metal electrode 41 and the second metal electrode 42. The third metal electrode 43 may be formed continuously. As described above, by performing the heat treatment after the formation of the fourth metal electrode 44, the ohmic performance between the semiconductor substrate 2 and the fourth metal electrode 44 is stabilized, and thus the electrical characteristics of the semiconductor device 1 are stabilized.

以上のことから、本実施の形態2によれば、半導体基板2の裏面側の層がp型半導体層またはn型半導体装置のいずれであっても、半導体基板2と裏面電極4との間で良好なオーミック接触を形成することができるため、半導体装置1の電気特性を向上させることができる。   From the above, according to the second embodiment, even if the back side layer of the semiconductor substrate 2 is either a p-type semiconductor layer or an n-type semiconductor device, it is between the semiconductor substrate 2 and the back electrode 4. Since good ohmic contact can be formed, the electrical characteristics of the semiconductor device 1 can be improved.

<実施の形態3>
まず、本発明の実施の形態3による半導体装置の構成について説明する。
<Embodiment 3>
First, the configuration of the semiconductor device according to the third embodiment of the present invention will be described.

図10は、本実施の形態3による半導体装置1の断面の一例を示す図である。   FIG. 10 is a diagram showing an example of a cross section of the semiconductor device 1 according to the third embodiment.

本実施の形態3による半導体装置1では、裏面電極4だけでなく表面電極3も積層して形成されることを特徴としている。すなわち、積層して形成された表面電極3および裏面電極4を、半導体基板2の表面および裏面上に設けることを特徴としている。   The semiconductor device 1 according to the third embodiment is characterized in that not only the back surface electrode 4 but also the front surface electrode 3 are laminated. That is, the front electrode 3 and the back electrode 4 formed by stacking are provided on the front and back surfaces of the semiconductor substrate 2.

図10に示すように、半導体装置1は、半導体基板2と、表面電極3と、裏面電極4と、絶縁膜5とを備えている。   As shown in FIG. 10, the semiconductor device 1 includes a semiconductor substrate 2, a front electrode 3, a back electrode 4, and an insulating film 5.

表面電極3は、半導体基板2の表面上に、第8金属電極34、第5金属電極31、第6金属電極32、および第7金属電極33を順に積層して形成している。   The surface electrode 3 is formed by sequentially stacking an eighth metal electrode 34, a fifth metal electrode 31, a sixth metal electrode 32, and a seventh metal electrode 33 on the surface of the semiconductor substrate 2.

裏面電極4は、半導体基板2の裏面上に、第1金属電極41、第2金属電極42、および第3金属電極43を順に積層して形成している。   The back electrode 4 is formed by sequentially laminating a first metal electrode 41, a second metal electrode 42, and a third metal electrode 43 on the back surface of the semiconductor substrate 2.

第1金属電極41および第5金属電極31は、Ti、V、Cr、Moのうちの少なくとも1以上を含んでいる。   The first metal electrode 41 and the fifth metal electrode 31 include at least one of Ti, V, Cr, and Mo.

第2金属電極42および第6金属電極32は、Niである。   The second metal electrode 42 and the sixth metal electrode 32 are Ni.

第3金属電極43および第7金属電極33は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上の元素との合金である。   The third metal electrode 43 and the seventh metal electrode 33 are an alloy of Ag and at least one element of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi.

第8金属電極34は、Al、またはAl−Si、Al−Si−Cu、Al−Cu等である。   The eighth metal electrode 34 is made of Al, Al-Si, Al-Si-Cu, Al-Cu, or the like.

なお、表面電極3を形成する積層構造と、裏面電極4を形成する積層構造とは、同一の厚さおよび組成である必要はなく、表面電極3および裏面電極4の各々におけるはんだ付けの条件や回路基板8に合った最適な構造であればよい。   Note that the laminated structure for forming the front electrode 3 and the laminated structure for forming the back electrode 4 do not have to have the same thickness and composition, and the soldering conditions in each of the front electrode 3 and the back electrode 4 Any structure that is optimal for the circuit board 8 may be used.

次に、半導体装置1の製造方法について、図11〜図14を用いて説明する。以下では、特に、表面電極3の積層構造の製造方法について説明する。   Next, a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. Below, the manufacturing method of the laminated structure of the surface electrode 3 is demonstrated especially.

なお、半導体基板2中に形成されるダイオード、バイポーラトランジスタ、MOSFET、あるいはIGBTは、公知の方法によって形成することができる。また、裏面電極4は、実施の形態1と同様の方法によって形成することができる。   The diode, bipolar transistor, MOSFET, or IGBT formed in the semiconductor substrate 2 can be formed by a known method. The back electrode 4 can be formed by the same method as in the first embodiment.

表面電極3は、裏面電極4と異なり、金属電極パターンを形成する必要がある。これは、半導体基板2の表面上に表面電極3以外の構造を形成する必要があるためである。   Unlike the back electrode 4, the front electrode 3 needs to form a metal electrode pattern. This is because it is necessary to form a structure other than the surface electrode 3 on the surface of the semiconductor substrate 2.

図11において、半導体基板2中にn型半導体、p型半導体、絶縁膜、ポリシリコン等によって、ダイオード、バイポーラトランジスタ、MOSFET、あるいはIGBT等の半導体素子を形成する。   In FIG. 11, a semiconductor element such as a diode, a bipolar transistor, a MOSFET, or an IGBT is formed in a semiconductor substrate 2 using an n-type semiconductor, a p-type semiconductor, an insulating film, polysilicon, or the like.

次いで、半導体素子を形成した半導体基板2の表面上に第8金属電極34を形成する。第8金属電極34は、スパッタ法や真空蒸着法等によって形成する。   Next, an eighth metal electrode 34 is formed on the surface of the semiconductor substrate 2 on which the semiconductor element is formed. The eighth metal electrode 34 is formed by a sputtering method, a vacuum evaporation method, or the like.

図12において、半導体基板2が所望の厚さとなるまで、半導体基板2の裏面を研削する。   In FIG. 12, the back surface of the semiconductor substrate 2 is ground until the semiconductor substrate 2 has a desired thickness.

次いで、半導体基板2の裏面上に、第1金属電極41、第2金属電極42、および第3金属電極43を順に連続して積層し、裏面電極4を形成する。   Next, the first metal electrode 41, the second metal electrode 42, and the third metal electrode 43 are sequentially stacked on the back surface of the semiconductor substrate 2 to form the back electrode 4.

図13において、半導体基板2の表面上にレジスト10を塗布し、露光および現像によって、所望の金属電極パターンとなるように、レジスト10の抜きパターンを形成する。ここで、レジスト10の抜きパターンとは、後の処理でレジスト10を溶解して除去したときに所望の金属パターンが得られるように形成された、レジスト10のパターンのことをいう。   In FIG. 13, a resist 10 is applied on the surface of the semiconductor substrate 2, and a pattern for removing the resist 10 is formed by exposure and development so that a desired metal electrode pattern is obtained. Here, the extraction pattern of the resist 10 means a pattern of the resist 10 formed so that a desired metal pattern can be obtained when the resist 10 is dissolved and removed in a subsequent process.

レジスト抜きパターンの形成後、第5金属電極31、第6金属電極32、および第7金属電極33を積層して形成する。   After the formation of the resist removal pattern, the fifth metal electrode 31, the sixth metal electrode 32, and the seventh metal electrode 33 are stacked and formed.

図14において、有機溶剤を使用してレジスト10を溶解させ、レジスト10上に形成された第5金属電極31、第6金属電極32、および第7金属電極33を剥離し、所望の金属電極パターンを形成する。   In FIG. 14, the resist 10 is dissolved using an organic solvent, and the fifth metal electrode 31, the sixth metal electrode 32, and the seventh metal electrode 33 formed on the resist 10 are peeled off to obtain a desired metal electrode pattern. Form.

以上のことから、本実施の形態3によれば、半導体装置1の表面側および裏面側のいずれにおいても、回路基板8とはんだ付けによって接合することが可能となる。従って、半導体装置1の電気特性を向上させ、信頼性を向上させることができる。   From the above, according to the third embodiment, it is possible to join to the circuit board 8 by soldering on either the front surface side or the back surface side of the semiconductor device 1. Therefore, the electrical characteristics of the semiconductor device 1 can be improved and the reliability can be improved.

なお、本実施の形態3では、裏面電極4を実施の形態1と同様であるものとして説明したが、実施の形態2による裏面電極4を採用してもよい。この場合、当該裏面電極4は、実施の形態2と同様の方法によって形成することができる。   In the third embodiment, the back electrode 4 is described as being the same as that in the first embodiment, but the back electrode 4 according to the second embodiment may be adopted. In this case, the back electrode 4 can be formed by the same method as in the second embodiment.

また、図14の後、図10に示すような絶縁膜5を形成してもよい。   Further, after FIG. 14, an insulating film 5 as shown in FIG. 10 may be formed.

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。   It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.

1 半導体装置、2 半導体基板、3 表面電極、4 裏面電極、5 絶縁膜、6 ステージ、7 プローブ、8 回路基板、9 はんだ、10 レジスト、31 第5金属電極、32 第6金属電極、33 第7金属電極、34 第8金属電極、41 第1金属電極、42 第2金属電極、43 第3金属電極、44 第4金属電極。   DESCRIPTION OF SYMBOLS 1 Semiconductor device, 2 Semiconductor substrate, 3 Front electrode, 4 Back electrode, 5 Insulating film, 6 Stage, 7 Probe, 8 Circuit board, 9 Solder, 10 Resist, 31 5th metal electrode, 32 6th metal electrode, 33 1st 7 metal electrode, 34 8th metal electrode, 41 1st metal electrode, 42 2nd metal electrode, 43 3rd metal electrode, 44 4th metal electrode.

Claims (10)

半導体基板と、
前記半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極と、
を備え、
前記第1金属電極は、TiまたはTi合金であり、
前記第2金属電極は、NiまたはNi合金であり、
前記第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であり、
前記第2金属電極と前記第3金属電極との間にAgからなる金属膜をさらに備えることを特徴とする、半導体装置。
A semiconductor substrate;
A metal electrode formed by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate;
With
The first metal electrode is Ti or a Ti alloy,
The second metal electrode is Ni or Ni alloy,
The third metal electrode is an alloy of Ag and at least one of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi;
The semiconductor device further comprising a metal film made of Ag between the second metal electrode and the third metal electrode.
半導体基板と、
前記半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極と、
を備え、
前記第1金属電極は、TiまたはTi合金であり、
前記第2金属電極は、NiまたはNi合金であり、
前記第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上とのAgを主成分とする合金であることを特徴とする、半導体装置。
A semiconductor substrate;
A metal electrode formed by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate;
With
The first metal electrode is Ti or a Ti alloy,
The second metal electrode is Ni or Ni alloy,
The semiconductor device, wherein the third metal electrode is an alloy mainly composed of Ag and at least one of Pd, Ni, Mg, Zn, Nd, Sn, and Bi.
半導体基板と、
前記半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して形成した金属電極と、
はんだを介して前記金属電極と接合された回路基板と、
を備え、
前記第1金属電極は、TiまたはTi合金であり、
前記第2金属電極は、NiまたはNi合金であり、
前記第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であることを特徴とする、半導体装置。
A semiconductor substrate;
A metal electrode formed by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate;
A circuit board joined to the metal electrode via solder;
With
The first metal electrode is Ti or a Ti alloy,
The second metal electrode is Ni or Ni alloy,
The third metal electrode is an alloy of Ag and at least one of Pd, Ni, Mg, Zn, Nd, Sn, and Bi.
前記第2金属電極と前記第3金属電極との間にAgからなる金属膜をさらに備えることを特徴とする、請求項3に記載の半導体装置。   The semiconductor device according to claim 3, further comprising a metal film made of Ag between the second metal electrode and the third metal electrode. 前記半導体基板における前記金属電極を形成する主面側の層は、n型半導体層であることを特徴とする、請求項1から4のいずれか1項に記載の半導体装置。   5. The semiconductor device according to claim 1, wherein the main surface side layer forming the metal electrode in the semiconductor substrate is an n-type semiconductor layer. 6. 前記第3金属電極におけるSnの含有量は、0.1wt%から20wt%であることを特徴とする、請求項1から5のいずれか1項に記載の半導体装置。   6. The semiconductor device according to claim 1, wherein a content of Sn in the third metal electrode is 0.1 wt% to 20 wt%. (a)半導体基板を準備する工程と、
(b)前記半導体基板の表面上に表面電極を形成する工程と、
(c)前記半導体基板の裏面上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して裏面電極を形成する工程と、
(d)前記表面電極にプローブを接触させて大気中において0℃から180℃までの温度範囲で電気特性検査を行う工程と、
を備え、
前記工程(b)において、
前記第1金属電極は、TiまたはTi合金であり、
前記第2金属電極は、NiまたはNi合金であり、
前記第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であることを特徴とする、半導体装置の製造方法。
(A) preparing a semiconductor substrate;
(B) forming a surface electrode on the surface of the semiconductor substrate;
(C) forming a back electrode by sequentially stacking a first metal electrode, a second metal electrode, and a third metal electrode on the back surface of the semiconductor substrate;
(D) a step of performing an electrical property test in a temperature range from 0 ° C. to 180 ° C. in the atmosphere by bringing a probe into contact with the surface electrode;
With
In the step (b),
The first metal electrode is Ti or a Ti alloy,
The second metal electrode is Ni or Ni alloy,
The method of manufacturing a semiconductor device, wherein the third metal electrode is an alloy of Ag and at least one of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi.
前記工程(d)の後、
(e)前記裏面電極と回路基板とを、はんだを介して接合する工程をさらに備えることを特徴とする、請求項7に記載の半導体装置の製造方法。
After the step (d),
(E) The method of manufacturing a semiconductor device according to claim 7, further comprising a step of joining the back electrode and the circuit board via solder.
(a)半導体基板を準備する工程と、
(b)前記半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して金属電極を形成する工程と、
を備え、
前記工程(b)において、
前記第1金属電極は、TiまたはTi合金であり、
前記第2金属電極は、NiまたはNi合金であり、
前記第3金属電極は、Agと、Pd、Ni、Cu、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上との合金であり、
前記第2金属電極と前記第3金属電極との間にAgからなる金属膜をさらに形成することを特徴とする、半導体装置の製造方法。
(A) preparing a semiconductor substrate;
(B) forming a metal electrode by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate;
With
In the step (b),
The first metal electrode is Ti or a Ti alloy,
The second metal electrode is Ni or Ni alloy,
The third metal electrode is an alloy of Ag and at least one of Pd, Ni, Cu, Mg, Zn, Nd, Sn, and Bi;
A method of manufacturing a semiconductor device, further comprising forming a metal film made of Ag between the second metal electrode and the third metal electrode.
(a)半導体基板を準備する工程と、
(b)前記半導体基板上に、第1金属電極、第2金属電極、および第3金属電極を順に積層して金属電極を形成する工程と、
を備え、
前記工程(b)において、
前記第1金属電極は、TiまたはTi合金であり、
前記第2金属電極は、NiまたはNi合金であり、
前記第3金属電極は、Agと、Pd、Ni、Mg、Zn、Nd、Sn、およびBiのうちの少なくとも1以上とのAgを主成分とする合金であることを特徴とする、半導体装置の製造方法。
(A) preparing a semiconductor substrate;
(B) forming a metal electrode by sequentially laminating a first metal electrode, a second metal electrode, and a third metal electrode on the semiconductor substrate;
With
In the step (b),
The first metal electrode is Ti or a Ti alloy,
The second metal electrode is Ni or Ni alloy,
The third metal electrode is an alloy mainly composed of Ag and at least one or more of Pd, Ni, Mg, Zn, Nd, Sn, and Bi. Production method.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004096119A (en) * 2003-09-12 2004-03-25 Hitachi Ltd Semiconductor device and its manufacturing method
JP2005079233A (en) * 2003-08-29 2005-03-24 Shindengen Electric Mfg Co Ltd Schottky diode and its manufacturing method
JP2006041284A (en) * 2004-07-28 2006-02-09 Sanken Electric Co Ltd Nitride semiconductor device
JP2007157852A (en) * 2005-12-01 2007-06-21 Sony Corp Semiconductor light-emitting element, and method of manufacturing same
JP2007273744A (en) * 2006-03-31 2007-10-18 Stanley Electric Co Ltd Eutectic crystal substrate for led, and method for manufacturing the same
JP2009228068A (en) * 2008-03-24 2009-10-08 Mitsubishi Electric Corp Reflective electrode and method for manufacturing the same, and electro-optic device having reflective electrode
JP2011222851A (en) * 2010-04-13 2011-11-04 Tokyo Seimitsu Co Ltd Wafer test method and prober

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079233A (en) * 2003-08-29 2005-03-24 Shindengen Electric Mfg Co Ltd Schottky diode and its manufacturing method
JP2004096119A (en) * 2003-09-12 2004-03-25 Hitachi Ltd Semiconductor device and its manufacturing method
JP2006041284A (en) * 2004-07-28 2006-02-09 Sanken Electric Co Ltd Nitride semiconductor device
JP2007157852A (en) * 2005-12-01 2007-06-21 Sony Corp Semiconductor light-emitting element, and method of manufacturing same
JP2007273744A (en) * 2006-03-31 2007-10-18 Stanley Electric Co Ltd Eutectic crystal substrate for led, and method for manufacturing the same
JP2009228068A (en) * 2008-03-24 2009-10-08 Mitsubishi Electric Corp Reflective electrode and method for manufacturing the same, and electro-optic device having reflective electrode
JP2011222851A (en) * 2010-04-13 2011-11-04 Tokyo Seimitsu Co Ltd Wafer test method and prober

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