JP2017192037A

JP2017192037A - Ad converter

Info

Publication number: JP2017192037A
Application number: JP2016080571A
Authority: JP
Inventors: 智仁寺澤; Tomohito Terasawa
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2016-04-13
Filing date: 2016-04-13
Publication date: 2017-10-19
Anticipated expiration: 2036-04-13
Also published as: JP6724515B2

Abstract

PROBLEM TO BE SOLVED: To achieve mostly consistent characteristics of a plurality of AD converters, in a technology of outputting an AD conversion value relative to a differential signal, without need for a high technology in a manufacture process.SOLUTION: The AD converter includes a plurality of AD conversion parts and a correction part. The correction part makes the plurality of AD conversion parts convert into a differential signal and input a test voltage (S120) and calculates a test difference indicating a difference in an output by the plurality of AD conversion parts when the test voltage is input into the plurality of AD conversion parts (S130), and changes a back gate bias voltage in a semiconductor circuit provided in the AD converter so that the test difference approaches zero (S250).SELECTED DRAWING: Figure 4

Description

本発明は、差動信号に対するＡＤ変換値を出力する技術に関する。 The present invention relates to a technique for outputting an AD conversion value for a differential signal.

下記特許文献１には、アナログ信号である差動信号をデジタル信号に変換する複数のＡＤ変換器を備え、複数のＡＤ変換器による出力の差分を差動信号に対するＡＤ変換値として出力するＡＤ変換装置が開示されている。 The following Patent Document 1 includes a plurality of AD converters that convert a differential signal that is an analog signal into a digital signal, and AD conversion that outputs a difference between outputs from the plurality of AD converters as an AD conversion value for the differential signal An apparatus is disclosed.

特開２００７−１０４４７５号公報JP 2007-104475 A

しかしながら、特許文献１の構成では、複数のＡＤ変換器の特性が同じでなければ、出力の差分が正確でなくなり、ＡＤ変換値に誤差が生じるという問題がある。複数のＡＤ変換器の特性を均一にするには製造工程において高度な技術を要する。 However, in the configuration of Patent Document 1, if the characteristics of the plurality of AD converters are not the same, there is a problem that the difference in output becomes inaccurate and an error occurs in the AD conversion value. In order to make the characteristics of a plurality of AD converters uniform, advanced technology is required in the manufacturing process.

本発明では、差動信号に対するＡＤ変換値を出力する技術において、製造工程において高度な技術を要することなく、複数のＡＤ変換器の特性を均一に近づけることができるようにすることを本発明の目的とする。 In the present invention, in the technique of outputting AD conversion values for differential signals, it is possible to make the characteristics of a plurality of AD converters close to uniform without requiring advanced techniques in the manufacturing process. Objective.

本発明のＡＤ変換装置は、複数のＡＤ変換器と、テスト入力部と、差分算出部と、バイアス変更部と、を備える。複数のＡＤ変換器の少なくとも１つである特定変換器は、バックゲートバイアス電圧を変更可能に構成された半導体回路を備える。 The AD conversion apparatus of the present invention includes a plurality of AD converters, a test input unit, a difference calculation unit, and a bias change unit. The specific converter that is at least one of the plurality of AD converters includes a semiconductor circuit configured to change the back gate bias voltage.

テスト入力部は、複数のＡＤ変換器に対して差動信号に換えてテスト電圧を入力させるように構成される。差分算出部は、テスト電圧が複数のＡＤ変換器に入力されている際における複数のＡＤ変換器による出力の差分を表すテスト差分を算出するように構成される。バイアス変更部は、特定変換器に備えられた半導体回路におけるバックゲートバイアス電圧を、テスト差分が０に近づくように変更するように構成される。 The test input unit is configured to input a test voltage instead of a differential signal to a plurality of AD converters. The difference calculation unit is configured to calculate a test difference representing a difference between outputs from the plurality of AD converters when the test voltage is input to the plurality of AD converters. The bias changing unit is configured to change the back gate bias voltage in the semiconductor circuit provided in the specific converter so that the test difference approaches zero.

このようなＡＤ変換装置によれば、バックゲートバイアス電圧を、テスト差分が０に近づくように変更するので、製造工程において高度な技術を要することなく、複数のＡＤ変換器の特性が均一に近づくよう補正することができる。 According to such an AD conversion apparatus, the back gate bias voltage is changed so that the test difference approaches 0, so that the characteristics of the plurality of AD converters approach evenly without requiring advanced techniques in the manufacturing process. Can be corrected.

なお、この欄および特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。 Note that the reference numerals in parentheses described in this column and in the claims indicate the correspondence with the specific means described in the embodiment described later as one aspect, and the technical scope of the present invention. It is not limited.

第１実施形態のＡＤ変換装置の構成を示すブロック図である。It is a block diagram which shows the structure of the AD converter of 1st Embodiment. ＡＤ変換部の構成を示すブロック図である。It is a block diagram which shows the structure of an AD conversion part. 第１実施形態のリングディレイラインを示す回路図である。It is a circuit diagram which shows the ring delay line of 1st Embodiment. 補正部が実行する補正処理を示すフローチャートである。It is a flowchart which shows the correction process which a correction | amendment part performs. ＡＤ変換部におけるＰチャネル側のバックゲートバイアスと入出力との関係を模式的に示すグラフである。It is a graph which shows typically the relation between the back gate bias by the side of P channel in an AD conversion part, and input / output. 出力条件とバックゲートバイアスを変更するＡＤ変換部との関係の一例を示すマップである。It is a map which shows an example of the relationship between an output condition and the AD converter which changes a back gate bias. ＡＤ変換部におけるバックゲートバイアスと入出力との関係の一例を示すグラフである。It is a graph which shows an example of the relationship between the back gate bias and input / output in an AD conversion part. バックゲートバイアスを変化させたときにおける出力の変化率の一例を示すグラフである。It is a graph which shows an example of the change rate of an output when a back gate bias is changed. 第２実施形態のＡＤ変換装置の構成を示すブロック図である。It is a block diagram which shows the structure of the AD converter of 2nd Embodiment. 第２実施形態のリングディレイラインを示す回路図である。It is a circuit diagram which shows the ring delay line of 2nd Embodiment. ＡＤ変換部におけるＮチャネル側のバックゲートバイアスと入出力との関係を模式的に示すグラフである。It is a graph which shows typically the relation between the back gate bias on the N channel side in an AD conversion part, and input / output.

以下、本発明の例示的な実施形態について図面を参照しながら説明する。
［１．第１実施形態］
［１−１．構成］
図１に示すＡＤ変換装置１は、第１ＡＤ変換部１０（ＴＡＤ１）と、第２ＡＤ変換部（ＴＡＤ２）２０と、電圧生成部３０、補正部４０と、セレクタ５１，５２，５３と、減算器６０とを備える。 Hereinafter, exemplary embodiments of the present invention will be described with reference to the drawings.
[1. First Embodiment]
[1-1. Constitution]
1 includes a first AD conversion unit 10 (TAD1), a second AD conversion unit (TAD2) 20, a voltage generation unit 30, a correction unit 40, selectors 51, 52, and 53, and a subtractor. 60.

第１ＡＤ変換部１０および第２ＡＤ変換部２０には、定電圧であるテスト電圧やアナログ信号である差動信号が選択的に入力されうる。差動信号とは、第１ＡＤ変換部１０に入力される信号と第２ＡＤ変換部２０に入力される信号とが、基準となるオフセット電圧Ｖｏに対して、例えば符号が正負反対となる正弦波等、逆符号で絶対値が等しくなる信号をそれぞれ加算した関係となることを示す。 A test voltage that is a constant voltage and a differential signal that is an analog signal can be selectively input to the first AD converter 10 and the second AD converter 20. The differential signal is, for example, a sine wave in which the signal input to the first AD converter 10 and the signal input to the second AD converter 20 are opposite in sign to the reference offset voltage Vo. It shows that the relationship is obtained by adding signals having the same absolute value with opposite signs.

より詳細には、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力（端子ＶＩＮ）側にセレクタ５１，５２，５３を備える。セレクタ５１は、差動信号ＶｓＰおよびセレクタ５３にて選択されたテスト電圧のうちの一方を出力し、この出力を第１ＡＤ変換部１０の入力とする。 More specifically, selectors 51, 52, and 53 are provided on the input (terminal VIN) side of the first AD conversion unit 10 and the second AD conversion unit 20. The selector 51 outputs one of the differential signal VsP and the test voltage selected by the selector 53, and uses this output as the input of the first AD converter 10.

セレクタ５２は、差動信号ＶｓＮおよびセレクタ５３にて選択されたテスト電圧のうちの一方を出力し、この出力を第２ＡＤ変換部２０の入力とする。セレクタ５３は、予め設定された電源電圧である電源ＤＶＤＤ、基準電圧Ｖｏ、ＤＶＤＤ／２の何れか１つを選択して出力する。 The selector 52 outputs one of the differential signal VsN and the test voltage selected by the selector 53, and uses this output as the input of the second AD converter 20. The selector 53 selects and outputs one of a power supply DVDD, a reference voltage Vo, and DVDD / 2, which are preset power supply voltages.

また、第１ＡＤ変換部１０および第２ＡＤ変換部２０は、ＡＤ変換値を出力する周知のＡＤ変換器としての機能を有する。ＡＤ変換値とは、入力されたアナログ信号の電圧に対応するデジタル値を表し、本実施形態では数値データＤＴ１、ＤＴ２を示す。これら各数値データＤＴ１、ＤＴ２は、減算器６０に入力される。 The first AD converter 10 and the second AD converter 20 have a function as a well-known AD converter that outputs an AD conversion value. The AD conversion value represents a digital value corresponding to the voltage of the input analog signal, and in the present embodiment, numerical value data DT1 and DT2. These numerical data DT1 and DT2 are input to the subtractor 60.

減算器６０は、数値データＤＴ１と数値データＤＴ２との差分（ＤＴ１−ＤＴ２）を演算し、アナログ入力信号ＶｉｎのＡＤ変換データＤＴｏｕｔとして出力する。
ここで、第１ＡＤ変換部１０および第２ＡＤ変換部２０は、所謂パルス位相差符号化回路（換言すれば時間ＡＤ変換回路：ＴＡＤ）を備えて構成されている。 The subtractor 60 calculates a difference (DT1−DT2) between the numerical data DT1 and the numerical data DT2, and outputs the difference as AD conversion data DTout of the analog input signal Vin.
Here, the first AD conversion unit 10 and the second AD conversion unit 20 are configured to include a so-called pulse phase difference encoding circuit (in other words, a time AD conversion circuit: TAD).

すなわち、図２に示すように、これら各ＡＤ変換部１０、２０には、遅延ユニットとして、一方の入力端にパルス信号ＰＡを受けて動作する１つの否定論理積回路ＮＡＮＤ１１１と、反転回路としての多数（偶数個）のインバータＩＮＶ１１２とをリング状に連結してなるリングディレイライン（ＲＤＬ：所謂パルス遅延回路）１１が設けられている。 That is, as shown in FIG. 2, each of the AD converters 10 and 20 has one NAND circuit NAND111 that operates as a delay unit in response to the pulse signal PA at one input terminal, and an inverting circuit. A ring delay line (RDL: so-called pulse delay circuit) 11 formed by connecting a large number (even number) of inverters INV112 in a ring shape is provided.

また、各ＡＤ変換部１０、２０は、符号化回路として、カウンタ１１４と、ラッチ回路１１５と、パルスセレクタ１１６と、エンコーダ１１７と、信号処理回路１１８とを備える。 Each of the AD conversion units 10 and 20 includes a counter 114, a latch circuit 115, a pulse selector 116, an encoder 117, and a signal processing circuit 118 as an encoding circuit.

カウンタ１１４は、このＲＤＬ１１内の否定論理積回路ＮＡＮＤ１１１の後段に設けられたインバータＩＮＶ１１２の出力レベルの反転回数から、ＲＤＬ１１内でのパルス信号の周回回数をカウントして、数値データを発生する。ラッチ回路１１５は、カウンタ１１４から出力される数値データをラッチする。 The counter 114 counts the number of rounds of the pulse signal in the RDL 11 from the number of inversions of the output level of the inverter INV112 provided in the subsequent stage of the NAND circuit NAND111 in the RDL 11, and generates numerical data. The latch circuit 115 latches numerical data output from the counter 114.

パルスセレクタ１１６は、ＲＤＬ１１を構成する遅延ユニット（すなわち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の出力を取り込み、その出力レベルからＲＤＬ１１内を周回中のパルス信号を抽出して、その位置を表す信号を発生する。エンコーダ１１７は、パルスセレクタ１１６からの出力信号に対応した数値データを発生する。 The pulse selector 116 takes in the output of the delay unit (that is, the NAND circuit NAND and the inverter INV) constituting the RDL 11, extracts the pulse signal that circulates in the RDL 11 from the output level, and outputs a signal indicating the position. Occur. The encoder 117 generates numerical data corresponding to the output signal from the pulse selector 116.

信号処理回路１１８は、ラッチ回路１１５からの数値データを上位ビット，エンコーダ１１７からの数値データを下位ビットとして入力し、下位ビットのデータと上位ビットのデータを加算することにより、パルス信号ＰＢの周期で決まる所定時間内にパルス信号が通過した遅延ユニットの数を表す数値データＤＴを生成する。 The signal processing circuit 118 receives the numerical data from the latch circuit 115 as the upper bits and the numerical data from the encoder 117 as the lower bits, and adds the lower bit data and the upper bit data to add the cycle of the pulse signal PB. Numerical data DT representing the number of delay units through which the pulse signal has passed within a predetermined time determined by is generated.

なお、各ＡＤ変換部１０、２０は、外部の制御回路１１９からパルス信号ＰＡおよびＰＢを受けて動作するように構成されている。また、パルス遅延回路としてのＲＤＬ１１を構成する遅延ユニットは、半導体から成る複数の電子回路を有する半導体回路として構成される。この遅延ユニットは、図３に例示すように、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ１１２およびＣＭＯＳナンドゲート１１１を備える。 Each of the AD conversion units 10 and 20 is configured to operate in response to the pulse signals PA and PB from the external control circuit 119. The delay unit constituting the RDL 11 as a pulse delay circuit is configured as a semiconductor circuit having a plurality of electronic circuits made of semiconductors. As shown in FIG. 3, the delay unit includes a CMOS inverter INV112 and a CMOS NAND gate 111 each including a P-channel transistor (FET) and an n-channel transistor (FET).

そして、これら各遅延ユニットには、正の電源ラインおよび負の電源ラインが接続されており、各遅延ユニットは、電源端子ＶＤＤＲ（ＶＩＮ）に正の電源電圧を印加し、グランド端子ＧＮＤＲを電源端子ＶＤＤＲよりも低電位に設定することにより、これら各端子間電圧に応じた遅延時間でパルス信号ＰＡを遅延させつつ伝送する。 Each delay unit is connected to a positive power supply line and a negative power supply line. Each delay unit applies a positive power supply voltage to the power supply terminal VDDR (VIN), and connects the ground terminal GNDR to the power supply terminal. By setting the potential lower than VDDR, the pulse signal PA is transmitted while being delayed by a delay time corresponding to the voltage between these terminals.

そして、本実施形態では、差動信号または定電圧を遅延ユニットの電源端子ＶＤＤＲにＶＩＮとして印加し、遅延ユニットのグランド端子ＧＮＤＲは、各ＡＤ変換部１０、２０を構成している他のロジック回路のグランド端子ＧＮＤＬと共に、ＡＤ変換装置１のグランド（電位：０Ｖ）に接地される。 In the present embodiment, a differential signal or a constant voltage is applied as VIN to the power supply terminal VDDR of the delay unit, and the ground terminal GNDR of the delay unit is another logic circuit constituting each of the AD conversion units 10 and 20. Together with the ground terminal GNDL of the AD converter 1 is grounded (potential: 0 V).

また、図３に示すように、遅延ユニットに含まれるＮＡＮＤ１１１やＩＮＶ１１２を構成するＰチャネルトランジスタのバックゲートバイアスには、ＶＢＢ＿Ｐが印加される。なお、本実施形態において第１ＡＤ変換部１０および第２ＡＤ変換部２０は、特定変換器として構成される。特定変換器とは、トランジスタのバックゲートバイアスを変更可能なＡＤ変換器を表す。 As shown in FIG. 3, VBB_P is applied to the back gate bias of the P-channel transistors that constitute the NAND 111 and INV 112 included in the delay unit. In the present embodiment, the first AD converter 10 and the second AD converter 20 are configured as specific converters. The specific converter represents an AD converter that can change the back gate bias of the transistor.

ＶＢＢ＿Ｐは、電圧生成部３０にて生成される。電圧生成部３０は、図１に示すように、セレクタ３１，３２と、ＤＡ変換器３３とを備える。
ＤＡ変換器３３は、周知のデジタルアナログコンバータであり、補正部４０にて設定されたデジタル値である補正値を入力し、この補正値に対応する補正電圧をアナログ値で出力する。セレクタ３１，３２は、補正部４０からの指令に応じて、電源ＤＶＤＤおよびＤＡ変換器３３から出力された補正電圧のうちの一方を選択して出力する周知のスイッチである。セレクタ３１からの出力は、第１ＡＤ変換部１０の端子ＶＢＢ＿Ｐに入力され、セレクタ３２からの出力は、第２ＡＤ変換部２０の端子ＶＢＢ＿Ｐに入力される。 VBB_P is generated by the voltage generation unit 30. As shown in FIG. 1, the voltage generation unit 30 includes selectors 31 and 32 and a DA converter 33.
The DA converter 33 is a well-known digital-analog converter, inputs a correction value that is a digital value set by the correction unit 40, and outputs a correction voltage corresponding to the correction value as an analog value. The selectors 31 and 32 are known switches that select and output one of the correction voltages output from the power supply DVDD and the DA converter 33 in response to a command from the correction unit 40. The output from the selector 31 is input to the terminal VBB_P of the first AD converter 10, and the output from the selector 32 is input to the terminal VBB_P of the second AD converter 20.

補正部４０は、セレクタ４１と、減算器４２と、補正値計算部４３と、セレクタ選択部４４とを備える。セレクタ４１は、ＡＤ変換データＤＴｏｕｔを減算器４２に取り込むか否かを切り替える周知のスイッチとして構成される。 The correction unit 40 includes a selector 41, a subtracter 42, a correction value calculation unit 43, and a selector selection unit 44. The selector 41 is configured as a well-known switch that switches whether to take in the AD conversion data DTout into the subtractor 42.

減算器４２は、セレクタ４１からの出力（ＡＤ変換データＤＴｏｕｔ）と目標値（例えば０）との差分を出力する。
補正値計算部４３は、後述する補正処理を実施することによって、バックゲートバイアスの補正値を設定したり、各セレクタ３１，３２，４１，５１，５２，５３を切り替えたりする。 The subtractor 42 outputs the difference between the output from the selector 41 (AD conversion data DTout) and a target value (for example, 0).
The correction value calculation unit 43 sets a correction value for the back gate bias or switches the selectors 31, 32, 41, 51, 52, 53 by performing a correction process described later.

セレクタ選択部４４は、補正値計算部４３からの指令を受けて、各セレクタ３１，３２，４１，５１，５２，５３の接続状態を切り替える。
補正値計算部４３は、論理回路やアナログ回路等を組み合わせたハードウェアを用いて補正処理を実施する。 In response to a command from the correction value calculation unit 43, the selector selection unit 44 switches the connection state of the selectors 31, 32, 41, 51, 52, 53.
The correction value calculation unit 43 performs correction processing using hardware that combines a logic circuit, an analog circuit, and the like.

［１−２．処理］
補正部４０、特に補正値計算部４３が実行する補正処理について、図４のフローチャートを用いて説明する。補正処理は、差動信号を入力しないとき、すなわち、キャリブレーションを実施する際に開始される処理である。ここでいうキャリブレーションとは、複数のＡＤ変換部１０，２０の入出力特性が概ね一致するよう補正する処理を示す。 [1-2. processing]
The correction process performed by the correction unit 40, particularly the correction value calculation unit 43, will be described with reference to the flowchart of FIG. The correction process is a process started when a differential signal is not input, that is, when calibration is performed. The calibration here refers to a process of correcting so that the input / output characteristics of the plurality of AD converters 10 and 20 are substantially the same.

補正処理では、まずＳ１１０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０のバックゲートバイアス電圧ＶＢＢ＿Ｐに電源ＤＶＤＤを印加させるようセレクタ３１，３２を切り替える。続いてＳ１２０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、テスト電圧のうちのＶｏを印加するようセレクタ５１，５２，５３を切り替える。このとき、セレクタ４１を補正値計算部４３側に切り替える。またこの際、ＡＤ変換データＤＴｏｕｔをＤＴ［１］として得ておく。 In the correction process, first, in S110, the selectors 31 and 32 are switched so that the power supply DVDD is applied to the back gate bias voltage VBB_P of the first AD converter 10 and the second AD converter 20. Subsequently, in S120, the selectors 51, 52, and 53 are switched so that Vo of the test voltage is applied to the input VIN of the first AD converter 10 and the second AD converter 20. At this time, the selector 41 is switched to the correction value calculation unit 43 side. At this time, AD conversion data DTout is obtained as DT [1].

続いてＳ１３０にて、第１ＡＤ変換部１０、第２ＡＤ変換部２０による出力の差分（テスト差分）ＤＴｏｕｔが０であるか否かを判定する。この処理では、減算器４２からの出力が０であれば肯定判定され、０でなければ否定判定される。なお、本処理および後述するＳ２６０の処理では、ＤＴｏｕｔが厳密に０である必要はなく、概ね０と見なせる値である場合に肯定判定されてもよい。 Subsequently, in S130, it is determined whether or not the output difference (test difference) DTout between the first AD conversion unit 10 and the second AD conversion unit 20 is zero. In this process, an affirmative determination is made if the output from the subtractor 42 is zero, and a negative determination is made if it is not zero. In this process and the process of S260 described later, DTout does not have to be strictly 0, and a positive determination may be made when the value can be regarded as approximately 0.

Ｓ１３０にて、ＤＴｏｕｔが０であれば、Ｓ１４０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、差動信号ＶｓＰおよびＶｓＮを印加するようセレクタ５１，５２，５３を切り替え、補正処理を終了する。 If DTout is 0 in S130, the selectors 51, 52, and 53 are switched so that the differential signals VsP and VsN are applied to the input VIN of the first AD converter 10 and the second AD converter 20 in S140. The correction process ends.

また、Ｓ１３０にて、ＤＴｏｕｔが０でなければ、Ｓ２１０以下の処理にて、キャリブレーションを実施する。具体的には、第１ＡＤ変換部１０からの出力ＤＴ１および第２ＡＤ変換部２０からの出力ＤＴ２を一致させる処理を実施する。 In S130, if DTout is not 0, calibration is performed in S210 and subsequent steps. Specifically, a process of matching the output DT1 from the first AD converter 10 and the output DT2 from the second AD converter 20 is performed.

キャリブレーションにおいては、下記の特性を利用する。すなわち、図５に示すように、ＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿ＰがＶＢＢ＿Ｐ＝ＤＶＤＤの状態から、ＶＢＢ＿Ｐ＜ＤＶＤＤとなるように変更すると、出力ＤＴは増加し、ＶＢＢ＿ＰがＶＢＢ＿Ｐ＞ＤＶＤＤとなるように変更すると、出力ＤＴは減少する特性を利用する。 In calibration, the following characteristics are used. That is, as shown in FIG. 5, when the back gate bias VBB_P of the P-channel transistor is changed from VBB_P = DVDD so that VBB_P <DVDD, the output DT increases and VBB_P becomes VBB_P> DVDD. When changed, the output DT uses a decreasing characteristic.

キャリブレーションでは、まずＳ２１０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、電源ＤＶＤＤを印加させるようセレクタ４１，５１，５２，５３を切り替える。この際、ＡＤ変換データＤＴｏｕｔをＤＴ［２］として得ておく。 In the calibration, first, in S210, the selectors 41, 51, 52, and 53 are switched so that the power supply DVDD is applied to the input VIN of the first AD converter 10 and the second AD converter 20. At this time, AD conversion data DTout is obtained as DT [2].

続いて、Ｓ２２０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、電源ＤＶＤＤ／２を印加させるようセレクタ４１，５１，５２，５３を切り替える。この際、ＡＤ変換データＤＴｏｕｔをＤＴ［３］として得ておく。 Subsequently, in S220, the selectors 41, 51, 52, and 53 are switched so that the power supply DVDD / 2 is applied to the input VIN of the first AD converter 10 and the second AD converter 20. At this time, AD conversion data DTout is obtained as DT [3].

続いて、Ｓ２３０にて、複数のテスト差分ＤＴ［１］、ＤＴ［２］、ＤＴ［３］を比較し、これらの比較結果に応じてバックゲートバイアスを変更するＡＤ変換部１０，２０を選択する。 Subsequently, in S230, a plurality of test differences DT [1], DT [2], and DT [3] are compared, and the AD converters 10 and 20 that change the back gate bias according to the comparison results are selected. To do.

この処理では、複数のテスト差分ＤＴ［１］、ＤＴ［２］、ＤＴ［３］と０との比較結果、およびＤＴ［２］とＤＴ［３］との比較結果に応じて、セレクタ３１（ＳＥＬ１），３２（ＳＥＬ２）の出力を、ＤＡ変換器３３からの出力とするか、電源ＤＶＤＤとするかを設定する。すなわち、図６にて例示するように、複数のテスト差分ＤＴ［１］、ＤＴ［２］、ＤＴ［３］の比較結果に応じて、バックゲートバイアスＶＢＢ＿Ｐが一意に特定されるマップを準備し、このマップに従ってセレクタ３１，３２の出力、つまり、バックゲートバイアスＶＢＢ＿Ｐを設定する。この際、セレクタ３１，３２のうちの一方の出力については電源ＤＶＤＤから変化しないように設定し、他方の出力をＤＡ変換器３３からの出力に変更するよう設定する。 In this process, the selector 31 (in accordance with the comparison result between the plurality of test differences DT [1], DT [2], DT [3] and 0, and the comparison result between DT [2] and DT [3]. It is set whether the outputs of SEL1) and 32 (SEL2) are output from the DA converter 33 or the power supply DVDD. That is, as illustrated in FIG. 6, a map is prepared in which the back gate bias VBB_P is uniquely specified according to the comparison result of the plurality of test differences DT [1], DT [2], DT [3]. According to this map, the outputs of the selectors 31, 32, that is, the back gate bias VBB_P is set. At this time, one output of the selectors 31 and 32 is set so as not to change from the power supply DVDD, and the other output is set to be changed to the output from the DA converter 33.

なお、図６においては、設定の一例を示しているが、上記設定は第１ＡＤ変換部１０および第２ＡＤ変換部２０の出力特性に応じて任意に設定されうる。例えば、第１ＡＤ変換部１０および第２ＡＤ変換部２０においては、ＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｐを変更すると、例えば図７に示すように出力特性が変化する。すなわち、入力ＶＩＮの電圧が一定である場合にＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｐを変更すると、概ね一定の割合で出力ＤＴ（周波数）が変化し、また、ＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｐを一定として入力ＶＩＮの電圧を変更すると、入力ＶＩＮの変化に概ね比例して、出力ＤＴが変化する。 Although FIG. 6 shows an example of the setting, the setting can be arbitrarily set according to the output characteristics of the first AD conversion unit 10 and the second AD conversion unit 20. For example, in the first AD converter 10 and the second AD converter 20, when the back gate bias VBB_P of the P-channel transistor is changed, the output characteristics change as shown in FIG. 7, for example. That is, if the back gate bias VBB_P of the P channel transistor is changed when the voltage of the input VIN is constant, the output DT (frequency) changes at a substantially constant rate, and the back gate bias VBB_P of the P channel transistor is constant. When the voltage of the input VIN is changed, the output DT changes in proportion to the change of the input VIN.

ただし、入力ＶＩＮと出力ＤＴとの関係は、完全に比例するとは限らない。例えば、図８に示すように、ＶＢＢ＿Ｐを１．８Ｖから変化させたときにおいて、ＶＩＮが１．６Ｖのときと１．８Ｖのときとの出力を比較すると、ＶＢＢ＿Ｐをより低い値（１．７Ｖ）に設定したほうがＶＢＢ＿Ｐをより高い値（１．９Ｖ）に設定したときよりも出力の変化率が小さく、出力が安定しているといえる。 However, the relationship between the input VIN and the output DT is not always completely proportional. For example, as shown in FIG. 8, when VBB_P is changed from 1.8V, when the outputs when VIN is 1.6V and 1.8V are compared, VBB_P is set to a lower value (1.7V). ) Is smaller than when VBB_P is set to a higher value (1.9 V), and it can be said that the output is more stable.

よって、この場合、周波数が高いＡＤ変換部の周波数を下げる補正を行うよりも、周波数が低いＡＤ変換部の周波数を上げる補正を行うほうが安定した出力が得られるため、より安定した出力を得られるようにバックゲートバイアスを変更するＡＤ変換部を選択するとよい。 Therefore, in this case, it is possible to obtain a more stable output because a more stable output can be obtained by performing the correction for increasing the frequency of the AD converter having a low frequency than the correction for decreasing the frequency of the AD converter having a high frequency. Thus, it is preferable to select an AD conversion unit that changes the back gate bias.

このような特性に応じてＳ２３０の処理では、バックゲートバイアスを変更するＡＤ変換部１０，２０を選択することになる。
続いてＳ２４０にて、Ｓ１２０と同様に、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、テスト電圧のうちのＶｏを印加するようセレクタ５１，５２，５３を切り替える。このとき、セレクタ４１を補正値計算部４３側に切り替える。 In accordance with such characteristics, in the process of S230, the AD conversion units 10 and 20 that change the back gate bias are selected.
Subsequently, in S240, similarly to S120, the selectors 51, 52, and 53 are switched so that Vo of the test voltage is applied to the input VIN of the first AD converter 10 and the second AD converter 20. At this time, the selector 41 is switched to the correction value calculation unit 43 side.

続いてＳ２５０にて補正値の計算を行う。この処理では、選択されたＡＤ変換部のバックゲートバイアス電圧を、テスト差分が０に近づくように変更する。すなわち、減算器４２からの出力が０とするために、選択されたＡＤ変換部のバックゲートバイアス電圧を変更する際の電圧変更量を演算により求め、この電圧変更量に応じた値をＤＡ変換器に供給する値に加算または減算して出力する。電圧変更量は、例えば、出力差１当たりの単位電圧変更量を準備しておき、出力差に単位電圧変更量を乗じることで求められる。 Subsequently, a correction value is calculated in S250. In this process, the back gate bias voltage of the selected AD converter is changed so that the test difference approaches zero. That is, in order to set the output from the subtracter 42 to 0, a voltage change amount when changing the back gate bias voltage of the selected AD conversion unit is obtained by calculation, and a value corresponding to this voltage change amount is DA converted. Add or subtract to the value supplied to the instrument and output. The voltage change amount is obtained, for example, by preparing a unit voltage change amount per output difference and multiplying the output difference by the unit voltage change amount.

続いて、Ｓ２６０にて、変更後の補正値に応じたＡＤ変換データＤＴｏｕｔを取得し、ＡＤ変換データＤＴｏｕｔが０であるか否かを判定する。ＡＤ変換データＤＴｏｕｔが０でなければ、Ｓ２５０の処理に戻る。また、ＡＤ変換データＤＴｏｕｔが０であれば、前述のＳ１４０の処理に移行し、Ｓ１４０の処理が終了すると、補正処理を終了する。 Subsequently, in S260, the AD conversion data DTout corresponding to the changed correction value is acquired, and it is determined whether or not the AD conversion data DTout is zero. If the AD conversion data DTout is not 0, the process returns to S250. If the AD conversion data DTout is 0, the process proceeds to S140 described above. When the process in S140 ends, the correction process ends.

［１−３．効果］
以上詳述した第１実施形態によれば、以下の効果が得られる。
（１ａ）上記のＡＤ変換装置１は、複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０と、補正部４０と、を備える。複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０の少なくとも１つは、バックゲートバイアス電圧を変更可能に構成された半導体回路を備える特定変換器である。 [1-3. effect]
According to the first embodiment described in detail above, the following effects can be obtained.
(1a) The AD conversion apparatus 1 includes a plurality of first AD conversion units 10, second AD conversion units 20, and a correction unit 40. At least one of the plurality of first AD converters 10 and second AD converters 20 is a specific converter including a semiconductor circuit configured to be able to change the back gate bias voltage.

補正部４０は、複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０に対して差動信号に換えてテスト電圧を入力させ、テスト電圧が複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０に入力されている際における複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０による出力の差分を表すテスト差分を算出する。 The correction unit 40 inputs a test voltage instead of a differential signal to the plurality of first AD conversion units 10 and the second AD conversion unit 20, and the test voltage is supplied to the plurality of first AD conversion units 10 and the second AD conversion unit 20. A test difference representing a difference in output from the plurality of first AD converters 10 and the second AD converters 20 when being input is calculated.

そして、補正部４０は、特定変換器に備えられた半導体回路におけるバックゲートバイアス電圧を、テスト差分が０に近づくように変更するように構成される。
このようなＡＤ変換装置１によれば、バックゲートバイアス電圧を、テスト差分が０に近づくように変更するので、製造工程において高度な技術を要することなく、複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０の特性が均一に近づくよう補正することができる。 The correcting unit 40 is configured to change the back gate bias voltage in the semiconductor circuit provided in the specific converter so that the test difference approaches zero.
According to such an AD converter 1, since the back gate bias voltage is changed so that the test difference approaches 0, a plurality of first AD converters 10, second ADs are not required in the manufacturing process. It can correct | amend so that the characteristic of the conversion part 20 may approach uniformly.

（１ｂ）上記のＡＤ変換装置１において補正部４０は、バックゲートバイアス電圧として、Ｐチャネルトランジスタにおけるバイアス電圧を変更する。
このようなＡＤ変換装置１によれば、Ｎチャネルトランジスタにおけるバックゲートバイアス電圧を基準となるグランド電圧として、プラス側の電圧値を用いてＰチャネルトランジスタにおけるバイアス電圧を管理することができる。 (1b) In the AD converter 1, the correction unit 40 changes the bias voltage in the P-channel transistor as the back gate bias voltage.
According to the AD conversion apparatus 1 as described above, the bias voltage in the P-channel transistor can be managed using the positive side voltage value with the back gate bias voltage in the N-channel transistor as the reference ground voltage.

（１ｃ）上記のＡＤ変換装置１において補正部４０は、バックゲートバイアス電圧として、Ｐチャネルトランジスタにおける電源電圧、または予め設定された電源補正電圧である電圧生成部３０による出力、の何れかを選択して設定する。 (1c) In the AD converter 1 described above, the correction unit 40 selects either the power supply voltage in the P-channel transistor or the output from the voltage generation unit 30 that is a preset power supply correction voltage as the back gate bias voltage. And set.

このようなＡＤ変換装置１によれば、電源電圧または電源補正電圧をバックゲートバイアス電圧として選択するので、バックゲートバイアス電圧を変更する構成を簡素化することができる。 According to such an AD converter 1, since the power supply voltage or the power supply correction voltage is selected as the back gate bias voltage, the configuration for changing the back gate bias voltage can be simplified.

（１ｄ）上記のＡＤ変換装置１において複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０は、それぞれ特定変換器とされる。補正部４０は、複数のテスト電圧を順次入力させ、複数のテスト電圧が入力される度に、テスト差分を算出する。また、補正部４０は、複数のテスト差分を比較し、複数のテスト差分の比較結果に応じて予め設定された特性変換器を選択する。そして、選択された特定変換器についてのバックゲートバイアス電圧を、テスト差分が０に近づくように変更する。 (1d) In the AD converter 1 described above, each of the plurality of first AD converters 10 and the second AD converters 20 is a specific converter. The correction unit 40 sequentially inputs a plurality of test voltages, and calculates a test difference each time a plurality of test voltages are input. The correction unit 40 compares a plurality of test differences, and selects a preset characteristic converter according to the comparison result of the plurality of test differences. Then, the back gate bias voltage for the selected specific converter is changed so that the test difference approaches zero.

このようなＡＤ変換装置１によれば、テスト差分の比較結果に応じてバックゲートバイアスを変更する特性変換器を選択することができる。よって、複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０をより特性が安定するようにバックゲートバイアス電圧を変更することができる。 According to such an AD conversion apparatus 1, it is possible to select a characteristic converter that changes the back gate bias in accordance with the test difference comparison result. Therefore, the back gate bias voltage can be changed so that the characteristics of the plurality of first AD converters 10 and the second AD converters 20 are more stable.

［２．第２実施形態］
［２−１．第１実施形態との相違点］
第２実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。 [2. Second Embodiment]
[2-1. Difference from the first embodiment]
Since the basic configuration of the second embodiment is the same as that of the first embodiment, the description of the common configuration will be omitted, and the description will focus on the differences. Note that the same reference numerals as those in the first embodiment indicate the same configuration, and the preceding description is referred to.

前述した第１実施形態のＡＤ変換装置１では、Ｐチャネルトランジスタにおけるバックゲートバイアス電圧を変更するよう構成した。これに対し、第２実施形態のＡＤ変換装置２では、Ｎチャネルトランジスタにおけるバックゲートバイアス電圧も変更するよう構成した点で、第１実施形態と相違する。 The AD converter 1 according to the first embodiment described above is configured to change the back gate bias voltage in the P-channel transistor. On the other hand, the AD converter 2 of the second embodiment is different from the first embodiment in that the back gate bias voltage in the N-channel transistor is also changed.

すなわち、第２実施形態のＡＤ変換装置２は、図９に示すように、第１ＡＤ変換部１０および第２ＡＤ変換部２０がＶＢＢ＿Ｐに加えて、ＶＢＢ＿Ｎを入力するための端子を備える。そして、図１０に示すように、第１ＡＤ変換部１０および第２ＡＤ変換部２０の遅延ユニットを構成するＮチャネルトランジスタのバックゲートバイアスには、ＧＮＤＲではなく、ＶＢＢ＿Ｎが印加される。 That is, as shown in FIG. 9, the AD converter 2 of the second embodiment includes a terminal for the first AD converter 10 and the second AD converter 20 to input VBB_N in addition to VBB_P. As shown in FIG. 10, VBB_N is applied instead of GNDR to the back gate bias of the N-channel transistors constituting the delay units of the first AD converter 10 and the second AD converter 20.

また、ＡＤ変換装置２においては、電圧生成部７０を備える。電圧生成部７０は、Ｐチャネルトランジスタにおけるバックゲートバイアス電圧を変更する前述の電圧生成部３０と概ね同様の構成であり、ＶＢＢ＿Ｎを生成する。電圧生成部７０は、図９に示すように、セレクタ７１，７２と、ＤＡ変換器７３とを備える。 Further, the AD conversion apparatus 2 includes a voltage generation unit 70. The voltage generation unit 70 has substantially the same configuration as the voltage generation unit 30 that changes the back gate bias voltage in the P-channel transistor, and generates VBB_N. As shown in FIG. 9, the voltage generation unit 70 includes selectors 71 and 72 and a DA converter 73.

ＤＡ変換器７３は、周知のデジタルアナログコンバータであり、補正部４０にて設定されたデジタル値である補正値を入力し、この補正値に対応する補正電圧を出力する。セレクタ７１，７２は、補正部４０からの指令に応じて、グランドＤＧＮＤおよびＤＡ変換器７３から出力された補正電圧のうちの一方を選択して出力する周知のスイッチである。セレクタ７１からの出力は、第１ＡＤ変換部１０の端子ＶＢＢ＿Ｎに入力され、セレクタ７２からの出力は、第２ＡＤ変換部２０の端子ＶＢＢ＿Ｎに入力される。 The DA converter 73 is a well-known digital-analog converter, inputs a correction value that is a digital value set by the correction unit 40, and outputs a correction voltage corresponding to the correction value. The selectors 71 and 72 are well-known switches that select and output one of the correction voltage output from the ground DGND and the DA converter 73 in response to a command from the correction unit 40. The output from the selector 71 is input to the terminal VBB_N of the first AD conversion unit 10, and the output from the selector 72 is input to the terminal VBB_N of the second AD conversion unit 20.

［２−２．処理］
第２実施形態においては、ＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｐの特性に加えて、ＮチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｎの特性も利用してキャリブレーションを行う。ＮチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｎは、図１１に示すように、バックゲートバイアスＶＢＢ＿ＮがＶＢＢ＿Ｎ＝ＤＧＮＤの状態から、ＶＢＢ＿Ｎ＜ＤＧＮＤとなるように変更すると、出力ＤＴは減少し、ＶＢＢ＿ＮがＶＢＢ＿Ｐ＞ＤＧＮＤとなるように変更すると、出力ＤＴは増加する特性を有する。 [2-2. processing]
In the second embodiment, calibration is performed using the characteristics of the back gate bias VBB_N of the N channel transistor in addition to the characteristics of the back gate bias VBB_P of the P channel transistor. As shown in FIG. 11, when the back gate bias VBB_N is changed from VBB_N = DGND so that VBB_N <DGND, the output DT decreases and the VBB_N becomes VBB_P> DGND, as shown in FIG. The output DT has an increasing characteristic.

この特性を利用して、補正処理では以下の処理を行う。すなわち、Ｓ１１０では、第１ＡＤ変換部１０および第２ＡＤ変換部２０のＮチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｎに、グランドＤＧＮＤを印加しておく。 Using this characteristic, the following processing is performed in the correction processing. That is, in S110, the ground DGND is applied to the back gate bias VBB_N of the N-channel transistors of the first AD converter 10 and the second AD converter 20.

そして、Ｓ２３０の処理では、ＰチャネルトランジスタおよびＮチャネルトランジスタについて、それぞれ何れの電圧を印加するかを示すマップ、すなわち、図６に示すマップに対して、セレクタ７１（ＳＥＬ７），７２（ＳＥＬ８）を追記したものを準備しておき、このマップに従ってバックゲートバイアスＶＢＢ＿Ｎを変更するＡＤ変換部を設定する。 In the process of S230, selectors 71 (SEL7) and 72 (SEL8) are applied to the map indicating which voltage is applied to each of the P-channel transistor and the N-channel transistor, that is, the map shown in FIG. A postscript is prepared, and an AD converter for changing the back gate bias VBB_N is set according to this map.

バックゲートバイアスは、ＶＢＢ＿ＰとＶＢＢ＿Ｎとの少なくとも一方について変更するよう設定されていればよく、例えば、第１ＡＤ変換部１０についてはＶＢＢ＿Ｐを変更し、第２ＡＤ変換部２０についてはＶＢＢ＿Ｎを変更するよう設定してもよい。また、条件によっては、ＶＢＢ＿ＰやＶＢＢ＿Ｎのみを変更するよう設定してもよい。 The back gate bias only needs to be set to change at least one of VBB_P and VBB_N. For example, VBB_P is changed for the first AD converter 10, and VBB_N is changed for the second AD converter 20. May be. Further, depending on conditions, it may be set to change only VBB_P or VBB_N.

なお、このマップを作成するにあたっては、ＰチャネルトランジスタおよびＮチャネルトランジスタについて、それぞれ周波数が高いＡＤ変換部の周波数を下げる補正を行う場合と、周波数が低いＡＤ変換部の周波数を上げる補正を行う場合との何れの場合に安定した出力が得られるかを実験的に求め、より安定した出力を得られるようにバックゲートバイアスを変更するＡＤ変換部を選択するとよい。 In creating this map, for the P-channel transistor and the N-channel transistor, correction for lowering the frequency of the AD conversion unit having a high frequency and correction for increasing the frequency of the AD conversion unit having a low frequency are performed. It is preferable to experimentally determine in which case a stable output can be obtained, and to select an AD converter that changes the back gate bias so that a more stable output can be obtained.

また、Ｓ２５０にて補正値を計算する際には、目標とする出力の変化量を満たすように、ＶＢＢ＿ＰおよびＶＢＢ＿Ｎを任意の比率で値を変更するよう設定すればよい。その他、補正値を計算する際には、結果的に出力ＤＴｏｕｔが０となればよく、任意の手法を採用することができる。 Further, when calculating the correction value in S250, VBB_P and VBB_N may be set to be changed at an arbitrary ratio so as to satisfy the target output change amount. In addition, when calculating the correction value, it is only necessary that the output DTout is zero as a result, and any method can be employed.

［２−３．効果］
以上詳述した第２実施形態によれば、前述した第１実施形態の効果（１ａ）に加え、以下の効果が得られる。 [2-3. effect]
According to the second embodiment described in detail above, the following effect is obtained in addition to the effect (1a) of the first embodiment described above.

（２ａ）上記のＡＤ変換装置２において補正部４０は、Ｎチャネルトランジスタにおけるバックゲートバイアス電圧も変更する。
このようなＡＤ変換装置２によれば、Ｎチャネルトランジスタにおけるバイアス電圧を用いて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の特性が均一に近づくよう補正することができる。 (2a) In the AD converter 2 described above, the correction unit 40 also changes the back gate bias voltage in the N-channel transistor.
According to such an AD conversion device 2, it is possible to correct the characteristics of the first AD conversion unit 10 and the second AD conversion unit 20 so as to approach uniform using the bias voltage in the N-channel transistor.

［３．他の実施形態］
以上、本発明を実施するための形態について説明したが、本発明は上述の実施形態に限定されることなく、種々変形して実施することができる。 [3. Other Embodiments]
As mentioned above, although the form for implementing this invention was demonstrated, this invention is not limited to the above-mentioned embodiment, It can implement in various deformation | transformation.

（３ａ）上記実施形態では、第１ＡＤ変換部１０および第２ＡＤ変換部２０についてバックゲートバイアス電圧を変更可能な特定変換器としたが、これに限定されるものではない。例えば、バックゲートバイアス電圧を変更可能なＡＤ変換器は少なくとも１つ備えられていればよい。 (3a) In the above embodiment, the specific converter capable of changing the back gate bias voltage is used for the first AD converter 10 and the second AD converter 20, but the present invention is not limited to this. For example, it is sufficient that at least one AD converter that can change the back gate bias voltage is provided.

（３ｂ）上記実施形態においては、第１ＡＤ変換部１０および第２ＡＤ変換部２０をＴＡＤとして構成し、このＴＡＤの特性を補正したが、上記のように特性を補正する処理は、ＴＡＤ以外の一般的なＡＤ変換器において採用してもよい。 (3b) In the above embodiment, the first AD converter 10 and the second AD converter 20 are configured as TAD, and the characteristics of the TAD are corrected. However, the process for correcting the characteristics as described above is a general process other than TAD. It may be employed in a typical AD converter.

（３ｃ）上記実施形態においては、補正処理をハードウェアにて実現したが、補正処理は、ソフトウェアにて実現してもよい。ソフトウェアにて実現する場合には、補正値計算部４３は、ＣＰＵと、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の半導体メモリ（以下、メモリ）と、を有する周知のマイクロコンピュータを中心に構成されるとよい。この際、補正部４０の各種機能は、ＣＰＵが非遷移的実体的記録媒体に格納されたプログラムを実行することにより実現される。この例では、メモリが、プログラムを格納した非遷移的実体的記録媒体に該当する。また、このプログラムの実行により、プログラムに対応する方法が実行される。なお、補正部４０を構成するマイクロコンピュータの数は１つでも複数でもよい。 (3c) In the above embodiment, the correction process is realized by hardware. However, the correction process may be realized by software. When realized by software, the correction value calculation unit 43 is preferably configured around a known microcomputer having a CPU and a semiconductor memory (hereinafter referred to as a memory) such as a RAM, a ROM, and a flash memory. . At this time, various functions of the correction unit 40 are realized by the CPU executing a program stored in the non-transitional tangible recording medium. In this example, the memory corresponds to a non-transitional tangible recording medium that stores a program. Further, by executing this program, a method corresponding to the program is executed. The number of microcomputers constituting the correction unit 40 may be one or more.

（３ｄ）上記実施形態では、Ｐチャネル側のバックゲートバイアス電圧を変更するよう構成したが、Ｐチャネル側のバックゲートバイアス電圧を変更することなく、Ｎチャネル側のバックゲートバイアス電圧を変更する構成でもよい。 (3d) In the above embodiment, the back gate bias voltage on the P channel side is changed. However, the back gate bias voltage on the N channel side is changed without changing the back gate bias voltage on the P channel side. But you can.

（３ｅ）上記実施形態における１つの構成要素が有する機能を複数の構成要素として分散させたり、複数の構成要素が有する機能を１つの構成要素に統合させたりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。 (3e) The functions of one component in the above embodiment may be distributed as a plurality of components, or the functions of a plurality of components may be integrated into one component. Moreover, you may abbreviate | omit a part of structure of the said embodiment. In addition, at least a part of the configuration of the above embodiment may be added to or replaced with the configuration of the other embodiment. In addition, all the aspects included in the technical idea specified only by the wording described in the claim are embodiment of this invention.

（３ｆ）上述したＡＤ変換装置１，２の他、当該ＡＤ変換装置１，２を構成要素とするシステム、当該ＡＤ変換装置１，２としてコンピュータを機能させるためのプログラム、このプログラムを記録した半導体メモリ等の非遷移的実態的記録媒体、ＡＤ変換方法など、種々の形態で本発明を実現することもできる。 (3f) In addition to the AD converters 1 and 2 described above, a system including the AD converters 1 and 2 as constituent elements, a program for causing a computer to function as the AD converters 1 and 2, and a semiconductor recording the program The present invention can also be realized in various forms such as a non-transition actual recording medium such as a memory and an AD conversion method.

［４］実施形態の構成と本発明の構成との対応関係
上記実施形態において第１ＡＤ変換部１０、第２ＡＤ変換部２０は本発明でいうＡＤ変換器の一例に相当し、上記実施形態においてＮＡＮＤ１１１、ＩＮＶ１１２は本発明でいう半導体回路の一例に相当する。また、上記実施形態において補正部４０が実行する処理のうちのＳ１２０、Ｓ２１０、Ｓ２２０の処理は本発明でいうテスト入力部の一例に相当し、上記実施形態においてＳ１３０の処理は本発明でいう差分算出部の一例に相当する。 [4] Correspondence between Configuration of Embodiment and Configuration of Present Invention In the above embodiment, the first AD conversion unit 10 and the second AD conversion unit 20 correspond to an example of an AD converter in the present invention. INV112 corresponds to an example of a semiconductor circuit in the present invention. Of the processes executed by the correction unit 40 in the above embodiment, the processes of S120, S210, and S220 correspond to an example of the test input unit in the present invention. In the above embodiment, the process of S130 is the difference in the present invention. This corresponds to an example of a calculation unit.

また、上記実施形態においてＳ２３０、Ｓ２５０の処理は本発明でいうバイアス変更部の一例に相当し、上記実施形態においてＳ２３０の処理は本発明でいう変換器選択部の一例に相当する。 In the above embodiment, the processes in S230 and S250 correspond to an example of the bias changing unit in the present invention, and the process in S230 in the above embodiment corresponds to an example of the converter selecting unit in the present invention.

１，２…ＡＤ変換装置、１０，２０…ＡＤ変換部、３０…電圧生成部、３３…ＤＡ変換器、４０…補正部、４０…補正部、４２…減算器、４３…補正値計算部、４４…セレクタ選択部、６０…減算器、７０…電圧生成部、７３…ＤＡ変換器、１１１…ＣＭＯＳナンドゲート、１１２…インバータ、１１４…カウンタ、１１５…ラッチ回路、１１６…パルスセレクタ、１１７…エンコーダ、１１８…信号処理回路、１１９…制御回路。 DESCRIPTION OF SYMBOLS 1, ... AD converter, 10, 20 ... AD converter, 30 ... Voltage generation part, 33 ... DA converter, 40 ... Correction part, 40 ... Correction part, 42 ... Subtractor, 43 ... Correction value calculation part, 44 ... Selector selector, 60 ... Subtractor, 70 ... Voltage generator, 73 ... DA converter, 111 ... CMOS NAND gate, 112 ... Inverter, 114 ... Counter, 115 ... Latch circuit, 116 ... Pulse selector, 117 ... Encoder, 118: Signal processing circuit, 119: Control circuit.

Claims

An AD converter comprising a plurality of AD converters (10, 20) to which differential signals are input, and configured to output a difference between outputs from the plurality of AD converters as an AD conversion value for the differential signals. (1)
At least one of the plurality of AD converters is a specific converter including a semiconductor circuit (111, 112) configured to change a back gate bias voltage.
The AD converter is
A test input unit (S120, S210, S220) configured to input a test voltage instead of the differential signal to the plurality of AD converters;
A difference calculation unit (S130) configured to calculate a test difference representing a difference between outputs from the plurality of AD converters when the test voltages are input to the plurality of AD converters;
A bias changing unit (S230, S250) configured to change a back gate bias voltage in a semiconductor circuit included in the specific converter so that the test difference approaches 0;
AD conversion device equipped with.

The AD converter according to claim 1,
The AD converter configured to change the back gate bias voltage in a P-channel transistor as the back gate bias voltage.

The AD conversion apparatus according to claim 2,
The AD conversion apparatus configured to select and set, as the back gate bias voltage, either a power supply voltage in a P-channel transistor or a preset power supply correction voltage as the back gate bias voltage.

In the AD conversion device according to any one of claims 1 to 3,
The AD converter configured to change the back gate bias voltage in the N-channel transistor as the back gate bias voltage.

The AD converter according to any one of claims 1 to 4, wherein
Each of the plurality of AD converters is the specific converter,
The test input unit is configured to sequentially input a plurality of test voltages,
The difference calculation unit is configured to calculate the test difference each time the plurality of test voltages are input.
The AD converter is
A converter selecting unit (S230) that compares a plurality of test differences and selects a preset characteristic converter according to a comparison result of the plurality of test differences;
The AD conversion apparatus configured to change the back gate bias voltage for the selected specific converter so that the test difference approaches 0.