JP2017173621A

JP2017173621A - Image processing chip, image processing apparatus, display device, television receiver, and image processing method

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Publication number: JP2017173621A
Application number: JP2016060686A
Authority: JP
Inventors: 慎司中川; Shinji Nakagawa; 橋本　充; Mitsuru Hashimoto; 充橋本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2016-03-24
Filing date: 2016-03-24
Publication date: 2017-09-28

Abstract

PROBLEM TO BE SOLVED: To provide a display device and the like that have a large number of pixels and can perform seamless display.SOLUTION: Image processing chips 301, 302 comprise: first input terminals 311, 312 for receiving image data; second input terminals 321, 322 for receiving image data; third input terminals 331, 332 for receiving image data; and first output terminals 341, 342 for outputting conversion image data obtained by converting the image data input from the first input terminals 311, 312 by using the image data input from the second input terminals 321, 322 or the third input terminals 331, 332.SELECTED DRAWING: Figure 2

Description

本発明は、画像処理チップ、画像処理装置、表示装置、テレビジョン受信機および画像処理方法に関する。 The present invention relates to an image processing chip, an image processing device, a display device, a television receiver, and an image processing method.

４Ｋ、８Ｋ等の、画素数の多い表示装置が提案されている。表示装置の内部では、入力された信号に対して信号処理を行い、表示パネルの特性に応じた信号を生成し、表示パネルに出力する。 Display devices with a large number of pixels, such as 4K and 8K, have been proposed. Inside the display device, signal processing is performed on the input signal, and a signal corresponding to the characteristics of the display panel is generated and output to the display panel.

外部から入力された画像信号を複数の短冊に分割し、それぞれの短冊ごとに信号処理を行う表示装置が提案されている（特許文献１）。固体撮像素子が取得した電荷信号を複数のＡ／Ｄ（Analog／Digital）変換器により変換した後に、シリアル通信方式で画像処理部に転送する画像処理装置が提案されている（特許文献２）。 There has been proposed a display device that divides an image signal input from the outside into a plurality of strips and performs signal processing for each strip (Patent Document 1). An image processing apparatus has been proposed in which a charge signal acquired by a solid-state imaging device is converted by a plurality of A / D (Analog / Digital) converters and then transferred to an image processing unit by a serial communication method (Patent Document 2).

特開２００３−２０２８５２号公報JP 2003-202852 A 特開２００５−２４４７０９号公報JP 2005-244709 A

表示装置内部における信号処理の過程で、ＭＥＭＣ（Motion Estimation Motion Compensation）処理を行うことにより、なめらかな動きの画像を表示することが可能である。しかし、特許文献１に開示された表示装置では、たとえば短冊をまたぐ動きを含む画像の表示が不自然なるために、画像に継ぎ目があるように見える場合がある。特許文献２に開示された画像処理装置では、転送されたデータを１個の画像処理部で処理するため、たとえば８Ｋ等の画素数の大きい表示装置に使用することは困難である。 By performing MEMC (Motion Estimation Motion Compensation) processing in the process of signal processing inside the display device, it is possible to display a smooth motion image. However, in the display device disclosed in Patent Document 1, there is a case where the image appears to have a seam because the display of the image including the movement across the strips becomes unnatural. In the image processing apparatus disclosed in Patent Document 2, since the transferred data is processed by one image processing unit, it is difficult to use the display apparatus with a large number of pixels such as 8K.

一つの側面では、継ぎ目の無い表示を行うことが可能な、画素数の大きい表示装置等を提供することを目的とする。 An object of one aspect is to provide a display device or the like with a large number of pixels that can perform seamless display.

本発明にかかる画像処理チップは、画像データを受け付ける第１入力端子と、画像データを受け付ける第２入力端子と、画像データを受け付ける第３入力端子と、前記第１入力端子から入力された画像データを、前記第２入力端子または前記第３入力端子から入力された画像データを用いて変換した変換画像データを出力する第１出力端子とを備える。 An image processing chip according to the present invention includes a first input terminal that receives image data, a second input terminal that receives image data, a third input terminal that receives image data, and image data input from the first input terminal. And a first output terminal that outputs converted image data obtained by converting image data input from the second input terminal or the third input terminal.

本発明にかかる画像処理装置は、複数の画像処理チップと、一の前記画像処理チップの前記第１入力端子または前記第２入力端子から入力された画像データを出力する第２出力端子と、他の前記画像処理チップの前記第２入力端子とを接続する第１接続部と、前記一の画像処理チップの前記第３入力端子と、前記他の画像処理チップの前記第１入力端子または前記第３入力端子から入力された画像データを出力する第３出力端子とを接続する第２接続部とを備える。 An image processing apparatus according to the present invention includes a plurality of image processing chips, a second output terminal that outputs image data input from the first input terminal or the second input terminal of one of the image processing chips, and the other. A first connection unit that connects the second input terminal of the image processing chip, the third input terminal of the one image processing chip, the first input terminal of the other image processing chip, or the first input terminal. And a second connection unit that connects a third output terminal that outputs image data input from the three input terminals.

本発明にかかる表示装置は、画像データを受け付ける入力部と、前記入力部が受け付けた画像データを複数の短冊画像データに分割する分割処理部と、前記分割処理部が分割した短冊画像データを受け付ける第１入力端子と、前記分割処理部が分割した短冊画像データを受け付ける第２入力端子と、前記分割処理部が分割した短冊画像データを受け付ける第３入力端子と、前記第１入力端子から入力された短冊画像データを、前記第２入力端子または前記第３入力端子から入力された短冊画像データを用いて変換した変換画像データを出力する第１出力端子とを有する複数の画像処理チップと、前記画像処理チップが出力した変換画像データに基づいて画像を表示する表示パネルとを備える。 The display device according to the present invention receives an input unit that receives image data, a division processing unit that divides image data received by the input unit into a plurality of strip image data, and strip image data that is divided by the division processing unit. Input from a first input terminal, a second input terminal that receives strip image data divided by the division processing unit, a third input terminal that receives strip image data divided by the division processing unit, and the first input terminal A plurality of image processing chips having a first output terminal for outputting converted image data obtained by converting the strip image data using the strip image data input from the second input terminal or the third input terminal; And a display panel for displaying an image based on the converted image data output by the image processing chip.

本発明にかかるテレビジョン受信機は、上述に記載の表示装置と、テレビジョン放送を受信する受信部とを備え、前記受信部にて受信したテレビジョン放送に基づいて、前記表示装置に映像を表示するようにしてある。 A television receiver according to the present invention includes the display device described above and a receiving unit that receives a television broadcast, and displays video on the display device based on the television broadcast received by the receiving unit. It is supposed to be displayed.

本発明にかかる画像処理方法は、画像データを複数の短冊に分割した短冊データのうちの第１短冊データの入力を受け付け、前記短冊データのうちの前記第１短冊データに隣接する第２短冊データの入力を受け付け、前記短冊データのうちの前記第２短冊データとは反対側で前記第１短冊データに隣接する第３短冊データの入力を受け付け、前記第１短冊データを前記第２短冊データおよび前記第３短冊データを用いて変換した変換画像データと、前記第１短冊データ、前記第２短冊データまたは前記第３短冊データとをそれぞれ異なる出力端子より出力する。 The image processing method according to the present invention receives input of first strip data of strip data obtained by dividing image data into a plurality of strips, and second strip data adjacent to the first strip data of the strip data. , The third strip data adjacent to the first strip data on the opposite side to the second strip data of the strip data is received, and the first strip data and the second strip data and The converted image data converted using the third strip data and the first strip data, the second strip data, or the third strip data are output from different output terminals.

継ぎ目の無い表示を行うことが可能な、画素数の大きい表示装置等を提供することができる。 A display device or the like with a large number of pixels that can perform seamless display can be provided.

表示装置の外観斜視図である。It is an external appearance perspective view of a display apparatus. 表示装置の構成を示す説明図である。It is explanatory drawing which shows the structure of a display apparatus. 画像処理チップの構成を示す説明図である。It is explanatory drawing which shows the structure of an image processing chip. 分割処理チップおよび短冊処理部の動作を示す説明図である。It is explanatory drawing which shows operation | movement of a division | segmentation processing chip and a strip processing part. 実施の形態２の表示装置の構成を示す説明図である。FIG. 10 is an explanatory diagram illustrating a configuration of a display device according to a second embodiment. 実施の形態３の表示装置の構成を示す説明図である。FIG. 10 is an explanatory diagram illustrating a configuration of a display device according to a third embodiment. 実施の形態４の画像処理チップの構成を示す説明図である。FIG. 10 is an explanatory diagram illustrating a configuration of an image processing chip according to a fourth embodiment.

［実施の形態１］
図１は、表示装置１０の外観斜視図である。表示装置１０は、前面に画像を表示する表示パネル１１を備える。表示装置１０の内部に、入力基板１５および制御基板２０が配置されている。 [Embodiment 1]
FIG. 1 is an external perspective view of the display device 10. The display device 10 includes a display panel 11 that displays an image on the front surface. An input board 15 and a control board 20 are arranged inside the display device 10.

図２は、表示装置１０の構成を示す説明図である。入力基板１５は、４Ｋ端子１６および８Ｋ端子１７を備える。入力基板１５は、入力部の一例である。表示パネル１１は、パネル入力端子１２を備える。制御基板２０は、４Ｋ処理チップ２１、分割処理チップ４０、短冊処理部２８および駆動制御チップ２３を備える。短冊処理部２８は、第１画像処理チップ３０１、第２画像処理チップ３０２を備える。各チップはＩＣ（Integrated Circuit）である。制御基板２０は、画像処理装置の一例である。 FIG. 2 is an explanatory diagram illustrating the configuration of the display device 10. The input board 15 includes 4K terminals 16 and 8K terminals 17. The input board 15 is an example of an input unit. The display panel 11 includes a panel input terminal 12. The control board 20 includes a 4K processing chip 21, a divided processing chip 40, a strip processing unit 28, and a drive control chip 23. The strip processing unit 28 includes a first image processing chip 301 and a second image processing chip 302. Each chip is an IC (Integrated Circuit). The control board 20 is an example of an image processing apparatus.

分割処理チップ４０は、Ａ短冊出力端子４１、Ｂ短冊出力端子４２、Ｃ短冊出力端子４３、Ｄ短冊出力端子４４、４Ｋ入力端子４８および８Ｋ入力端子４９を備える。分割処理チップ４０は、分割処理部の一例である。 The division processing chip 40 includes an A strip output terminal 41, a B strip output terminal 42, a C strip output terminal 43, a D strip output terminal 44, a 4K input terminal 48, and an 8K input terminal 49. The division processing chip 40 is an example of a division processing unit.

第１画像処理チップ３０１および第２画像処理チップ３０２は、画像処理チップ３０（図３参照）と同じＩＣである。画像処理チップ３０については後述する。駆動制御チップ２３は、駆動入力端子２４および駆動出力端子２５を備える。各チップ間の接続については後述する。 The first image processing chip 301 and the second image processing chip 302 are the same IC as the image processing chip 30 (see FIG. 3). The image processing chip 30 will be described later. The drive control chip 23 includes a drive input terminal 24 and a drive output terminal 25. Connection between the chips will be described later.

図３は、画像処理チップ３０の構成を示す説明図である。画像処理チップ３０は、第１入力端子３１、第２入力端子３２、第３入力端子３３、第１出力端子３４、第２出力端子３５および第３出力端子３６を有する。 FIG. 3 is an explanatory diagram showing the configuration of the image processing chip 30. The image processing chip 30 includes a first input terminal 31, a second input terminal 32, a third input terminal 33, a first output terminal 34, a second output terminal 35, and a third output terminal 36.

画像処理チップ３０の各端子が入出力可能な画像データの量について説明する。以後の説明では、横方向に９６０画素、縦方向に１０８０画素の画面を１Ｋ１Ｋと記載する。したがって、横方向に１９２０画素、縦方向に４３２０画素の画面は、２Ｋ４Ｋと記載する。 The amount of image data that can be input / output by each terminal of the image processing chip 30 will be described. In the following description, a screen having 960 pixels in the horizontal direction and 1080 pixels in the vertical direction is referred to as 1K1K. Therefore, a screen having 1920 pixels in the horizontal direction and 4320 pixels in the vertical direction is described as 2K4K.

１Ｋ１Ｋの画像を６０Ｈｚのフレームレートで入出力する場合の画像データ量を１レーンと記載する。ここでレーンは、画像データを入出力する際に必要な端子組数の目安を意味する。画像データを差動信号により入出力する際には、１組の端子は２本の端子により構成される。図３においては、画素数およびフレームレートの後の括弧内にレーン数を示す。 The amount of image data when a 1K1K image is input / output at a frame rate of 60 Hz is described as one lane. Here, the lane means a standard of the number of terminal sets necessary for inputting / outputting image data. When inputting / outputting image data by a differential signal, one set of terminals is composed of two terminals. In FIG. 3, the number of lanes is shown in parentheses after the number of pixels and the frame rate.

第１入力端子３１は、２Ｋ４Ｋの画像を６０Ｈｚのフレームレートで受け付けることができる。第１入力端子３１は、４Ｋ２Ｋの画像を６０Ｈｚのフレームレートで入力することも可能である。この場合の４Ｋ２Ｋは、たとえば横方向に３８４０画素、縦方向に２１６０画素であることを意味する。 The first input terminal 31 can accept a 2K4K image at a frame rate of 60 Hz. The first input terminal 31 can also input a 4K2K image at a frame rate of 60 Hz. In this case, 4K2K means, for example, 3840 pixels in the horizontal direction and 2160 pixels in the vertical direction.

第２入力端子３２および第３入力端子３３は、２Ｋ４Ｋの画像を６０Ｈｚのフレームレートで受け付けることができる。すなわち第１入力端子３１、第２入力端子３２および第３入力端子３３は８レーンの入力データを受け付けることができる。したがって、第１入力端子３１、第２入力端子３２および第３入力端子３３はそれぞれ８組の画像入力端子を備える。 The second input terminal 32 and the third input terminal 33 can accept 2K4K images at a frame rate of 60 Hz. That is, the first input terminal 31, the second input terminal 32, and the third input terminal 33 can accept 8-lane input data. Accordingly, the first input terminal 31, the second input terminal 32, and the third input terminal 33 each include eight sets of image input terminals.

第１出力端子３４は、２Ｋ４Ｋまたは４Ｋ２Ｋの画像を１２０Ｈｚのフレームレートで出力することができる。第１出力端子３４は、４Ｋ４Ｋの画像を６０Ｈｚのフレームレートで出力することもできる。この場合の４Ｋ４Ｋは、たとえば横方向に３８４０画素、縦方向に４３２０画素であることを意味する。すなわち第１出力端子３４は１６レーンの出力データを出力することができる。したがって、第１出力端子３４は１６組の画像出力端子を備える。 The first output terminal 34 can output a 2K4K or 4K2K image at a frame rate of 120 Hz. The first output terminal 34 can also output a 4K4K image at a frame rate of 60 Hz. In this case, 4K4K means, for example, 3840 pixels in the horizontal direction and 4320 pixels in the vertical direction. That is, the first output terminal 34 can output 16-lane output data. Accordingly, the first output terminal 34 includes 16 sets of image output terminals.

第２出力端子３５および第３出力端子３６は、２Ｋ４Ｋの画像を６０Ｈｚのフレームレートで出力することができる。すなわち第２出力端子３５および第３出力端子３６は８レーンの出力データを出力することができる。したがって、第２出力端子３５および第３出力端子３６は８組の画像出力端子を備える。 The second output terminal 35 and the third output terminal 36 can output a 2K4K image at a frame rate of 60 Hz. That is, the second output terminal 35 and the third output terminal 36 can output 8-lane output data. Therefore, the second output terminal 35 and the third output terminal 36 include eight sets of image output terminals.

画像処理チップ３０の動作について説明する。画像処理チップ３０は、第１入力端子３１から入力したデータを、第２入力端子３２および第３入力端子３３より入力したデータに基づいて所定の処理により変換した結果を第１出力端子３４から出力する。 The operation of the image processing chip 30 will be described. The image processing chip 30 outputs, from the first output terminal 34, the result of converting the data input from the first input terminal 31 by a predetermined process based on the data input from the second input terminal 32 and the third input terminal 33. To do.

所定の処理は、たとえばＭＥＭＣ処理である。ＭＥＭＣ処理を行うことにより、たとえば６０Ｈｚのフレームレートの画像を補間して、１２０Ｈｚのフレームレートの画像を生成することができる。 The predetermined processing is, for example, MEMC processing. By performing MEMC processing, for example, an image with a frame rate of 60 Hz can be interpolated to generate an image with a frame rate of 120 Hz.

また、所定の処理は、たとえば第１入力端子３１から入力したデータに第２入力端子３２から入力したデータを繋ぎ合わせる処理である。 The predetermined process is a process for joining data input from the second input terminal 32 to data input from the first input terminal 31, for example.

画像処理チップ３０は、第１入力端子３１、第２入力端子３２および第３入力端子３３より入力したデータからいずれか一つを選択して、第２出力端子３５から出力する。同様に、画像処理チップ３０は、第１入力端子３１、第２入力端子３２および第３入力端子３３より入力したデータからいずれか一つを選択して、第３出力端子３６から出力する。画像処理チップ３０は、図示しない制御信号入力端子から入力する信号に基づいて、第２出力端子３５および第３出力端子３６から出力する信号を選択する。 The image processing chip 30 selects any one of the data input from the first input terminal 31, the second input terminal 32, and the third input terminal 33 and outputs it from the second output terminal 35. Similarly, the image processing chip 30 selects any one of the data input from the first input terminal 31, the second input terminal 32, and the third input terminal 33 and outputs the selected data from the third output terminal 36. The image processing chip 30 selects a signal output from the second output terminal 35 and the third output terminal 36 based on a signal input from a control signal input terminal (not shown).

図２に戻って説明を続ける。以後の説明では、第１画像処理チップ３０１の各入出力端子の符号は、末尾に１を付けて示す。第２画像処理チップ３０２の各入出力端子の符号は、末尾に２を付けて示す。たとえば、第１画像処理チップ３０１の第１入力端子３１は、第１入力端子３１１と記載する。 Returning to FIG. 2, the description will be continued. In the following description, the reference numerals of the input / output terminals of the first image processing chip 301 are indicated by adding 1 to the end. The reference numerals of the input / output terminals of the second image processing chip 302 are indicated with 2 at the end. For example, the first input terminal 31 of the first image processing chip 301 is described as the first input terminal 311.

入力基板１５の８Ｋ端子１７は、分割処理チップ４０の８Ｋ入力端子４９に接続されている。入力基板１５の４Ｋ端子１６は、４Ｋ処理チップ２１の入力端子に接続されている。４Ｋ処理チップ２１の出力端子は、分割処理チップ４０の４Ｋ入力端子４８に接続されている。 The 8K terminal 17 of the input board 15 is connected to the 8K input terminal 49 of the division processing chip 40. The 4K terminal 16 of the input board 15 is connected to the input terminal of the 4K processing chip 21. The output terminal of the 4K processing chip 21 is connected to the 4K input terminal 48 of the division processing chip 40.

Ａ短冊出力端子４１は、第２入力端子３２１に接続されている。Ｂ短冊出力端子４２は、第１入力端子３１１に接続されている。Ｃ短冊出力端子４３は、第１入力端子３１２に接続されている。Ｄ短冊出力端子４４は、第３入力端子３３２に接続されている。 The A strip output terminal 41 is connected to the second input terminal 321. The B strip output terminal 42 is connected to the first input terminal 311. The C strip output terminal 43 is connected to the first input terminal 312. The D strip output terminal 44 is connected to the third input terminal 332.

第２出力端子３５１は、第２入力端子３２２に接続されている。第３出力端子３６２は、第３入力端子３３１に接続されている。第１出力端子３４１および第１出力端子３４２は、駆動入力端子２４に接続されている。駆動出力端子２５はパネル入力端子１２に接続されている。 The second output terminal 351 is connected to the second input terminal 322. The third output terminal 362 is connected to the third input terminal 331. The first output terminal 341 and the first output terminal 342 are connected to the drive input terminal 24. The drive output terminal 25 is connected to the panel input terminal 12.

第２出力端子３５１と第２入力端子３２２との接続部は、第１接続部の一例である。第３出力端子３６２と第３入力端子３３１との接続部は、第２接続部の一例である。 The connection portion between the second output terminal 351 and the second input terminal 322 is an example of a first connection portion. The connection portion between the third output terminal 362 and the third input terminal 331 is an example of the second connection portion.

図４は、分割処理チップ４０および短冊処理部２８の動作を示す説明図である。図２および図４を使用して、本実施の形態の処理について説明する。 FIG. 4 is an explanatory diagram showing operations of the division processing chip 40 and the strip processing unit 28. The processing of the present embodiment will be described using FIG. 2 and FIG.

本実施の形態の表示装置１０は、横方向に７６８０画素、縦方向に４３２０画素の画素を有する、いわゆる８Ｋ４Ｋの表示パネル１１を備える。 The display device 10 according to the present embodiment includes a so-called 8K4K display panel 11 having 7680 pixels in the horizontal direction and 4320 pixels in the vertical direction.

入力基板１５は、光ディスクプレーヤ等から８Ｋ４Ｋの元データを取得する。本実施の形態においては、元データは形式的には６０Ｈｚのフレームレートを有するが、同一データのフレームが繰り返され、実質的には２４Ｈｚのフレームレートを有する画像である。具体的には、元データは映画館向けの画像データであり、このまま表示装置１０に表示する場合には、カクカクした動きの画像になる。 The input board 15 acquires 8K4K original data from an optical disk player or the like. In the present embodiment, the original data formally has a frame rate of 60 Hz, but the same data frame is repeated, and is substantially an image having a frame rate of 24 Hz. Specifically, the original data is image data for a movie theater, and when displayed on the display device 10 as it is, it becomes an image of a moving motion.

入力基板１５は、取得した８Ｋ４Ｋのデータを８Ｋ端子１７から出力する。分割処理チップ４０は、入力基板１５が出力したデータを８Ｋ入力端子４９から取得する。 The input board 15 outputs the acquired 8K4K data from the 8K terminal 17. The division processing chip 40 acquires the data output from the input board 15 from the 8K input terminal 49.

分散処理チップ４０が取得したデータの模式図を図４Ｑに示す。以後の説明では、８Ｋ４Ｋのデータを４分の１ずつに分割し、それぞれの領域を領域Ａ、領域Ｂ、領域Ｃおよび領域Ｄと呼ぶ。各領域のサイズは、２Ｋ４Ｋである。 A schematic diagram of data acquired by the distributed processing chip 40 is shown in FIG. 4Q. In the following description, 8K4K data is divided into quarters, and the respective regions are referred to as region A, region B, region C, and region D. The size of each area is 2K4K.

分散処理チップ４０から出力するデータの模式図を図４Ｒに示す。分散処理チップ４０は、取得したデータに、ノイズ除去、色彩調整、超解像処理等の処理を行う。分散処理チップ４０は、処理後のデータを領域Ａ、領域Ｂ、領域Ｃおよび領域Ｄの各領域に対応する４本の短冊画像データに分割し、Ａ短冊出力端子４１、Ｂ短冊出力端子４２、Ｃ短冊出力端子４３およびＤ短冊出力端子４４からそれぞれ２Ｋ４Ｋのサイズの短冊画像データを出力する。 A schematic diagram of data output from the distributed processing chip 40 is shown in FIG. 4R. The distributed processing chip 40 performs processing such as noise removal, color adjustment, and super-resolution processing on the acquired data. The distributed processing chip 40 divides the processed data into four strip image data corresponding to each of the areas A, B, C, and D, and the A strip output terminal 41, the B strip output terminal 42, Strip image data having a size of 2K4K is output from the C strip output terminal 43 and the D strip output terminal 44, respectively.

分散処理チップ４０から第１画像処理チップ３０１および第２画像処理チップ３０２が取得するデータの模式図を図４Ｓに示す。Ａ短冊出力端子４１から出力した短冊画像データは、第１画像処理チップ３０１の第２入力端子３２１に入力する。Ｂ短冊出力端子４２から出力した短冊画像データは、第１画像処理チップ３０１の第１入力端子３１１に入力する。Ｃ短冊出力端子４３から出力した短冊画像データは、第２画像処理チップ３０２の第１入力端子３１２に入力する。Ｄ短冊出力端子４４から出力した短冊画像データは、第２画像処理チップ３０２の第３入力端子３３２に入力する。 A schematic diagram of data acquired by the first image processing chip 301 and the second image processing chip 302 from the distributed processing chip 40 is shown in FIG. 4S. The strip image data output from the A strip output terminal 41 is input to the second input terminal 321 of the first image processing chip 301. The strip image data output from the B strip output terminal 42 is input to the first input terminal 311 of the first image processing chip 301. The strip image data output from the C strip output terminal 43 is input to the first input terminal 312 of the second image processing chip 302. The strip image data output from the D strip output terminal 44 is input to the third input terminal 332 of the second image processing chip 302.

第１画像処理チップ３０１と第２画像処理チップ３０２との間でデータ通信を行った後のデータの模式図を図４Ｔに示す。第１画像処理チップ３０１は、第１入力端子３１１から取得した領域Ｂの短冊画像データを第２出力端子３５１から出力する。第２画像処理チップ３０２は、第２入力端子３２２から領域Ｂの短冊画像データを取得する。 A schematic diagram of data after performing data communication between the first image processing chip 301 and the second image processing chip 302 is shown in FIG. 4T. The first image processing chip 301 outputs the strip image data of the region B acquired from the first input terminal 311 from the second output terminal 351. The second image processing chip 302 acquires the strip image data of the region B from the second input terminal 322.

第２画像処理チップ３０２は、第１入力端子３１２から取得した領域Ｃの短冊画像データを第３出力端子３６２から出力する。第１画像処理チップ３０１は、第３入力端子３３１から領域Ｃの短冊画像データを取得する。 The second image processing chip 302 outputs the strip image data of the region C acquired from the first input terminal 312 from the third output terminal 362. The first image processing chip 301 acquires the strip image data of the region C from the third input terminal 331.

以上により、第１画像処理チップ３０１には、領域Ａ、領域Ｂおよび領域Ｃの短冊画像データが入力する。第２画像処理チップ３０２には、領域Ｂ、領域Ｃおよび領域Ｄの短冊画像データが入力する。 As described above, the strip image data of the area A, the area B, and the area C is input to the first image processing chip 301. The second image processing chip 302 receives the strip image data of the regions B, C, and D.

図４Ｕに、第１画像処理チップ３０１および第２画像処理チップ３０２が出力するデータの模式図を示す。第１画像処理チップ３０１は、領域Ｂの短冊画像データに対して領域Ａの短冊画像データを接続するとともに、領域Ａ、領域Ｂおよび領域Ｃの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４１から領域Ａおよび領域Ｂの変換画像データを出力する。ＭＥＭＣ処理の際、第１画像処理チップ３０１は、実質的に６０Ｈｚのフレームレートになるように、各フレームのデータを補間する。さらに、第１画像処理チップ３０１は、領域Ｃの画像を領域Ｂの処理に反映させて、領域Ｂを領域Ｃに接続した場合に継ぎ目が目立たないように処理する。 FIG. 4U shows a schematic diagram of data output from the first image processing chip 301 and the second image processing chip 302. The first image processing chip 301 connects the strip image data of the region A to the strip image data of the region B, performs MEMC processing using the strip image data of the regions A, B, and C, and performs the first processing. The converted image data of the area A and the area B is output from the output terminal 341. During the MEMC process, the first image processing chip 301 interpolates the data of each frame so that the frame rate is substantially 60 Hz. Further, the first image processing chip 301 reflects the image of the region C in the processing of the region B, and performs processing so that the joint is not conspicuous when the region B is connected to the region C.

第２画像処理チップ３０２は、領域Ｃの短冊画像データに対して領域Ｄの短冊画像データを接続するとともに、領域Ｂ、領域Ｃおよび領域Ｄの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４２から領域Ｃおよび領域Ｄの変換画像データを出力する。ＭＥＭＣ処理の際、第２画像処理チップ３０２は、実質的に６０Ｈｚのフレームレートになるように、各フレームのデータを補間する。さらに、第２画像処理チップ３０２は、領域Ｂの画像を領域Ｃの処理に反映させて、領域Ｃを領域Ｂに接続した場合に継ぎ目が目立たないように処理する。 The second image processing chip 302 connects the strip image data of the region D to the strip image data of the region C, performs MEMC processing using the strip image data of the regions B, C, and D, and performs the first processing. The converted image data of region C and region D is output from the output terminal 342. During the MEMC process, the second image processing chip 302 interpolates the data of each frame so that the frame rate is substantially 60 Hz. Further, the second image processing chip 302 reflects the image of the region B in the processing of the region C and performs processing so that the joint is not conspicuous when the region C is connected to the region B.

駆動制御チップ２３は、第１出力端子３４１および第１出力端子３４２から出力されたデータを２個の駆動入力端子２４から取得する。駆動制御チップ２３は、駆動入力端子２４から取得したデータに基づき、表示パネル１１を制御する駆動信号を生成し、駆動出力端子２５から出力する。表示パネル１１は、パネル入力端子１２から駆動信号を取得し、各画素を駆動する。以上により、表示装置１０は、８Ｋ４Ｋで６０Ｈｚの動きがなめらかな画像を表示する。 The drive control chip 23 acquires data output from the first output terminal 341 and the first output terminal 342 from the two drive input terminals 24. The drive control chip 23 generates a drive signal for controlling the display panel 11 based on the data acquired from the drive input terminal 24 and outputs the drive signal from the drive output terminal 25. The display panel 11 acquires a drive signal from the panel input terminal 12 and drives each pixel. As described above, the display device 10 displays an image with smooth movement of 60 Hz at 8K4K.

なお、入力基板１５が取得する元データが４Ｋ２Ｋまたはそれ以下の画素数である場合には、分割処理チップ４０は４Ｋ処理チップ２１を介して４Ｋ入力端子４８からデータを取得する。以後の処理は、８Ｋ４Ｋの元データを取得した場合と同様である。 When the original data acquired by the input board 15 is 4K2K or less, the division processing chip 40 acquires data from the 4K input terminal 48 via the 4K processing chip 21. The subsequent processing is the same as when 8K4K original data is acquired.

本実施の形態によると、計算量の多いＭＥＭＣ処理を第１画像処理チップ３０１と第２画像処理チップ３０２の二つの画像処理チップ３０で分散処理することができる。分割処理チップ４０からは、各短冊のデータを１系統ずつ出力するだけであるので、分割処理チップ４０と短冊処理部２８との間のデータ通信量を必要最低限に抑えることができる。 According to the present embodiment, MEMC processing with a large amount of calculation can be distributed and processed by the two image processing chips 30 of the first image processing chip 301 and the second image processing chip 302. Since the division processing chip 40 only outputs one piece of each strip of data, the amount of data communication between the division processing chip 40 and the strip processing unit 28 can be minimized.

また、各画像処理チップ３０は、隣接する領域のデータを取得し、いわゆるのりしろに使用してＭＥＭＣ処理を行うので、境界線が無く、動きがなめらかな８Ｋ４Ｋの画像を表示する表示装置１０を提供することができる。 In addition, each image processing chip 30 obtains data of adjacent areas and performs MEMC processing using a so-called margin, so that the display device 10 that displays an 8K4K image with no boundary and smooth movement is provided. can do.

なお、表示パネル１１は８Ｋ４Ｋに限定しない。たとえば横方向に２倍の画素数を有するいわゆる１６Ｋ４Ｋの表示パネル１１、または縦横にそれぞれ２倍の画素数を有するいわゆる１６Ｋ８Ｋ等の表示パネル１１を用いても良い。 The display panel 11 is not limited to 8K4K. For example, a so-called 16K4K display panel 11 having twice as many pixels in the horizontal direction or a so-called 16K8K display panel 11 having twice as many pixels in the vertical and horizontal directions may be used.

入力基板１５に、テレビジョン放送のアンテナを接続するアンテナ端子およびテレビジョン放送の電波を受信するチューナ回路を備えたテレビジョン受信部を搭載することにより、表示装置１０をテレビジョン受信機に構成することができる。テレビジョン受信部が受信した放送信号に含まれる画像信号に基づき表示パネル１１に画像が表示される。 The display device 10 is configured as a television receiver by mounting on the input board 15 a television receiver having an antenna terminal for connecting an antenna for television broadcasting and a tuner circuit for receiving radio waves for television broadcasting. be able to. An image is displayed on the display panel 11 based on the image signal included in the broadcast signal received by the television receiver.

表示装置１０をテレビジョン受信機として使用することにより、境界線が無く、動きがなめらかな８Ｋ４Ｋの画像を表示することが可能なテレビジョン受信機を提供することができる。 By using the display device 10 as a television receiver, it is possible to provide a television receiver that can display an 8K4K image that has no boundary line and that moves smoothly.

［実施の形態２］
本実施の形態は、フレームレートが６０Ｈｚの元データに基づいてフレームレートが１２０Ｈｚの画像を表示する８Ｋ４Ｋの表示装置１０に関する。実施の形態１と共通する部分については、説明を省略する。 [Embodiment 2]
The present embodiment relates to an 8K4K display device 10 that displays an image having a frame rate of 120 Hz based on original data having a frame rate of 60 Hz. Description of portions common to the first embodiment is omitted.

図５は、実施の形態２の表示装置１０の構成を示す説明図である。なお、図５では、入力基板１５、４Ｋ処理チップ２１および分割処理チップ４０の入力端子は図示を省略する。 FIG. 5 is an explanatory diagram illustrating a configuration of the display device 10 according to the second embodiment. In FIG. 5, the input terminals of the input substrate 15, the 4K processing chip 21 and the divided processing chip 40 are not shown.

短冊処理部２８は、第１画像処理チップ３０１、第２画像処理チップ３０２、第３画像処理チップ３０３および第４画像処理チップ３０４を備える。制御基板２０は、２個の駆動制御チップ２３を備える。それぞれの駆動制御チップ２３は、同期端子２６を備える。同期端子２６同士は接続されている。 The strip processing unit 28 includes a first image processing chip 301, a second image processing chip 302, a third image processing chip 303 and a fourth image processing chip 304. The control board 20 includes two drive control chips 23. Each drive control chip 23 includes a synchronization terminal 26. The synchronization terminals 26 are connected to each other.

Ａ短冊出力端子４１は、第１入力端子３１１に接続されている。Ｂ短冊出力端子４２は、第１入力端子３１２に接続されている。Ｃ短冊出力端子４３は、第１入力端子３１３に接続されている。Ｄ短冊出力端子４４は、第１入力端子３１４に接続されている。 The A strip output terminal 41 is connected to the first input terminal 311. The B strip output terminal 42 is connected to the first input terminal 312. The C strip output terminal 43 is connected to the first input terminal 313. The D strip output terminal 44 is connected to the first input terminal 314.

第２出力端子３５１は、第２入力端子３２２に接続されている。第２出力端子３５２は、第２入力端子３２３に接続されている。第２出力端子３５３は、第２入力端子３２４に接続されている。 The second output terminal 351 is connected to the second input terminal 322. The second output terminal 352 is connected to the second input terminal 323. The second output terminal 353 is connected to the second input terminal 324.

第３出力端子３６４は、第３入力端子３３３に接続されている。第３出力端子３６３は、第３入力端子３３２に接続されている。第３出力端子３６２は、第３入力端子３３１に接続されている。 The third output terminal 364 is connected to the third input terminal 333. The third output terminal 363 is connected to the third input terminal 332. The third output terminal 362 is connected to the third input terminal 331.

第２出力端子３５１と第２入力端子３２２との接続部、第２出力端子３５２と第２入力端子３２３との接続部および第２出力端子３５３と第２入力端子３２４との接続部は、それぞれ第１接続部の例である。第３出力端子３６４と第３入力端子３３３との接続部、第３出力端子３６３と第３入力端子３３２との接続部および第３出力端子３６２と第３入力端子３３１との接続部は、それぞれ第２接続部の例である。 The connection part between the second output terminal 351 and the second input terminal 322, the connection part between the second output terminal 352 and the second input terminal 323, and the connection part between the second output terminal 353 and the second input terminal 324 are respectively It is an example of a 1st connection part. The connection portion between the third output terminal 364 and the third input terminal 333, the connection portion between the third output terminal 363 and the third input terminal 332, and the connection portion between the third output terminal 362 and the third input terminal 331 are respectively It is an example of a 2nd connection part.

第１出力端子３４１および第１出力端子３４２は、一方の駆動制御チップ２３の駆動入力端子２４に接続されている。第１出力端子３４３および第１出力端子３４４は、他方の駆動制御チップ２３の駆動入力端子２４に接続されている。駆動出力端子２５は、パネル入力端子１２に接続されている。 The first output terminal 341 and the first output terminal 342 are connected to the drive input terminal 24 of one drive control chip 23. The first output terminal 343 and the first output terminal 344 are connected to the drive input terminal 24 of the other drive control chip 23. The drive output terminal 25 is connected to the panel input terminal 12.

分散処理チップ４０は、Ａ短冊出力端子４１、Ｂ短冊出力端子４２、Ｃ短冊出力端子４３およびＤ短冊出力端子４４からそれぞれ２Ｋ４Ｋのサイズの領域Ａ、領域Ｂ、領域Ｃおよび領域Ｄの短冊画像データを出力する。 The distributed processing chip 40 has strip image data of area A, area B, area C, and area D having a size of 2K4K from the A strip output terminal 41, the B strip output terminal 42, the C strip output terminal 43, and the D strip output terminal 44, respectively. Is output.

Ａ短冊出力端子４１から出力した短冊画像データは、第１画像処理チップ３０１の第１入力端子３１１に入力する。Ｂ短冊出力端子４２から出力した短冊画像データは、第２画像処理チップ３０２の第１入力端子３１２に入力する。Ｃ短冊出力端子４３から出力した短冊画像データは、第３画像処理チップ３０３の第１入力端子３１３に入力する。Ｄ短冊出力端子４４から出力した短冊画像データは、第４画像処理チップ３０４の第１入力端子３１４に入力する。 The strip image data output from the A strip output terminal 41 is input to the first input terminal 311 of the first image processing chip 301. The strip image data output from the B strip output terminal 42 is input to the first input terminal 312 of the second image processing chip 302. The strip image data output from the C strip output terminal 43 is input to the first input terminal 313 of the third image processing chip 303. The strip image data output from the D strip output terminal 44 is input to the first input terminal 314 of the fourth image processing chip 304.

第２画像処理チップ３０２は、第１入力端子３１２から取得した領域Ｂの短冊画像データを第３出力端子３６２から出力する。第１画像処理チップ３０１は、第３入力端子３３１から領域Ｂの短冊画像データを取得する。 The second image processing chip 302 outputs the strip image data of the region B acquired from the first input terminal 312 from the third output terminal 362. The first image processing chip 301 acquires the strip image data of the region B from the third input terminal 331.

第１画像処理チップ３０１は、第１入力端子３１１から取得した領域Ａの短冊画像データを第２出力端子３５１から出力する。第２画像処理チップ３０２は、第２入力端子３２２から領域Ａの短冊画像データを取得する。第３画像処理チップ３０３は、第１入力端子３１３から取得した領域Ｃの短冊画像データを第３出力端子３６３から出力する。第２画像処理チップ３０２は、第３入力端子３３２から領域Ｃの短冊画像データを取得する。 The first image processing chip 301 outputs the strip image data of the area A acquired from the first input terminal 311 from the second output terminal 351. The second image processing chip 302 acquires the strip image data of the area A from the second input terminal 322. The third image processing chip 303 outputs the strip image data of the area C acquired from the first input terminal 313 from the third output terminal 363. The second image processing chip 302 acquires the strip image data of the area C from the third input terminal 332.

第２画像処理チップ３０２は、第１入力端子３１２から取得した領域Ｂの短冊画像データを第２出力端子３５２から出力する。第３画像処理チップ３０３は、第２入力端子３２３から領域Ｂの短冊画像データを取得する。第４画像処理チップ３０４は、第１入力端子３１４から取得した領域Ｄの短冊画像データを第３出力端子３６４から出力する。第３画像処理チップ３０３は、第３入力端子３３３から領域Ｄの短冊画像データを取得する。 The second image processing chip 302 outputs the strip image data of the region B acquired from the first input terminal 312 from the second output terminal 352. The third image processing chip 303 acquires the strip image data of the region B from the second input terminal 323. The fourth image processing chip 304 outputs the strip image data of the region D acquired from the first input terminal 314 from the third output terminal 364. The third image processing chip 303 acquires the strip image data of the region D from the third input terminal 333.

第３画像処理チップ３０３は、第１入力端子３１３から取得した領域Ｃの短冊画像データを第２出力端子３５３から出力する。第４画像処理チップ３０４は、第２入力端子３２４から領域Ｃの短冊画像データを取得する。 The third image processing chip 303 outputs the strip image data of the area C acquired from the first input terminal 313 from the second output terminal 353. The fourth image processing chip 304 acquires the strip image data of the area C from the second input terminal 324.

以上により、第１画像処理チップ３０１には、領域Ａおよび領域Ｂの短冊画像データが入力する。第２画像処理チップ３０２には、領域Ａ、領域Ｂおよび領域Ｃの短冊画像データが入力する。第３画像処理チップ３０３には、領域Ｂ、領域Ｃおよび領域Ｄの短冊画像データが入力する。第４画像処理チップ３０４には、領域Ｃおよび領域Ｄの短冊画像データが入力する。 As described above, the strip image data of the area A and the area B is input to the first image processing chip 301. The strip image data of area A, area B, and area C is input to the second image processing chip 302. The third image processing chip 303 receives the strip image data of the regions B, C, and D. The strip image data of region C and region D is input to the fourth image processing chip 304.

第１画像処理チップ３０１は、領域Ａの短冊画像データに対して領域Ｂの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４１から領域Ａの変換画像データを出力する。第２画像処理チップ３０２は、領域Ｂの短冊画像データに対して領域Ａおよび領域Ｃの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４２から領域Ｂの変換画像データを出力する。第３画像処理チップ３０３は、領域Ｃの短冊画像データに対して領域Ｂおよび領域Ｄの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４３から領域Ｃの変換画像データを出力する。第４画像処理チップ３０４は、領域Ｄの短冊画像データに対して領域Ｃの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４４から領域Ｄの変換画像データを出力する。 The first image processing chip 301 performs MEMC processing on the strip image data in the region A using the strip image data in the region B, and outputs converted image data in the region A from the first output terminal 341. The second image processing chip 302 performs MEMC processing on the strip image data of the region B using the strip image data of the region A and the region C, and outputs the converted image data of the region B from the first output terminal 342. The third image processing chip 303 performs MEMC processing on the strip image data of the region C using the strip image data of the region B and the region D, and outputs the converted image data of the region C from the first output terminal 343. The fourth image processing chip 304 performs MEMC processing on the strip image data in the region D using the strip image data in the region C, and outputs the converted image data in the region D from the first output terminal 344.

第１画像処理チップ３０１から第４画像処理チップ３０４までは、ＭＥＭＣ処理の際、１２０Ｈｚのフレームレートになるように、各フレームのデータを補間する。さらに、第１画像処理チップ３０１から第４画像処理チップ３０４までは、ＭＥＭＣ処理の際、各短冊の間に不連続な境界が生じないように処理する。 From the first image processing chip 301 to the fourth image processing chip 304, the data of each frame is interpolated so that the frame rate is 120 Hz in the MEMC processing. Further, from the first image processing chip 301 to the fourth image processing chip 304, processing is performed so that a discontinuous boundary does not occur between each strip during MEMC processing.

一方の駆動制御チップ２３は、第１出力端子３４１および第１出力端子３４２から出力されたデータを２個の駆動入力端子２４から取得する。他方の駆動制御チップ２３は、第１出力端子３４３および第１出力端子３４４から出力されたデータを２個の駆動入力端子２４から取得する。 One drive control chip 23 acquires data output from the first output terminal 341 and the first output terminal 342 from the two drive input terminals 24. The other drive control chip 23 acquires data output from the first output terminal 343 and the first output terminal 344 from the two drive input terminals 24.

二つの駆動制御チップ２３は、同期端子２６を介して同期して動作する。駆動制御チップ２３は、駆動入力端子２４から取得したデータに基づき、表示パネル１１を制御する駆動信号を生成し、駆動出力端子２５から出力する。表示パネル１１は、パネル入力端子１２から駆動信号を取得し、各画素を駆動する。以上により、表示装置１０は、８Ｋ４Ｋで１２０Ｈｚの動きがなめらかな画像を表示する。 The two drive control chips 23 operate in synchronization via the synchronization terminal 26. The drive control chip 23 generates a drive signal for controlling the display panel 11 based on the data acquired from the drive input terminal 24 and outputs the drive signal from the drive output terminal 25. The display panel 11 acquires a drive signal from the panel input terminal 12 and drives each pixel. As described above, the display device 10 displays an image with smooth movement of 120 Hz at 8K4K.

本実施の形態によると、８Ｋ４Ｋすなわち横方向に７６８０画素、縦方向に４３２０画素で１２０Ｈｚの画像を表示する表示装置１０を提供することができる。 According to the present embodiment, it is possible to provide the display device 10 that displays an image of 120 Hz with 8K4K, that is, 7680 pixels in the horizontal direction and 4320 pixels in the vertical direction.

なお、表示パネル１１を縦長に設置して、横方向に４３２０画素、縦方向に７６８０画素で１２０Ｈｚの画像を表示しても良い。 Note that the display panel 11 may be installed vertically to display an image of 120 Hz with 4320 pixels in the horizontal direction and 7680 pixels in the vertical direction.

［実施の形態３］
本実施の形態は、４個の画像処理チップ３０がそれぞれ３本の短冊の短冊画像データを取得する表示装置１０に関する。実施の形態２と共通する部分については、説明を省略する。 [Embodiment 3]
The present embodiment relates to a display device 10 in which four image processing chips 30 each acquire three strip image data. Description of portions common to the second embodiment is omitted.

図６は、実施の形態３の表示装置１０の構成を示す説明図である。本実施の形態においては、第１画像処理チップ３０１と第４画像処理チップ３０４との接続線が追加されている。追加された接続線について説明する。 FIG. 6 is an explanatory diagram illustrating a configuration of the display device 10 according to the third embodiment. In the present embodiment, a connection line between the first image processing chip 301 and the fourth image processing chip 304 is added. The added connection line will be described.

第１画像処理チップ３０１の第３出力端子３６１と第４画像処理チップ３０４の第３入力端子３３４とが接続されている。第３出力端子３６１と第３入力端子３３４との接続部は、第２接続部の一例である。第１画像処理チップ３０１は、第３入力端子３３１から取得した領域Ｂの短冊画像データを第３出力端子３６１から出力する。第４画像処理チップ３０４は、第３入力端子３３４から領域Ｂの短冊画像データを取得する。 The third output terminal 361 of the first image processing chip 301 and the third input terminal 334 of the fourth image processing chip 304 are connected. A connection portion between the third output terminal 361 and the third input terminal 334 is an example of a second connection portion. The first image processing chip 301 outputs the strip image data of the region B acquired from the third input terminal 331 from the third output terminal 361. The fourth image processing chip 304 acquires the strip image data of the region B from the third input terminal 334.

第４画像処理チップ３０４の第２出力端子３５４と第１画像処理チップ３０１の第２入力端子３２１とが接続されている。第２出力端子３５４と第２入力端子３２２との接続部は、第１接続部の一例である。第４画像処理チップ３０４は、第２入力端子３２４から取得した領域Ｃの短冊画像データを第２出力端子３５４から出力する。第１画像処理チップ３０１は、第２入力端子３２１から領域Ｃの短冊画像データを取得する。 The second output terminal 354 of the fourth image processing chip 304 and the second input terminal 321 of the first image processing chip 301 are connected. The connection portion between the second output terminal 354 and the second input terminal 322 is an example of a first connection portion. The fourth image processing chip 304 outputs the strip image data of the area C acquired from the second input terminal 324 from the second output terminal 354. The first image processing chip 301 acquires the strip image data of the area C from the second input terminal 321.

以上により、第１画像処理チップ３０１および第２画像処理チップ３０２には、領域Ａ、領域Ｂおよび領域Ｃの短冊画像データが入力する。第３画像処理チップ３０３および第４画像処理チップ３０４には、領域Ｂ、領域Ｃおよび領域Ｄの短冊画像データが入力する。 As described above, the strip image data of the region A, the region B, and the region C are input to the first image processing chip 301 and the second image processing chip 302. The strip image data of the region B, the region C, and the region D is input to the third image processing chip 303 and the fourth image processing chip 304.

第１画像処理チップ３０１は、領域Ａの短冊画像データに対して領域Ｂおよび領域Ｃの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４１から領域Ａの変換画像データを出力する。第２画像処理チップ３０２は、領域Ｂの短冊画像データに対して領域Ｂおよび領域Ｃの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４２から領域Ｂの変換画像データを出力する。第３画像処理チップ３０３は、領域Ｃの短冊画像データに対して領域Ｂおよび領域Ｄの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４３から領域Ｃの変換画像データを出力する。第４画像処理チップ３０４は、領域Ｄの短冊画像データに対して領域Ｂおよび領域Ｃの短冊画像データを用いてＭＥＭＣ処理を行い、第１出力端子３４４から領域Ｄの変換画像データを出力する。 The first image processing chip 301 performs MEMC processing on the strip image data of the region A using the strip image data of the region B and the region C, and outputs the converted image data of the region A from the first output terminal 341. The second image processing chip 302 performs MEMC processing on the strip image data of the region B using the strip image data of the region B and the region C, and outputs the converted image data of the region B from the first output terminal 342. The third image processing chip 303 performs MEMC processing on the strip image data of the region C using the strip image data of the region B and the region D, and outputs the converted image data of the region C from the first output terminal 343. The fourth image processing chip 304 performs MEMC processing on the strip image data of the region D using the strip image data of the region B and the region C, and outputs the converted image data of the region D from the first output terminal 344.

本実施の形態によると、第１画像処理チップ３０１から第４画像処理チップ３０４までが、いずれも３本の短冊画像データを受け付けて類似した処理を行うので、シンプルな構成を実現することができる。 According to the present embodiment, since the first image processing chip 301 to the fourth image processing chip 304 all receive three strip image data and perform similar processing, a simple configuration can be realized. .

デジタルサイネージ等の用途で、円筒形の画像を表示する場合には、第３出力端子３６１から領域Ａの短冊画像データを出力し、第２出力端子３５４から領域Ｄの短冊画像データを出力する。このようにすると、円筒形のどの場所でも継ぎ目のない、なめらかな画像を表示する表示装置１０を提供することができる。 When displaying a cylindrical image for applications such as digital signage, the strip image data of the area A is output from the third output terminal 361, and the strip image data of the area D is output from the second output terminal 354. In this way, it is possible to provide the display device 10 that displays a smooth image without any joints in any cylindrical place.

デジタルサイネージ等の用途で、横に長い画像を表示する場合には、元のデータを５本以上の短冊画像データに分割し、５個以上の画像処理チップ３０を組み合わせても良い。このようにすると、任意の横幅の表示装置１０を提供することができる。 When a horizontally long image is displayed for applications such as digital signage, the original data may be divided into five or more strip image data, and five or more image processing chips 30 may be combined. In this way, the display device 10 having an arbitrary horizontal width can be provided.

分割処理チップ４０が分割する短冊の数は４本に限定しない。たとえば、２本、３本または５本以上に分割しても良い。いずれの場合も、短冊のデータ量に応じた入出力端子を備える画像処理チップ３０を使用する。短冊の数を少なくすることにより、画像処理チップ３０の数および画像処理チップ３０間の配線を減らすことができる。短冊の数を多くすることにより、処理性能の低い安価な画像処理チップ３０を使用することができる。 The number of strips divided by the division processing chip 40 is not limited to four. For example, it may be divided into 2, 3, or 5 or more. In either case, the image processing chip 30 having an input / output terminal corresponding to the data amount of the strip is used. By reducing the number of strips, the number of image processing chips 30 and the wiring between the image processing chips 30 can be reduced. By increasing the number of strips, an inexpensive image processing chip 30 with low processing performance can be used.

［実施の形態４］
本実施の形態は、いわゆるのりしろに使用する領域が小さい画像処理チップ３０に関する。図７は、実施の形態４の画像処理チップ３０の構成を示す説明図である。図３を使用して説明した実施の形態１の画像処理チップ３０と共通する部分については説明を省略する。 [Embodiment 4]
The present embodiment relates to an image processing chip 30 having a small area used for a so-called margin. FIG. 7 is an explanatory diagram illustrating a configuration of the image processing chip 30 according to the fourth embodiment. Description of the parts common to the image processing chip 30 of the first embodiment described with reference to FIG. 3 is omitted.

第２入力端子３２および第３入力端子３３は、０．２５Ｋ４Ｋの画像を６０Ｈｚのフレームレートで受け付けることができる。ここで、０．２５Ｋ４Ｋは、たとえば横方向に２４０画素、縦方向に４３２０画素の画面である。すなわち第２入力端子３２および第３入力端子３３は１レーンの入力データを受け付けることができる。したがって、第２入力端子３２および第３入力端子３３はそれぞれ１本の入力端子を備える。 The second input terminal 32 and the third input terminal 33 can accept a 0.25K4K image at a frame rate of 60 Hz. Here, 0.25K4K is, for example, a screen having 240 pixels in the horizontal direction and 4320 pixels in the vertical direction. That is, the second input terminal 32 and the third input terminal 33 can accept input data for one lane. Therefore, each of the second input terminal 32 and the third input terminal 33 includes one input terminal.

第２出力端子３５および第３出力端子３６は、０．２５Ｋ４Ｋの画像を６０Ｈｚのフレームレートで出力することができる。すなわち第２出力端子３５および第３出力端子３６は１レーンの入力データを受け付けることができる。したがって、第２出力端子３５および第３出力端子３６はそれぞれ１本の入力端子を備える。 The second output terminal 35 and the third output terminal 36 can output a 0.25K4K image at a frame rate of 60 Hz. That is, the second output terminal 35 and the third output terminal 36 can accept input data for one lane. Therefore, each of the second output terminal 35 and the third output terminal 36 includes one input terminal.

画像処理チップ３０の動作について説明する。画像処理チップ３０は、第１入力端子３１より取得したデータに対して、第２入力端子３２および第３入力端子３３より所得したデータを使用して所定の処理を行った結果を第１出力端子３４から出力する。 The operation of the image processing chip 30 will be described. The image processing chip 30 performs a predetermined process using data obtained from the second input terminal 32 and the third input terminal 33 on the data acquired from the first input terminal 31, and outputs the result of the first output terminal. 34.

所定の処理は、たとえば画像の階調の量子化により発生する擬似輪郭を無くす処理である。このような処理では、いわゆるのりしろの領域はＭＥＭＣ処理よりも少なくて良い。また、表示する画像の動きが比較的ゆったりとしている場合には、所定の処理はＭＥＭＣ処理であっても良い。 The predetermined process is a process of eliminating a pseudo contour generated by, for example, quantization of the gradation of an image. In such a process, the so-called marginal area may be smaller than in the MEMC process. In addition, when the motion of the image to be displayed is relatively relaxed, the predetermined process may be a MEMC process.

たとえば、図５を使用して説明した実施の形態２における第１画像処理チップ３０１から第４画像処理チップ３０４までに本実施の形態の画像処理チップ３０を使用することができる。図５に示す第２画像処理チップ３０２の場合を例にして、本実施の形態の画像処理チップ３０の作用を説明する。 For example, the image processing chip 30 of this embodiment can be used from the first image processing chip 301 to the fourth image processing chip 304 in the second embodiment described with reference to FIG. The operation of the image processing chip 30 of the present embodiment will be described by taking the case of the second image processing chip 302 shown in FIG. 5 as an example.

第２画像処理チップ３０２は、第１入力端子３１２から領域Ｂの短冊画像データを取得する。第２画像処理チップ３０２は、第２入力端子３２２から領域Ｂに隣接する２４０画素幅の領域Ａのデータを取得する。第２画像処理チップ３０２は、第３入力端子３３２から領域Ｂに隣接する２４０画素幅の領域Ｃのデータを取得する。 The second image processing chip 302 acquires the strip image data of the area B from the first input terminal 312. The second image processing chip 302 acquires data of a region A having a width of 240 pixels adjacent to the region B from the second input terminal 322. The second image processing chip 302 acquires data of a region C having a width of 240 pixels adjacent to the region B from the third input terminal 332.

第２画像処理チップ３０２は、領域Ｂの短冊画像データに対して、その両側各２４０画素のデータを使用して所定の処理を行い、第１出力端子３４２から領域Ｂの変換画像データを出力する。 The second image processing chip 302 performs predetermined processing on the strip image data in the region B using the data of 240 pixels on both sides, and outputs the converted image data in the region B from the first output terminal 342. .

本実施の形態によると、分割処理チップ４０だけで処理するには負荷が高い処理を、図３を使用して説明した実施の形態１から実施の形態３の画像処理チップ３０に比べると安価なチップを用いて処理する表示装置１０を提供することができる。 According to the present embodiment, processing that requires a high load for processing only by the divided processing chip 40 is less expensive than the image processing chip 30 of the first to third embodiments described with reference to FIG. A display device 10 for processing using a chip can be provided.

第２入力端子３２、第３入力端子３３、第２出力端子３５および第３出力端子３６の入出力データ量は１レーンに限定しない。たとえば、１／３レーン、１／２レーン等、任意のデータ量とすることができる。 The input / output data amount of the second input terminal 32, the third input terminal 33, the second output terminal 35, and the third output terminal 36 is not limited to one lane. For example, an arbitrary data amount such as 1/3 lane or 1/2 lane can be used.

各実施例で記載されている技術的特徴（構成要件）はお互いに組合せ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The technical features (components) described in each embodiment can be combined with each other, and new technical features can be formed by combining them.
The embodiments disclosed herein are illustrative in all respects and should not be considered as restrictive. The scope of the present invention is defined not by the above-described meaning but by the scope of the claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of the claims.

以上のように、本発明にかかる画像処理チップ３０は、画像データを受け付ける第１入力端子３１と、画像データを受け付ける第２入力端子３２と、画像データを受け付ける第３入力端子３３と、前記第１入力端子３１から入力された画像データを、前記第２入力端子３２または前記第３入力端子３３から入力された画像データを用いて変換した変換画像データを出力する第１出力端子３４とを備える。 As described above, the image processing chip 30 according to the present invention includes the first input terminal 31 that receives image data, the second input terminal 32 that receives image data, the third input terminal 33 that receives image data, and the first input terminal 31. A first output terminal for outputting converted image data obtained by converting the image data input from the first input terminal 31 using the image data input from the second input terminal 32 or the third input terminal 33; .

本発明にあっては、複数の短冊に分割した画像に対して、隣接する短冊に含まれる画像の情報も加味してＭＥＭＣ処理等の画像処理を行う画像処理チップ３０を提供することができる。 In the present invention, it is possible to provide an image processing chip 30 that performs image processing such as MEMC processing in consideration of image information included in adjacent strips with respect to an image divided into a plurality of strips.

本発明にかかる画像処理装置２０は、複数の画像処理チップ３０と、一の前記画像処理チップ３０の前記第１入力端子３１または前記第２入力端子３２から入力された画像データを出力する第２出力端子３５と、他の前記画像処理チップの前記第２入力端子３２とを接続する第１接続部と、前記一の画像処理チップの前記第３入力端子３３と、前記他の画像処理チップの前記第１入力端子３１または前記第３入力端子３３から入力された画像データを出力する第３出力端子３６とを接続する第２接続部とを備える。 The image processing apparatus 20 according to the present invention outputs a plurality of image processing chips 30 and image data input from the first input terminal 31 or the second input terminal 32 of the one image processing chip 30. A first connection for connecting the output terminal 35 and the second input terminal 32 of another image processing chip; the third input terminal 33 of the one image processing chip; and the other image processing chip. And a second connecting portion for connecting to the third output terminal for outputting the image data inputted from the first input terminal 31 or the third input terminal 33.

本発明にあっては、複数の短冊に分割した画像を受け付け、それぞれの短冊の画像処理を担当する複数の画像処理チップが協調して動作し、なめらかに接続された画像を生成する画像処理装置２０を提供することができる。 In the present invention, an image processing apparatus that receives an image divided into a plurality of strips, and that a plurality of image processing chips in charge of image processing of the respective strips operate in cooperation to generate a smoothly connected image. 20 can be provided.

本発明にかかる表示装置１０は、画像データを受け付ける入力部１５と、前記入力部１５が受け付けた画像データを複数の短冊画像データに分割する分割処理部４０と、前記分割処理部４０が分割した短冊画像データを受け付ける第１入力端子３１と、前記分割処理部４０が分割した短冊画像データを受け付ける第２入力端子３２と、前記分割処理部４０が分割した短冊画像データを受け付ける第３入力端子３３と、前記第１入力端子３１から入力された短冊画像データを、前記第２入力端子３２または前記第３入力端子３３から入力された短冊画像データを用いて変換した変換画像データを出力する第１出力端子３４とを有する複数の画像処理チップ３０と、前記画像処理チップ３０が出力した変換画像データに基づいて画像を表示する表示パネル１１とを備える。 The display device 10 according to the present invention includes an input unit 15 that receives image data, a division processing unit 40 that divides the image data received by the input unit 15 into a plurality of strip image data, and the division processing unit 40. A first input terminal 31 for receiving strip image data, a second input terminal 32 for receiving strip image data divided by the division processing unit 40, and a third input terminal 33 for receiving strip image data divided by the division processing unit 40. And first image data obtained by converting the strip image data input from the first input terminal 31 using the strip image data input from the second input terminal 32 or the third input terminal 33. A plurality of image processing chips 30 having an output terminal 34 and a table for displaying an image based on the converted image data output by the image processing chip 30 And a panel 11.

本発明にあっては、たとえば８Ｋ４Ｋ等の大容量の画像を受け付け、短冊状に分割してＭＥＭＣ処理等の画像処理を行い、なめらかな画像を表示する表示装置１０を提供することができる。 In the present invention, for example, it is possible to provide a display device 10 that receives a large-capacity image such as 8K4K, divides it into strips, performs image processing such as MEMC processing, and displays a smooth image.

本発明にかかるテレビジョン受信機は、上述に記載の表示装置１０と、テレビジョン放送を受信する受信部とを備え、前記受信部にて受信したテレビジョン放送に基づいて、前記表示装置１０に映像を表示するようにしてある。 A television receiver according to the present invention includes the display device 10 described above and a receiving unit that receives a television broadcast, and the display device 10 includes the display device 10 based on the television broadcast received by the receiving unit. The video is displayed.

本発明にあっては、たとえば８Ｋ４Ｋ等の大容量の画像を受け付け、短冊状に分割してＭＥＭＣ処理等の画像処理を行い、なめらかな画像を表示するテレビジョン受信機を提供することができる。 In the present invention, for example, it is possible to provide a television receiver that receives a large-capacity image such as 8K4K, divides the image into strips, performs image processing such as MEMC processing, and displays a smooth image.

本発明にかかる画像処理方法は、画像データを複数の短冊に分割した短冊データのうちの第１短冊データの入力を受け付け、前記短冊データのうちの前記第１短冊データに隣接する第２短冊データの入力を受け付け、前記短冊データのうちの前記第２短冊データとは反対側で前記第１短冊データに隣接する第３短冊データの入力を受け付け、前記第１短冊データを前記第２短冊データおよび前記第３短冊データを用いて変換した変換画像データと、前記第１短冊データ、前記第２短冊データまたは前記第３短冊データとをそれぞれ異なる出力端子より出力する The image processing method according to the present invention receives input of first strip data of strip data obtained by dividing image data into a plurality of strips, and second strip data adjacent to the first strip data of the strip data. , The third strip data adjacent to the first strip data on the opposite side to the second strip data of the strip data is received, and the first strip data and the second strip data and The converted image data converted using the third strip data and the first strip data, the second strip data, or the third strip data are output from different output terminals.

本発明にあっては、複数の短冊に分割した画像を受け付け、それぞれの短冊の画像処理を担当する複数の画像処理チップが協調して動作し、なめらかに接続された画像を生成する画像処理方法を提供することができる。 In the present invention, an image processing method that accepts an image divided into a plurality of strips, and that a plurality of image processing chips in charge of image processing of the respective strips operate in cooperation to generate a smoothly connected image. Can be provided.

１０表示装置
１１表示パネル
１２パネル入力端子
１５入力基板（入力部）
１６４Ｋ端子
１７８Ｋ端子
２０制御基板（画像処理装置）
２１４Ｋ処理チップ
２３駆動制御チップ
２４駆動入力端子
２５駆動出力端子
２６同期端子
２８短冊処理部
３０画像処理チップ
３０１第１画像処理チップ
３０２第２画像処理チップ
３０３第３画像処理チップ
３０４第４画像処理チップ
３１第１入力端子
３２第２入力端子
３３第３入力端子
３４第１出力端子
３５第２出力端子
３６第３出力端子
４０分割処理チップ（分割処理部）
４１Ａ短冊出力端子
４２Ｂ短冊出力端子
４３Ｃ短冊出力端子
４４Ｄ短冊出力端子
４８４Ｋ入力端子
４９８Ｋ入力端子 DESCRIPTION OF SYMBOLS 10 Display apparatus 11 Display panel 12 Panel input terminal 15 Input board (input part)
16 4K terminal 17 8K terminal 20 Control board (image processing device)
21 4K processing chip 23 drive control chip 24 drive input terminal 25 drive output terminal 26 synchronization terminal 28 strip processing unit 30 image processing chip 301 first image processing chip 302 second image processing chip 303 third image processing chip 304 fourth image processing Chip 31 First input terminal 32 Second input terminal 33 Third input terminal 34 First output terminal 35 Second output terminal 36 Third output terminal 40 Division processing chip (division processing section)
41 A strip output terminal 42 B strip output terminal 43 C strip output terminal 44 D strip output terminal 48 4K input terminal 49 8K input terminal

Claims

A first input terminal for receiving image data;
A second input terminal for receiving image data;
A third input terminal for receiving image data;
Image processing comprising: a first output terminal that outputs converted image data obtained by converting image data input from the first input terminal using image data input from the second input terminal or the third input terminal. Chip.

A plurality of image processing chips according to claim 1;
A second output terminal for outputting image data input from the first input terminal or the second input terminal of one of the image processing chips and a second input terminal of the other image processing chip are connected to each other. 1 connection,
The third input terminal of the one image processing chip is connected to the third output terminal that outputs the image data input from the first input terminal or the third input terminal of the other image processing chip. An image processing apparatus comprising: 2 connection units.

An input unit for receiving image data;
A division processing unit that divides the image data received by the input unit into a plurality of strip image data;
The first input terminal for receiving strip image data divided by the division processing unit, the second input terminal for receiving strip image data divided by the division processing unit, and the strip image data divided by the division processing unit Output converted image data obtained by converting the strip image data input from the third input terminal and the first input terminal using the strip image data input from the second input terminal or the third input terminal. A plurality of image processing chips according to claim 1, comprising the first output terminal;
A display panel that displays an image based on the converted image data output by the image processing chip.

A display device according to claim 3;
A receiver for receiving television broadcasts,
A television receiver configured to display an image on the display device based on the television broadcast received by the receiving unit.

Accepts the input of the first strip data of strip data obtained by dividing the image data into a plurality of strips,
Accepting input of second strip data adjacent to the first strip data of the strip data;
Accepting input of third strip data adjacent to the first strip data on the opposite side of the strip data from the second strip data;
Different output terminals for the converted image data obtained by converting the first strip data using the second strip data and the third strip data, and the first strip data, the second strip data, or the third strip data, respectively. More output image processing method.