JP2017163087A - Semiconductor device and imaging apparatus - Google Patents

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崇 宮崎
Takashi Miyazaki
崇 宮崎
勇希 野房
Yuki Nofusa
勇希 野房
啓司 杉
Keiji Sugi
啓司 杉
鎬楠 権
Honam Kwon
鎬楠 権
藤原　郁夫
Ikuo Fujiwara
郁夫 藤原
勲 高須
Isao Takasu
勲 高須
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Abstract

PROBLEM TO BE SOLVED: To reduce noise.SOLUTION: A first region 20A of a charge storage region 20 is a region of a first conductivity type along a first surface P on a light incident side. A second region 20B of the charge storage region 20 is a region of the first conductivity type continuous with the first region 20A. A third region 22A of a potential control region 22 is a region of a second conductivity type continuously arranged in a direction along the first surface P with respect to the first region 20A. A fourth region 22B of the potential control region 22 is a region of the second conductivity type covering the outer periphery of the second region 20B. A photoelectric conversion layer 16 is arranged between an electrode layer 14 and a semiconductor substrate 12 and photoelectrically converts light into an electric charge.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、半導体装置、および撮影装置に関する。   Embodiments described herein relate generally to a semiconductor device and a photographing apparatus.

光電変換層で光電変換された電荷を読み出す半導体装置が知られている。例えば、光電変換層を挟むように電極層を配置し、一方の電極層にｐ型の半導体領域とｎ型の半導体領域とを含む半導体基板をオーミックコンタクトさせた構成が知られている。また、光電変換層を、半導体領域および転送トランジスタを介して浮遊拡散領域に接続する技術も開示されている。   A semiconductor device that reads out charges photoelectrically converted by a photoelectric conversion layer is known. For example, a configuration in which an electrode layer is disposed so as to sandwich a photoelectric conversion layer and a semiconductor substrate including a p-type semiconductor region and an n-type semiconductor region is in ohmic contact with one electrode layer is known. Also disclosed is a technique for connecting a photoelectric conversion layer to a floating diffusion region via a semiconductor region and a transfer transistor.

ここで、半導体装置から読み出した信号には、浮遊拡散領域の容量などに依存するノイズが含まれる場合がある。ノイズ除去する技術としては、Ｓｉ基板からなる光電変換層に光電変換機能と電荷蓄積機能とを持たせ、相関二重サンプリング（ＣＤＳ）と呼ばれるノイズ除去手法を用いた技術が開示されている。   Here, the signal read from the semiconductor device may include noise depending on the capacitance of the floating diffusion region. As a technique for removing noise, a technique using a noise removing technique called correlated double sampling (CDS) in which a photoelectric conversion layer made of a Si substrate is provided with a photoelectric conversion function and a charge storage function is disclosed.

特開２０１０−４５３１８号公報JP 2010-45318 A

しかし、従来技術では、ノイズを除去することができない場合があった。   However, in the prior art, there are cases where noise cannot be removed.

本発明は、上記に鑑みてなされたものであって、ノイズの低減を図ることができる、半導体装置、および撮影装置を提供することを目的とする。   The present invention has been made in view of the above, and an object thereof is to provide a semiconductor device and an imaging device capable of reducing noise.

実施形態の半導体装置は、半導体基板と、電極層と、光電変換層と、を備える。半導体基板は、電荷蓄積領域と、電位制御領域と、を有する。電荷蓄積領域は、ｐ型およびｎ型の第１の導電型であり且つ光入射側の第１面に沿った第１領域、および、該第１の導電型であり且つ第１領域に連続する第２領域、からなる。電位制御領域は、第１領域に対して第１面に沿った方向に連続して配置された第２の導電型の第３領域、および、第２領域の外周を覆う該第２の導電型の第４領域、からなる。電極層は、半導体基板の第１面側に配置されている。光電変換層は、電極層と半導体基板との間に配置され、光を電荷に光電変換する。   The semiconductor device of the embodiment includes a semiconductor substrate, an electrode layer, and a photoelectric conversion layer. The semiconductor substrate has a charge storage region and a potential control region. The charge storage region has a first conductivity type of p-type and n-type and a first region along the first surface on the light incident side, and is of the first conductivity type and is continuous with the first region. The second region. The potential control region includes a third region of the second conductivity type arranged continuously in the direction along the first surface with respect to the first region, and the second conductivity type covering the outer periphery of the second region. The fourth region. The electrode layer is disposed on the first surface side of the semiconductor substrate. A photoelectric conversion layer is arrange | positioned between an electrode layer and a semiconductor substrate, and photoelectrically converts light into an electric charge.

半導体装置の一例を示す図。FIG. 11 illustrates an example of a semiconductor device. ポテンシャルエネルギーの遷移の説明図。Explanatory drawing of transition of potential energy. タイミングチャート。Timing chart. 撮影装置の一例を示す模式図。FIG. 3 is a schematic diagram illustrating an example of an imaging device. 撮影装置の一例を示す模式図。FIG. 3 is a schematic diagram illustrating an example of an imaging device. 半導体チップの一例を示す図。The figure which shows an example of a semiconductor chip. 携帯端末の一例を示す模式図。The schematic diagram which shows an example of a portable terminal. 車両の一例を示す模式図。The schematic diagram which shows an example of a vehicle.

以下に添付図面を参照して、本実施の形態の詳細を説明する。   Details of the present embodiment will be described below with reference to the accompanying drawings.

（第１の実施の形態）
図１は、半導体装置１０の一例を示す図である。半導体装置１０は、撮影装置１００などに適用可能である。撮影装置１００は、被写体を撮影して画像データを得る装置である。 (First embodiment)
FIG. 1 is a diagram illustrating an example of the semiconductor device 10. The semiconductor device 10 can be applied to the imaging device 100 or the like. The photographing apparatus 100 is an apparatus that obtains image data by photographing a subject.

半導体装置１０は、半導体基板１２と、終端層１８と、光電変換層１６と、電極層１４と、読出回路１５と、制御部４４と、を備える。   The semiconductor device 10 includes a semiconductor substrate 12, a termination layer 18, a photoelectric conversion layer 16, an electrode layer 14, a readout circuit 15, and a control unit 44.

半導体装置１０は、読出回路１５、半導体基板１２、終端層１８、光電変換層１６、および電極層１４を、この順に積層した積層体である。制御部４４は、読出回路１５に電気的に接続されている（詳細後述）。   The semiconductor device 10 is a stacked body in which a readout circuit 15, a semiconductor substrate 12, a termination layer 18, a photoelectric conversion layer 16, and an electrode layer 14 are stacked in this order. The controller 44 is electrically connected to the readout circuit 15 (details will be described later).

本実施の形態の半導体装置１０は、電極層１４側から半導体基板１２側に向かって入射する光（図中、光Ｌ参照）を受光し、光電変換層１６で光電変換を行う。そして、半導体装置１０は、変換された電荷に応じた信号を、読出回路１５で読み出す。   The semiconductor device 10 of the present embodiment receives light (see light L in the figure) incident from the electrode layer 14 side toward the semiconductor substrate 12 side, and performs photoelectric conversion by the photoelectric conversion layer 16. Then, the semiconductor device 10 reads out a signal corresponding to the converted charge by the reading circuit 15.

すなわち、本実施の形態の半導体装置１０は、裏面照射型ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに、光電変換層１６および電極層１４が積層された、積層型イメージセンサである。裏面照射型とは、半導体基板１２における、光入射側とは反対側に読出回路１５が設けられた構成を示す。   That is, the semiconductor device 10 of the present embodiment is a stacked image sensor in which a photoelectric conversion layer 16 and an electrode layer 14 are stacked on a backside-illuminated CMOS (Complementary Metal Oxide Semiconductor) image sensor. The backside illumination type refers to a configuration in which the readout circuit 15 is provided on the side opposite to the light incident side in the semiconductor substrate 12.

半導体基板１２は、例えば、シリコン基板である。半導体基板１２は、電荷蓄積領域２０と、電位制御領域２２と、基板領域３２と、を含む。   The semiconductor substrate 12 is, for example, a silicon substrate. The semiconductor substrate 12 includes a charge accumulation region 20, a potential control region 22, and a substrate region 32.

電荷蓄積領域２０は、光電変換層１６で変換された電荷を蓄積するための領域である。電荷蓄積領域２０は、第１の導電型である。第１の導電型は、ｐ型およびｎ型の一方の導電型である。電荷蓄積領域２０は、電位制御領域２２とのｐｎ接合により、完全空乏化される。   The charge accumulation region 20 is a region for accumulating the charges converted by the photoelectric conversion layer 16. The charge storage region 20 is the first conductivity type. The first conductivity type is one of p-type and n-type. The charge storage region 20 is completely depleted by the pn junction with the potential control region 22.

電荷蓄積領域２０は、第１領域２０Ａと、第２領域２０Ｂと、からなる。第１領域２０Ａは、電荷蓄積領域２０における、第１面Ｐに沿った領域である。第１面Ｐは、半導体基板１２における、半導体装置１０への光入射側の面である。言い換えると、第１面Ｐは、半導体基板１２における、光電変換層１６側の面である。第２領域２０Ｂは、第１領域２０Ａに連続し、第１領域２０Ａに対して、光電変換層１６側とは異なる方向に向かって突出した領域である。本実施の形態では、第２領域２０Ｂは、第２面Ｑ側に向かって、第１領域２０Ａから突出した領域である。第２面Ｑは、半導体基板１２における光入射側である第１面Ｐの、反対側の面である。   The charge storage region 20 includes a first region 20A and a second region 20B. The first region 20 </ b> A is a region along the first surface P in the charge accumulation region 20. The first surface P is a surface on the light incident side to the semiconductor device 10 in the semiconductor substrate 12. In other words, the first surface P is a surface of the semiconductor substrate 12 on the photoelectric conversion layer 16 side. The second region 20B is a region that is continuous with the first region 20A and protrudes in a direction different from the photoelectric conversion layer 16 side with respect to the first region 20A. In the present embodiment, the second region 20B is a region protruding from the first region 20A toward the second surface Q side. The second surface Q is a surface on the opposite side of the first surface P that is the light incident side in the semiconductor substrate 12.

すなわち、本実施の形態では、第２領域２０Ｂは、半導体装置１０の積層方向に長い領域であり、一端部が第１領域２０Ａに連続する。積層方向とは、半導体装置１０における、半導体基板１２、終端層１８、光電変換層１６、およびシリコン層１３の積層方向である。積層方向は、第１面Ｐに直交する方向に一致する。第２領域２０Ｂの他端部は、半導体基板１２の第２面Ｑに連続する。本実施の形態では、第２領域２０Ｂの他端部は、後述するオーバーフローバリア２４および転送トランジスタ３４に接合されている（詳細後述）。   That is, in the present embodiment, the second region 20B is a region that is long in the stacking direction of the semiconductor device 10, and one end portion is continuous with the first region 20A. The stacking direction is the stacking direction of the semiconductor substrate 12, the termination layer 18, the photoelectric conversion layer 16, and the silicon layer 13 in the semiconductor device 10. The stacking direction coincides with the direction orthogonal to the first surface P. The other end of the second region 20 </ b> B is continuous with the second surface Q of the semiconductor substrate 12. In the present embodiment, the other end of the second region 20B is joined to an overflow barrier 24 and a transfer transistor 34 (described later in detail).

電荷蓄積領域２０（第１領域２０Ａ、第２領域２０Ｂ）は、シリコン層１３に第１濃度の不純物をドープすることによって形成される、半導体領域である。シリコン層１３は、未終端の半導体基板であり、電荷蓄積領域２０や電位制御領域２２を形成する前の半導体基板である。   The charge storage region 20 (first region 20A, second region 20B) is a semiconductor region formed by doping the silicon layer 13 with a first concentration impurity. The silicon layer 13 is an unterminated semiconductor substrate and is a semiconductor substrate before the charge accumulation region 20 and the potential control region 22 are formed.

なお、第２領域２０Ｂの不純物濃度は、上記第１濃度を満たす範囲内において、半導体基板１２の第２面Ｑ側に向かうほど高くなるように、グラデーションがつけられていることが好ましい。第２領域２０Ｂに、不純物濃度のグラデーションを設けることで、第１領域２０Ａから転送されてきた電荷を第２面Ｑ側へ向かって効率よくドリフトさせることができる。   The impurity concentration of the second region 20B is preferably provided with a gradation so as to increase toward the second surface Q side of the semiconductor substrate 12 within a range satisfying the first concentration. By providing gradation of the impurity concentration in the second region 20B, the charge transferred from the first region 20A can be efficiently drifted toward the second surface Q side.

電位制御領域２２は、電荷蓄積領域２０の電位を制御するための領域である。電位制御領域２２は、第２の導電型である。第２の導電型は、第１の導電型とは異なる導電型であり、ｐ型およびｎ型の他方の導電型である。すなわち、電荷蓄積領域２０の導電型がｎ型である場合、電位制御領域２２の導電型は、ｐ型である。また、電荷蓄積領域２０の導電型がｐ型である場合、電位制御領域２２の導電型は、ｎ型である。   The potential control region 22 is a region for controlling the potential of the charge storage region 20. The potential control region 22 is of the second conductivity type. The second conductivity type is a conductivity type different from the first conductivity type, and is the other conductivity type of p-type and n-type. That is, when the conductivity type of the charge storage region 20 is n-type, the conductivity type of the potential control region 22 is p-type. When the conductivity type of the charge storage region 20 is p-type, the conductivity type of the potential control region 22 is n-type.

具体的には、例えば、光電変換層１６による光電変換によって得られる電荷が電子である場合、電荷蓄積領域２０はｎ−型の半導体領域であり、電位制御領域２２はｐ＋型の半導体領域である。一方、光電変換層１６による光電変換によって得られる電荷がホールである場合、電荷蓄積領域２０はｐ−型の半導体領域であり、電位制御領域２２はｎ＋型の半導体領域である。   Specifically, for example, when the charge obtained by photoelectric conversion by the photoelectric conversion layer 16 is an electron, the charge storage region 20 is an n− type semiconductor region, and the potential control region 22 is a p + type semiconductor region. . On the other hand, when the charge obtained by photoelectric conversion by the photoelectric conversion layer 16 is a hole, the charge storage region 20 is a p− type semiconductor region, and the potential control region 22 is an n + type semiconductor region.

以下では、特に説明の無い場合には、光電変換層１６による光電変換によって得られる電荷が電子であるものとして説明する。また、以下では、電荷蓄積領域２０がｎ−型の半導体領域であり、電位制御領域２２がｐ＋型の半導体領域である場合を説明する。   In the following description, unless otherwise specified, it is assumed that the charge obtained by photoelectric conversion by the photoelectric conversion layer 16 is an electron. Hereinafter, a case where the charge storage region 20 is an n− type semiconductor region and the potential control region 22 is a p + type semiconductor region will be described.

なお、本実施の形態の半導体装置１０では、電荷がホールであり、電荷蓄積領域２０がｐ−型であり、電位制御領域２２がｎ＋型であってもよい。   In the semiconductor device 10 of the present embodiment, the charge may be a hole, the charge storage region 20 may be p− type, and the potential control region 22 may be n + type.

電位制御領域２２は、第３領域２２Ａと、第４領域２２Ｂと、からなる。第３領域２２Ａは、第１領域２０Ａに対して第１面Ｐに沿った方向に連続して配置されている。第４領域２２Ｂは、第２領域２０Ｂの外周を覆うように配置されている。言い換えると、第４領域２２Ｂは、第２領域２０Ｂと基板領域３２との境界面に配置されている。   The potential control region 22 includes a third region 22A and a fourth region 22B. The third region 22A is continuously arranged in the direction along the first surface P with respect to the first region 20A. The fourth region 22B is arranged so as to cover the outer periphery of the second region 20B. In other words, the fourth region 22B is disposed on the boundary surface between the second region 20B and the substrate region 32.

なお、第３領域２２Ａおよび第４領域２２Ｂは、連続して配置されていることが好ましい。すなわち、図１に示すように、第３領域２２Ａは、第１領域２０Ａにおける第１面Ｐに沿った方向の側面と、第１領域２０Ａにおける第２面Ｑ側の面と、第４領域２２Ｂと、に連続して配置されていることが好ましい。   The third region 22A and the fourth region 22B are preferably arranged continuously. That is, as shown in FIG. 1, the third region 22A includes a side surface in the direction along the first surface P in the first region 20A, a surface on the second surface Q side in the first region 20A, and a fourth region 22B. It is preferable that they are arranged continuously.

第３領域２２Ａと第４領域２２Ｂとが連続して配置されていることで、電荷蓄積領域２０を、より効果的に完全空乏化することができる。   Since the third region 22A and the fourth region 22B are continuously arranged, the charge storage region 20 can be more fully fully depleted.

ここで、電位制御領域２２がｐ＋型であり、電荷蓄積領域２０がｎ−型である場合、電位制御領域２２は電荷蓄積領域２０より電位が低い。このため、電位制御領域２２は、電荷蓄積領域２０内の電荷に対する、ポテンシャル障壁として機能する。   Here, when the potential control region 22 is p + type and the charge accumulation region 20 is n− type, the potential control region 22 has a lower potential than the charge accumulation region 20. For this reason, the potential control region 22 functions as a potential barrier against charges in the charge storage region 20.

同様に、電位制御領域２２がｎ＋型であり、電荷蓄積領域２０がｐ−型である場合、電位制御領域２２は電荷蓄積領域２０より電位が高い。この場合、電位制御領域２２は、電荷蓄積領域２０内のホールに対する、ポテンシャル障壁として機能する。   Similarly, when the potential control region 22 is n + type and the charge storage region 20 is p− type, the potential control region 22 has a higher potential than the charge storage region 20. In this case, the potential control region 22 functions as a potential barrier against holes in the charge storage region 20.

ここで、電荷蓄積領域２０の第１領域２０Ａと、該電荷蓄積領域２０に隣接する電位制御領域２２における第３領域２２Ａと、を含む領域を、１つの画素領域Ｂとする。   Here, a region including the first region 20A of the charge storage region 20 and the third region 22A in the potential control region 22 adjacent to the charge storage region 20 is defined as one pixel region B.

上述したように、電位制御領域２２は、ポテンシャル障壁として機能する。このため、電位制御領域２２の第３領域２２Ａは、隣接する他の画素領域Ｂにおける電荷蓄積領域２０からの電荷の混入を防止する、画素分離領域として機能する。また、電荷蓄積領域２０は、光電変換層１６で変換された電荷を蓄積する電荷蓄積領域として機能する。   As described above, the potential control region 22 functions as a potential barrier. For this reason, the third region 22A of the potential control region 22 functions as a pixel separation region that prevents mixing of charges from the charge storage region 20 in other adjacent pixel regions B. The charge accumulation region 20 functions as a charge accumulation region that accumulates the charges converted by the photoelectric conversion layer 16.

電位制御領域２２は、シリコン層１３に、第１濃度より高い第２濃度の不純物をドープすることによって形成される、半導体領域である。上述したように、電荷蓄積領域２０の不純物濃度は、第１濃度である。このため、電位制御領域２２の不純物濃度（第２濃度）は、電荷蓄積領域２０の不純物濃度（第１濃度）より高い。   The potential control region 22 is a semiconductor region formed by doping the silicon layer 13 with an impurity having a second concentration higher than the first concentration. As described above, the impurity concentration of the charge storage region 20 is the first concentration. For this reason, the impurity concentration (second concentration) of the potential control region 22 is higher than the impurity concentration (first concentration) of the charge storage region 20.

第２濃度は、第１濃度より高い濃度であればよい。第２濃度は、具体的には、１．０×１０１４ｃｍ−３〜１．０×１０１７ｃｍ−３の範囲内であることが好ましく、１．３×１０１４ｃｍ−３〜３．６×１０１６ｃｍ−３の範囲内であることが更に好ましい。 The second concentration may be higher than the first concentration. Specifically, the second concentration is preferably in the range of 1.0 × 10 14 cm −3 to 1.0 × 10 17 cm −3 , and 1.3 × 10 14 cm −3 to 3. More preferably, it is in the range of 6 × 10 16 cm −3 .

例えば、１つの画素領域Ｂのサイズが１μｍ×１μｍであるとする。画素領域Ｂのサイズは、画素領域Ｂにおける、二次元平面である第１面Ｐに対して平行な面のサイズである。また、半導体基板１２の厚みを５μｍとする。また、１つの画素領域Ｂにおける電位制御領域２２の幅を１２５ｎｍとする。１つの画素領域Ｂにおける電位制御領域２２の幅は、隣接する二つの電荷蓄積領域２０間の間隔の１／２の長さに相当する。また、１つの画素領域Ｂにおける、電荷蓄積領域２０のサイズは、７５０ｎｍ×７５０ｎｍであるとする。そして、電位制御領域２２の飽和電荷数を１０００００電荷とする。電荷蓄積領域２０の不純物の原子数は、該飽和電子数と等しくなる。   For example, it is assumed that the size of one pixel region B is 1 μm × 1 μm. The size of the pixel region B is the size of a surface in the pixel region B that is parallel to the first surface P that is a two-dimensional plane. The thickness of the semiconductor substrate 12 is 5 μm. Further, the width of the potential control region 22 in one pixel region B is set to 125 nm. The width of the potential control region 22 in one pixel region B corresponds to a length that is ½ of the interval between two adjacent charge storage regions 20. Further, the size of the charge storage region 20 in one pixel region B is assumed to be 750 nm × 750 nm. The number of saturated charges in the potential control region 22 is set to 100,000 charges. The number of impurity atoms in the charge storage region 20 is equal to the number of saturated electrons.

この場合、電荷蓄積領域２０の不純物の第２密度Ｎｄは、下記式（Ａ）によって求められる。また、電位制御領域２２の不純物の第１密度Ｎａの下限値（Ｎａｍｉｎ）は、下記式（Ｂ）によって求められる。   In this case, the second density Nd of the impurities in the charge storage region 20 is obtained by the following formula (A). Further, the lower limit (Namin) of the first density Na of impurities in the potential control region 22 is obtained by the following formula (B).

Ｎｄ［ｃｍ−３］＝１０００００／（７５０ｎｍ×７５０ｎｍ×５μｍ）＝１．７８×１０１０ ・・・式（Ａ）
Ｎａｍｉｎ＝１０００００／｛（１μｍ×１μｍ−７５０ｎｍ×７５０ｎｍ）×５μｍ｝ ・・・式（Ｂ） Nd [cm −3 ] = 100000 / (750 nm × 750 nm × 5 μm) = 1.78 × 10 10 Formula (A)
Namin = 100000 / {(1 μm × 1 μm−750 nm × 750 nm) × 5 μm} Expression (B)

電位制御領域２２の不純物の第１密度が、上記式（Ｂ）によって示されるＮａｍｉｎの値を示す場合、電位制御領域２２内のフラットバンドエリアは消滅する。   When the first density of impurities in the potential control region 22 indicates the value of Namin expressed by the above formula (B), the flat band area in the potential control region 22 disappears.

また、この場合、１つの画素領域Ｂにおける電位制御領域２２の面積（１μｍ×１μｍ−７５０ｎｍ×７５０ｎｍ）は、１つの画素領域Ｂにおける電荷蓄積領域２０の面積（７５０ｎｍ×７５０ｎｍ）の０．７８倍である。   In this case, the area of the potential control region 22 in one pixel region B (1 μm × 1 μm−750 nm × 750 nm) is 0.78 times the area of the charge storage region 20 in one pixel region B (750 nm × 750 nm). It is.

このため、この場合、電荷蓄積領域２０を完全空乏化するために最低限必要な、電位制御領域２２の不純物濃度（本実施の形態では、ｐ＋の不純物濃度）は、例えば、１．７８×１０４／０．７８＝２．３×１０１０［ｃｍ−３］である。 Therefore, in this case, the minimum impurity concentration (p + impurity concentration in the present embodiment) of the potential control region 22 necessary for completely depleting the charge storage region 20 is, for example, 1.78 × 10. 4 / 0.78 = 2.3 × 10 10 [cm −3 ].

これらの電位制御領域２２および電荷蓄積領域２０は、シリコン層１３への不純物のドープにより形成される。このとき、ドープする不純物の濃度を、第２濃度および第１濃度の各々に調整することで、電位制御領域２２および電荷蓄積領域２０が形成される。   The potential control region 22 and the charge storage region 20 are formed by doping impurities into the silicon layer 13. At this time, the potential control region 22 and the charge storage region 20 are formed by adjusting the concentration of the impurity to be doped to each of the second concentration and the first concentration.

電位制御領域２２の不純物の第１密度と、電荷蓄積領域２０の不純物の第２密度と、は、下記式（Ｃ）の関係を満たすことが好ましい。   The first density of impurities in the potential control region 22 and the second density of impurities in the charge storage region 20 preferably satisfy the relationship of the following formula (C).

Ｎａ＞Ｎｄ×Ａａ／Ａｄ ・・・式（Ｃ）   Na> Nd × Aa / Ad Formula (C)

式（Ｃ）中、Ｎａは、電位制御領域２２の不純物の第１密度を表す。Ｎｄは、電荷蓄積領域２０の不純物の第２密度を表す。Ａａは、１つの画素領域Ｂにおける、電位制御領域２２の占める面積を表す。Ａｄは、１つの画素領域Ｂにおける、電荷蓄積領域２０の占める面積を表す。通常、Ａａは、Ａｄ未満である（Ａａ＜Ａｄ）。   In the formula (C), Na represents the first density of impurities in the potential control region 22. Nd represents the second density of impurities in the charge storage region 20. Aa represents the area occupied by the potential control region 22 in one pixel region B. Ad represents the area occupied by the charge storage region 20 in one pixel region B. Usually, Aa is less than Ad (Aa <Ad).

なお、１つの画素領域Ｂにおける電位制御領域２２の占める面積、および電荷蓄積領域２０の占める面積は、各々、半導体基板１２の画素領域Ｂの、第１面Ｐに平行な断面における、電位制御領域２２の面積および電荷蓄積領域２０の面積の各々に相当する。第１面Ｐに平行とは、半導体装置１０における、半導体基板１２、終端層１８、光電変換層１６、および電極層１４の積層方向に対して直交する方向に相当する。   Note that the area occupied by the potential control region 22 and the area occupied by the charge storage region 20 in one pixel region B are respectively the potential control region in the cross section parallel to the first surface P of the pixel region B of the semiconductor substrate 12. This corresponds to each of the area 22 and the area of the charge storage region 20. Parallel to the first surface P corresponds to a direction orthogonal to the stacking direction of the semiconductor substrate 12, the termination layer 18, the photoelectric conversion layer 16, and the electrode layer 14 in the semiconductor device 10.

電位制御領域２２の不純物の第１密度と、電荷蓄積領域２０の不純物の第２密度と、が上記式（Ｃ）に示す関係を満たすことで、電荷蓄積領域２０を完全に空乏化することができる。   When the first density of impurities in the potential control region 22 and the second density of impurities in the charge storage region 20 satisfy the relationship represented by the above formula (C), the charge storage region 20 can be completely depleted. it can.

電位制御領域２２の不純物の第１密度Ｎａは、例えば、１×１０１7ｃｍ−３〜１×１０１8ｃｍ−３の範囲である。また、電荷蓄積領域２０の不純物の第２密度Ｎｄは、例えば、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３である。しかし、第１密度Ｎａおよび第２密度Ｎｄの値は、これらの範囲の値に限定されない。 The first density Na of the impurity in the potential control region 22 is, for example, in the range of 1 × 10 17 cm −3 to 1 × 10 18 cm −3 . The second density Nd of the impurities in the charge storage region 20 is, for example, 1 × 10 16 cm −3 to 1 × 10 17 cm −3 . However, the values of the first density Na and the second density Nd are not limited to values in these ranges.

電荷蓄積領域２０における第１領域２０Ａの厚みは限定されない。第１領域２０Ａの厚みは、例えば、５μｍである。   The thickness of the first region 20A in the charge storage region 20 is not limited. The thickness of the first region 20A is, for example, 5 μm.

次に、光電変換層１６について説明する。光電変換層１６は、電極層１４と半導体基板１２との間に配置されている。   Next, the photoelectric conversion layer 16 will be described. The photoelectric conversion layer 16 is disposed between the electrode layer 14 and the semiconductor substrate 12.

光電変換層１６は、電極層１４を介して入射した光を電荷に変換する層である。光電変換層１６は、例えば、可視全域を光電変換するアモルファスシリコンなどの無機材料や、ＣＩＧＳ（銅、インジウム、ガリウム、セレンの化合物）や、有機材料などを主成分とする。主成分とする、とは、７０％以上の含有率であること示す。また、光電変換層１６として、パンクロ感光性の有機光電変換層を用いてもよい。   The photoelectric conversion layer 16 is a layer that converts light incident through the electrode layer 14 into electric charges. The photoelectric conversion layer 16 includes, for example, an inorganic material such as amorphous silicon that photoelectrically converts the entire visible region, CIGS (a compound of copper, indium, gallium, and selenium), an organic material, or the like as a main component. “Main component” means that the content is 70% or more. In addition, a panchromatic organic photoelectric conversion layer may be used as the photoelectric conversion layer 16.

光電変換層１６の構成材料は限定されない。但し、光電変換層１６の半導体基板１２側において、光電変換層１６とは異なる波長領域の光をさらに光電変換する場合には、光電変換層１６は、波長選択性を有する必要がある。波長選択性とは、光電変換対象の波長領域以外の波長の光を透過させることを示す。この場合、光電変換層１６は、キナクリドンや、サブフタロシアニン等を含む構成とすればよい。   The constituent material of the photoelectric conversion layer 16 is not limited. However, in the case of further photoelectrically converting light in a wavelength region different from that of the photoelectric conversion layer 16 on the semiconductor substrate 12 side of the photoelectric conversion layer 16, the photoelectric conversion layer 16 needs to have wavelength selectivity. The wavelength selectivity indicates that light having a wavelength other than the wavelength region to be subjected to photoelectric conversion is transmitted. In this case, the photoelectric conversion layer 16 may be configured to include quinacridone, subphthalocyanine, or the like.

なお、光電変換層１６は、有機材料を主成分とすることが好ましい。有機材料を主成分とする、とは、含有量が８０重量％以上であることを示す。また、光電変換層１６は、有機材料から構成されることが特に好ましい（含有量１００重量％）。   In addition, it is preferable that the photoelectric converting layer 16 has an organic material as a main component. The phrase “consisting mainly of an organic material” means that the content is 80% by weight or more. The photoelectric conversion layer 16 is particularly preferably composed of an organic material (content: 100% by weight).

有機材料を主成分とする光電変換層１６を用いると、有機材料を主成分としない場合に比べて、光電変換層１６の抵抗率を高くすることが出来る。光電変換層１６の抵抗率が高いほど、光電変換層１６で発生した電荷が、光電変換層１６における、他の画素領域Ｂに対応する領域へと広がることを抑制することができる。言い換えると、他の画素領域Ｂからの電荷が各画素領域Ｂに混入することを抑制することができる。   When the photoelectric conversion layer 16 containing an organic material as a main component is used, the resistivity of the photoelectric conversion layer 16 can be increased as compared with the case where the organic material is not used as a main component. As the resistivity of the photoelectric conversion layer 16 is higher, the charge generated in the photoelectric conversion layer 16 can be prevented from spreading to a region corresponding to the other pixel region B in the photoelectric conversion layer 16. In other words, the charge from other pixel regions B can be prevented from being mixed into each pixel region B.

なお、光電変換層１６における、各画素領域Ｂに対応する領域とは、光電変換層１６における、半導体基板１２における画素領域Ｂを、半導体装置１０の厚み方向に向かって光電変換層１６へ投影した領域である。厚み方向は、半導体装置１０の厚み方向であり、半導体基板１２、終端層１８、および光電変換層１６の積層方向と一致する。   In addition, the area | region corresponding to each pixel area B in the photoelectric converting layer 16 projected the pixel area B in the semiconductor substrate 12 in the photoelectric converting layer 16 to the photoelectric converting layer 16 toward the thickness direction of the semiconductor device 10. It is an area. The thickness direction is the thickness direction of the semiconductor device 10 and coincides with the stacking direction of the semiconductor substrate 12, the termination layer 18, and the photoelectric conversion layer 16.

また、有機材料を主成分とする光電変換層１６を用いた場合、以下の効果も得られる。上述のように、有機材料を主成分とする光電変換層１６を用い、光電変換層１６と半導体基板１２とを電極層（下部電極層）を介さずに積層することによって、下部電極層の微細加工が不要となる。また、シリコン層１３への不純物のドーピング濃度を調整することで、電荷蓄積領域２０と電位制御領域２２とを含む画素領域Ｂを容易に形成することができる。   Moreover, when the photoelectric conversion layer 16 which has an organic material as a main component is used, the following effects are also acquired. As described above, the photoelectric conversion layer 16 containing an organic material as a main component is used, and the photoelectric conversion layer 16 and the semiconductor substrate 12 are laminated without interposing an electrode layer (lower electrode layer). No processing is required. Further, the pixel region B including the charge accumulation region 20 and the potential control region 22 can be easily formed by adjusting the impurity doping concentration in the silicon layer 13.

本実施の形態の半導体装置１０では、光電変換層１６は、第１面Ｐに沿って、複数の電荷蓄積領域２０を連続して覆うように設けられた、連続膜である。すなわち、本実施の形態では、光電変換層１６は、複数の画素領域Ｂに渡って連続して設けられている。   In the semiconductor device 10 according to the present embodiment, the photoelectric conversion layer 16 is a continuous film provided so as to continuously cover the plurality of charge accumulation regions 20 along the first surface P. That is, in the present embodiment, the photoelectric conversion layer 16 is provided continuously over the plurality of pixel regions B.

電極層１４は、半導体基板１２の第１面Ｐ側に配置されている。本実施の形態では、電極層１４は、光電変換層１６の光入射側に設けられている。電極層１４は、半導体装置１０で検出対象の波長領域の光を透過し、且つ導電性を有する材料で構成すればよい。電極層１４は、例えば、ＩＴＯ、グラフェン、ＺｎＯなどで構成する。   The electrode layer 14 is disposed on the first surface P side of the semiconductor substrate 12. In the present embodiment, the electrode layer 14 is provided on the light incident side of the photoelectric conversion layer 16. The electrode layer 14 may be made of a material that transmits light in the wavelength region to be detected by the semiconductor device 10 and has conductivity. The electrode layer 14 is made of, for example, ITO, graphene, ZnO, or the like.

電極層１４の厚みは限定されない。電極層１４の厚みは、例えば、３５ｎｍである。   The thickness of the electrode layer 14 is not limited. The electrode layer 14 has a thickness of 35 nm, for example.

終端層１８は、半導体基板１２と光電変換層１６との間に配置されている。終端層１８は、半導体基板１２の第１面Ｐに少なくとも接触して配置されている。終端層１８は、光電変換層１６に対しては他の層を介して配置されていてもよい。すなわち終端層１８は、光電変換層１６に対しては非接触に配置されていてもよい。   The termination layer 18 is disposed between the semiconductor substrate 12 and the photoelectric conversion layer 16. The termination layer 18 is disposed at least in contact with the first surface P of the semiconductor substrate 12. The termination layer 18 may be disposed via another layer with respect to the photoelectric conversion layer 16. That is, the termination layer 18 may be disposed in a non-contact manner with respect to the photoelectric conversion layer 16.

なお、終端層１８は、半導体基板１２と光電変換層１６の双方に接触して配置されていることが好ましい。すなわち、終端層１８は、半導体基板１２の第１面Ｐと、光電変換層１６の半導体基板１２側の第３面Ｓと、の双方に接触配置されていることが好ましい。   The termination layer 18 is preferably disposed in contact with both the semiconductor substrate 12 and the photoelectric conversion layer 16. That is, the termination layer 18 is preferably disposed in contact with both the first surface P of the semiconductor substrate 12 and the third surface S of the photoelectric conversion layer 16 on the semiconductor substrate 12 side.

終端層１８は、半導体基板１２の表面のダングリングボンドを終端する層である。   The termination layer 18 is a layer that terminates dangling bonds on the surface of the semiconductor substrate 12.

ここで、半導体基板１２表面の未終端のダングリングボンド上に光電変換層１６を積層したと仮定する。半導体基板１２表面の未終端のダングリングボンド上に光電変換層１６を積層すると、半導体基板１２と光電変換層１６との界面で界面準位が形成される。界面準位は、光電変換層１６で変換された電荷のトラップとして作用する。   Here, it is assumed that the photoelectric conversion layer 16 is stacked on an unterminated dangling bond on the surface of the semiconductor substrate 12. When the photoelectric conversion layer 16 is stacked on an unterminated dangling bond on the surface of the semiconductor substrate 12, an interface state is formed at the interface between the semiconductor substrate 12 and the photoelectric conversion layer 16. The interface state acts as a trap for charges converted by the photoelectric conversion layer 16.

界面準位がトラップとして作用することで、読出回路１５で読み出された信号には、ノイズや残像が生じる。また、界面準位がトラップとして作用することで、半導体基板１２と光電変換層１６との界面でバンド曲りが発生し、光電変換層１６から半導体基板１２への電荷の完全転送が妨げられる。   As the interface state acts as a trap, noise and an afterimage are generated in the signal read out by the readout circuit 15. Further, when the interface state acts as a trap, band bending occurs at the interface between the semiconductor substrate 12 and the photoelectric conversion layer 16, thereby preventing complete transfer of charges from the photoelectric conversion layer 16 to the semiconductor substrate 12.

このため、半導体装置１０は、第１面Ｐと光電変換層１６との間に、終端層１８を備えることが好ましい。終端層１８は、半導体基板１２の表面のダングリングボンドを終端する機能を有する層であればよい。終端層１８は、例えば、シリコン酸化膜である。   For this reason, it is preferable that the semiconductor device 10 includes a termination layer 18 between the first surface P and the photoelectric conversion layer 16. The termination layer 18 may be a layer having a function of terminating dangling bonds on the surface of the semiconductor substrate 12. The termination layer 18 is, for example, a silicon oxide film.

また、終端層１８は、シリコン層１３における、シリコン層１３の表面の全てのダングリングボンドを水素で終端した領域であってもよい。例えば、終端層１８は、シリコン層１３の表面を、例えばフッ酸で処理することにより、該表面のダングリングボンドを水素で終端した領域であってもよい。この場合、終端層１８は、シリコン層１３の表面における、結合に関与しない結合手を水素原子によって終端した、Ｓｉ−Ｈ層である。   The termination layer 18 may be a region in the silicon layer 13 in which all dangling bonds on the surface of the silicon layer 13 are terminated with hydrogen. For example, the termination layer 18 may be a region in which dangling bonds on the surface of the silicon layer 13 are terminated with hydrogen by treating the surface of the silicon layer 13 with, for example, hydrofluoric acid. In this case, the termination layer 18 is a Si—H layer in which bonds on the surface of the silicon layer 13 are terminated by hydrogen atoms, which are not involved in bonding.

終端層１８の厚みは、後述する第１の制御の期間に、光電変換層１６と終端層１８との界面に電荷が蓄積されても、該第１の制御の期間にダイレクトトンネリングの発生しない程度の厚みであればよい。例えば、終端層１８がシリコン酸化膜である場合、終端層１８の厚みは、２．５ｎｍ以上１５ｎｍ以下の範囲であることが好ましい。   The thickness of the termination layer 18 is such that direct tunneling does not occur during the first control period even if charges are accumulated at the interface between the photoelectric conversion layer 16 and the termination layer 18 during the first control period described later. It is sufficient if the thickness is. For example, when the termination layer 18 is a silicon oxide film, the thickness of the termination layer 18 is preferably in the range of 2.5 nm to 15 nm.

終端層１８がシリコン酸化膜である場合、膜内の電界強度が１〜２ＭＶ／ｃｍになると、ダイレクトトンネリング現象が発生する。ダイレクトトンネリングとは、光電変換層１６から半導体基板１２側へドリフトしてきた電荷の略１００％が、終端層１８を介して半導体基板１２側へ通過することを示す。この観点から、終端層１８がシリコン酸化膜である場合、上記厚みであることが好ましい。   When the termination layer 18 is a silicon oxide film, a direct tunneling phenomenon occurs when the electric field strength in the film becomes 1 to 2 MV / cm. Direct tunneling indicates that almost 100% of the charge drifting from the photoelectric conversion layer 16 to the semiconductor substrate 12 side passes through the termination layer 18 to the semiconductor substrate 12 side. From this viewpoint, when the termination layer 18 is a silicon oxide film, the above thickness is preferable.

読出回路１５は、半導体基板１２の第２面Ｑ側に設けられている。読出回路１５は、電荷蓄積領域２０に蓄積された電荷を、信号として読み出す回路である。読出回路１５の詳細は後述する。   The read circuit 15 is provided on the second surface Q side of the semiconductor substrate 12. The readout circuit 15 is a circuit that reads out the charge accumulated in the charge accumulation region 20 as a signal. Details of the readout circuit 15 will be described later.

次に、本実施の形態の半導体装置１０における、電荷の流れを説明する。   Next, the flow of charges in the semiconductor device 10 of the present embodiment will be described.

上述のように構成された半導体装置１０に、電極層１４側から光電変換層１６へ向かって光が入射すると、光電変換層１６が入射した光を電荷に変換する。   When light is incident on the semiconductor device 10 configured as described above from the electrode layer 14 side toward the photoelectric conversion layer 16, the light incident on the photoelectric conversion layer 16 is converted into electric charges.

光電変換層１６で生成された電荷は、半導体装置１０の厚み方向に形成される電界によって、光電変換層１６内を半導体基板１２側に向かってドリフトする。半導体装置１０の厚み方向とは、半導体装置１０を構成する各層の積層方向に一致する。   The electric charges generated in the photoelectric conversion layer 16 drift in the photoelectric conversion layer 16 toward the semiconductor substrate 12 due to an electric field formed in the thickness direction of the semiconductor device 10. The thickness direction of the semiconductor device 10 corresponds to the stacking direction of the layers constituting the semiconductor device 10.

このとき、上述したように、光電変換層１６が有機材料を主成分とする構成であると、光電変換層１６で生成された電荷が、積層方向に交差する方向へ移動して他の画素領域Ｂに向かってドリフトすることが抑制される。   At this time, as described above, when the photoelectric conversion layer 16 has a structure mainly composed of an organic material, the charges generated in the photoelectric conversion layer 16 move in a direction crossing the stacking direction, and other pixel regions. Drifting toward B is suppressed.

光電変換層１６内を半導体基板１２側に向かってドリフトし、光電変換層１６の第３面Ｓに到った電荷は、終端層１８を介して半導体基板１２側へ通過する。   The charges that have drifted in the photoelectric conversion layer 16 toward the semiconductor substrate 12 and have reached the third surface S of the photoelectric conversion layer 16 pass through the termination layer 18 to the semiconductor substrate 12 side.

上述したように、半導体基板１２内の電位制御領域２２は、電荷蓄積領域２０内に到った電荷に対する、ポテンシャル障壁として機能する。このため、電荷蓄積領域２０と電位制御領域２２との間には、電位制御領域２２側から電荷蓄積領域２０側へ向かって電荷をドリフトさせるような電界が発生する。よって、光電変換層１６から終端層１８を介して半導体基板１２に到った電荷は、電位制御領域２２側から電荷蓄積領域２０側へ向かう電界によって、画素領域Ｂごとに、電荷蓄積領域２０に集められる。   As described above, the potential control region 22 in the semiconductor substrate 12 functions as a potential barrier against charges reaching the charge storage region 20. For this reason, an electric field is generated between the charge storage region 20 and the potential control region 22 so as to drift charge from the potential control region 22 side toward the charge storage region 20 side. Therefore, the charge that reaches the semiconductor substrate 12 from the photoelectric conversion layer 16 through the termination layer 18 is transferred to the charge storage region 20 for each pixel region B by an electric field from the potential control region 22 side to the charge storage region 20 side. Collected.

ここで、電荷蓄積領域２０は、電位制御領域２２によって完全空乏化されている。このため、光電変換層１６で生成された電荷は、半導体基板１２に既に蓄積されている電荷と混じることなく電荷蓄積領域２０に蓄積される。そして、電荷蓄積領域２０に蓄積された電荷は、読出回路１５によって信号として読み出される。   Here, the charge storage region 20 is completely depleted by the potential control region 22. For this reason, the charges generated in the photoelectric conversion layer 16 are accumulated in the charge accumulation region 20 without being mixed with the charges already accumulated in the semiconductor substrate 12. Then, the charge accumulated in the charge accumulation region 20 is read as a signal by the read circuit 15.

次に、読出回路１５について詳細を説明する。   Next, details of the readout circuit 15 will be described.

読出回路１５は、電荷蓄積領域２０に蓄積された電荷を信号として読み出す。   The readout circuit 15 reads out the charges accumulated in the charge accumulation region 20 as a signal.

読出回路１５は、第１の電位制御部３０と、第２の電位制御部２８と、半導体領域２６と、オーバーフローバリア２４と、転送トランジスタ３４と、ＦＤ３６と、電源３９と、リセットトランジスタ３８と、配線層４０と、を含む。   The readout circuit 15 includes a first potential control unit 30, a second potential control unit 28, a semiconductor region 26, an overflow barrier 24, a transfer transistor 34, an FD 36, a power supply 39, a reset transistor 38, Wiring layer 40.

第１の電位制御部３０は、電位制御領域２２に導通し、電位制御領域２２の電位を制御するための端子である。電位制御領域２２の電位が制御されることで、電荷蓄積領域２０の電位が制御される。第１の電位制御部３０は、制御部４４に電気的に接続されている。詳細には、第１の電位制御部３０は、電位制御領域２２の第３領域２２Ａに接続されている。   The first potential control unit 30 is a terminal for conducting to the potential control region 22 and controlling the potential of the potential control region 22. By controlling the potential of the potential control region 22, the potential of the charge storage region 20 is controlled. The first potential control unit 30 is electrically connected to the control unit 44. Specifically, the first potential control unit 30 is connected to the third region 22 </ b> A of the potential control region 22.

制御部４４の制御によって、第１の電位制御部３０から電位制御領域２２へ電圧が印加されると、該電位制御領域２２に連続する（接する）電荷蓄積領域２０の電位が変化する。第１の電位制御部３０による電荷蓄積領域２０の電位の変化によって、光電変換層１６で変換され、終端層１８と半導体基板１２との界面に蓄積された電荷が、電荷蓄積領域２０へ転送（トンネリング）される。   When a voltage is applied from the first potential control unit 30 to the potential control region 22 by the control of the control unit 44, the potential of the charge accumulation region 20 that is continuous (in contact with) the potential control region 22 changes. Charges converted by the photoelectric conversion layer 16 and accumulated at the interface between the termination layer 18 and the semiconductor substrate 12 are transferred to the charge accumulation region 20 by the change in potential of the charge accumulation region 20 by the first potential control unit 30 ( Tunneled).

第２の電位制御部２８は、電荷蓄積領域２０の第２領域２０Ｂに、オーバーフローバリア２４を介して導通されている。本実施の形態では、第２の電位制御部２８は、ｎ＋の半導体領域２６にオーミックコンタクトされている。半導体領域２６は、電荷蓄積領域２０と同じ導電型の領域である。また、半導体領域２６の不純物濃度は、電荷蓄積領域２０の不純物濃度に比べて高い。   The second potential control unit 28 is electrically connected to the second region 20 </ b> B of the charge accumulation region 20 through the overflow barrier 24. In the present embodiment, the second potential control unit 28 is in ohmic contact with the n + semiconductor region 26. The semiconductor region 26 is a region having the same conductivity type as the charge storage region 20. Further, the impurity concentration of the semiconductor region 26 is higher than the impurity concentration of the charge storage region 20.

半導体領域２６は、オーバーフローバリア２４を介して第２領域２０Ｂに接続されている。オーバーフローバリア２４は、電位制御領域２２と同じ導電型の半導体領域である。オーバーフローバリア２４は、本実施の形態では、ｐ−の半導体領域である。   The semiconductor region 26 is connected to the second region 20B through the overflow barrier 24. The overflow barrier 24 is a semiconductor region having the same conductivity type as the potential control region 22. The overflow barrier 24 is a p− semiconductor region in the present embodiment.

第２の電位制御部２８は、オーバーフローバリア２４および第２領域２０Ｂを介して、電荷蓄積領域２０の第１領域２０Ａへ供給電荷（詳細後述）を供給するための端子である。すなわち、電荷蓄積領域２０の第２領域２０Ｂは、半導体装置１０の積層方向の一端部が電荷蓄積領域２０の第１領域２０Ａに接合し、該積層方向の他端部がオーバーフローバリア２４および半導体領域２６を介して、第２の電位制御部２８に接合されている。第２の電位制御部２８は、制御部４４に電気的に接続されている。   The second potential control unit 28 is a terminal for supplying supply charge (described later in detail) to the first region 20A of the charge storage region 20 via the overflow barrier 24 and the second region 20B. That is, in the second region 20B of the charge storage region 20, one end portion in the stacking direction of the semiconductor device 10 is joined to the first region 20A of the charge storage region 20, and the other end portion in the stacking direction is the overflow barrier 24 and the semiconductor region. The second potential control unit 28 is joined to the second potential control unit 28. The second potential control unit 28 is electrically connected to the control unit 44.

ここで、終端層１８が設けられていない構成の場合、半導体基板１２と光電変換層１６との界面に形成された界面準位により電荷がトラップされ、ノイズなどの原因となる。また、終端層１８が設けられた構成であっても、半導体基板１２と終端層１８との界面に形成された界面準位により電荷がトラップされ、ノイズなどの原因となる場合がある。   Here, in the configuration in which the termination layer 18 is not provided, charges are trapped by the interface state formed at the interface between the semiconductor substrate 12 and the photoelectric conversion layer 16, which causes noise and the like. Even in the configuration in which the termination layer 18 is provided, charges may be trapped by the interface state formed at the interface between the semiconductor substrate 12 and the termination layer 18, which may cause noise or the like.

本実施の形態では、半導体装置１０は、第２の電位制御部２８からオーバーフローバリア２４および第２領域２０Ｂを介して、第１領域２０Ａへ供給電荷を供給可能な構成である。詳細は後述するが、制御部４４は、入射した光が光電変換層１６において電荷に変換され、光電変換層１６と終端層１８との界面に蓄積される期間、供給電荷が電荷蓄積領域２０へ供給されるように、第２の電位制御部２８を制御する。   In the present embodiment, the semiconductor device 10 is configured to be able to supply supply charge from the second potential control unit 28 to the first region 20A via the overflow barrier 24 and the second region 20B. As will be described in detail later, the control unit 44 converts the incident light into charges in the photoelectric conversion layer 16 and accumulates the charges at the interface between the photoelectric conversion layer 16 and the termination layer 18. The second potential control unit 28 is controlled so as to be supplied.

供給電荷とは、光電変換層１６の光電変換によって得られる電荷と同じ極性の電荷である。上述したように、本実施の形態では、光電変換層１６による光電変換によって得られる電荷が電子であるものとして説明する。このため、この場合、供給電荷は、電子である。   The supplied charge is a charge having the same polarity as the charge obtained by photoelectric conversion of the photoelectric conversion layer 16. As described above, in the present embodiment, it is assumed that the charge obtained by photoelectric conversion by the photoelectric conversion layer 16 is an electron. Therefore, in this case, the supplied charge is an electron.

ここで、本実施の形態では、半導体装置１０は、終端層１８を備えた構成である場合を説明している。このため、光電変換層１６で変換された電荷は、光電変換層１６と終端層１８との界面に蓄積される。   Here, in the present embodiment, the case where the semiconductor device 10 is configured to include the termination layer 18 is described. For this reason, the charge converted by the photoelectric conversion layer 16 is accumulated at the interface between the photoelectric conversion layer 16 and the termination layer 18.

本実施の形態では、光電変換層１６と終端層１８との界面に電荷が蓄積される期間、電荷蓄積領域２０（詳細には電荷蓄積領域２０の第１領域２０Ａ）へ供給電荷が供給される。このため、半導体基板１２と終端層１８との界面に形成された界面準位は、第２の電位制御部２８から供給された供給電荷によって終端される。   In the present embodiment, supply charge is supplied to the charge storage region 20 (specifically, the first region 20A of the charge storage region 20) during a period in which charge is stored at the interface between the photoelectric conversion layer 16 and the termination layer 18. . For this reason, the interface state formed at the interface between the semiconductor substrate 12 and the termination layer 18 is terminated by the supplied charge supplied from the second potential control unit 28.

なお、半導体装置１０は、終端層１８が設けられていない構成であってもよい。この場合には、光電変換層１６で変換された電荷は、光電変換層１６と半導体基板１２との界面に蓄積される。また、この場合、電荷蓄積領域２０へ供給電荷が供給されることによって、半導体基板１２と光電変換層１６との界面に形成された界面準位は、第２の電位制御部２８から供給された供給電荷によって終端される。   The semiconductor device 10 may have a configuration in which the termination layer 18 is not provided. In this case, the charges converted by the photoelectric conversion layer 16 are accumulated at the interface between the photoelectric conversion layer 16 and the semiconductor substrate 12. In this case, the interface state formed at the interface between the semiconductor substrate 12 and the photoelectric conversion layer 16 is supplied from the second potential control unit 28 by supplying the supply charge to the charge accumulation region 20. Terminated by the supplied charge.

一方、電荷蓄積領域２０の第２領域２０Ｂにおける、第１面Ｐの反対側の他端部は、更に、転送トランジスタ３４を介して浮遊拡散領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ、以下、ＦＤと称する）３６に接続されている。   On the other hand, the other end of the charge accumulation region 20 opposite to the first surface P in the second region 20B is further connected to a floating diffusion region (hereinafter referred to as FD) 36 via a transfer transistor 34. Has been.

転送トランジスタ３４は、電荷蓄積領域２０の第２領域２０Ｂを介して、電荷蓄積領域２０の第１領域２０Ａに接続されている。転送トランジスタ３４は、電荷蓄積領域２０に蓄積された電荷をＦＤ３６へ転送する。   The transfer transistor 34 is connected to the first region 20 </ b> A of the charge storage region 20 through the second region 20 </ b> B of the charge storage region 20. The transfer transistor 34 transfers the charge accumulated in the charge accumulation region 20 to the FD 36.

転送トランジスタ３４は、横型トランジスタであってもよいし、縦型トランジスタであってもよい。但し、転送トランジスタ３４は、縦型トランジスタであることが好ましい。転送トランジスタ３４として縦型トランジスタを用いることで、半導体装置１０における画素領域Ｂを、より微細な領域とすることが可能となる。このため、半導体装置１０を撮影装置１００に適用した場合、より高画質の撮影装置１００を提供可能となる。   The transfer transistor 34 may be a horizontal transistor or a vertical transistor. However, the transfer transistor 34 is preferably a vertical transistor. By using a vertical transistor as the transfer transistor 34, the pixel region B in the semiconductor device 10 can be made a finer region. For this reason, when the semiconductor device 10 is applied to the photographing apparatus 100, the photographing apparatus 100 with higher image quality can be provided.

ＦＤ３６は、転送トランジスタ３４に接続され、転送トランジスタ３４から転送された電荷を電圧に変換する。ＦＤ３６は、微小容量を有し、フローティングディフュージョンと称される。ＦＤ３６の変換ゲイン（電荷を電圧へ変換する際のゲイン）は、ＦＤ３６の容量により定まる。ＦＤ３６の容量が高いほど、変換ゲインも高い。ＦＤ３６は、リセットトランジスタ３８および配線層４０に接続されている。   The FD 36 is connected to the transfer transistor 34 and converts the charge transferred from the transfer transistor 34 into a voltage. The FD 36 has a minute capacity and is referred to as a floating diffusion. The conversion gain of FD 36 (gain when converting electric charge into voltage) is determined by the capacity of FD 36. The higher the capacity of the FD 36, the higher the conversion gain. The FD 36 is connected to the reset transistor 38 and the wiring layer 40.

リセットトランジスタ３８は、ＦＤ３６をリセットするためのトランジスタである。リセットトランジスタ３８のソースは、ＦＤ３６に接続されている。リセットトランジスタ３８のドレインは、ＦＤ３６のリセットレベルとなる電源（Ｖｒｓｔ）３９が接続されている。   The reset transistor 38 is a transistor for resetting the FD 36. The source of the reset transistor 38 is connected to the FD 36. The drain of the reset transistor 38 is connected to a power supply (Vrst) 39 that is a reset level of the FD 36.

配線層４０は、アンプトランジスタ４０Ａと、セレクトトランジスタ４０Ｂと、を含む。ＦＤ３６は、アンプトランジスタ４０Ａのゲートに接続されている。ＦＤ３６で変換された電圧は、アンプトランジスタ４０Ａのソースからセレクトトランジスタ４０Ｂを介して、制御部４４へ出力される。   The wiring layer 40 includes an amplifier transistor 40A and a select transistor 40B. The FD 36 is connected to the gate of the amplifier transistor 40A. The voltage converted by the FD 36 is output from the source of the amplifier transistor 40A to the control unit 44 via the select transistor 40B.

制御部４４は、読出回路１５による信号の読み出しを制御する。すなわち、制御部４４は、第１の電位制御部３０、第２の電位制御部２８、転送トランジスタ３４、リセットトランジスタ３８、および配線層４０を制御する。言い換えると、制御部４４は、これらの第１の電位制御部３０、および第２の電位制御部２８から印加する電圧を制御する。また、制御部４４は、転送トランジスタ３４、リセットトランジスタ３８、および配線層４０のトランジスタのオンオフを制御する。   The control unit 44 controls reading of signals by the reading circuit 15. That is, the control unit 44 controls the first potential control unit 30, the second potential control unit 28, the transfer transistor 34, the reset transistor 38, and the wiring layer 40. In other words, the control unit 44 controls the voltage applied from the first potential control unit 30 and the second potential control unit 28. The control unit 44 controls on / off of the transfer transistor 34, the reset transistor 38, and the wiring layer 40.

制御部４４は、第１の制御と、第２の制御と、第３の制御と、第４の制御と、第５の制御と、第６の制御と、第７の制御と、をこの順に実行する。   The control unit 44 performs the first control, the second control, the third control, the fourth control, the fifth control, the sixth control, and the seventh control in this order. Run.

図２は、信号の読み出し制御時における、読出回路１５を構成する各部のポテンシャルエネルギー５０の遷移の説明図である。   FIG. 2 is an explanatory diagram of the transition of the potential energy 50 of each part constituting the readout circuit 15 during the signal readout control.

まず、制御部４４は、第１の制御として、光電変換層１６と終端層１８との界面に電荷が蓄積される期間、第２の電位制御部２８から供給電荷が電荷蓄積領域２０へ供給されるように、第２の電位制御部２８を制御する。なお、上述したように、半導体装置１０が終端層１８を備えない構成である場合、制御部４４は、光電変換層１６と半導体基板１２との界面に電荷が蓄積される期間、第２の電位制御部２８から供給電荷が電荷蓄積領域２０へ供給されるように、第２の電位制御部２８を制御する。   First, as a first control, the control unit 44 supplies supply charge to the charge storage region 20 from the second potential control unit 28 during a period in which charge is stored at the interface between the photoelectric conversion layer 16 and the termination layer 18. Thus, the second potential control unit 28 is controlled. As described above, when the semiconductor device 10 is configured not to include the termination layer 18, the control unit 44 has the second potential during the period in which charges are accumulated at the interface between the photoelectric conversion layer 16 and the semiconductor substrate 12. The second potential control unit 28 is controlled such that the supply charge is supplied from the control unit 28 to the charge storage region 20.

この期間は、例えば、１６ｍｓｅｃである。第１の制御によって、図２（Ａ）に示すように、第２の電位制御部２８から半導体領域２６へ供給電荷６０が供給される。   This period is, for example, 16 msec. By the first control, as shown in FIG. 2A, supply charge 60 is supplied from the second potential control unit 28 to the semiconductor region 26.

なお、第１の制御〜第７の制御の全ての期間において、半導体領域２６、オーバーフローバリア２４、電荷蓄積領域２０、転送トランジスタ３４、ＦＤ３６、リセットトランジスタ３８、および電源（Ｖｒｓｔ）３９のポテンシャルエネルギーは、基板領域３２のポテンシャルエネルギー５０Ｈより低い。また、第１の制御〜第７の制御の全ての期間において、半導体領域２６、ＦＤ３６、および電源(Ｖｒｓｔ)３９のポテンシャルエネルギー（５０Ａ、５０Ｅ、５０Ｇ）は、オーバーフローバリア２４のポテンシャルエネルギー５０Ｂより低い。また、第１の制御の期間において、転送トランジスタ３４はオフ状態であり、転送トランジスタ３４のポテンシャルエネルギー５０Ｄは、電荷蓄積領域２０のポテンシャルエネルギー５０Ｃより高い。   Note that the potential energy of the semiconductor region 26, the overflow barrier 24, the charge storage region 20, the transfer transistor 34, the FD 36, the reset transistor 38, and the power source (Vrst) 39 in all periods of the first to seventh controls is The potential energy of the substrate region 32 is lower than 50H. Further, the potential energy (50A, 50E, 50G) of the semiconductor region 26, the FD 36, and the power source (Vrst) 39 is lower than the potential energy 50B of the overflow barrier 24 in all periods of the first control to the seventh control. . Further, in the first control period, the transfer transistor 34 is in an OFF state, and the potential energy 50D of the transfer transistor 34 is higher than the potential energy 50C of the charge storage region 20.

このため、第１の制御によって、半導体領域２６からオーバーフローバリア２４のポテンシャルエネルギー５０Ｂを超えた供給電荷６０は、電荷蓄積領域２０へ蓄積される（図２（Ａ）中、矢印Ａおよび矢印Ｂ参照）。この状態は、第１の制御の期間（すなわち、光電変換層１６と終端層１８との界面に電荷が蓄積される期間）、維持される。これにより、電荷蓄積領域２０の界面準位が、供給電荷６０により終端される。すなわち、第１の制御によって、電荷蓄積領域２０の界面準位が、供給電荷６０により終端される。   For this reason, the supply charge 60 exceeding the potential energy 50B of the overflow barrier 24 from the semiconductor region 26 is accumulated in the charge accumulation region 20 by the first control (see arrows A and B in FIG. 2A). ). This state is maintained for a first control period (that is, a period in which charges are accumulated at the interface between the photoelectric conversion layer 16 and the termination layer 18). As a result, the interface state of the charge storage region 20 is terminated by the supplied charge 60. That is, the interface state of the charge storage region 20 is terminated by the supplied charge 60 by the first control.

次に、制御部４４は、第２の制御として、電荷蓄積領域２０に供給された供給電荷６０を、ＦＤ３６へ転送するように、転送トランジスタ３４を制御する。図２（Ｂ）に示すように、制御部４４は、転送トランジスタ３４をオンにする（ポテンシャルエネルギー５０Ｊ参照）。なお、このとき、ＦＤ３６、リセットトランジスタ３８、および電源(Ｖｒｓｔ)３９も、オンにされている。このため、これらのＦＤ３６、リセットトランジスタ３８、および電源(Ｖｒｓｔ)３９のポテンシャルエネルギー（５０Ｅ、５０Ｆ、５０Ｇ）は、転送トランジスタ３４のポテンシャルエネルギー５０Ｊと同程度となっている。   Next, as a second control, the control unit 44 controls the transfer transistor 34 so as to transfer the supply charge 60 supplied to the charge accumulation region 20 to the FD 36. As shown in FIG. 2B, the control unit 44 turns on the transfer transistor 34 (see potential energy 50J). At this time, the FD 36, the reset transistor 38, and the power supply (Vrst) 39 are also turned on. Therefore, the potential energy (50E, 50F, 50G) of the FD 36, the reset transistor 38, and the power source (Vrst) 39 is approximately the same as the potential energy 50J of the transfer transistor 34.

また、転送トランジスタ３４のポテンシャルエネルギー５０Ｊは、電荷蓄積領域２０のポテンシャルエネルギー５０Ｃより低くなる。   Further, the potential energy 50J of the transfer transistor 34 is lower than the potential energy 50C of the charge storage region 20.

このため、第２の制御によって、電荷蓄積領域２０に蓄積された供給電荷６０が、ＦＤ３６へ完全転送される。そして、ＦＤ３６へ転送された供給電荷６０は、即座に、リセットトランジスタ３８のドレインへ排出されることとなる（図２（Ｂ）中、矢印Ｄ参照）。   For this reason, the supply charge 60 accumulated in the charge accumulation region 20 is completely transferred to the FD 36 by the second control. Then, the supply charge 60 transferred to the FD 36 is immediately discharged to the drain of the reset transistor 38 (see arrow D in FIG. 2B).

なお、第２の制御〜第７の制御時には、制御部４４は、電荷蓄積領域２０への供給電荷６０の供給がなされないように、第２の電位制御部２８を制御する。   In the second control to the seventh control, the control unit 44 controls the second potential control unit 28 so that the supply charge 60 is not supplied to the charge accumulation region 20.

次に、制御部４４は、第３の制御として、ＦＤ３６をリセットするようにリセットトランジスタ３８を制御し、ＦＤ３６で変換された電圧をリセット信号６６として出力するように、配線層４０を制御する。   Next, as the third control, the control unit 44 controls the reset transistor 38 so as to reset the FD 36 and controls the wiring layer 40 so as to output the voltage converted by the FD 36 as the reset signal 66.

第３の制御において、制御部４４は、図２（Ｃ）に示すように、転送トランジスタ３４をオフにする（ポテンシャルエネルギー５０Ｄ参照））。また、制御部４４は、リセットトランジスタ３８をオンからオフへと切り替える（ポテンシャルエネルギー５０Ｋ参照）。これによって、制御部４４は、ＦＤ３６をリセットする。このため、転送トランジスタ３４のポテンシャルエネルギー５０Ｄは、電荷蓄積領域２０およびＦＤ３６より高くなる。また、リセットトランジスタ３８のポテンシャルエネルギー５０Ｋは、ＦＤ３６および電源(Ｖｒｓｔ)３９より高く（ポテンシャルエネルギー５０Ｈと同程度）なる。   In the third control, the control unit 44 turns off the transfer transistor 34 (see potential energy 50D) as shown in FIG. The controller 44 switches the reset transistor 38 from on to off (see potential energy 50K). As a result, the control unit 44 resets the FD 36. Therefore, the potential energy 50D of the transfer transistor 34 is higher than that of the charge storage region 20 and the FD 36. The potential energy 50K of the reset transistor 38 is higher than that of the FD 36 and the power source (Vrst) 39 (about the same as the potential energy 50H).

このため、ＦＤ３６には、上記第２の制御によって転送された供給電荷６０が蓄積された状態となる。   For this reason, the supply charge 60 transferred by the second control is accumulated in the FD 36.

ここで、ＦＤ３６のリセットにより、ＫＴＣノイズ（リセットノイズ、と称される場合もある）６４が発生する。このため、ＦＤ３６には、第２の制御によって電荷蓄積領域２０から転送された供給電荷６０に加えて、ＫＴＣノイズ６４が蓄積される。ＦＤ３６は、これらの供給電荷６０およびＫＴＣノイズ６４の電荷を、電圧に変換する。   Here, resetting the FD 36 generates KTC noise (sometimes referred to as reset noise) 64. Therefore, KTC noise 64 is accumulated in the FD 36 in addition to the supply charge 60 transferred from the charge accumulation region 20 by the second control. The FD 36 converts the supplied charge 60 and the charge of the KTC noise 64 into a voltage.

そして、制御部４４は、ＦＤ３６で変換された電圧をリセット信号６６（図２（Ｃ）参照）として出力するように、配線層４０を制御する。リセット信号６６は、第２の制御によって電荷蓄積領域２０から転送された供給電荷６０と、ＫＴＣノイズ６４と、からなる電荷を、電圧に変換した信号である。   And the control part 44 controls the wiring layer 40 so that the voltage converted by FD36 may be output as a reset signal 66 (refer FIG.2 (C)). The reset signal 66 is a signal obtained by converting the charge composed of the supply charge 60 transferred from the charge accumulation region 20 by the second control and the KTC noise 64 into a voltage.

次に、制御部４４は、第４の制御として、光電変換層１６と終端層１８との界面（または、光電変換層１６と半導体基板１２との界面）に蓄積された電荷を、電荷蓄積領域２０へ転送するように、第１の電位制御部３０を制御する。   Next, as a fourth control, the control unit 44 uses the charge accumulated in the interface between the photoelectric conversion layer 16 and the termination layer 18 (or the interface between the photoelectric conversion layer 16 and the semiconductor substrate 12) as a charge accumulation region. The first potential control unit 30 is controlled so as to be transferred to 20.

制御部４４は、光電変換層１６から電荷蓄積領域２０へ電荷がダイレクトトンネリング可能な電位となるように、第１の電位制御部３０を制御する。第１の電位制御部３０は、例えば、予め定めた電圧値の電圧を電位制御領域２２へ印加する。これにより、図２（Ｃ）に示すように、光電変換層１６と終端層１８との界面に蓄積された電荷６２が、電荷蓄積領域２０へ転送される。   The control unit 44 controls the first potential control unit 30 so that the charge can be directly tunneled from the photoelectric conversion layer 16 to the charge storage region 20. For example, the first potential control unit 30 applies a voltage having a predetermined voltage value to the potential control region 22. As a result, as shown in FIG. 2C, the charge 62 accumulated at the interface between the photoelectric conversion layer 16 and the termination layer 18 is transferred to the charge accumulation region 20.

なお、制御部４４は、第４の制御において、パルス電圧を電位制御領域２２へ印加するように第１の電位制御部３０を制御することが好ましい。パルス電圧を電位制御領域２２へ印加することによって、光電変換層１６と終端層１８との界面に蓄積された電荷６２が、より効率よく電荷蓄積領域２０へ転送される。パルス電圧の具体例については、詳細を後述する。   In the fourth control, the control unit 44 preferably controls the first potential control unit 30 so as to apply a pulse voltage to the potential control region 22. By applying the pulse voltage to the potential control region 22, the charges 62 accumulated at the interface between the photoelectric conversion layer 16 and the termination layer 18 are transferred to the charge accumulation region 20 more efficiently. Details of a specific example of the pulse voltage will be described later.

次に、制御部４４は、第５の制御として、電荷蓄積領域２０に転送された電荷６２をＦＤ３６へ転送するように、転送トランジスタ３４を制御する。制御部４４は、転送トランジスタ３４をオンにする。なお、制御部４４は、第４の制御および第５の制御の期間、転送トランジスタ３４をオンにすることが好ましい。   Next, as a fifth control, the control unit 44 controls the transfer transistor 34 so that the charge 62 transferred to the charge storage region 20 is transferred to the FD 36. The control unit 44 turns on the transfer transistor 34. Note that the control unit 44 preferably turns on the transfer transistor 34 during the fourth control period and the fifth control period.

このため、第５の制御によって、光電変換層１６から電荷蓄積領域２０へ転送された電荷６２が、ＦＤ３６へ完全転送される。   For this reason, the charge 62 transferred from the photoelectric conversion layer 16 to the charge storage region 20 is completely transferred to the FD 36 by the fifth control.

よって、図２（Ｄ）に示すように、ＦＤ３６には、第２の制御によって電荷蓄積領域２０から転送された供給電荷６０と、ＫＴＣノイズ６４と、第５の制御によって光電変換層１６から電荷蓄積領域２０へ転送された電荷６２と、が蓄積された状態となる。ＦＤ３６は、これらの供給電荷６０、ＫＴＣノイズ６４、および電荷６２を、電圧に変換する。   Therefore, as shown in FIG. 2D, the FD 36 has the supply charge 60 transferred from the charge storage region 20 by the second control, the KTC noise 64, and the charge from the photoelectric conversion layer 16 by the fifth control. The charge 62 transferred to the accumulation region 20 is accumulated. The FD 36 converts the supply charge 60, the KTC noise 64, and the charge 62 into a voltage.

そして、制御部４４は、第６の制御として、該ＦＤ３６で変換された電圧を読出信号６８として出力するように、配線層４０を制御する。読出信号６８は、第２の制御によって電荷蓄積領域２０から転送された供給電荷６０と、ＫＴＣノイズ６４と、光電変換層１６から電荷蓄積領域２０へ転送された電荷６２と、からなる電荷を、電圧に変換した信号である。   Then, as a sixth control, the control unit 44 controls the wiring layer 40 so as to output the voltage converted by the FD 36 as the read signal 68. The read signal 68 generates a charge composed of the supply charge 60 transferred from the charge storage region 20 by the second control, the KTC noise 64, and the charge 62 transferred from the photoelectric conversion layer 16 to the charge storage region 20. It is a signal converted into a voltage.

次に、制御部４４は、第７の制御として、読出信号６８からリセット信号６６を減算した減算値（すなわち、図２（Ｄ）における電荷６２）を、光電変換層１６で変換された電荷に対応する信号として読み出す。すなわち、制御部４４は、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）により、ノイズを除去した信号を読み出す。   Next, as the seventh control, the control unit 44 subtracts the reset signal 66 from the read signal 68 (that is, the charge 62 in FIG. 2D) to the charge converted by the photoelectric conversion layer 16. Read as the corresponding signal. That is, the control unit 44 reads out a signal from which noise has been removed by correlated double sampling (CDS: Correlated Double Sampling).

このため、本実施の形態の半導体装置１０では、ノイズの低減された信号を読み出すことができる。また、本実施の形態の半導体装置１０では、光電変換層１６から電荷蓄積領域２０へ転送された電荷６２に応じた信号を読み出した後に、更に、リセット信号を読み出して再度ＣＤＳ処理を行う、公知の後リセット方式を用いた場合のような、ノイズの除去の困難な方式に比べて、効果的にノイズの低減された信号を読み出すことができる。   For this reason, in the semiconductor device 10 of the present embodiment, a signal with reduced noise can be read. In the semiconductor device 10 of the present embodiment, a signal corresponding to the charge 62 transferred from the photoelectric conversion layer 16 to the charge storage region 20 is read, and then a reset signal is read and the CDS process is performed again. Compared with a method in which noise removal is difficult as in the case of using a post-reset method, a signal with reduced noise can be read out effectively.

次に、読出回路１５による信号の読み出しを、タイミングチャートを用いて説明する。図３は、読出回路１５による信号の読み出しのタイミングチャートの一例である。読出回路１５の制御は、上述したように、制御部４４が行う。   Next, reading of signals by the reading circuit 15 will be described using a timing chart. FIG. 3 is an example of a timing chart of signal reading by the reading circuit 15. The control of the reading circuit 15 is performed by the control unit 44 as described above.

図３中、線図７０は、第２の電位制御部２８から第１領域２０Ａへの供給電荷６０の供給のオンオフを示す。線図７２は、転送トランジスタ３４のオンオフを示す。線図７４は、リセットトランジスタ３８のオンオフを示す。線図７６は、第１の電位制御部３０から電位制御領域２２へ印加される電圧の波形を示す。線図７８は、セレクトトランジスタ４０Ｂのオンオフを示す。   In FIG. 3, a diagram 70 shows on / off of supply of the supply charge 60 from the second potential control unit 28 to the first region 20A. A diagram 72 shows on / off of the transfer transistor 34. A diagram 74 shows on / off of the reset transistor 38. A diagram 76 shows a waveform of a voltage applied from the first potential control unit 30 to the potential control region 22. A diagram 78 shows on / off of the select transistor 40B.

なお、図３中、タイミングｔ０〜ｔ９は、以下の関係を示す。ｔ０＜ｔ１＜ｔ２＜ｔ３＜ｔ４＜ｔ５＜ｔ６＜ｔ７＜ｔ８＜ｔ９。   In FIG. 3, timings t0 to t9 indicate the following relationship. t0 <t1 <t2 <t3 <t4 <t5 <t6 <t7 <t8 <t9.

―第１の制御―
まず、タイミングｔ０〜タイミングｔ１の期間、第２の電位制御部２８に電圧を印加する（線図７０Ａ参照）。そして、タイミングｔ１を経過すると、第２の電位制御部２８への電圧印加を解除する（線図７０Ｂ参照）。タイミングｔ０〜タイミングｔ１の期間は、上述した第１の制御の期間（すなわち、光電変換層１６と終端層１８との界面に電荷が蓄積される期間）に相当する。 ―First control―
First, a voltage is applied to the second potential control unit 28 during a period from timing t0 to timing t1 (see a diagram 70A). When the timing t1 elapses, the voltage application to the second potential control unit 28 is released (see the diagram 70B). The period from timing t0 to timing t1 corresponds to the above-described first control period (that is, a period in which charges are accumulated at the interface between the photoelectric conversion layer 16 and the termination layer 18).

これによって、第２の電位制御部２８から、半導体領域２６およびオーバーフローバリア２４を介して、電荷蓄積領域２０へ供給電荷が供給される。第２の電位制御部２８に電圧を印加する期間Ｔ１は、供給電荷の供給によって半導体基板１２の界面準位を終端させることの可能な期間であればよい。例えば、期間Ｔ１は、１６ｍｓｅｃである。   Thus, supply charge is supplied from the second potential control unit 28 to the charge storage region 20 through the semiconductor region 26 and the overflow barrier 24. The period T1 during which the voltage is applied to the second potential control unit 28 may be a period in which the interface state of the semiconductor substrate 12 can be terminated by supplying the supply charge. For example, the period T1 is 16 msec.

なお、この期間Ｔ１の間、転送トランジスタ３４、および、セレクトトランジスタ４０Ｂは、オフとする（線図７２Ａ、線図７８Ａ参照）。また、リセットトランジスタ３８は、オンとする（線図７４Ａ参照）。また、第１の電位制御部３０は、電圧を印加しない状態、すなわち０Ｖの状態である（線図７６Ａ参照）。   Note that during this period T1, the transfer transistor 34 and the select transistor 40B are turned off (see the diagrams 72A and 78A). Further, the reset transistor 38 is turned on (see the diagram 74A). Further, the first potential control unit 30 is in a state where no voltage is applied, that is, in a state of 0 V (see the diagram 76A).

―第２の制御―
次に、タイミングｔ２からタイミングｔ３の期間、転送トランジスタ３４をオンとする（線図７２Ｂ参照）。これによって、電荷蓄積領域２０に蓄積された供給電荷６０が転送トランジスタ３４を介してＦＤ３６へ転送される。 -Second control-
Next, the transfer transistor 34 is turned on during the period from the timing t2 to the timing t3 (see the diagram 72B). As a result, the supply charge 60 accumulated in the charge accumulation region 20 is transferred to the FD 36 via the transfer transistor 34.

―第３の制御―
次に、タイミングｔ３において、転送トランジスタ３４およびリセットトランジスタ３８をオフとする（線図７２Ｃ、線図７４Ｂ参照）。そしてセレクトトランジスタ４０Ｂをオンとすることで（線図７８Ｂ）、リセット信号６６（図２参照）を読み出す。そののち、セレクトトランジスタ４０Ｂをオフとする（線図７８Ｃ）。 ―Third control―
Next, at the timing t3, the transfer transistor 34 and the reset transistor 38 are turned off (see the diagrams 72C and 74B). When the select transistor 40B is turned on (line 78B), the reset signal 66 (see FIG. 2) is read. After that, the select transistor 40B is turned off (diagram 78C).

―第４の制御―
次に、タイミングｔ４において、転送トランジスタ３４をオンとし（線図７２Ｄ参照）、第１の電位制御部３０から電圧を電位制御領域２２へ印加する（線図７６Ｂ参照）。これによって、光電変換層１６から電荷蓄積領域２０へ、電荷が転送される。なお、上述したように、光電変換層１６から電荷蓄積領域２０へ電荷を転送させるために、第１の電位制御部３０から印加する電圧は、パルス電圧（線図７６Ｂ）であることが好ましい。 -Fourth control-
Next, at timing t4, the transfer transistor 34 is turned on (see the diagram 72D), and a voltage is applied from the first potential control unit 30 to the potential control region 22 (see the diagram 76B). As a result, charges are transferred from the photoelectric conversion layer 16 to the charge storage region 20. Note that, as described above, the voltage applied from the first potential control unit 30 in order to transfer charges from the photoelectric conversion layer 16 to the charge storage region 20 is preferably a pulse voltage (diagram 76B).

このパルス電圧は、半導体装置１０の構成によって適宜調整すればよい。例えば、このパルス電圧は、数十Ｖ〜１００Ｖの電圧値のオンオフを１０回（１０サイクル）繰り返す波形によって示される電圧であればよい。   This pulse voltage may be appropriately adjusted depending on the configuration of the semiconductor device 10. For example, the pulse voltage may be a voltage indicated by a waveform that repeats ON / OFF of a voltage value of several tens of V to 100 V 10 times (10 cycles).

具体的には、終端層１８の層厚（厚み）が２．５ｎｍであったと仮定する。この場合、パルス電圧は、３０Ｖの電圧値のオンオフを、１５回繰り返す波形によって示される電圧であればよい。これは、終端層１８の厚みが上記厚みである場合、１回のＦＮトンネルによるトンネル確率が、約４０％であるためである。この場合、上記パルス電圧の印加によって、光電変換層１６と半導体基板１２との界面（本実施の形態では、終端層１８と半導体基板１２との界面）に蓄積された電荷の略全てが、電荷蓄積領域２０へ転送される。   Specifically, it is assumed that the layer thickness (thickness) of the termination layer 18 is 2.5 nm. In this case, the pulse voltage should just be the voltage shown by the waveform which repeats ON / OFF of the voltage value of 30V 15 times. This is because, when the thickness of the termination layer 18 is the above thickness, the tunnel probability by one FN tunnel is about 40%. In this case, substantially all of the charges accumulated at the interface between the photoelectric conversion layer 16 and the semiconductor substrate 12 (in this embodiment, the interface between the termination layer 18 and the semiconductor substrate 12) by the application of the pulse voltage are charged. It is transferred to the storage area 20.

なお、第１の電位制御部３０は、上記パルス電圧（線図７６Ｂ参照）を、タイミングｔ４〜タイミングｔ５の期間印加後、印加電圧を０Ｖに戻す（線図７６Ｃ参照）。   The first potential control unit 30 returns the applied voltage to 0 V after applying the pulse voltage (see the diagram 76B) for the period from the timing t4 to the timing t5 (see the diagram 76C).

―第５の制御―
次に、タイミングｔ６からタイミングｔ７の期間、転送トランジスタ３４をオンとする（線図７２Ｄ参照）。これによって、電荷蓄積領域２０に蓄積された電荷が、ＦＤ３６へ転送される。 -Fifth control-
Next, during a period from timing t6 to timing t7, the transfer transistor 34 is turned on (see a diagram 72D). As a result, the charges accumulated in the charge accumulation region 20 are transferred to the FD 36.

―第６の制御―
次に、タイミングｔ７において、転送トランジスタ３４をオフにする（線図７２Ｅ参照）。そして、タイミングｔ８からタイミングｔ９の期間、セレクトトランジスタ４０Ｂをオンにする（線図７８Ｄ）。これによって、読出信号６８（図２参照）を読み出す。そののち、セレクトトランジスタ４０Ｂをオフにする（線図７８Ｅ参照）。そして、更に、リセットトランジスタ３８をオンにした後にオフにする（線図７４Ｃ、線図７４Ｄ参照）。これにより、ＦＤ３６をリセットする。 -Sixth control-
Next, at the timing t7, the transfer transistor 34 is turned off (see a diagram 72E). Then, during the period from timing t8 to timing t9, the select transistor 40B is turned on (diagram 78D). As a result, the read signal 68 (see FIG. 2) is read. After that, the select transistor 40B is turned off (see the diagram 78E). Further, the reset transistor 38 is turned on and then turned off (see the diagrams 74C and 74D). As a result, the FD 36 is reset.

―第７の制御―
そして、制御部４４では、読出信号６８からリセット信号６６を減算した減算値（図２中、電荷６２参照）を、光電変換層１６で変換された電荷に対応する信号として読み出す。 -Seventh control-
Then, the control unit 44 reads a subtraction value obtained by subtracting the reset signal 66 from the read signal 68 (see charge 62 in FIG. 2) as a signal corresponding to the charge converted by the photoelectric conversion layer 16.

ここで、終端層１８と半導体基板１２との間の界面準位を終端した供給電荷がデトラップされるまでの間に、電荷蓄積領域２０からＦＤ３６への転送を終了させることが好ましい。供給電荷がデトラップされるまでの間に、電荷蓄積領域２０からＦＤ３６への転送が終了されると、界面準位によるノイズを更に抑えた状態で、信号を読み出すことができる。   Here, it is preferable to end the transfer from the charge storage region 20 to the FD 36 until the supply charge that has terminated the interface state between the termination layer 18 and the semiconductor substrate 12 is detrapped. If the transfer from the charge storage region 20 to the FD 36 is completed before the supplied charge is detrapped, a signal can be read out in a state where noise due to the interface state is further suppressed.

具体的には、第２の制御によって電荷蓄積領域２０からＦＤ３６へ供給電荷の転送が開始されてから、第５の制御によって電荷蓄積領域２０からＦＤ３６への電荷の転送が終了するまでの時間Ｔ（図３中、時間Ｔ２参照）は、下記式（１）を満たすことが好ましい。   Specifically, the time T from the start of transfer of supplied charge from the charge storage region 20 to the FD 36 by the second control to the end of transfer of charge from the charge storage region 20 to the FD 36 by the fifth control. (See time T2 in FIG. 3) preferably satisfies the following formula (1).

Ｔ＜２／（Ｖｔｈ×σ０×Ｎｔ） ・・・式（１）   T <2 / (Vth × σ0 × Nt) (1)

式（１）中、Ｖｔｈは、供給電荷の熱速度を表し、σ０は、半導体基板１２の原子密度を表し、Ｎｔは、界面準位密度を表す。なお、界面準位密度は、半導体装置１０が終端層１８を備えた構成である場合、光電変換層１６と終端層１８との界面の界面準位密度を表す。また、半導体装置１０が終端層１８を備えない構成である場合、界面準位密度は、光電変換層１６と半導体基板１２との界面の界面準位密度を表す。   In formula (1), Vth represents the heat rate of the supplied charge, σ0 represents the atomic density of the semiconductor substrate 12, and Nt represents the interface state density. Note that the interface state density represents the interface state density at the interface between the photoelectric conversion layer 16 and the termination layer 18 when the semiconductor device 10 includes the termination layer 18. Further, when the semiconductor device 10 is configured not to include the termination layer 18, the interface state density represents the interface state density at the interface between the photoelectric conversion layer 16 and the semiconductor substrate 12.

なお、終端層１８を低温プロセスにより形成した場合、界面準位密度がバンドギャップの中央に集中することが知られている。低温プロセスには、４００℃未満の低温酸化、または９０℃程度に加熱した酸溶液によるケミカル酸化が挙げられる。   It is known that when the termination layer 18 is formed by a low temperature process, the interface state density is concentrated in the center of the band gap. Low temperature processes include low temperature oxidation below 400 ° C. or chemical oxidation with an acid solution heated to about 90 ° C.

バンドギャップの中央部のみに界面準位が集中した場合、界面準位を終端した供給電荷がデトラップされるまでの時間は、上記式（１）で表される。   When the interface state is concentrated only in the central part of the band gap, the time until the supplied charge that terminates the interface state is detrapped is expressed by the above formula (1).

式（１）中、σ０をシリコン原子の断面積（１０−１５ｃｍ−２）で近似し、Ｎｔとして公知の参照値（１０１３ｃｍ−２）を用いると、上記時間Ｔ（図３中、時間Ｔ２）は、約１０μｓｅｃとなる。このため、制御部４４は、上記時間Ｔ（図３中、時間Ｔ２参照）が約１０μｓｅｃ以内となるように、読出回路１５を制御することが好ましい。 In formula (1), when σ0 is approximated by a cross-sectional area of silicon atoms (10 −15 cm −2 ) and a known reference value (10 13 cm −2 ) is used as Nt, the time T (in FIG. Time T2) is about 10 μsec. Therefore, it is preferable that the control unit 44 controls the readout circuit 15 so that the time T (see time T2 in FIG. 3) is within about 10 μsec.

以上説明したように、本実施の形態の半導体装置１０は、半導体基板１２と、電極層１４と、光電変換層１６と、を備える。半導体基板１２は、電荷蓄積領域２０と、電位制御領域２２と、を有する。電荷蓄積領域２０は、第１領域２０Ａと、第２領域２０Ｂと、からなる。第１領域２０Ａは、ｐ型およびｎ型の第１の導電型であり且つ光入射側の第１面Ｐに沿った領域である。第２領域２０Ｂは、該第１の導電型であり且つ第１領域２０Ａに連続する領域である。電位制御領域２２は、第３領域２２Ａと、第４領域２２Ｂと、からなる。第３領域２２Ａは、第１領域２０Ａに対して第１面Ｐに沿った方向に連続して配置された第２の導電型の領域である。第４領域２２Ｂは、第２領域２０Ｂの外周を覆う該第２の導電型の領域である。   As described above, the semiconductor device 10 according to the present embodiment includes the semiconductor substrate 12, the electrode layer 14, and the photoelectric conversion layer 16. The semiconductor substrate 12 has a charge storage region 20 and a potential control region 22. The charge storage region 20 includes a first region 20A and a second region 20B. The first region 20A is a p-type and n-type first conductivity type and is a region along the first surface P on the light incident side. The second region 20B is a region of the first conductivity type and continuous with the first region 20A. The potential control region 22 includes a third region 22A and a fourth region 22B. The third region 22A is a region of the second conductivity type that is continuously arranged in the direction along the first surface P with respect to the first region 20A. The fourth region 22B is a region of the second conductivity type that covers the outer periphery of the second region 20B.

電極層１４は、半導体基板１２の第１面Ｐ側に配置されている。光電変換層１６は、電極層１４と半導体基板１２との間に配置され、光を電荷に光電変換する。   The electrode layer 14 is disposed on the first surface P side of the semiconductor substrate 12. The photoelectric conversion layer 16 is arrange | positioned between the electrode layer 14 and the semiconductor substrate 12, and photoelectrically converts light into an electric charge.

従って、本実施の形態の半導体装置１０では、ノイズの低減を図ることができる。   Therefore, in the semiconductor device 10 of the present embodiment, noise can be reduced.

また、第１の電位制御部３０は、電位制御領域２２に導通し、電位制御領域２２の電位を制御するための端子である。第２の電位制御部２８は、第２領域２０ＢにＦＤ３６を介して導通され、第２領域２０Ｂを介して第１領域２０Ａに、光電変換層１６の光電変換によって得られる電荷と同じ極性の供給電荷を供給するための端子である。   The first potential control unit 30 is a terminal for conducting to the potential control region 22 and controlling the potential of the potential control region 22. The second potential control unit 28 is electrically connected to the second region 20B through the FD 36, and supplied to the first region 20A through the second region 20B with the same polarity as the charge obtained by photoelectric conversion of the photoelectric conversion layer 16. This is a terminal for supplying electric charge.

このように、本実施の形態の半導体装置１０では、第２の電位制御部２８は、第２領域２０ＢにＦＤ３６を介して導通され、第２領域２０Ｂを介して第１領域２０Ａに、光電変換層１６の光電変換によって得られる電荷と同じ極性の供給電荷を供給する。   As described above, in the semiconductor device 10 of the present embodiment, the second potential control unit 28 is electrically connected to the second region 20B via the FD 36, and photoelectrically converted to the first region 20A via the second region 20B. Supply charge having the same polarity as the charge obtained by photoelectric conversion of the layer 16 is supplied.

このため、光電変換層１６と半導体基板１２との界面の界面準位が、供給電荷によって終端され、ノイズの低減を図ることができる。   For this reason, the interface state at the interface between the photoelectric conversion layer 16 and the semiconductor substrate 12 is terminated by the supplied charge, and noise can be reduced.

また、半導体装置１０を撮影装置１００に適用した場合についても、同様の効果が得られる。   The same effect can be obtained when the semiconductor device 10 is applied to the photographing apparatus 100.

（第２の実施の形態）
本実施の形態では、第１の実施の形態で説明した半導体装置１０に、カラーフィルタを設けた構成の撮影装置１００を説明する。 (Second Embodiment)
In the present embodiment, an imaging device 100 having a configuration in which a color filter is provided in the semiconductor device 10 described in the first embodiment will be described.

図４は、撮影装置１００Ａの一例を示す模式図である。撮影装置１００Ａは、撮影装置１００の一例である。なお、第１の実施の形態で説明した半導体装置１０と同じ機能を有する部分には、同じ符号を付与して詳細な説明を省略する。   FIG. 4 is a schematic diagram illustrating an example of the imaging apparatus 100A. The photographing apparatus 100A is an example of the photographing apparatus 100. Note that portions having the same functions as those of the semiconductor device 10 described in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

撮影装置１００Ａは、半導体基板１２と、終端層１８と、光電変換層１６と、電極層１４と、読出回路１５と、制御部４４と、カラーフィルタ８０と、を備える。   The imaging device 100A includes a semiconductor substrate 12, a termination layer 18, a photoelectric conversion layer 16, an electrode layer 14, a readout circuit 15, a control unit 44, and a color filter 80.

カラーフィルタ８０は、電極層１４の光入射側に配置されている。カラーフィルタ８０は、画素領域Ｂごとに、赤色の波長領域の光を吸収するカラーフィルタ８０Ｒと、青色の波長領域の光を吸収するカラーフィルタ８０Ｂと、緑色の波長領域の光を吸収するカラーフィルタ８０Ｇと、を含む。これらのカラーフィルタ８０Ｒと、カラーフィルタ８０Ｂと、カラーフィルタ８０Ｇと、はバイヤー配列（Ｂａｙｅｒ ａｒｒａｎｇｅｍｅｎｔ）であることが好ましい。   The color filter 80 is disposed on the light incident side of the electrode layer 14. For each pixel region B, the color filter 80 includes a color filter 80R that absorbs light in the red wavelength region, a color filter 80B that absorbs light in the blue wavelength region, and a color filter that absorbs light in the green wavelength region. 80G. The color filter 80R, the color filter 80B, and the color filter 80G are preferably in a Bayer arrangement.

カラーフィルタ８０の膜厚は、限定されない。カラーフィルタ８０の膜厚は、例えば、１００ｎｍである。   The film thickness of the color filter 80 is not limited. The film thickness of the color filter 80 is, for example, 100 nm.

図４に示すように、本実施の形態の撮影装置１００Ａは、電極層１４上に、カラーフィルタ８０を設けた構成である。カラーフィルタ８０は、各画素領域Ｂに対応する領域ごとに、赤色の波長領域の光を吸収するカラーフィルタ８０Ｒと、青色の波長領域の光を吸収するカラーフィルタ８０Ｂと、緑色の波長領域の光を吸収するカラーフィルタ８０Ｇと、を含む。   As shown in FIG. 4, the imaging apparatus 100 </ b> A of the present embodiment has a configuration in which a color filter 80 is provided on the electrode layer 14. The color filter 80 includes, for each region corresponding to each pixel region B, a color filter 80R that absorbs light in the red wavelength region, a color filter 80B that absorbs light in the blue wavelength region, and light in the green wavelength region. And a color filter 80G for absorbing water.

このため、本実施の形態の撮影装置１００Ａでは、画素領域Ｂごとに、Ｒ（赤色の波長領域の光）、Ｇ（緑色の波長領域の光）、Ｂ（青色の波長領域の光）の各々に対応する電荷による信号を読み出すことができる。   For this reason, in the imaging apparatus 100A of the present embodiment, each of R (red wavelength region light), G (green wavelength region light), and B (blue wavelength region light) for each pixel region B. It is possible to read a signal based on charges corresponding to.

以上説明したように、本実施の形態の撮影装置１００Ａは、第１の実施の形態の半導体装置１０上に、カラーフィルタ８０を設けた構成である。このため、本実施の形態の撮影装置１００Ａは、第１の実施の形態と同様の効果が得られる。   As described above, the imaging apparatus 100A according to the present embodiment has a configuration in which the color filter 80 is provided on the semiconductor device 10 according to the first embodiment. For this reason, 100 A of imaging devices of this Embodiment can obtain the effect similar to 1st Embodiment.

なお、カラーフィルタ８０は、画素領域Ｂごとに、赤色の波長領域の光を吸収するカラーフィルタ８０Ｒと、青色の波長領域の光を吸収するカラーフィルタ８０Ｂと、緑色の波長領域の光を吸収するカラーフィルタ８０Ｇと、を含む構成であってもよい。   For each pixel region B, the color filter 80 absorbs light in the red wavelength region, color filter 80R that absorbs light in the blue wavelength region, and light in the green wavelength region. The color filter 80G may be included.

（第３の実施の形態）
本実施の形態では、第１の実施の形態で説明した半導体装置１０に、第２の実施の形態とは異なるカラーフィルタを設けた構成の撮影装置１００を説明する。 (Third embodiment)
In the present embodiment, an imaging device 100 having a configuration in which the semiconductor device 10 described in the first embodiment is provided with a color filter different from that in the second embodiment will be described.

図５は、撮影装置１００Ｂの一例を示す模式図である。撮影装置１００Ｂは、撮影装置１００の一例である。なお、第１の実施の形態で説明した半導体装置１０と同じ機能を有する部分には、同じ符号を付与して詳細な説明を省略する。   FIG. 5 is a schematic diagram illustrating an example of the photographing apparatus 100B. The imaging device 100B is an example of the imaging device 100. Note that portions having the same functions as those of the semiconductor device 10 described in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

撮影装置１００Ｂは、半導体基板１２２と、終端層１８と、光電変換層１６Ｂと、電極層１４と、読出回路１５と、制御部４４と、カラーフィルタ９０と、を備える。   The imaging device 100B includes a semiconductor substrate 122, a termination layer 18, a photoelectric conversion layer 16B, an electrode layer 14, a readout circuit 15, a control unit 44, and a color filter 90.

光電変換層１６Ｂは、光電変換層１６と同様に、入射した光を電荷に変換する。本実施の形態では、光電変換層１６Ｂは、緑色の波長領域の光を、選択的に光電変換する。赤色および青色の波長領域の光は、光電変換層１６Ｂを透過する。光電変換層１６Ｂは、例えば、キナクリドン／サブフタロシアニンの共蒸着膜で構成する。   Similar to the photoelectric conversion layer 16, the photoelectric conversion layer 16B converts incident light into electric charges. In the present embodiment, the photoelectric conversion layer 16B selectively photoelectrically converts light in the green wavelength region. Light in the red and blue wavelength regions is transmitted through the photoelectric conversion layer 16B. The photoelectric conversion layer 16B is formed of, for example, a quinacridone / subphthalocyanine co-deposited film.

カラーフィルタ９０Ｙは、青色の波長領域の光を吸収する、黄色のカラーフィルタである。カラーフィルタ９０Ｙは、電極層１４上の、画素領域Ｂの一部に対応する領域に設けられている。カラーフィルタ９０Ｃは、赤色の波長領域の光を吸収する、青色のカラーフィルタである。カラーフィルタ９０Ｃは、電極層１４上の画素領域Ｂにおける、カラーフィルタ９０Ｙ以外の領域に設けられている。   The color filter 90Y is a yellow color filter that absorbs light in the blue wavelength region. The color filter 90Y is provided in an area corresponding to a part of the pixel area B on the electrode layer 14. The color filter 90C is a blue color filter that absorbs light in the red wavelength region. The color filter 90C is provided in a region other than the color filter 90Y in the pixel region B on the electrode layer 14.

半導体基板１２２は、半導体基板１２と同様に、電荷蓄積領域２０と、電位制御領域２２と、基板領域３２と、を含む。半導体基板１２２は、更に、半導体領域９２を含む。半導体領域９２は、電荷蓄積領域２０と同じ導電型の半導体領域である。半導体領域９２は、半導体領域９２Ａと半導体領域９２Ｂとを含む。   Similar to the semiconductor substrate 12, the semiconductor substrate 122 includes a charge accumulation region 20, a potential control region 22, and a substrate region 32. The semiconductor substrate 122 further includes a semiconductor region 92. The semiconductor region 92 is a semiconductor region having the same conductivity type as that of the charge storage region 20. The semiconductor region 92 includes a semiconductor region 92A and a semiconductor region 92B.

半導体領域９２Ａは、カラーフィルタ９０Ｙを、撮影装置１００Ｂの積層方向に向かって半導体基板１２２に投影した領域内において、電位制御領域２２における第３領域２２Ａの第２面Ｑ側に設けられ、且つ該第３領域２２Ａに接触配置されている。このため、カラーフィルタ９０Ｙを、撮影装置１００Ｂの積層方向に向かって半導体基板１２２に投影した領域内には、第３領域２２Ａによるｐ＋の半導体領域と、半導体領域９２Ａによるｎ型の半導体領域と、基板領域３２によるｐ型の半導体領域と、によるシリコンフォトダイオードが形成されている。このシリコンフォトダイオードは、カラーフィルタ９０Ｙの捕色の波長領域の光を光電変換する。   The semiconductor region 92A is provided on the second surface Q side of the third region 22A in the potential control region 22 in the region where the color filter 90Y is projected onto the semiconductor substrate 122 in the stacking direction of the imaging device 100B. The third region 22A is disposed in contact with the third region 22A. For this reason, in the region where the color filter 90Y is projected onto the semiconductor substrate 122 in the stacking direction of the photographing apparatus 100B, the p + semiconductor region by the third region 22A, the n-type semiconductor region by the semiconductor region 92A, A silicon photodiode including a p-type semiconductor region formed by the substrate region 32 is formed. This silicon photodiode photoelectrically converts light in the wavelength region of the color captured by the color filter 90Y.

半導体領域９２Ｂは、カラーフィルタ９０Ｃを、撮影装置１００Ｂの積層方向に向かって半導体基板１２２に投影した領域内において、電位制御領域２２における第３領域２２Ａの第２面Ｑ側に設けられ、且つ該第３領域２２Ａに接触配置されている。このため、カラーフィルタ９０Ｃを、撮影装置１００Ｂの積層方向に向かって半導体基板１２２に投影した領域内には、第３領域２２Ａによるｐ＋の半導体領域と、半導体領域９２Ｂによるｎ型の半導体領域と、基板領域３２によるｐ型の半導体領域と、によるシリコンフォトダイオードが形成されている。このシリコンフォトダイオードは、カラーフィルタ９０Ｃの捕色の波長領域の光を光電変換する。   The semiconductor region 92B is provided on the second surface Q side of the third region 22A in the potential control region 22 in the region where the color filter 90C is projected onto the semiconductor substrate 122 in the stacking direction of the imaging device 100B. The third region 22A is disposed in contact with the third region 22A. For this reason, in the region where the color filter 90C is projected onto the semiconductor substrate 122 in the stacking direction of the photographing apparatus 100B, the p + semiconductor region by the third region 22A, the n-type semiconductor region by the semiconductor region 92B, A silicon photodiode including a p-type semiconductor region formed by the substrate region 32 is formed. This silicon photodiode photoelectrically converts light in the wavelength region of the color captured by the color filter 90C.

このため、本実施の形態の撮影装置１００Ｂでは、カラーフィルタ９０Ｙを、撮影装置１００Ｂの積層方向に向かって半導体基板１２２に投影した領域内で、青色の光に応じた信号が読み出される。また、本実施の形態の撮影装置１００Ｂでは、カラーフィルタ９０Ｃを、撮影装置１００Ｂの積層方向に向かって半導体基板１２２に投影した領域内で、赤色の光に応じた信号が読み出される。   For this reason, in the imaging apparatus 100B of the present embodiment, a signal corresponding to blue light is read out in an area where the color filter 90Y is projected onto the semiconductor substrate 122 in the stacking direction of the imaging apparatus 100B. Further, in imaging device 100B of the present embodiment, a signal corresponding to red light is read out in a region where color filter 90C is projected onto semiconductor substrate 122 in the stacking direction of imaging device 100B.

また、撮影装置１００Ｂでは、半導体領域９２Ａと半導体領域９２Ｂとの間の領域で、緑色の光に応じた信号が読み出される。   In the photographing apparatus 100B, a signal corresponding to green light is read in a region between the semiconductor region 92A and the semiconductor region 92B.

この構成により、本実施の形態の撮影装置１００Ｂでは、簡易な構造で、フルカラーの撮影を行うことができる。また、本実施の形態の撮影装置１００Ｂは、第１の実施の形態の半導体基板１２と同様の構成の半導体基板１２２、および、読出回路１５を備えた構成であるため、第１の実施の形態と同様の効果が得られる。   With this configuration, the imaging apparatus 100B according to the present embodiment can perform full-color imaging with a simple structure. The imaging apparatus 100B according to the present embodiment is configured to include the semiconductor substrate 122 having the same configuration as the semiconductor substrate 12 according to the first embodiment and the readout circuit 15, and thus the first embodiment. The same effect can be obtained.

（第４の実施の形態）
上記実施の形態で説明した半導体装置１０の適用範囲について説明する。上記実施の形態の半導体装置１０は、半導体チップや、撮影装置１００を備えた携帯端末や、撮影装置１００を備えた車両などに適用可能である。 (Fourth embodiment)
The applicable range of the semiconductor device 10 described in the above embodiment will be described. The semiconductor device 10 of the above embodiment can be applied to a semiconductor chip, a portable terminal provided with the photographing device 100, a vehicle equipped with the photographing device 100, and the like.

図６は、半導体チップ１０２の一例を示す図である。半導体チップ１０２は、基板１０４に、半導体装置１０を搭載した構成である。半導体チップ１０２は、上記実施の形態で説明した半導体装置１０を含む。   FIG. 6 is a diagram illustrating an example of the semiconductor chip 102. The semiconductor chip 102 has a configuration in which the semiconductor device 10 is mounted on a substrate 104. The semiconductor chip 102 includes the semiconductor device 10 described in the above embodiment.

このため、半導体チップ１０２は、ノイズの抑制された信号を得ることが出来る。   For this reason, the semiconductor chip 102 can obtain a signal in which noise is suppressed.

図７は、携帯端末１０６の一例を示す模式図である。携帯端末１０６は、半導体チップ１０２を、撮影装置１００として本体部１０８に搭載している。半導体チップ１０２は、上記実施の形態で説明した半導体装置１０を含む。   FIG. 7 is a schematic diagram illustrating an example of the mobile terminal 106. In the portable terminal 106, the semiconductor chip 102 is mounted on the main body unit 108 as the photographing device 100. The semiconductor chip 102 includes the semiconductor device 10 described in the above embodiment.

このため、半導体チップ１０２を搭載した携帯端末１０６は、ノイズの抑制された撮影画像を得ることが出来る。   For this reason, the mobile terminal 106 on which the semiconductor chip 102 is mounted can obtain a captured image in which noise is suppressed.

図８は、車両１１０の一例を示す模式図である。車両１１０は、半導体装置１０を備えた半導体チップ１０２を、撮影装置１００として車体１１２に搭載している。このため、半導体チップ１０２を搭載した車両１１０は、ノイズの抑制された撮影画像を得ることができる。   FIG. 8 is a schematic diagram illustrating an example of the vehicle 110. In the vehicle 110, the semiconductor chip 102 including the semiconductor device 10 is mounted on the vehicle body 112 as the photographing device 100. For this reason, the vehicle 110 on which the semiconductor chip 102 is mounted can obtain a captured image in which noise is suppressed.

以上、本発明の実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   As mentioned above, although embodiment of this invention was described, these embodiment was shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１０ 半導体装置
１２ 半導体基板
１４ 電極層
１６ 光電変換層
１８ 終端層
２０ 電荷蓄積領域
２０Ａ 第１領域
２０Ｂ 第２領域
２２ 電位制御領域
２２Ａ 第３領域
２２Ｂ 第４領域
２４ オーバーフローバリア
２８ 第２の電位制御部
３０ 第１の電位制御部
３４ 転送トランジスタ
３６ ＦＤ
３８ リセットトランジスタ
４０ 配線層
４４ 制御部 DESCRIPTION OF SYMBOLS 10 Semiconductor device 12 Semiconductor substrate 14 Electrode layer 16 Photoelectric conversion layer 18 Termination layer 20 Charge storage region 20A First region 20B Second region 22 Potential control region 22A Third region 22B Fourth region 24 Overflow barrier 28 Second potential control unit 30 First potential control unit 34 Transfer transistor 36 FD
38 Reset transistor 40 Wiring layer 44 Control unit

Claims (9)

第１の導電型であり且つ光入射側の第１面に沿った第１領域、および、該第１の導電型であり且つ前記第１領域に連続する第２領域、からなる電荷蓄積領域と、
前記第１領域に対して前記第１面に沿った方向に連続して配置された第２の導電型の第３領域、および、前記第２領域の外周を覆う該第２の導電型の第４領域、からなる電位制御領域と、
を有する半導体基板と、
前記半導体基板の前記第１面側に配置された電極層と、
前記電極層と前記半導体基板との間に配置され、光を電荷に光電変換する光電変換層と、
を備える、半導体装置。 A charge accumulation region comprising a first region of the first conductivity type along the first surface on the light incident side, and a second region of the first conductivity type and continuous to the first region; ,
A second region of the second conductivity type continuously arranged in the direction along the first surface with respect to the first region; and a second region of the second conductivity type covering the outer periphery of the second region. A potential control region comprising four regions;
A semiconductor substrate having
An electrode layer disposed on the first surface side of the semiconductor substrate;
A photoelectric conversion layer disposed between the electrode layer and the semiconductor substrate and photoelectrically converting light into electric charge;
A semiconductor device comprising: 前記電位制御領域に導通し、前記電位制御領域の電位を制御するための第１の電位制御部と、
前記第２領域にオーバーフローバリアを介して導通され、前記第２領域を介して前記第１領域に、前記光電変換層の光電変換によって得られる電荷と同じ極性の供給電荷を供給するための第２の電位制御部と、
を備える、請求項１に記載の半導体装置。 A first potential controller for conducting to the potential control region and controlling the potential of the potential control region;
The second region is electrically connected to the second region through an overflow barrier, and a second charge for supplying a supply charge having the same polarity as the charge obtained by photoelectric conversion of the photoelectric conversion layer to the first region via the second region. A potential control unit of
The semiconductor device according to claim 1, comprising: 前記第３領域および前記第４領域は連続して配置されている、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the third region and the fourth region are continuously arranged. 前記半導体基板と前記光電変換層との間に配置されると共に、前記半導体基板の前記第１面に接触配置され、前記半導体基板のダングリングボンドを終端する終端層を備える、請求項１に記載の半導体装置。   2. The device according to claim 1, further comprising: a termination layer disposed between the semiconductor substrate and the photoelectric conversion layer, in contact with the first surface of the semiconductor substrate, and terminating a dangling bond of the semiconductor substrate. Semiconductor device. 前記第２領域を介して前記第１領域に接続され、前記電荷蓄積領域に蓄積された電荷を転送する転送トランジスタと、
前記転送トランジスタに接続され、前記転送トランジスタから転送された電荷を電圧に変換する浮遊拡散領域と、
前記浮遊拡散領域をリセットするリセットトランジスタと、
前記浮遊拡散領域で変換された電圧を出力する配線層と、
を有する、
請求項２に記載の半導体装置。 A transfer transistor connected to the first region via the second region and transferring charges accumulated in the charge accumulation region;
A floating diffusion region connected to the transfer transistor for converting the charge transferred from the transfer transistor into a voltage;
A reset transistor for resetting the floating diffusion region;
A wiring layer for outputting a voltage converted in the floating diffusion region;
Having
The semiconductor device according to claim 2. 前記第１の電位制御部、前記第２の電位制御部、前記転送トランジスタ、前記リセットトランジスタ、および前記配線層を制御する制御部を備え、
前記制御部は、
前記光電変換層において変換された電荷が前記光電変換層と前記半導体基板との界面に蓄積される期間、前記供給電荷が前記電荷蓄積領域へ供給されるように前記第２の電位制御部を制御する第１の制御と、
前記電荷蓄積領域へ供給された前記供給電荷を前記浮遊拡散領域へ転送するように、前記転送トランジスタを制御する第２の制御と、
前記浮遊拡散領域をリセットするように前記リセットトランジスタを制御し、前記浮遊拡散領域で変換された電圧をリセット信号として出力するように前記配線層を制御する第３の制御と、
前記光電変換層に蓄積された電荷を前記電荷蓄積領域へ転送するように前記第１の電位制御部を制御する第４の制御と、
前記電荷蓄積領域に転送された電荷を前記浮遊拡散領域へ転送するように、前記転送トランジスタを制御する第５の制御と、
前記浮遊拡散領域で変換された電圧を読出信号として出力するように前記配線層を制御する第６の制御と、
前記読出信号から前記リセット信号を減算した減算値を、前記光電変換層で変換された電荷に対応する信号として読み出す第７の制御と、
をこの順に実行する、
請求項５に記載の半導体装置。 A controller for controlling the first potential controller, the second potential controller, the transfer transistor, the reset transistor, and the wiring layer;
The controller is
Controlling the second potential control unit so that the supplied charge is supplied to the charge storage region during a period in which the charge converted in the photoelectric conversion layer is accumulated at the interface between the photoelectric conversion layer and the semiconductor substrate. A first control to
A second control for controlling the transfer transistor so as to transfer the supply charge supplied to the charge storage region to the floating diffusion region;
A third control for controlling the reset transistor to reset the floating diffusion region and controlling the wiring layer to output a voltage converted in the floating diffusion region as a reset signal;
A fourth control for controlling the first potential controller to transfer the charge accumulated in the photoelectric conversion layer to the charge accumulation region;
A fifth control for controlling the transfer transistor to transfer the charge transferred to the charge storage region to the floating diffusion region;
A sixth control for controlling the wiring layer to output a voltage converted in the floating diffusion region as a read signal;
A seventh control for reading a subtraction value obtained by subtracting the reset signal from the read signal as a signal corresponding to the charge converted by the photoelectric conversion layer;
Run in this order,
The semiconductor device according to claim 5. 前記制御部は、
前記第４の制御において、パルス電圧を前記電位制御領域へ印加するように前記第１の電位制御部を制御する、請求項６に記載の半導体装置。 The controller is
The semiconductor device according to claim 6, wherein in the fourth control, the first potential control unit is controlled to apply a pulse voltage to the potential control region. 前記第２の制御によって前記電荷蓄積領域から前記浮遊拡散領域への前記供給電荷の転送が開始されてから、前記第５の制御によって前記電荷蓄積領域から前記浮遊拡散領域への電荷の転送が終了するまでの時間Ｔは、下記式（１）を満たす、請求項６に記載の半導体装置。
Ｔ＜２／（Ｖｔｈ×σ０×Ｎｔ） ・・・式（１）
〔式（１）中、Ｖｔｈは、前記供給電荷の熱速度を表し、σ０は、前記半導体基板の原子密度を表し、Ｎｔは、界面準位密度を表す。〕 The transfer of the supplied charge from the charge storage region to the floating diffusion region is started by the second control, and the transfer of the charge from the charge storage region to the floating diffusion region is ended by the fifth control. The semiconductor device according to claim 6, wherein a time T until completion satisfies the following formula (1).
T <2 / (Vth × σ0 × Nt) (1)
[In Formula (1), Vth represents the thermal velocity of the supplied charge, σ0 represents the atomic density of the semiconductor substrate, and Nt represents the interface state density. ] 請求項１に記載の半導体装置を備えた撮影装置。   An imaging apparatus comprising the semiconductor device according to claim 1.
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