JP2017158043A - タイムインターリーブａ／ｄ変換装置 - Google Patents

Abstract

【課題】タイムインターリーブＡ／Ｄ変換装置の変換精度を高める。【解決手段】タイムインターリーブＡ／Ｄ変換装置は、互いに異なるサンプリング期間でアナログ信号のサンプリングを行うサンプリング回路と、アナログ信号を逐次比較によりＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路とを含む複数Ｎ個のサブＡ／Ｄ変換器を備え、各サブＡ／Ｄ変換器のサンプリング回路は、アナログ信号をサンプリングする第１のスイッチと、互いに異なる複数のキャパシタを有し、逐次比較型Ａ／Ｄ変換回路の制御によりデジタル信号をアナログ信号にＤ／Ａ変換して第１のスイッチの出力側に出力する容量Ｄ／Ａ変換器とを備え、第１のスイッチの出力側と所定のバイアス電圧との間に接続される第２のスイッチとを備え、第２のスイッチは、所定のリセット期間においてオンされることにより複数のキャパシタをリセットする。【選択図】図４

Description

本開示はタイムインターリーブＡ／Ｄ変換装置に関する。

Ａ／Ｄ変換器は、各種信号処理分野で広く利用されており、その変換精度と変換速度とは重要な性能指標である。近年、ミリ波通信やレーダーなどの高速化が急速に進んでおり、Ａ／Ｄ変換器には、変換精度の向上と高速化との両立が求められている。

しかし、Ａ／Ｄ変換器単体の高速化には限界がある。このため、複数のＡ／Ｄ変換器を並列化し、それぞれのサンプリングのタイミングに位相差を設け、全体として変換速度の高速化を図るタイムインターリーブ技術が提案されている。

例えば特許文献１に開示されている。タイムインターリーブＡ／Ｄ変換装置は、Ｎ個のサブＡ／Ｄ変換器を備え（Ｎは２以上の整数を表す）、サブＡ／Ｄ変換器の変換速度のＮ倍の変換速度を実現する。タイムインターリーブＡ／Ｄ変換装置全体の変換周波数をＦｓとすると、サブＡ／Ｄ変換器の変換周波数はＦｓ／Ｎとなる。例えば、Ｎ個のサブＡ／Ｄ変換器(０)〜（Ｎ−１）が０〜Ｎ−１の位相でサンプリングを行うことを１サイクルとして順次繰り返されるとする。つまり、サブＡ／Ｄ変換器（０）は０番目のデータをサンプリングした１サイクル後にＮ番目のデータをサンプリングする。

タイムインターリーブＡ／Ｄ変換装置を用いる高速動作のアプリケーションでは、小振幅な広帯域信号が入力される。そのため、サンプリングが必要なＡ／Ｄ変換器では、サンプリング容量を高速に駆動する必要があり、前段に入力バッファを接続してＡ／Ｄ変換器を駆動することが多い。

しかし、複数のサブＡ／Ｄ変換器に対してそれぞれ個別の入力バッファを接続する場合、それらの入力バッファのバラツキがタイムインターリーブＡ／Ｄ変換装置の特性を劣化させる。つまり、Ａ／Ｄ変換特性を向上するためには１つの入力バッファに対して複数のＡ／Ｄ変換器を接続する必要がある。

例えば、特許文献２の実施例５では、１つの入力バッファの出力に２系統のＡ／Ｄ変換器を接続した実施例が開示されている。

米国特許第２００６／０２７９４４５号明細書 特開２０１２−６５１６７号公報

前述のサブＡ／Ｄ変換器（０）がＮ番目の信号サンプリングを開始する時、サブＡ／Ｄ変換器（０）のサンプリング容量には１サイクル前の０番目の信号が保存されており、また入力バッファの出力は位相が１つ前のＮ−１番目の信号電位にある。入力バッファは、それらが互いに接続された初期電位からサンプリング容量を駆動する。Ｎ番目のサンプリング動作が十分に収束しない場合、これらの初期電位の影響により、信号依存の履歴誤差が発生する。

前記問題に鑑み、本開示は、入力端子から入力バッファを介して入力されるアナログ信号を従来技術に比較して高い精度でＡ／Ｄ変換することができるタイムインターリーブＡ／Ｄ変換装置の提供することを課題とする。

本開示の一態様に係るタイムインターリーブＡ／Ｄ変換装置は、入力端子から入力バッファを介して入力されるアナログ信号をデジタル信号にＡ／Ｄ変換して出力端子を介して出力するタイムインターリーブＡ／Ｄ変換装置であって、
互いに異なるサンプリング期間で前記アナログ信号のサンプリングを行うサンプリング回路と、前記アナログ信号を逐次比較によりＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路とを含む複数Ｎ個のサブＡ／Ｄ変換器を備え、
前記各サブＡ／Ｄ変換器のサンプリング回路は、
前記アナログ信号をサンプリングする第１のスイッチと、
互いに異なる複数のキャパシタを有し、前記逐次比較型Ａ／Ｄ変換回路の制御によりデジタル信号をアナログ信号にＤ／Ａ変換して前記第１のスイッチの出力側に出力する容量Ｄ／Ａ変換器とを備え、
前記第１のスイッチの出力側と所定のバイアス電圧との間に接続される第２のスイッチとを備え、
前記第２のスイッチは、所定のリセット期間においてオンされることにより，前記複数のキャパシタをリセットする。

本開示によれば、入力端子から入力バッファを介して入力されるアナログ信号を従来技術に比較して高い精度でＡ／Ｄ変換することができる。

比較例にかかる基本的な逐次比較型Ａ／Ｄ変換装置の回路構成を示す回路図である。 本開示の実施形態１にかかるリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）を備えたタイムインターリーブＡ／Ｄ変換装置の回路構成を示す回路図である。 図２のタイムインターリーブＡ／Ｄ変換装置のリセットスイッチの動作を説明するタイミングチャートである。 本開示の実施形態２にかかるリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）を備えたタイムインターリーブＡ／Ｄ変換装置の回路構成を示す回路図である。 図２及び図４のタイミング信号発生回路の動作を示すタイミングチャートである。 図２及び図４のタイムインターリーブＡ／Ｄ変換装置の作用効果を示すタイミングチャートである。

以下、本開示の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付し、その説明は繰り返さない。

近年、その電力効率の高さから逐次比較型（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）Ａ／Ｄ変換回路が注目されている。以下では、サブＡ／Ｄ変換器の例として、逐次比較型Ａ／Ｄ変換回路を用いて説明する。

図１は比較例にかかる基本的な逐次比較型Ａ／Ｄ変換装置の回路構成を示す回路図である。図１において、逐次比較型ＡＤ変換回路１００は、サンプリングスイッチ１０１と、容量値が重み付けされた容量アレイ（図１の１Ｃ、４Ｃ、８Ｃ、…、２５６Ｃの各容量を有するキャパシタからなるアレイ）及びスイッチＳＷ０〜ＳＷ８で構成された容量Ｄ／Ａ変換器（以下、容量ＤＡＣという。）１０２と、アナログ入力電圧と容量ＤＡＣ１０２で生成した電圧とを比較して比較結果信号を出力する比較器１０３と、比較結果信号をシリアル／パラレル変換するＳ／Ｐ変換器１０５と、比較器１０３から出力される信号に基づいて容量ＤＡＣ１０２を制御する逐次比較制御回路１０４と、入力端子Ｐ１と、出力端子Ｐ２とを備えて構成される。容量ＤＡＣ１０２において、容量アレイの一端はサンプリングスイッチ１０１に接続され、他端は逐次比較制御回路１０４から出力される多ビットの制御信号に従って参照電圧ＶＨ，ＶＬのいずれか一方にそれぞれ独立に接続されるようになっている。すなわち、容量ＤＡＣ１０２は互いに異なる複数のキャパシタを有し、逐次比較型Ａ／Ｄ変換回路ＣＣ（０）〜ＣＣ（Ｎ−１）の制御によりデジタル信号をアナログ信号にＤ／Ａ変換してサンプリングスイッチ１０１の出力側に出力する

以上のように構成された逐次比較型ＡＤ変換回路１００の動作について以下に説明する。

まず、制御信号のＭＳＢを１、その他のビットを０にした状態で、サンプリングスイッチ１０１をオンし、容量ＤＡＣ１０２のアナログ入力電圧をサンプリングした後、逐次比較制御回路１０４は、１クロックごとに比較器１０３の比較結果に基づいて、制御信号をＭＳＢから下位ビットに１ビットずつ逐次的に決定する。このとき、Ｓ／Ｐ変換器１０５から出力される信号が、サンプリングしたアナログ入力電圧のＡＤ変換結果を示す。

図２は本開示の実施形態１にかかるリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）を備えたタイムインターリーブＡ／Ｄ変換装置２００の回路構成を示す回路図である。図２のタイムインターリーブＡ／Ｄ変換装置２００はシングルエンド構成で構成される。

図２において、タイムインターリーブＡ／Ｄ変換装置２００は、入力バッファ２０１と、サブＡ／Ｄ変換部２１０と、論理回路２０２と、制御信号φ０〜φＮ−１，φｒ０〜φｒＮ−１を発生するタイミング信号発生回路２２０と、入力端子Ｐ１と、出力端子Ｐ２とを備えて構成される。ここで、サブＡ／Ｄ変換部２１０は複数Ｎ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）を備えて構成され、各サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）はそれぞれ、例えば図１に示した逐次比較型ＡＤ変換回路１００で構成される。

入力バッファ２０１は、例えば入力抵抗が高抵抗で、かつ出力インピーダンスが低いオペアンプであり、外部回路から入力されるアナログ入力電圧信号を緩衝増幅して出力アナログ信号を出力する。アナログ入力電圧信号として、無線通信分野では、数百ＭＨｚ以上の広帯域信号を取り扱う。また、アナログ入力電圧信号を数ＧＨｚの高周波数でサンプリングする必要がある。また、アナログ入力電圧信号の振幅が小さいシステムも多く、その場合は、入力バッファ２０１は、信号ゲインが１を超える値を持つ入力バッファの構成にしてもよい。すなわち、図２の入力バッファ２０１は、望ましくは信号ゲインが１又は１を超える入力バッファである。

サブＡ／Ｄ変換部２１０は、複数Ｎ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）を備えて構成される。各サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）はそれぞれ、サンプリング回路ＳＰ（０）〜ＳＰ（Ｎ−１）と、Ａ／Ｄ変換回路ＣＣ（０）〜ＣＣ（Ｎ−１）とを備えて構成される。サンプリング回路ＳＰ（０）〜ＳＰ（Ｎ−１）はそれぞれ、入力信号をサンプリングし、制御信号φ０〜φＮ−１でオン／オフ制御されるサンプリングスイッチ１０１と、容量ＤＡＣ１０２と、容量ＤＡＣ１０２の各キャパシタに対してバイアス電圧Ｖｂを印加して信号成分をリセットするリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）とを備えて構成される。ここで、バイアス電圧Ｖｂは例えば電源電圧の１／２に設定される。

図３は図２のタイムインターリーブＡ／Ｄ変換装置のリセットスイッチの動作を説明するタイミングチャートである。

図３において、タイムインターリーブＡ／Ｄ変換装置２００に、周波数Ｆｓの動作クロック信号ＣＬＫが入力される。Ｎ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）は、それぞれ、位相をずらせたクロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）により、異なるサンプリング期間で順次サンプリングを行う。また、それぞれのサブＡ／Ｄ変換器は、リセット信号ＲＳＴ（０）〜ＲＳＴ（Ｎ−１）によって、リセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）をオンし、サンプリング容量端子に対してバイアス電圧Ｖｂを設定する。これにより、サンプリング容量に保存された信号電圧がリセットされる。

図３において、クロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）のハイレベル期間がサンプリングの期間を示す。このハイレベル期間で、各サンプリング回路ＳＰ（０）〜ＳＰ（Ｎ−１）のサンプリングスイッチ１０１がオンされる。このサンプリングスイッチ１０１のオンによって、図２の回路の前段の入力バッファ２０１（すなわち、信号ゲインが１又は１を超える入力バッファ）がサンプリング容量を駆動する。また、各サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）は、サンプリング以外の期間を使用してＡ／Ｄ変換動作を行う。これらのサンプリングを確定する望ましいタイミングは、タイムインターリーブＡ／Ｄ変換装置２００の動作クロック信号ＣＬＫの１周期であり、各サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）は、正確に１／Ｆｓ期間毎にサンプリングをする必要がある。

図３において、リセット信号ＲＳＴ（０）〜ＲＳＴ（Ｎ−１）のハイレベル期間にリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）をオンする。このリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）のオンによって、容量ＤＡＣ１０２のキャパシタ端子側はバイアス電圧Ｖｂと接続され、サンプリング期間にサンプリング容量に保存された信号成分が除去される。このリセット信号ＲＳＴ（０）〜ＲＳＴ（Ｎ−１）は、サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）がサンプリング後に行うＡ／Ｄ変換動作が完了した後に開始されることが必要である。このとき、一般的に、サンプリング用キャパシタの逆側の端子は、参照電圧ＶＨ、ＶＬの初期設定にリセットされる。また、リセット信号ＲＳＴ（０）〜ＲＳＴ（Ｎ−１）とクロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）が同時にハイレベルになる期間は入力バッファ２０１とバイアス電圧Ｖｂがオンし、サンプリング動作の収束を遅延させるため、リセット信号ＲＳＴ（０）〜ＲＳＴ（Ｎ−１）は次のサンプリング期間が開始される前に終了することが望ましい。

複数のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）はその配置位置が離れるため、長距離配線での接続が必要になる。そのため、配線の寄生抵抗や寄生容量が大きく付加される。その寄生容量は、サンプリング容量に相当する大きさになる場合もある。これらの容量と配線抵抗の影響により、履歴誤差は発生しやすくなる。また、入力バッファ２０１の入力端子電位が大きく動かず、入力バッファ２０１のサンプリング動作が遅くなるような信号パターンにおいて、履歴誤差が特に大きく発生する。このため、履歴誤差軽減のためには入力バッファの駆動能力を増大させて収束応答性を向上するだけでなく、複数のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）のサンプリング容量やスイッチ、配線寄生成分を含めた設計が必要となり対策が困難になる。また、例えばレーダーなどで複数の受信波形をコヒーレント加算するシステムでは、この履歴誤差も積分されその影響は増大される。この場合、タイムインターリーブＡ／Ｄ変換装置の最小分解能以下の十分小さな履歴誤差であっても課題となる。本開示のリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）を用いることにより、入力バッファ２０１の電力増加などコストアップにつながる対策を実施せずに、タイムインターリーブＡ／Ｄ変換装置２００の精度を向上させることが可能である。

以上の実施形態１においては、バイアス電圧Ｖｂを電源電圧ＶＤＤの１／２に設定しているが、本開示はこれに限らず、電源電圧ＶＤＤ、接地電圧などの電源電圧に基づいて決定される所定電圧に設定してもよい。

図４は本開示の実施形態２にかかるリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）を備えたタイムインターリーブＡ／Ｄ変換装置２００Ａの回路構成を示す回路図である。図４のタイムインターリーブＡ／Ｄ変換装置２００Ａは差動構成で構成したことを特徴とする。図４において、タイムインターリーブＡ／Ｄ変換装置２００Ａは、入力バッファ２０１Ａと、サブＡ／Ｄ変換部２１０Ａと、論理回路２７と、タイミング信号発生回路２２０と、入力端子Ｐ１と、出力端子Ｐ２とを備えて構成される。

各サブＡ／Ｄ変換部２１０Ａは、複数Ｎ個のサブＡ／Ｄ変換器ＡＤＤ（０）〜ＡＤＤ（Ｎ−１）を備えて構成され、各サブＡ／Ｄ変換器ＡＤＤ（０）〜ＡＤＤ（Ｎ−１）はそれぞれ、サンプリング回路ＳＰＤ（０）〜ＳＰＤ（Ｎ−１）と、逐次比較型Ａ／Ｄ変換回路ＣＣ（０）〜ＣＣ（Ｎ−１）とを備えて構成される。各サンプリング回路ＳＰＤ（０）〜ＳＰＤ（Ｎ−１）はそれぞれ、入力信号をサンプリングするサンプリングスイッチ１０１ａ，１０１ｂと、容量ＤＡＣ１０２ａ，１０２ｂと、差動構成の容量ＤＡＣ１０２ａ，１０２ｂの各サンプリング容量端子同士をオンするリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）とを備える。それぞれの動作タイミングについては、図２に示したタイムインターリーブＡ／Ｄ変換装置２００と同様にリセット信号ＲＳＴ（０）〜ＲＳＴ（Ｎ−１）のハイレベル期間にリセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）をオンする。

リセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）がオンしているタイミングでは、前述の通りサンプリング容量の逆側の端子は、参照電圧ＶＨ，ＶＬが初期値設定の状態で接続されている。そこで、リセットスイッチＳＷＲ（０）〜ＳＷＲ（Ｎ−１）をオンすることによって、１サイクル前のサンプリング時にサンプリング容量に保存された信号成分は除去される。このとき、そのサンプリング容量端子の電位はおおよそ差動信号の中心電圧に収束する。

図２のようにバイアス電圧Ｖｂを用いてリセットを行う場合、非常に高速に容量を駆動する必要があり、必要なバイアス電流は大きくなる。図４の実施形態２ではリセット時に差動間でサンプリング容量端子をオンさせるのみで、追加で必要な回路が無い。また、リセット時にサンプリング容量の参照電圧ＶＨ，ＶＬ側の端子にも電流が流れず、追加で発生する消費電流がほとんど無い。このように、図４の実施形態２では、追加の回路や消費電流を必要とせず、同様の信号除去効果が得られる。

リセット信号ＲＳＴ（０）〜ＲＳＴ（Ｎ−１）は、一つ前の位相のサブＡ／Ｄ変換器のサンプリングに用いるクロック信号ＣＬＫＡＤ（Ｎ−１）、ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−２）を使用することが可能である。例えば、サブＡ／Ｄ変換器Ｎ−１のリセット信号ＲＳＴ（Ｎ−１）には、クロック信号（Ｎ−２）を使用できる。

このようにクロック信号を使用する場合、リセット信号生成用の追加回路が不要である。しかし、インターリーブＡ／Ｄ変換装置２００Ａにおいて１つの箇所で生成したクロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）をそれぞれのサブＡ／Ｄ変換器ＡＤＤ（０）〜ＡＤＤ（Ｎ−１）に分配するため、サブＡ／Ｄ変換器ＡＤＤ（０）〜ＡＤＤ（Ｎ−１）に１つ前の位相のクロック信号も追加で接続する場合、供給する配線リソースや寄生成分による負荷も大きい。また、リセット信号は必ずＡ／Ｄ変換動作が完了してから開始する必要があるが、Ａ／Ｄ変換動作に必要な時間は、製造バラツキや回路の周囲温度や供給電圧、入力される信号電圧によっても異なる場合があるため、リセット期間の制御が難しい。

図５は図２及び図４のタイミング信号発生回路の動作を示すタイミングチャートである。

図５では説明の簡易化のためサブＡ／Ｄ変換器（０）のみの動作を示している。動作の説明では、図４の実施形態２に係るタイムインターリーブＡ／Ｄ変換装置２００Ａを用いる。クロック信号ＣＬＫＡＤ（０）のハイレベル期間に入力バッファ２０１Ａとサンプリング容量をオンして信号を保存し、次に逐次比較制御クロックＳＡＲＣＬＫのタイミングで順次比較と容量ＤＡＣ１０２の制御を行う。必要な回数のＡ／Ｄ変換動作が完了したのちに、容量ＤＡＣ１０２のリセット信号ＲＥＦＲＳＴのタイミングで参照電圧ＶＨ，ＶＬ端子の初期化を行う。この時、リセット信号ＲＥＦＲＳＴはＡ／Ｄ変換動作が必要数完了したことを示す信号を用いて生成すればよい。また、サンプリング容量のリセット信号ＲＳＴ（０）についても同様に開始時間を決定し、リセット期間を遅延素子などで生成することが可能である。それにより、Ａ／Ｄ変換中にリセット動作が重なることによる特性劣化を防ぐことが可能である。

図６は図２及び図４のタイムインターリーブＡ／Ｄ変換装置２００，２００Ａの作用効果を示すタイミングチャートである。以下の動作例では、タイムインターリーブＡ／Ｄ変換装置２００Ａを例にとり以下に説明する。

図６では、タイムインターリーブＡ／Ｄ変換装置２００ＡのクロックＣＬＫに対してアナログ入力信号がインパルス状の急峻なものが入った場合を仮定する。ここで、サブＡ／Ｄ変換器ＡＤＤ（０）のサンプリング信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）により、インパルス状波形をサンプリングし、Ａ／Ｄ変換の後、図６のようにデジタル出力される。ここで、インパルス波形を入力後、アナログ入力は一定値であるため、デジタル出力も一定値であることが望ましい。しかし、サンプリング信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）まで１サイクルＡ／Ｄ変換が終わり、次に、サブＡ／Ｄ変換器ＡＤＤ（０）がサンプリング信号ＣＬＫＡＤ（０）でサンプリングする際、従来のタイムインターリーブＡ／Ｄ変換装置ではサンプリング容量にインパルス入力の電位が残った状態である。つまり、入力バッファ２０１Ａの入力と出力は１位相前のＣＬＫＡＤ（Ｎ−１）のと変わらず一定値の状態で、このサブＡ／Ｄ変換器ＡＤＤ（０）のサンプリング容量がオンされる。このとき、入力バッファ２０１Ａの入力端子は動作せず、スルー電流が発生しないため、入力バッファの応答が遅くなる場合がある。それにより、十分なサンプリングが実施出来ず、結果として、デジタル出力には前のインパルス入力成分が出力される。前述のように、同じ入力波形を足し合わせるようなシステムではより顕著に影響が表れる。ここで、本実施形態では、サンプリング信号ＣＬＫＡＤ（０）のサンプリング前に例えばクロックＣＬＫＡＤ（Ｎ−１）に相当するタイミングでサンプリング容量のリセットを行う。これにより、サンプリング容量に保存されたインパルス入力信号３０１を除去することができ、Ａ／Ｄ変換の特性を向上させることが可能である。

以上説明したように、実施形態１及び２によれば、入力端子から入力バッファを介して入力されるアナログ信号をデジタル信号にＡ／Ｄ変換して出力端子を介して出力するタイムインターリーブＡ／Ｄ変換装置であって、互いに異なるサンプリング期間で前記アナログ信号のサンプリングを行うサンプリング回路と、前記アナログ信号を逐次比較によりＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路とを含む複数Ｎ個のサブＡ／Ｄ変換器を備え、前記各サブＡ／Ｄ変換器のサンプリング回路は、前記アナログ信号をサンプリングする第１のスイッチと、互いに異なる複数のキャパシタを有し、前記逐次比較型Ａ／Ｄ変換回路の制御によりデジタル信号をアナログ信号にＤ／Ａ変換して前記第１のスイッチの出力側に出力する容量Ｄ／Ａ変換器とを備え、前記第１のスイッチの出力側と所定のバイアス電圧との間に接続される第２のスイッチとを備え、前記第２のスイッチは、所定のリセット期間においてオンされることにより，前記複数のキャパシタをリセットする。従って、入力端子から入力バッファを介して入力されるアナログ信号を従来技術に比較して高い精度でＡ／Ｄ変換することができる。

実施形態のまとめ．
第１の態様にかかるタイムインターリーブＡ／Ｄ変換装置は、入力端子から入力バッファを介して入力されるアナログ信号をデジタル信号にＡ／Ｄ変換して出力端子を介して出力するタイムインターリーブＡ／Ｄ変換装置であって、
互いに異なるサンプリング期間で前記アナログ信号のサンプリングを行うサンプリング回路と、前記アナログ信号を逐次比較によりＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路とを含む複数Ｎ個のサブＡ／Ｄ変換器を備え、
前記各サブＡ／Ｄ変換器のサンプリング回路は、
前記アナログ信号をサンプリングする第１のスイッチと、
互いに異なる複数のキャパシタを有し、前記逐次比較型Ａ／Ｄ変換回路の制御によりデジタル信号をアナログ信号にＤ／Ａ変換して前記第１のスイッチの出力側に出力する容量Ｄ／Ａ変換器とを備え、
前記第１のスイッチの出力側と所定のバイアス電圧との間に接続される第２のスイッチとを備え、
前記第２のスイッチは、所定のリセット期間においてオンされることにより，前記複数のキャパシタをリセットする。

第２の態様にかかるタイムインターリーブＡ／Ｄ変換装置は、第１の態様にかかるタイムインターリーブＡ／Ｄ変換装置において、前記リセット期間は、Ａ／Ｄ変換期間の終了したことを示すリセット信号に基づいて開始される。

第３の態様にかかるタイムインターリーブＡ／Ｄ変換装置は、第１又は第２の態様にかかるタイムインターリーブＡ／Ｄ変換装置において、前記バイアス電圧は電源電圧に基づいて決定される所定電圧である。

第４の態様にかかるタイムインターリーブＡ／Ｄ変換装置は、第１〜第３の態様のいずれか１つにかかるタイムインターリーブＡ／Ｄ変換装置において、前記タイムインターリーブＡ／Ｄ変換装置は、シングルエンド構成で構成された。

第５の態様にかかるタイムインターリーブＡ／Ｄ変換装置は、入力端子から入力バッファを介して入力されるアナログ信号をデジタル信号にＡ／Ｄ変換して出力端子を介して出力し、差動構成で構成されたタイムインターリーブＡ／Ｄ変換装置であって、
互いに異なるサンプリング期間で前記アナログ信号のサンプリングを行うサンプリング回路と、前記アナログ信号を逐次比較によりＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路とを含む複数Ｎ個のサブＡ／Ｄ変換器を備え、
前記各サブＡ／Ｄ変換器のサンプリング回路は、
前記アナログ信号をサンプリングする差動構成の第１及び第２のスイッチと、
それぞれ互いに異なる複数のキャパシタを有し、前記逐次比較型Ａ／Ｄ変換回路の制御によりデジタル信号をアナログ信号にＤ／Ａ変換して前記第１及び第２のスイッチの出力側に出力する２個の容量Ｄ／Ａ変換器とを備え、
前記第１のスイッチの出力側と前記第２のスイッチの出力側との間に接続される第３のスイッチとを備え、
前記第３のスイッチは、所定のリセット期間においてオンされることにより，前記複数のキャパシタをリセットする。

第６の態様にかかるタイムインターリーブＡ／Ｄ変換装置は、第５の態様にかかるタイムインターリーブＡ／Ｄ変換装置において、前記リセット期間は、Ａ／Ｄ変換期間の終了したことを示すリセット信号に基づいて開始される。

本開示に係るタイムインターリーブＡ／Ｄ変換装置は、Ａ／Ｄ変換器の前段に入力バッファが接続されるシステムにおいて、Ａ／Ｄ変換精度を向上することが可能である。特に同様の入力信号を複数回加算するレーダー装置などに有用である。

１００…逐次比較型Ａ／Ｄ変換回路、
１０１，１０１ａ，１０１ｂ…サンプリングスイッチ、
１０２，１０２ａ，１０２ｂ…容量Ｄ／Ａ変換器（容量ＤＡＣ）、
１０３…比較器、
１０４…逐次比較制御回路、
１０５…Ｓ／Ｐ変換器、
２００…タイムインターリーブＡ／Ｄ変換装置、
２０１，２０１Ａ…入力バッファ、
２０２…論理回路、
２０３…サンプリング回路、
２１０，２１０Ａ…サブＡ／Ｄ変換部、
２２０…タイミング信号発生回路、
ＡＤ（０）〜ＡＤ（Ｎ−１）…サブＡ／Ｄ変換器、
ＡＤＤ（０）〜ＡＤＤ（Ｎ−１）…サブＡ／Ｄ変換器、
ＣＣ（０）〜ＣＣ（Ｎ−１）…逐次比較型Ａ／Ｄ変換回路、
Ｐ１…入力端子、
Ｐ２…出力端子、
ＳＰ（０）〜ＳＰ（Ｎ−１）…サンプリング回路、
ＳＰＤ（０）〜ＳＰＤ（Ｎ−１）…サンプリング回路、
ＳＷ０〜ＳＷ８…スイッチ、
ＳＷＲ（０）〜ＳＷＲ（Ｎ−１）…リセットスイッチ。

Claims (6)

1. 入力端子から入力バッファを介して入力されるアナログ信号をデジタル信号にＡ／Ｄ変換して出力端子を介して出力するタイムインターリーブＡ／Ｄ変換装置であって、
   互いに異なるサンプリング期間で前記アナログ信号のサンプリングを行うサンプリング回路と、前記アナログ信号を逐次比較によりＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路とを含む複数Ｎ個のサブＡ／Ｄ変換器を備え、
   前記各サブＡ／Ｄ変換器のサンプリング回路は、
   前記アナログ信号をサンプリングする第１のスイッチと、
   互いに異なる複数のキャパシタを有し、前記逐次比較型Ａ／Ｄ変換回路の制御によりデジタル信号をアナログ信号にＤ／Ａ変換して前記第１のスイッチの出力側に出力する容量Ｄ／Ａ変換器とを備え、
   前記第１のスイッチの出力側と所定のバイアス電圧との間に接続される第２のスイッチとを備え、
   前記第２のスイッチは、所定のリセット期間においてオンされることにより，前記複数のキャパシタをリセットするタイムインターリーブＡ／Ｄ変換装置。
2. 前記リセット期間は、Ａ／Ｄ変換期間の終了したことを示すリセット信号に基づいて開始される請求項１記載のタイムインターリーブＡ／Ｄ変換装置。
3. 前記バイアス電圧は電源電圧に基づいて決定される所定電圧である請求項１又は２記載のタイムインターリーブＡ／Ｄ変換装置。
4. 前記タイムインターリーブＡ／Ｄ変換装置は、シングルエンド構成で構成された請求項１〜３のうちのいずれか１つに記載のタイムインターリーブＡ／Ｄ変換装置。
5. 入力端子から入力バッファを介して入力されるアナログ信号をデジタル信号にＡ／Ｄ変換して出力端子を介して出力し、差動構成で構成されたタイムインターリーブＡ／Ｄ変換装置であって、
   互いに異なるサンプリング期間で前記アナログ信号のサンプリングを行うサンプリング回路と、前記アナログ信号を逐次比較によりＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路とを含む複数Ｎ個のサブＡ／Ｄ変換器を備え、
   前記各サブＡ／Ｄ変換器のサンプリング回路は、
   前記アナログ信号をサンプリングする差動構成の第１及び第２のスイッチと、
   それぞれ互いに異なる複数のキャパシタを有し、前記逐次比較型Ａ／Ｄ変換回路の制御によりデジタル信号をアナログ信号にＤ／Ａ変換して前記第１及び第２のスイッチの出力側に出力する２個の容量Ｄ／Ａ変換器とを備え、
   前記第１のスイッチの出力側と前記第２のスイッチの出力側との間に接続される第３のスイッチとを備え、
   前記第３のスイッチは、所定のリセット期間においてオンされることにより，前記複数のキャパシタをリセットするタイムインターリーブＡ／Ｄ変換装置。
6. 前記リセット期間は、Ａ／Ｄ変換期間の終了したことを示すリセット信号に基づいて開始される請求項５記載のタイムインターリーブＡ／Ｄ変換装置。

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