JP2017139389A - Semiconductor device and semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device using GNR which can be easily manufactured.SOLUTION: A semiconductor device includes: a mesa structure formed by a first insulating film, a gate electrode film and a second insulating film, which are sequentially laminated on a substrate; a third insulating film which covers lateral faces of the first insulating film, the gate electrode film and the second insulating film; a channel film which is formed on the third insulating film on the lateral faces of the gate electrode film and has an intended band gap; a source electrode connected with one end of the channel film; and a drain electrode connected with the other end of the channel film.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

炭素原子がハニカム格子状に並んだ単原子層のシート構造をもつグラフェンは、室温において極めて高い移動度を示す。このため、次世代のエレクトロニクス材料、特に低消費電力及び高速動作の電界効果トランジスタ（ＦＥＴ）のチャネル材料としての応用が期待されている。ところがグラフェンは、π電子共役が２次元に拡張しているため、バンドギャップがゼロに等しく、金属的な物性を示すことから、グラフェンをチャネルに用いたトランジスタでは、実用上十分な電流オン／オフ比が得られない。よって、グラフェンをトランジスタに用いる際には、グラフェンにバンドギャップを導入し、半導体化させることが必要である。   Graphene having a monoatomic sheet structure in which carbon atoms are arranged in a honeycomb lattice exhibits extremely high mobility at room temperature. Therefore, it is expected to be applied as a channel material for a next-generation electronic material, particularly a field effect transistor (FET) with low power consumption and high-speed operation. However, since graphene has a two-dimensional expansion of π-electron conjugation, its band gap is equal to zero and exhibits metallic properties. Therefore, a transistor using graphene as a channel has practically sufficient current on / off. The ratio is not obtained. Therefore, when graphene is used for a transistor, it is necessary to introduce a band gap into the graphene to make it semiconductor.

グラフェンにバンドギャップを導入する方法の一つとして、２次元のグラフェンシートを数ｎｍ〜数十ｎｍ幅の短冊状にして１次元にリボン化し、グラフェンナノリボン（ＧＮＲ）を形成する方法がある。ＧＮＲでは、量子閉じ込め効果によってバンドギャップが開き、そのギャップサイズはリボン幅によって変化することが知られている（例えば、非特許文献１を参照）。   As one method of introducing a band gap into graphene, there is a method of forming a graphene nanoribbon (GNR) by forming a two-dimensional graphene sheet into a strip of several nm to several tens of nm into a one-dimensional ribbon. In GNR, it is known that a band gap opens due to the quantum confinement effect, and the gap size changes depending on the ribbon width (see, for example, Non-Patent Document 1).

ＧＮＲの作製方法としては、ネガ型レジスト（ハイドロシルセスキオキサン）を用いて電子線リソグラフィにより形成する方法（例えば、非特許文献２を参照）、カーボンナノチューブを化学的に切開する方法（例えば、特許文献１を参照）、有機溶媒に溶解したグラファイトフレークからソノケミカル法により形成する方法（例えば、非特許文献３を参照）等が開示されている。   As a GNR production method, a negative resist (hydrosilsesquioxane) is formed by electron beam lithography (for example, see Non-Patent Document 2), a carbon nanotube is chemically cut (for example, Patent Document 1), a method of forming graphite flakes dissolved in an organic solvent by a sonochemical method (for example, see Non-Patent Document 3), and the like are disclosed.

最近では、アントラセンダイマーを合成し、それらを原子レベルで平坦な（１１１）結晶面を有するＡｕ又はＡｇの金属基板上に超高真空下で蒸着し、基板加熱によるラジカル反応により連結／縮環して、ボトムアップ的にＧＮＲを形成する方法（例えば、非特許文献４を参照）が開示されている。   Recently, anthracene dimers have been synthesized, deposited on an Au or Ag metal substrate having a flat (111) crystal plane at an atomic level under ultrahigh vacuum, and linked / condensed by a radical reaction by heating the substrate. A method of forming a GNR in a bottom-up manner (for example, see Non-Patent Document 4) is disclosed.

ＧＮＲのエッジ構造には、炭素原子がジグザグ状に配列した所謂ジグザグ型と、２原子周期で配列した所謂アームチェア型の２種類が存在する。アームチェア型ＧＮＲ（ＡＧＮＲ）は、バンドギャップを有し半導体的な性質を示す。これに対して、ジグザグ型ＧＮＲ（ＺＧＮＲ）は、金属的な性質を示す。   There are two types of GNR edge structures: a so-called zigzag type in which carbon atoms are arranged in a zigzag shape, and a so-called armchair type in which carbon atoms are arranged in a two-atom period. The armchair type GNR (AGNR) has a band gap and exhibits a semiconductor property. On the other hand, zigzag type GNR (ZGNR) exhibits metallic properties.

非特許文献２、非特許文献３、特許文献１等において示されている方法でＧＮＲを形成した場合、均一なエッジ構造の制御が難しく、ジグザグ型のエッジ構造とアームチェア型のエッジ構造とが混在し、更には、リボン幅を均一に揃えることも困難である。   When the GNR is formed by the method shown in Non-Patent Document 2, Non-Patent Document 3, Patent Document 1, etc., it is difficult to control a uniform edge structure, and there is a zigzag edge structure and an armchair edge structure. In addition, it is difficult to make the ribbon width uniform.

特開２０１２−１５８５１４号公報JP 2012-158514 A 特開２０１３−４７１８号公報JP2013-4718A 特開２０１４−５５０８７号公報JP 2014-55087 A 特開２０１４−２１６３８６号公報JP 2014-216386 A

L. Yang et al., Phys. Rev. Lett. 99, 186801 (2007)L. Yang et al., Phys. Rev. Lett. 99, 186801 (2007) M. Y. Han et al., Phys. Rev. Lett. 98, 206805 (2007)M. Y. Han et al., Phys. Rev. Lett. 98, 206805 (2007) X. Li et al., Science 319, 1229 (2008)X. Li et al., Science 319, 1229 (2008) J. Cai et al., Nature 466, 470 (2010)J. Cai et al., Nature 466, 470 (2010)

ところで、ＦＥＴの設計の観点からは、ＧＮＲのリボン幅を変えてバンドギャップのサイズを制御することは重要な技術ではある。しかしながら、非特許文献４の方法で作製されたものは、ベンゼン環が４つ以上の高次アセンでは反応性の高いベンゼン環が内側に複数存在するために安定して直線的に連結されず、結果的にランダムなエッジ構造のＧＮＲが形成される可能性がある。   By the way, from the viewpoint of FET design, it is an important technique to control the band gap size by changing the ribbon width of the GNR. However, those produced by the method of Non-Patent Document 4 are not stably linearly connected to a higher-order acene having four or more benzene rings because a plurality of highly reactive benzene rings are present inside. As a result, a GNR having a random edge structure may be formed.

また、非特許文献４の方法で形成したＧＮＲを用いてＦＥＴを作製する際には、金属基板からＧＮＲを切り離し、他の絶縁基板（例えば、表面にシリコン酸化膜が形成されたＳｉ基板）へ転写するという困難なプロセスを行う必要がある。また、このように転写されたＧＮＲの位置及び方向は制御されていないため、所望の特性のＦＥＴを得ることができない。   Further, when an FET is manufactured using the GNR formed by the method of Non-Patent Document 4, the GNR is separated from the metal substrate and is transferred to another insulating substrate (for example, a Si substrate having a silicon oxide film formed on the surface). It is necessary to perform a difficult process of transferring. Further, since the position and direction of the GNR thus transferred are not controlled, it is not possible to obtain an FET having a desired characteristic.

また、半導体となるＧＮＲの上に、酸化物等によりゲート絶縁膜を形成し、ゲート絶縁膜の上にゲート電極が形成されている構造の半導体装置の場合、ゲート絶縁膜を形成する際に、ＧＮＲがダメージを受ける場合がある。このように、ＧＮＲがダメージを受けると、製造される半導体装置は所望の特性を得ることができない。   Further, in the case of a semiconductor device having a structure in which a gate insulating film is formed of an oxide or the like on a GNR to be a semiconductor and a gate electrode is formed on the gate insulating film, when forming the gate insulating film, GNR may be damaged. As described above, when the GNR is damaged, the manufactured semiconductor device cannot obtain desired characteristics.

このため、ＧＮＲを用いた半導体装置において、容易に作製することのできる半導体装置が求められている。   Therefore, there is a demand for a semiconductor device that can be easily manufactured in a semiconductor device using GNR.

本実施の形態の一観点によれば、基板の上に順に積層された第１の絶縁膜、ゲート電極膜、第２の絶縁膜により形成されているメサ構造と、前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面を覆う第３の絶縁膜と、前記ゲート電極膜の側面における前記第３の絶縁膜の上に形成される所望のバンドギャップを有するチャネル膜と、前記チャネル膜の一方の端部と接続されているソース電極と、前記チャネル膜の他方の端部と接続されているドレイン電極と、を有することを特徴とする。   According to one aspect of the present embodiment, a mesa structure formed of a first insulating film, a gate electrode film, and a second insulating film that are sequentially stacked on a substrate, the first insulating film, A third insulating film covering a side surface of the gate electrode film, the second insulating film, and a channel film having a desired band gap formed on the third insulating film on the side surface of the gate electrode film; And a source electrode connected to one end of the channel film and a drain electrode connected to the other end of the channel film.

開示の半導体装置によれば、ＧＮＲを用いた半導体装置を容易に作製することができる。   According to the disclosed semiconductor device, a semiconductor device using GNR can be easily manufactured.

第１の実施の形態における半導体装置の構造図Structure diagram of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the semiconductor device in 1st Embodiment 第１の実施の形態における半導体装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（３）Process drawing (3) of the manufacturing method of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（４）Process drawing (4) of the manufacturing method of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（５）Process drawing of the manufacturing method of the semiconductor device in the first embodiment (5) 第１の実施の形態における半導体装置の製造方法の工程図（６）Process drawing (6) of the manufacturing method of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（７）Process drawing (7) of the manufacturing method of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（８）Process drawing (8) of the manufacturing method of the semiconductor device in the first embodiment 第２の実施の形態における半導体装置の構造図Structure diagram of semiconductor device according to second embodiment 第２の実施の形態における半導体装置の製造方法の説明図Explanatory drawing of the manufacturing method of the semiconductor device in 2nd Embodiment

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。また、便宜上、図面においては、構成部材の大きさや厚み等については相対的には正確に示されていない。   The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted. For convenience, in the drawings, the size and thickness of the constituent members are not shown relatively accurately.

〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について、図１に基づき説明する。尚、図１（ａ）は、本実施の形態における半導体装置の上面図であり、図１（ｂ）は、図１（ａ）の一点鎖線１Ａ−１Ｂにおいて切断した断面図である。本実施の形態における半導体装置は、基板１０の上に、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３が順に積層されたメサ構造が形成されている。基板１０の上、メサ構造を形成している第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面、及び、第２の絶縁膜２３の上面は、第３の絶縁膜３１により覆われている。このように形成された第３の絶縁膜３１の上の一部には、グラフェンチャネル膜４０が形成されている。具体的には、第２の絶縁膜２３の上、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面、基板１０の上における第３の絶縁膜３１の上には、グラフェンチャネル膜４０が形成されている。従って、グラフェンチャネル膜４０は、一方の端部４０ａが第３の絶縁膜３１を介した第２の絶縁膜２３の上に形成されており、他方の端部４０ｂが第３の絶縁膜３１を介した基板１０の上に形成されている。このため、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面には、第３の絶縁膜３１を介してグラフェンチャネル膜４０の一方の端部４０ａと他方の端部４０ｂとの間の領域が形成されている。 [First Embodiment]
(Semiconductor device)
The semiconductor device according to the first embodiment will be described with reference to FIG. 1A is a top view of the semiconductor device according to the present embodiment, and FIG. 1B is a cross-sectional view taken along one-dot chain line 1A-1B in FIG. 1A. In the semiconductor device according to the present embodiment, a mesa structure in which a first insulating film 21, a gate electrode film 22, and a second insulating film 23 are sequentially stacked is formed on a substrate 10. The first insulating film 21, the gate electrode film 22, the side surfaces of the second insulating film 23, and the upper surface of the second insulating film 23 that form the mesa structure on the substrate 10 are the third insulating film. 31 is covered. A graphene channel film 40 is formed on a part of the third insulating film 31 thus formed. Specifically, on the second insulating film 23, the first insulating film 21, the gate electrode film 22, the side surfaces of the second insulating film 23, and on the third insulating film 31 on the substrate 10 A graphene channel film 40 is formed. Therefore, the graphene channel film 40 has one end portion 40 a formed on the second insulating film 23 with the third insulating film 31 interposed therebetween, and the other end portion 40 b formed on the third insulating film 31. It is formed on the interposed substrate 10. For this reason, one end 40 a and the other end of the graphene channel film 40 are provided on the side surfaces of the first insulating film 21, the gate electrode film 22, and the second insulating film 23 via the third insulating film 31. A region between 40b is formed.

第２の絶縁膜２３の上には、第３の絶縁膜３１を介してソース電極５２が形成されており、グラフェンチャネル膜４０の一方の端部４０ａと接触しており、電気的に接続されている。また、基板１０の上には、第３の絶縁膜３１を介してドレイン電極５３が形成されており、グラフェンチャネル膜４０の他方の端部４０ｂと接触しており、電気的に接続されている。第３の絶縁膜３１及び第２の絶縁膜２３には、コンタクトホールが形成されており、ゲート電極５１は、コンタクトホールに形成されており、電極膜１２と電気的に接続されている。   A source electrode 52 is formed on the second insulating film 23 via the third insulating film 31, is in contact with one end portion 40 a of the graphene channel film 40, and is electrically connected. ing. In addition, a drain electrode 53 is formed on the substrate 10 via a third insulating film 31, and is in contact with and electrically connected to the other end portion 40b of the graphene channel film 40. . Contact holes are formed in the third insulating film 31 and the second insulating film 23, and the gate electrode 51 is formed in the contact hole and is electrically connected to the electrode film 12.

グラフェンチャネル膜４０は、長手方向に沿ったエッジ構造がアームチェア型のリボン形状のグラフェン膜、即ち、ＡＧＮＲにより形成されている。   The graphene channel film 40 is formed of an armchair ribbon-shaped graphene film having an edge structure along the longitudinal direction, that is, AGNR.

本実施の形態においては、メサ構造２０を形成している膜の膜厚等を変えることにより、半導体装置となるＦＥＴのパラメータを容易に制御することができる。例えば、ＦＥＴのゲート長（Ｌｇ）は、ゲート電極膜２２の厚さを変えることにより制御することができ、ゲート−ドレイン間の長さ（Ｌｇｄ）は、第１の絶縁膜２１の厚さやドレイン電極５３が形成される位置を調整することにより制御することができる。 In the present embodiment, the parameters of the FET serving as the semiconductor device can be easily controlled by changing the film thickness or the like of the film forming the mesa structure 20. For example, the gate length (L g ) of the FET can be controlled by changing the thickness of the gate electrode film 22, and the gate-drain length (L gd ) is the thickness of the first insulating film 21. The sheath can be controlled by adjusting the position where the drain electrode 53 is formed.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。 (Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described.

最初に、図２に示すように、基板１０となるマイカ基板の劈開面の上に、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３を順に積層して形成する。尚、図２（ａ）は、本実施の形態における半導体装置の上面図であり、図２（ｂ）は、図２（ａ）の一点鎖線２Ａ−２Ｂにおいて切断した断面図である。   First, as shown in FIG. 2, a first insulating film 21, a gate electrode film 22, and a second insulating film 23 are sequentially stacked on the cleaved surface of a mica substrate to be the substrate 10. 2A is a top view of the semiconductor device according to the present embodiment, and FIG. 2B is a cross-sectional view taken along one-dot chain line 2A-2B in FIG.

第１の絶縁膜２１は、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法によりＨｆＯ２膜を膜厚が５ｎｍ〜２０ｎｍとなるように成膜することにより形成する。ゲート電極膜２２は真空蒸着等により、Ａｕ膜を膜厚が５ｎｍ〜１０ｎｍとなるように成膜することにより形成する。第２の絶縁膜２３は、原子層堆積（ＡＬＤ）法によりＨｆＯ２膜を膜厚が５ｎｍ〜２０ｎｍとなるように成膜することにより形成する。 The first insulating film 21 is formed by forming an HfO 2 film so as to have a film thickness of 5 nm to 20 nm by an atomic layer deposition (ALD) method. The gate electrode film 22 is formed by depositing an Au film to a thickness of 5 nm to 10 nm by vacuum deposition or the like. The second insulating film 23 is formed by forming an HfO 2 film so as to have a film thickness of 5 nm to 20 nm by atomic layer deposition (ALD).

基板１０は、絶縁性を有する結晶基板が用いられる。上記においては、基板１０には、大気中で劈開して清浄表面を出したマイカ基板を用いたが、基板１０は、絶縁性と平坦な結晶表面を有すること以外に限定はなく、他にｃ面サファイア（α−Ａｌ２Ｏ３）結晶基板、ＭｇＯ（１１１）結晶基板等を用いてもよい。第１の絶縁膜２１及び第２の絶縁膜２３は、絶縁性を有する膜であればよく、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、ＳｒＴｉＯ３、ＰｂＺｒＴｉＯ３、ＢａＴｉＯ３等により形成してもよい。また、第１の絶縁膜２１及び第２の絶縁膜２３の成膜方法は、特に制限はなく、形成される絶縁膜の種類に応じて好ましい成膜方法を選択することができる。ゲート電極膜２２を形成する材料には、Ａｕ以外にもＡｇ、Ｃｕ、Ｃｏ、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔ等を用いてもよい。ゲート電極膜２２は、スパッタリング法、パルスレーザー堆積法、分子線エピタキシー法等の成膜方法により形成してもよい。 As the substrate 10, a crystal substrate having an insulating property is used. In the above, the substrate 10 is a mica substrate that has been cleaved in the atmosphere to give a clean surface. However, the substrate 10 is not limited except that it has an insulating and flat crystal surface. A plane sapphire (α-Al 2 O 3 ) crystal substrate, an MgO (111) crystal substrate, or the like may be used. The first insulating film 21 and the second insulating film 23 may be any film having insulating properties, and Al 2 O 3 , Si 3 N 4 , HfSiO, HfAlON, Y 2 O 3 , SrTiO 3 , PbZrTiO 3 , it may be formed by such BaTiO 3. Moreover, the film formation method of the 1st insulating film 21 and the 2nd insulating film 23 does not have a restriction | limiting in particular, A preferable film-forming method can be selected according to the kind of insulating film formed. In addition to Au, Ag, Cu, Co, Ni, Pd, Ir, Pt, or the like may be used as a material for forming the gate electrode film 22. The gate electrode film 22 may be formed by a film forming method such as a sputtering method, a pulse laser deposition method, or a molecular beam epitaxy method.

次に、図３に示すように、基板１０上に積層されている第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３を加工して矩形状のメサ構造２０を形成し、メサ構造２０の側面となる第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面を露出させる。尚、図３（ａ）は、本実施の形態における半導体装置の上面図であり、図３（ｂ）は、図３（ａ）の一点鎖線３Ａ−３Ｂにおいて切断した断面図である。   Next, as shown in FIG. 3, the first insulating film 21, the gate electrode film 22, and the second insulating film 23 stacked on the substrate 10 are processed to form a rectangular mesa structure 20, The side surfaces of the first insulating film 21, the gate electrode film 22, and the second insulating film 23 that are the side surfaces of the mesa structure 20 are exposed. 3A is a top view of the semiconductor device according to the present embodiment, and FIG. 3B is a cross-sectional view taken along one-dot chain line 3A-3B in FIG.

具体的には、第２の絶縁膜２３の上に、電子線レジストをスピンコートにより塗布し、電子線リソグラフィによる露光、現像を行うことにより、第２の絶縁膜２３の上の中央部分に不図示のレジストパターンを形成する。形成される不図示のレジストパターンは、長さが１００ｎｍ〜２００ｎｍ、幅が５ｎｍ〜２０ｎｍである。電子線レジストには、例えば、ＺＥＰ５２０Ａ（日本ゼオン社製）をＺＥＰ−Ａ（同社製）で１：１に希釈したレジストを用いる。この後、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）やＡｒイオンミリングにより、レジストパターンが形成されていない領域の第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３を除去する。この後、不図示のレジストパターンは、有機溶剤等により除去する。これにより、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３により矩形状のメサ構造２０を形成する。メサ構造２０の長さや幅は、後に形成されるグラフェンチャネル膜４０の長さや幅等により適宜調整して形成されており、メサ構造２０の幅はグラフェンチャネル膜４０の幅よりも広くなるよう形成されている。   Specifically, an electron beam resist is applied onto the second insulating film 23 by spin coating, and exposure and development by electron beam lithography are performed, so that the central portion on the second insulating film 23 is not exposed. The illustrated resist pattern is formed. The resist pattern (not shown) to be formed has a length of 100 nm to 200 nm and a width of 5 nm to 20 nm. For example, a resist obtained by diluting ZEP520A (manufactured by Nippon Zeon Co., Ltd.) 1: 1 with ZEP-A (manufactured by the same company) is used as the electron beam resist. Thereafter, the first insulating film 21, the gate electrode film 22, and the second insulating film 23 in a region where the resist pattern is not formed are removed by reactive ion etching (RIE) or Ar ion milling. . Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like. Thus, a rectangular mesa structure 20 is formed by the first insulating film 21, the gate electrode film 22, and the second insulating film 23. The length and width of the mesa structure 20 are appropriately adjusted according to the length and width of the graphene channel film 40 to be formed later, and the mesa structure 20 is formed to have a width wider than that of the graphene channel film 40. Has been.

次に、図４に示すように、露出しているメサ構造２０を形成している第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３と基板１０を覆うように、金属膜３０を形成する。尚、図４（ａ）は、本実施の形態における半導体装置の上面図であり、図４（ｂ）は、図４（ａ）の一点鎖線４Ａ−４Ｂにおいて切断した断面図である。   Next, as shown in FIG. 4, the metal film is formed so as to cover the first insulating film 21, the gate electrode film 22, the second insulating film 23, and the substrate 10 forming the exposed mesa structure 20. 30 is formed. 4A is a top view of the semiconductor device in the present embodiment, and FIG. 4B is a cross-sectional view taken along the dashed line 4A-4B in FIG. 4A.

金属膜３０は、ＡＬＤ法により膜厚が５ｎｍ〜１０ｎｍのＡｌ膜を成膜することにより形成する。メサ構造２０の上面及び側面の全面を覆うように、金属膜３０を形成するためには、指向性なく等方的に成膜することのできるＡＬＤ法が好ましい。本実施の形態においては、後述するように、金属膜３０の上にグラフェンチャネル膜４０を形成した後、金属膜３０を窒化して第３の絶縁膜３１を形成する。このため、金属膜３０を形成している材料は、比較的容易に窒化が可能な材料が好ましい。尚、第３の絶縁膜３１を金属膜３０を窒化することにより形成しているのは、金属膜を酸化することにより絶縁膜を形成した場合、酸化の際にグラフェンチャネル膜４０がダメージを受け、所望の特性の半導体装置を得ることができない場合があるからである。   The metal film 30 is formed by depositing an Al film having a thickness of 5 nm to 10 nm by the ALD method. In order to form the metal film 30 so as to cover the entire upper surface and side surfaces of the mesa structure 20, an ALD method capable of forming isotropically without directivity is preferable. In the present embodiment, as will be described later, after forming the graphene channel film 40 on the metal film 30, the metal film 30 is nitrided to form the third insulating film 31. For this reason, the material forming the metal film 30 is preferably a material that can be nitrided relatively easily. Note that the third insulating film 31 is formed by nitriding the metal film 30 when the insulating film is formed by oxidizing the metal film and the graphene channel film 40 is damaged during the oxidation. This is because a semiconductor device having desired characteristics may not be obtained.

次に、図５に示すように、メサ構造２０の長手方向に延びる領域を除き、金属膜３０を除去する。尚、図５（ａ）は、本実施の形態における半導体装置の上面図であり、図５（ｂ）は、図５（ａ）の一点鎖線５Ａ−５Ｂにおいて切断した断面図である。   Next, as shown in FIG. 5, the metal film 30 is removed except for the region extending in the longitudinal direction of the mesa structure 20. 5A is a top view of the semiconductor device according to the present embodiment, and FIG. 5B is a cross-sectional view taken along one-dot chain line 5A-5B in FIG. 5A.

具体的には、金属膜３０の上に、電子線レジストをスピンコートにより塗布し、電子線リソグラフィによる露光、現像を行う。これにより、金属膜３０を介し、メサ構造２０の上面となる第２の絶縁膜２３の上、メサ構造２０の長手方向における第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面及び基板１０の上を覆う、不図示のレジストパターンを形成する。電子線レジストには、例えば、ＺＥＰ５２０Ａ（日本ゼオン社製）をＺＥＰ−Ａ（同社製）で１：１に希釈したレジストを用いる。この後、反応性イオンエッチングやＡｒイオンミリングにより、レジストパターンが形成されていない領域における金属膜３０を除去し、基板１０の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。   Specifically, an electron beam resist is applied onto the metal film 30 by spin coating, and exposure and development by electron beam lithography are performed. As a result, the first insulating film 21, the gate electrode film 22, and the second insulating film 23 in the longitudinal direction of the mesa structure 20 on the second insulating film 23 that becomes the upper surface of the mesa structure 20 via the metal film 30. A resist pattern (not shown) is formed to cover the side surfaces of the substrate 10 and the substrate 10. For example, a resist obtained by diluting ZEP520A (manufactured by Nippon Zeon Co., Ltd.) 1: 1 with ZEP-A (manufactured by the same company) is used as the electron beam resist. Thereafter, the metal film 30 in the region where the resist pattern is not formed is removed by reactive ion etching or Ar ion milling to expose the surface of the substrate 10. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.

次に、図６に示すように、メサ構造２０の上面となる第２の絶縁膜２３の上、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面、基板１０の上における金属膜３０の上に、グラフェンチャネル膜４０を形成する。グラフェンチャネル膜４０はＡＧＮＲ（アームチェア型ＧＮＲ）により形成されている。尚、図６（ａ）は、本実施の形態における半導体装置の上面図であり、図６（ｂ）は、図６（ａ）の一点鎖線６Ａ−６Ｂにおいて切断した断面図である。また、図６（ｃ）は、図６（ａ）の一点鎖線６Ｃで囲まれた領域の拡大図であり、グラフェンチャネル膜４０の構造を示す。   Next, as shown in FIG. 6, the first insulating film 21, the gate electrode film 22, the side surfaces of the second insulating film 23, the side surface of the substrate 10, and the second insulating film 23 on the upper surface of the mesa structure 20. A graphene channel film 40 is formed on the upper metal film 30. The graphene channel film 40 is formed of AGNR (armchair type GNR). 6A is a top view of the semiconductor device according to the present embodiment, and FIG. 6B is a cross-sectional view taken along one-dot chain line 6A-6B in FIG. 6A. FIG. 6C is an enlarged view of a region surrounded by an alternate long and short dash line 6 </ b> C in FIG. 6A, and shows the structure of the graphene channel film 40.

具体的には、最初に、メサ構造２０と、メサ構造２０の長手方向の上の基板１０を覆い形成されている金属膜３０の表面清浄処理を行う。この表面清浄処理は、金属膜３０におけるＡｒイオンスパッタと超高真空アニールとを１セットとして行うものであり、このような表面清浄処理を複数サイクル繰り返して行う。表面清浄処理を行うことにより、金属膜３０であるＡｌ膜の表面に付着しているレジスト残渣等の有機系コンタミを除去することができ、また、金属膜３０であるＡｌ膜の表面の平坦性を向上させることができる。   Specifically, first, the surface cleaning process of the mesa structure 20 and the metal film 30 formed so as to cover the substrate 10 in the longitudinal direction of the mesa structure 20 is performed. In this surface cleaning process, Ar ion sputtering and ultra-high vacuum annealing in the metal film 30 are performed as one set, and such a surface cleaning process is repeated a plurality of cycles. By performing the surface cleaning treatment, it is possible to remove organic contaminants such as a resist residue adhering to the surface of the Al film that is the metal film 30, and the flatness of the surface of the Al film that is the metal film 30. Can be improved.

表面清浄処理においては、Ａｒイオンスパッタは、イオン加速電圧が０．８ｋＶ、イオン電流が１．０μＡの条件で１分間行い、アニールは、５×１０−７Ｐａ以下の真空度を保持しつつ、３００℃〜４５０℃の温度で１５分間行う。本実施の形態においては、この表面清浄処理を４サイクル行った。 In the surface cleaning treatment, Ar ion sputtering is performed for 1 minute under conditions of an ion acceleration voltage of 0.8 kV and an ion current of 1.0 μA, and annealing is performed while maintaining a vacuum degree of 5 × 10 −7 Pa or less. It is performed at a temperature of 300 ° C. to 450 ° C. for 15 minutes. In the present embodiment, this surface cleaning treatment was performed for 4 cycles.

このような表面清浄処理を行ったものを大気に曝すことなく、超高真空の真空槽内において、メサ構造２０と基板１０の表面の上における金属膜３０の上に、ＡＧＮＲをin situ形成することにより、グラフェンチャネル膜４０を形成する。   An AGNR is formed in situ on the mesa structure 20 and the metal film 30 on the surface of the substrate 10 in an ultra-high vacuum chamber without exposing the surface-cleaned treatment to the atmosphere. Thus, the graphene channel film 40 is formed.

本実施の形態においては、グラフェンチャネル膜４０は、アントラセンを基本骨格とするアントラセン前駆体(10,10'-dibromo-9,9'-bianthracene)を蒸着し、基板１０を加熱する。これにより、アントラセンＡＧＮＲをメサ構造２０の側面等に金属膜３０を介して形成する。アントラセンＡＧＮＲは、図６（ｃ）に示すように、ＡＧＮＲの短手方向に六員環が３つ配列されている構造のものであり、リボン幅となるＡＧＮＲの短手方向の幅（アームチェア型の幅）は、約０．７４ｎｍである。従って、ＡＧＮＲのアームチェア型の幅は、０．７ｎｍ以上となる。   In the present embodiment, the graphene channel film 40 evaporates an anthracene precursor (10,10′-dibromo-9,9′-bianthracene) having anthracene as a basic skeleton, and heats the substrate 10. Thus, anthracene AGNR is formed on the side surface of the mesa structure 20 via the metal film 30. As shown in FIG. 6 (c), anthracene AGNR has a structure in which three six-membered rings are arranged in the short direction of AGNR. The mold width is about 0.74 nm. Therefore, the width of the AGNR armchair type is 0.7 nm or more.

具体的には、基板温度を２００℃〜２５０℃に保持した状態で、５×１０−８Ｐａ以下の超高真空下にて、アントラセン前駆体をＫ−ｃｅｌｌ型エバポレーターを用いて２００℃〜２５０℃の温度に加熱して、Ａｌにより形成されている金属膜３０の上に蒸着する。この際、Ｋ−ｃｅｌｌ型エバポレーターからの前駆体の放射方向と基板１０の表面の法線方向の角度が約４５°となるように基板１０を傾けた状態で前駆体を蒸着する。このように基板１０を傾けることにより、メサ構造２０の側面における金属膜３０の上に前駆体を蒸着することができる。本実施の形態においては、前駆体の蒸着速度が０．０５ｎｍ／ｍｉｎ〜０．１ｎｍ／ｍｉｎ、蒸着膜厚が０．５ＭＬ〜１ＭＬとなるように形成する。尚、１ＭＬ（monolayer）は、約０．２ｎｍである。 Specifically, the anthracene precursor is used at a temperature of 200 ° C. to 250 ° C. using a K-cell evaporator in an ultrahigh vacuum of 5 × 10 −8 Pa or less while the substrate temperature is maintained at 200 ° C. to 250 ° C. It heats to the temperature of (degreeC) and vapor-deposits on the metal film 30 currently formed with Al. At this time, the precursor is vapor-deposited in a state where the substrate 10 is inclined so that the angle between the radiation direction of the precursor from the K-cell evaporator and the normal direction of the surface of the substrate 10 is about 45 °. By tilting the substrate 10 in this way, a precursor can be deposited on the metal film 30 on the side surface of the mesa structure 20. In this embodiment mode, the precursor is formed such that the deposition rate is 0.05 nm / min to 0.1 nm / min, and the deposited film thickness is 0.5 ML to 1 ML. 1 ML (monolayer) is about 0.2 nm.

２００℃〜２５０℃の温度の金属膜３０の上では、アントラセン前駆体は、脱臭素化・ラジカル重合反応により直線的に連結した高分子鎖となる。この反応は金属膜３０の上でしか誘起されない。このため、金属膜３０やメサ構造２０の位置や方向を制御することにより、最終的に形成されるアントラセンＡＧＮＲの位置や方向を制御することができる。   On the metal film 30 at a temperature of 200 ° C. to 250 ° C., the anthracene precursor becomes a polymer chain linearly connected by debromination / radical polymerization reaction. This reaction is induced only on the metal film 30. For this reason, by controlling the position and direction of the metal film 30 and the mesa structure 20, the position and direction of the finally formed anthracene AGNR can be controlled.

この後、４００℃〜４５０℃の温度に昇温し、この温度を５分〜２０分間維持することにより、脱水素化・環化反応が誘起され、メサ構造２０の側面等における金属膜３０の上に、アントラセンＡＧＮＲを形成することができる。   Thereafter, the temperature is raised to a temperature of 400 ° C. to 450 ° C., and this temperature is maintained for 5 to 20 minutes to induce a dehydrogenation / cyclization reaction, and the metal film 30 on the side surface of the mesa structure 20 or the like. Above, anthracene AGNR can be formed.

このようにアントラセンＡＧＮＲにより形成されるグラフェンチャネル膜４０は、一方の端部４０ａは、メサ構造２０の上面となる第２の絶縁膜２３の上に、金属膜３０を介して形成され、他方の端部４０ｂは、基板１０の上に、金属膜３０を介して形成される。メサ構造２０の側面には、金属膜３０を介し、グラフェンチャネル膜４０の一方の端部４０ａと他方の端部４０ｂとの間の領域が形成される。   Thus, the graphene channel film 40 formed of anthracene AGNR has one end portion 40a formed on the second insulating film 23 serving as the upper surface of the mesa structure 20 with the metal film 30 interposed therebetween. The end 40b is formed on the substrate 10 with the metal film 30 interposed therebetween. A region between one end 40 a and the other end 40 b of the graphene channel film 40 is formed on the side surface of the mesa structure 20 via the metal film 30.

上記においては、アントラセンＡＧＮＲによりグラフェンチャネル膜４０を形成する場合について説明したが、グラフェンチャネル膜４０は、ペンタセンＡＧＮＲ、ヘプタセンＡＧＮＲ、ノナセンＡＧＮＲにより形成してもよい。具体的には、六員環が５つのペンタセン前駆体を用いることにより、ペンタセンＡＧＮＲを形成することができる。六員環が７つのヘプタセン前駆体を用いることにより、ヘプタセンＡＧＮＲを形成することができる。六員環が９つのノナセン前駆体を用いることにより、ノナセンＡＧＮＲを形成することができる。これらのＡＧＮＲのリボン幅（アームチェア型の幅）は、ペンタセンＡＧＮＲが約１．２ｎｍ、ヘプタセンＡＧＮＲが約１．７ｎｍ、ノナセンＡＧＮＲが約２．２ｎｍである。尚、ＡＧＮＲのバンドギャップは、ＡＧＮＲのリボン幅（アームチェア型の幅）に反比例するため、前駆体の種類、即ち、ＡＧＮＲのリボン幅は、所望とするバンドギャップの幅やＦＥＴの特性に応じて選択すればよい。   In the above description, the graphene channel film 40 is formed using anthracene AGNR. However, the graphene channel film 40 may be formed using pentacene AGNR, heptacene AGNR, or nonacene AGNR. Specifically, pentacene AGNR can be formed by using a pentacene precursor having five six-membered rings. A heptacene AGNR can be formed by using a heptacene precursor having seven six-membered rings. Nonacene AGNR can be formed by using 9-membered nonacene precursor. The ribbon width (armchair type width) of these AGNRs is about 1.2 nm for pentacene AGNR, about 1.7 nm for heptacene AGNR, and about 2.2 nm for nonacene AGNR. Since the band gap of AGNR is inversely proportional to the ribbon width of AGNR (armchair type width), the type of precursor, that is, the ribbon width of AGNR, depends on the desired band gap width and FET characteristics. To select.

次に、図７に示すように、金属膜３０を窒化し金属窒化物を形成することにより第３の絶縁膜３１を形成する。このように形成された第３の絶縁膜３１は、本実施の形態における半導体装置であるＦＥＴのゲート絶縁膜となる。具体的には、窒素系のガス雰囲気中で３００℃〜４００℃の温度のアニール処理を１時間〜３時間行い、金属膜３０を形成しているＡｌを窒化して絶縁性を有するＡｌＮにすることにより第３の絶縁膜３１にする。尚、図７（ａ）は、本実施の形態における半導体装置の上面図であり、図７（ｂ）は、図７（ａ）の一点鎖線７Ａ−７Ｂにおいて切断した断面図である。   Next, as shown in FIG. 7, the third insulating film 31 is formed by nitriding the metal film 30 to form a metal nitride. The third insulating film 31 formed in this way becomes a gate insulating film of the FET which is the semiconductor device in the present embodiment. Specifically, annealing treatment at a temperature of 300 ° C. to 400 ° C. is performed for 1 hour to 3 hours in a nitrogen-based gas atmosphere, and the Al forming the metal film 30 is nitrided to obtain insulating AlN. Thus, the third insulating film 31 is formed. 7A is a top view of the semiconductor device according to the present embodiment, and FIG. 7B is a cross-sectional view taken along one-dot chain line 7A-7B in FIG. 7A.

次に、図８に示すように、第３の絶縁膜３１の上のグラフェンチャネル膜４０の一方の端部４０ａに接するソース電極５２と、他方の端部４０ｂに接するドレイン電極５３とを形成する。尚、図８（ａ）は、本実施の形態における半導体装置の上面図であり、図８（ｂ）は、図８（ａ）の一点鎖線８Ａ−８Ｂにおいて切断した断面図である。   Next, as shown in FIG. 8, a source electrode 52 in contact with one end 40a of the graphene channel film 40 on the third insulating film 31 and a drain electrode 53 in contact with the other end 40b are formed. . 8A is a top view of the semiconductor device according to the present embodiment, and FIG. 8B is a cross-sectional view taken along one-dot chain line 8A-8B in FIG. 8A.

具体的には、第３の絶縁膜３１及びグラフェンチャネル膜４０の上に、電子線レジストを塗布し、電子線リソグラフィによる露光、現像を行うことにより、ソース電極５２及びドレイン電極５３が形成される領域に開口を有する不図示のレジストパターンを形成する。本実施の形態においては、このレジストパターンは、スピンコートにより塗布された２層レジストにより形成されている。下層の犠牲層レジストにはＰＭＧＩ ＳＦＧ２Ｓ（Michrochem社製）が用いられており、上層の電子線レジストには、上述したＺＥＰ５２０Ｐを希釈したレジストが用いられている。この後、真空蒸着により、Ａｕ／Ｔｉの積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜により、ソース電極５２及びドレイン電極５３が形成される。   Specifically, the source electrode 52 and the drain electrode 53 are formed by applying an electron beam resist on the third insulating film 31 and the graphene channel film 40 and performing exposure and development by electron beam lithography. A resist pattern (not shown) having an opening in the region is formed. In the present embodiment, this resist pattern is formed by a two-layer resist applied by spin coating. PMGI SFG2S (manufactured by Michrochem) is used as a lower layer sacrificial layer resist, and a resist obtained by diluting the above-described ZEP520P is used as an upper layer electron beam resist. Thereafter, an Au / Ti laminated metal film is formed by vacuum deposition, and then immersed in an organic solvent or the like to remove the laminated metal film formed on the resist pattern together with the resist pattern by lift-off. Thereby, the source electrode 52 and the drain electrode 53 are formed by the remaining laminated metal film.

上記の積層金属膜は、Ｔｉ、Ａｕの順に成膜する。Ｔｉは蒸着速度が０．０５ｎｍ／ｓ〜０．１ｎｍ／ｓの条件で、膜厚が０．５ｎｍ〜１ｎｍとなるように成膜し、Ａｕは蒸着速度が０．１ｎｍ／ｓ〜１ｎｍ／ｓの条件で、膜厚が３０ｎｍ〜５０ｎｍとなるように成膜する。積層金属膜の成膜方法としては、真空蒸着の他、スパッタリング法やパルスレーザー堆積法等により成膜してもよい。また、ソース電極５２及びドレイン電極５３を形成するための積層金属膜は、Ａｕ／Ｔｉの他、Ａｇ／Ｔｉ、Ｐｔ／Ｔｉ、Ｐｄ／Ｔｉ等により形成してもよい。   The laminated metal film is formed in the order of Ti and Au. Ti is deposited at a deposition rate of 0.05 nm / s to 0.1 nm / s so that the film thickness is 0.5 nm to 1 nm, and Au is a deposition rate of 0.1 nm / s to 1 nm / s. Under these conditions, the film is formed so as to have a film thickness of 30 nm to 50 nm. As a method for forming the laminated metal film, the film may be formed by sputtering, pulsed laser deposition, or the like in addition to vacuum evaporation. Further, the laminated metal film for forming the source electrode 52 and the drain electrode 53 may be formed of Ag / Ti, Pt / Ti, Pd / Ti, or the like in addition to Au / Ti.

次に、図９に示すように、メサ構造２０の上面における第３の絶縁膜３１及び第２の絶縁膜２３の一部を除去し、底面にゲート電極膜２２が露出しているコンタクトホールを形成し、このコンタクトホールを埋め込むゲート電極５１を形成する。このように形成されたゲート電極５１はゲート電極膜２２と接触しているため、ゲート電極５１とゲート電極膜２２とは電気的に接続されている。尚、図９（ａ）は、本実施の形態における半導体装置の上面図であり、図９（ｂ）は、図９（ａ）の一点鎖線９Ａ−９Ｂにおいて切断した断面図である。   Next, as shown in FIG. 9, a part of the third insulating film 31 and the second insulating film 23 on the upper surface of the mesa structure 20 is removed, and a contact hole in which the gate electrode film 22 is exposed on the bottom surface is formed. A gate electrode 51 is formed to fill the contact hole. Since the gate electrode 51 thus formed is in contact with the gate electrode film 22, the gate electrode 51 and the gate electrode film 22 are electrically connected. Note that FIG. 9A is a top view of the semiconductor device in this embodiment, and FIG. 9B is a cross-sectional view taken along one-dot chain line 9A-9B in FIG.

具体的には、第３の絶縁膜３１、グラフェンチャネル膜４０等の上に、電子線レジストを塗布し、電子線リソグラフィによる露光、現像を行うことにより、コンタクトホールが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における第３の絶縁膜３１及び第２の絶縁膜２３をＲＩＥやＡｒイオンミリングにより除去し、ゲート電極膜２２を露出させることにより、ゲート電極５１を形成するためのコンタクトホールを形成する。この後、レジストパターンは、有機溶剤等により除去する。尚、電子線レジストには、上述したＺＥＰ５２０Ｐを希釈したレジストが用いられる。   Specifically, an electron beam resist is applied on the third insulating film 31, the graphene channel film 40, and the like, and exposure and development are performed by electron beam lithography, so that an opening is formed in a region where a contact hole is formed. A resist pattern (not shown) is formed. Thereafter, the third insulating film 31 and the second insulating film 23 in the region where the resist pattern is not formed are removed by RIE or Ar ion milling, and the gate electrode film 22 is exposed to form the gate electrode 51. A contact hole is formed for this purpose. Thereafter, the resist pattern is removed with an organic solvent or the like. In addition, the resist which diluted the above-mentioned ZEP520P is used for an electron beam resist.

この後、第３の絶縁膜３１及びグラフェンチャネル膜４０等の上に、電子線レジストを塗布し、電子線リソグラフィによる露光、現像を行うことにより、ゲート電極５１が形成される領域に開口を有する不図示のレジストパターンを形成する。電子線レジストには、上述したＺＥＰ５２０Ｐを希釈したレジストが用いられている。この後、真空蒸着により、Ａｕ／Ｔｉの積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜により、ゲート電極５１が形成される。この際形成される積層金属膜は、Ｔｉ、Ａｕの順に成膜する。Ｔｉは蒸着速度が０．０５ｎｍ／ｓ〜０．１ｎｍ／ｓの条件で、膜厚が０．５ｎｍ〜１ｎｍとなるように成膜する。また、Ａｕは蒸着速度が０．１ｎｍ／ｓ〜１ｎｍ／ｓの条件で、コンタクトホールを十分埋め込むことができるように、膜厚が５０ｎｍ〜１００ｎｍとなるように成膜する。これにより、メサ構造２０の上における第３の絶縁膜３１の上に、ゲート電極膜２２と電気的に接続されているゲート電極５１が形成される。   Thereafter, an electron beam resist is applied on the third insulating film 31, the graphene channel film 40, and the like, and exposure and development are performed by electron beam lithography, thereby providing an opening in a region where the gate electrode 51 is formed. A resist pattern (not shown) is formed. As the electron beam resist, a resist obtained by diluting the above-described ZEP520P is used. Thereafter, an Au / Ti laminated metal film is formed by vacuum deposition, and then immersed in an organic solvent or the like to remove the laminated metal film formed on the resist pattern together with the resist pattern by lift-off. Thereby, the gate electrode 51 is formed by the remaining laminated metal film. The laminated metal film formed at this time is formed in the order of Ti and Au. Ti is formed to have a film thickness of 0.5 nm to 1 nm under the condition of a deposition rate of 0.05 nm / s to 0.1 nm / s. In addition, Au is formed so as to have a film thickness of 50 nm to 100 nm so that the contact hole can be sufficiently filled under the condition of a deposition rate of 0.1 nm / s to 1 nm / s. As a result, the gate electrode 51 electrically connected to the gate electrode film 22 is formed on the third insulating film 31 on the mesa structure 20.

以上の工程により、本実施の形態における半導体装置を製造することができる。   Through the above steps, the semiconductor device in this embodiment can be manufactured.

〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１０に示されるように、メサ構造の側面のうち、グラフェンチャネル膜４０が形成されている側とは反対側の側面にゲート電極１５１を形成した構造の半導体装置である。尚、図１０（ａ）は、本実施の形態における半導体装置の上面図であり、図１０（ｂ）は、図１０（ａ）の一点鎖線１０Ａ−１０Ｂにおいて切断した断面図である。 [Second Embodiment]
Next, a semiconductor device according to the second embodiment will be described. As shown in FIG. 10, the semiconductor device in the present embodiment is a semiconductor having a structure in which a gate electrode 151 is formed on the side surface opposite to the side on which the graphene channel film 40 is formed, among the side surfaces of the mesa structure. Device. 10A is a top view of the semiconductor device according to the present embodiment, and FIG. 10B is a cross-sectional view taken along one-dot chain line 10A-10B in FIG.

本実施の形態における半導体装置は、第１の実施の形態における図８に示す工程の後、図１１に示すように、グラフェンチャネル膜４０が形成されている側面とは反対側のメサ構造２０の一部を除去する。これにより、メサ構造２０においてグラフェンチャネル膜４０が形成されている側面とは反対側の側面におけるゲート電極膜２２の側面を露出させる。この後、露出したゲート電極膜２２の側面と接するようにゲート電極１５１を形成する。これにより、本実施の形態における半導体装置を作製することができる。尚、図１１（ａ）は、本実施の形態における半導体装置の上面図であり、図１１（ｂ）は、図１１（ａ）の一点鎖線１１Ａ−１１Ｂにおいて切断した断面図である。   After the step shown in FIG. 8 in the first embodiment, the semiconductor device in the present embodiment has a mesa structure 20 on the side opposite to the side surface on which the graphene channel film 40 is formed, as shown in FIG. Remove some. Thereby, the side surface of the gate electrode film 22 on the side surface opposite to the side surface on which the graphene channel film 40 is formed in the mesa structure 20 is exposed. Thereafter, the gate electrode 151 is formed in contact with the exposed side surface of the gate electrode film 22. Thus, the semiconductor device in this embodiment can be manufactured. Note that FIG. 11A is a top view of the semiconductor device in this embodiment, and FIG. 11B is a cross-sectional view taken along one-dot chain line 11A-11B in FIG.

尚、本実施の形態においては、メサ構造２０においてグラフェンチャネル膜４０が形成されている側面とは反対側のメサ構造２０の一部を除去することなく、反対側の側面の第３の絶縁膜３１を除去することにより、ゲート電極膜２２の側面を露出させてもよい。また、金属膜３０を形成する工程において、グラフェンチャネル膜４０が形成される側面とは反対側のメサ構造２０の側面には、金属膜３０が形成されないように、成膜等を行ってもよい。   In the present embodiment, the third insulating film on the side surface on the opposite side is removed without removing a part of the mesa structure 20 on the side opposite to the side surface on which the graphene channel film 40 is formed in the mesa structure 20. The side surface of the gate electrode film 22 may be exposed by removing 31. Further, in the step of forming the metal film 30, film formation or the like may be performed so that the metal film 30 is not formed on the side surface of the mesa structure 20 opposite to the side surface on which the graphene channel film 40 is formed. .

尚、上記以外の内容については、第１の実施の形態と同様である。   The contents other than the above are the same as in the first embodiment.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。   Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に順に積層された第１の絶縁膜、ゲート電極膜、第２の絶縁膜により形成されているメサ構造と、
前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面を覆う第３の絶縁膜と、
前記ゲート電極膜の側面における前記第３の絶縁膜の上に形成される所望のバンドギャップを有するチャネル膜と、
前記チャネル膜の一方の端部と接続されているソース電極と、
前記チャネル膜の他方の端部と接続されているドレイン電極と、
を有することを特徴とする半導体装置。
（付記２）
前記チャネル膜は、グラフェンナノリボンにより形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記チャネル膜は、長手方向に沿ったエッジ構造がアームチェア型のリボン形状のグラフェン膜により形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）
前記チャネル膜は、短手方向におけるアームチェア型の幅が、０．７ｎｍ以上であることを特徴とする付記３に記載の半導体装置。
（付記５）
前記チャネル膜は、短手方向におけるアームチェア型の幅が、２．２ｎｍ以下であることを特徴とする付記４に記載の半導体装置。
（付記６）
前記グラフェンナノリボンは、単原子層構造であることを特徴とする付記２から５のいずれかに記載の半導体装置。
（付記７）
前記第３の絶縁膜は、金属窒化物により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第２の絶縁膜の上には、前記ゲート電極膜と接続されるゲート電極が形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の上に、第１の絶縁膜、ゲート電極膜、第２の絶縁膜が順に積層されたメサ構造を形成する工程と、
前記メサ構造の側面における前記ゲート電極膜の側面を含む領域に金属膜を形成する工程と、
前記金属膜の上にグラフェンナノリボンによりチャネル膜を形成する工程と、
前記金属膜を窒化することにより第３の絶縁膜を形成する工程と、
前記第２の絶縁膜の上の前記チャネル膜の一方の端部に接続されるソース電極と、前記基板の上の前記チャネル膜の他方の端部に接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記金属膜は、Ａｌを含む材料により形成されていることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記金属膜は、前記メサ構造を形成している前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面及び前記第２の絶縁膜の上面、前記基板の上に形成されており、
前記チャネル膜は、前記金属膜を介し、前記メサ構造を形成している前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面及び前記第２の絶縁膜の上、前記基板の上に形成されており、
前記ソース電極は、前記第２の絶縁膜の上の前記第３の絶縁膜の上に形成されており、
前記ドレイン電極は、前記基板の上の前記第３の絶縁膜の上に形成されていることを特徴とする付記９または１０に記載の半導体装置の製造方法。 In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A mesa structure formed of a first insulating film, a gate electrode film, and a second insulating film sequentially stacked on the substrate;
A third insulating film covering a side surface of the first insulating film, the gate electrode film, and the second insulating film;
A channel film having a desired band gap formed on the third insulating film on the side surface of the gate electrode film;
A source electrode connected to one end of the channel film;
A drain electrode connected to the other end of the channel film;
A semiconductor device comprising:
(Appendix 2)
2. The semiconductor device according to appendix 1, wherein the channel film is formed of graphene nanoribbons.
(Appendix 3)
The semiconductor device according to appendix 2, wherein the channel film is formed of an armchair ribbon-shaped graphene film having an edge structure along a longitudinal direction.
(Appendix 4)
The semiconductor device according to appendix 3, wherein the channel film has an armchair width in a short direction of 0.7 nm or more.
(Appendix 5)
The semiconductor device according to appendix 4, wherein the channel film has an armchair width in a short direction of 2.2 nm or less.
(Appendix 6)
6. The semiconductor device according to any one of appendices 2 to 5, wherein the graphene nanoribbon has a monoatomic layer structure.
(Appendix 7)
The semiconductor device according to any one of appendices 1 to 6, wherein the third insulating film is formed of a metal nitride.
(Appendix 8)
8. The semiconductor device according to any one of appendices 1 to 7, wherein a gate electrode connected to the gate electrode film is formed on the second insulating film.
(Appendix 9)
Forming a mesa structure in which a first insulating film, a gate electrode film, and a second insulating film are sequentially stacked on a substrate;
Forming a metal film in a region including a side surface of the gate electrode film on a side surface of the mesa structure;
Forming a channel film with graphene nanoribbons on the metal film;
Forming a third insulating film by nitriding the metal film;
Forming a source electrode connected to one end of the channel film on the second insulating film, and a drain electrode connected to the other end of the channel film on the substrate;
A method for manufacturing a semiconductor device, comprising:
(Appendix 10)
The method for manufacturing a semiconductor device according to appendix 9, wherein the metal film is made of a material containing Al.
(Appendix 11)
The metal film is formed on the first insulating film, the gate electrode film, the side surface of the second insulating film, the upper surface of the second insulating film, and the substrate forming the mesa structure. And
The channel film is formed on the first insulating film, the gate electrode film, the side surface of the second insulating film, and the second insulating film forming the mesa structure via the metal film, Formed on the substrate,
The source electrode is formed on the third insulating film on the second insulating film;
11. The method of manufacturing a semiconductor device according to appendix 9 or 10, wherein the drain electrode is formed on the third insulating film on the substrate.

１０ 基板
２０ メサ構造
２１ 第１の絶縁膜
２２ ゲート電極膜
２３ 第２の絶縁膜
３０ 金属膜
３１ 第３の絶縁膜
４０ グラフェンチャネル膜
４０ａ 一方の端部
４０ｂ 他方の端部
５１ ゲート電極
５２ ソース電極
５３ ドレイン電極 10 Substrate 20 Mesa Structure 21 First Insulating Film 22 Gate Electrode Film 23 Second Insulating Film 30 Metal Film 31 Third Insulating Film 40 Graphene Channel Film 40a One End 40b The Other End 51 Gate Electrode 52 Source Electrode 53 Drain electrode

Claims (6)

基板の上に順に積層された第１の絶縁膜、ゲート電極膜、第２の絶縁膜により形成されているメサ構造と、
前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面を覆う第３の絶縁膜と、
前記ゲート電極膜の側面における前記第３の絶縁膜の上に形成される所望のバンドギャップを有するチャネル膜と、
前記チャネル膜の一方の端部と接続されているソース電極と、
前記チャネル膜の他方の端部と接続されているドレイン電極と、
を有することを特徴とする半導体装置。 A mesa structure formed of a first insulating film, a gate electrode film, and a second insulating film sequentially stacked on the substrate;
A third insulating film covering a side surface of the first insulating film, the gate electrode film, and the second insulating film;
A channel film having a desired band gap formed on the third insulating film on the side surface of the gate electrode film;
A source electrode connected to one end of the channel film;
A drain electrode connected to the other end of the channel film;
A semiconductor device comprising: 前記チャネル膜は、グラフェンナノリボンにより形成されていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the channel film is formed of graphene nanoribbons. 前記チャネル膜は、長手方向に沿ったエッジ構造がアームチェア型のリボン形状のグラフェン膜により形成されていることを特徴とする請求項２に記載の半導体装置。   3. The semiconductor device according to claim 2, wherein the channel film is formed of an armchair ribbon-shaped graphene film having an edge structure along a longitudinal direction. 前記チャネル膜は、短手方向におけるアームチェア型の幅が、０．７ｎｍ以上であることを特徴とする請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the channel film has an armchair width of 0.7 nm or more in a short direction. 基板の上に、第１の絶縁膜、ゲート電極膜、第２の絶縁膜が順に積層されたメサ構造を形成する工程と、
前記メサ構造の側面における前記ゲート電極膜の側面を含む領域に金属膜を形成する工程と、
前記金属膜の上にグラフェンナノリボンによりチャネル膜を形成する工程と、
前記金属膜を窒化することにより第３の絶縁膜を形成する工程と、
前記第２の絶縁膜の上の前記チャネル膜の一方の端部に接続されるソース電極と、前記基板の上の前記チャネル膜の他方の端部に接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a mesa structure in which a first insulating film, a gate electrode film, and a second insulating film are sequentially stacked on a substrate;
Forming a metal film in a region including a side surface of the gate electrode film on a side surface of the mesa structure;
Forming a channel film with graphene nanoribbons on the metal film;
Forming a third insulating film by nitriding the metal film;
Forming a source electrode connected to one end of the channel film on the second insulating film, and a drain electrode connected to the other end of the channel film on the substrate;
A method for manufacturing a semiconductor device, comprising: 前記金属膜は、Ａｌを含む材料により形成されていることを特徴とする請求項５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein the metal film is formed of a material containing Al.
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