JP2017120851A - Semiconductor device and manufacturing method for the same - Google Patents
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Abstract
Description
本実施形態は、半導体装置および半導体装置の製造方法に関する。 The present embodiment relates to a semiconductor device and a method for manufacturing the semiconductor device.
従来、半導体層を有する構造体の表裏を貫通する電極を備える半導体装置がある。電極は、導電体であるため、側面に絶縁膜が設けられ、半導体層と電気的に絶縁される。しかしながら、かかる半導体装置は、電極の側面に設けられる絶縁膜のうち、半導体層を有する構造体の表層に位置する部分の膜厚が製造工程の過程で他の部分より薄くなって耐電圧特性が劣化し、電極から半導体層へ電流がリークすることがある。 2. Description of the Related Art Conventionally, there is a semiconductor device including an electrode penetrating the front and back of a structure having a semiconductor layer. Since the electrode is a conductor, an insulating film is provided on the side surface and is electrically insulated from the semiconductor layer. However, in such a semiconductor device, the insulating film provided on the side surface of the electrode has a withstand voltage characteristic because the film thickness of the portion located on the surface layer of the structure having the semiconductor layer is thinner than the other portions during the manufacturing process. It may deteriorate and current may leak from the electrode to the semiconductor layer.
一つの実施形態は、少なくとも半導体層を有する構造体を貫通する導電体から半導体層への電流のリークを抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。 An object of one embodiment is to provide a semiconductor device and a method for manufacturing the semiconductor device that can suppress current leakage from a conductor penetrating at least a structure having a semiconductor layer to the semiconductor layer.
実施形態に係る半導体装置は、導電体と、絶縁膜と、絶縁領域とを備える。導電体は、少なくとも半導体層を有する構造体の表裏を貫通する。絶縁膜は、前記導電体の側面に設けられる。絶縁領域は、前記絶縁膜における前記構造体の一表面の表層に設けられる。 The semiconductor device according to the embodiment includes a conductor, an insulating film, and an insulating region. The conductor penetrates at least the front and back of the structure having the semiconductor layer. The insulating film is provided on the side surface of the conductor. The insulating region is provided on a surface layer of one surface of the structure in the insulating film.
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。以下では、実施形態に係る半導体装置が、裏面照射型のイメージセンサである場合を例に挙げて説明するが、これは一例である。本実施形態は、少なくとも半導体層を有する構造体の表裏を貫通する導電体を備える任意の半導体装置に対して適用することができる。 Exemplary embodiments of a semiconductor device and a method for manufacturing the semiconductor device will be explained below in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment. Hereinafter, a case where the semiconductor device according to the embodiment is a back-illuminated image sensor will be described as an example, but this is an example. This embodiment can be applied to any semiconductor device including a conductor that penetrates at least the front and back of a structure having a semiconductor layer.
図1は、実施形態に係る半導体装置を示す説明図である。図1に示すように、実施形態に係る半導体装置1は、撮像領域となる画素アレイ2と、画素アレイ2の周囲に設けられ、半導体層を有する構造体の表裏を貫通する複数の導電体(以下、「電極3」と記載する)とを備える。
FIG. 1 is an explanatory diagram illustrating a semiconductor device according to an embodiment. As shown in FIG. 1, a semiconductor device 1 according to an embodiment includes a
画素アレイ2は、撮像画像の各画素に対応して行列状に設けられる複数の光電変換素子を備える。光電変換素子は、入射光を光電変換し、各画素の輝度を示す画素信号として出力する。電極3は、所謂TSV(Through Silicon Via)であり、例えば、画素アレイ2からISP(Image Signal Processor)への信号電荷の転送などに使用される。
The
本実施形態では、かかる電極3近傍の構造を改良することによって半導体装置1の耐電圧特性を向上させ、電極3から半導体層への電流のリークを抑制する。次に、図2を参照して、半導体装置1における電極3近傍の構造について説明する。図2は、実施形態に係る半導体装置1の模式的な断面図である。なお、図2には、半導体装置1における電極3近傍部分の模式的な断面を選択的に示している。
In the present embodiment, the withstand voltage characteristic of the semiconductor device 1 is improved by improving the structure in the vicinity of the
図2に示すように、半導体装置1は、順次積層される層間絶縁膜4、半導体層5、保護膜6、およびハードマスク7を備える。層間絶縁膜4は、例えば、TEOS(テトラエトキシシラン)を材料として使用して成膜される酸化シリコン層である。
As shown in FIG. 2, the semiconductor device 1 includes an interlayer
半導体層5は、例えば、P型またはN型の不純物がドープされたシリコン層、もしくは、ノンドープのシリコン層である。保護膜6は、例えば、窒化シリコン膜である。ハードマスク7は、例えば、シラン化合物である。
The
また、層間絶縁膜4は、内部に、例えば、画素アレイ2から信号電荷を読み出す読出トランジスタのゲート8や、多層配線(図示略)などが設けられる。ゲート8は、例えば、ポリシリコンによって形成される。
In addition, the interlayer
半導体層5、保護膜6、およびハードマスク7を含む構造体は、内部に、かかる構造体の表裏を貫通する電極3が設けられる。なお、図2に示す電極3が設けられる構造体は一例であり、少なくとも半導体層5を有するものであれば、保護膜6およびハードマスク7以外の構成要素となる層や薄膜を備えるものであってもよい。
The structure including the
電極3は、例えば、銅などの導電性部材によって形成されるTSVであり、ここでは、下端がゲート8に接続され、上端にボンディングパッド12が設けられる。ボンディングパッド12は、例えば、アルミニウムなどの金属によって形成され、金線などのボンディングワイヤによって、例えば、ISPなどの周辺回路と接続される。
The
また、電極3は、側面に絶縁膜10が設けられる。絶縁膜10は、例えば、窒化シリコン膜であり、電極3と半導体層5とを電気的に絶縁する。なお、半導体層5は、ゲート8に当接する位置に、STI(Shallow Trench Isolation)9が設けられる。STI9は、半導体層5に形成されるトレンチ内に、酸化シリコンが埋め込まれた領域であり、半導体層5とゲート8とを電気的に絶縁する。
The
ここで、絶縁膜10は、図2に示すように、製造工程の過程で半導体層の表層に位置する部分の膜厚d1が、深層部に位置する部分の膜厚より薄くなる場合がある。なお、絶縁膜10の膜厚が薄くなる製造工程の詳細については後述する。
Here, as shown in FIG. 2, in the
かかる場合、絶縁膜10は、半導体層5の表層に位置する部分の耐圧特性が劣化する。これにより、絶縁膜10だけでは、電極3と半導体層5との間を十分に絶縁することが困難となる。
In such a case, the
そこで、半導体装置1は、絶縁膜10における半導体層5側の表面のうち、半導体層5の表層に位置する表面に設けられる絶縁領域11を備える。絶縁領域11は、例えば、酸化シリコンによって形成され、電極3の側面を被覆する絶縁膜10の半導体層5における表層部分のさらに外周を囲む。
Therefore, the semiconductor device 1 includes the
これにより、半導体装置1は、半導体層5の表層部分における電極3から半導体層5までの距離d2が、絶縁膜10の薄くなった部分の膜厚d1よりも長くなる。なお、ここでの距離は、半導体層5の深さ方向を法線とする面の面方向の距離である。
Thereby, in the semiconductor device 1, the distance d <b> 2 from the
かかる半導体装置1によれば、製造工程の過程で半導体層5の表層に位置する部分の膜厚d1が、深層に位置する部分の膜厚より薄くなったとしても、絶縁膜10と絶縁領域11とによって、電極3と半導体層5との間を十分に絶縁することがでる。したがって、半導体装置1は、半導体層5を有する構造体の表裏を貫通する電極3から半導体層5への電流のリークを抑制することができる。
According to the semiconductor device 1, the
また、図2に示すように、半導体層5は、電極3が設けられる位置の表面に、凹部を備える。そして、絶縁領域11は、かかる半導体層5の凹部に設けられ、絶縁膜10と半導体層5との間を隙間なく埋める。これにより、絶縁領域11は、半導体層5の表層部分における電極3と半導体層5との間をより確実に絶縁することができる。
As shown in FIG. 2, the
また、絶縁領域11は、絶縁膜10側の側面が半導体層5の表面側から半導体層5の内部側へ向かって下り勾配に傾斜し、半導体層5側の側面が半導体層5の深さ方向と平行である。かかる形状の絶縁領域11は、例えば、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート側面に絶縁膜のサイドウォールスペーサを形成する工程を流用することができるので、煩雑な製造工程を追加することなく形成が可能である。
The
また、絶縁領域11は、窒化シリコンよりも比誘電率が小さな酸化シリコンによって形成される。これにより、絶縁領域11は、窒化シリコンによって形成される場合に比べて、隣接する電極3間の寄生容量を低く抑えることができる。
The insulating
次に、図3〜図6を参照して、半導体装置1の製造方法について説明する。図3〜図6は、実施形態に係る半導体装置1の製造工程を示す説明図である。ここでは、半導体装置1の製造工程のうち、図2に示す電極3近傍の構造を形成する工程について詳述し、その他の製造工程については、簡単に説明する。
Next, a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. 3-6 is explanatory drawing which shows the manufacturing process of the semiconductor device 1 which concerns on embodiment. Here, of the manufacturing steps of the semiconductor device 1, the step of forming the structure near the
半導体装置1を製造する場合には、まず、シリコン基板などの半導体基板を用意し、半導体基板における画素アレイ2(図1参照)の形成領域に複数の光電変換素子を形成する。さらに、半導体基板に、読み出しトランジスタのソースおよびドレインなどといった半導体素子用の不純物拡散領域を形成する。 When manufacturing the semiconductor device 1, first, a semiconductor substrate such as a silicon substrate is prepared, and a plurality of photoelectric conversion elements are formed in the formation region of the pixel array 2 (see FIG. 1) on the semiconductor substrate. Further, impurity diffusion regions for semiconductor elements such as the source and drain of the reading transistor are formed in the semiconductor substrate.
その後、半導体基板における表側表層の素子分離や絶縁が必要とされる位置に、適宜STI9(図2参照)を形成する。続いて、半導体基板の表側にトランジスタなどの半導体素子や多層配線を形成した後、半導体基板を裏側から研削および研磨して、半導体基板の裏面側に光電変換素子の受光面を形成する。これにより、半導体基板は、薄化されて半導体層5(図2参照)となる。 Thereafter, STI 9 (see FIG. 2) is appropriately formed at a position where element isolation or insulation on the front surface layer is required on the semiconductor substrate. Subsequently, after forming a semiconductor element such as a transistor or a multilayer wiring on the front side of the semiconductor substrate, the semiconductor substrate is ground and polished from the back side to form a light receiving surface of the photoelectric conversion element on the back side of the semiconductor substrate. Thus, the semiconductor substrate is thinned to become the semiconductor layer 5 (see FIG. 2).
その後、半導体層5の裏面に保護膜6およびハードマスク7(図2参照)を順次積層した後、ハードマスク7に所定のパターニングを施してエッチングを行う。これにより、半導体層5裏面の電極3(図2参照)が形成される位置から保護膜6を除去して、図3に(a)で示す構造体を形成する。このため、図3に(a)で示す構造体では、半導体層5の下面が表面となり、半導体層5の上面が裏面となる。
Thereafter, a
続いて、図3に(b)で示すように、ハードマスク7をマスクとして使用し、例えば、RIE(Reactive Ion Etching)などのエッチングを行うことにより、半導体層5の裏面側の表面に、平面視円形状または矩形状の凹部21を形成する。
Subsequently, as shown in FIG. 3B, by using the
ここでは、最終的に形成する電極3(図2参照)の半導体層5内部を貫通する部分の幅よりも幅が大きく、半導体層5の表面から表層まで達する深さの凹部21を形成する。なお、凹部21の平面視形状は、平面視円形状または矩形状に限定されるものではなく、例えば、スリット状であってもよい。
Here, a
そして、図3に(c)で示すように、凹部21およびハードマスク7の表面に、例えば、CVD(Chemical Vapor Deposition)によって、酸化シリコン膜13を形成する。その後、図4に(a)で示すように、例えば、RIEによるエッチバックを行うことによって、凹部21底面上およびハードマスク7上の酸化シリコン膜13を除去し、凹部21側面に酸化シリコン膜13を残すことによって、絶縁領域11を形成する。
Then, as shown in FIG. 3C, the
これにより、絶縁領域11は、露出している部分の側面が半導体層5のハードマスク7の表面側から半導体層5の内部側へ向かって下り勾配に傾斜し、ハードマスク7および半導体層5に接触する側の側面が半導体層5の深さ方向と平行となる。
As a result, the insulating
このように、絶縁領域11は、例えば、MOSFETのゲート側面に絶縁膜のサイドウォールスペーサを形成する工程と同様の工程を流用して形成が可能なので、煩雑な製造工程を追加することなく形成が可能である。
As described above, the insulating
続いて、図4に(b)で示すように、例えば、RIEによる異方性エッチングを行うことによって、凹部21の底面から半導体層5の他方の表面(ここでは、STI9の上面)まで達する平面視円形状または矩形状の開口22を形成する。
Subsequently, as shown in FIG. 4B, for example, a plane reaching from the bottom surface of the
このときのRIEによって、ハードマスク7は、膜厚が多少薄くなる。なお、開口22の平面視形状は、円形状または矩形状に限定されるものではなく、例えば、スリット状であってもよい。
By RIE at this time, the film thickness of the
続いて、図4に(c)で示すように、開口22の内周面、絶縁領域11およびハードマスク7の表面に、窒化シリコン膜を形成することによって絶縁膜10を形成する。その後、図5に(a)で示すように、例えばRIEによって、開口22の底面上の絶縁膜10を除去する。
Subsequently, as shown in FIG. 4C, the insulating
続いて、図5に(b)で示すように、STI9の表面が露出した部分に対してRIEを行い、その後、ウェットエッチングを行うことによって、ゲート8の表面を露出させる。これにより、RIEによるゲート8の表面荒れをウェットエッチングによって回復することができる。このときのRIEによって、絶縁膜10のうち、半導体層5の表層に位置する部分の膜厚が他の部分よりも薄くなる。
Subsequently, as shown in FIG. 5B, RIE is performed on the portion where the surface of the
続いて、図5に(c)で示すように、スパッタリングまたは電界めっきによって、絶縁膜10によって囲まれる開口22内の空間、および絶縁膜10上に、例えば、銅などの導電部材14を積層する。その後、図6に(a)で示すように、例えば、ウェットエッチングを行い、絶縁膜10上の導電部材14を除去することによって電極3を形成する。
Subsequently, as shown in FIG. 5C, a
ここで、半導体層5の表層では、絶縁膜10の膜厚が他の部分よりも薄くなっているが、電極3と半導体層5との間には、薄くなった絶縁膜10だけでなく、絶縁領域11が介在するので、電極3から半導体層5への電流のリークを抑制することができる。
Here, in the surface layer of the
続いて、図6に(b)で示すように、例えば、CMP(Chemical Mechanical Polishing)によって、ハードマスク7上の絶縁膜10を除去し、その後、図6に(c)で示すように、ハードマスク7および電極3上に、例えば、アルミニウムなどの導電部材15を積層する。最後に、導電部材15のうち、電極3上の部分を除く不要な部分の導電部材15を除去することによってボンディングパッド12を形成して、図2に示す半導体装置1が完成する。
Subsequently, as shown in FIG. 6B, the insulating
上述したように、実施形態に係る半導体装置は、少なくとも半導体層を有する構造体の表裏を貫通する導電体の側面に設けられる絶縁膜を備え、絶縁膜における構造体の一表面の表層に設けられる絶縁領域を備える。 As described above, the semiconductor device according to the embodiment includes the insulating film provided on the side surface of the conductor penetrating at least the front and back of the structure including the semiconductor layer, and is provided on the surface layer of one surface of the structure in the insulating film. Insulating region is provided.
これにより、半導体装置は、製造工程の過程で、半導体層を有する構造体の表層に位置する絶縁膜の膜厚が他の部分よりも薄くなっても、半導体層を有する構造体の表層部分では、導電体と半導体層との間に、絶縁膜だけでなく絶縁領域が介在する。したがって、半導体装置は、導電体から半導体層への電流のリークを抑制することができる。 Accordingly, in the semiconductor device, the surface layer portion of the structure including the semiconductor layer is not formed even when the thickness of the insulating film located on the surface layer of the structure including the semiconductor layer is thinner than the other portion during the manufacturing process. In addition to the insulating film, an insulating region is interposed between the conductor and the semiconductor layer. Therefore, the semiconductor device can suppress current leakage from the conductor to the semiconductor layer.
なお、上述した実施形態では、一つのボンディングパッドに対して、一つの電極が接続される場合を例に挙げたが、これは一例であり、一つのボンディングパッドに対して、半導体層内に併設される複数の電極が接続される構成であってもよい。 In the above-described embodiment, the case where one electrode is connected to one bonding pad is described as an example. However, this is an example, and one bonding pad is provided in the semiconductor layer. The structure by which a plurality of electrodes to be connected may be connected.
これにより、仮に、いくつかの電極が断線したとしても、断線していない他の電極によって、半導体層の表裏を導通させることができる。また、一つのボンディングパッドに複数本の電極を接続することにより、半導体層の表裏を導通させる配線抵抗を低減することができる。 Thereby, even if some electrodes are disconnected, the front and back of the semiconductor layer can be made conductive by other electrodes that are not disconnected. Further, by connecting a plurality of electrodes to one bonding pad, it is possible to reduce the wiring resistance for conducting the front and back of the semiconductor layer.
なお、実施形態に係る半導体装置の各構成要素の材料は、上記したものに限定されるものではない。例えば、電極やボンディングパッド等の導電体の材料は、金、白金、アルミニウム、タングステンなどの導電部材、または、これらのうち、少なくとも一つを含む部材であってもよい。絶縁膜の材料は、酸化シリコンであってもよい。絶縁領域の材料は、窒化シリコンであってもよい。 In addition, the material of each component of the semiconductor device according to the embodiment is not limited to the above. For example, the material of the conductor such as an electrode or a bonding pad may be a conductive member such as gold, platinum, aluminum, tungsten, or a member including at least one of them. The material of the insulating film may be silicon oxide. The material of the insulating region may be silicon nitride.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1 半導体装置、 2 画素アレイ、 3 電極、 4 層間絶縁膜、 5 半導体層、 6 保護膜、 7 ハードマスク、 8 ゲート、 10 絶縁膜、 11 絶縁領域、 12 ボンディングパッド、 13 酸化シリコン膜、 14,15 導電部材、 21 凹部、 22 開口。 DESCRIPTION OF SYMBOLS 1 Semiconductor device, 2 Pixel array, 3 Electrode, 4 Interlayer insulating film, 5 Semiconductor layer, 6 Protective film, 7 Hard mask, 8 Gate, 10 Insulating film, 11 Insulating region, 12 Bonding pad, 13 Silicon oxide film, 14, 15 conductive members, 21 recesses, 22 openings.
Claims (5)
前記導電体の側面に設けられる絶縁膜と、
前記絶縁膜における前記構造体の一表面の表層に設けられる絶縁領域と
を備えることを特徴とする半導体装置。 A conductor penetrating the front and back of the structure having at least a semiconductor layer;
An insulating film provided on a side surface of the conductor;
An insulating region provided on a surface layer of one surface of the structure in the insulating film.
前記導電体が設けられる位置の前記一表面に凹部を有し、
前記絶縁領域は、
前記凹部に設けられる
ことを特徴とする請求項1に記載の半導体装置。 The structure is
Having a recess on the one surface where the conductor is provided;
The insulating region is
The semiconductor device according to claim 1, wherein the semiconductor device is provided in the recess.
前記絶縁膜側の側面が前記構造体の前記一表面側から前記構造体の内部側へ向かって下り勾配に傾斜し、前記構造体側の側面が前記構造体の深さ方向と平行である
ことを特徴とする請求項1または請求項2に記載の半導体装置。 The insulating region is
The side surface on the insulating film side is inclined downwardly from the one surface side of the structure toward the inner side of the structure, and the side surface on the structure side is parallel to the depth direction of the structure. 3. The semiconductor device according to claim 1, wherein the semiconductor device is characterized.
酸化シリコンによって形成される
ことを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。 The insulating region is
The semiconductor device according to claim 1, wherein the semiconductor device is formed of silicon oxide.
前記凹部の側面に絶縁領域を形成することと、
前記凹部の底面から前記構造体の他方の表面まで達する開口を形成することと、
前記絶縁領域および前記開口の側面に絶縁膜を形成することと、
前記絶縁膜によって囲まれる空間に導電体を形成することと
を含むことを特徴とする半導体装置の製造方法。 Forming a recess on one surface of a structure having at least a semiconductor layer;
Forming an insulating region on a side surface of the recess;
Forming an opening reaching from the bottom surface of the recess to the other surface of the structure;
Forming an insulating film on a side surface of the insulating region and the opening;
Forming a conductor in a space surrounded by the insulating film. A method for manufacturing a semiconductor device, comprising:
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