JP2017080462A - 遊技機 - Google Patents

Abstract

【課題】通信上のボトルネックを解消することができ、ひいてはＣＰＵを効率よく作動させることができる遊技機を提供する。【解決手段】メインＣＰＵ６０１からコマンドを受信するとともに、当該コマンドを含む通信データを送信する主基板通信ＬＳＩ６１０と、主基板通信ＬＳＩ６１０から通信データを受信し、当該通信データをサブＣＰＵ７０１へと送信する副基板通信ＬＳＩ７１０と、を備え、主基板通信ＬＳＩ６１０は、コマンドを第１の固定データ長（８Ｂｙｔｅ）として受信し、副基板通信ＬＳＩ７１０は、通信データを第１の固定データ長よりも大きい第２の固定データ長（１６Ｂｙｔｅ）として受信し、当該通信データを可変データ長（１７〜３３Ｂｙｔｅ）として送信する。【選択図】図９

Description

本発明は、例えばパチスロあるいはパチンコといった遊技機に関する。

従来、複数の図柄がそれぞれの表面に配された複数のリールと、遊技メダルやコイン等（以下、「メダル等」という）が投入され、遊技者によりスタートレバーが操作されたことを検出し、複数のリールの回転の開始を要求するスタートスイッチと、複数のリールのそれぞれに対応して設けられたストップボタンが遊技者により押されたことを検出し、該当するリールの回転の停止を要求する信号を出力するストップスイッチと、複数のリールのそれぞれに対応して設けられ、それぞれの駆動力を各リールに伝達するステッピングモータと、スタートスイッチおよびストップスイッチにより出力された信号に基づいて、ステッピングモータの動作を制御し、各リールの回転およびその停止を行うリール制御部とを備え、スタートレバーが操作されたことを検出すると、乱数値に基づいて抽籤を行い、この抽籤の結果（以下、「内部当籤役」という）とストップボタンが操作されたことを検出したタイミングとに基づいてリールの回転の停止を行う、いわゆるパチスロと称される遊技機が知られている。

この種の遊技機は、リール等を収容するキャビネットと、このキャビネットに対して開閉可能に取り付けられるフロントドアとを備えている。キャビネットに収容されたリールは、フロントドアに設けられた表示窓を介して遊技者に視認される。キャビネットには、主制御回路を構成する主制御基板（主基板）が配設されている。主制御回路は、例えば、プログラム上で乱数を用いて行われる内部当籤役の決定、複数のリールの回転及び停止、複数のリールを停止したときに表示窓に表示された図柄に基づく入賞の有無の判定などの遊技機における遊技の主な流れを制御する。一方、フロントドアには、副制御回路を構成する副制御基板（副基板）が配設されている。副制御回路は、音や映像の表示等による演出の実行を制御する。この演出は、例えば、遊技者によるスタートレバーの操作や、主制御回路により決定された内部当籤役などに基づいて副制御回路によって決定される。このようにして実行される演出の中には、例えば、ＡＴ（アシストタイム）又はＡＲＴ（アシストタイムとリプレイタイムを兼ねる特典）に係る遊技者に有利となる情報を報知するものがある。

このような遊技機として、例えば特許文献１には、メイン基板（主制御回路）からサブ基板（副制御回路）へのコマンド送信を暗号化することにより、いわゆる通信ゴトといった不正行為を防止するものが提示されている。遊技機における基板間の通信を含め、機器間の１対１通信では、中継機器が介在する場合にあっても、物理的及び論理的な通信仕様については統一するのが一般的とされる。

ところで、この種の遊技機においては、メインＣＰＵとサブＣＰＵとの処理スペックが大きく乖離しており、一般的にサブＣＰＵに比べてメインＣＰＵが低スペックである。そのため、遊技機におけるメイン−サブ基板間の通信仕様は、一般的に、メインＣＰＵのスペックに合わせて設計されている。

特開２００５−２１６６０号公報

しかしながら、上記従来の遊技機では、低スペックのメインＣＰＵに合わせた通信仕様となっているので、例えば基板間の通信速度が比較的低速に抑えられ、相対的に高スペックであるサブＣＰＵにとって通信上のボトルネックが生じるという難点がある。

また、近年の遊技機においては、サブＣＰＵにより制御される演出等の遊技性に対して比重が高まる傾向にあり、そのような演出に係る処理が複雑化しつつあるので、サブＣＰＵを効率よく作動させる観点から、基板間の通信仕様を改良する必要性があった。

本発明は、上記した事情のもとで創出されたものであり、通信上のボトルネックを解消することができ、ひいてはＣＰＵを効率よく作動させることができる遊技機を提供することを目的とする。

本発明は、
遊技に係る制御を行う第１制御部と、
演出に係る制御を行う第２制御部と、を備え、
前記第１制御部は、
演算を行い遊技に係る制御処理を実行する第１演算処理手段と、
前記第１演算処理手段からの制御に基づいて複数バイトでのデータ長で構成されたコマンドを送信するコマンド送信手段と、を備え、
前記第２制御部は、
演算を行い演出に係る制御処理を実行する第２演算処理手段と、
前記第２演算処理手段からの制御に基づいて前記コマンドを受信するコマンド受信手段と、を備え、
前記第１演算処理手段は、前記コマンド送信手段に第１データ長の前記コマンドを出力し、
前記コマンド送信手段は、前記第１データ長とは異なる第２データ長でコマンドを送信し、
前記コマンド受信手段は、
受信データを１バイト単位でカウントするカウント手段と、
前記第２データ長に基づいて、前記受信データの受信間隔を監視する受信間隔監視手段と、を備え、
前記カウント手段は、前記受信データが特定のデータ以外の場合にカウントを行い、
前記コマンド受信手段は、前記カウント手段のカウントが前記第２データ長の場合、又は、前記受信間隔監視手段が監視する受信間隔を超えた場合に、前記コマンドの受信を終了する、ことを特徴としている。
また、前記コマンド受信手段は、前記受信データが前記特定のデータの内前記コマンドの最初の受信データを示す第１特定データの場合に、前記カウント手段のカウントをクリアする、こととしてもよい。
また、本発明は、
遊技に係る所定の制御処理を行う第１の制御処理手段と、
前記第１の制御処理手段からのコマンドに応じて当該第１の制御処理手段とは別の特定の制御処理を行い、前記第１の制御処理手段よりも高スペックである第２の制御処理手段と、
を備えた遊技機であって、
前記第１の制御処理手段から前記コマンドを第１の通信速度で受信するとともに、当該コマンドを含む通信データを暗号化して前記第１の通信速度よりも速い第２の通信速度で送信する第１の通信手段と、
前記第１の通信手段から前記第２の通信速度で前記通信データを受信し、当該通信データを復号化して前記第２の通信速度で前記第２の制御処理手段へと送信する第２の通信手段と、
を備え、
前記第１の通信手段は、前記コマンドを第１の固定データ長として受信し、
前記第２の通信手段は、前記通信データを前記第１の固定データ長よりも大きい第２の固定データ長として受信し、当該通信データを可変データ長として送信し、
前記第１の通信手段及び前記第２の通信手段は、前記コマンド及び前記通信データを所定の伝送単位ごとに受信待ち時間に基づいて検出しながら受信し、前記第１の通信速度及び前記第２の通信速度に基づいて設定された受信を行う際の受信時間に応じて通信エラーを検出し、該通信エラーに関する通信エラー情報を前記通信データに含めて送信し、
前記第２の制御処理手段は、前記第２の通信手段からの前記通信データを、前記所定の伝送単位よりも大きいデータ量ごとに検出しながら受信することを特徴としている。

このような構成によれば、第１の制御処理手段から第１の通信手段へと第１の固定データ長としてコマンドが送信され、第１の通信手段から第２の通信手段へとより大きい第２の固定データ長としてコマンドを含む通信データが送信され、さらに第２の通信手段から第２の制御処理手段へと可変データ長としてコマンドを含む通信データが送信される。これにより、第２の制御処理手段を構成する例えばＣＰＵは、コマンドだけでなくその他の情報を含む可変データ長の通信データを受信することができる。すなわち、第２の制御処理手段においては、コマンドのみを受信する場合よりも受信データサイズが大きくなるので、受信待ち時間を無駄に発生させないようにすることができ、ひいては通信上のボトルネックを解消することができる。また、第２の制御処理手段が受信した通信データには、コマンド以外の情報も含まれることになるので、第２の制御処理手段としての例えばＣＰＵは、コマンド以外の情報についても通信データを受信しながらその情報に係る処理を実行することができ、ＣＰＵを効率よく作動させることができる。

また、このような構成によれば、第１の通信手段及び第２の通信手段は、コマンド及び通信データを例えば１Ｂｙｔｅの伝送単位ごとに小刻みに検出しながら受信することができる一方、第２の制御処理手段は、そのような伝送単位に制限されることなく、より大きい例えば１６Ｂｙｔｅというある程度一括したデータ量ごとに通信データをまとめて検出しながら受信することができる。これにより、第１の通信手段及び第２の通信手段は、周期的に効率よくデータを送受信することができ、第２の制御処理手段は、ある程度まとまったデータ量として通信データを効率よく受信することができる。

本発明の好ましい実施の形態としては、
前記第２の制御処理手段は、受信した前記通信データに含まれている前記通信エラー情報について、前記第１の制御処理手段と前記第１の通信手段との間、前記第１の通信手段と前記第２の通信手段との間、及び、前記第２の通信手段と前記第２の制御処理手段との間のいずれの箇所で発生したエラーなのかを区別して記憶するエラー情報記憶手段を、有することを特徴としている。

本発明によれば、通信上のボトルネックを解消することができ、ひいてはＣＰＵを効率よく作動させることができる遊技機を提供することができる。

本発明の一実施形態に係る遊技機の外観を示す斜視図である。 本発明の一実施形態に係る遊技機の内部構造を示す斜視図である。 本発明の一実施形態に係る遊技機の主制御回路の構成を示すブロック図である。 本発明の一実施形態に係る遊技機の副制御回路の構成を示すブロック図である。 本発明の一実施形態に係る遊技機の通信ＬＳＩの構成を示すブロック図である。 本発明の一実施形態に係る遊技機の主基板と副基板との接続形態を示す模式図である。 本発明の一実施形態に係る遊技機の通信ＬＳＩにおけるＡＥＳ回路を示す模式図である。 本発明の一実施形態に係る遊技機のデータの流れを示す説明図である。 本発明の一実施形態に係る遊技機のデータの流れを示す説明図である。 本発明の一実施形態に係る遊技機の図柄配置テーブル及び図柄コードを示す説明図である。 本発明の一実施形態に係る遊技機の図柄組合せテーブルを示す説明図である。 本発明の一実施形態に係る遊技機のボーナス作動時テーブルを示す説明図である。 本発明の一実施形態に係る遊技機の一般遊技状態用内部抽籤テーブルを示す説明図である。 本発明の一実施形態に係る遊技機のＲＢ作動中用内部抽籤テーブルを示す説明図である。 本発明の一実施形態に係る遊技機の小役・リプレイ用内部当籤役決定テーブルを示す説明図である。 本発明の一実施形態に係る遊技機のボーナス用内部当籤役決定テーブルを示す説明図である。 本発明の一実施形態に係る遊技機の内部当籤役格納領域を示す説明図である。 本発明の一実施形態に係る遊技機の持越役格納領域を示す説明図である。 本発明の一実施形態に係る遊技機の作動中フラグ格納領域を示す説明図である。 本発明の一実施形態に係る遊技機のメインＣＰＵの制御によるメインフローチャートを示す図である。 本発明の一実施形態に係る遊技機のメインＣＰＵによるメダル受付・スタートチェック処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のメインＣＰＵによる内部抽籤処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のメインＣＰＵによるリール停止制御処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のメインＣＰＵによるボーナス作動チェック処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のメインＣＰＵによるボーナス終了チェック処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のメインＣＰＵの制御による割込処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のサブＣＰＵによる受信割込み処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のサブＣＰＵによる主基板通信処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のサブＣＰＵによる通信ＬＳＩ受信データ解析処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のサブＣＰＵにより行われる演出登録タスクを示すフローチャートである。 本発明の一実施形態に係る遊技機のサブＣＰＵによる演出内容決定処理を示すフローチャートである。 本発明の一実施形態に係る遊技機のメニュー画面を示す概略図である。 本発明の一実施形態に係る遊技機のエラー情報履歴画面を示す概略図である。 本発明の一実施形態に係る遊技機に用いる受信コマンドのコード番号と種別とパラメータとを示す説明図である。 本発明の一実施形態に係る遊技機のサブＲＡＭにおける通信ログ収集領域を示す説明図である。 本発明の一実施形態に係る遊技機のサブＲＡＭにおける通信エラー保存領域を示す説明図である。 本発明の一実施形態に係る遊技機に用いる通信データのフレームを示す説明図である。 本発明の一実施形態に係る遊技機に用いる通信データのフレームを示す説明図である。 本発明の一実施形態に係る遊技機の通信データにおける受信ステータスを示す説明図である。 本発明の一実施形態に係る遊技機の通信データにおけるパケット種別を示す説明図である。 本発明の一実施形態に係る遊技機の通信データの流れを示す説明図である。 本発明の一実施形態に係る遊技機のサブＲＡＭにおける領域イメージを示す説明図である。 本発明の一実施形態に係る遊技機のサブＲＡＭにおけるエラー情報履歴格納領域及びエラーコードを示す説明図である。 本発明の一実施形態に係る遊技機の主基板通信ＬＳＩによるメイン制御シーケンスを示すフローチャートである。 本発明の一実施形態に係る遊技機の主基板通信ＬＳＩによる受信割込み処理を示すフローチャートである。 本発明の一実施形態に係る遊技機の主基板通信ＬＳＩによる初期設定処理を示すフローチャートである。 本発明の一実施形態に係る遊技機の主基板通信ＬＳＩによる受信処理を示すフローチャートである。 本発明の一実施形態に係る遊技機の主基板通信ＬＳＩによる送信処理を示すフローチャートである。 本発明の一実施形態に係る遊技機の副基板通信ＬＳＩによるメイン制御シーケンスを示すフローチャートである。 本発明の一実施形態に係る遊技機の副基板通信ＬＳＩによる受信割込み処理を示すフローチャートである。 本発明の一実施形態に係る遊技機の副基板通信ＬＳＩによる初期設定処理を示すフローチャートである。 本発明の一実施形態に係る遊技機の副基板通信ＬＳＩによる受信処理を示すフローチャートである。 本発明の一実施形態に係る遊技機の副基板通信ＬＳＩによる送信処理を示すフローチャートである。 本発明の他の実施形態に係る遊技機の主基板と副基板との接続形態を示す模式図である。 本発明の他の実施形態に係る遊技機の主基板と副基板との接続形態を示す模式図である。 本発明の他の実施形態に係る遊技機のデータの流れを示す説明図である。 本発明の他の実施形態に係る遊技機の主基板と副基板との接続形態を示す模式図である。 本発明の他の実施形態に係る遊技機のデータの流れを示す説明図である。 本発明の他の実施形態に係る遊技機の外観を示す斜視図である。 本発明の他の実施形態に係る遊技機の主制御回路及び副制御回路の構成を示すブロック図である。

以下、本発明の好ましい実施の形態について、図面を参照して具体的に説明する。

［遊技機の外観構成］
図１は、本発明の一実施形態に係る遊技機の外観を示す斜視図である。同図に示すように、本実施形態では、遊技機としてパチスロ１が適用される。パチスロ１の外装体２は、リールや回路基板等を収容するキャビネット２ａと、キャビネット２ａに対して開閉可能に取り付けられるフロントドア２ｂとを有している。キャビネット２ａの両側面には、把手７が設けられている。この把手７は、パチスロ１を運搬するときに手をかける凹部である。

キャビネット２ａの内部には、３つのリール３Ｌ，３Ｃ，３Ｒが横並びに設けられている。各リール３Ｌ，３Ｃ，３Ｒについては、個別に説明する場合にそれぞれ左リール３Ｌ、中リール３Ｃ、右リール３Ｒと称する。各リール３Ｌ，３Ｃ，３Ｒは、円筒状に形成されたリール本体と、リール本体の周面に装着された透光性のシート材を有している。シート材の表面には、複数（例えば２１個）の図柄が周方向に沿って所定の間隔をあけて描かれている。

フロントドア２ｂの中央には、液晶表示装置１０が設けられている。この液晶表示装置１０は、液晶表示領域１０Ａと図柄表示領域４Ｌ，４Ｃ，４Ｒとを含む表示画面を備え、正面から見て３つのリール３Ｌ，３Ｃ，３Ｒに重畳する手前側に位置するように設けられている。本実施形態では、液晶表示領域１０Ａ及び図柄表示領域４Ｌ，４Ｃ，４Ｒを含めた表示画面の全体を使って、映像の表示が行われ、演出が実行される。

図柄表示領域４Ｌ，４Ｃ，４Ｒは、３つのリール３Ｌ，３Ｃ，３Ｒのそれぞれに対応して設けられている。この図柄表示領域４Ｌ，４Ｃ，４Ｒは、表示窓としての機能を果たすものであり、その背後に設けられた各リール３Ｌ，３Ｃ，３Ｒを透過することが可能な構成になっている。図柄表示領域４Ｌ，４Ｃ，４Ｒについては、個別に説明する場合にそれぞれ左表示窓４Ｌ、中表示窓４Ｃ、右表示窓４Ｒと称する。

表示窓４Ｌ，４Ｃ，４Ｒは、その背後に設けられたリール３Ｌ，３Ｃ，３Ｒの回転が停止されたとき、各リール３Ｌ，３Ｃ，３Ｒの複数種類の図柄のうち、その枠内における上段、中段及び下段の各領域にそれぞれ１個の図柄（合計で３個）を表示する。各表示窓４Ｌ，４Ｃ，４Ｒが有する上段、中段及び下段からなる３つの領域のうち予め定められたいずれかをそれぞれ組合せてなる擬似的なラインを、入賞か否かの判定を行う対象となるライン（入賞判定ライン）として定義する。

本実施形態では、入賞判定ラインとしてセンターライン８が設けられている。センターライン８は、左表示窓４Ｌの中段、中表示窓４Ｃの中段、及び右表示窓４Ｒの中段の組合せからなる。

液晶表示装置１０の表示画面の下方には、７セグメントＬＥＤからなる７セグ表示器６が設けられている。この７セグ表示器６は、特典として遊技者に対して払い出すメダルの枚数（以下、払出枚数）、パチスロ１の内部に預けられているメダルの枚数（以下、クレジット枚数）等の情報をデジタル表示する。

フロントドア２ｂには、遊技者による操作の対象となる各種装置が設けられている。メダル投入口１１は、遊技者によって外部から投下されるメダルを受け入れるために設けられる。メダル投入口１１に受け入れられたメダルは、予め定められた規定数を上限として１回の遊技に投入されることとなり、規定数を超えた分は、パチスロ１の内部に預けることが可能となる（いわゆるクレジット機能）。

メダル投入口１１の左には、選択ボタン１１Ａ及び決定ボタン１１Ｂが設けられている。遊技者や係員は、液晶表示領域１０Ａに表示されたメニュー画面等に対して選択ボタン１１Ａ及び決定ボタン１１Ｂにより入力を行うことができる。

最大ＢＥＴボタン１２は、パチスロ１の内部に預けられているメダルから１回の遊技に投入する最大枚数を決定するために設けられる。精算ボタン１４は、パチスロ１の内部に預けられているメダルを外部に引き出すために設けられる。

スタートレバー１６は、全てのリール３Ｌ，３Ｃ，３Ｒの回転を開始するために設けられる。ストップボタン１７Ｌ，１７Ｃ，１７Ｒは、３つのリール３Ｌ，３Ｃ，３Ｒのそれぞれに対応づけられ、対応するリールの回転を停止するために設けられる。ストップボタン１７Ｌ，１７Ｃ，１７Ｒについては、個別に説明する場合にそれぞれ左ストップボタン１７Ｌ、中ストップボタン１７Ｃ、右ストップボタン１７Ｒと称する。

メダル払出口１８は、後述のメダル払出装置３４の駆動により排出されるメダルを外部に導く。メダル払出口１８から排出されたメダルは、メダル受皿１９に貯められる。ランプ（ＬＥＤ等）２０は、演出内容に応じた点消灯のパターンにて光を出力する。スピーカ用孔４８，４９，２２Ｌ，２２Ｒは、演出内容に応じた効果音や楽曲等の音を出力するために設けられている。

このパチスロ１には、フロントドア２ｂを閉じた状態でフロントドア２ｂをロック状態又はアンロック状態に切り替えるロック機構を備えている。このロック機構は、ドアキー穴１１Ｃにドアキー１１０を挿入して、ドアキー１１０を回転することにより操作されるようになっている。

ドアキー１１０がドアキー穴１１Ｃに挿入され、例えば、右回転されることによりフロントドア２ｂが開閉可能になるとともに、左回転されることにより後述の主制御回路６０（図３参照）等が電気的にリセットされるようになっている。すなわち、ドアキー１１０は、ロック機構の操作の他に、パチスロ１を電気的にリセットするリセット機能を有している。

［遊技機の内部構造］
図２は、本発明の一実施形態に係る遊技機の内部構造を示す斜視図である。キャビネット２ａ内部の上側には、主制御回路６０（図３参照）を構成する主制御基板６Ａ（後述する主基板６Ａ、図２において図示せず図６参照）が配設されている。主制御回路６０は、内部当籤役の決定、リール３Ｌ，３Ｃ，３Ｒの回転及び停止、入賞の有無の判定といった、パチスロ１における遊技の主な流れを制御する回路である。主制御回路６０の具体的な構成は後述する。

キャビネット２ａの内部の中央には、３つのリール３Ｌ，３Ｃ，３Ｒが設けられている。なお、図２では、各リール３Ｌ，３Ｃ，３Ｒからシート材を取り除いてリール本体を露出させた状態を示している。３つのリール３Ｌ，３Ｃ，３Ｒには、所定の減速比をもったギアを介してステッピングモータ５０Ｌ，５０Ｃ，５０Ｒ（図３参照）が接続されている。

キャビネット２ａ内部を正面から見て、右リール３Ｒの右側には、設定用鍵型スイッチ及び外部集中端子板（図示せず）が配設されている。設定用鍵型スイッチは、パチスロ１の設定を変更もしくは確認を行うときに設定キーを用いて使用する。外部集中端子板は、キャビネット２ａの側板に取り付けられている。この外部集中端子板は、メダル投入信号、メダル払出信号及びセキュリティ信号などの信号をパチスロ１の外部へ出力するために設けられている。

キャビネット２ａの内部の下方には、多量のメダルを収容可能で、それらを１枚ずつ排出可能な構造を有するメダル払出装置（以下、ホッパー装置）３４が設けられている。このホッパー装置３４は、貯留されたメダルが例えば５０枚を超えたとき、又は精算ボタンが押圧されてメダルの精算を行うときに、メダルを払い出す。ホッパー装置３４によって払い出されたメダルは、メダル払出口１８（図２参照）から排出される。

キャビネット２ａ内部を正面から見て、ホッパー装置３４の右側には、ホッパー装置３４から溢れ出たメダルを収納するメダル補助庫３５が配設されている。また、キャビネット２ａ内部を正面から見て、ホッパー装置３４の左側には、パチスロ１が有する各装置に対して必要な電力を供給するための電源装置３６が設けられている。また、ホッパー装置３４と３つのリール３Ｌ，３Ｃ，３Ｒとの間には、サブスピーカ３７が配設されている。

フロントドア２ｂの裏面における上側には、副制御基板７Ａ（後述する副基板７Ａ、図２において図示せず図６参照）を収容する副制御基板ケース４２が配設されている。副制御基板７Ａは、副制御基板ケース４２を介してキャビネット２ａの内部の主制御基板６Ａに対向している。この副制御基板７Ａは、副制御回路７０（図３及び図４参照）を構成する。副制御基板７Ａは、主制御基板６Ａと光ファイバーケーブル（図示せず）を介して接続されている。副制御回路７０は、映像の表示等による演出の実行を制御する回路である。副制御回路７０の具体的な構成は後述する。

フロントドア２ｂの裏面側の適部には、ＬＥＤ基板４５Ａ，４５Ｂ，４５ＣやサウンドＩ／Ｏ基板４６が配設されている。ＬＥＤ基板４５Ａ，４５Ｂ，４５Ｃは、副制御回路７０の制御により実行される演出に応じて、ランプ（ＬＥＤ等）２０による点滅パターンを表示制御する。サウンドＩ／Ｏ基板４６は、後述するスピーカ４８Ｌ，４８Ｒ，４９Ｌ，４９Ｒ（４８，４９）への音声の出力を行う。

サウンドＩ／Ｏ基板４６の下側には、遊技動作表示基板（図示せず）が配設されている。この遊技動作表示基板は、メダルの投入を受け付けるとき、３つのリール３Ｌ，３Ｃ，３Ｒが回動可能なとき及び再遊技を行うときに、投入されたメダルの枚数を７セグ表示器６に表示させるための基板である。

サウンドＩ／Ｏ基板４６の左側及び右側には、上部スピーカ４８Ｌ，４８Ｒ（４８）が配設されている。そして、フロントドア２ｂの裏面における下側には、下部スピーカ４９Ｌ，４９Ｒ（４９）が配設されている。上部スピーカ４８Ｌ，４８Ｒは、それぞれスピーカ用孔４８，４９に対向しており、下部スピーカ４９Ｌ，４９Ｒは、それぞれスピーカ用孔２２Ｌ，２２Ｒに対向している。

上部スピーカ４８Ｒと下部スピーカ４９Ｒとの間には、セレクタ５１と、ドア開閉監視スイッチ５２が配設されている。セレクタ５１は、メダルの材質や形状等が適正であるか否かを選別する装置であり、メダル投入口１１に受け入れられた適正なメダルをホッパー装置３４へ案内する。セレクタ５１内においてメダルが通過する経路上には、適正なメダルが通過したことを検出するメダルセンサ（図示せず）が設けられている。

ドア開閉監視スイッチ５２は、フロントドア２ｂを裏面側から見て、セレクタ５１の左側に配置されている。このドア開閉監視スイッチ５２は、パチスロ１の外部へ、フロントドア２ｂの開閉を報知するためのセキュリティ信号を出力する。

フロントドア２ｂを裏面側から見て、セレクタ５１の右側には、ドア中継基板５３が配設されている。このドア中継基板５３は、主制御基板６Ａと、各種のボタンやスイッチ、副制御基板７Ａ、遊技動作表示基板、及びセレクタ５１との配線を中継する基板である。なお、各種のボタン及びスイッチとしては、例えば、最大ＢＥＴボタン１２、精算ボタン（Ｃ／Ｐボタン）１４、ドア開閉監視スイッチ５２、後述する最大ＢＥＴスイッチ１３Ｓ及びスタートスイッチ６Ｓ等を挙げることができる。

ドア中継基板５３の下側には、２４ｈドア開閉監視ユニット（図示せず）が配設されている。この２４ｈドア開閉監視ユニットは、フロントドア２ｂの開閉の履歴を保存する。また、フロントドア２ｂを開放したとき、又はセレクタ５１を取り外したときに、液晶表示装置１０にエラー表示を行うための信号を副制御基板７Ａ（副制御回路７０）に出力する。

次に、図３〜９を参照して、パチスロ１の電気的な構成及び通信機能に係る構成について説明する。図３は、主制御回路の構成を示すブロック図である。図４は、副制御回路の構成を示すブロック図である。図５は、通信ＬＳＩの構成を示すブロック図である。図６は、主基板と副基板との接続形態を示す模式図である。図７は、通信ＬＳＩにおけるＡＥＳ回路を示す模式図である。図８及び図９は、データの流れを示す説明図である。

［主制御回路の構成］
主制御回路６０は、内部当籤役の決定やリールの回転制御等一連の遊技の進行を制御する。主制御回路６０は、主基板６（図６参照）上に配置されたマイクロコンピュータ６００を主たる構成要素とし、これに乱数サンプリングのための回路を加えて構成されている。マイクロコンピュータ６００は、メインＣＰＵ６０１、メインＲＯＭ６０２、及びメインＲＡＭ６０３により構成される。

メインＣＰＵ６０１には、クロックパルス発生回路６０４、分周器６０５、乱数発生器６０６、及びサンプリング回路６０７が接続されている。

メインＣＰＵ６０１は、乱数値と後述する内部抽籤テーブルとに基づいて内部当籤役を決定し、当該内部当籤役と停止操作が検出されたタイミングとに基づいて、リール３Ｌ，３Ｃ，３Ｒの回転を停止させる。メインＣＰＵ６０１は、リール３Ｌ，３Ｃ，３Ｒの回転を停止させた際に、図柄表示領域４Ｌ，４Ｃ，４Ｒに表示された図柄の組合せに基づいて、役が成立したか否かを判別し、役が成立（入賞）している場合に、当該成立した役に応じてメダルを払い出す等の利益を遊技者に付与する。

クロックパルス発生回路６０４および分周器６０５は、基準クロックパルスを発生する。乱数発生器６０６は、「０」〜「６５５３５」の範囲の乱数を発生する。サンプリング回路６０７は、乱数発生器６０６により発生された乱数から１つの乱数値を抽出（サンプリング）する。

メインＣＰＵ６０１は、抽出した乱数値を後述のメインＲＡＭ６０３の乱数値記憶領域に記憶させる。そして、メインＣＰＵ６０１は、遊技毎にメインＲＡＭ６０３の乱数値記憶領域に記憶された乱数値に基づいて、後述の内部抽籤処理において内部当籤役の決定を行う。

なお、乱数サンプリングのための手段としては、マイクロコンピュータ６００内で、すなわちメインＣＰＵ６０１の動作プログラム上で、乱数サンプリングを実行するようにしてもよい。その場合、乱数発生器６０６およびサンプリング回路６０７は省略可能である。あるいは、乱数サンプリング動作のバックアップ用として残しておくことも可能である。

メインＲＯＭ６０２には、メインＣＰＵ６０１の処理に係るプログラム、各種テーブル等が記憶されている。

メインＲＡＭ６０３には、メインＣＰＵ６０１の処理により得られる種々の情報がセットされる。例えば、抽出した乱数値、遊技状態、内部当籤役、払出枚数、ボーナス持越状況、設定値等を特定する情報、各種カウンタおよびフラグがセットされる。これらの情報の一部は、コマンドとして副制御回路７０に送信される。

マイクロコンピュータ６００からの制御信号により動作が制御される主要な周辺装置等としては、メダル払出装置（ホッパー装置）３４、ステッピングモータ５０Ｌ，５０Ｃ，５０Ｒ等がある。これらのアクチュエータとメインＣＰＵ６０１との間の信号の授受は、バス６０Ａを介して行われる。

バス６０Ａには、メインＣＰＵ６０１から出力される制御信号を受けて、前述の各周辺装置等の動作を制御するための各回路が接続されている。各回路としては、モータ駆動回路３９、表示部駆動回路３４０、及びホッパー駆動回路３４１がある。

モータ駆動回路３９は、ステッピングモータ５０Ｌ，５０Ｃ，５０Ｒを駆動制御する。これにより、リール３Ｌ，３Ｃ，３Ｒの回転や停止が行われる。

表示部駆動回路３４０は、７セグ表示器６を表示制御する。これにより、７セグ表示器６に払出枚数やクレジット枚数等が表示される。

ホッパー駆動回路３４１は、ホッパー装置３４を駆動制御する。これにより、ホッパー装置３４に収容されたメダルの払い出しが行われる。

また、バス６０Ａには、前述の各回路および各周辺装置等に制御信号を出力する契機となる入力信号を発生する各スイッチおよび各回路が接続されている。各スイッチおよび各回路としては、スタートスイッチ６Ｓ、ストップスイッチ７ＬＳ，７ＣＳ，７ＲＳ、最大ＢＥＴスイッチ１３Ｓ、精算スイッチ（Ｃ／Ｐスイッチ）１４Ｓ、メダルセンサ２２Ｓ、リール位置検出回路５０、払出完了信号回路３４２がある。なお、ストップスイッチ７ＬＳ，７ＣＳ，７ＲＳを総称してストップスイッチ７Ｓと称する。

スタートスイッチ６Ｓは、スタートレバー１６に対する遊技者の開始操作を検出し、遊技の開始を指令する開始信号をマイクロコンピュータ６００に出力する。

ストップスイッチ７ＬＳ，７ＣＳ，７ＲＳは、それぞれストップボタン７Ｌ，７Ｃ，７Ｒに対する遊技者の停止操作を検出し、検出したストップボタン７Ｌ，７Ｃ，７Ｒに対応するリール３Ｌ，３Ｃ，３Ｒの回転の停止を指令する停止信号をマイクロコンピュータ６００に出力する。

最大ＢＥＴスイッチ１３Ｓは、最大ＢＥＴボタン１２に対する遊技者の投入操作（押下操作）を検出し、クレジットされたメダルからのメダルの投入を指令する信号をマイクロコンピュータ６００に出力する。

精算スイッチ１４Ｓは、精算ボタン１４に対する遊技者の切り替え操作を検出し、クレジットモードまたは払出モードを切り替えるための信号をマイクロコンピュータ６００に出力する。また、クレジットモードから払出モードに切り替えられた場合、パチスロ１にクレジットされているメダルの払い出しを指令する信号をマイクロコンピュータ６００に出力する。

メダルセンサ２２Ｓは、遊技者の投入操作によりメダル投入口１１に投入されたメダルを検出し、メダルが投入されたことを示す信号をマイクロコンピュータ６００に出力する。

リール位置検出回路５０は、リール回転センサ（図示せず）からのパルス信号を検出し、各リール３Ｌ，３Ｃ，３Ｒ上の図柄の位置を検出するための信号を発生する。

払出完了信号回路３４２は、メダル検出部３４Ｓにより検出されたメダルの枚数（すなわちホッパー装置３４から払い出されたメダルの枚数）が指定された枚数に達した際に、メダルの払い出しが完了したことを示すための信号を発生する。

さらに、主制御回路６０には、副制御回路７０に対してコマンド等の情報を送信するための主基板通信ＬＳＩ６１０が接続されている。主基板通信ＬＳＩ６１０は、マイクロコンピュータ６００とともに主制御回路６０を構成する要素として主基板６Ａ（図６参照）に搭載されている。主基板通信ＬＳＩ６１０の出力ポートは、光伝送路としての光ファイバーケーブル（図示せず）を介して副制御回路７０に接続されている。マイクロコンピュータ６００（メインＣＰＵ６０１）は、主基板通信ＬＳＩ６１０を通じて各種のコマンド等を副制御回路７０に送信する。なお、本実施形態のメインＣＰＵ６０１には、ＵＡＲＴ６０１Ａが内蔵されており、メインＣＰＵ６０１は、ＵＡＲＴ６０１Ａを通じて主基板通信ＬＳＩ６１０に情報を送信可能とされる（図６参照）。このような主基板通信ＬＳＩ６１０やＵＡＲＴ６０１Ａの詳細については、後述する。

副制御回路７０は、後述するスタートコマンド等を含む主制御回路６０から送信された各種のコマンドに基づいて演出データの決定や実行等の各種の処理を行う。副制御回路７０が主制御回路６０へコマンドや情報等を送信することはなく、主制御回路６０から副制御回路７０に向けて単方向（片方向）で通信が行われる。

副制御回路７０からの制御信号により動作が制御される主要な周辺装置等としては、液晶表示領域１０Ａに画像を表示させる表示手段としての液晶表示装置１０、スピーカ４８，４９、及びランプ２０等がある。副制御回路７０は、決定した演出データに基づいて、液晶表示装置１０に表示される画像の決定とその表示、各種のランプ２０の発光パターンの決定と出力、スピーカ４８，４９から出力する演出音や効果音の決定と出力等の制御を行う。この副制御回路７０の詳細については、後述する。

パチスロ１では、メダルの投入を条件に、遊技者のスタートレバー１６に対する操作によって、スタートスイッチ６Ｓから遊技を開始する信号が出力されると、モータ駆動回路３９に制御信号が出力され、ステッピングモータ５０Ｌ，５０Ｃ，５０Ｒの駆動制御（例えば、各相への励磁等）によりリール３Ｌ，３Ｃ，３Ｒの回転が開始される。この際、ステッピングモータ５０Ｌ，５０Ｃ，５０Ｒに出力されるパルスの数が計数され、その計数値は、パルスカウンタとしてメインＲＡＭ６０３の所定の領域にセットされる。パチスロ１では、「１６」のパルスが出力されると、リール３Ｌ，３Ｃ，３Ｒが図柄１つ分移動する。移動した図柄の数は計数され、その計数値は、図柄カウンタとしてメインＲＡＭ６０３の所定の領域にセットされる。つまり、パルスカウンタにより「１６」のパルスが計数されるごとに、図柄カウンタが「１」ずつ更新される。なお、図柄カウンタの値が示す図柄位置の図柄（図１０参照）がセンターライン８上に位置している図柄に対応する。例えば、左リール３Ｌの図柄カウンタが「０」である場合には、図１０（ａ）に示す図柄配置テーブルの図柄位置「０」のベルがセンターライン８上に位置している。

また、リール３Ｌ，３Ｃ，３Ｒからは、１回転毎にリールインデックスが得られ、リールインデックスは、リール位置検出回路５０を介してメインＣＰＵ６０１に出力される。リールインデックスの出力により、メインＲＡＭ６０３にセットされているパルスカウンタや図柄カウンタが「０」にクリアされる。このようにして、各リール３Ｌ，３Ｃ，３Ｒについて１回転の範囲内における図柄位置が特定される。なお、リールの回転により各図柄が１図柄分移動する距離を１コマという。すなわち、図柄が１コマ移動することは、図柄カウンタが「１」更新されることに対応する。

リール３Ｌ，３Ｃ，３Ｒの回転位置とリール外周面上に描かれた図柄とを対応付けるために、メインＲＯＭ６０２には、図柄配置テーブル（図１０（ａ）参照）が記憶されている。この図柄配置テーブルは、前述のリールインデックスが出力される位置を基準として、各リール３Ｌ，３Ｃ，３Ｒの一定の回転ピッチ毎に順次付与される、「００」から「２０」までのコードナンバーと、それぞれのコードナンバー毎に対応して設けられた図柄の種類を識別する図柄コードとを対応付けている。

また、スタートスイッチ６Ｓから開始信号が出力されると、乱数発生器６０６やサンプリング回路６０７により乱数値が抽出される。パチスロ１では、乱数値が抽出されると、メインＲＡＭ６０３の乱数値記憶領域に記憶される。そして、乱数値記憶領域に記憶された乱数値に基づいて内部当籤役が決定される。

リール３Ｌ，３Ｃ，３Ｒが定速回転に達した後、停止操作によりストップスイッチ７ＬＳ，７ＣＳ，７ＲＳから停止信号が出力されると、出力された停止信号および決定された内部当籤役に基づいて、リール３Ｌ，３Ｃ，３Ｒを停止制御する制御信号がモータ駆動回路３９に出力される。モータ駆動回路３９は、ステッピングモータ５０Ｌ，５０Ｃ，５０Ｒを駆動制御し、リール３Ｌ，３Ｃ，３Ｒの回転を停止させる。

メインＣＰＵ６０１は、停止操作が行われた時点から内部当籤役の成立に係る図柄を最大滑りコマ数分、すなわち、４コマ分引き込んでリール３Ｌ，３Ｃ，３Ｒの回転を停止させる。具体的に、メインＣＰＵ６０１は、ストップスイッチ７ＬＳ，７ＣＳ，７ＲＳにより停止操作の検出が行われた後、４コマ以内に内部当籤役の成立に係る図柄が存在するか否かを判別し、４コマ以内に内部当籤役の成立に係る図柄が存在する場合に、当該図柄を有効ライン上に停止表示されるように滑りコマ数を決定し、該当するリールを停止させる。また、メインＣＰＵ６０１は、内部当籤役として複数の役を決定した場合において、４コマ以内に内部当籤役の成立に係る図柄が複数存在する場合には、より優先順位の高い内部当籤役に係る図柄を有効ライン上に停止表示させるように滑りコマ数を決定する。

なお、基本的には、優先順位１位（優先度が最も高い）は、リプレイに係る図柄の組合せであり、優先順位２位は、小役に係る図柄の組合せである。次いで、優先順位３位は、ボーナスに係る図柄の組合せである。また、ストップスイッチ７ＬＳ，７ＣＳ，７ＲＳにより停止操作の検出された際、該当するリール３Ｌ，３Ｃ，３Ｒの図柄カウンタに対応する図柄位置、すなわち、リールＬ，３Ｃ，３Ｒの回転の停止が開始される図柄位置を「停止開始位置」といい、当該停止開始位置に決定した滑りコマ数（数値範囲「０」〜「４」）を加算した図柄位置、すなわち、リール３Ｌ，３Ｃ，３Ｒの回転を停止させる図柄位置を「停止予定位置」という。滑りコマ数は、ストップスイッチ７ＬＳ，７ＣＳ，７ＲＳにより停止操作が検出されてから対応するリール３Ｌ，３Ｃ，３Ｒの回転が停止するまでのリール３Ｌ，３Ｃ，３Ｒの回転量であり、本実施形態においては、例えば最大滑りコマ数を「４」と規定している。

全てのリール３Ｌ，３Ｃ，３Ｒの回転が停止すると、メインＣＰＵ６０１は、センターライン８を含む有効ライン上に表示された図柄の組合せに基づいて表示役の検索処理、すなわち役の成立・不成立の判定処理を行う。表示役の検索は、メインＲＯＭ６０２に記憶された後述の図柄組合せテーブル（図１１参照）に基づいて行われる。この図柄組合せテーブルでは、表示役に係る図柄の組合せと、対応する配当とが設定されている。

表示役の検索により、入賞に係る図柄の組合せが表示されたと判別されると、ホッパー駆動回路３４１に制御信号が出力され、ホッパー装置３４の駆動によりメダルの払い出しが行われる。この際、メダル検出部３４Ｓは、ホッパー装置３４から払い出されるメダルの枚数を計数し、その計数値が指定された数に達すると、払出完了信号回路３４２によりメダル払い出しの完了を示す信号が出力される。これにより、ホッパー駆動回路３４１に制御信号が出力され、ホッパー装置３４の駆動が停止される。

なお、精算スイッチ１４Ｓにより、クレジットモードに切り替えられている場合には、入賞に係る図柄の組合せが表示されたと判別されると、入賞に係る図柄の組合せに応じた払出枚数をメインＲＡＭ６０３のクレジットカウンタに加算する。また、副制御回路７０には、払い出されたメダルの枚数に関する情報が送信され、これに基づいて液晶表示装置１０の液晶表示領域１０Ａには、メダルの払出枚数および更新されたクレジット枚数が表示される。ここで、入賞に係る図柄の組合せが表示された場合に行われる、メダルの払い出し又はクレジットを総称して単に「払い出し」という場合がある。

［副制御回路の構成］
副制御回路７０は、映像、音、光等を用いた遊技に関する演出を行うための制御を行う。副制御回路７０は、主制御回路６０から送信される各種のコマンド等に基づいて、演出データを決定して各種演出処理を行う。副制御回路７０は、処理手段としてのサブＣＰＵ７０１、サブＲＯＭ７０２、記憶手段としてのサブＲＡＭ７０３、レンダリングプロセッサ７０４、描画用ＲＡＭ７０５（フレームバッファ７０６を含む）、ドライバ７０７、ＤＳＰ７０８、Ａ／Ｄ変換器７０９Ａ、アンプ７０９Ｂ、オーディオＲＡＭ７０９Ｃ、及び通信手段としての副基板通信ＬＳＩ７１０を有する。

サブＣＰＵ７０１は、サブＲＯＭ７０２に記憶されているプログラムに基づいて、液晶表示装置１０の表示制御、スピーカ４８，４９の出力制御、ランプ２０の発光制御等を行う。具体的に、サブＣＰＵ７０１は、主制御回路６０から各種のコマンド等を受信し、受信したコマンドに含まれる各種情報をサブＲＡＭ７０３に記憶させる。なお、主制御回路６０からは、あらゆる情報がコマンドにより送信され、副制御回路７０は、受信したコマンドに基づいて主制御回路６０の状態を逐一判断することができる。サブＣＰＵ７０１は、サブＲＡＭ７０３に記憶させた遊技状態情報、内部当籤役情報等を参照しながら、プログラムを実行することにより、液晶表示装置１０、スピーカ４８，４９、及びランプ２０等の演出装置に行わせる演出の内容を決定する。サブＣＰＵ７０１は、決定した演出データに基づいて、レンダリングプロセッサ７０４を介して液晶表示装置１０を制御し、スピーカ４８，４９から出力させる音と、各種ランプ２０の発光を制御する。

また、サブＣＰＵ７０１は、サブＲＯＭ７０２に記憶されている乱数取得プログラムを実行することにより、演出データ等を決定する際に用いる乱数値を取得する。ただし、主制御回路６０と同様に乱数発生器およびサンプリング回路を副制御回路７０内に設ける場合には、当該処理は不要である。

サブＲＯＭ７０２は、サブＣＰＵ７０１が実行するプログラムを記憶するプログラム記憶領域と、各種テーブル等を記憶するデータ記憶領域を有する。プログラム記憶領域は、オペレーティングシステム、デバイスドライバ、主制御回路６０との通信に係る各種の処理、演出の内容を決定するための演出登録タスク等を記憶する。一方、データ記憶領域は、演出抽籤テーブル等を記憶するテーブル記憶領域、キャラクタオブジェクトデータといったアニメーションデータ等を記憶する描画制御データ記憶領域、ＢＧＭや効果音といった音データ等を記憶する音声制御データ記憶領域、光の点灯パターン等を記憶するＬＥＤ制御データ記憶領域等を有する。

サブＲＡＭ７０３は、図４２に示すように、サブ制御ゲームデータ領域７０３ａと、サブ制御ゲームデータサム値領域７０３ｂと、ワーク領域７０３ｃと、エラー情報履歴格納領域７０３ｄと、通信ログ収集領域７０３ｅと、通信エラー保存領域７０３ｆとを備える。

サブ制御ゲームデータ領域７０３ａは、遊技の進行に関するゲームデータのうちでサブＲＡＭ７０３に記憶されるデータを記憶するようになっている。サブ制御ゲームデータサム値領域７０３ｂは、サブ制御ゲームデータ領域７０３ａに記憶されたゲームデータのチェックサム用のサム値を記憶するようになっている。ワーク領域７０３ｃは、各種処理におけるワークデータを記憶するようになっている。

サブ制御ゲームデータ領域７０３ａおよびワーク領域７０３ｃは、サブＣＰＵ７０１が各プログラムを実行する際に、作業用一時記憶手段として使用される。また、サブ制御ゲームデータ領域７０３ａは、例えば、主制御回路６０から送信されたコマンド、演出データ情報、遊技状態情報、内部当籤役情報、表示役情報、各種カウンタおよび各種フラグ等の情報を記憶するようになっている。

エラー情報履歴格納領域７０３ｄは、図４３（ａ）に示すように、後述する主基板通信処理（図２８参照）や通信ＬＳＩ受信データ解析処理（図２９参照）等により検出された全てのエラー情報を記憶するようになっている。エラー情報履歴格納領域７０３ｄでは、エラーコードが逐次記憶されることにより、エラー情報履歴が作成されるようになっている。エラー情報履歴格納領域７０３ｄでは、検出されたエラーがＣＯＭエラーとして記憶されるようになっている。

具体的には、図４３（ａ）に示すように、エラー情報履歴格納領域７０３ｄは、エラーコード（図中、ＥＲＲＯＲ ＣＯＤＥ）と、エラー発生日時（図中、「発生」）と、エラー解除日時（図中、「解除」）とを１組のエラー情報とし、１２８組のエラー情報を格納可能になっている。このように、エラー情報履歴格納領域７０３ｄでは、エラーコードが逐次記憶されることにより、エラー情報履歴が作成される。

エラーコードは、１バイトデータであり、その内容は、図４３（ｂ）に示すように、データ破壊エラー（図中、「サム異常」）や、通信に係る各種のエラー（図中、「主基板通信ＬＳＩ物理層エラー」、「主基板通信ＬＳＩサイズ不足」、「副基板通信ＬＳＩ物理層エラー」、「副基板通信ＬＳＩサイズ不足」、「副基板通信ＬＳＩ ＣＲＣエラー」、「サブＣＰＵ ＣＲＣエラー」、「サブＣＰＵ サイズ不足」）や、その他のエラーを含んでいる。エラー発生日時およびエラー解除日時は、いずれも２バイトデータの年、１バイトデータの月、１バイトデータの日、１バイトデータの時、１バイトデータの分、１バイトデータの秒から構成されている。

本実施形態においては、エラー情報履歴格納領域７０３ｄに格納されたエラー情報履歴を液晶表示装置１０に表示させるために次のような手順を一例として採用している。例えば、係員がドアキー１１０を右回転させると、フロントドア２ｂのロック機構が解除され、さらに設定キーを設定用鍵型スイッチに差し込んでオン操作すると、液晶表示領域１０Ａには、図３２に示すメニュー画面が表示される。そして、係員が画面上の操作キーを操作して、「エラー情報履歴」項目１００ａを選択することで、液晶表示領域１０Ａには、図３３に示すようなエラー情報履歴画面が表示される。また、係員がドアキーを左回転させるとエラーのリセットが行われ、その状態を一定時間、例えば５秒間以上保持することによっても、液晶表示領域１０Ａには、図３３に示すようなエラー情報履歴画面が表示されるようになっている。

図３５に示すように、通信ログ収集領域７０３ｅには、２５６のコマンドおよびパラメータのデータ組と、対応する１つのバッファインデックスとからなるデータ群が適宜数記憶され、それらがリングバッファとして機能するようになっている。図３６に示すように、通信エラー保存領域７０３ｆには、２５６のコマンドおよびパラメータのデータ組と、対応する１つのバッファインデックスとからなるデータ群が１０２４個記憶されている。また、通信エラー保存領域７０３ｆには、１０２４のバッファインデックスのうちのどのバッファインデックスが選択されているかを示すバッファ選択インデックスが１つ設けられている。図３５に示す通信ログ収集領域７０３ｅ及び図３６に示す通信エラー保存領域７０３ｆでは、コマンドは１文字データからなるとともに、パラメータは２文字データからなるものとしている。

サブＣＰＵ７０１は、受信ログ（以下、通信ログともいう）に関する情報を収集して、通信ログ収集領域７０３ｅに通信ログを一時的に保存する。さらに、サブＣＰＵ７０１は、通信に関するエラーを検出した場合に、通信エラー保存領域７０３ｆに通信エラーに関する通信ログ（以下、通信エラーログという）を１０２４個まで保存するようになっている。

図３４には、コマンドの種別とパラメータとの例を示す。同図中の数値は、データの文字数であり、１文字のデータはコマンド種別、２文字のデータは直前のコマンドに対するパラメータをそれぞれ示す。本実施形態において、受信コマンドの数値範囲は、図３４に示すように、０１Ｈ〜１０Ｈとなっている。

図４に示すように、サブＣＰＵ７０１には、主制御回路６０から送信されたコマンド等のデータを受信するための副基板通信ＬＳＩ７１０が接続されている。副基板通信ＬＳＩ７１０は、副制御回路７０を構成する要素として副基板７Ａ（図６参照）に搭載されている。副基板通信ＬＳＩ７１０は、光伝送路としての光ファイバーケーブル（図示せず）を介して主制御回路６０における主基板通信ＬＳＩ６１０に接続されている。サブＣＰＵ７０１は、副基板通信ＬＳＩ７１０を通じて主制御回路６０から送信された各種のコマンド等を受信する。なお、本実施形態のサブＣＰＵ７０１には、ＵＡＲＴ７０１Ａが内蔵されており、サブＣＰＵ７０１は、ＵＡＲＴ７０１Ａを通じて副基板通信ＬＳＩ７１０との間でデータを送受信可能とされる（図６参照）。このような副基板通信ＬＳＩ７１０やＵＡＲＴ７０１Ａの詳細については、後述する。

レンダリングプロセッサ７０４は、サブＣＰＵ７０１からの画像表示コマンド等に基づいて、液晶表示装置１０に画像を表示させるための処理を行う。レンダリングプロセッサ７０４が行う処理に必要なデータは、起動時に描画用ＲＡＭ７０５に展開される。レンダリングプロセッサ７０４は、描画用ＲＡＭ７０５に展開されている画像データを後方に位置する背景画像から前方に位置する画像まで順に重ね合わせて画像データを生成し、ドライバ７０７を介して液晶表示装置１０に供給する。その結果、サブＣＰＵ７０１により決定された演出データに応じた画像が液晶表示装置１０によって液晶表示領域１０Ａに表示される。

描画用ＲＡＭ７０５は、書込画像データ領域と表示画像データ領域の２つのフレームバッファ７０６を有する。書込画像データ領域は、レンダリングプロセッサ７０４が表示画像を生成した画像データを格納し、表示画像データ領域は、液晶表示装置１０に表示させる画像データを格納する。レンダリングプロセッサ７０４は、これらのフレームバッファを交互に切り替える（すなわち、バンクを切り替える）ことにより、順次、画像データを液晶表示装置１０に表示させる。

ＤＳＰ７０８は、サブＣＰＵ７０１が演出データに基づいて選択するデジタル形式の音データに基づいてサウンドデータを生成する。オーディオＲＡＭ７０９Ｃは、サウンドデータを一時的に記憶し、オーディオバッファとして用いられる。Ａ／Ｄ変換器７０９Ａは、ＤＳＰ７０８からのサウンドデータを、アナログ形式の音データに変換してアンプ７０９Ｂに出力する。アンプ７０９Ｂは、Ａ／Ｄ変換器７０９Ａからのアナログ形式の音データを音量調整用ツマミ（図示せず）により調節された音量に基づいて増幅させ、スピーカ４８，４９に出力する。その結果、サブＣＰＵ７０１により決定された演出データに応じた音が、スピーカ４８，４９から出力される。

［通信ＬＳＩの構成］
図５は、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０の構成を示している。主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０は、同一の構成要素を有するものである。以下、主基板通信ＬＳＩ６１０と副基板通信ＬＳＩ７１０とに共通する各構成要素の機能を主として説明するとともに、主基板通信ＬＳＩ６１０と副基板通信ＬＳＩ７１０とで各構成要素の機能が異なる点については、主基板通信ＬＳＩ６１０と副基板通信ＬＳＩ７１０とで適宜区別して説明する。

図５に示すように、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０は、専用コントローラ６１１，７１１、設定レジスタ６１２，７１２、キャッシュメモリ６１３，７１３、ＡＥＳ（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）回路６１４，７１４、第１ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）６１５，７１５、第２ＵＡＲＴ６１６，７１６、第１ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）６１７，７１７、第２ＳＰＩ（図示せず）、第１〜４マンチェスター回路６１８〜６２１，７１８〜７２１、及びクロック・リセット制御回路６２２，７２２を構成要素として有する。これらの構成要素は、内部バス６２３，７２３を介して相互に接続されている。第１ＵＡＲＴ６１５，７１５及び第１マンチェスター回路６１８，７１８は、互いに接続されており、第２ＵＡＲＴ６１６，７１６及び第２マンチェスター回路６１９，７１９も、互いに接続されている。このような主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０は、例えばＡＳＩＣにより構成される。

専用コントローラ６１１，７１１は、送信及び受信に係る全般的な制御を行う。例えば、専用コントローラ６１１，７１１は、例えばハードウェアタイマとして機能し、送受信時にタイムアウト処理を行う。設定レジスタ６１２，７１２は、不揮発性メモリと同等の機能をもつ記憶回路である。設定レジスタ６１２，７１２には、後述のＡＥＳ回路６１４，７１４で使用される暗号化キーや通信仕様に係る設定データ等が格納される。設定レジスタ６１２，７１２には、例えば基板実装時において１回に限り後述の第２ＳＰＩを通じてデータが書き込み可能である。キャッシュメモリ６１３，７１３は、主にバッファとして用いられる。例えば、キャッシュメモリ６１３，７１３には、送受信に係るデータが一時記憶される。クロック・リセット制御回路６２２，７２２は、発振器（ＯＳＣ：Ｏｓｃｉｌｌａｔｏｒ）や外部リセットによる入力信号に基づいてクロック信号やリセット信号を生成し、送受信のタイミングやリセット動作を制御する。

ＡＥＳ回路６１４，７１４は、共通鍵ブロック暗号方式によりデータの暗号化及び復号化を行う。ＡＥＳ回路６１４，７１４は、ＡＥＳ暗号化アルゴリズムに基づく機能ブロックと、ＡＥＳ暗号化アルゴリズムの逆関数であるＡＥＳ復号化アルゴリズムに基づく機能ブロックとをハードウェア構成として備えている。ＡＥＳ暗号化アルゴリズムは、共通鍵を使って平文データを暗号化し、ＡＥＳ復号化アルゴリズムは、同じ共通鍵を使って暗号化したデータを元の平文データに戻すようになっている。

ここで、ＡＥＳ暗号化アルゴリズムは、共通鍵暗号方式の代表的な暗号化アルゴリズムであり、鍵長が１２８ビット、１９２ビット、２５６ビットから選択可能であって、ブロック長が例えば１２８ビットのＳＰＮ（Ｓｕｂｓｔｉｔｕｔｉｏｎ Ｐｅｒｍｕｔａｔｉｏｎ Ｎｅｔｗｏｒｋ Ｓｔｒｕｃｔｕｒｅ）構造のブロック暗号である。ほとんどのブロック暗号は、実装コストを効率化するため、同一のラウンド関数を繰り返す繰返し暗号になっており、ＳＰＮ構造は、繰返し暗号の代表的な構成法である。また、ブロック暗号とは、共通鍵暗号の一種であり、固定長のデータを単位として処理する暗号の総称である。ちなみに、ビット単位やバイト単位で処理を行う暗号は、ストリーム暗号と称される。

図７は、ＡＥＳ回路６１４，７１４の構成を示す模式図である。同図に示すように、ＡＥＳ回路６１４，７１４は、所定ラウンド数の行列演算操作をステップ単位に繰り返し実行する機能ブロックにより構成される。ＡＥＳ回路６１４，７１４により繰り返し実行されるステップとしては、バイトサブステップ６１４Ａ，７１４Ａ、行シフトステップ６１４Ｂ，７１４Ｂ、列混合ステップ６１４Ｃ，７１４Ｃ、及び最終ステップとしてラウンド鍵追加ステップ６１４Ｄ，７１４Ｄがある。これらのステップが繰り返し実行される回数（ラウンド数）は、鍵長によって異なり、鍵長が１２８ビットでラウンド数１１、鍵長が１９２ビットでラウンド数１３、鍵長が２５６ビットでラウンド数１５となっている。ただし、いずれにおいても最終ラウンドにおいては、列混合ステップ６１４Ｃ，７１４Ｃは実行されない。

バイトサブステップ６１４Ａ，７１４Ａでは、最初に、固定長の入力データが例えば４行４列からなる１６個のバイトに区分され、各バイトがＳボックスによって置換される。Ｓボックスは、共通鍵ブロック暗号方式の基本的な関数をハードウェアにより実現したものであり、平文と暗号文の相関性（線形性）を壊すための仕組みを提供している。Ｓボックスは、差分暗号解読に対する耐性に優れており、また、線形暗号解読による近似を防止することにおいても優れている。

次に、行シフトステップ６１４Ｂ，７１４Ｂでは、行及び列からなるバイトのうちの各行が所定のアルゴリズムに基づいて行方向にシフトされる。このような行シフトステップ６１４Ｂ，７１４Ｂは、各行の異なるバイトがその他の行において対応するバイトと相互作用しないようにする仕組みを提供している。

次に、列混合ステップ６１４Ｃ，７１４Ｃでは、行シフトステップ６１４Ｂ，７１４Ｂを経た各列のバイトがガロア体演算に基づく行列により乗算される。このような列混合ステップ６１４Ｃ，７１４Ｃは、各列における各バイトが他のバイトに影響を与えるようにする仕組みを提供している。

次に、ラウンド鍵追加ステップ６１４Ｄ，７１４Ｄでは、設定レジスタ６１２，７１２に格納された暗号化キー（公開鍵）を所定のアルゴリズムに基づいて変換し、変換したデータがラウンド鍵として次のラウンドに渡される。そして、ラウンド鍵追加ステップ６１４Ｄ，７１４Ｄでは、ラウンドごとに異なるラウンド鍵と列混合ステップ６１４Ｃ，７１４Ｃあるいは行シフトステップ６１４Ｂ，７１４Ｂを経た各バイトとの排他的論理和がとられる。なお、ラウンド鍵に対してオリジナル鍵となる暗号化キー（公開鍵）やＡＥＳ回路６１４，７１４に関する設定データ等は、例えば基板実装時において１回に限り、後述の第２ＳＰＩを通じて設定レジスタ６１２，７１２に書き込まれる。

このようなＡＥＳ回路６１４，７１４によれば、上述したバイトサブステップ６１４Ａ，７１４Ａ、行シフトステップ６１４Ｂ，７１４Ｂ、列混合ステップ６１４Ｃ，７１４Ｃ、ラウンド鍵追加ステップ６１４Ｄ，７１４Ｄが所定ラウンド数繰り返し実行されることにより、暗号化されたデータが出力される。暗号化されたデータは、ＡＥＳ回路６１４，７１４によるＡＥＳ暗号化アルゴリズムとは逆のＡＥＳ復号化アルゴリズムにより元の平文データに変換される。これにより、主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へと送信されるデータは、ＡＥＳ暗号化されたデータとなって解読されにくい。すなわち、主基板通信ＬＳＩ６１０と副基板通信ＬＳＩ７１０との間の通信区間においては、ＡＥＳ暗号化により通信ゴトを十分に防止することができる。

第１ＵＡＲＴ６１５，７１５は、調歩同期方式によるシリアル信号をパラレル信号に変換したり、その逆方向の変換を行う回路である。第１ＵＡＲＴ６１５，７１５では、送受信のタイミングを計るための同期クロック信号線が不要とされる。第１ＵＡＲＴ６１５，７１５は、送受信時のエラー（物理層エラー）を検出する機能を有する。第１ＵＡＲＴ６１５，７１５は、専用コントローラ６１１，７１１にエラーが発生したことを伝える。

図３９に示すように、エラーの種類には、パリティエラー、オーバーランエラー、フレーミングエラー等がある。パリティエラーは、受信したデータのパリティビットに誤りがあるときに発生する。オーバーランエラーは、受信データバッファ（キャッシュメモリ６１３，７１３）に格納されたデータを専用コントローラ６１１，７１１が取り出さないうちに、次のデータを受信してしまったときに発生する。フレーミングエラーは、ストップビットを受信すべきタイミングで、ストップビットの論理値ではなかったときに発生する。

なお、第２ＵＡＲＴ６１６，７１６は、第１ＵＡＲＴ６１５，７１５と同様の機能を有するものであり、共通する機能についての説明は省略する。メインＣＰＵ６０１及びサブＣＰＵ７０１のそれぞれに内蔵されたＵＡＲＴ６０１Ａ及びＵＡＲＴ７０１Ａ（図６参照）も、第１ＵＡＲＴ６１５，７１５と同様の機能を有するものであり、共通する機能についての説明は省略する。

第１ＳＰＩ６１７，７１７は、同期方式によるシリアル通信用のインターフェース回路である。第１ＳＰＩ６１７，７１７は、非同期方式のシリアル通信に比べて高速にデータを送受信し得る。第１ＳＰＩ６１７，７１７には、複数のデバイスが接続可能である。本実施形態において、第１ＳＰＩ６１７，７１７は、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０の拡張機能として予備的に設けられている。なお、図示しない第２ＳＰＩは、第１ＳＰＩ６１７，７１７と同様の機能を有するものであり、共通する機能についての説明は省略する。本実施形態の第２ＳＰＩには、設定レジスタ６１２，７１２に対して暗号化キーや設定データ等を書き込む際に用いる専用端子が設けられている。すなわち、第２ＳＰＩは、暗号化キーや設定データ等の書き込みデバイス専用の接続回路として使用される。

第１マンチェスター回路６１８，７１８は、二相位相偏移変調（ＢＰＳＫ：Ｂｉｎａｒｙ Ｐｈａｓｅ−Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式によりデジタル形式のシリアルデータの変調（符号化）及び復調（復号化）を行う回路である。第１マンチェスター回路６１８，７１８は、連続する「０」又は「１」からなる比較的長いストリングが含まれない任意のビット列からなるシリアルデータを変調し、また、変調されたシリアルデータから元のビット列からなるデジタルデータを復調する。第１マンチェスター回路６１８，７１８は、変調の際に用いるクロックレートをシリアルデータ内に埋め込むことができる。基本的にマンチェスター変調方式では、デジタル入力値の「１」及び「０」からなるバイナリ状態を遷移として定義付け、シリアルデータとして入力される信号の立上りエッジと立下りエッジに対し、デジタル出力値としてロジックレベルの「０」と「１」、あるいはその逆のロジックレベルを割り当てることにより、変調されたシリアルデータを生成する。復調の際には、変調とは逆の手順で復調を行い、デジタル入力値としてロジックレベルの「０」と「１」に対して、出力すべき信号に立上りエッジと立下りエッジ、あるいはその逆の信号波形を形成することにより、復調されたシリアルデータを生成する。

なお、本実施形態においては、図５及び図６に具体的に示すように、第１マンチェスター回路６１８，７１８は、第１ＵＡＲＴ６１５，７１５と対をなし、この第１ＵＡＲＴ６１５，７１５を通じてデータを送受信し得るように構成されている。第２マンチェスター回路６１９，７１９、第３マンチェスター回路６２０，７２０、及び第４マンチェスター回路６２１，７２１は、第１マンチェスター回路６１８，７１８と同様の機能を有するものであり、共通する機能についての説明は省略する。また、本実施形態では、有線の光通信システム（主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０）に第１マンチェスター回路６１８，７１８を設けているが、マンチェスター回路は、一般的に無線伝送に適しているので、マンチェスター回路を含む無線通信システムを構築するようにしてもよい。

第２マンチェスター回路６１９，７１９は、第２ＵＡＲＴ６１６，７１６と対をなし、この第２ＵＡＲＴ６１６，７１６を通じてデータを送受信するように構成されている。第３マンチェスター回路６２０，７２０は、第１ＳＰＩ６１７，７１７を介する送受信用として設けられ、この第１ＳＰＩ６１７，７１７を通じてデータを送受信するように構成されている。第４マンチェスター回路６２１，７２１は、その他の回路と組み合わされずに独立したものとして設けられ、第４マンチェスター回路６２１，７２１単独でデータを送受信し得るように構成されている。

本実施形態においては、図８に具体的に示すように、主基板通信ＬＳＩ６１０の第２マンチェスター回路６１９は、主にマンチェスター変調回路として機能する一方、副基板通信ＬＳＩ７１０の第２マンチェスター回路７１９は、主にマンチェスター復調回路として機能する。変調回路としての第２マンチェスター回路６１９は、同期用のクロック信号８００ｃと入力されるシリアルデータ８００ｄとの排他的論理和をとり、その結果、変調されたシリアルデータ８００ｄ’を生成・出力する。復調回路としての第２マンチェスター回路７１９は、同期用のクロック信号８００ｃと変調されたシリアルデータ８００ｄ’とを入力としてこれらの排他的論理和をとり、その結果、復調された元のシリアルデータ８００ｄを生成・出力する。このような第２マンチェスター回路６１９，７１９は、デジタルデータを比較的安価に送受信することができる。

図６に模式的に示すように、本実施形態の主基板６Ａにおいては、メインＣＰＵ６０１からのコマンドを含むデータ（パケットデータ）が、ＵＡＲＴ６０１Ａから第１ＵＡＲＴ６１５に供給され、この第１ＵＡＲＴ６１５で後述する物理層エラーの検出等が行われた後、ＡＥＳ６１４で暗号化され、さらに第２ＵＡＲＴ６１６を通じて第２マンチェスター回路６１９に供給され、この第２マンチェスター回路６１９で変調されるように構成されている。このようにして変調されたデータは、コマンドを含むシリアルデータとされ、光ファイバーケーブルの端子部に相当する光リンク６３０及び光ファイバーケーブルを通じて副基板７Ａへと送信される。

副基板７Ａにおいては、主基板６Ａから送信されたコマンドを含むシリアルデータが、光ファイバーケーブル及びその端子部に相当する光リンク７３０を通じて第２マンチェスター回路７１９に供給され、この第２マンチェスター回路７１９で復調された後、第２ＵＡＲＴ７１６を通じてＡＥＳ７１４に供給され、さらにＡＥＳ７１４において復号化された後、第１ＵＡＲＴ７１５を通じてＵＡＲＴ７０１Ａに供給されることにより、サブＣＰＵ７０１がメインＣＰＵ６０１からのコマンドを受信し得るようになっている。

また、図９に示すように、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０へと送信されるデータは、８Ｂｙｔｅの平文からなるパケットデータであり、その際の通信速度（ボーレート）は、１９２００ｂｐｓとされる。これは、メインＣＰＵ６０１及び主基板通信ＬＳＩ６１０間の通信仕様、具体的には、メインＣＰＵ６０１の処理スペックに応じて設計された通信仕様に準拠するものである。主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へと送信されるデータは、マンチェスター変調及び暗号化された１６Ｂｙｔｅのデータであり、その際の通信速度は、１１５２００ｂｐｓとされる。これは、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０間の通信仕様、具体的には、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０、並びにサブＣＰＵ７０１の処理スペックに応じて設計された通信仕様に準拠するものである。副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと送信されるデータは、マンチェスター復調及びＡＥＳ復号化された１６Ｂｙｔｅの平文データであり、その際の通信速度は、１１５２００ｂｐｓとされる。これは、副基板通信ＬＳＩ７１０及びサブＣＰＵ７０１間の通信仕様、具体的には、サブＣＰＵ７０１のスペックに応じて設計された通信仕様に準拠するものである。

［通信データの内容］
図３７〜４１は、送受信に係る通信データの内容を示す説明図である。以下、図３７〜４１を参照して通信データについて説明する。

図３７に示すように、主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へと送信される外部通信データは、Ｄ０〜Ｄ１５のバイト単位の番号（バイトナンバー）で区分けされた１６Ｂｙｔｅ固定長のデータフレームからなる。

外部通信データのバイトナンバーＤ０，Ｄ１には、パケット受信番号が割り当てられる。パケット受信番号は、０〜６５５３５の値が割り当て可能であり、１パケット受信あるいは受信中タイムアウトにより加算（インクリメント）される。１パケット受信とは、メインＣＰＵ６０１から例えば１Ｂｙｔｅのパケット単位（伝送単位）で送信されるデータを受信したことを意味する。受信中タイムアウトとは、パケット単位の１個分のデータが例えば１Ｂｙｔｅである場合、１Ｂｙｔｅ未満のデータしか受信していない状況でタイムアウトが発生したことを意味する。

外部通信データのバイトナンバーＤ２〜Ｄ９には、メインＣＰＵ６０１から送信されたパケットデータが割り当てられる。パケットデータは、メインＣＰＵ６０１からサブＣＰＵ７０１へと送信されるコマンドに相当する。パケットデータは、通信仕様に基づいて８Ｂｙｔｅ固定長と定められている。

外部通信データのバイトナンバーＤ１０，Ｄ１１には、主基板通信ＬＳＩ６１０に関連する通信情報が割り当てられる。具体的にいうと、バイトナンバーＤ１０には、主基板通信ＬＳＩ６１０から送信されるパケットデータのデータサイズが割り当てられる。バイトナンバーＤ１１には、主基板通信ＬＳＩ物理層エラー等が受信ステータス（図３９参照）として割り当てられる。主基板通信ＬＳＩ物理層エラーとは、メインＣＰＵ６０１から供給されたデータを主基板通信ＬＳＩ６１０が受信する際に第１ＵＡＲＴ６１５により検出され得るハードウェア上の通信エラーであり、例えば図３９に示すオーバーランエラー、フレーミングエラー、パリティエラー等である。なお、パケットデータのデータサイズは、通信仕様に基づいて８Ｂｙｔｅ固定長であるので、バイトナンバーＤ１０には、常に８Ｂｙｔｅを示す固定値が割り当てられる。

外部通信データのバイトナンバーＤ１２，Ｄ１３には、副基板通信ＬＳＩ７１０に関連する通信情報が割り当てられる。なお、バイトナンバーＤ１２，Ｄ１３には、後述するように副基板通信ＬＳＩ７１０のデータ受信時に発生する受信ステータス等が割り当てられる。そのため、外部通信データにおけるバイトナンバーＤ１２，Ｄ１３は、単に予約領域として確保されており、例えばダミーデータとして固定値‘００００Ｈ’が割り当てられる。

外部通信データのバイトナンバーＤ１４，Ｄ１５には、巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）によるＣＲＣデータが割り当てられる。巡回冗長検査は、バイトナンバーＤ０〜Ｄ１３を対象として行われる。

図３８に示すように、副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと送信される内部通信データは、基本的に図３７に示す通信データと同一構造のフレームからなる。

内部通信データのバイトナンバーＤ０〜Ｄ１１には、先述した外部通信データのバイトナンバーＤ０〜Ｄ１１の内容がそのまま複写されて割り当てられる。

内部通信データのバイトナンバーＤ１２，Ｄ１３には、副基板通信ＬＳＩ７１０に関連する通信情報が割り当てられる。具体的にいうと、バイトナンバーＤ１２には、副基板通信ＬＳＩ物理層エラー等が受信ステータスとして割り当てられる。副基板通信ＬＳＩ物理層エラーとは、主基板通信ＬＳＩ６１０から供給されたデータを副基板通信ＬＳＩ７１０が受信する際に第２ＵＡＲＴ７１６により検出され得るハードウェア上の通信エラーであり、例えば図３９に示すオーバーランエラー、フレーミングエラー、パリティエラー等である。バイトナンバーＤ１３には、副基板通信ＬＳＩ７１０が主基板通信ＬＳＩ６１０から供給されたデータを受信する際に検出され得る後述の論理エラーがパケット種別として割り当てられる。

内部通信データのバイトナンバーＤ１４，Ｄ１５には、外部通信データと同様に巡回冗長検査によるＣＲＣデータが割り当てられる。巡回冗長検査は、バイトナンバーＤ０〜Ｄ１３を対象として行われる。

図３９に示すように、受信ステータスは、Ｂ０〜Ｂ７のビット単位の番号（ビットナンバー）で区分けされたフォーマットからなる。

受信ステータスのビットナンバーＢ０〜Ｂ３には、エラーカウントが割り当てられる。エラーカウントは、受信エラー発生総数となる、パリティ、フレーミング、及びオーバーランに係るエラー発生総数を示し、０〜１５の値が割り当て可能とされる。

受信ステータスのビットナンバーＢ４には、物理層エラーとしてオーバーランエラーの有無が割り当てられる。例えば、オーバーランエラーが有る場合、ビットナンバーＢ４には「１」が割り当てられ、オーバーランエラーが無い場合、ビットナンバーＢ４には「０」が割り当てられる。

受信ステータスのビットナンバーＢ５には、物理層エラーとしてフレーミングエラーの有無が割り当てられる。例えば、フレーミングエラーが有る場合、ビットナンバーＢ５には「１」が割り当てられ、フレーミングエラーが無い場合、ビットナンバーＢ５には「０」が割り当てられる。

受信ステータスのビットナンバーＢ６には、物理層エラーとしてパリティエラーの有無が割り当てられる。例えば、パリティエラーが有る場合、ビットナンバーＢ６には「１」が割り当てられ、パリティエラーが無い場合、ビットナンバーＢ６には「０」が割り当てられる。

受信ステータスのビットナンバーＢ７には、タイムアウトの有無が割り当てられる。例えば、タイムアウトが発生した場合、ビットナンバーＢ７には「１」が割り当てられ、タイムアウトが発生し無かった場合、ビットナンバーＢ７には「０」が割り当てられる。

図４０に示すように、パケット種別は、Ｂ０〜Ｂ７のビット単位の番号（ビットナンバー）で区分けされたフォーマットからなる。

パケット種別のビットナンバーＢ０〜Ｂ４には、論理エラーの種類が割り当てられる。例えば、ビットナンバーＢ０〜Ｂ４には、論理エラーが無い場合、「０００００」のビット列が割り当てられ、ＣＲＣエラーが有る場合、「００００１」のビット列が割り当てられ、主基板通信ＬＳＩ６１０がメインＣＰＵ６０１から受信したデータにサイズ不足が有る場合、「０００１０」のビット列が割り当てられ、副基板通信ＬＳＩ７１０が主基板通信ＬＳＩ６１０から受信したデータにサイズ不足が有る場合、「００１００」のビット列が割り当てられ、その他の論理エラーが有る場合、その論理エラーに対応付けられたビット列が割り当てられる。なお、パケット種別のビットナンバーＢ０〜Ｂ４に割り当てられるＣＲＣエラーは、副基板通信ＬＳＩ７１０が主基板通信ＬＳＩ６１０からデータを受信する際に発生し得るものである。主基板通信ＬＳＩ６１０がメインＣＰＵ６０１からデータを受信する際のサイズ不足は、主基板通信ＬＳＩ６１０の受信ステータスとしてタイムアウトが発生した場合に生じるものである。副基板通信ＬＳＩ７１０が主基板通信ＬＳＩ６１０からデータを受信する際のサイズ不足は、副基板通信ＬＳＩ７１０の受信ステータスとしてタイムアウトが発生した場合に生じるものである。

パケット種別のビットナンバーＢ５〜Ｂ７には、通信分類が割り当てられる。例えば、ビットナンバーＢ５〜Ｂ７には、主制御回路６０との通信（主制御通信）に該当する場合、「０００」のビット列が割り当てられ、その他の通信に該当する場合、その通信に対応付けられたビット列が割り当てられる。

図４１（ａ）に示すように、メインＣＰＵ６０１は、コマンドを含む８Ｂｙｔｅ固定長のパケットデータＰ０〜Ｐ７をシリアルデータとして主基板通信ＬＳＩ６１０に送信する。例えば、パケットデータＰ０は、コマンドに係るデータを示し、パケットデータＰ１〜Ｐ６は、コマンドに対応するパラメータデータを示し、パケットデータＰ７は、パケットデータＰ０〜Ｐ６のチェックサムとして例えばＢＣＣ（Ｂｌｏｃｋ Ｃｈｅｃｋ Ｃｈａｒａｃｔｅｒ）を示す。主基板通信ＬＳＩ６１０では、受信したパケットデータＰ０〜Ｐ７に対して物理層エラー等のチェックを行い、さらに受信結果等を付加したデータに対してＡＥＳ暗号化が行われる。

図４１（ｂ）に示すように、主基板通信ＬＳＩ６１０は、メインＣＰＵ６０１からパケットデータＰ０〜Ｐ７を受信すると、当該パケットデータＰ０〜Ｐ７を含む１６Ｂｙｔｅ固定長の外部通信データＤ０〜Ｄ１５をシリアルデータとして副基板通信ＬＳＩ７１０に送信する。このとき、主基板通信ＬＳＩ６１０から送信されるシリアルデータには、ＡＥＳ６１４により暗号化され、かつ、変調回路としての第２マンチェスター回路６１９により変調された外部通信データＤ０〜Ｄ１５が載せられる。パケットデータＰ０〜Ｐ７は、外部通信データＤ０〜Ｄ１５のうちの例えばＤ２〜Ｄ９に配置される（図３７参照）。

図４１（ｃ）に示すように、副基板通信ＬＳＩ７１０は、主副基板通信ＬＳＩ６１０からシリアルデータとして外部通信データＤ０〜Ｄ１５を受信すると、当該外部通信データＤ０〜Ｄ１５に応じた可変長の内部通信データＳＴＸ（Ｓｔａｒｔ ｏｆ ＴｅＸｔ），ＤＬＥ（Ｄａｔａ Ｌｉｎｋ Ｅｓｃａｐｅ），Ｄ０〜Ｄ１５をシリアルデータとしてサブＣＰＵ７０１に送信する。このとき、副基板通信ＬＳＩ７１０から送信されるシリアルデータには、ＡＥＳ７１４により復号化され、かつ、復調回路としての第２マンチェスター回路７１９により復調された内部通信データＤ０〜Ｄ１５が載せられる。メインＣＰＵ６０１からのパケットデータＰ０〜Ｐ７は、内部通信データＤ０〜Ｄ１５のうちの例えばＤ２〜Ｄ９に配置される（図３８参照）。Ｄ０〜Ｄ１５は、シリアル形式のバイナリデータとして送信される一方、ＳＴＸやＤＬＥは、後述するように制御キャラクタとして送信される。

例えば、副基板通信ＬＳＩ７１０から送信されるデータに後述の制御データ（受信コマンドに該当するデータ、図３４参照）に該当するものが無い場合、通信伝文の開始を示す制御キャラクタの「ＳＴＸ」のみを先頭に付加した内部通信データＳＴＸ，Ｄ０〜Ｄ１５が送信される。このとき、データ送信サイズとして最小送信バイト数は、Ｄ０〜Ｄ１５の１６ＢｙｔｅにＳＴＸの１Ｂｙｔｅ分を加えた１７Ｂｙｔｅとなる。一方、副基板通信ＬＳＩ７１０から送信されるデータに制御データに該当するものが有る場合、「ＳＴＸ」を先頭に付加すると共に、制御データを含むブロック（図４１（ｃ）では一例としてバイトナンバーＤ１２）の前にその旨を示す制御キャラクタの「ＤＬＥ」を付加した内部通信データＳＴＸ，ＤＬＥ，Ｄ０〜Ｄ１５が送信される。これにより、データ送信サイズとして最大送信バイト数は、全てのブロックＤ０〜Ｄ１５に制御データが含まれている場合を仮定すると、理論的にはＤ０〜Ｄ１５の１６Ｂｙｔｅとこれらに対応するＤＬＥの最大１６ＢｙｔｅとＳＴＸの１Ｂｙｔｅとを合計した３３Ｂｙｔｅとなる。副基板通信ＬＳＩ７１０は、送信すべきデータ中に制御データを検出すると、該当するバイトナンバーのブロックをエスケープ処理し、当該ブロックの前にＤＬＥを付加する。エスケープ処理は、該当するブロック（バイトナンバー）のデータと所定値との排他的論理和を算出することにより実行される。

以上説明したように、メインＣＰＵ６０１は、遊技に係る所定の制御処理を行う第１の制御処理手段を実現している。サブＣＰＵ７０１は、第１の制御処理手段からのコマンドに応じて第１の制御処理手段とは別の特定の制御処理を行う第２の制御処理手段を実現している。

また、主基板通信ＬＳＩ６１０は、第１の制御処理手段からコマンドを第１の通信速度で受信するとともに、当該コマンドを含む通信データを第１の通信速度とは異なる第２の通信速度で送信する第１の通信手段を実現している。副基板通信ＬＳＩ７１０は、第１の通信手段から第２の通信速度で通信データを受信し、当該通信データを第２の制御処理手段へと送信する第２の通信手段を実現している。

また、主基板通信ＬＳＩ６１０の専用コントローラ６１１は、コマンドを所定の伝送単位ごとに検出するための第１の受信待ち時間を第１の通信速度に基づいて算出する第１の受信待ち時間算出手段と、コマンドを所定の伝送単位ごとに第１の受信待ち時間に基づいて検出しながら受信する第１の受信手段と、を実現している。副基板通信ＬＳＩ７１０の専用コントローラ７１１は、通信データを所定の伝送単位ごとに検出するための第２の受信待ち時間を第２の通信速度に基づいて算出する第２の受信待ち時間算出手段と、通信データを所定の伝送単位ごとに第２の受信待ち時間に基づいて検出しながら受信する第２の受信手段と、を実現している。

また、主基板通信ＬＳＩ６１０の専用コントローラ６１１及び第１ＵＡＲＴ６１５は、コマンドの受信に際して第１の通信エラーを検出する第１の通信エラー検出手段を実現している。専用コントローラ６１１は、第１の通信エラーが検出された場合、当該第１の通信エラーに関する第１エラー情報を生成する第１エラー情報生成手段と、生成された第１エラー情報を、コマンドと共に通信データに含めて当該通信データを送信する第１の送信手段と、を実現している。副基板通信ＬＳＩ７１０の専用コントローラ７１１及び第２ＵＡＲＴ７１６は、通信データの受信に際して第２の通信エラーを検出する第２通信エラー検出手段を実現している。専用コントローラ７１１は、第２の通信エラーが検出された場合、当該第２の通信エラーに関する第２エラー情報を生成する第２エラー情報生成手段と、生成された第２エラー情報を、コマンド及び第１エラー情報を含む通信データに含めて当該通信データを送信する第２の送信手段と、を実現している。

また、サブＣＰＵ７０１及びＵＡＲＴ７０１Ａは、通信データの受信に際して第３の通信エラーを検出する第３通信エラー検出手段を実現している。このサブＣＰＵ７０１は、後述する受信データ解析処理（図２９参照）を実行することにより、第３の通信エラーが検出された場合、当該第３の通信エラーに関する第３エラー情報を生成する第３エラー情報生成手段と、第２の送信手段から受信した通信データと第３エラー情報に基づいて通信エラーの解析を行う通信エラー解析手段と、を実現している。

また、主基板通信ＬＳＩ６１０において、ＡＥＳ回路６１４は、通信データを所定の暗号方式で暗号化する暗号化手段を実現しており、第２マンチェスター回路６１９は、暗号化手段により暗号化された通信データを二相位相偏移変調方式により変調する変調手段を実現している。副基板通信ＬＳＩ７１０において、第２マンチェスター回路７１９は、変調手段により変調された通信データを二相位相偏移変調方式により復調する復調手段を実現しており、ＡＥＳ回路７１４は、復調手段により復調された通信データを所定の暗号方式により復号化する復号化手段を実現している。

次に、図１０〜１６を参照して、メインＲＯＭ６０２に記憶されている各種テーブル等の構成について説明する。メインＲＯＭ６０２には、図柄配置テーブル、図柄コード、図柄組合せテーブル、ボーナス作動時テーブル、内部抽籤テーブル、内部当籤役決定テーブルが記憶されている。

［図柄配置テーブル及び図柄コード］
図１０（ａ）に示すように、図柄配置テーブルは、各リールの回転方向における各図柄の位置と、各位置に配された図柄の種類を特定するデータ（以下、図柄コード（図１０（ｂ）参照）とを規定している。

図柄配置テーブルは、リールインデックスが検出されるときに表示窓４Ｌ，４Ｃ，４Ｒ内の中段（センターライン８上）に存在する図柄の位置を「０」として、リールの回転方向に進む順に、各図柄の位置に対して「０」〜「２０」をそれぞれ割り当てている。したがって、リールインデックスが検出されてから図柄何個分の回転が行われたかを管理しつつ、図柄配置テーブルを参照することによって、主として表示窓４Ｌ，４Ｃ，４Ｒの中段に存在する図柄の位置及びその図柄の種類を常に管理することが可能である。

［図柄組合せテーブル］
本実施形態においては、入賞判定ラインとなるセンターライン８に沿って各リール３Ｌ，３Ｃ，３Ｒにより表示される図柄の組合せが、図柄組合せテーブルにより規定されている図柄の組合せと一致する場合に、メインＣＰＵ６０１により入賞と判定され、メダルの払い出し、再遊技の作動、ボーナスゲームの作動といった特典が遊技者に対して与えられる。

図１１に示すように、図柄組合せテーブルは、特典の種類に応じて予め定められた図柄の組合せと、表示役と、払出枚数とを規定している。表示役は、入賞判定ライン（センターライン８）に沿って表示された図柄の組合せを識別するデータである。

表示役は、各ビットに対して固有の図柄の組合せが割り当てられた１バイトのデータとして表される。例えば、各リール３Ｌ，３Ｃ，３Ｒの図柄「ベル」が入賞判定ライン（センターライン８）に沿って表示されたとき、表示役として「ベル（００００００１０）」が決定される。

また、払出枚数として１以上の数値が決定された場合、メダルの払い出しが行われる。本実施形態では、表示役としてチェリー、ベル、又はスイカが決定されたときメダルの払い出しが行われる。また、払出枚数は、投入枚数に応じて規定されており、基本的に投入枚数が少ないときの方がより多くの払出枚数が決定される。

また、表示役としてリプレイが決定されたとき、再遊技の作動が行われる。表示役としてＢＢが決定されたとき、ボーナスの作動が行われる。なお、入賞判定ライン（センターライン８）に沿って表示された図柄の組合せが、図柄組合せテーブルにより規定されている図柄の組合せの何れとも一致しない場合には、いわゆる「ハズレ」となる。

［ボーナス作動時テーブル］
図１２に示すように、ボーナス作動時テーブルは、ボーナスの作動が行われるときに、メインＲＡＭ６０３に設けられた各種格納領域に格納するデータを規定している。

作動中フラグは、作動が行われるボーナスの種類を識別するためのデータである。本実施形態では、ボーナスの種類としてＢＢ（第１種特別役物に係る役物連続作動装置）及びＲＢ（第１種特別役物）を設けている。ＲＢの作動は、ＢＢの作動が行われている間、連続的に行われる。

ＢＢの作動は、規定枚数に達するメダルの払い出しが行われた場合に終了する。ＲＢの作動は、規定回数に達する遊技が行われた場合、規定回数に達する入賞があった場合、又は、ＢＢの作動が終了した場合の何れかによって終了する。ボーナス終了枚数カウンタ、遊技可能回数カウンタ及び入賞可能回数カウンタは、ボーナスの終了契機となる上記規定枚数或いは上記規定回数に達したか否かを管理するためのデータである。

より具体的には、ボーナス作動時テーブルにより規定されている数値が上記各カウンタに格納され、ボーナスの作動を通じてその減算が行われていく。その結果、各カウンタの値が「０」に更新されたことを条件に該当ボーナスの作動が終了する。

［内部抽籤テーブル］
図１３及び図１４に示すように、内部抽籤テーブルとしては、一般遊技状態用内部抽籤テーブル及びＲＢ作動中用内部抽籤テーブルが設けられている。内部抽籤テーブルは、当籤番号に応じて、データポインタと抽籤値とを規定している。データポインタは、内部抽籤テーブルを参照して行う抽籤の結果として取得されるデータであり、後述の内部当籤役決定テーブルにより規定されている内部当籤役を指定するためのデータである。データポインタには、小役・リプレイ用データポインタ及びボーナス用データポインタが設けられている。

本実施形態では、予め定められた数値の範囲「０〜６５５３５」から抽出される乱数値を、各当籤番号に応じた抽籤値で順次減算し、減算の結果が負となったか否か（いわゆる「桁かり」が生じたか否か）の判定を行うことによって内部的な抽籤が行われる。これにより、抽籤値として規定されている数値が大きいほど、これが割り当てられたデータ（つまり、データポインタ）が決定される確率が高い。なお、各当籤番号の当籤確率は、「各当籤番号に対応する抽籤値／抽出される可能性のある全ての乱数値の個数（６５５３６）」によって表すことができる。

また、本実施の形態では、ボーナスの作動が行われているか否かといった状況に応じて、複数種類の内部抽籤テーブル（図１３の一般遊技状態用内部抽籤テーブル及び図１４のＲＢ作動中用内部抽籤テーブル）を使い分けることにより、決定される内部当籤役の種類や当籤確率を変動させ、この結果、遊技者が抱く期待に起伏が生じるようにしている。

［内部当籤役決定テーブル］
図１５及び図１６に示すように、内部当籤役決定テーブルとしては、小役・リプレイ用内部当籤役決定テーブル及びボーナス用内部当籤役決定テーブルが設けられている。内部当籤役決定テーブルは、データポインタに応じて内部当籤役を規定している。データポインタが決定されると、内部当籤役が一義的に取得される構成となっている。

内部当籤役は、入賞判定ライン（センターライン８）に沿って表示を許可する各リール３Ｌ，３Ｃ，３Ｒの図柄の組合せを識別するデータである。内部当籤役は、表示役と同様に、各ビットに対して固有の図柄の組合せが割り当てられた１バイトのデータとして表される。なお、データポインタが「０」のとき、内部当籤役の内容は「ハズレ」となるが、これは前述の図柄組合せテーブルにより規定されている図柄の組合せの表示が何れも許可されないことを示す。

図１５に示すように、小役・リプレイ用内部当籤役決定テーブルは、メダルの払い出しに係る内部当籤役又は再遊技の作動に係る内部当籤役を規定している。図１６に示すように、ボーナス用内部当籤役決定テーブルは、ボーナスの作動に係る内部当籤役を規定している。

次に、図１７〜１９を参照して、メインＲＡＭ６０３に設けられている各種格納領域の構成について説明する。メインＲＡＭ６０３には、内部当籤役格納領域、表示役格納領域、持越役格納領域、作動中フラグ格納領域が設けられている。

［内部当籤役格納領域］
図１７に示すように、内部当籤役格納領域は、前述の１バイトのデータにより表される内部当籤役を格納する。ビットに「１」が立っているとき、該当する図柄の組合せの表示が許可される。全ビットが「０」であるとき、その内容はハズレとなる。なお、メインＲＡＭ６０３には、前述の表示役が格納される表示役格納領域が設けられている。表示役格納領域の構成は、内部当籤役格納領域の構成と同様となっている。ビットに「１」が立っているとき、該当する図柄の組合せが入賞判定ライン（センターライン８）に沿って表示されたことになる。

［持越役格納領域］
図１８に示すように、持越役格納領域は、前述の抽籤の結果、ボーナスの作動に係る内部当籤役が決定されたときにこれを格納する。持越役格納領域に格納されたボーナスの作動に係る内部当籤役（以下、持越役）は、対応する図柄の組合せが入賞判定ライン（センターライン８）に表示されるまで、その内容がクリアされずに保持される構成となっている。そして、持越役格納領域に持越役が格納されている間は、前述の抽籤の結果にかかわらず、これが内部当籤役格納領域に格納される。

［作動中フラグ格納領域］

図１９に示すように、作動中フラグ格納領域は、１バイトからなる作動中フラグを格納する。作動中フラグは、各ビットに対して固有のボーナスが割り当てられている。ビットに「１」が立っているとき、該当するボーナスの作動が行われている。なお、本実施形態においては、全ビットが「０」であるときの状態を一般遊技状態と定義する。

次に、図２０〜２６を参照して、主制御回路６０のメインＣＰＵ６０１により実行されるプログラムの内容について説明する。

［メインＣＰＵの制御によるメインフローチャート］
図２０は、メインＣＰＵ６０１の制御によるメインフローチャートを示す。図２０に示すように、パチスロ１に電源が投入されると、はじめに、メインＣＰＵ６０１は、初期化処理を行う（Ｓ１）。

次に、メインＣＰＵ６０１は、メインＲＡＭ６０３における指定格納領域のクリアを行う（Ｓ２）。例えば、内部当籤役格納領域や表示役格納領域等、１回の遊技ごとに消去が必要となる格納領域に格納されたデータがクリアされる。

次に、メインＣＰＵ６０１は、図２１を参照して説明するメダル受付・スタートチェック処理を行う（Ｓ３）。この処理では、メダルセンサやスタートスイッチの入力のチェック等が行われる。

次に、メインＣＰＵ６０１は、乱数値を抽出し、メインＲＡＭ６０３に設けられた乱数値格納領域に格納する（Ｓ４）。

次に、メインＣＰＵ６０１は、図２２を参照して説明する内部抽籤処理を行う（Ｓ５）。この処理では、乱数値に基づいた抽籤により内部当籤役の決定が行われる。

次に、メインＣＰＵ６０１は、スタートコマンドを副制御回路７０に対して送信する（Ｓ６）。スタートコマンドは、内部当籤役等を特定するパラメータを含んで構成される。スタートコマンドは、メインＣＰＵ６０１内のＵＡＲＴ６０１Ａから主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を通じてサブＣＰＵ７０１に供給される。

次に、メインＣＰＵ６０１は、全リール３Ｌ，３Ｃ，３Ｒの回転開始を要求する（Ｓ７）。なお、全リール３Ｌ，３Ｃ，３Ｒの回転開始が要求されると、一定の周期（１．１１７３ｍｓｅｃ）で実行される割込処理（図２６参照）によってステッピングモータ５０Ｌ，５０Ｃ，５０Ｒの駆動が制御され、各リール３Ｌ，３Ｃ，３Ｒの回転が開始される。

次に、メインＣＰＵ６０１は、図２３を参照して説明するリール停止制御処理を行う（Ｓ８）。この処理では、ストップスイッチ７ＬＳ，７ＣＳ，７ＲＳの入力のチェックが行われ、ストップボタン１７Ｌ，１７Ｃ，１７Ｒが押されたタイミングと内部当籤役とに基づいて該当リール３Ｌ，３Ｃ，３Ｒの回転が停止される。

次に、メインＣＰＵ６０１は、入賞判定ライン（センターライン８）に沿って表示された図柄の組合せを検索し、その結果に基づいて払出枚数等を決定する（Ｓ９）。検索の結果、入賞判定ライン（センターライン８）に沿って表示された図柄の組合せが図柄組合せテーブルにより規定されている図柄の組合せと一致する場合、対応する表示役及び払出枚数が決定される。

次に、メインＣＰＵ６０１は、表示コマンドを副制御回路７０に対して送信する（Ｓ１０）。表示コマンドは、表示役や払出枚数等を特定するパラメータを含んで構成される。表示コマンドは、メインＣＰＵ６０１内のＵＡＲＴ６０１Ａから主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を通じてサブＣＰＵ７０１に供給される。

次に、メインＣＰＵ６０１は、メダル払出処理を行う（Ｓ１１）。決定された払出枚数に基づいて、ホッパー装置３４の駆動やクレジット枚数の更新が行われる。

次に、メインＣＰＵ６０１は、払出枚数に基づいて、ボーナス終了枚数カウンタを更新する（Ｓ１２）。払出枚数として決定された数値がボーナス終了枚数カウンタから減算される。

次に、メインＣＰＵ６０１は、ボーナス作動中フラグがオンであるか否かを判別する（Ｓ１３）。メインＣＰＵ６０１は、ボーナス作動中フラグがオンであると判別したときには、図２５を参照して説明するボーナス終了チェック処理を行う（Ｓ１４）。ボーナス終了チェック処理では、ボーナスの終了契機を管理するための各種カウンタを参照して、ボーナスの作動を終了するか否かがチェックされる。

メインＣＰＵ６０１は、Ｓ１４の後、又は、Ｓ１３においてボーナス作動中フラグがオンではないと判別したときには、図２４を参照して説明するボーナス作動チェック処理を行う（Ｓ１５）。ボーナス作動チェック処理では、ボーナスの作動を開始するか否かがチェックされる。この処理が終了すると、メインＣＰＵ６０１は、Ｓ２に移る。

［メダル受付・スタートチェック処理］
図２１は、メインＣＰＵ６０１によるメダル受付・スタートチェック処理を示す。図２１に示すように、メインＣＰＵ６０１は、自動投入カウンタは０であるか否かを判別する（Ｓ３１）。メインＣＰＵ６０１は、自動投入カウンタは０であると判別したときには、メダル通過許可を行う（Ｓ３２）。これにより、セレクタ５１のソレノイドの駆動が行われ、セレクタ内のメダルの通過が促される。

メインＣＰＵ６０１は、自動投入カウンタは０ではないと判別したときには、自動投入カウンタを投入枚数カウンタに複写する（Ｓ３３）。次に、メインＣＰＵ６０１は、自動投入カウンタをクリアする（Ｓ３４）。Ｓ３３及びＳ３４は、再遊技を行うための処理である。

メインＣＰＵ６０１は、Ｓ３２又はＳ３４の後で、投入枚数カウンタの最大値として３をセットする（Ｓ３５）。次に、メインＣＰＵ６０１は、ボーナス作動中フラグがオンであるか否かを判別する（Ｓ３６）。メインＣＰＵ６０１は、ボーナス作動中フラグがオンであると判別したときには、投入枚数カウンタの最大値を変更する（Ｓ３７）。例えば、最大値が２に変更される。

メインＣＰＵ６０１は、Ｓ３７の後、又は、Ｓ３６においてボーナス作動中フラグがオンではないと判別したときには、メダルの通過は検出されたか否かを判別する（Ｓ３８）。メインＣＰＵ６０１は、メダルの通過は検出されたと判別したときには、投入枚数カウンタは最大値に達したか否かを判別する（Ｓ３９）。メインＣＰＵ６０１は、投入枚数カウンタは最大値に達していないと判別したときには、投入枚数カウンタを１加算する（Ｓ４０）。

次に、メインＣＰＵ６０１は、有効ラインカウンタに５を格納する（Ｓ４１）。次に、メインＣＰＵ６０１は、メダル投入コマンドを副制御回路７０に対して送信する（Ｓ４２）。メダル投入コマンドは、投入枚数等を特定するためのパラメータを含んで構成されている。メダル投入コマンドは、メインＣＰＵ６０１内のＵＡＲＴ６０１Ａから主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を通じてサブＣＰＵ７０１に供給される。

メインＣＰＵ６０１は、Ｓ３９において投入枚数カウンタは最大値であると判別したときには、クレジットカウンタを１加算する（Ｓ４３）。メインＣＰＵ６０１は、Ｓ４３の後、Ｓ４２の後、又は、Ｓ３８においてメダルの通過が検出されていないと判別したときには、ベットスイッチ１３Ｓのチェックを行う（Ｓ４４）。これにより、ベットボタン１２に対応する数値が投入枚数カウンタに加算される一方でクレジットカウンタから減算される。

次に、メインＣＰＵ６０１は、投入枚数カウンタは最大値に達したか否かを判別する（Ｓ４５）。メインＣＰＵ６０１は、投入枚数カウンタは最大値に達していないと判別したときには、Ｓ３８に移る一方で、投入枚数カウンタは最大値に達したと判別したときには、スタートスイッチ６Ｓはオンであるか否かを判別する（Ｓ４６）。

メインＣＰＵ６０１は、スタートスイッチ６Ｓはオンではないと判別したときには、Ｓ３８に移る一方で、スタートスイッチ６Ｓはオンであると判別したときには、メダル通過禁止を行う（Ｓ４７）。セレクタ５１のソレノイドの駆動が行われず、メダルの排出が促される。この処理が終了すると、メインＣＰＵ６０１は、メダル受付・スタートチェック処理を終了する。

［内部抽籤処理］
図２２は、メインＣＰＵ６０１による内部抽籤処理を示す。図２２に示すように、メインＣＰＵ６０１は、内部抽籤テーブル及び抽籤回数を決定する（Ｓ６１）。これにより、作動中フラグ格納領域が参照され、ボーナスの作動の有無等に応じて、内部抽籤テーブル及び抽籤回数が決定される。なお、抽籤回数は、内部抽籤テーブルにより規定された各当籤番号について、抽籤値の減算及び桁かりが生じたか否かの判定を行う回数を示す。

次に、メインＣＰＵ６０１は、乱数値格納領域に格納されている乱数値を取得し、判定用乱数値としてセットする（Ｓ６２）。次に、メインＣＰＵ６０１は、当籤番号の初期値として１をセットする（Ｓ６３）。

次に、メインＣＰＵ６０１は、内部抽籤テーブルを参照し、当籤番号に対応する抽籤値を取得する（Ｓ６４）。次に、メインＣＰＵ６０１は、判定用乱数値から抽籤値を減算する（Ｓ６５）。次に、メインＣＰＵ６０１は、桁かりが行われたか否かを判別する（Ｓ６６）。メインＣＰＵ６０１は、桁かりが行われていないと判別したときには、抽籤回数を１減算し、当籤番号を１加算する（Ｓ６７）。

次に、メインＣＰＵ６０１は、抽籤回数は０であるか否かを判別する（Ｓ６８）。メインＣＰＵ６０１は、抽籤回数は０ではないと判別したときには、Ｓ６４に移る一方で、抽籤回数は０であると判別したときには、小役・リプレイ用データポインタとして０をセットし、ボーナス用データポインタとして０をセットする（Ｓ６９）。

メインＣＰＵ６０１は、Ｓ６６において桁かりが行われたと判別したときには、現在の当籤番号に応じて、小役・リプレイ用データポインタ及びボーナス用データポインタを取得する（Ｓ７０）。メインＣＰＵ６０１は、Ｓ７０又はＳ６９の後で、小役・リプレイ用内部当籤役決定テーブルを参照し、小役・リプレイ用データポインタに基づいて内部当籤役を取得する（Ｓ７１）。

次に、メインＣＰＵ６０１は、取得した内部当籤役を内部当籤役格納領域に格納する（Ｓ７２）。次に、メインＣＰＵ６０１は、持越役格納領域に格納されているデータは０であるか否かを判別する（Ｓ７３）。メインＣＰＵ６０１は、持越役格納領域に格納されているデータは０であると判別したときは、ボーナス用内部当籤役決定テーブルを参照し、ボーナス用データポインタに基づいて内部当籤役を取得する（Ｓ７４）。次に、メインＣＰＵ６０１は、取得した内部当籤役を持越役格納領域に格納する（Ｓ７５）。

メインＣＰＵ６０１は、Ｓ７５の後、又は、Ｓ７３において持越役格納領域に格納されているデータは０ではないと判別したときには、持越役格納領域と内部当籤役格納領域との論理和をとり、その結果を内部当籤役格納領域に格納する（Ｓ７６）。これにより、ボーナスの作動に係る内部当籤役の持ち越しが行われる。この処理が終了すると、メインＣＰＵ６０１は、内部抽籤処理を終了する。

［リール停止制御処理］
図２３は、メインＣＰＵ６０１によるリール停止制御処理を示す。図２３に示すように、メインＣＰＵ６０１は、有効なストップボタン１７Ｌ，１７Ｃ，１７Ｒが押されたか否かを判別する（Ｓ１０１）。メインＣＰＵ６０１は、有効なストップボタン１７Ｌ，１７Ｃ，１７Ｒが押されていないと判別したときには、これが押されるまで待機する。

メインＣＰＵ６０１は、有効なストップボタン１７Ｌ，１７Ｃ，１７Ｒが押されたと判別したときには、該当するストップボタン１７Ｌ，１７Ｃ，１７Ｒの操作を無効化する（Ｓ１０２）。各ストップボタン１７Ｌ，１７Ｃ，１７Ｒの有効及び無効の状態は、メインＲＡＭ６０３に設けられた所定の格納領域において管理される。

次に、メインＣＰＵ６０１は、チェック回数として５をセットする（Ｓ１０３）。本実施形態では、滑りコマ数の最大数を「４」としていることから、ストップボタン１７Ｌ，１７Ｃ，１７Ｒが押されたときに該当表示窓４Ｌ，４Ｃ，４Ｒの中段にある図柄の位置を含め、そこから４コマ先の図柄の位置までがチェックの対象となる。つまり、「０」、「１」、「２」、「３」及び「４」の５つの数値の何れかが滑りコマ数として決定される。

次に、メインＣＰＵ６０１は、内部当籤役に基づいて、ストップボタン１７Ｌ，１７Ｃ，１７Ｒが押されたときに対応する表示窓４Ｌ，４Ｃ，４Ｒの中段にある図柄の位置（以下、停止開始位置）を含めたチェック回数の範囲内にある各図柄の位置の中で、最も優先順位の高い図柄の位置を検索する（Ｓ１０４）。この処理では、内部当籤役によって表示が許可されている図柄の組合せを、入賞判定ライン（センターライン８）に沿って表示することが可能となる図柄の位置が、最も優先順位の高い図柄の位置として決定される。

次に、メインＣＰＵ６０１は、検索の結果に基づいて滑りコマ数を決定する（Ｓ１０５）。停止開始位置から上記最も優先順位の高い図柄の位置までの図柄の個数が滑りコマ数として決定される。次に、メインＣＰＵ６０１は、停止予定位置待ちへ移行する（Ｓ１０６）。停止予定位置待ちへ移行すると、後述の割込処理によってステッピングモータ５０Ｌ，５０Ｃ，５０Ｒの駆動が制御され、最も優先順位の高い図柄の位置が対応する表示窓４Ｌ，４Ｃ，４Ｒの中段に到達するのを待って該当リール３Ｌ，３Ｃ，３Ｒの回転が停止される。

次に、メインＣＰＵ６０１は、リール停止コマンドを副制御回路７０に対して送信する（Ｓ１０７）。リール停止コマンドは、停止したリールの種別等を特定するパラメータを含んで構成されている。リール停止コマンドは、メインＣＰＵ６０１内のＵＡＲＴ６０１Ａから主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を通じてサブＣＰＵ７０１に供給される。

次に、メインＣＰＵ６０１は、操作が有効なストップボタン１７Ｌ，１７Ｃ，１７Ｒがあるか否かを判別する（Ｓ１０８）。つまり、まだ回転中のリール３Ｌ，３Ｃ，３Ｒがあるか否かが判別される。メインＣＰＵ６０１は、操作が有効なストップボタン１７Ｌ，１７Ｃ，１７Ｒがあると判別したときには、Ｓ１０１に移る一方で、操作が有効なストップボタン１７Ｌ，１７Ｃ，１７Ｒがないと判別したときには、リール停止制御処理を終了する。

［ボーナス作動チェック処理］
図２４は、メインＣＰＵ６０１によるボーナス作動チェック処理を示す。図２４に示すように、メインＣＰＵ６０１は、表示役はＢＢであるか否かを判別する（Ｓ１２１）。メインＣＰＵ６０１は、表示役はＢＢであると判別したときには、ボーナス作動時テーブルを参照し、ＢＢ作動時処理を行う（Ｓ１２２）。この処理では、ＢＢ作動中フラグがオンにされ、ボーナス終了枚数カウンタに所定値がセットされる。

次に、メインＣＰＵ６０１は、持越役格納領域をクリアする（Ｓ１２３）。次に、メインＣＰＵ６０１は、ボーナス開始コマンドを副制御回路に対して送信する（Ｓ１２４）。ボーナス開始コマンドは、メインＣＰＵ６０１内のＵＡＲＴ６０１Ａから主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を通じてサブＣＰＵ７０１に供給される。この処理が終了すると、メインＣＰＵ６０１は、ボーナス作動チェック処理を終了する。

メインＣＰＵ６０１は、Ｓ１２１において表示役はＢＢではないと判別したときには、表示役はリプレイであるか否かを判別する（Ｓ１２５）。メインＣＰＵ６０１は、表示役はリプレイであると判別したときには、投入枚数カウンタの値を自動投入カウンタに複写する（Ｓ１２６）。

メインＣＰＵ６０１は、Ｓ１２５において表示役はリプレイではないと判別したときには、ＢＢ作動中フラグはオンであるか否かを判別する（Ｓ１２７）。メインＣＰＵ６０１は、ＢＢ作動中フラグはオンではないと判別したときには、ボーナス作動チェック処理を終了する一方で、ＢＢ作動中フラグはオンであると判別したときには、ＲＢ作動中フラグはオンであるか否かを判別する（Ｓ１２８）。

メインＣＰＵ６０１は、ＲＢ作動中フラグはオンであると判別したときには、ボーナス作動チェック処理を終了する一方で、ＲＢ作動中フラグはオンではないと判別したときには、ボーナス作動時テーブルを参照し、ＲＢ作動時処理を行う（Ｓ１２９）。この処理では、ＲＢ作動中フラグがオンにされ、入賞可能回数カウンタ及び遊技可能回数カウンタに所定値がセットされる。この処理が終了すると、メインＣＰＵ６０１は、ボーナス作動チェック処理を終了する。

［ボーナス終了チェック処理］
図２５は、メインＣＰＵ６０１によるボーナス終了チェック処理を示す。図２５に示すように、メインＣＰＵ６０１は、ボーナス終了枚数カウンタは０であるか否かを判別する（Ｓ１４１）。メインＣＰＵ６０１は、ボーナス終了枚数カウンタは０であると判別したときには、ＢＢ終了時処理を行う（Ｓ１４２）。この処理では、ＢＢ作動中フラグ及びＲＢ作動中フラグがオフされ、ボーナスの終了契機を管理するための各種カウンタがクリアされる。次に、メインＣＰＵ６０１は、ボーナス終了コマンドを副制御回路７０に対して送信する（Ｓ１４３）。ボーナス終了コマンドは、メインＣＰＵ６０１内のＵＡＲＴ６０１Ａから主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を通じてサブＣＰＵ７０１に供給される。この処理が終了すると、メインＣＰＵ６０１は、ボーナス終了チェック処理を終了する。

メインＣＰＵ６０１は、Ｓ１４１においてボーナス終了枚数カウンタは０ではないと判別したときには、入賞可能回数カウンタ又は遊技可能回数カウンタを更新する（Ｓ１４４）。これにより、遊技可能回数カウンタが１減算され、また、入賞が有った場合に入賞可能回数カウンタが１減算される。次に、メインＣＰＵ６０１は、入賞可能回数カウンタ又は遊技可能回数カウンタは０であるか否かを判別する（Ｓ１４５）。

メインＣＰＵ６０１は、入賞可能回数カウンタ又は遊技可能回数カウンタは０ではないと判別したときには、ボーナス終了チェック処理を終了する一方で、入賞可能回数カウンタ又は遊技可能回数カウンタは０であると判別したときには、ＲＢ終了時処理を行う（Ｓ１４６）。この処理では、ＲＢ作動中フラグがオフされ、入賞可能回数カウンタ及び遊技可能回数カウンタがクリアされる。この処理が終了すると、メインＣＰＵ６０１は、ボーナス終了チェック処理を終了する。

次に、図２７〜３１に示すフローチャートを参照して、副制御回路７０の遊技に関する動作について説明する。

［受信割込み処理］
図２７は、サブＣＰＵ７０１による受信割込み処理を示す。図２７に示すように、サブＣＰＵ７０１は、主制御回路６０（メインＣＰＵ６０１）から主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を経由して供給された受信データを取得する（Ｓ１８１）。このとき、受信データは、サブＣＰＵ７０１内のＵＡＲＴ７０１Ａを通じてシリアルデータとして受信される。

次に、サブＣＰＵ７０１は、受信データは「ＳＴＸ」であるか否かを判別する（Ｓ１８２）。サブＣＰＵ７０１は、受信データは「ＳＴＸ」であると判別したときは、受信データバッファ及び受信カウンタをクリアするとともに、受信エラーフラグをオフにセットし（Ｓ１８３）、後述のＳ１９６に移る。受信データバッファ、受信カウンタ、受信エラーフラグは、サブＲＡＭ７０３の所定領域に確保される。受信データバッファは、受信データを一時記憶するために用いられる。受信カウンタは、例えば受信データをバイトナンバーで示されるブロック単位で１Ｂｙｔｅずつ計数するために用いられる。受信エラーフラグは、データ受信時のエラーの有無を識別するために用いられる。

Ｓ１８２において、受信データは「ＳＴＸ」でないと判別すると、サブＣＰＵ７０１は、受信データは「ＤＬＥ」であるか否かを判別する（Ｓ１８４）。サブＣＰＵ７０１は、受信データは「ＤＬＥ」であると判別したときは、エスケープ処理フラグをオンにセットし（Ｓ１８５）、後述のＳ１９６に移る。エスケープ処理フラグは、サブＲＡＭ７０３の所定領域に確保される。エスケープ処理フラグは、エスケープ処理を実行する必要があるか無いかを識別するために用いられる。

Ｓ１８４において、受信データは「ＤＬＥ」でないと判別すると、サブＣＰＵ７０１は、エスケープ処理フラグはオンであるか否かを判別する（Ｓ１８６）。サブＣＰＵ７０１は、エスケープ処理フラグはオンであると判別した場合は、受信データについてエスケープ処理を実行し（Ｓ１８７）、その後、エスケープ処理フラグをオフにセットする（Ｓ１８８）。

サブＣＰＵ７０１は、Ｓ１８８の後、又は、Ｓ１８６においてエスケープ処理フラグはオンでないと判別した場合は、受信データ及び受信ステータスをサブＲＡＭ７０３の所定領域に保存する（Ｓ１８９）。次に、サブＣＰＵ７０１は、受信カウンタを１加算して更新する（Ｓ１９０）。

次に、サブＣＰＵ７０１は、タイムアウトタイマをセットする（Ｓ１９１）。タイムアウトタイマは、データ受信時の通信エラーの有無を受信待ち時間によって判別するためのものである。本実施形態において、サブＣＰＵ７０１のタイムアウトタイマは、後述する主基板通信ＬＳＩ６１０や副基板通信ＬＳＩ７１０のタイムアウトタイマにより計時される受信待ち時間よりも長い例えば８Ｂｙｔｅ分程度のデータを受信するための待ち時間が計時されるように構成されている。

次に、サブＣＰＵ７０１は、受信カウンタは１６Ｂｙｔｅを計数したか否かを判別する（Ｓ１９２）。サブＣＰＵ７０１は、受信カウンタは１６Ｂｙｔｅを計数したと判別した場合は、タイムアウトタイマをクリアし（Ｓ１９３）、その後、Ｓ１９４に移る。サブＣＰＵ７０１は、受信カウンタは１６Ｂｙｔｅを計数していないと判別した場合は、後述のＳ１９６に移る。

次に、サブＣＰＵ７０１は、受信データの中からコマンド部に相当するデータと受信ステータスデータとを抽出し、これらのデータを受信データ登録キューに登録する（Ｓ１９４）。受信データ登録キューは、サブＲＡＭ７０３の所定領域に確保される。

次に、サブＣＰＵ７０１は、図２９を参照して説明する通信ＬＳＩ受信データ解析処理を行う（Ｓ１９５）。この通信ＬＳＩ受信データ解析処理によれば、メインＣＰＵ６０１と主基板通信ＬＳＩ６１０との間における通信エラー、主基板通信ＬＳＩ６１０と副基板通信ＬＳＩ７１０との間における通信エラー、副基板通信ＬＳＩ７１０とサブＣＰＵ７０１との間における通信エラー等といった全ての通信経路上における各種の通信エラーが特定される。この通信ＬＳＩ受信データ解析処理については後述する。

次に、サブＣＰＵ７０１は、副基板通信ＬＳＩ７１０から供給された受信データに物理層エラーはあるか否かを判別する（Ｓ１９６）。この物理層エラーの有無を判別する処理は、主としてサブＣＰＵ７０１に内蔵されたＵＡＲＴ７０１Ａにより行われる。この際に検出され得る物理層エラーは、受信データ内の受信ステータス（バイトナンバーＤ１１，Ｄ１２に示される主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０に係る受信ステータス）ではなく、サブＣＰＵ７０１がデータを受信した際にＵＡＲＴ７０１Ａにより検出されるオーバーランエラー、フレーミングエラー、パリティエラー等である。

Ｓ１９６において、受信データに物理層エラーはあると判別すると、サブＣＰＵ７０１は、受信エラーフラグをオンにセットする（Ｓ１９７）。その後、サブＣＰＵ７０１は、受信割込み処理を終了する。受信データに物理層エラーはないと判別すると、サブＣＰＵ７０１は、受信割込み処理を終了する。

［主基板通信処理］
図２８は、サブＣＰＵ７０１による主基板通信処理を示す。図２８に示すように、サブＣＰＵ７０１は、タイムアウトは発生したか否かを判別する（Ｓ２０１）。タイムアウトは、タイムアウトタイマにより計時される待ち時間を経過しても１６Ｂｙｔｅ分のデータが受信されない場合に発生する。

Ｓ２０１において、タイムアウトは発生したと判別すると、サブＣＰＵ７０１は、‘ＣＯＭ３ ＥＲＲ２’を該当するエラー情報としてサブＲＡＭ７０３のエラー情報履歴格納領域７０３ｄに登録する（Ｓ２０２）。一方、タイムアウトは発生しなかったと判別すると、サブＣＰＵ７０１は、後述のＳ２０４に移る。次に、サブＣＰＵ７０１は、受信データバッファ及び受信カウンタをクリアし（Ｓ２０３）、Ｓ２０１に移る。

次に、サブＣＰＵ７０１は、受信データ登録キューから受信データ（コマンドデータと受信タスデータ）を取得する（Ｓ２０４）。そして、サブＣＰＵ７０１は、受信データ登録キューに受信データはあるか否かを判別する（Ｓ２０５）。

Ｓ２０５において、受信データ登録キューに受信データはあると判別した場合、サブＣＰＵ７０１は、次のＳ２０６に移る。一方、受信データ登録キューに受信データはないと判別した場合、サブＣＰＵ７０１は、Ｓ２０１に移る。

次に、サブＣＰＵ７０１は、取得した受信ステータスの内容に基づき、受信データにはエラーがないか否かを判別する（Ｓ２０６）。受信データにはエラーがないと判別した場合、サブＣＰＵ７０１は、コマンドデータの範囲についてチェックを行う（Ｓ２０７）。すなわち、サブＣＰＵ７０１は、コマンドデータのデータ種別を確認する。一方、受信データにはエラーがあると判別した場合、サブＣＰＵ７０１は、Ｓ２０１に移る。

次に、サブＣＰＵ７０１は、コマンドデータは所定の範囲内（所定のデータ種別）にあるか否かを判別する（Ｓ２０８）。コマンドデータは所定の範囲内にあると判別した場合、サブＣＰＵ７０１は、受信データについてＢＣＣチェック処理を行う（Ｓ２０９）。このＢＣＣチェック処理は、パケットデータＰ０〜Ｐ６のチェックサムとして再算出したＢＣＣとパケットデータＰ７に収められたＢＣＣとが一致するか否かに基づいて行われる。一方、コマンドデータは所定の範囲内にないと判別した場合、サブＣＰＵ７０１は、Ｓ２０１に移る。

次に、サブＣＰＵ７０１は、ＢＣＣチェック処理の結果としてＢＣＣは正常か否かを判別する（Ｓ２１０）。ＢＣＣは正常と判別した場合、サブＣＰＵ７０１は、コマンドデータからコマンドの種別を抽出する（Ｓ２１１）。コマンドの種別としては、例えば、スタートコマンド、表示コマンド、メダル投入コマンド、リール停止コマンド、ボーナス開始コマンド、ボーナス終了コマンド等のほか、無操作状態を示す無操作コマンド等がある。一方、ＢＣＣは正常でないと判別した場合、サブＣＰＵ７０１は、Ｓ２０１に移る。

次に、サブＣＰＵ７０１は、コマンド種別が無操作コマンドか否かを判別する（Ｓ２１２）。無操作コマンドではないその他のコマンドと判別した場合、サブＣＰＵ７０１は、今回のコマンドとして前回と異なるコマンドを受信したか否かを判別する（Ｓ２１３）。一方、無操作コマンドであると判別した場合、サブＣＰＵ７０１は、Ｓ２０１に移る。

Ｓ２１３において、今回のコマンドとして前回と異なるコマンドを受信したと判別した場合、サブＣＰＵ７０１は、今回受信したコマンドをメッセージキューに登録し（Ｓ２１４）、Ｓ２０１に移る。一方、今回のコマンドとして前回と同じコマンドを受信したと判別した場合、サブＣＰＵ７０１は、そのままＳ２０１に移る。

［通信ＬＳＩ受信データ解析処理］
図２９は、サブＣＰＵ７０１による通信ＬＳＩ受信データ解析処理を示す。図２９に示すように、サブＣＰＵ７０１は、受信データのうちのバイトナンバーＤ０〜Ｄ１３のデータについて巡回冗長検査によりＣＲＣを算出する（Ｓ２２１）。

次に、サブＣＰＵ７０１は、算出したＣＲＣは異常か否かを判別する（Ｓ２２２）。ＣＲＣは異常と判別した場合、サブＣＰＵ７０１は、‘ＣＯＭ３ ＥＲＲ１’を該当するエラー情報としてサブＲＡＭ７０３のエラー情報履歴格納領域７０３ｄに登録するとともに、受信エラーフラグをオンにセットする（Ｓ２２３）。一方、ＣＲＣは正常と判別した場合、サブＣＰＵ７０１は、次のＳ２２４に移る。

次に、サブＣＰＵ７０１は、受信データの中から主基板通信ＬＳＩ受信ステータスを取得する（Ｓ２２４）。そして、サブＣＰＵ７０１は、主基板通信ＬＳＩ受信ステータスに物理層エラーはあるか否かを判別する（Ｓ２２５）。

Ｓ２２５において、主基板通信ＬＳＩ受信ステータスに物理層エラーはあると判別した場合、サブＣＰＵ７０１は、‘ＣＯＭ１ ＥＲＲ１’を該当するエラー情報としてサブＲＡＭ７０３のエラー情報履歴格納領域７０３ｄに登録するとともに、受信エラーフラグをオンにセットする（Ｓ２２６）。一方、物理層エラーはないと判別した場合、サブＣＰＵ７０１は、次のＳ２２７に移る。

次に、サブＣＰＵ７０１は、受信データの中から副基板通信ＬＳＩ受信ステータスを取得する（Ｓ２２７）。そして、サブＣＰＵ７０１は、副基板通信ＬＳＩ受信ステータスに物理層エラーはあるか否かを判別する（Ｓ２２８）。

Ｓ２２８において、副基板通信ＬＳＩ受信ステータスに物理層エラーはあると判別した場合、サブＣＰＵ７０１は、‘ＣＯＭ２ ＥＲＲ１’を該当するエラー情報としてサブＲＡＭ７０３のエラー情報履歴格納領域７０３ｄに登録するとともに、受信エラーフラグをオンにセットする（Ｓ２２９）。一方、物理層エラーはないと判別した場合、サブＣＰＵ７０１は、次のＳ２３０に移る。

次に、サブＣＰＵ７０１は、受信データの中から副基板通信ＬＳＩパケット種別を取得する（Ｓ２３０）。そして、サブＣＰＵ７０１は、取得した副基板通信ＬＳＩパケット種別から論理エラー種類として主基板通信ＬＳＩサイズ不足はあるか否かを判別する（Ｓ２３１）。

Ｓ２３１において、副基板通信ＬＳＩパケット種別に論理エラー種類として主基板通信ＬＳＩサイズ不足はあると判別した場合、サブＣＰＵ７０１は、‘ＣＯＭ１ ＥＲＲ２’を該当するエラー情報としてサブＲＡＭ７０３のエラー情報履歴格納領域７０３ｄに登録するとともに、受信エラーフラグをオンにセットする（Ｓ２３２）。一方、主基板通信ＬＳＩサイズ不足はないと判別した場合、サブＣＰＵ７０１は、次のＳ２３３に移る。

次に、サブＣＰＵ７０１は、取得した副基板通信ＬＳＩパケット種別から論理エラー種類として副基板通信ＬＳＩサイズ不足はあるか否かを判別する（Ｓ２３３）。

Ｓ２３３において、副基板通信ＬＳＩパケット種別に論理エラー種類として副基板通信ＬＳＩサイズ不足はあると判別した場合、サブＣＰＵ７０１は、‘ＣＯＭ２ ＥＲＲ２’を該当するエラー情報としてサブＲＡＭ７０３のエラー情報履歴格納領域７０３ｄに登録するとともに、受信エラーフラグをオンにセットする（Ｓ２３４）。一方、副基板通信ＬＳＩサイズ不足はないと判別した場合、サブＣＰＵ７０１は、次のＳ２３５に移る。

次に、サブＣＰＵ７０１は、取得した副基板通信ＬＳＩパケット種別から論理エラー種類として副基板通信ＬＳＩのＣＲＣエラーはあるか否かを判別する（Ｓ２３５）。

Ｓ２３５において、副基板通信ＬＳＩパケット種別に論理エラー種類として副基板通信ＬＳＩのＣＲＣエラーはあると判別した場合、サブＣＰＵ７０１は、‘ＣＯＭ２ ＥＲＲ３’を該当するエラー情報としてサブＲＡＭ７０３のエラー情報履歴格納領域７０３ｄに登録するとともに、受信エラーフラグをオンにセットする（Ｓ２３６）。その後、サブＣＰＵ７０１は、通信ＬＳＩ受信データ解析処理を終了する。一方、副基板通信ＬＳＩのＣＲＣエラーはないと判別した場合、サブＣＰＵ７０１は、サブＣＰＵ７０１は、通信ＬＳＩ受信データ解析処理を終了する。

［サブＣＰＵにより行われる演出登録タスク］
図３０は、サブＣＰＵ７０１により行われる演出登録タスクを示す。図３０に示すように、サブＣＰＵ７０１は、メッセージキューからメッセージを取り出す（Ｓ２４１）。次に、サブＣＰＵ７０１は、メッセージは有るか否かを判別する（Ｓ２４２）。サブＣＰＵ７０１は、メッセージは有ると判別したときには、メッセージから遊技情報を複写する（Ｓ２４３）。例えば、パラメータによって特定される、内部当籤役、回転が停止したリールの種別、表示役、作動中フラグ等といった各種データがサブＲＡＭ７０３に設けられた所定の格納領域に複写される。

次に、サブＣＰＵ７０１は、図３１を参照して説明する演出内容決定処理を行う（Ｓ２４４）。この処理では、受信したコマンドの種別に応じて、演出内容の決定や演出データの登録等が行われる。

サブＣＰＵ７０１は、Ｓ２４４の後、又は、Ｓ２４２においてメッセージは無かったと判別したときには、アニメーションデータの登録を行う（Ｓ２４５）。次に、サブＣＰＵ７０１は、サウンドデータの登録を行う（Ｓ２４６）。次に、サブＣＰＵ７０１は、ランプデータの登録を行う（Ｓ２４７）。アニメーションデータの登録、サウンドデータの登録及びランプデータの登録は、演出内容決定処理において登録された演出データに基づいて行われる。この処理が終了すると、Ｓ２４１に移る。

［演出内容決定処理］
図３１は、サブＣＰＵ７０１による演出内容決定処理を示す。図３１に示すように、サブＣＰＵ７０１は、スタートコマンド受信時であるか否かを判別する（Ｓ２６１）。サブＣＰＵ７０１は、スタートコマンド受信時であると判別したときには、演出用乱数値を抽出し、内部当籤役等に基づいて演出番号を抽籤により決定し、登録する（Ｓ２６２）。演出番号は、今回において実行する演出内容を指定するデータである。

次に、サブＣＰＵ７０１は、登録されている演出番号に基づいて、スタート時の演出データを登録する（Ｓ２６３）。演出データは、アニメーションデータ、サウンドデータ、及びランプデータを指定するデータである。演出データが登録されると、対応するアニメーションデータ等が決定され、映像の表示等の演出が実行される。この処理が終了すると、サブＣＰＵ７０１は、演出内容決定処理を終了する。

次に、サブＣＰＵ７０１は、スタートコマンド受信時ではないと判別したときには、リール停止コマンド受信時であるか否かを判別する（Ｓ２６４）。サブＣＰＵ７０１は、リール停止コマンド受信時であると判別したときには、登録されている演出番号とストップボタンの種別に基づいて、停止時の演出データを登録する（Ｓ２６５）。この処理が終了すると、サブＣＰＵ７０１は、演出内容決定処理を終了する。

次に、サブＣＰＵ７０１は、リール停止コマンド受信時ではないと判別したときには、表示コマンド受信時であるか否かを判別する（Ｓ２６６）。サブＣＰＵ７０１は、表示コマンド受信時であると判別したときには、登録されている演出番号に基づいて、表示時の演出データを登録する（Ｓ２６７）。この処理が終了すると、サブＣＰＵ７０１は、演出内容決定処理を終了する。

次に、サブＣＰＵサブＣＰＵ７０１は、表示コマンド受信時ではないと判別したときには、ボーナス開始コマンド受信時であるか否かを判別する（Ｓ２６８）。サブＣＰＵ７０１は、ボーナス開始コマンド受信時であると判別したときには、ボーナス開始用の演出データを登録する（Ｓ２６９）。この処理が終了すると、サブＣＰＵ７０１は、演出内容決定処理を終了する。

次に、サブＣＰＵ７０１は、ボーナス開始コマンド受信時ではないと判別したときには、ボーナス終了コマンド受信時であるか否かを判別する（Ｓ２７０）。サブＣＰＵ７０１は、ボーナス終了コマンド受信時ではないと判別したときには、演出内容決定処理を終了する。一方、ボーナス終了コマンド受信時であると判別した場合、サブＣＰＵ７０１は、ボーナス終了用の演出データを登録する（Ｓ２６１）。この処理が終了すると、サブＣＰＵ７０１は、演出内容決定処理を終了する。

上述したように、サブＣＰＵ７０１による受信割込み処理、主基板通信処理、及び通信ＬＳＩ受信データ解析処理によれば、各種の通信に係るエラー情報がサブＲＡＭ７０３のエラー情報履歴格納領域７０３ｄに登録される。サブＲＡＭ７０３に登録されたエラー情報は、例えばホールコンピュータ等といった遠隔のデータ管理サーバに送信可能とされ、エラーの原因をパチスロ単体だけでなくホールコンピュータ等でも解析可能である。

次に、係員がエラー情報履歴を利用する際におけるパチスロ１について説明する。パチスロ１のサブＣＰＵ７０１は、図３３に示すエラー情報履歴を液晶表示装置１０に表示させるために、係員による通常操作と簡易操作との２種類の操作法を採用している。通常操作を実行する場合は、係員がドアキー１１０を右回転させてフロントドア２ｂのロック機構を解放し、設定キーをオン操作して設定用鍵型スイッチをオンにすることで、液晶表示領域１０Ａに図３２に示すメニュー画面が表示される。そして、係員が操作キーを操作して、「エラー情報履歴」項目１００ａを選択することで、液晶表示領域１０Ａに図３３に示すエラー情報履歴画面が表示される。一方、簡易操作を実行する場合は、係員は、エラー発生時や非遊技時にドアキー１１０を左回転させてエラーのリセットを行い、その状態を一定時間、例えば５秒間以上保持する。これにより、液晶表示領域１０Ａには、図３３に示すエラー情報履歴画面が表示される。

サブＣＰＵ７０１は、係員が選択ボタン１１Ａと決定ボタン１１Ｂを用いて、「エラー情報履歴」項目１００ａを選択する操作を検出すると、図３３に示すように、液晶表示領域１０Ａにエラー情報履歴を表示する。エラー情報履歴には、例えば図中にハッチングで示すように、通信に係るＣＯＭエラーとして、前述した「ＣＯＭ１ ＥＲＲ１（ＣＯＭ１エラー１）」、「ＣＯＭ３ ＥＲＲ２（ＣＯＭ３エラー２）」、「ＣＯＭ２ ＥＲＲ１（ＣＯＭ２エラー１）」、「ＣＯＭ２ ＥＲＲ３（ＣＯＭ２エラー３）」等が含まれる場合がある。

なお、サブＣＰＵ７０１は、係員が選択ボタン１１Ａと決定ボタン１１Ｂを用いて、例えば「ＣＯＭ２ ＥＲＲ３（ＣＯＭ２エラー３）」項目１００ｂを選択する操作を検出すると、当該エラー情報履歴に基づいて送信情報を生成し、当該送信情報がホールコンピュータ等に送信されるように構成することも可能である。

次に、図４４〜５３に示すフローチャートを参照して、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０の通信に係る動作について説明する。

［メイン制御シーケンス（主基板通信ＬＳＩ）］
図４４は、主基板通信ＬＳＩによるメイン制御シーケンスを示す。図４４に示すように、主基板通信ＬＳＩ６１０の専用コントローラ６１１は、図４６を参照して説明する初期設定処理を行う（Ｓ４０１）。この初期設定処理によれば、予め定められた通信仕様に基づいて通信に係る各種の設定情報がセットされる。初期設定処理については後述する。

次に、専用コントローラ６１１は、図４７を参照して説明する受信処理を行う（Ｓ４０２）。この受信処理によれば、メインＣＰＵ６０１から供給されるコマンド等のデータが通信仕様に基づいて受信される。この受信処理については後述する。

次に、専用コントローラ６１１は、送信要求はあるか否かを判別する（Ｓ４０３）。このような送信要求の有無は、後述の送信要求フラグに基づいて判別される。送信要求はあると判別した場合、専用コントローラ６１１は、図４８を参照して説明する送信処理を行う（Ｓ４０４）。その後、専用コントローラ６１１は、Ｓ４０２に移る。一方、送信要求はないと判別した場合、専用コントローラ６１１は、送信処理を行うことなくＳ４０２に移る。送信処理については後述する。

［受信割込み処理（主基板通信ＬＳＩ）］
図４５は、主基板通信ＬＳＩによる受信割込み処理を示す。図４５に示すように、主基板通信ＬＳＩ６１０の専用コントローラ６１１は、メインＣＰＵ６０１からＵＡＲＴ６０１Ａ及び第１ＵＡＲＴ６１５を経由して供給された受信データを取得する（Ｓ４２１）。

次に、専用コントローラ６１１は、メインＣＰＵ６０１から供給された受信データに物理層エラーはあるか否かを判別する（Ｓ４２２）。この物理層エラーの有無を判別する処理は、主として主基板通信ＬＳＩ６１０に内蔵された第１ＵＡＲＴ６１５により行われる。この際に検出され得る物理層エラーは、第１ＵＡＲＴ６１５により検出されるオーバーランエラー、フレーミングエラー、パリティエラー等である。

Ｓ４２２において、受信データに物理層エラーはあると判別すると、専用コントローラ６１１は、検出した物理層エラーを主基板通信ＬＳＩ受信ステータスにセットし（Ｓ４２３）、その後Ｓ４２４に移る。主基板通信ＬＳＩ受信ステータスは、図３７に示すように、主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へと送信されるシリアルデータのバイトナンバーＤ１１のブロックにセットされる。一方、受信データに物理層エラーはないと判別すると、専用コントローラ６１１は、後のＳ４２５に移る。

次に、専用コントローラ６１１は、エラーカウントを１加算して更新する（Ｓ４２４）。このようなエラーカウントは、主基板通信ＬＳＩ受信ステータスのうちのビットナンバーＢ０〜Ｂ３にセットされ、エラーカウントにより受信エラー発生総数が示される（図３９参照）。

次に、専用コントローラ６１１は、メインＣＰＵ６０１からの受信データを送信バッファ（キャッシュメモリ６１３）に順次保存し（Ｓ４２５）、その後、受信カウンタを１加算して更新する（Ｓ４２６）。受信カウンタは、メインＣＰＵ６０１から８Ｂｙｔｅ固定長のデータサイズで送られてくるデータを計数するために用いられる。

次に、専用コントローラ６１１は、タイムアウトタイマをセットし（Ｓ４２７）、この受信割込み処理を終了する。タイムアウトタイマは、データ受信時の通信エラーの有無を受信待ち時間によって判別するためのものである。本実施形態において、主基板通信ＬＳＩ６１０における受信時のタイムアウトタイマは、パケット単位（伝送単位）で通信エラーを検出するために、少なくとも１Ｂｙｔｅ分のデータを受信することが可能な待ち時間が計時されるようになっている。具体的にいうと、主基板通信ＬＳＩ６１０のタイムアウトタイマは、例えば４８ビット（６Ｂｙｔｅ）分のデータを受信することが可能な待ち時間として、通信速度１９２００ｂｐｓを基に２．５ｍｓｅｃが計時されるように構成されている。

［初期設定処理（主基板通信ＬＳＩ）］
図４６は、主基板通信ＬＳＩによる初期設定処理を示す。図４６に示すように、主基板通信ＬＳＩ６１０の専用コントローラ６１１は、第１ＵＡＲＴ６１５について初期設定を行う（Ｓ４４１）。具体的にいうと、専用コントローラ６１１は、設定レジスタ６１２に予め記憶されている通信仕様等に基づく設定データを参照し、第１ＵＡＲＴ６１５のコントロールレジスタにボーレート（送受信に係る通信速度）、送受信時のデータ長、パリティ、ストップビット等をセットする。本実施形態においては、例えば、メインＣＰＵ６０１との間の通信速度が１９２００ｂｐｓ、データ長が８ビット、パリティが偶数パリティ、ストップビットが１ビットとしてセットされる。

次に、専用コントローラ６１１は、受信に係る通信速度のボーレート設定値から第１ＵＡＲＴ６１５の受信時におけるタイムアウト値を算出する（Ｓ４４２）。具体的にいうと、専用コントローラ６１１は、例えばボーレート設定値が１９２００ｂｐｓで少なくとも４８ビット分のデータを受信する場合、１／ボーレート×４８によりタイムアウト値として２．５ｍｓｅｃを得る。こうして得られたタイムアウト値は、タイムアウトタイマにセットされる。

次に、専用コントローラ６１１は、第２ＵＡＲＴ６１６について初期設定を行い（Ｓ４４２）、この初期設定処理を終了する。具体的にいうと、専用コントローラ６１１は、設定レジスタ６１２に予め記憶されている通信仕様等に基づく設定データを参照し、第２ＵＡＲＴ６１６のコントロールレジスタにボーレート（受信に係る通信速度）、送受信時のデータ長、パリティ、ストップビット等をセットする。本実施形態においては、例えば、副基板通信ＬＳＩ７１０との間の通信速度が１１５２００ｂｐｓ、データ長が８ビット、パリティが偶数パリティ、ストップビットが１ビットとしてセットされる。

［受信処理（主基板通信ＬＳＩ）］
図４７は、主基板通信ＬＳＩによる受信処理を示す。図４７に示すように、主基板通信ＬＳＩ６１０の専用コントローラ６１１は、メインＣＰＵ６０１からの受信データの取得に際してタイムアウトタイマを用いてタイムアウトが発生したか否かを判別する（Ｓ４６１）。

Ｓ４６１において、タイムアウトが発生していないと判別した場合、専用コントローラ６１１は、この受信処理を終了する。一方、タイムアウトが発生したと判別した場合、専用コントローラ６１１は、パケット受信番号を１加算して更新する（Ｓ４６２）。

次に、専用コントローラ６１１は、受信データは８Ｂｙｔｅ未満か否かを判別する（Ｓ４６３）。受信データは８Ｂｙｔｅ未満であると判別した場合、専用コントローラ６１１は、主基板通信ＬＳＩ受信ステータスにエラー情報としてタイムアウトをセットする（Ｓ４６４）。エラー情報としてのタイムアウトは、図３９に示すように、主基板通信ＬＳＩ受信ステータスにおけるビットナンバーＢ７のビットを「１」としてセットされる。一方、受信データは８Ｂｙｔｅ未満でない、すなわち少なくとも８Ｂｙｔｅの受信データであると判別した場合、専用コントローラ６１１は、次のＳ４６５に移る。

次に、専用コントローラ６１１は、送信要求フラグをセットし（Ｓ４６５）、この受信処理を終了する。送信要求フラグは、キャッシュメモリ６１３の所定領域に確保され、主基板通信ＬＳＩ６１０が送信すべきデータの有無を識別するために用いられる。

［送信処理（主基板通信ＬＳＩ）］
図４８は、主基板通信ＬＳＩによる送信処理を示す。図４８に示すように、主基板通信ＬＳＩ６１０の専用コントローラ６１１は、送信要求フラグに基づいてデータの送信要求があるか否か、すなわちメインＣＰＵ６０１からのコマンド等を含む受信データがあるか否かを判別する（Ｓ４８１）。

Ｓ４８１において、データの送信要求があると判別した場合、専用コントローラ６１１は、パケット受信番号を送信バッファにセットする（Ｓ４８２）。送信バッファは、キャッシュメモリ６１３の所定領域に確保され、メインＣＰＵ６０１からサブＣＰＵ７０１へと供給されるコマンド等を含む通信データ等を一時記憶するために用いられる。一方、データの送信要求がないと判別した場合、専用コントローラ６１１は、この送信処理を終了する。

次に、専用コントローラ６１１は、メインＣＰＵ６０１からの受信データ（パケットデータ：データ固定長８Ｂｙｔｅ）を送信バッファにセットする（Ｓ４８３）。続いて、専用コントローラ６１１は、主基板通信ＬＳＩ受信ステータスを送信バッファにセットする（Ｓ４８４）。また、専用コントローラ６１１は、ダミーデータを送信バッファにセットする（Ｓ４８５）。さらに、専用コントローラ６１１は、巡回冗長検査によりＣＲＣを計算し、その計算結果としてのＣＲＣデータを送信バッファにセットする（Ｓ４８６）。これにより、送信バッファからは、バイトナンバーＤ０〜Ｄ１５の１６Ｂｙｔｅからなる外部通信データ（図３７参照）がシリアル形式の送信データとして１Ｂｙｔｅずつ順次出力される。このようにして主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へと送信されるデータは、主基板通信ＬＳＩ６１０においてマンチェスター変調及びＡＥＳ暗号化された固定データ長１６Ｂｙｔｅのデータであり、通信仕様に基づいて通信速度１１５２００ｂｐｓで伝送される。

次に、専用コントローラ６１１は、１６Ｂｙｔｅ分のデータを送信したか否かを判別する（Ｓ４８７）。１６Ｂｙｔｅ分のデータを送信していないと判別した場合、専用コントローラ６１１は、第２ＵＡＲＴ６１６の送信ポートから送信データを送信し（Ｓ４８８）、その後再びＳ４８７に戻る。一方、１６Ｂｙｔｅ分のデータを送信したと判別した場合、専用コントローラ６１１は、受信データ、受信カウンタ、及び送信要求フラグをクリアし（Ｓ４８９）、この送信処理を終了する。

［メイン制御シーケンス（副基板通信ＬＳＩ）］
図４９は、副基板通信ＬＳＩによるメイン制御シーケンスを示す。図４９に示すように、副基板通信ＬＳＩ７１０の専用コントローラ７１１は、図５１を参照して説明する初期設定処理を行う（Ｓ５０１）。この初期設定処理によれば、予め定められた通信仕様に基づいて通信に係る各種の設定情報がセットされる。初期設定処理については後述する。

次に、専用コントローラ７１１は、図５２を参照して説明する受信処理を行う（Ｓ５０２）。この受信処理によれば、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０を通じて供給されるコマンド等を含む外部通信データが通信仕様に基づいて受信される。この受信処理については後述する。

次に、専用コントローラ７１１は、送信要求はあるか否かを判別する（Ｓ５０３）。このような送信要求の有無は、後述の送信要求フラグに基づいて判別される。送信要求はあると判別した場合、専用コントローラ７１１は、図５３を参照して説明する送信処理を行う（Ｓ５０４）。その後、専用コントローラ７１１は、Ｓ５０２に移る。一方、送信要求はないと判別した場合、専用コントローラ７１１は、送信処理を行うことなくＳ５０２に移る。送信処理については後述する。

［受信割込み処理（副基板通信ＬＳＩ）］
図５０は、副基板通信ＬＳＩによる受信割込み処理を示す。図５０に示すように、副基板通信ＬＳＩ７１０の専用コントローラ７１１は、主基板通信ＬＳＩ６１０から第２ＵＡＲＴ７１６を経由して供給された受信データを取得する（Ｓ５２１）。

次に、専用コントローラ７１１は、主基板通信ＬＳＩ６１０から供給された受信データに物理層エラーはあるか否かを判別する（Ｓ５２２）。この物理層エラーの有無を判別する処理は、主として副基板通信ＬＳＩ７１０に内蔵された第２ＵＡＲＴ７１６により行われる。この際に検出され得る物理層エラーは、第２ＵＡＲＴ７１６により検出されるオーバーランエラー、フレーミングエラー、パリティエラー等である。

Ｓ５２２において、受信データに物理層エラーはあると判別すると、専用コントローラ７１１は、検出した物理層エラーを副基板通信ＬＳＩ受信ステータスにセットし（Ｓ５２３）、その後Ｓ５２４に移る。副基板通信ＬＳＩ受信ステータスは、図３８に示すように、副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと送信されるシリアルデータのバイトナンバーＤ１２のブロックにセットされる。一方、受信データに物理層エラーはないと判別すると、専用コントローラ７１１は、後のＳ５２５に移る。

次に、専用コントローラ７１１は、エラーカウントを１加算して更新する（Ｓ５２４）。このようなエラーカウントは、副基板通信ＬＳＩ受信ステータスのうちのビットナンバーＢ０〜Ｂ３にセットされ、エラーカウントにより受信エラー発生総数が示される（図３９参照）。

次に、専用コントローラ７１１は、主基板通信ＬＳＩ６１０からの受信データを送信バッファ（キャッシュメモリ７１３）に順次保存し（Ｓ５２５）、その後、受信カウンタを１加算して更新する（Ｓ５２６）。受信カウンタは、主基板通信ＬＳＩ６１０から１６Ｂｙｔｅ固定長のデータサイズで送られてくるデータを計数するために用いられる。

次に、専用コントローラ７１１は、タイムアウトタイマをセットし（Ｓ５２７）、この受信割込み処理を終了する。このような副基板通信ＬＳＩ７１０のタイムアウトタイマも、パケット単位（伝送単位）で通信エラーを検出するために、少なくとも１Ｂｙｔｅ分のデータを受信することが可能な待ち時間が計時されるようになっている。具体的にいうと、副基板通信ＬＳＩ７１０のタイムアウトタイマは、例えば４８ビット（６Ｂｙｔｅ）分のデータを受信することが可能な待ち時間として、通信速度１１５２００ｂｐｓを基に約０．４ｍｓｅｃが計時されるように構成されている。

［初期設定処理（副基板通信ＬＳＩ）］
図５１は、副基板通信ＬＳＩによる初期設定処理を示す。図５１に示すように、副基板通信ＬＳＩ７１０の専用コントローラ７１１は、第１ＵＡＲＴ７１５について初期設定を行う（Ｓ５４１）。具体的にいうと、専用コントローラ７１１は、設定レジスタ７１２に予め記憶されている通信仕様等に基づく設定データを参照し、第１ＵＡＲＴ７１５のコントロールレジスタにボーレート（送受信に係る通信速度）、送受信時のデータ長、パリティ、ストップビット等をセットする。本実施形態においては、例えば、サブＣＰＵ７０１との間の通信速度が１１５２００ｂｐｓ、データ長が８ビット、パリティが偶数パリティ、ストップビットが１ビットとしてセットされる。

次に、専用コントローラ７１１は、第２ＵＡＲＴ７１６について初期設定を行う（Ｓ５４２）。具体的にいうと、専用コントローラ７１１は、設定レジスタ７１２に予め記憶されている通信仕様等に基づく設定データを参照し、第２ＵＡＲＴ７１６のコントロールレジスタにボーレート（受信に係る通信速度）、送受信時のデータ長、パリティ、ストップビット等をセットする。本実施形態においては、例えば、主基板通信ＬＳＩ６１０との間の通信速度が１１５２００ｂｐｓ、データ長が８ビット、パリティが偶数パリティ、ストップビットが１ビットとしてセットされる。

次に、専用コントローラ７１１は、受信に係る通信速度のボーレート設定値から第２ＵＡＲＴ７１６の受信時におけるタイムアウト値を算出し（Ｓ５４３）、この初期設定処理を終了する。具体的にいうと、専用コントローラ７１１は、例えばボーレート設定値が１１５２００ｂｐｓで少なくとも４８ビット分のデータを受信する場合、１／ボーレート×４８によりタイムアウト値として約０．４ｍｓｅｃを得る。こうして得られたタイムアウト値は、タイムアウトタイマにセットされる。

［受信処理（副基板通信ＬＳＩ）］
図５２は、副基板通信ＬＳＩによる受信処理を示す。図５２に示すように、副基板通信ＬＳＩ７１０の専用コントローラ７１１は、主基板通信ＬＳＩ６１０からの受信データの取得に際してタイムアウトタイマを用いてタイムアウトが発生したか否かを判別する（Ｓ５６１）。

Ｓ５６１において、タイムアウトが発生していないと判別した場合、専用コントローラ７１１は、この受信処理を終了する。一方、タイムアウトが発生したと判別した場合、専用コントローラ７１１は、受信データは１６Ｂｙｔｅか否かを判別する（Ｓ５６２）。

Ｓ５６２において、受信データは１６Ｂｙｔｅでない、例えば１６Ｂｙｔｅ未満であると判別した場合、専用コントローラ７１１は、副基板通信ＬＳＩ受信ステータスにエラー情報としてタイムアウトをセットする（Ｓ５６３）。エラー情報としてのタイムアウトは、図３９に示すように、副基板通信ＬＳＩ受信ステータスにおけるビットナンバーＢ７のビットを「１」としてセットされる。一方、受信データは１６Ｂｙｔｅであると判別した場合、専用コントローラ７１１は、次のＳ５６４に移る。

次に、専用コントローラ７１１は、受信データのうちのバイトナンバーＤ０〜Ｄ１３のデータについて巡回冗長検査によりＣＲＣを算出する（Ｓ５６４）。

次に、専用コントローラ７１１は、算出したＣＲＣは正常か否かを判別する（Ｓ５６５）。ＣＲＣは正常と判別した場合、専用コントローラ７１１は、後のＳ５６７に移る。一方、ＣＲＣは異常と判別した場合、専用コントローラ７１１は、副基板通信ＬＳＩパケット種別に論理エラー種類としてＣＲＣエラーをセットする（Ｓ５６６）。副基板通信ＬＳＩパケット種別は、図３８に示すように、副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと送信されるシリアルデータのバイトナンバーＤ１３のブロックにセットされる。

次に、専用コントローラ７１１は、送信要求フラグをセットし（Ｓ５６７）、この受信処理を終了する。送信要求フラグは、キャッシュメモリ７１３の所定領域に確保され、副基板通信ＬＳＩ７１０が送信すべきデータの有無を識別するために用いられる。

［送信処理（副基板通信ＬＳＩ）］
図５３は、副基板通信ＬＳＩによる送信処理を示す。図５３に示すように、副基板通信ＬＳＩ７１０の専用コントローラ７１１は、送信要求フラグに基づいてデータの送信要求があるか否か、すなわちメインＣＰＵ６０１から主基板通信ＬＳＩ６１０を通じて送られてきたコマンド等を含む受信データがあるか否かを判別する（Ｓ５８１）。

Ｓ５８１において、データの送信要求があると判別した場合、専用コントローラ７１１は、主基板通信ＬＳＩ６１０からの受信データ（外部通信データ：データ固定長１６Ｂｙｔｅ）のうちのバイトナンバーＤ０〜Ｄ１１のブロックを送信バッファにセットする（Ｓ５８２）。続いて、専用コントローラ７１１は、副基板通信ＬＳＩ受信ステータスにエラーカウントをセットし（Ｓ５８３）、当該副基板通信ＬＳＩ受信ステータスをバイトナンバーＤ１２のブロックとして送信バッファにセットする（Ｓ５８４）。

また、専用コントローラ７１１は、副基板通信ＬＳＩパケット種別をバイトナンバーＤ１３のブロックとして送信バッファにセットする（Ｓ５８５）。さらに、専用コントローラ７１１は、送信バッファのバイトナンバーＤ０〜Ｄ１３のブロックについて巡回冗長検査によりＣＲＣを計算し、その計算結果としてのＣＲＣデータを送信バッファにセットする（Ｓ５８６）。これにより、送信バッファには、バイトナンバーＤ０〜Ｄ１５の１６Ｂｙｔｅからなる内部通信データ（図３８参照）がシリアル形式の送信データとして一時記憶される。

こうして送信バッファに送信すべきデータ（Ｄ０〜Ｄ１５）が一時記憶（待機）されると、専用コントローラ７１１は、最初に第１ＵＡＲＴ７１５の送信ポートから通信伝文の開始を示す「ＳＴＸ」に対応するデータを送信する（Ｓ５８７）。

そして、専用コントローラ７１１は、１６Ｂｙｔｅ分のデータ（Ｄ０〜Ｄ１５）を送信したか否かを判別する（Ｓ５８８）。１６Ｂｙｔｅ分のデータ（Ｄ０〜Ｄ１５）を送信したと判別した場合、専用コントローラ７１１は、受信データ、受信カウンタ、及び送信要求フラグをクリアし（Ｓ５９３）、この送信処理を終了する。

一方、Ｓ５８８において、１６Ｂｙｔｅ分のデータ（Ｄ０〜Ｄ１５）を送信していないと判別した場合、専用コントローラ７１１は、現時点のタイミングで送信バッファから出力される送信データは「ＳＴＸ」又は「ＤＬＥ」と同じ値に該当するか否かを判別する（Ｓ５８９）。

Ｓ５８９において、送信データは「ＳＴＸ」又は「ＤＬＥ」と同じ値に該当すると判別した場合、専用コントローラ７１１は、第１ＵＡＲＴ７１５の送信ポートから制御データを含むブロックであることを示す「ＤＬＥ」に対応するデータを送信し（Ｓ５９０）、該当する送信データについてエスケープ処理を行う（Ｓ５９１）。エスケープ処理では、該当するブロックとその次順以降のブロックのデータ送信順がそれぞれ１つずつ繰り下げられる。一方、送信データは「ＳＴＸ」又は「ＤＬＥ」と同じ値に該当しないと判別した場合、専用コントローラ７１１は、「ＤＬＥ」の送信やエスケープ処理を行うことなく、次のＳ５９２に移る。

次に、専用コントローラ７１１は、第１ＵＡＲＴ７１５の送信ポートから送信バッファにセットとされた送信データ（Ｄ０〜Ｄ１５）を送信し（Ｓ５９２）、その後再びＳ５８８に戻る。これにより、送信バッファからは、バイトナンバーＤ０〜Ｄ１５を含む内部通信データ（図３８参照）がシリアル形式の送信データとして１Ｂｙｔｅずつ順次出力される。このようにして副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと送信されるデータは、副基板通信ＬＳＩ７１０においてマンチェスター復調及びＡＥＳ復号化されたものであって、さらに副基板通信ＬＳＩ７１０においてバイトナンバーＤ０〜Ｄ１５のブロックに「ＳＴＸ」や「ＤＬＥ」を含む可変長１７〜３３Ｂｙｔｅのデータとされ、通信仕様に基づいて通信速度１１５２００ｂｐｓで伝送される。

以上説明したように、本実施形態のパチスロ１によれば、次のような効果が得られる。

本実施形態においては、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０へと固定データ長８Ｂｙｔｅとして各種のコマンドが送信され、主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へとより大きい固定データ長１６Ｂｙｔｅとしてコマンドを含む外部通信データが送信され、さらに副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと１７〜３３Ｂｙｔｅの可変データ長としてコマンドを含む内部通信データが送信される。

これにより、サブＣＰＵ７０１は、コマンドだけでなくその他の通信エラーに関する情報を含む内部通信データを受信することができる。すなわち、サブＣＰＵ７０１においては、メインＣＰＵ６０１からコマンドのみを受信する場合よりも受信データサイズが大きい内部通信データを受信するので、受信待ち時間を無駄に発生させないようにすることができ、ひいてはメインＣＰＵ６０１からサブＣＰＵ７０１への通信上におけるボトルネックを解消することができる。

また、サブＣＰＵ７０１が受信した内部通信データには、コマンド以外の情報として通信エラーに係る各種の情報が含まれるので、サブＣＰＵ７０１は、通信エラーの情報に基づいてそれに関連する処理を実行することができ、効率よく作動させることができる。

また、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０は、コマンド及び通信データを例えば１Ｂｙｔｅの伝送単位ごとに小刻みに検出しながら受信することができる一方、サブＣＰＵ７０１は、そのような伝送単位に制限されることなく、より大きい例えば１６Ｂｙｔｅというある程度一括したデータ量ごとに通信データをまとめて検出しながら受信することができる。これにより、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０は、周期的に効率よくデータを送受信することができ、サブＣＰＵ７０１は、ある程度まとまったデータ量として通信データを効率よく受信することができる。

また、本実施形態においては、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０へと通信速度１９２００ｂｐｓ（第１の通信速度）でコマンドが送信され、主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へとより速い通信速度１１５２００ｂｐｓ（第２の通信速度）でコマンドを含む通信データが送信される。さらに、副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと通信速度１１５２００ｂｐｓ（第２の通信速度）でコマンドを含む通信データが送信される。

このとき、主基板通信ＬＳＩ６１０では、コマンドを所定の伝送単位となる１Ｂｙｔｅごとに検出するための受信待ち時間（第１の受信待ち時間）が第１の通信速度に基づいて２．５ｍｓｅｃと算出され、算出された第１の受信待ち時間（２．５ｍｓｅｃ）に基づいて所定の伝送単位ごとにコマンドが検出されることで受信される。一方、副基板通信ＬＳＩ７１０では、コマンドを含む通信データを所定の伝送単位となる１Ｂｙｔｅごとに検出するための受信待ち時間（第２の受信待ち時間）が第２の通信速度に基づいて約０．４ｍｓｅｃと算出され、算出された第２の受信待ち時間（約０．４ｍｓｅｃ）に基づいて所定の伝送単位ごとに通信データが検出されることで受信される。

すなわち、相対的に低スペックのメインＣＰＵ６０１に応じた通信仕様に基づいて主基板通信ＬＳＩ６１０がコマンドを受信する第１の通信速度と、相対的に高スペックのサブＣＰＵ７０１に応じた通信仕様に基づいて副基板通信ＬＳＩ７１０が通信データを受信する第２の通信速度とが互いに異なる速度で設定されていても、それぞれの通信速度に適した第１の受信待ち時間（２．５ｍｓｅｃ）及び第２の受信待ち時間（約０．４ｍｓｅｃ）を使用することができる。

これにより、通信データを最後に受信するサブＣＰＵ７０１においては、通信データを受信する際に受信待ち時間に係る無駄時間をできる限り生じさせないようにし、通信上のボトルネックを解消することができ、サブＣＰＵ７０１を効率よく作動させることができる。

また、サブＣＰＵ７０１に通信データが達する手前の副基板通信ＬＳＩ７１０おける第２の受信待ち時間（約０．４ｍｓｅｃ）が主基板通信ＬＳＩ６１０における第１の受信待ち時間（２．５ｍｓｅｃ）よりも短いので、その分、サブＣＰＵ７０１における通信データの受信処理を軽減することができる。

また、本実施形態によれば、相対的に低スペックで通信速度が低速とされるメインＣＰＵ６０１と、相対的に高スペックで通信速度が高速とされるサブＣＰＵ７０１とを備えたパチスロ１に最適な通信システムを実現することができる。

また、本実施形態においては、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０へとコマンドが送信され、主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へとコマンドを含む通信データが送信され、さらに副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へとコマンドを含む通信データが送信される。

その際、主基板通信ＬＳＩ６１０は、コマンドの受信に際してサイズ不足や物理層エラー（第１の通信エラー）を検出すると、それらを示すデータサイズや主基板通信ＬＳＩ受信ステータス（第１エラー情報）をコマンドに該当するパケットデータと共に通信データに含めて送信する。また、副基板通信ＬＳＩ７１０は、主基板通信ＬＳＩ６１０からの通信データの受信に際して物理層エラーやサイズ不足を含む論理エラー（第２の通信エラー）を検出すると、それらを示す副基板通信ＬＳＩ受信ステータスや副基板通信ＬＳＩパケット種別（第２エラー情報）をコマンド（パケットデータ）及び上記第１エラー情報と共に通信データに含めて送信する。

さらに、サブＣＰＵ７０１は、通信データの受信に際してＣＲＣエラーやタイムアウト発生に係るエラー（第３の通信エラー）を検出すると、それらを示すエラー情報として‘ＣＯＭ３ ＥＲＲ１’、‘ＣＯＭ３ ＥＲＲ２’（第３エラー情報）を登録する。また、サブＣＰＵ７０１は、副基板通信ＬＳＩ７１０から受信した通信データに基づき、主基板通信ＬＳＩ６１０に係るエラー情報として‘ＣＯＭ１ ＥＲＲ１’、‘ＣＯＭ１ ＥＲＲ２’（第１エラー情報）を登録し、副基板通信ＬＳＩ７１０に係るエラー情報として‘ＣＯＭ２ ＥＲＲ１’、‘ＣＯＭ２ ＥＲＲ２’、‘ＣＯＭ２ ＥＲＲ３’（第２エラー情報）を登録する。

これにより、サブＣＰＵ７０１は、通信エラーとして区別して登録された‘ＣＯＭ１ ＥＲＲ１’、‘ＣＯＭ１ ＥＲＲ２’、‘ＣＯＭ２ ＥＲＲ１’、‘ＣＯＭ２ ＥＲＲ２’、‘ＣＯＭ２ ＥＲＲ３’、ＣＯＭ３ ＥＲＲ１’、‘ＣＯＭ３ ＥＲＲ２’に基づいて通信エラーの原因や発生箇所を詳細に特定・解析することができる。

また、副基板通信ＬＳＩ７１０は、コマンド等をバイナリデータとして通信データに含ませるとともに、当該バイナリデータの送信開始を示すＳＴＸや、そのバイナリデータ内にある制御データを示すＤＬＥといった制御キャラクタも通信データに含ませた上で当該通信データをサブＣＰＵ７０１へと送信する。すなわち、副基板通信ＬＳＩ７１０とサブＣＰＵ７０１との間では、コード変換が必要なテキストデータに比べてデータサイズが比較的小さいバイナリデータによりコマンドが送受信される。

これにより、サブＣＰＵ７０１においては、比較的小さいサイズのバイナリデータを、ＳＴＸやＤＬＥという制御キャラクタに基づいて検出しつつ、所定のデータ量を取得したか否かを判別することによって受信することができるので、受信待ち時間をできる限り生じさせないようにすることができ、副基板通信ＬＳＩ７１０とサブＣＰＵ７０１との間において効率よくデータ通信を行うことができる。なお、本実施形態においては、副基板通信ＬＳＩ７１０とサブＣＰＵ７０１との間でバイナリデータと共に制御キャラクタを通信データに含めて送信しているが、例えば主基板通信ＬＳＩ６１０と副基板通信ＬＳＩ７１０との間でバイナリデータと共に制御キャラクタを通信データに含めて送信するようにしてもよい。

また、本実施形態においては、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０へとコマンドが送信され、主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へとコマンドを含む通信データが、ＡＥＳ暗号方式により暗号化され、さらにマンチェスター変調方式により変調された上で送信される。副基板通信ＬＳＩ７１０では、主基板通信ＬＳＩ６１０から受信した通信データが、マンチェスター変調方式により復調され、さらに復調された通信データがＡＥＳ暗号方式により復号化された後、サブＣＰＵ７０１へと送信される。これにより、本実施形態では、マンチェスター変調方式により通信データを正しく安定的に送受信することができる。

また、マンチェスター変調方式でやり取りされる通信データには、クロックレートを埋め込むことができるので、主基板６Ａと副基板７Ａとの間にクロック信号を生成するためのデバイス等を別途設ける必要がなくなることから、通信に係る伝送路を光ファイバーケーブルとしても容易に簡素化することができる。

また、主基板６Ａと副基板７Ａとの間でクロック信号を光学的に生成せずとも光ファイバーケーブルを介して通信データをそのまま送受信することができ、デジタルデータの変調回路として安価なマンチェスター回路を用いることからも、安価なデバイス及び伝送路によって主基板６Ａと副基板７Ａとを接続することができる。

本発明の他の実施形態としては、図５４〜６０に示すような構成でもよい。なお、以下の説明において、先述した実施形態によるものと同一又は類似の構成要素については、同一符号を付してその説明を省略する。

図５４は、本発明の他の実施形態に係る遊技機の主基板と副基板との接続形態を示す。図５４に示すように、本実施形態においては、第３マンチェスター回路６２０，７２０は、第１ＳＰＩ６１７，７１７と組み合わせて用いられ、この第１ＳＰＩ６１７，７１７を通じてデータを送受信し得るように構成されている。また、本実施形態では、第３マンチェスター回路６２０と第３マンチェスター回路７２０とは、互いに電気的に通信用ケーブルを介して接続されている。

本実施形態の主基板６Ａにおいては、メインＣＰＵ６０１からのコマンドを含むデータ（パケットデータ）が、ＵＡＲＴ６０１Ａから第１ＵＡＲＴ６１５に供給され、この第１ＵＡＲＴ６１５で物理層エラーの検出等が行われた後、ＡＥＳ６１４で暗号化され、さらにマスターとなる第１ＳＰＩ６１７を通じて第３マンチェスター回路６２０に供給され、この第３マンチェスター回路６２０で変調されるように構成されている。このようにして変調されたデータは、コマンドを含むシリアルデータとされ、通信用ケーブルを通じて副基板７Ａへと送信される。

副基板７Ａにおいては、主基板６Ａから送信されたコマンドを含むシリアルデータが、通信用ケーブルを通じて第３マンチェスター回路７２０に供給され、この第３マンチェスター回路７２０で復調された後、スレーブとなる第１ＳＰＩ７１７を通じてＡＥＳ７１４に供給され、さらにＡＥＳ７１４において復号化された後、第１ＵＡＲＴ７１５を通じてＵＡＲＴ７０１Ａに供給されることにより、サブＣＰＵ７０１がメインＣＰＵ６０１からのコマンドを受信し得るようになっている。

図５５は、本発明の他の実施形態に係る遊技機の主基板と副基板との接続形態を示す。図５６は、図５５に示す接続形態でのデータの流れを示す説明図である。本実施形態におおいては、図５５に示すように、マンチェスター変調及び復調が行われないように構成されている。具体的にいうと、第２ＵＡＲＴ６１６，７１６は、マンチェスター回路等と組み合わされて使用されず、単独でデータを送受信し得るように構成されている。

本実施形態の主基板６Ａにおいては、メインＣＰＵ６０１からのコマンドを含むデータ（パケットデータ）が、ＵＡＲＴ６０１Ａから第１ＵＡＲＴ６１５に供給され、この第１ＵＡＲＴ６１５で物理層エラーの検出等が行われた後、ＡＥＳ６１４で暗号化され、コマンドを含むシリアルデータとして第２ＵＡＲＴ６１６を通じて副基板７Ａへと送信される。

副基板７Ａにおいては、主基板６Ａから送信されたコマンドを含むシリアルデータが、第６ＵＡＲＴ７１６を通じてＡＥＳ７１４に供給され、さらにＡＥＳ７１４において復号化された後、第１ＵＡＲＴ７１５を通じてＵＡＲＴ７０１Ａに供給されることにより、サブＣＰＵ７０１がメインＣＰＵ６０１からのコマンドを受信し得るようになっている。

また、図５６に示すように、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０へと送信されるデータは、８Ｂｙｔｅの平文からなるパケットデータであり、その際の通信速度（ボーレート）は、１９２００ｂｐｓとされる。主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へと送信されるデータは、暗号化された１６Ｂｙｔｅのデータであり、その際の通信速度は、１１５２００ｂｐｓとされる。副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと送信されるデータは、ＡＥＳ復号化された１６Ｂｙｔｅの平文データであり、その際の通信速度は、１１５２００ｂｐｓとされる。

図５７は、本発明の他の実施形態に係る遊技機の主基板と副基板との接続形態を示す。図５８は、図５７に示す接続形態でのデータの流れを示す説明図である。本実施形態におおいては、図５７に示すように、ＡＥＳ暗号化及び復号化が行われないように構成されている。具体的にいうと、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０においては、主として第４マンチェスター回路６２１，７２１が使用され、この第４マンチェスター回路６２１，７２１が単独でデータを送受信し得るように構成されている。

本実施形態の主基板６Ａにおいては、メインＣＰＵ６０１からのコマンドを含むデータ（パケットデータ）が、ＵＡＲＴ６０１Ａから第４マンチェスター回路６２１に供給され、この第４マンチェスター回路６２１から直接副基板７Ａへと送信される。

副基板７Ａにおいては、主基板６Ａから送信されたコマンドを含むデータが、第４マンチェスター回路７２１を通じて直接取り込まれ、この第４マンチェスター回路７２１からＵＡＲＴ７０１Ａへと供給されることにより、サブＣＰＵ７０１がメインＣＰＵ６０１からのコマンドを受信し得るようになっている。

また、図５８に示すように、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０へと送信されるデータは、８Ｂｙｔｅの平文からなるパケットデータであり、その際の通信速度（ボーレート）は、１９２００ｂｐｓとされる。主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へと送信されるデータは、マンチェスター変調された８Ｂｙｔｅの平文データであり、その際の通信速度は、１９２００ｂｐｓとされる。副基板通信ＬＳＩ７１０からサブＣＰＵ７０１へと送信されるデータは、マンチェスター復調された８Ｂｙｔｅの平文データであり、その際の通信速度は、１９２００ｂｐｓとされる。

図５７及び図５８に示す実施形態においては、メインＣＰＵ６０１から主基板通信ＬＳＩ６１０へとコマンドが送信され、主基板通信ＬＳＩ６１０から副基板通信ＬＳＩ７１０へとコマンドを含む通信データがマンチェスター変調方式により変調された上で直接送信される。副基板通信ＬＳＩ７１０では、主基板通信ＬＳＩ６１０から受信した通信データがマンチェスター変調方式により復調された後、サブＣＰＵ７０１へとそのまま送信される。このような構成では、マンチェスター変調方式により速やかにデータを変調及び復調しながら通信データを正しく安定的に送受信することができる。

図５９は、本発明の他の実施形態に係る遊技機（パチンコ）の外観を示す斜視図である。図６０は、図５９に示す遊技機の主制御回路及び副制御回路の構成を示すブロック図である。本発明は、図５９に示すようなパチンコ１’にも適用可能である。図６０に示すように、パチンコ１’は、主制御回路６０に接続される特有の構成要素として、特別図柄表示装置８０、普通図柄表示装置８１、特別図柄保留表示装置８２、普通図柄保留表示装置８３、カウントセンサ８４、一般入賞球センサ８５、通過球センサ８６、始動入賞球センサ８７、普通電動役物ソレノイド８８、大入賞口ソレノイド８９、バックアップクリアスイッチ９０、払出・発射制御回路３５０、払出装置３４Ａ、発射装置３５Ｂ、カードユニット３４Ｃ、貸し出し用操作部３４Ｄ等を有する。このようなパチンコ１’においても、液晶表示装置１０やスピーカ４８，４９、及びランプ２０等が副制御回路７０に接続されている。そして、主制御回路６０及び副制御回路７０は、主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を備えており、これらの主基板通信ＬＳＩ６１０及び副基板通信ＬＳＩ７１０を介して互いに接続されている。

なお、本発明は、上述した各実施形態に限定されるものではない。

各実施形態において例示した通信速度やタイムアウト値としての受信待ち時間、伝送単位等に係る数値は、あくまでも一例として挙げたものであり、これらの数値は、ＣＰＵのスペックや通信ＬＳＩの仕様に応じて適宜変更可能である。

通信手段は、通信ＬＳＩに限らず、集積回路の規模に応じて例えばＩＣにより構成してもよい。

通信手段は、主制御回路と副制御回路との間の通信に限らず、例えばホールコンピュータと副制御回路との間で通信を行うものとして設けてもよい。

１ パチスロ（遊技機）
１’ パチンコ（遊技機）
６Ａ 主制御基板（主基板）
７Ａ 副制御基板（副基板）
６０ 主制御回路
７０ 副制御回路
６００ マイクロコンピュータ
６０１ メインＣＰＵ（第１の制御処理手段）
６１０ 主基板通信ＬＳＩ（第１の通信手段）
６１１ 専用コントローラ（第１の受信待ち時間算出手段、第１の受信手段、第１の通信エラー検出手段、第１エラー情報生成手段、第１の送信手段）
６１４ ＡＥＳ回路（暗号化手段）
６１５ 第１ＵＡＲＴ（第１の通信エラー検出手段）
６１６ 第２ＵＡＲＴ
６１８ 第１マンチェスター回路
６１９ 第２マンチェスター回路（変調手段）
６２０ 第３マンチェスター回路（変調手段）
６２１ 第４マンチェスター回路（変調手段）
７０１ サブＣＰＵ（第２の制御処理手段、第３通信エラー検出手段、第３エラー情報生成手段、通信エラー解析手段）
７０１Ａ ＵＡＲＴ（第３通信エラー検出手段）
７１０ 副基板通信ＬＳＩ（第２の通信手段）
７１１ 専用コントローラ（第２の受信待ち時間算出手段、第２の受信手段、第２通信エラー検出手段、第２エラー情報生成手段、第２の送信手段）
７１４ ＡＥＳ回路（復号化手段）
７１５ 第１ＵＡＲＴ
７１６ 第２ＵＡＲＴ（第２の通信エラー検出手段）
７１８ 第１マンチェスター回路
７１９ 第２マンチェスター回路（復調手段）
７２０ 第３マンチェスター回路（復調手段）
７２１ 第４マンチェスター回路（復調手段）

Claims (2)

1. 遊技に係る制御を行う第１制御部と、
   演出に係る制御を行う第２制御部と、を備え、
   前記第１制御部は、
   演算を行い遊技に係る制御処理を実行する第１演算処理手段と、
   前記第１演算処理手段からの制御に基づいて複数バイトでのデータ長で構成されたコマンドを送信するコマンド送信手段と、を備え、
   前記第２制御部は、
   演算を行い演出に係る制御処理を実行する第２演算処理手段と、
   前記第２演算処理手段からの制御に基づいて前記コマンドを受信するコマンド受信手段と、を備え、
   前記第１演算処理手段は、前記コマンド送信手段に第１データ長の前記コマンドを出力し、
   前記コマンド送信手段は、前記第１データ長とは異なる第２データ長でコマンドを送信し、
   前記コマンド受信手段は、
   受信データを１バイト単位でカウントするカウント手段と、
   前記第２データ長に基づいて、前記受信データの受信間隔を監視する受信間隔監視手段と、を備え、
   前記カウント手段は、前記受信データが特定のデータ以外の場合にカウントを行い、
   前記コマンド受信手段は、前記カウント手段のカウントが前記第２データ長の場合、又は、前記受信間隔監視手段が監視する受信間隔を超えた場合に、前記コマンドの受信を終了する、ことを特徴とする遊技機。
2. 前記コマンド受信手段は、前記受信データが前記特定のデータの内前記コマンドの最初の受信データを示す第１特定データの場合に、前記カウント手段のカウントをクリアする、ことを特徴とする請求項１に記載の遊技機。

Images