JP2017073515A - Connection element and mounting structure of semiconductor element for mounting substrate - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 239000000463 material Substances 0.000 claims abstract description 134
- 239000010409 thin film Substances 0.000 claims abstract description 97
- 239000003990 capacitor Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 30
- 229910000679 solder Inorganic materials 0.000 claims description 15
- 238000004804 winding Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 description 58
- 239000010410 layer Substances 0.000 description 48
- 239000011229 interlayer Substances 0.000 description 17
- 239000012212 insulator Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 8
- 230000002265 prevention Effects 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 230000004907 flux Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910000859 α-Fe Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
Description
本発明は、接続素子に関し、特に例えば薄膜素子と導電性接合材とを備える接続素子に関する。また、本発明は、実装基板に対する半導体素子の実装構造に関し、特に例えば上記接続素子を用いた半導体素子の実装基板への実装構造に関する。 The present invention relates to a connection element, and particularly to a connection element including, for example, a thin film element and a conductive bonding material. The present invention also relates to a mounting structure of a semiconductor element on a mounting board, and more particularly to a mounting structure of a semiconductor element on the mounting board using, for example, the connection element.
従来、電子機器の小型化の要求に対応するため、実装基板に実装されるディスクリート部品や半導体素子(半導体パッケージ)を高密度化・高集積化する各種方法が考案されている。 Conventionally, various methods for increasing the density and integration of discrete components and semiconductor elements (semiconductor packages) mounted on a mounting substrate have been devised in order to meet the demand for downsizing electronic devices.
例えば、特許文献1には、球状等に形成した抵抗やコンデンサ等の素子をはんだボールのように接続素子として、半導体素子と実装基板との間に挟んで接続する方法が記載されている。上記構造により、実装基板に実装される抵抗やコンデンサ等の素子の数を減らすことができるため、高密度化・高集積化が可能となる。また、実装基板に抵抗やコンデンサ等の素子を実装する場合に比べて、導電性接合材による接続箇所を減らすことができるため、接続信頼性が向上する。
For example,
半導体素子と実装基板との間に、はんだボール等の導電性接合材のみを挟んで接続した場合、導電性接合材がリフロー時に溶融するため、実装基板と半導体素子との間の距離はリフロー前に比べて小さくなる。 If only a conductive bonding material such as a solder ball is sandwiched between the semiconductor element and the mounting board, the conductive bonding material melts during reflow, so the distance between the mounting board and the semiconductor element is the same as before reflowing. Smaller than
しかし、特許文献1に示す接続素子はリフロー後に殆ど変形することがないため、上記接続素子を半導体素子と実装基板との間に挟んで接続する方法では、実装基板と半導体素子との間の距離はリフロー後に殆ど変化しない。そのため、半導体素子と実装基板との間に挟んで接続する接続素子に、はんだボール等の導電性接合材が一部混在している場合には、導電性接合材がリフロー時に溶融し、導電性接合材の断面が表面張力によって細くなり断線する虞がある。
However, since the connection element disclosed in
本発明の目的は、受動素子として機能する薄膜素子と導電性接合材とを備え、リフロー時における導電性接合材の断線を抑制することで、半導体素子と実装基板との間の接続信頼性を高めた接続素子を提供することにある。また、受動素子として機能する薄膜素子と導電性接合材とを備えた接続素子を用いることにより、半導体素子と実装基板との間の接続信頼性を高めた、実装基板に対する半導体素子の実装構造を提供することにある。 An object of the present invention is to provide a thin film element functioning as a passive element and a conductive bonding material, and to suppress the disconnection of the conductive bonding material during reflow, thereby improving the connection reliability between the semiconductor element and the mounting substrate. It is to provide an enhanced connection element. In addition, by using a connection element including a thin film element functioning as a passive element and a conductive bonding material, a connection structure between the semiconductor element and the mounting substrate is improved, and a mounting structure of the semiconductor element on the mounting substrate is provided. It is to provide.
(1)本発明の接続素子は、
第1主面および前記第1主面に対向する第2主面を有する薄膜素子と、
前記第1主面に形成される第1電極と、
前記第2主面に形成される第2電極と、
前記第1主面に沿った方向から視て、前記第1電極の表面に半円状に設けられる第1導電性接合材と、
前記第2主面に沿った方向から視て、前記第2電極の表面に半円状に設けられる第2導電性接合材と、
を備えることを特徴とする。
(1) The connecting element of the present invention is
A thin film element having a first main surface and a second main surface opposite to the first main surface;
A first electrode formed on the first main surface;
A second electrode formed on the second main surface;
A first conductive bonding material provided in a semicircular shape on the surface of the first electrode, as viewed from the direction along the first main surface;
A second conductive bonding material provided in a semicircular shape on the surface of the second electrode as viewed from the direction along the second main surface;
It is characterized by providing.
この構成では、第1導電性接合材および第2導電性接合材が、はんだボール等の球状の導電性接合材と同様に、リフロープロセスによって溶融する。そのため、接続素子を介して接続する端子電極間(例えば実装基板の実装電極と半導体素子の外部電極との間)のリフロー後の距離は、導電性接合材の表面張力等によって、接続素子を介して接続する端子電極間のリフロー前の距離に比べて短くなる。したがって、これら接続素子および球状の導電性接合材を用いて端子電極間を接続した場合には、リフロープロセスにより溶融した球状の導電性接合材が表面張力によって細くなることが抑制され、溶融した球状の導電性接合材の断線を抑制できる。 In this configuration, the first conductive bonding material and the second conductive bonding material are melted by a reflow process in the same manner as a spherical conductive bonding material such as a solder ball. Therefore, the distance after reflow between the terminal electrodes connected via the connecting element (for example, between the mounting electrode of the mounting substrate and the external electrode of the semiconductor element) depends on the surface tension of the conductive bonding material, etc. This is shorter than the distance before reflow between the terminal electrodes to be connected. Therefore, when the connection electrodes and the spherical conductive bonding material are used to connect the terminal electrodes, the spherical conductive bonding material melted by the reflow process is suppressed from being thinned by the surface tension, and the molten spherical ball Disconnection of the conductive bonding material can be suppressed.
また、接続素子の外形(形状および大きさ)は、球状の導電性接合材と略同じである。そのため、接続素子は、球状の導電性接合材と同様に、半導体素子と実装基板との間に挟んで接続することができる。そのため、実装基板に実装される受動素子の数を減らすことができ、高密度化・高集積化が可能となる。また、実装基板に受動素子を実装する場合に比べて、導電性接合材による接続箇所を減らすことができるため、接続信頼性が向上する。 Further, the external shape (shape and size) of the connection element is substantially the same as the spherical conductive bonding material. Therefore, the connection element can be connected by being sandwiched between the semiconductor element and the mounting substrate, similarly to the spherical conductive bonding material. Therefore, the number of passive elements mounted on the mounting substrate can be reduced, and high density and high integration can be achieved. Moreover, since the connection location by a conductive joining material can be reduced compared with the case where a passive element is mounted in a mounting substrate, connection reliability improves.
(2)上記(1)において、前記第1電極および前記第1導電性接合材は、前記第1主面に垂直な方向から視て、前記第1主面の外縁の内側に形成され、前記第2電極および前記第2導電性接合材は、前記第2主面に垂直な方向から視て、前記第2主面の外縁の内側に形成されることが好ましい。この構成により、リフロープロセスによって溶融した第1導電性接合材および第2導電性接合材が、第1主面側および第2主面側に濡れ広がることを抑制できるため、第1電極P1と第2電極P2とが短絡する可能性は低い。 (2) In the above (1), the first electrode and the first conductive bonding material are formed inside an outer edge of the first main surface when viewed from a direction perpendicular to the first main surface, The second electrode and the second conductive bonding material are preferably formed inside the outer edge of the second main surface as viewed from a direction perpendicular to the second main surface. With this configuration, it is possible to prevent the first conductive bonding material and the second conductive bonding material melted by the reflow process from being wet and spread on the first main surface side and the second main surface side. The possibility that the two electrodes P2 are short-circuited is low.
(3)上記(1)または(2)において、前記薄膜素子は、第1面および第2面を有する基板と、前記第1面および前記第2面の少なくとも一方に、薄膜プロセスにより形成される受動素子と、を有することが好ましい。この構成により、薄膜素子の厚みを薄くできるため、接続素子を介して接続する端子電極間の距離をさらに短くできる。したがって、導電性接合材および薄膜素子が持つ寄生インダクタンスをさらに抑制できる。 (3) In the above (1) or (2), the thin film element is formed on a substrate having a first surface and a second surface and at least one of the first surface and the second surface by a thin film process. And a passive element. With this configuration, since the thickness of the thin film element can be reduced, the distance between the terminal electrodes connected through the connection element can be further shortened. Therefore, the parasitic inductance of the conductive bonding material and the thin film element can be further suppressed.
(4)上記(3)において、前記受動素子は、キャパシタであってもよい。 (4) In the above (3), the passive element may be a capacitor.
(5)上記(3)において、前記受動素子は、巻回軸を有するコイル状のインダクタであり、前記巻回軸は、前記第1主面および前記第2主面に平行であることが好ましい。この構成により、コイル状のインダクタに発生する磁束が、第1電極および第2電極により妨げられることを抑制できる。したがって、所定のインダクタンス値を有するコイル状のインダクタを実現できる。 (5) In the above (3), the passive element is preferably a coiled inductor having a winding axis, and the winding axis is preferably parallel to the first main surface and the second main surface. . With this configuration, the magnetic flux generated in the coiled inductor can be prevented from being blocked by the first electrode and the second electrode. Therefore, a coiled inductor having a predetermined inductance value can be realized.
(6)上記(1)から(5)のいずれかにおいて、前記第1導電性接合材および前記第2導電性接合材は、はんだで構成できる。 (6) In any one of (1) to (5), the first conductive bonding material and the second conductive bonding material may be made of solder.
(7)本発明の実装基板に対する半導体素子の実装構造は、
複数の外部電極を有する半導体素子と、
複数の実装電極を有する実装基板と、
を備える、前記実装基板に対する前記半導体素子の実装構造であって、
第1主面および前記第1主面に対向する第2主面を有する薄膜素子と、
前記第1主面に形成される第1電極と、
前記第2主面に形成される第2電極と、
前記第1電極の表面に設けられる第1導電性接合部と、
前記第2電極の表面に設けられる第2導電性接合部と、
第3導電性接合部と、
をさらに備え、
前記複数の外部電極のうち一部の外部電極は、前記第1導電性接合部を介して前記第1電極に接続され、
前記複数の実装電極のうち一部の実装電極は、前記第2導電性接合部を介して前記第2電極に接続され、
前記複数の実装電極のうち他の実装電極は、前記第3導電性接合部を介して前記複数の外部電極のうち他の外部電極に接続されることを特徴とする。
(7) The mounting structure of the semiconductor element on the mounting substrate of the present invention is as follows:
A semiconductor element having a plurality of external electrodes;
A mounting substrate having a plurality of mounting electrodes;
A mounting structure of the semiconductor element with respect to the mounting substrate,
A thin film element having a first main surface and a second main surface opposite to the first main surface;
A first electrode formed on the first main surface;
A second electrode formed on the second main surface;
A first conductive joint provided on a surface of the first electrode;
A second conductive joint provided on the surface of the second electrode;
A third conductive joint;
Further comprising
Some external electrodes among the plurality of external electrodes are connected to the first electrode through the first conductive joint,
A part of the plurality of mounting electrodes is connected to the second electrode through the second conductive joint,
The other mounting electrode among the plurality of mounting electrodes is connected to the other external electrode among the plurality of external electrodes through the third conductive joint portion.
この構成では、第1導電性接合材および第2導電性接合材が、球状の導電性接合材と同様に、リフロープロセスによって溶融する。そのため、リフロー後の半導体素子の外部電極と実装基板の実装電極との間の距離は、半導体素子の重量や導電性接合材の表面張力等によって、リフロー前の半導体素子の外部電極と実装基板の実装電極との間の距離に比べて短くなる。したがって、これら接続素子および球状の導電性接合材を用いて半導体素子を実装基板に実装した場合には、リフロープロセスにより溶融した球状の導電性接合材が表面張力によって細くなることが抑制され、溶融した球状の導電性接合材の断線を抑制できる。 In this configuration, the first conductive bonding material and the second conductive bonding material are melted by the reflow process in the same manner as the spherical conductive bonding material. Therefore, the distance between the external electrode of the semiconductor element after reflow and the mounting electrode of the mounting board depends on the weight of the semiconductor element, the surface tension of the conductive bonding material, etc. The distance is shorter than the distance between the mounting electrodes. Therefore, when a semiconductor element is mounted on a mounting substrate using these connection elements and a spherical conductive bonding material, the spherical conductive bonding material melted by the reflow process is suppressed from being thinned by surface tension, The disconnection of the spherical conductive bonding material can be suppressed.
本発明によれば、受動素子として機能する薄膜素子と導電性接合材とを備え、リフロー時における導電性接合材の断線を抑制することで、半導体素子と実装基板との間の接続信頼性を高めた接続素子を実現できる。また、受動素子として機能する薄膜素子と導電性接合材とを備えた接続素子を用いることにより、半導体素子と実装基板との間の接続信頼性を高めた、実装基板に対する半導体素子の実装構造を実現できる。 According to the present invention, the connection reliability between the semiconductor element and the mounting substrate is provided by including the thin film element functioning as a passive element and the conductive bonding material, and suppressing disconnection of the conductive bonding material during reflow. An improved connection element can be realized. In addition, by using a connection element including a thin film element functioning as a passive element and a conductive bonding material, a connection structure between the semiconductor element and the mounting substrate is improved, and a mounting structure of the semiconductor element on the mounting substrate is provided. realizable.
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第2の実施形態以降では第1の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。 Hereinafter, several specific examples will be given with reference to the drawings to show a plurality of modes for carrying out the present invention. In each figure, the same reference numerals are assigned to the same portions. In consideration of ease of explanation or understanding of the main points, the embodiments are shown separately for convenience, but the components shown in different embodiments can be partially replaced or combined. In the second and subsequent embodiments, description of matters common to the first embodiment is omitted, and only different points will be described. In particular, the same operation effect by the same configuration will not be sequentially described for each embodiment.
《第1の実施形態》
図1は第1の実施形態に係る接続素子101の正面図である。図2は接続素子101が備える薄膜素子11、第1電極P1および第2電極P2を示す外観斜視図である。なお、図1において、各部の厚みは誇張して図示している。以降の各実施形態における正面図および断面図についても同様である。
<< First Embodiment >>
FIG. 1 is a front view of a
接続素子101は、薄膜素子11、第1電極P1、第2電極P2、第1導電性接合材21および第2導電性接合材22を備える。図1等に示すように、接続素子101は、はんだボールの様に略球状の受動素子である。
The
薄膜素子11は、平面形状が正方形である絶縁性の薄板であり、第1主面S1および第1主面S1に対向する第2主面S2を有する。図1等に示すように、薄膜素子11の第1主面S1および第2主面S2は、XY平面に平行である。なお、図1等に示すX方向、Y方向およびZ方向は互いに直交する方向である。第1主面S1および第2主面S2はX方向およびY方向に平行であり、Z方向に垂直である。
The
第1電極P1は、第1主面S1に形成される平面形状が正方形の電極パターンである。第1導電性接合材21は、第1主面S1に沿った方向(Y方向)から視て、第1電極P1の表面に半円状に設けられる。
The first electrode P1 is an electrode pattern having a square planar shape formed on the first main surface S1. The first
第1電極P1は、第1主面S1よりも面積が小さく、且つ、第1主面S1の略中央に形成されている。そのため、第1電極P1および第1導電性接合材21は、第1主面S1に垂直な方向(Z方向)から視て、第1主面S1の外縁の内側に形成される。言い換えると、第1導電性接合材21は、Z方向から視て、第1主面S1の外縁にまで達していない。
The first electrode P1 has an area smaller than that of the first main surface S1 and is formed at substantially the center of the first main surface S1. Therefore, the first electrode P1 and the first
第2電極P2は、第2主面S2に形成される平面形状が正方形の電極パターンである。第2導電性接合材22は、第2主面S2に沿った方向(Y方向)から視て、第2電極P2電極P2の表面に半円状に設けられる。
The second electrode P2 is an electrode pattern having a square planar shape formed on the second main surface S2. The second
第2電極P2は、第2主面S2よりも面積が小さく、且つ、第2主面S2の略中央に形成されている。そのため、第2電極P2および第2導電性接合材22は、第2主面に垂直な方向(Z方向)から視て、第2主面S2の外縁の内側に形成される。言い換えると、第2導電性接合材22は、Z方向から視て、第2主面S2の外縁に達していない。
The second electrode P2 has a smaller area than the second main surface S2, and is formed at substantially the center of the second main surface S2. Therefore, the second electrode P2 and the second
第1電極P1および第2電極P2は例えばCuやAgを主成分としためっき膜にNiやAu等のめっき膜を被覆したものであり、第1導電性接合材21および第2導電性接合材22は、例えばはんだ等である。
For example, the first electrode P1 and the second electrode P2 are obtained by coating a plating film mainly composed of Cu or Ag with a plating film such as Ni or Au, and the first
図3は薄膜素子11、第1電極P1および第2電極P2の断面図である。
FIG. 3 is a cross-sectional view of the
薄膜素子11は、基板31、受動素子41、拡散防止層52、絶縁体層53、保護層54、複数の導体63,64、および複数の層間接続導体V1,V2,V3,V4を有する。
The
基板31は平面形状が正方形の導電性薄板であり、第1面PS1および第2面PS2を有する。基板31は例えば低抵抗Si基板である。基板31の第1面PS1には拡散防止層52が形成され、拡散防止層52の表面には受動素子41が形成される。拡散防止層52は絶縁性を有し、基板31に含有される元素が受動素子41に拡散するのを防止する。拡散防止層52は例えばSiO2膜等である。
The
受動素子41は、基板31の第1面PS1に薄膜プロセスにより形成される受動素子である。具体的に説明すると、受動素子41は、拡散防止層52上に形成される第1キャパシタ用電極61と、第1キャパシタ用電極61上に形成される誘電体層51と、誘電体層51上に形成される第2キャパシタ用電極62とにより構成される薄膜キャパシタである。第1キャパシタ用電極61および第2キャパシタ用電極62は例えばCu箔であるが、Pt、Au、Ru等の熱処理に対して耐酸化性を有する材料が好ましい。誘電体層51は高誘電率の材料であり、例えば(Ba,Sr)TiO3(BST)である。
The
また、拡散防止層52の表面には絶縁体層53が形成される。受動素子41は、図3に示すように、全体が絶縁体層53によって被覆される。絶縁体層53の上面には導体63,64が形成される。導体63は、拡散防止層52および絶縁体層53を貫通する層間接続導体V1を介して基板31に電気的に接続される。また、導体63は、絶縁体層53を貫通する層間接続導体V2を介して受動素子41の第1キャパシタ用電極61に接続される。導体64は、層間接続導体V3を介して受動素子41の第2キャパシタ用電極62に接続される。
In addition, an
さらに、拡散防止層52の表面および絶縁体層53の上面には、保護層54が形成される。絶縁体層53は、図3に示すように、全体が保護層54によって被覆される。保護層54は例えばポリイミド樹脂やエキポシ樹脂等である。
Further, a
保護層54の上面(薄膜素子11の第1主面S1)には、第1電極P1が形成される。第1電極は、保護層54を貫通する層間接続導体V4を介して導体64に接続される。また、基板31の第2面PS2(薄膜素子11の第2主面S2)には、第2電極P2が形成される。
A first electrode P1 is formed on the upper surface of the protective layer 54 (the first main surface S1 of the thin film element 11). The first electrode is connected to the
このようにして、薄膜素子11はキャパシタとして機能する。
Thus, the
本実施形態に係る接続素子101は、例えば次の(1)から(7)の工程で製造される。
The
(1)まず、薄膜プロセスで形成された薄膜素子11を準備する。
(1) First, a
(2)次に、薄膜素子11の第1主面S1および第2主面S2にめっき法等によってCu膜等の導体膜を形成し、これをフォトレジスト膜パターンの形成およびエッチングによってパターニングすることにより、第1電極P1および第2電極P2を形成する。また、導電性ペーストをスクリーン印刷することによって第1電極P1および第2電極P2を形成してもよい。その後、Cu等のめっき膜の表面にNi,Auめっき膜を更に形成する。
(2) Next, a conductor film such as a Cu film is formed on the first main surface S1 and the second main surface S2 of the
(3)第1電極P1にペースト状の導電性接合材を印刷する。すなわち、はんだを使う場合、薄膜素子11の第1主面S1に形成された第1電極P1にはんだペーストを印刷する。その後、リフロープロセスにより、第1電極P1の表面に第1導電性接合材21を設ける。上記ペースト状の導電性接合材は、このリフロープロセスによって、X方向またはY方向から視て、第1電極P1の表面に半円状に設けられる第1導電性接合材21となる。
(3) A paste-like conductive bonding material is printed on the first electrode P1. That is, when solder is used, a solder paste is printed on the first electrode P1 formed on the first main surface S1 of the
(4)次に、耐熱性を有するマスキングテープ(シールテープ)を薄膜素子11の第1主面S1全体に貼付する。
(4) Next, a masking tape (seal tape) having heat resistance is attached to the entire first main surface S1 of the
(5)第2電極P2にペースト状の導電性接合材を印刷する。すなわち、はんだを使う場合、薄膜素子11の第2主面S2に形成された第2電極P2にはんだペーストを印刷する。その後、リフロープロセスにより、第2電極P2の表面に第2導電性接合材22を設ける。上記ペースト状の導電性接合材は、このリフロープロセスによって、X方向またはY方向から視て、第2電極P2の表面に半円状に設けられる第2導電性接合材22となる。
(5) A paste-like conductive bonding material is printed on the second electrode P2. That is, when using solder, the solder paste is printed on the second electrode P2 formed on the second main surface S2 of the
(6)その後、薄膜素子11の第1主面S1全体に貼付したマスキングテープを取り除く。
(6) Thereafter, the masking tape attached to the entire first main surface S1 of the
(7)なお、上記の工程は、複数の薄膜素子11が形成されたウェハ状態のまま処理される。最後にダイシングを行い、ウェハから個々の接続素子101単位(個片)に分離する。
(7) In addition, said process is processed with the wafer state in which the some
次に、半導体素子1の実装方法、および接続素子101を利用することの利点について、図を参照して説明する。図4(A)は、接続素子101および第3導電性接合材23を用いて半導体素子1を実装基板2に表面実装した状態を示す正面図であり、図4(B)は、半導体素子1を実装基板2に実装した半導体素子1の、リフロー後の状態を示す正面図である。
Next, a mounting method of the
半導体素子1の下面(実装面)には複数の外部電極71,72が形成されており、実装基板2の上面には複数の実装電極81,82が形成されている。半導体素子1は例えば半導体ICチップである。
A plurality of
図5(A)に示すように、外部電極71と実装電極81との間には、接続素子101が配置される。このとき、接続素子101の第1導電性接合材は、外部電極71に接し、接続素子101の第2導電性接合材は実装電極81に接する。また、外部電極72と実装電極82との間には、球状の第3導電性接合材23が配置される。第3導電性接合材23は、例えばはんだボールである。
As shown in FIG. 5A, the
その後、図5(B)に示すように、リフロープロセスによって、半導体素子1を実装基板2に実装する。
Thereafter, as shown in FIG. 5B, the
具体的に説明すると、リフロープロセスによって、接続素子101の第1導電性接合材は溶融し、第1導電性接合部21Sになる。第1導電性接合部21Sは、薄膜素子11の第1電極と外部電極71との間を電気的に導通し、且つ構造的に接合する。リフロープロセスによって、接続素子101の第2導電性接合材は溶融し、第2導電性接合部22Sになる。第2導電性接合部22Sは、薄膜素子11の第2電極P2と実装電極81との間を電気的に導通し、且つ構造的に接合する。すなわち、外部電極71は、薄膜素子11、第1導電性接合部21Sおよび第2導電性接合部22Sを介して実装電極81に接続される。また、リフロープロセスによって、第3導電性接合材23は溶融し、第3導電性接合部23Sになる。第3導電性接合部23Sは、外部電極72と実装電極82との間を電気的に導通し、且つ構造的に接合する。
More specifically, the first conductive bonding material of the
半導体素子1は例えば次の(1)(2)の工程により、図4(A)に示すように、接続素子101を用いて実装基板2に表面実装される。
The
(1)まず、実装基板2の上面に形成された実装電極81,82にフラックス等の接着剤を塗付し、接続素子101および第3導電性接合材23を実装電極81,82上にそれぞれ配置(接着)する。これら接続素子101および第3導電性接合材23は例えばマウンターで実装電極81,82上に配置される。
(1) First, an adhesive such as flux is applied to the mounting
(2)次に、半導体素子1の実装面に形成された外部電極71,72にフラックス等の接着剤を塗付し、実装電極81,82上に配置された接続素子101および第3導電性接合材23を外部電極71,72にそれぞれ配置する。
(2) Next, an adhesive such as flux is applied to the
このようにして、接続素子101および第3導電性接合材23を用いて半導体素子1を実装基板2に表面実装する。
In this manner, the
なお、半導体素子1の実装面に形成された外部電極71,72上に接続素子101および第3導電性接合材23をそれぞれ配置した後、実装基板2の上面に形成された実装電極81,82に、外部電極71,72上に配置された接続素子101および第3導電接合材23をそれぞれ配置してもよい。また、接続素子101および第3導電性接合材23は、マウンターで別々に配置してもよく、同時に配置してもよい。
In addition, after disposing the
さらに、半導体素子1は例えば次の(1)(2)の工程により、接続素子101を用いて実装基板2に表面実装してもよい。
Further, the
(1)まず、第2電極P2に第2導電性接合材22を設けた薄膜素子11を用意する。
(1) First, the
(2)次に、実装基板2の上面に形成された実装電極81,82に接着剤を塗付し、薄膜素子11の第2導電性接合材22および第3導電性接合材23を実装電極81,82上に配置(接着)する。
(2) Next, an adhesive is applied to the mounting
(3)次に、薄膜素子11の第1電極P1上に接着剤を塗付し、はんだボール等の球状の導電性接合材を第1電極P1上に配置する。
(3) Next, an adhesive is applied on the first electrode P1 of the
(4)次に、半導体素子1の実装面に形成された外部電極71,72上に接着剤を塗布し、実装電極82上に配置された第3導電性接合材23および第1電極P1上に配置された球状の導電性接合材を外部電極71,72にそれぞれ配置する。
(4) Next, an adhesive is applied on the
なお、第1電極P1に第1導電性接合材21を設けた薄膜素子11を用意し、半導体素子1の実装面に形成された外部電極71,72上に、薄膜素子11および第3導電性接合材23をそれぞれ配置し、薄膜素子11の第2電極P2に球状の導電性接合材を配置した後、実装電極81,82に、第2電極P2上に配置された球状の導電性接合材および第3導電性接合材23をそれぞれ接着してもよい。
In addition, the
半導体素子1の実装構造において、本実施形態に係る接続素子101を利用すれば、次のような効果を奏する。
If the
(a)本実施形態に係る接続素子101は、第1導電性接合材21および第2導電性接合材22が、第3導電性接合材23と同様に、リフロープロセスによって溶融する。そのため、リフロー後の半導体素子1と実装基板2との間の距離H2は、半導体素子1の重量や導電性接合材の表面張力等によって、リフロー前の半導体素子1と実装基板2との間の距離H1に比べて短くなる(H1>H2)。したがって、接続素子101および第3導電性接合材23を用いて半導体素子1を実装基板2に実装した場合には、リフロープロセスにより溶融した第3導電性接合材23(第3導電性接合部23S)が表面張力によって細くなることが抑制され、第3導電性接合部23Sの断線を抑制できる。
(A) In the
(b)また、本実施形態に係る薄膜素子11は、第1面PS1および第2面PS2を有する基板31、および第1面PS1に薄膜プロセスにより形成される受動素子(薄膜キャパシタ)を有する。この構成により、薄膜素子11の厚みを薄くできるため、半導体素子1と実装基板2との間の距離H2をさらに短くできる。したがって、第1導電性接合部21S、第2導電性接合部22Sおよび薄膜素子11が持つ寄生インダクタンスをさらに抑制できる。
(B) Moreover, the
(c)また、接続素子101の外形(形状および大きさ)は、はんだボール等の球状の導電性接合材と略同じである。そのため、接続素子101は、球状の導電性接合材と同様に、半導体素子と実装基板との間に挟んで接続することができる。そのため、実装基板に実装される受動素子の数を減らすことができ、高密度化・高集積化が可能となる。また、実装基板に受動素子を実装する場合に比べて、導電性接合材による接続箇所を減らすことができるため、接続信頼性が向上する。
(C) The external shape (shape and size) of the
(d)本実施形態では、第1電極P1および第1導電性接合材21が、Z方向から視て、第1主面S1の外縁の内側に形成されている。言い換えると、第1導電性接合材21は、Z方向から視て、第1主面S1の外縁に達していない。この構成により、リフロープロセスによって溶融した第1導電性接合材21(第1導電性接合部21S)が、第2主面S2側に濡れ広がることを抑制できるため、第1電極P1と第2電極P2とが短絡する可能性は低い。
(D) In the present embodiment, the first electrode P1 and the first
(e)同様に、本実施形態では、第2電極P2および第2導電性接合材22が、Z方向から視て、第2主面S2の外縁の内側に形成されている。この構成により、リフロープロセスによって溶融した第2導電性接合材22(第2導電性接合部22S)が、第1主面S1側に濡れ広がることを抑制できるため、第1電極P1と第2電極P2とが短絡する可能性は低い。
(E) Similarly, in the present embodiment, the second electrode P2 and the second
(f)接続素子101は、第1電極P1の表面に設けられる第1導電性接合材21と、第2電極P2の表面に設けられる第2導電性接合材22とを備える。そのため、リフロープロセスにおけるセルフアライメント作用により、接続素子101(薄膜素子11)の位置ズレが起こりにくくなる。したがって、本実施形態に係る接続素子101を用いることによって、薄膜素子11は、外部電極71と実装電極81との間に高精度に接続される。
(F) The
(g)また、接続素子101は、第1導電性接合材21および第2導電性接合材22を備えるため、リフロープロセスによって溶融した第1導電性接合部21Sおよび第2導電性接合部22Sの表面には表面張力が発生する。そのため、接続素子101が外部電極71と実装電極81との間に配置された際に、薄膜素子の第1主面および第2主面が、外部電極71および実装電極81に非平行であっても、リフロー後には外部電極71および実装電極81に平行になるように位置が補正される。
(G) Since the connecting
(h)本実施形態において、受動素子41は、第1キャパシタ用電極61と、第1キャパシタ用電極61上に形成される誘電体層51と、誘電体層51上に形成される第2キャパシタ用電極62とにより構成される薄膜キャパシタである。そのため、第1キャパシタ用電極61と第2キャパシタ用電極62との間の距離を容易に短くでき、高容量のキャパシタとして機能する接続素子101を実現できる。
(H) In the present embodiment, the
(i)また、本実施形態では、受動素子41の全体が絶縁体層53によって被覆されているため、導体63,64を形成するためのエッチング等による特性変化を抑制することができる。また、この構成により、堅牢性や耐熱性の高い薄膜素子11を実現できる。
(I) Moreover, in this embodiment, since the whole
なお、本実施形態では、図3に示すように、第1キャパシタ用電極61と基板31とが、導体63および層間接続導体V1,V2を介して接続されているため、線路長は長くなる。しかし、導体63の厚膜化や、層間接続導体V1,V2の径を太くすることにより、低ESRの接続素子101を得ることができる。
In the present embodiment, as shown in FIG. 3, since the
《第2の実施形態》
第2の実施形態では、第1の実施形態に係る接続素子101および第3導電性接合材を利用した電子機器201について、図を参照して説明する。
<< Second Embodiment >>
In the second embodiment, an
図5(A)は、接続素子101を利用した電子機器201の主要部を示す正面図であり、図5(B)は、電子機器201の主要部のブロック図である。図5(B)において、薄膜キャパシタである薄膜素子11をキャパシタCで表している。
FIG. 5A is a front view illustrating a main part of the
電子機器201は、半導体素子1および実装基板2を備える。半導体素子1の下面(実装面)には外部電極71,72が形成されており、実装基板2の上面には実装電極81,82が形成されている。
The
外部電極71は、薄膜素子11の第1主面に形成された第1電極P1に、第1導電性接合部21Sを介して接続される。実装電極81は、薄膜素子11の第2主面に形成された第2電極P2に、第2導電性接合部22Sを介して接続される。すなわち、外部電極71は、第1導電性接合部21S、薄膜素子11および第2導電性接合部22Sを介して実装電極81に接続されている。第1導電性接合部21Sおよび第2導電性接合部22Sは、上述したように、外部電極71と実装電極81との間に配置された接続素子101の、第1導電性接合材および第2導電性接合材が、それぞれ溶融したものである。
The
外部電極72は、第3導電性接合部23Sを介して実装電極82に接続されている。第3導電性接合部23Sは、上述したように、外部電極72と実装電極82との間に配置された第3導電性接合材が溶融したものである。
The
電子機器201の主要部では、実装基板2の実装電極82は給電回路92に接続されており、実装電極81はグランドに接続されている。そのため、図5(B)に示すように、半導体素子1が有する回路91が給電回路92に導通する構成であり、グランドへシャント接続されたキャパシタCが構成される。このようにして、電子機器201の主要部では、薄膜素子11(キャパシタC)がデカップリングコンデンサとして機能する。
In the main part of the
電子機器201では、回路91の直前でキャパシタCがシャント接続されているため、給電回路92からの電源ラインに重畳された高周波ノイズまたは高調波ノイズを除去できる。
In the
なお、本実施形態に係る電子機器201では、図5(B)のような回路構成について示したが、これに限定されるものではない。接続素子101を利用した半導体素子1の実装構造において、回路構成は適宜変更可能である。
In the
《第3の実施形態》
第3の実施形態では、インダクタとして機能する接続素子の薄膜素子13ついて、各図を参照して説明する。
<< Third Embodiment >>
In the third embodiment, a connection element
図6(A)は薄膜素子13の平面図であり、図6(B)は、図6(A)におけるA−A断面図である。
6A is a plan view of the
本実施形態に係る薄膜素子13は、コイル用導体65を備える点で第1の実施形態に係る接続素子101の薄膜素子11と異なる。また、薄膜素子13は、基板32の材質が薄膜素子11と異なる。その他の構成については接続素子101と同じである。
The
薄膜素子13は、基板32、コイル用導体65、絶縁体層53および複数の層間接続導体V1,V2を有する。
The
基板32は平面形状が正方形の絶縁性薄板であり、第1面PS1および第2面PS2を有する。基板32は例えば高抵抗Si基板である。基板32の第1面PS1にはコイル用導体65が形成される。コイル用導体65は約2ターンのスパイラル状の導体パターンであり、薄膜プロセスにより形成される受動素子(薄膜インダクタ)である。コイル用導体65は例えばCu箔であるが、Pt、Au、Ru等の熱処理に対して耐酸化性を有する材料が好ましい。
The
また、基板32の第1面PS1には絶縁体層53が形成される。コイル用導体65は、図5に示すように、全体が絶縁体層53によって被覆される。絶縁体層53の上面には第1電極P1が形成され、基板32の第2面S2には第2電極P2が形成される。第1電極P1は、絶縁体層53を貫通する層間接続導体V2を介してコイル用導体65に一端に接続され、第2電極P2は、基板32を貫通する層間接続導体V1を介してコイル用導体65の他端に接続される。絶縁体層53は例えばポリイミド樹脂やエキポシ樹脂等である。なお、絶縁体層53は所定の大きなインダクタンス値を得るためには、例えば磁性フェライトであることが好ましい。
An insulating
この構成により、薄膜素子13はインダクタとして機能する。
With this configuration, the
本実施形態に係る薄膜素子13を備える接続素子であっても、上述した第1の実施形態に係る接続素子101と同様の効果を奏する。
Even a connection element including the
《第4の実施形態》
第4の実施形態では、インダクタとして機能する接続素子の薄膜素子において、第3の実施形態で示した薄膜素子13とは異なる例について、各図を参照して説明する。
<< Fourth Embodiment >>
In the fourth embodiment, an example different from the
図7(A)は薄膜素子14の平面図であり、図7(B)は、図7(A)におけるB−B断面図である。
7A is a plan view of the
薄膜素子14は、基板32、第1コイル用導体66、第2コイル用導体67、磁性体層55、非磁性体層56および複数の層間接続導体V1,V2を有する。
The
基板32の第1面PS1には、5つの第1コイル用導体66が形成されている。5つの第1コイル用導体66は、概略的にY方向に延伸する導体パターンであり、X方向に配列されている。基板32の第1面PS1には磁性体層55が形成される。第1コイル用導体66は、図7(B)に示すように、全体が磁性体層55によって被覆される。磁性体層55は例えば磁性体フェライトである。磁性体層の上面には、5つの第2コイル用導体67が形成される。5つの第2コイル用導体67は、Y方向に延伸する導体パターンであり、X方向に配列されている。第1コイル用導体66の一端は、磁性体層55を貫通する層間接続導体V3を介して第2コイル用導体67の一端に接続される。第1コイル用導体66の他端は、層間接続導体V3を介して第2コイル用導体67の他端に接続される。
Five
これら第1コイル用導体66、第2コイル用導体67および層間接続導体V3によって、X方向に沿った巻回軸AX1を有するコイル状のインダクタが形成される。上記コイル状のインダクタは、約5ターンのヘリカル状のコイル導体であり、薄膜プロセスにより形成される受動素子(薄膜インダクタ)である。
The
また、磁性体層55の上面には非磁性体層56が形成される。第2コイル用導体67は、図7(B)に示すように、全体が非磁性体層56によって被覆される。非磁性体層56の上面には第1電極P1が形成され、基板32の第2面S2には第2電極P2が形成される。第1電極P1は、非磁性体層56を貫通する層間接続導体V1を介して上記コイル状のインダクタの一端に接続され、第2電極P2は、基板32を貫通する層間接続導体V2を介して上記コイル状のインダクタの他端に接続される。非磁性体層56は例えば非磁性体フェライトである。
A
この構成により、薄膜素子14はインダクタとして機能する。
With this configuration, the
本実施形態に係る薄膜素子14を備える接続素子であっても、上述した第1の実施形態に係る接続素子101と同様の効果を奏する。
Even a connection element including the
また、本実施形態では、上記コイル状のインダクタの巻回軸AX1がX方向に沿っている。この構成により、コイル状のインダクタに発生する磁束が、第1電極P1および第2電極P2により妨げられることを抑制できる。したがって、所定のインダクタンス値を有するコイル状のインダクタを実現できる。なお、コイル状のインダクタの巻回軸AX1は、X方向に沿っている構造に限定されるものではなく、第1主面S1および第2主面S2に平行であれば上記の作用・効果を奏することができる。 In the present embodiment, the winding axis AX1 of the coiled inductor is along the X direction. With this configuration, it is possible to suppress the magnetic flux generated in the coiled inductor from being blocked by the first electrode P1 and the second electrode P2. Therefore, a coiled inductor having a predetermined inductance value can be realized. Note that the winding axis AX1 of the coiled inductor is not limited to the structure along the X direction, and the above operations and effects can be achieved as long as they are parallel to the first main surface S1 and the second main surface S2. Can play.
《その他の実施形態》
上述の実施形態では、薄膜素子がインダクタまたはキャパシタとして機能する構成例を示したが、これに限定されるものではない。薄膜素子は、抵抗として機能する構成であってもよい。また、薄膜素子は、インダクタおよびキャパシタを一体的に備え、LC回路として機能する構成であってもよい。
<< Other Embodiments >>
In the above-described embodiment, the configuration example in which the thin film element functions as an inductor or a capacitor has been described. However, the present invention is not limited to this. The thin film element may be configured to function as a resistor. Further, the thin film element may be configured to integrally include an inductor and a capacitor and function as an LC circuit.
上述の実施形態では、薄膜プロセスにより形成される受動素子が、基板の第1面PS1側に設けられた構成を示したが、これに限定されるものではない。基板の第2面PS2側に、薄膜プロセスにより形成される受動素子は、基板の第2面PS2側に設けられていてもよい。また、基板の第1面PS1および第2面PS2の両側に設けられていてもよい。 In the above-described embodiment, the passive element formed by the thin film process is provided on the first surface PS1 side of the substrate. However, the present invention is not limited to this. The passive element formed by the thin film process on the second surface PS2 side of the substrate may be provided on the second surface PS2 side of the substrate. Further, it may be provided on both sides of the first surface PS1 and the second surface PS2 of the substrate.
なお、本発明の薄膜素子において、基板31,32は必須ではない。薄膜素子が抵抗として機能する受動素子である場合は、抵抗材料の薄板自体を薄膜素子として利用することもできる。
In the thin film element of the present invention, the
また、上述の実施形態では、薄膜素子の平面形状が正方形である例を示したが、この構成に限定されるものではない。薄膜素子の平面形状は、例えば円形、楕円形、多角形等、本発明の作用・効果を奏する範囲において適宜変更可能である。 Further, in the above-described embodiment, the example in which the planar shape of the thin film element is a square is shown, but the present invention is not limited to this configuration. The planar shape of the thin film element can be changed as appropriate within a range where the functions and effects of the present invention are achieved, such as a circle, an ellipse, and a polygon.
なお、本発明における「第1電極の表面に半円状に設けられる」とは、第1電極の表面に設けられる第1導電性接合材21が完全な半円形状である場合に限るものではない。第1主面S1に沿った方向(X方向またはY方向)から視て、第1電極P1の表面に設けられた第1導電性接合材21が、円弧状等も含まれる。また、異なる第1主面に沿った方向(例えばX方向とY方向)から視た第1導電性接合材21の形状が相似形でないものであってもよく、第1導電性接合材21が例えば直角三角錐のような形状も含まれる。
In the present invention, “provided in a semicircular shape on the surface of the first electrode” is not limited to the case where the first
同様に、本発明における「第2電極の表面に半円状に設けられる」とは、第2電極の表面に設けられる第2導電性接合材22が完全な半円形状である場合に限るものではない。第2主面S2に沿った方向(X方向またはY方向)から視て、第2電極P2の表面に設けられた第2導電性接合材22が、円弧状等も含まれる。また、異なる第2主面S2に沿った方向(例えばX方向とY方向)から視た第2導電性接合材22の形状が相似形でないものであってもよく、第2導電性接合材22が例えば直角三角錐のような形状も含まれる。
Similarly, “provided in a semicircular shape on the surface of the second electrode” in the present invention is limited to the case where the second
AX1…巻回軸
C…キャパシタ
H1…リフロー前の半導体素子の外部電極と実装基板の実装電極との間の距離
H2…リフロー後の半導体素子の外部電極と実装基板の実装電極との間の距離
P1…第1電極
P2…第2電極
PS1…基板の第1面
PS2…基板の第2面
S1…薄膜素子の第1主面
S2…薄膜素子の第2主面
V1,V2,V3,V4…層間接続導体
1…半導体素子
2…実装基板
11,13,14…薄膜素子
21…第1導電性接合材
22…第2導電性接合材
23…第3導電性接合材
21S…第1導電性接合部
22S…第2導電性接合部
23S…第3導電性接合部
31,32…基板
41…受動素子
51…誘電体層
52…拡散防止層
53…絶縁体層
54…保護層
55…磁性体層
56…非磁性体層
61…第1キャパシタ用電極
62…第2キャパシタ用電極
63,64…導体
65…コイル用導体
66…第1コイル用導体
67…第2コイル用導体
71,72…半導体素子の外部電極
81,82…実装基板の実装電極
91…回路
92…給電回路
101…接続素子
201…電子機器
AX1 ... winding axis C ... capacitor H1 ... distance between the external electrode of the semiconductor element before reflow and the mounting electrode of the mounting board H2 ... distance between the external electrode of the semiconductor element after reflowing and the mounting electrode of the mounting board P1 ... first electrode P2 ... second electrode PS1 ... first surface PS2 of substrate ... second surface S1 of substrate ... first main surface S2 of thin film element ... second main surfaces V1, V2, V3, V4 of thin film element ...
Claims (7)
前記第1主面に形成される第1電極と、
前記第2主面に形成される第2電極と、
前記第1主面に沿った方向から視て、前記第1電極の表面に半円状に設けられる第1導電性接合材と、
前記第2主面に沿った方向から視て、前記第2電極の表面に半円状に設けられる第2導電性接合材と、
を備えることを特徴とする、接続素子。 A thin film element having a first main surface and a second main surface opposite to the first main surface;
A first electrode formed on the first main surface;
A second electrode formed on the second main surface;
A first conductive bonding material provided in a semicircular shape on the surface of the first electrode, as viewed from the direction along the first main surface;
A second conductive bonding material provided in a semicircular shape on the surface of the second electrode as viewed from the direction along the second main surface;
A connection element comprising:
前記第2電極および前記第2導電性接合材は、前記第2主面に垂直な方向から視て、前記第2主面の外縁の内側に形成される、請求項1に記載の接続素子。 The first electrode and the first conductive bonding material are formed inside an outer edge of the first main surface, as viewed from a direction perpendicular to the first main surface,
2. The connection element according to claim 1, wherein the second electrode and the second conductive bonding material are formed inside an outer edge of the second main surface when viewed from a direction perpendicular to the second main surface.
第1面および第2面を有する基板と、
前記第1面および前記第2面の少なくとも一方に、薄膜プロセスにより形成される受動素子と、
を有する、請求項1または2に記載の接続素子。 The thin film element is
A substrate having a first surface and a second surface;
A passive element formed by a thin film process on at least one of the first surface and the second surface;
The connection element according to claim 1, comprising:
前記巻回軸は、前記第1主面および前記第2主面に平行である、請求項3に記載の接続素子。 The passive element is a coiled inductor having a winding axis,
The connection element according to claim 3, wherein the winding axis is parallel to the first main surface and the second main surface.
複数の実装電極を有する実装基板と、
を備える、前記実装基板に対する前記半導体素子の実装構造であって、
第1主面および前記第1主面に対向する第2主面を有する薄膜素子と、
前記第1主面に形成される第1電極と、
前記第2主面に形成される第2電極と、
前記第1電極の表面に設けられる第1導電性接合部と、
前記第2電極の表面に設けられる第2導電性接合部と、
第3導電性接合部と、
をさらに備え、
前記複数の外部電極のうち一部の外部電極は、前記第1導電性接合部を介して前記第1電極に接続され、
前記複数の実装電極のうち一部の実装電極は、前記第2導電性接合部を介して前記第2電極に接続され、
前記複数の実装電極のうち他の実装電極は、前記第3導電性接合部を介して前記複数の外部電極のうち他の外部電極に接続されることを特徴とする、実装基板に対する半導体素子の実装構造。 A semiconductor element having a plurality of external electrodes;
A mounting substrate having a plurality of mounting electrodes;
A mounting structure of the semiconductor element with respect to the mounting substrate,
A thin film element having a first main surface and a second main surface opposite to the first main surface;
A first electrode formed on the first main surface;
A second electrode formed on the second main surface;
A first conductive joint provided on a surface of the first electrode;
A second conductive joint provided on the surface of the second electrode;
A third conductive joint;
Further comprising
Some external electrodes among the plurality of external electrodes are connected to the first electrode through the first conductive joint,
A part of the plurality of mounting electrodes is connected to the second electrode through the second conductive joint,
The other mounting electrode among the plurality of mounting electrodes is connected to the other external electrode among the plurality of external electrodes through the third conductive joint portion. Mounting structure.
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