JP2017072920A - 情報処理装置 - Google Patents
情報処理装置 Download PDFInfo
- Publication number
- JP2017072920A JP2017072920A JP2015198106A JP2015198106A JP2017072920A JP 2017072920 A JP2017072920 A JP 2017072920A JP 2015198106 A JP2015198106 A JP 2015198106A JP 2015198106 A JP2015198106 A JP 2015198106A JP 2017072920 A JP2017072920 A JP 2017072920A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- log information
- information
- information processing
- storage area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Description
このような問題に対して、特許文献1には、コンピュータ本体を監視するサービスプロセッサ(SVP:Service Processor)と呼ばれる監視装置プログラムが、監視装置内の異常発生時に、揮発メモリ内のカーネル管理外領域に障害情報を保存し、揮発性メモリをリセットしないソフトウェアリセットを行うことで、障害情報の保存を保障し、再起動後に障害情報を取得する方法が開示されている。
図1は、実施の形態1に係る情報処理装置100の構成を概略的に示すブロック図である。
情報処理装置100は、プロセッサ101と、不揮発性メモリ102と、揮発性メモリ103と、接続インターフェース(以下、接続I/Fという)104と、通信インターフェース(以下、通信I/Fという)106と、タイマ監視部110とを備える。接続I/F104には、外部記憶媒体105が接続されている。
外部記憶媒体105は、可搬性の記憶媒体である。例えば、外部記憶媒体105は、SDカード、CF(Compact Flash)カード、CFastカード等の取り外し可能な不揮発性カード型記憶媒体である。
また、タイマ監視部110は、プロセッサ101からの情報を記憶する。
タイマ監視部110は、WDT(Watchdog Timer)からなるWDT回路111と、割り込みを発生させる割り込み発生回路112と、リセットを発生させるリセット発生回路113と、障害発生時の装置の状態を記憶する一時記憶回路114と、タイマ監視部110の各内部回路を制御する制御回路115とを備える。
一般的に、ソフトウェアリセットは、プロセッサ101を初期化することになり、その他のプロセッサ101の周辺回路を初期化するかどうかは、プロセッサ101上で動くソフトウェアに依存する。実施の形態1では、揮発性メモリ103及びタイマ監視部110は、WDTエラー発生後の再起動時には初期化されない。
不揮発性メモリ102には、ブートプログラム及びカーネルが格納される。
タイマ監視部110は、上述のように、PLDで実現される。なお、タイマ監視部110は、PLDに限定されるものではなく、小規模なマイコン等であってもよい。
テキスト領域は、データ領域機械語プログラム又はそのプログラムが使用する読み取り専用のデータを格納する。
データ領域は、プログラムで使用される初期値を持つデータを格納する。
BSS領域は、「0」で初期化されるデータを格納する。
ヒープ領域は、プロセッサ101がプログラムの実行中に必要に応じてメモリを割り当てる領域である。
mmap領域は、ファイルの内容の一部を仮想アドレス空間の一部に対応させてユーザプロセスがメモリの読み書きでファイルの読み書きを可能とする領域である。
スタック領域は、実行中のプログラムがサブルーチンの読み出しを行う際のリターンアドレス又は呼び出されたサブルーチン等が一時的に使用する領域である。
プロセッサ101は、タイマ監視部110のWDT回路111からWDTエラーのステータスを読み出し確認する(S10)。WDTエラーのステータスは、電源投入後に発生したWDTタイムアップの発生回数である。WDTエラーのステータスは、電源切断により0クリアされる。
ステップS13では、プロセッサ101は、カーネル起動を行う。WDTエラーの発生回数が1以上の場合にはWDTエラー発生による再起動であるので、プロセッサ101は、揮発性メモリ103の初期化をせずに、そのまま、ステップS13でカーネル起動を行う。
そして、プロセッサ101は、再度、WDT回路111からWDTエラーのステータスを読み出し、WDTエラーの発生回数を確認する(S15)。
WDTエラー発生回数が1回以上の場合(S15でYes)には、処理はステップS16に進む。一方、WDTエラー発生回数が0の場合(S15でNo)、言い換えると、電源投入後WDTエラーがまだ発生していない状態である場合には、プロセッサ101は、そのまま通常動作に移行する。
そして、プロセッサ101は、ログ情報を保存する(S17)。例えば、プロセッサ101は、接続I/F104を介して、外部記憶媒体105にログ情報を保存し、又は、通信I/F106を介して外部サーバ130にログ情報を送信する。なお、これらの両方が行われてもよい。
そして、プロセッサ101は、通常動作に移行する。
プロセッサ101の監視プログラムは、プロセッサ101内のタイマ(不図示)割り込みを受けて、定期的にWDT回路111のWDTカウンタをクリアする(S20)。例えば、プロセッサ101は、WDTカウンタをクリアするための命令をWDT回路111に送信する。
障害発生により監視プログラムがWDTクリアをできなくなった場合、タイマ監視部110内のWDT回路111が、WDTタイムアップ信号(WDTエラー信号)を制御回路115に伝える。
制御回路115は、WDT回路111から入力されるWDTタイムアップ信号を受けて、割り込み発生回路112からWDT割り込み信号をプロセッサ101に出力する。
WDT割り込みが発生すると、プロセッサ101は、揮発性メモリ103にログ情報を記憶するための記憶領域である第1のログ情報格納領域を確保する(S30)。
次に、プロセッサ101は、WDTエラー発生時の時刻(WDTエラー発生時刻)を取得する(S31)。
最後に、プロセッサ101は、必要に応じて、明示的にソフトウェアリセットを発行する(S35)。
図7(A)に示されている例では、第1のログ情報格納領域が「0x6800_0000〜0x6FFF_FFFF」であり、第1のログ情報格納領域の先頭アドレスは、「0x6800_0000」、保存サイズは「0x0800_0000」である。
図7(B)に示されている例では、第1のログ情報格納領域が、「0x4400_0000〜0x4BFF_FFFF」及び「0x6C00_0000〜0x6FFF_FFFF」の2箇所に分かれており、第1のログ情報格納領域の先頭アドレスは、それぞれ「0x4400_0000」「0x6C00_0000」、保存サイズは、それぞれ「0x0800_0000」「0x0400_0000」である。
図8に示されている処理において、図6と同様の処理については、図6と同様の符号が付されている。
図8のステップS30〜S34の処理は、図6のステップS30〜S34の処理と同様である。但し、図8のステップS34の処理の後には、処理はステップS40に進む。
ステップS40では、プロセッサ101は、リセット発生回路113からのリセット発生までの時間をタイマ設定する。
そして、プロセッサ101は、揮発性メモリ103をセルフリフレッシュモードに移行させる(S41)。
図9に示されている処理において、図4と同様の処理については、図4と同様の符号が付されている。
図9のステップS10〜S17の処理は、図4のステップS10〜S17の処理と同様である。但し、図9のステップS11でWDTエラーの発生回数が1以上の場合(S11でNo)には、処理はステップS50に進む。
ステップS50では、プロセッサ101は、揮発性メモリ103をセルフリフレッシュモードから復帰させる。そして、処理はステップS13に進む。
次に、実施の形態2について説明する。
図1に示されているように、実施の形態2に係る情報処理装置200は、プロセッサ201と、不揮発性メモリ102と、揮発性メモリ203と、接続I/F104と、通信I/F106と、タイマ監視部110とを備える。接続I/F104には、外部記憶媒体105が接続されている。
実施の形態2に係る情報処理装置200は、プロセッサ201のメモリマップが異なることを除いて、実施の形態1に係る情報処理装置100と同様に構成されている。
実施の形態1との違いは、揮発性メモリ203のカーネル管理外領域に、ログ情報を記憶するための第2の記憶領域である第2のログ情報格納領域が設けられている点である。カーネル管理外領域は、メモリを動的に確保することができないため、第2のログ情報格納領域は、固定アドレス及び固定サイズとなる。プロセッサ201には、第2のログ情報格納領域のアドレスが予め設定されているものとする。
図11に示されている処理において、図6と同様の処理については、図6と同様の符号が付されている。
図11のステップS30〜S32、ステップS34及びステップS35の処理は、図6のステップステップS30〜S32、ステップS34及びステップS35の処理と同様である。但し、図11のステップS32の処理の後には、処理はステップS60に進む。
次に、プロセッサ201は、ステップS32で生成されたログ情報の残りを、ステップS30で確保された、揮発性メモリ203の第1のログ情報格納領域に保存する(S61)。そして、ステップS61の後には、処理はステップS34に進む。
なお、順番はこれに限るものではなく、ステップS61の揮発性メモリ203への保存の後に、ステップS60の処理が行われてもよい。
次に、本発明に係る実施の形態3について説明する。
図1に示されているように、実施の形態3に係る情報処理装置300は、プロセッサ301と、不揮発性メモリ302と、揮発性メモリ103と、接続I/F104と、通信I/F106と、タイマ監視部110とを備える。接続I/F104には、外部記憶媒体105が接続されている。
実施の形態3に係る情報処理装置300は、プロセッサ301のメモリマップが異なることを除いて、実施の形態1に係る情報処理装置100と同様に構成されている。
不揮発性メモリ302は、ブートプログラム及びカーネルの他、ログ情報を記憶するための第3の記憶領域である第3のログ情報格納領域にログ情報を格納する。これらは、それぞれ、パーティションに分割して管理及び格納され、一部のパーティションの空きが枯渇しても、システム全体に影響が及ばないよう構成されている。
図13に示されている処理において、図6と同様の処理については、図6と同様の符号が付されている。
図13のステップS30〜S32、ステップS34及びステップS35の処理は、図6のステップステップS30〜S32、ステップS34及びステップS35の処理と同様である。但し、図13のステップS32の処理の後には、処理はステップS70に進む。
次に、プロセッサ301は、ステップS32で生成されたログ情報の残りを、ステップS30で確保された、揮発性メモリ103の第1のログ情報格納領域に保存する(S71)。そして、ステップS71の処理の後には、処理はステップS34に進む。
なお、順番はこれに限るものではなく、ステップS71の揮発性メモリ103への保存の後に、ステップS70の処理が行われてもよい。
Claims (14)
- プログラムを記憶する不揮発性メモリと、
揮発性メモリと、
前記不揮発性メモリに記憶されているプログラムを前記揮発性メモリに読み出して実行するプロセッサと、
予め定められた期間、前記プロセッサからアクセスがない場合に、前記プロセッサにリセット信号を送信するとともに、前記プロセッサからの情報を記憶するタイマ監視部と、を備える情報処理装置であって、
前記プロセッサは、前記タイマ監視部からのリセット信号を受信した場合に、前記揮発性メモリの未使用領域に記憶領域を確保し、前記情報処理装置の状態を示す情報を含むログ情報の少なくとも一部を当該記憶領域に記憶し、当該ログ情報の少なくとも一部を記憶した当該記憶領域のアドレスを前記タイマ監視部に記憶してから、再起動を行い、
前記プロセッサは、前記再起動後に、前記タイマ監視部に記憶されたアドレスに基づいて、前記記憶領域から前記ログ情報の少なくとも一部を読み出すこと
を特徴とする情報処理装置。 - 前記プロセッサは、前記記憶領域に前記ログ情報の全てを記憶し、前記再起動後に、前記タイマ監視部に記憶されたアドレスに基づいて、前記記憶領域から前記ログ情報の全てを読み出すこと
を特徴とする請求項1に記載の情報処理装置。 - 前記プロセッサは、前記揮発性メモリのカーネル管理外領域に、前記ログ情報の一部を記憶するとともに、前記記憶領域に、前記ログ情報の残りを記憶し、前記再起動後に、前記カーネル管理外領域から前記ログ情報の一部を読み出すとともに、前記タイマ監視部に記憶されたアドレスに基づいて、前記記憶領域から前記ログ情報の残りを読み出すこと
を特徴とする請求項1に記載の情報処理装置。 - 前記プロセッサは、前記不揮発性メモリに、前記ログ情報の一部を記憶するとともに、前記記憶領域に、前記ログ情報の残りを記憶し、前記再起動後に、前記不揮発性メモリから前記ログ情報の一部を読み出すとともに、前記タイマ監視部に記憶されたアドレスに基づいて、前記記憶領域から前記ログ情報の残りを読み出すこと
を特徴とする請求項1に記載の情報処理装置。 - 前記タイマ監視部は、
前記予め定められた期間に前記プロセッサからアクセスがあるか否かを判断するWDT回路と、
前記WDT回路が前記予め定められた期間に前記プロセッサからアクセスがなかったと判断してから、待機期間経過後に、前記リセット信号を前記プロセッサに送信するリセット発生回路と、
前記アドレスを記憶する一時記憶回路と、を備えること
を特徴とする請求項1から4の何れか一項に記載の情報処理装置。 - 前記タイマ監視部は、前記WDT回路が前記予め定められた期間に前記プロセッサからアクセスがなかったと判断した場合に、前記プロセッサに割り込み信号を送信する割り込み発生回路をさらに備え、
前記プロセッサは、前記割り込み信号を受信した場合に、前記揮発性メモリの未使用領域に前記記憶領域を確保して、前記ログ情報の少なくとも一部を前記記憶領域に記憶すること
を特徴とする請求項5に記載の情報処理装置。 - 前記リセット発生回路には、前記待機期間の初期値が予め設定されており、
前記プロセッサは、前記割り込み信号を受信した後、かつ、前記リセット信号を受信する前に、前記待機期間の初期値を変更すること
を特徴とする請求項6に記載の情報処理装置。 - 前記揮発性メモリは、セルフリフレッシュモードを有し、
前記プロセッサは、前記割り込み信号を受信した後、かつ、前記リセット信号を受信する前に、前記揮発性メモリをセルフリフレッシュモードにすること
を特徴とする請求項6又は7に記載の情報処理装置。 - 前記プロセッサは、前記割り込み信号を受信した後に、前記揮発性メモリを省電力状態にすること
を特徴とする請求項8に記載の情報処理装置。 - 前記揮発性メモリは、DDR3メモリであること
を特徴とする請求項8又は9に記載の情報処理装置。 - 前記ログ情報は、前記WDT回路が前記予め定められた期間に前記プロセッサからアクセスがなかったと判断した時刻であるエラー発生時刻を含むこと
を特徴とする請求項5から10の何れか一項に記載の情報処理装置。 - 前記ログ情報は、前記情報処理装置の電源が入れられてから、前記WDT回路が前記予め定められた期間に前記プロセッサからアクセスがなかったと判断した回数であるエラー発生回数を含むこと
を特徴とする請求項5から11の何れか一項に記載の情報処理装置。 - 外部記憶媒体を接続するための接続インターフェースをさらに備え、
前記プロセッサは、前記記憶領域から少なくとも一部を読み出したログ情報を、前記接続インターフェースに接続された前記外部記憶媒体に記憶すること
を特徴とする請求項1から12の何れか一項に記載の情報処理装置。 - 通信するための通信インターフェースをさらに備え、
前記プロセッサは、前記記憶領域から少なくとも一部を読み出したログ情報を、前記通信インターフェースを介して、外部サーバに送信すること
を特徴とする請求項1から13の何れか一項に記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015198106A JP6385322B2 (ja) | 2015-10-06 | 2015-10-06 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015198106A JP6385322B2 (ja) | 2015-10-06 | 2015-10-06 | 情報処理装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2017072920A true JP2017072920A (ja) | 2017-04-13 |
JP2017072920A5 JP2017072920A5 (ja) | 2017-11-02 |
JP6385322B2 JP6385322B2 (ja) | 2018-09-05 |
Family
ID=58537695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015198106A Active JP6385322B2 (ja) | 2015-10-06 | 2015-10-06 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6385322B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11910465B2 (en) * | 2019-03-28 | 2024-02-20 | Kyocera Corporation | Inactive MDT log with inactive duration |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0850557A (ja) * | 1994-01-20 | 1996-02-20 | Alcatel Australia Ltd | マイクロプロセッサ故障記録装置 |
JP2006338445A (ja) * | 2005-06-03 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 異常情報格納装置 |
JP2012168852A (ja) * | 2011-02-16 | 2012-09-06 | Fujitsu Ltd | ログ保存装置およびログ保存プログラム |
JP2015032103A (ja) * | 2013-08-01 | 2015-02-16 | キヤノン株式会社 | 画像形成装置、画像形成装置の制御方法、及びプログラム |
-
2015
- 2015-10-06 JP JP2015198106A patent/JP6385322B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0850557A (ja) * | 1994-01-20 | 1996-02-20 | Alcatel Australia Ltd | マイクロプロセッサ故障記録装置 |
JP2006338445A (ja) * | 2005-06-03 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 異常情報格納装置 |
JP2012168852A (ja) * | 2011-02-16 | 2012-09-06 | Fujitsu Ltd | ログ保存装置およびログ保存プログラム |
JP2015032103A (ja) * | 2013-08-01 | 2015-02-16 | キヤノン株式会社 | 画像形成装置、画像形成装置の制御方法、及びプログラム |
Also Published As
Publication number | Publication date |
---|---|
JP6385322B2 (ja) | 2018-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8468389B2 (en) | Firmware recovery system and method of baseboard management controller of computing device | |
US8671241B2 (en) | Systems and methods for using reserved solid state nonvolatile memory storage capacity for system reduced power state | |
US10049004B2 (en) | Electronic system with memory data protection mechanism and method of operation thereof | |
EP2966571B1 (en) | Method for migrating memory data and computer therefor | |
US20030188220A1 (en) | Method and apparatus for backing up and restoring data from nonvolatile memory | |
US8595552B2 (en) | Reset method and monitoring apparatus | |
CN107797642B (zh) | 一种备电方法及装置 | |
US8275949B2 (en) | System support storage and computer system | |
US11422860B2 (en) | Optimizing save operations for OS/hypervisor-based persistent memory | |
JP2004295885A (ja) | メイン・メモリの動的再割当てが可能なコンピュータ・システム | |
JP2007172591A (ja) | マルチノード・システムにおいてアクティブなプロセッサの数を動的に変更する方法及び構成 | |
TW201525869A (zh) | 用於雙作業系統記憶體切換的系統及方法 | |
CN103365696A (zh) | Bios镜像文件获取方法及装置 | |
US20180095693A1 (en) | Information processing apparatus, information processing system, and method for controlling information processing apparatus | |
CN110780811B (zh) | 数据保护方法、装置及存储介质 | |
CN103336736A (zh) | 系统日志获取方法和装置 | |
CN109614153B (zh) | 多核芯片及系统 | |
US20170249247A1 (en) | Memory system | |
CN113076142B (zh) | Tcon参数初始化方法及显示设备 | |
US11226755B1 (en) | Core dump in a storage device | |
JP6385322B2 (ja) | 情報処理装置 | |
US10936045B2 (en) | Update memory management information to boot an electronic device from a reduced power mode | |
CN113127263B (zh) | 一种内核崩溃恢复方法、装置、设备及存储介质 | |
JP6677021B2 (ja) | 情報処理装置、情報処理方法、プログラム | |
CN111124294B (zh) | 一种扇区映射信息的管理方法及装置、存储介质和设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170925 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170925 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180626 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180710 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180807 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6385322 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |