JP2017059875A - Solid state image sensor, camera module and electronic apparatus - Google Patents
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Abstract
Description
本発明の実施形態は、固体撮像装置、カメラモジュールおよび電子機器に関する。 Embodiments described herein relate generally to a solid-state imaging device, a camera module, and an electronic apparatus.
固体撮像装置では、感度を向上させたり、読み出し速度を向上させたりするために、ビニング読み出しを行うことがある。 In a solid-state imaging device, binning readout may be performed in order to improve sensitivity or improve readout speed.
本発明の一つの実施形態は、ビニング読み出し時の画素選択の柔軟性を向上させることが可能な固体撮像装置、カメラモジュールおよび電子機器を提供することを目的とする。 An object of one embodiment of the present invention is to provide a solid-state imaging device, a camera module, and an electronic apparatus that can improve the flexibility of pixel selection during binning readout.
本発明の一つの実施形態によれば、光電変換された電荷を蓄積する画素と、前記画素から読み出された画素信号を伝送可能なＮ（Ｎは２以上の整数）本の信号線と、前記画素信号の出力先を前記Ｎ本の信号線の中から選択する選択部とを備える。 According to one embodiment of the present invention, a pixel for accumulating photoelectrically converted charges, N (N is an integer greater than or equal to 2) signal lines capable of transmitting a pixel signal read from the pixel, A selection unit that selects an output destination of the pixel signal from the N signal lines.
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。 Hereinafter, a solid-state imaging device according to an embodiment will be described in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＸがロウ方向ＲＤおよびカラム方向ＣＤにアレイ状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＸの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＸから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
(First embodiment)
FIG. 1 is a block diagram illustrating a schematic configuration of the solid-state imaging device according to the first embodiment.
In FIG. 1, in the
また、固体撮像装置には、読み出し対象となる画素ＰＸを垂直方向に走査する垂直走査回路２、画素ＰＸとの間でソースフォロア動作を行うことにより、画素ＰＸから垂直信号線Ｖｌｉｎにカラムごとに信号を読み出す負荷回路３、各画素ＰＸの信号成分をＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）にてカラムごとに検出し、ＡＤ変換して出力するカラムＡＤＣ回路４、読み出し対象となる画素ＰＸを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６および各画素ＰＸの読み出しや蓄積のタイミングを制御するタイミング制御回路７が設けられている。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。水平走査回路５は、カラムＡＤＣ回路４でパラレルに生成されたＡＤ変換値を水平方向にシリアルに転送する水平レジスタを用いることができる。
Further, in the solid-state imaging device, the source follower operation is performed between the
画素アレイ部１では、撮像画像をカラー化するために、４個の画素Ｐ１〜Ｐ４を１組としたベイヤ配列ＨＰを用いることができる。このベイヤ配列ＨＰでは、ベイヤ配列ＨＰの第１の対角方向に２個の緑色画素Ｇｒ、Ｇｂが配置され、ベイヤ配列ＨＰの第２の対角方向に１個の赤色画素Ｒと１個の青色画素Ｂが配置される。
In the
そして、垂直走査回路２にて画素ＰＸが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＸが選択される。そして、負荷回路３において、その画素ＰＸとの間でソースフォロア動作が行われることにより、画素ＰＸから読み出された信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。カラムＡＤＣ回路４において、画素ＰＸから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われる。その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＸの信号成分がＣＤＳにて検出され、出力信号Ｓｏｕｔとして出力される。
Then, the
図２（ａ）は、第１実施形態に係る固体撮像装置に適用される縦４画素×横２画素の構成例を示す回路図、図２（ｂ）は、２セル分の接続例を示す回路図である。
図２（ａ）において、１つのセルＳＥは、縦２画素×横２画素を含む第１画素群ＢＹ１と、縦２画素×横２画素を含む第２画素群ＢＹ２とがカラム方向ＣＤに隣り合い配列された構成である。セルＳＥには、各画素に含まれるフォトダイオードＰＤ１〜ＰＤ８、行選択トランジスタＡＤＲ１、ＡＤＲ２、増幅トランジスタＡＭＰ、リセットトランジスタＲＳおよび読み出しトランジスタＲＤ１〜ＲＤ８が設けられている。増幅トランジスタＡＭＰとリセットトランジスタＲＳと読み出しトランジスタＲＤ１〜ＲＤ８との接続点にはフローティングディフュージョンＦＤが設けられている。また、セルＳＥと接続可能な２本の垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が設けられている。
FIG. 2A is a circuit diagram showing a configuration example of 4 vertical pixels × 2 horizontal pixels applied to the solid-state imaging device according to the first embodiment, and FIG. 2B shows a connection example for two cells. It is a circuit diagram.
In FIG. 2A, in one cell SE, a first pixel group BY1 including 2 vertical pixels × 2 horizontal pixels and a second pixel group BY2 including 2 vertical pixels × 2 horizontal pixels are adjacent to each other in the column direction CD. It is a configuration arranged together. In the cell SE, photodiodes PD1 to PD8, row selection transistors ADR1 and ADR2, an amplification transistor AMP, a reset transistor RS, and readout transistors RD1 to RD8 included in each pixel are provided. A floating diffusion FD is provided at a connection point between the amplification transistor AMP, the reset transistor RS, and the read transistors RD1 to RD8. Further, two vertical signal lines Vlin1 and Vlin2 that can be connected to the cell SE are provided.
フォトダイオードＰＤ１〜ＰＤ８は読み出しトランジスタＲＤ１〜ＲＤ８をそれぞれ介しフローティングディフュージョンＦＤに接続されている。
行選択トランジスタＡＤＲ１、ＡＤＲ２のドレインは増幅トランジスタＡＭＰを介して電源電位ＶＤＤに接続されている。行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ１に接続され、行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ２に接続されている。
増幅トランジスタＡＭＰのゲートには、フローティングディフュージョンＦＤが接続されている。
リセット電位ＲＳＴＤとフローティングディフュージョンＦＤとの間には、リセットトランジスタＲＳが接続されている。
The photodiodes PD1 to PD8 are connected to the floating diffusion FD via read transistors RD1 to RD8, respectively.
The drains of the row selection transistors ADR1 and ADR2 are connected to the power supply potential VDD via the amplification transistor AMP. The source of the row selection transistor ADR1 is connected to the vertical signal line Vlin1, and the source of the row selection transistor ADR2 is connected to the vertical signal line Vlin2.
A floating diffusion FD is connected to the gate of the amplification transistor AMP.
A reset transistor RS is connected between the reset potential RSTD and the floating diffusion FD.
行選択トランジスタＡＤＲ１及びＡＤＲ２のドレインが増幅トランジスタＡＭＰと接続されているので、行選択トランジスタＡＤＲ１をオン、行選択トランジスタＡＤＲ２をオフさせた場合、セルＳＥから垂直信号線Ｖｌｉｎ１に信号を読み出すことができる。一方、行選択トランジスタＡＤＲ１をオフ、行選択トランジスタＡＤＲ２をオンさせた場合、セルＳＥから垂直信号線Ｖｌｉｎ２に信号を読み出すことができる。
これにより、セルＳＥから出力される信号の出力先を垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２の中から選択することができる。このため、セルＳＥから出力される信号の出力先が垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２のどちらか一方に固定されている場合に比べて、読み出し順や読み出し速度の柔軟性を向上させることができる。
Since the drains of the row selection transistors ADR1 and ADR2 are connected to the amplification transistor AMP, when the row selection transistor ADR1 is turned on and the row selection transistor ADR2 is turned off, a signal can be read from the cell SE to the vertical signal line Vlin1. . On the other hand, when the row selection transistor ADR1 is turned off and the row selection transistor ADR2 is turned on, a signal can be read from the cell SE to the vertical signal line Vlin2.
Thereby, the output destination of the signal output from the cell SE can be selected from the vertical signal lines Vlin1 and Vlin2. For this reason, compared with the case where the output destination of the signal output from the cell SE is fixed to one of the vertical signal lines Vlin1 and Vlin2, the flexibility of the reading order and the reading speed can be improved.
例えば、図２（ｂ）に示すように、セルＳＥ１、セルＳＥ２がカラム方向ＣＤに隣り合い配置されているものとする。各セルＳＥ１、セルＳＥ２は図２（ａ）のセルＳＥと同様に構成することができる。この時、セルＳＥ１から出力される信号の出力先を垂直信号線Ｖｌｉｎ１とし、セルＳＥ２から出力される信号の出力先を垂直信号線Ｖｌｉｎ２とすることにより、セルＳＥ１から出力される信号と、セルＳＥ２から出力される信号を同時に読み出すことができる。また、セルＳＥ１、ＳＥ２の両方から出力される信号の出力先を垂直信号線Ｖｌｉｎ１とすることにより、各セルＳＥ１、セルＳＥ２から信号をビニングにて同時に読み出すことができる。 For example, as shown in FIG. 2B, it is assumed that the cells SE1 and SE2 are arranged adjacent to each other in the column direction CD. Each of the cells SE1 and SE2 can be configured in the same manner as the cell SE of FIG. At this time, the output destination of the signal output from the cell SE1 is the vertical signal line Vlin1, the output destination of the signal output from the cell SE2 is the vertical signal line Vlin2, and the signal output from the cell SE1 and the cell Signals output from SE2 can be read simultaneously. Further, by setting the output destination of the signals output from both the cells SE1 and SE2 to the vertical signal line Vlin1, it is possible to read signals from the cells SE1 and SE2 simultaneously by binning.
これに対して、セルＳＥ１から出力される信号の出力先が垂直信号線Ｖｌｉｎ１、セルＳＥ２から出力される信号の出力先が垂直信号線Ｖｌｉｎ２に固定されている場合は、各セルＳＥ１、セルＳＥ２から出力される信号をビニングにて同時に読み出すことができず、感度の低下を招くことがある。 On the other hand, when the output destination of the signal output from the cell SE1 is fixed to the vertical signal line Vlin1, and the output destination of the signal output from the cell SE2 is fixed to the vertical signal line Vlin2, each cell SE1, cell SE2 May not be read simultaneously by binning, leading to a decrease in sensitivity.
次に、第１実施形態に係るセルのレイアウトについて図３を用いて説明する。
図３は、図２の回路のレイアウト構成を示す平面図である。
図３において、フォトダイオードＰＤ１〜ＰＤ４を含む各画素Ｐ１〜Ｐ４が正方状に配置されることで第１画素群ＢＹ１が構成されている。フォトダイオードＰＤ５〜ＰＤ８を含む各画素Ｐ５〜Ｐ８が正方状に配置されることで第２画素群ＢＹ２が構成されている。第１画素群に含まれる画素は例えば、ベイヤ配列でもよいし、同色であってもよい。また、第２画素群に含まれる画素においても、例えば、ベイヤ配列でもよいし、同色であってもよい。第１実施形態では第１画素群及び第２画素群に含まれる画素は、ベイヤ配列であるとして説明する。
Next, the layout of the cell according to the first embodiment will be described with reference to FIG.
FIG. 3 is a plan view showing a layout configuration of the circuit of FIG.
In FIG. 3, the first pixel group BY1 is configured by arranging the pixels P1 to P4 including the photodiodes PD1 to PD4 in a square shape. The second pixel group BY2 is configured by arranging the pixels P5 to P8 including the photodiodes PD5 to PD8 in a square shape. The pixels included in the first pixel group may be, for example, a Bayer array or the same color. Also, the pixels included in the second pixel group may be, for example, a Bayer array or the same color. In the first embodiment, description will be made assuming that the pixels included in the first pixel group and the second pixel group are Bayer arrays.
セルＳＥは、第１画素群ＢＹ１と第２画素群ＢＹ２がカラム方向ＣＤに隣り合い配列されることにより構成される。
リセットトランジスタＲＳおよび増幅トランジスタＡＭＰが、セルＳＥ内の第１画素群ＢＹ１と第２画素群ＢＹ２間に配置されている。リセットトランジスタＲＳおよび増幅トランジスタＡＭＰは、ロウ方向ＲＤに隣り合い配置されている。行選択トランジスタＡＤＲ１、ＡＤＲ２がカラム方向ＣＤに隣り合うセルＳＥ間に配置されている。行選択トランジスタＡＤＲ１、ＡＤＲ２は、ロウ方向ＲＤに隣り合い配置されている。行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ１と接続し、ドレインは行選択トランジスタＡＤＲ２と共有している。行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ２と接続している。
The cell SE is configured by arranging the first pixel group BY1 and the second pixel group BY2 adjacent to each other in the column direction CD.
The reset transistor RS and the amplification transistor AMP are disposed between the first pixel group BY1 and the second pixel group BY2 in the cell SE. The reset transistor RS and the amplification transistor AMP are arranged adjacent to each other in the row direction RD. Row selection transistors ADR1 and ADR2 are arranged between cells SE adjacent in the column direction CD. The row selection transistors ADR1 and ADR2 are arranged adjacent to each other in the row direction RD. The source of the row selection transistor ADR1 is connected to the vertical signal line Vlin1, and the drain is shared with the row selection transistor ADR2. The source of the row selection transistor ADR2 is connected to the vertical signal line Vlin2.
フローティングディフュージョンＦＤ１はフォトダイオードＰＤ１〜ＰＤ４とで共有している。また、フローティングディフュージョンＦＤ２は、フォトダイオードＰＤ５〜ＰＤ８とで共有している。フローティングディフュージョンＦＤ１とフォトダイオードＰＤ１〜ＰＤ４との間には読み出しトランジスタＲＤ１〜ＲＤ４がそれぞれ配置され、フローティングディフュージョンＦＤ２とフォトダイオードＰＤ５〜ＰＤ８との間には読み出しトランジスタＲＤ５〜ＲＤ８がそれぞれ配置されている。これらのフローティングディフュージョンＦＤはＣＤ方向に配列されており、配線Ｈ１を介して増幅トランジスタＡＭＰのゲートおよびリセットトランジスタＲＳのソースに接続されている。
増幅トランジスタＡＭＰのソースは配線Ｈ２を介して行選択トランジスタＡＤＲ１、ＡＤＲ２のドレインに接続されている。
ここで、リセットトランジスタＲＳおよび増幅トランジスタＡＭＰを第１画素群ＢＹ１と第２画素群ＢＹ２間に配置するとともに、行選択トランジスタＡＤＲ１、ＡＤＲ２をセルＳＥ間に配置することにより、セルＳＥの隙間を有効活用することができ、セルＳＥのレイアウト面積の増大を抑制することができる。
The floating diffusion FD1 is shared by the photodiodes PD1 to PD4. The floating diffusion FD2 is shared by the photodiodes PD5 to PD8. Read transistors RD1 to RD4 are respectively arranged between the floating diffusion FD1 and the photodiodes PD1 to PD4, and read transistors RD5 to RD8 are respectively arranged between the floating diffusion FD2 and the photodiodes PD5 to PD8. These floating diffusions FD are arranged in the CD direction, and are connected to the gate of the amplification transistor AMP and the source of the reset transistor RS via the wiring H1.
The source of the amplification transistor AMP is connected to the drains of the row selection transistors ADR1 and ADR2 via the wiring H2.
Here, the reset transistor RS and the amplification transistor AMP are arranged between the first pixel group BY1 and the second pixel group BY2, and the row selection transistors ADR1 and ADR2 are arranged between the cells SE, so that the gap between the cells SE is effective. This can be utilized, and an increase in the layout area of the cell SE can be suppressed.
図４は、図１の固体撮像装置の８セル分の構成例を示す回路図である。
なお、図２（ｂ）のセルＳＥ１、ＳＥ２から出力される信号の出力先を垂直信号線Ｖｌｉｎ１とすると、垂直信号線Ｖｌｉｎ２へは信号は出力されない。図４の構成は、この垂直信号線Ｖｌｉｎ２を有効活用するものである。
図４において、８個のセルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂで１ブロックが構成されている。なお、ブロックは、画素から出力された信号を読み出す時に垂直信号線Ｖｌｉｎを共有可能な画素の集合である。各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの構成は、図２（ａ）のセルＳＥと同様である。セルＳＥ１Ａ〜ＳＥ４ＡとセルＳＥ１Ｂ〜ＳＥ４Ｂはロウ方向ＲＤにそれぞれ隣り合って配置される。セルＳＥ１Ａ〜ＳＥ４Ａはカラム方向に順次配列される。また、セルＳＥ１Ｂ〜ＳＥ４Ｂはカラム方向に順次配列されている。セルＳＥ１Ａ〜ＳＥ４Ａには、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が割り当てられ、セルＳＥ１Ｂ〜ＳＥ４Ｂには、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が割り当てられている。
FIG. 4 is a circuit diagram illustrating a configuration example of eight cells of the solid-state imaging device of FIG.
If the output destination of the signals output from the cells SE1 and SE2 in FIG. 2B is the vertical signal line Vlin1, no signal is output to the vertical signal line Vlin2. The configuration of FIG. 4 makes effective use of the vertical signal line Vlin2.
In FIG. 4, one block is constituted by eight cells SE1A to SE4A and SE1B to SE4B. The block is a set of pixels that can share the vertical signal line Vlin when reading a signal output from the pixel. The configuration of each of the cells SE1A to SE4A and SE1B to SE4B is the same as that of the cell SE in FIG. The cells SE1A to SE4A and the cells SE1B to SE4B are arranged adjacent to each other in the row direction RD. The cells SE1A to SE4A are sequentially arranged in the column direction. The cells SE1B to SE4B are sequentially arranged in the column direction. Vertical signal lines Vlin1 and Vlin2 are assigned to the cells SE1A to SE4A, and vertical signal lines Vlin3 and Vlin4 are assigned to the cells SE1B to SE4B.
ここで、通常読み出し時においては、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの第１出力先（図２（ａ）の行選択トランジスタＡＤＲ２のソースの接続先）は、各セルＳＥ１Ａ〜ＳＥ４Ａにて垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が交互に選択され、各セルＳＥ１Ｂ〜ＳＥ４Ｂにて垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が交互に選択されるように設定することができる。この時、各セルＳＥ１Ａ、ＳＥ３Ａの行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ１に接続することができる。各セルＳＥ２Ａ、ＳＥ４Ａの行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ２に接続することができる。各セルＳＥ１Ｂ、ＳＥ３Ｂの行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ３に接続することができる。各セルＳＥ２Ｂ、ＳＥ４Ｂの行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ４に接続することができる。 Here, at the time of normal reading, the first output destination of each of the cells SE1A to SE4A and SE1B to SE4B (the connection destination of the source of the row selection transistor ADR2 in FIG. 2A) is vertical in each of the cells SE1A to SE4A. The signal lines Vlin1 and Vlin2 can be alternately selected, and the vertical signal lines Vlin3 and Vlin4 can be alternately selected in each of the cells SE1B to SE4B. At this time, the source of the row selection transistor ADR2 of each of the cells SE1A and SE3A can be connected to the vertical signal line Vlin1. The source of the row selection transistor ADR2 of each cell SE2A, SE4A can be connected to the vertical signal line Vlin2. The source of the row selection transistor ADR2 of each cell SE1B, SE3B can be connected to the vertical signal line Vlin3. The source of the row selection transistor ADR2 of each cell SE2B, SE4B can be connected to the vertical signal line Vlin4.
これにより、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ１Ｂ、ＳＥ２Ｂから信号を別個に同時に読み出したり、各セルＳＥ３Ａ、ＳＥ４Ａ、ＳＥ３Ｂ、ＳＥ４Ｂから信号を別個に同時に読み出したりすることができ、４本の垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して４セル分の信号を同時に読み出すことができる。例えば、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ１Ｂ、ＳＥ２Ｂから信号を別個に同時に読み出す場合、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ１Ｂ、ＳＥ２Ｂの行選択トランジスタＡＤＲ２をオンする。この時、図５に示すように、セルＳＥ１Ａから出力された信号は垂直信号線Ｖｌｉｎ１に読み出し、セルＳＥ２Ａから出力された信号は垂直信号線Ｖｌｉｎ２に読み出し、セルＳＥ１Ｂから出力された信号は垂直信号線Ｖｌｉｎ３に読み出し、セルＳＥ２Ｂから出力された信号は垂直信号線Ｖｌｉｎ４に読み出すことができる。 As a result, signals can be read out simultaneously from each cell SE1A, SE2A, SE1B, SE2B, and signals can be read out simultaneously from each cell SE3A, SE4A, SE3B, SE4B, and four vertical signal lines Vlin1. Signals for four cells can be read simultaneously through ~ Vlin4. For example, when signals are read from the cells SE1A, SE2A, SE1B, SE2B separately and simultaneously, the row selection transistor ADR2 of each cell SE1A, SE2A, SE1B, SE2B is turned on. At this time, as shown in FIG. 5, the signal output from the cell SE1A is read to the vertical signal line Vlin1, the signal output from the cell SE2A is read to the vertical signal line Vlin2, and the signal output from the cell SE1B is the vertical signal. A signal read out to the line Vlin3 and output from the cell SE2B can be read out to the vertical signal line Vlin4.
一方、２×２ビニング読み出し時においては、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの第２出力先（図２（ａ）の行選択トランジスタＡＤＲ１のソースの接続先）は、図６に示すように、セルＳＥ１Ａ、ＳＥ１Ｂにて垂直信号線Ｖｌｉｎ１が選択され、セルＳＥ２Ａ、ＳＥ２Ｂにて垂直信号線Ｖｌｉｎ２が選択され、セルＳＥ３Ａ、ＳＥ３Ｂにて垂直信号線Ｖｌｉｎ３が選択され、セルＳＥ４Ａ、ＳＥ４Ｂにて垂直信号線Ｖｌｉｎ４が選択されるように設定することができる。この時、図４に示すように、セルＳＥ１Ａの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ２に接続し、セルＳＥ２Ａの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ１に接続し、セルＳＥ３Ａの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ３に接続し、セルＳＥ４Ａの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ４に接続することができる。セルＳＥ１Ｂの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ１に接続し、セルＳＥ２Ｂの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ２に接続し、セルＳＥ３Ｂの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ４に接続し、セルＳＥ４Ｂの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ３に接続することができる。 On the other hand, at the time of 2 × 2 binning reading, the second output destination of each of the cells SE1A to SE4A and SE1B to SE4B (the connection destination of the source of the row selection transistor ADR1 in FIG. 2A) is as shown in FIG. The vertical signal line Vlin1 is selected in the cells SE1A and SE1B, the vertical signal line Vlin2 is selected in the cells SE2A and SE2B, the vertical signal line Vlin3 is selected in the cells SE3A and SE3B, and the vertical in the cells SE4A and SE4B. The signal line Vlin4 can be set to be selected. At this time, as shown in FIG. 4, the source of the row selection transistor ADR1 of the cell SE1A is connected to the vertical signal line Vlin2, the source of the row selection transistor ADR1 of the cell SE2A is connected to the vertical signal line Vlin1, and the row of the cell SE3A The source of the selection transistor ADR1 can be connected to the vertical signal line Vlin3, and the source of the row selection transistor ADR1 of the cell SE4A can be connected to the vertical signal line Vlin4. The source of the row selection transistor ADR1 of the cell SE1B is connected to the vertical signal line Vlin1, the source of the row selection transistor ADR1 of the cell SE2B is connected to the vertical signal line Vlin2, and the source of the row selection transistor ADR1 of the cell SE3B is the vertical signal line Vlin4. The source of the row selection transistor ADR1 of the cell SE4B can be connected to the vertical signal line Vlin3.
これにより、セルＳＥ１Ａ、ＳＥ１Ｂのビニングされた信号と、セルＳＥ２Ａ、セルＳＥ２Ｂのビニングされた信号と、セルＳＥ３Ａ、ＳＥ３Ｂのビニングされた信号と、セルＳＥ４Ａ、セルＳＥ４Ｂのビニングされた信号とを別個に同時に読み出すことができ、４本の垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して８セル分の信号を同時に読み出すことができる。この時、各セルＳＥ１Ｂ、ＳＥ２Ｂ、ＳＥ３Ａ、ＳＥ４Ａの行選択トランジスタＡＤＲ１をオンし、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ３Ｂ、ＳＥ４Ｂの行選択トランジスタＡＤＲ２をオンする。この場合、図７に示すように、セルＳＥ１Ａ、ＳＥ１Ｂから出力された信号は垂直信号線Ｖｌｉｎ１に読み出し、セルＳＥ２Ａ、ＳＥ２Ｂから出力された信号は垂直信号線Ｖｌｉｎ２に読み出し、セルＳＥ３Ａ、ＳＥ３Ｂから出力された信号は垂直信号線Ｖｌｉｎ３に読み出し、セルＳＥ４Ａ、ＳＥ４Ｂから出力された信号は垂直信号線Ｖｌｉｎ４に読み出すことができる。 Thereby, the binned signal of the cells SE1A and SE1B, the binned signal of the cells SE2A and SE2B, the binned signal of the cells SE3A and SE3B, and the binned signal of the cells SE4A and SE4B are separated. The signals for eight cells can be read simultaneously via the four vertical signal lines Vlin1 to Vlin4. At this time, the row selection transistor ADR1 of each cell SE1B, SE2B, SE3A, SE4A is turned on, and the row selection transistor ADR2 of each cell SE1A, SE2A, SE3B, SE4B is turned on. In this case, as shown in FIG. 7, signals output from the cells SE1A and SE1B are read to the vertical signal line Vlin1, signals output from the cells SE2A and SE2B are read to the vertical signal line Vlin2, and output from the cells SE3A and SE3B. The read signal can be read to the vertical signal line Vlin3, and the signals output from the cells SE4A and SE4B can be read to the vertical signal line Vlin4.
なお、図６および図７の例では、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの同色画素のビニングされた信号を各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの信号とした。この時、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４ごとに２×２ビニング読み出しを実現することができ、１画素ずつ読み出す方法に比べて読み出し速度を４倍にすることができる。 In the example of FIGS. 6 and 7, the binned signals of the same color pixels in the cells SE1A to SE4A and SE1B to SE4B are used as the signals of the cells SE1A to SE4A and SE1B to SE4B. At this time, 2 × 2 binning readout can be realized for each of the vertical signal lines Vlin1 to Vlin4, and the readout speed can be quadrupled as compared with the method of readout pixel by pixel.
なお、図４の構成では、セルＳＥ１Ａ、ＳＥ１Ｂの出力先を垂直信号線Ｖｌｉｎ１とすると、垂直信号線Ｖｌｉｎ２が余る。このため、セルＳＥ２Ａ、ＳＥ２Ｂの出力先を垂直信号線Ｖｌｉｎ２とする。セルＳＥ２Ａ、ＳＥ２Ｂの出力先を垂直信号線Ｖｌｉｎ２とすると、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が余る。このため、セルＳＥ３Ａ、ＳＥ３Ｂの出力先を垂直信号線Ｖｌｉｎ３、セルＳＥ４Ａ、ＳＥ４Ｂの出力先を垂直信号線Ｖｌｉｎ４としたものである。このように、ロウの異なる画素でビニングを行った時に余った垂直信号線Ｖｌｉｎをカラムの異なる画素の読み出しに割り当てることにより、同時に読み出し可能なカラム数を増大させることができ、信号読み出し速度の高速化を図ることができる。 In the configuration of FIG. 4, if the output destination of the cells SE1A and SE1B is the vertical signal line Vlin1, the vertical signal line Vlin2 remains. For this reason, the output destination of the cells SE2A and SE2B is the vertical signal line Vlin2. If the output destinations of the cells SE2A and SE2B are the vertical signal line Vlin2, the vertical signal lines Vlin3 and Vlin4 remain. Therefore, the output destinations of the cells SE3A and SE3B are the vertical signal line Vlin3, and the output destinations of the cells SE4A and SE4B are the vertical signal line Vlin4. In this way, by assigning the remaining vertical signal line Vlin to the readout of the different pixels of the column when binning is performed on the pixels of different rows, it is possible to increase the number of columns that can be read simultaneously and to increase the signal readout speed. Can be achieved.
図８は、図４の切替トランジスタの切替信号の入力方法を示す回路図である。なお、図８の例では、簡単のため、読み出しトランジスタＲＤ３〜ＲＤ８のゲートに印加されるリード信号は省略した。
図８において、セルＳＥ１Ａ、ＳＥ１ＢのリセットトランジスタＲＳのゲートにはリセット信号Ｄ１が印加され、セルＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳのゲートにはリセット信号Ｄ２が印加され、セルＳＥ３Ａ、ＳＥ３ＢのリセットトランジスタＲＳのゲートにはリセット信号Ｄ３が印加され、セルＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳのゲートにはリセット信号Ｄ４が印加される。
セルＳＥ１Ａ、ＳＥ１Ｂの読み出しトランジスタＲＤ１のゲートにはリード信号Ｒ１＿１１が印加され、セルＳＥ１Ａ、ＳＥ１Ｂの読み出しトランジスタＲＤ２のゲートにはリード信号Ｒ１＿２１が印加され、セルＳＥ２Ａ、ＳＥ２Ｂの読み出しトランジスタＲＤ１のゲートにはリード信号Ｒ２＿１１が印加され、セルＳＥ２Ａ、ＳＥ２Ｂの読み出しトランジスタＲＤ２のゲートにはリード信号Ｒ２＿２１が印加され、セルＳＥ３Ａ、ＳＥ３Ｂの読み出しトランジスタＲＤ１のゲートにはリード信号Ｒ３＿１１が印加され、セルＳＥ３Ａ、ＳＥ３Ｂの読み出しトランジスタＲＤ２のゲートにはリード信号Ｒ３＿２１が印加され、セルＳＥ４Ａ、ＳＥ４Ｂの読み出しトランジスタＲＤ１のゲートにはリード信号Ｒ４＿１１が印加され、セルＳＥ４Ａ、ＳＥ４Ｂの読み出しトランジスタＲＤ２のゲートにはリード信号Ｒ４＿２１が印加される。
FIG. 8 is a circuit diagram showing a method of inputting a switching signal of the switching transistor of FIG. In the example of FIG. 8, for the sake of simplicity, the read signal applied to the gates of the read transistors RD3 to RD8 is omitted.
In FIG. 8, the reset signal D1 is applied to the gates of the reset transistors RS of the cells SE1A and SE1B, the reset signal D2 is applied to the gates of the reset transistors RS of the cells SE2A and SE2B, and the reset transistors RS of the cells SE3A and SE3B. The reset signal D3 is applied to the gates of the transistors SE4, and the reset signal D4 is applied to the gates of the reset transistors RS of the cells SE4A and SE4B.
A read signal R1_11 is applied to the gates of the read transistors RD1 of the cells SE1A and SE1B, a read signal R1_21 is applied to the gates of the read transistors RD2 of the cells SE1A and SE1B, and the gates of the read transistors RD1 of the cells SE2A and SE2B are applied. The read signal R2_11 is applied, the read signal R2_21 is applied to the gates of the read transistors RD2 of the cells SE2A and SE2B, the read signal R3_11 is applied to the gates of the read transistors RD1 of the cells SE3A and SE3B, and the cells SE3A and SE3B A read signal R3_21 is applied to the gate of the read transistor RD2, and a read signal R4_11 is applied to the gate of the read transistor RD1 of the cells SE4A and SE4B. A, read signal R4_21 is applied to the gate of the reading transistor RD2 of SE4B.
セルＳＥ１Ａの行選択トランジスタＡＤＲ１のゲートは接地され、セルＳＥ１Ａの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ１＿１が印加され、セルＳＥ１Ｂの行選択トランジスタＡＤＲ１のゲートにはセレクト信号Ｓ１＿２が印加され、セルＳＥ１Ｂの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ１＿３が印加される。
セルＳＥ２Ａの行選択トランジスタＡＤＲ１のゲートは接地され、セルＳＥ２Ａの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ２＿１が印加され、セルＳＥ２Ｂの行選択トランジスタＡＤＲ１のゲートにはセレクト信号Ｓ２＿２が印加され、セルＳＥ２Ｂの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ２＿３が印加される。
セルＳＥ３Ａの行選択トランジスタＡＤＲ１のゲートにはセレクト信号Ｓ３＿２が印加され、セルＳＥ３Ａの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ３＿３が印加され、セルＳＥ３Ｂの行選択トランジスタＡＤＲ１のゲートは接地され、セルＳＥ３Ｂの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ３＿１が印加される。
セルＳＥ４Ａの行選択トランジスタＡＤＲ１のゲートにはセレクト信号Ｓ４＿２が印加され、セルＳＥ４Ａの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ４＿３が印加され、セルＳＥ４Ｂの行選択トランジスタＡＤＲ１のゲートは接地され、セルＳＥ４Ｂの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ４＿１が印加される。
The gate of the row selection transistor ADR1 of the cell SE1A is grounded, the selection signal S1_1 is applied to the gate of the row selection transistor ADR2 of the cell SE1A, and the selection signal S1_2 is applied to the gate of the row selection transistor ADR1 of the cell SE1B. A select signal S1_3 is applied to the gate of the row selection transistor ADR2 of SE1B.
The gate of the row selection transistor ADR1 of the cell SE2A is grounded, the selection signal S2_1 is applied to the gate of the row selection transistor ADR2 of the cell SE2A, and the selection signal S2_2 is applied to the gate of the row selection transistor ADR1 of the cell SE2B. A select signal S2_3 is applied to the gate of the row selection transistor ADR2 of SE2B.
The select signal S3_2 is applied to the gate of the row select transistor ADR1 of the cell SE3A, the select signal S3_3 is applied to the gate of the row select transistor ADR2 of the cell SE3A, the gate of the row select transistor ADR1 of the cell SE3B is grounded, and the cell A select signal S3_1 is applied to the gate of the row selection transistor ADR2 of SE3B.
The select signal S4_2 is applied to the gate of the row select transistor ADR1 of the cell SE4A, the select signal S4_3 is applied to the gate of the row select transistor ADR2 of the cell SE4A, the gate of the row select transistor ADR1 of the cell SE4B is grounded, and the cell A select signal S4_1 is applied to the gate of the row selection transistor ADR2 of SE4B.
次に、第１実施形態に係る固体撮像装置の動作について説明する。
図９は、図８の構成における通常読み出し動作を示すタイミングチャートである。なお、図９では、図８のリセット信号Ｄ１〜Ｄ４、リード信号Ｒ１＿１１〜Ｒ４＿１１、Ｒ１＿２１〜Ｒ４＿２１およびセレクト信号Ｓ１＿１〜Ｓ４＿１、Ｓ１＿２〜Ｓ４＿２、Ｓ１＿３〜Ｓ４＿３についてのタイミングを抜粋して示した。
図５、図８および図９において、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂのリセット信号Ｄ１、Ｄ２およびリード信号Ｒ１＿１１、Ｒ２＿１１が立ち上がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ１に蓄積されていた電荷が排出される（ｔ１）。そして、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂのリセット信号Ｄ１、Ｄ２およびリード信号Ｒ１＿１１、Ｒ２＿１１が立ち下がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオフされ、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ１での電荷の蓄積が開始される。
Next, the operation of the solid-state imaging device according to the first embodiment will be described.
FIG. 9 is a timing chart showing a normal read operation in the configuration of FIG. In FIG. 9, the timings of the reset signals D1 to D4, the read signals R1_1 to R4_11, R1_2 to R4_21, and the select signals S1_1 to S4_1, S1_2 to S4_2, and S1_3 to S4_3 in FIG.
5, FIG. 8, and FIG. 9, when the reset signals D1, D2 and read signals R1_11, R2_11 of the cells SE1A, SE1B, SE2A, SE2B rise, the reset transistors RS of the cells SE1A, SE1B, SE2A, SE2B and The read transistor RD1 is turned on. At this time, the charges accumulated in the photodiode PD1 of each cell SE1A, SE1B, SE2A, SE2B are discharged (t1). Then, when the reset signals D1 and D2 and the read signals R1_11 and R2_11 of the cells SE1A, SE1B, SE2A, and SE2B fall, the reset transistors RS and the read transistors RD1 of the cells SE1A, SE1B, SE2A, and SE2B are turned off. Charge accumulation is started in the photodiode PD1 of each cell SE1A, SE1B, SE2A, SE2B.
次に、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂのリセット信号Ｄ１、Ｄ２およびリード信号Ｒ１＿２１、Ｒ２＿２１が立ち上がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ２に蓄積されていた電荷が排出される（ｔ２）。そして、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂのリセット信号Ｄ１、Ｄ２およびリード信号Ｒ１＿２１、Ｒ２＿２１が立ち下がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオフされ、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ２での電荷の蓄積が開始される。
次に、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂのリセット信号Ｄ３、Ｄ４およびリード信号Ｒ３＿１１、Ｒ４＿１１が立ち上がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ１に蓄積されていた電荷が排出される（ｔ３）。そして、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂのリセット信号Ｄ３、Ｄ４およびリード信号Ｒ３＿１１、Ｒ４＿１１が立ち下がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオフされ、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ１での電荷の蓄積が開始される。
Next, when the reset signals D1 and D2 and the read signals R1_21 and R2_21 of the cells SE1A, SE1B, SE2A, and SE2B rise, the reset transistors RS and the read transistors RD2 of the cells SE1A, SE1B, SE2A, and SE2B are turned on. . At this time, the charges accumulated in the photodiode PD2 of each cell SE1A, SE1B, SE2A, SE2B are discharged (t2). Then, when the reset signals D1 and D2 and the read signals R1_21 and R2_21 of the cells SE1A, SE1B, SE2A, and SE2B fall, the reset transistors RS and the read transistors RD2 of the cells SE1A, SE1B, SE2A, and SE2B are turned off. Charge accumulation is started in the photodiode PD2 of each cell SE1A, SE1B, SE2A, SE2B.
Next, when the reset signals D3 and D4 and the read signals R3_11 and R4_11 of the cells SE3A, SE3B, SE4A, and SE4B rise, the reset transistors RS and the read transistors RD1 of the cells SE3A, SE3B, SE4A, and SE4B are turned on. . At this time, the electric charge accumulated in the photodiode PD1 of each cell SE3A, SE3B, SE4A, SE4B is discharged (t3). Then, when the reset signals D3 and D4 and the read signals R3_11 and R4_11 of the cells SE3A, SE3B, SE4A, and SE4B fall, the reset transistors RS and the read transistors RD1 of the cells SE3A, SE3B, SE4A, and SE4B are turned off. Charge accumulation is started in the photodiode PD1 of each cell SE3A, SE3B, SE4A, SE4B.
次に、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂのリセット信号Ｄ３、Ｄ４およびリード信号Ｒ３＿２１、Ｒ４＿２１が立ち上がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ２に蓄積されていた電荷が排出される（ｔ４）。そして、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂのリセット信号Ｄ３、Ｄ４およびリード信号Ｒ３＿２１、Ｒ４＿２１が立ち下がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオフされ、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ２での電荷の蓄積が開始される。 Next, the reset signals D3 and D4 of the cells SE3A, SE3B, SE4A, and SE4B and the read signals R3_21 and R4_21 rise to turn on the reset transistors RS and the read transistors RD2 of the cells SE3A, SE3B, SE4A, and SE4B. . At this time, the charges accumulated in the photodiode PD2 of each cell SE3A, SE3B, SE4A, SE4B are discharged (t4). Then, when the reset signals D3 and D4 and the read signals R3_21 and R4_21 of the cells SE3A, SE3B, SE4A, and SE4B fall, the reset transistors RS and the read transistors RD2 of the cells SE3A, SE3B, SE4A, and SE4B are turned off. Charge accumulation is started in the photodiode PD2 of each cell SE3A, SE3B, SE4A, SE4B.
次に、セレクト信号Ｓ１＿１、Ｓ１＿３、Ｓ２＿１、Ｓ２＿３が立ち上がることで、各セルＳＥ１Ａ， ＳＥ１Ｂ，ＳＥ２Ａ， ＳＥ２Ｂの行選択トランジスタＡＤＲ２がオンされる（ｔ５）。
次に、リード信号Ｒ１＿１１、Ｒ２＿１１が立ち上がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂの読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ１に蓄積されていた電荷が、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤに転送される（ｔ６）。
そして、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂの増幅トランジスタＡＭＰは、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。
Next, when the select signals S1_1, S1_3, S2_1, and S2_3 rise, the row selection transistor ADR2 of each cell SE1A, SE1B, SE2A, SE2B is turned on (t5).
Next, when the read signals R1_11 and R2_11 rise, the read transistors RD1 of the cells SE1A, SE1B, SE2A, and SE2B are turned on. At this time, the electric charge accumulated in the photodiode PD1 of each cell SE1A, SE1B, SE2A, SE2B is transferred to the floating diffusion FD of each cell SE1A, SE1B, SE2A, SE2B (t6).
The amplification transistors AMP of the cells SE1A, SE1B, SE2A, SE2B perform source follower operations according to the potentials of the floating diffusions FD of the cells SE1A, SE1B, SE2A, SE2B, and thereby each cell SE1A, SE1B, SE2A. , Pixel signals corresponding to the potential of the floating diffusion FD of SE2B can be transmitted via the vertical signal lines Vlin1 to Vlin4.
次に、リード信号Ｒ１＿２１、Ｒ２＿２１が立ち上がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂの読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ２に蓄積されていた電荷がフローティングディフュージョンＦＤに転送される（ｔ７）。
そして、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂの増幅トランジスタＡＭＰは、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。
Next, when the read signals R1_21 and R2_21 rise, the read transistors RD2 of the cells SE1A, SE1B, SE2A, and SE2B are turned on. At this time, the electric charge accumulated in the photodiode PD2 of each cell SE1A, SE1B, SE2A, SE2B is transferred to the floating diffusion FD (t7).
The amplification transistors AMP of the cells SE1A, SE1B, SE2A, SE2B perform source follower operations according to the potentials of the floating diffusions FD of the cells SE1A, SE1B, SE2A, SE2B, and thereby each cell SE1A, SE1B, SE2A. , Pixel signals corresponding to the potential of the floating diffusion FD of SE2B can be transmitted via the vertical signal lines Vlin1 to Vlin4.
次に、セレクト信号Ｓ３＿１、Ｓ３＿３、Ｓ４＿１、Ｓ４＿３が立ち上がることで、各セルＳＥ３Ａ， ＳＥ３Ｂ，ＳＥ４Ａ， ＳＥ４Ｂの行選択トランジスタＡＤＲ２がオンされる（ｔ８）。
次に、リード信号Ｒ３＿１１、Ｒ４＿１１が立ち上がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂの読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ１に蓄積されていた電荷が、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤに転送される（ｔ９）。
そして、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂの増幅トランジスタＡＭＰは、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。
Next, when the select signals S3_1, S3_3, S4_1, and S4_3 rise, the row selection transistor ADR2 of each cell SE3A, SE3B, SE4A, SE4B is turned on (t8).
Next, when the read signals R3_11 and R4_11 rise, the read transistors RD1 of the cells SE3A, SE3B, SE4A, and SE4B are turned on. At this time, the electric charge accumulated in the photodiode PD1 of each cell SE3A, SE3B, SE4A, SE4B is transferred to the floating diffusion FD of each cell SE3A, SE3B, SE4A, SE4B (t9).
The amplification transistors AMP of the cells SE3A, SE3B, SE4A, and SE4B perform source follower operations according to the potentials of the floating diffusions FD of the cells SE3A, SE3B, SE4A, and SE4B, so that the cells SE3A, SE3B, and SE4A , Pixel signals corresponding to the potential of the floating diffusion FD of SE4B can be transmitted through the vertical signal lines Vlin1 to Vlin4.
次に、リード信号Ｒ３＿２１、Ｒ４＿２１が立ち上がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂの読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ２に蓄積されていた電荷が、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤに転送される（ｔ１０）。
そして、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂの増幅トランジスタＡＭＰは、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。
Next, when the read signals R3_21 and R4_21 rise, the read transistors RD2 of the cells SE3A, SE3B, SE4A, and SE4B are turned on. At this time, the charges accumulated in the photodiode PD2 of each cell SE3A, SE3B, SE4A, SE4B are transferred to the floating diffusion FD of each cell SE3A, SE3B, SE4A, SE4B (t10).
The amplification transistors AMP of the cells SE3A, SE3B, SE4A, and SE4B perform source follower operations according to the potentials of the floating diffusions FD of the cells SE3A, SE3B, SE4A, and SE4B, so that the cells SE3A, SE3B, and SE4A , Pixel signals corresponding to the potential of the floating diffusion FD of SE4B can be transmitted through the vertical signal lines Vlin1 to Vlin4.
図１０は、図４の構成における２×２ビニング読み出し動作を示すタイミングチャートである。なお、図１０では、図８のリセット信号Ｄ１〜Ｄ４、リード信号Ｒ１＿１１〜Ｒ４＿１１、Ｒ１＿２１〜Ｒ４＿２１およびセレクト信号Ｓ１＿１〜Ｓ４＿１、Ｓ１＿２〜Ｓ４＿２、Ｓ１＿３〜Ｓ４＿３についてのタイミングを抜粋して示した。また、リセット信号Ｄ５〜Ｄ８、リード信号Ｒ５＿１１〜Ｒ８＿１１、Ｒ５＿２１〜Ｒ８＿２１およびセレクト信号Ｓ５＿１〜Ｓ８＿１、Ｓ５＿２〜Ｓ８＿２、Ｓ５＿３〜Ｓ８＿３は、図４の８セル分の構成にカラム方向ＣＤに隣接する８セル分の構成に印加される信号である。
図７、図８および図１０において、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂのリセット信号Ｄ１〜Ｄ４およびリード信号Ｒ１＿１１〜Ｒ４＿１１が立ち上がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ１に蓄積されていた電荷が排出される（ｔ１１）。そして、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂのリセット信号Ｄ１〜Ｄ４およびリード信号Ｒ１＿１１〜Ｒ４＿１１が立ち下がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオフされ、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ１での電荷の蓄積が開始される。
FIG. 10 is a timing chart showing a 2 × 2 binning read operation in the configuration of FIG. In FIG. 10, timings of the reset signals D1 to D4, the read signals R1_1 to R4_11, R1_2 to R4_21, and the select signals S1_1 to S4_1, S1_2 to S4_2, and S1_3 to S4_3 in FIG. Further, the reset signals D5 to D8, the read signals R5_1 to R8_11, R5_21 to R8_21, and the select signals S5_1 to S8_1, S5_2 to S8_2, and S5_3 to S8_3 are 8 cells adjacent to the column direction CD in the configuration of 8 cells in FIG. The signal applied to the minute structure.
7, 8, and 10, the reset signals D1 to D4 and the read signals R1_11 to R4_11 of the cells SE1A to SE4A and SE1B to SE4B rise, so that the reset transistors RS of the cells SE1A to SE4A and SE1B to SE4B The read transistor RD1 is turned on. At this time, the charges accumulated in the photodiodes PD1 of the cells SE1A to SE4A, SE1B to SE4B are discharged (t11). Then, the reset signals D1 to D4 and read signals R1_11 to R4_11 of the cells SE1A to SE4A and SE1B to SE4B fall, thereby turning off the reset transistors RS and the read transistors RD1 of the cells SE1A to SE4A and SE1B to SE4B. Charge accumulation is started in the photodiode PD1 of each of the cells SE1A to SE4A and SE1B to SE4B.
次に、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂのリセット信号Ｄ１〜Ｄ４およびリード信号Ｒ１＿２１〜Ｒ４＿２１が立ち上がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ２に蓄積されていた電荷が排出される（ｔ１２）。そして、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂのリセット信号Ｄ１〜Ｄ４およびリード信号Ｒ１＿２１〜Ｒ４＿２１が立ち下がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオフされ、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ２での電荷の蓄積が開始される。
図４の構成にカラム方向ＣＤに隣接する８セル分の構成についても、リセット信号Ｄ５〜Ｄ８およびリード信号Ｒ５＿１１〜Ｒ８＿１１、Ｒ５＿２１〜Ｒ８＿２１に基づいて、フォトダイオードＰＤ１、ＰＤ２での電荷の蓄積が開始される（ｔ１３、ｔ１４）。
Next, the reset signals D1 to D4 and read signals R1_21 to R4_21 of the cells SE1A to SE4A and SE1B to SE4B rise, thereby turning on the reset transistors RS and the read transistors RD2 of the cells SE1A to SE4A and SE1B to SE4B. . At this time, the charges accumulated in the photodiodes PD2 of the cells SE1A to SE4A, SE1B to SE4B are discharged (t12). Then, the reset signals D1 to D4 and read signals R1_21 to R4_21 of the cells SE1A to SE4A and SE1B to SE4B fall, thereby turning off the reset transistors RS and the read transistors RD2 of the cells SE1A to SE4A and SE1B to SE4B. Charge accumulation is started in the photodiode PD2 of each of the cells SE1A to SE4A, SE1B to SE4B.
In the configuration of 8 cells adjacent to the configuration in FIG. 4 in the column direction CD, charge accumulation in the photodiodes PD1 and PD2 starts based on the reset signals D5 to D8 and the read signals R5_1 to R8_11 and R5_21 to R8_21. (T13, t14).
次に、セレクト信号Ｓ１＿１〜Ｓ４＿１、Ｓ１＿２〜Ｓ４＿２が立ち上がることで、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ３Ｂ、ＳＥ４Ｂの行選択トランジスタＡＤＲ２および各セルＳＥ３Ａ、ＳＥ４Ａ、ＳＥ１Ｂ、ＳＥ２Ｂの行選択トランジスタＡＤＲ１がオンされる（ｔ１５）。
次に、リード信号Ｒ１＿１１〜Ｒ４＿１１が立ち上がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ１に蓄積されていた電荷が、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤに転送される（ｔ１６）。
Next, when the select signals S1_1 to S4_1, S1_2 to S4_2 rise, the row selection transistor ADR2 of each cell SE1A, SE2A, SE3B, SE4B and the row selection transistor ADR1 of each cell SE3A, SE4A, SE1B, SE2B are turned on. (T15).
Next, when the read signals R1_11 to R4_11 rise, the read transistors RD1 of the cells SE1A to SE4A and SE1B to SE4B are turned on. At this time, the charges accumulated in the photodiodes PD1 of the cells SE1A to SE4A, SE1B to SE4B are transferred to the floating diffusion FD of the cells SE1A to SE4A, SE1B to SE4B (t16).
そして、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの増幅トランジスタＡＭＰは、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。この時、垂直信号線Ｖｌｉｎ１を介して伝送される画素信号は、セルＳＥ１Ａ、ＳＥ１ＢのフォトダイオードＰＤ１のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ２を介して伝送される画素信号は、セルＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ１のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ３を介して伝送される画素信号は、セルＳＥ３Ａ、ＳＥ３ＢのフォトダイオードＰＤ１のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ４を介して伝送される画素信号は、セルＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ１のビニングされた画素信号とすることができる。 The amplification transistors AMP of the cells SE1A to SE4A and SE1B to SE4B perform the source follower operation according to the potential of the floating diffusion FD of the cells SE1A to SE4A and SE1B to SE4B, thereby causing the cells SE1A to SE4A, SE1B to Pixel signals corresponding to the potential of the floating diffusion FD of SE4B can be transmitted via the vertical signal lines Vlin1 to Vlin4. At this time, the pixel signal transmitted through the vertical signal line Vlin1 can be a binned pixel signal of the photodiode PD1 of the cells SE1A and SE1B. The pixel signal transmitted via the vertical signal line Vlin2 can be a binned pixel signal of the photodiode PD1 of the cells SE2A and SE2B. The pixel signal transmitted through the vertical signal line Vlin3 can be a binned pixel signal of the photodiode PD1 of the cells SE3A and SE3B. The pixel signal transmitted through the vertical signal line Vlin4 can be a binned pixel signal of the photodiode PD1 of the cells SE4A and SE4B.
次に、リード信号Ｒ１＿２１〜Ｒ４＿２１が立ち上がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ２に蓄積されていた電荷が、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤに転送される（ｔ１７）。 Next, when the read signals R1_21 to R4_21 rise, the read transistors RD2 of the cells SE1A to SE4A and SE1B to SE4B are turned on. At this time, the charges accumulated in the photodiodes PD2 of the cells SE1A to SE4A, SE1B to SE4B are transferred to the floating diffusion FD of the cells SE1A to SE4A, SE1B to SE4B (t17).
そして、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの増幅トランジスタＡＭＰは、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。この時、垂直信号線Ｖｌｉｎ１を介して伝送される画素信号は、セルＳＥ１Ａ、ＳＥ１ＢのフォトダイオードＰＤ２のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ２を介して伝送される画素信号は、セルＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ２のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ３を介して伝送される画素信号は、セルＳＥ３Ａ、ＳＥ３ＢのフォトダイオードＰＤ２のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ４を介して伝送される画素信号は、セルＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ２のビニングされた画素信号とすることができる。 The amplification transistors AMP of the cells SE1A to SE4A and SE1B to SE4B perform the source follower operation according to the potential of the floating diffusion FD of the cells SE1A to SE4A and SE1B to SE4B, thereby causing the cells SE1A to SE4A, SE1B to Pixel signals corresponding to the potential of the floating diffusion FD of SE4B can be transmitted via the vertical signal lines Vlin1 to Vlin4. At this time, the pixel signal transmitted through the vertical signal line Vlin1 may be a binned pixel signal of the photodiode PD2 of the cells SE1A and SE1B. The pixel signal transmitted via the vertical signal line Vlin2 can be a binned pixel signal of the photodiode PD2 of the cells SE2A and SE2B. The pixel signal transmitted through the vertical signal line Vlin3 can be a binned pixel signal of the photodiode PD2 of the cells SE3A and SE3B. The pixel signal transmitted through the vertical signal line Vlin4 can be a binned pixel signal of the photodiode PD2 of the cells SE4A and SE4B.
図４の構成にカラム方向ＣＤに隣接する８セル分の構成についても、リセット信号Ｄ５〜Ｄ８、リード信号Ｒ５＿１１〜Ｒ８＿１１、Ｒ５＿２１〜Ｒ８＿２１およびセレクト信号Ｓ５＿１〜Ｓ８＿１、Ｓ５＿２〜Ｓ８＿２、Ｓ５＿３〜Ｓ８＿３に基づいて、フォトダイオードＰＤ１、ＰＤ２から各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して画素信号が読み出される（ｔ１８〜ｔ２０）。
なお、行選択トランジスタＡＤＲ１は２×２ビニング読み出しに使用し、行選択トランジスタＡＤＲ２は通常読み出しに使用する場合、図４のセルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ３Ｂ、ＳＥ４Ｂの行選択トランジスタＡＤＲ１のゲートはグラントに接続することができる。
The configuration for 8 cells adjacent to the configuration in FIG. 4 in the column direction CD is also based on reset signals D5 to D8, read signals R5_1 to R8_11, R5_2 to R8_21, and select signals S5_1 to S8_1, S5_2 to S8_2, S5_3 to S8_3. Thus, pixel signals are read out from the photodiodes PD1 and PD2 through the vertical signal lines Vlin1 to Vlin4 (t18 to t20).
When the row selection transistor ADR1 is used for 2 × 2 binning reading and the row selection transistor ADR2 is used for normal reading, the gates of the row selection transistors ADR1 of the cells SE1A, SE2A, SE3B, and SE4B in FIG. 4 are connected to the grant. can do.
（第２実施形態）
図１１から図１４は、第２実施形態に係る固体撮像装置に適用される６４セル分の構成を示す回路図である。
図１１から図１４において、６４個のセルＳＥ１Ａ〜ＳＥ１６Ａ、ＳＥ１Ｂ〜ＳＥ１６Ｂ、ＳＥ１Ｃ〜ＳＥ１６Ｃ、ＳＥ１Ｄ〜ＳＥ１６Ｄで１ブロックが構成されている。各セルＳＥ１Ａ〜ＳＥ１６Ａ、ＳＥ１Ｂ〜ＳＥ１６Ｂ、ＳＥ１Ｃ〜ＳＥ１６Ｃ、ＳＥ１Ｄ〜ＳＥ１６Ｄは、図２（ａ）のセルＳＥと同様に構成することができる。セルＳＥ１Ａ〜ＳＥ１６ＡとセルＳＥ１Ｂ〜ＳＥ１６ＢとセルＳＥ１Ｃ〜ＳＥ１６ＣとセルＳＥ１Ｄ〜ＳＥ１６Ｄはロウ方向ＲＤに隣接して配置されている。セルＳＥ１Ａ〜ＳＥ１６Ａはカラム方向に順次配列され、セルＳＥ１Ｂ〜ＳＥ１６Ｂはカラム方向に順次配列され、セルＳＥ１Ｃ〜ＳＥ１６Ｃはカラム方向に順次配列され、セルＳＥ１Ｄ〜ＳＥ１６Ｄはカラム方向に順次配列されている。セルＳＥ１Ａ〜ＳＥ１６Ａには、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が割り当てられ、セルＳＥ１Ｂ〜ＳＥ１６Ｂには、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が割り当てられ、セルＳＥ１Ｃ〜ＳＥ１６Ｃには、垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６が割り当てられ、セルＳＥ１Ｄ〜ＳＥ１６Ｄには、垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８が割り当てられている。
(Second Embodiment)
FIG. 11 to FIG. 14 are circuit diagrams showing the configuration of 64 cells applied to the solid-state imaging device according to the second embodiment.
In FIG. 11 to FIG. 14, 64 cells SE1A to SE16A, SE1B to SE16B, SE1C to SE16C, and SE1D to SE16D constitute one block. Each of the cells SE1A to SE16A, SE1B to SE16B, SE1C to SE16C, and SE1D to SE16D can be configured in the same manner as the cell SE of FIG. The cells SE1A to SE16A, the cells SE1B to SE16B, the cells SE1C to SE16C, and the cells SE1D to SE16D are arranged adjacent to each other in the row direction RD. The cells SE1A to SE16A are sequentially arranged in the column direction, the cells SE1B to SE16B are sequentially arranged in the column direction, the cells SE1C to SE16C are sequentially arranged in the column direction, and the cells SE1D to SE16D are sequentially arranged in the column direction. Vertical signals lines Vlin1 and Vlin2 are assigned to the cells SE1A to SE16A, vertical signal lines Vlin3 and Vlin4 are assigned to the cells SE1B to SE16B, and vertical signal lines Vlin5 and Vlin6 are assigned to the cells SE1C to SE16C. The vertical signal lines Vlin7 and Vlin8 are assigned to the cells SE1D to SE16D.
ここで、各セルＳＥ１Ａ〜ＳＥ１６Ａ、ＳＥ１Ｂ〜ＳＥ１６Ｂ、ＳＥ１Ｃ〜ＳＥ１６Ｃ、ＳＥ１Ｄ〜ＳＥ１６Ｄの第１出力先（図２（ａ）の行選択トランジスタＡＤＲ２のソースの接続先）は、各セルＳＥ１Ａ〜ＳＥ１６Ａにて垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が交互に選択され、各セルＳＥ１Ｂ〜ＳＥ１６Ｂにて垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が交互に選択され、各セルＳＥ１Ｃ〜ＳＥ１６Ｃにて垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６が交互に選択され、各セルＳＥ１Ｄ〜ＳＥ１６Ｄにて垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８が交互に選択されるように設定することができる。これにより、例えば、図１１の各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ１Ｂ、ＳＥ２Ｂ、ＳＥ１Ｃ、ＳＥ２Ｃ、ＳＥ１Ｄ、ＳＥ２Ｄから信号を別個に同時に読み出したり、各セルＳＥ３Ａ、ＳＥ４Ａ、ＳＥ３Ｂ、ＳＥ４Ｂ、ＳＥ３Ｃ、ＳＥ４Ｃ、ＳＥ３Ｄ、ＳＥ４Ｄから信号を別個に同時に読み出したりすることができ、８本の垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８を介して８セル分の信号を同時に読み出すことができる。 Here, the first output destination of each of the cells SE1A to SE16A, SE1B to SE16B, SE1C to SE16C, SE1D to SE16D (the connection destination of the source of the row selection transistor ADR2 in FIG. 2A) is connected to each of the cells SE1A to SE16A. The vertical signal lines Vlin1 and Vlin2 are alternately selected, the vertical signal lines Vlin3 and Vlin4 are alternately selected in the cells SE1B to SE16B, and the vertical signal lines Vlin5 and Vlin6 are alternately selected in the cells SE1C to SE16C. The vertical signal lines Vlin7 and Vlin8 can be alternately selected in the cells SE1D to SE16D. Thereby, for example, the signals from each cell SE1A, SE2A, SE1B, SE2B, SE1C, SE2C, SE1D, and SE2D in FIG. 11 are read out separately or simultaneously, or each cell SE3A, SE4A, SE3B, SE4B, SE3C, SE4C, SE3D, Signals can be read from SE4D separately and simultaneously, and signals for eight cells can be read simultaneously via the eight vertical signal lines Vlin1 to Vlin8.
一方、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの第２出力先（図２（ａ）の行選択トランジスタＡＤＲ１のソースの接続先）は、図１５に示すように、セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ１Ｃ、ＳＥ１Ｄ、ＳＥ２Ａ、ＳＥ２Ｂ、ＳＥ２Ｃ、ＳＥ２Ｄにて垂直信号線Ｖｌｉｎ１が選択され、セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ３Ｃ、ＳＥ３Ｄ、ＳＥ４Ａ、ＳＥ４Ｂ、ＳＥ４Ｃ、ＳＥ４Ｄにて垂直信号線Ｖｌｉｎ２が選択され、セルＳＥ５Ａ、ＳＥ５Ｂ、ＳＥ５Ｃ、ＳＥ５Ｄ、ＳＥ６Ａ、ＳＥ６Ｂ、ＳＥ６Ｃ、ＳＥ６Ｄにて垂直信号線Ｖｌｉｎ３が選択され、セルＳＥ７Ａ、ＳＥ７Ｂ、ＳＥ７Ｃ、ＳＥ７Ｄ、ＳＥ８Ａ、ＳＥ８Ｂ、ＳＥ８Ｃ、ＳＥ８Ｄにて垂直信号線Ｖｌｉｎ４が選択され、セルＳＥ９Ａ、ＳＥ９Ｂ、ＳＥ９Ｃ、ＳＥ９Ｄ、ＳＥ１０Ａ、ＳＥ１０Ｂ、ＳＥ１０Ｃ、ＳＥ１０Ｄにて垂直信号線Ｖｌｉｎ５が選択され、セルＳＥ１１Ａ、ＳＥ１１Ｂ、ＳＥ１１Ｃ、ＳＥ１１Ｄ、ＳＥ１２Ａ、ＳＥ１２Ｂ、ＳＥ１２Ｃ、ＳＥ１２Ｄにて垂直信号線Ｖｌｉｎ６が選択され、セルＳＥ１３Ａ、ＳＥ１３Ｂ、ＳＥ１３Ｃ、ＳＥ１３Ｄ、ＳＥ１４Ａ、ＳＥ１４Ｂ、ＳＥ１４Ｃ、ＳＥ１４Ｄにて垂直信号線Ｖｌｉｎ７が選択され、セルＳＥ１５Ａ、ＳＥ１５Ｂ、ＳＥ１５Ｃ、ＳＥ１５Ｄ、ＳＥ１６Ａ、ＳＥ１６Ｂ、ＳＥ１６Ｃ、ＳＥ１６Ｄにて垂直信号線Ｖｌｉｎ８が選択されるように設定することができる。なお、図１５において、サブブロックＳＢ１〜ＳＢ４は図１１〜図１４の構成にそれぞれ対応する。また、Ｖ１〜Ｖ８は、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８にそれぞれ接続されたセルを示す。 On the other hand, the second output destination of each of the cells SE1A to SE4A, SE1B to SE4B (the connection destination of the source of the row selection transistor ADR1 in FIG. 2A) is cells SE1A, SE1B, SE1C, SE1D as shown in FIG. , SE2A, SE2B, SE2C, SE2D, the vertical signal line Vlin1 is selected, the cells SE3A, SE3B, SE3C, SE3D, SE4A, SE4B, SE4C, SE4D, the vertical signal line Vlin2 is selected, and the cells SE5A, SE5B, SE5C , SE5D, SE6A, SE6B, SE6C, and SE6D select the vertical signal line Vlin3, cells SE7A, SE7B, SE7C, SE7D, SE8A, SE8B, SE8C, and SE8D select the vertical signal line Vlin4, and cells SE9A, SE9B , SE9C, SE9D, SE1 The vertical signal line Vlin5 is selected in A, SE10B, SE10C, and SE10D, the vertical signal line Vlin6 is selected in cells SE11A, SE11B, SE11C, SE11D, SE12A, SE12B, SE12C, and SE12D, and cells SE13A, SE13B, SE13C, The vertical signal line Vlin7 is selected in SE13D, SE14A, SE14B, SE14C, and SE14D, and the vertical signal line Vlin8 is selected in the cells SE15A, SE15B, SE15C, SE15D, SE16A, SE16B, SE16C, and SE16D. Can do. In FIG. 15, sub-blocks SB1 to SB4 correspond to the configurations of FIGS. V1 to V8 indicate cells connected to the vertical signal lines Vlin1 to Vlin8, respectively.
これにより、図１６に示すように、例えば、図１５のサブブロックＳＢ１では、セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ１Ｃ、ＳＥ１Ｄ、ＳＥ２Ａ、ＳＥ２Ｂ、ＳＥ２Ｃ、ＳＥ２Ｄのビニングされた信号と、セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ３Ｃ、ＳＥ３Ｄ、ＳＥ４Ａ、ＳＥ４Ｂ、ＳＥ４Ｃ、ＳＥ４Ｄのビニングされた信号とを別個に同時に読み出すことができ、８本の垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８を介して６４セル分の信号を同時に読み出すことができる。なお、図１６の例では、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂ、ＳＥ１Ｃ〜ＳＥ４Ｃ、ＳＥ１Ｄ〜ＳＥ４Ｄの同色画素のビニングされた信号を各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂ、ＳＥ１Ｃ〜ＳＥ４Ｃ、ＳＥ１Ｄ〜ＳＥ４Ｄの信号とした。この時、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８ごとに４×４ビニング読み出しを実現することができ、１画素ずつ読み出す方法に比べて読み出し速度を１６倍にすることができる。 Accordingly, as shown in FIG. 16, for example, in the sub-block SB1 of FIG. 15, the signals SE1A, SE1B, SE1C, SE1D, SE2A, SE2B, SE2C, and SE2D are binned and the cells SE3A, SE3B, SE3C, The signals binned by SE3D, SE4A, SE4B, SE4C, and SE4D can be read out separately at the same time, and the signals for 64 cells can be read out simultaneously through the eight vertical signal lines Vlin1 to Vlin8. In the example of FIG. 16, binned signals of the same color pixels of the cells SE1A to SE4A, SE1B to SE4B, SE1C to SE4C, SE1D to SE4D are used as the cells SE1A to SE4A, SE1B to SE4B, SE1C to SE4C, SE1D to SE1D. The signal was SE4D. At this time, 4 × 4 binning readout can be realized for each of the vertical signal lines Vlin1 to Vlin8, and the readout speed can be increased by 16 times compared with the method of readout pixel by pixel.
このように、ビニングされるセルのロウ数およびカラム数を増やすことで余剰な垂直信号線Ｖｌｉｎの本数を増大させることができる。このため、この余剰な垂直信号線Ｖｌｉｎを介して同時に読み出し可能なカラム数を増大させることにより、信号読み出し速度の高速化を図ることができる。 In this way, the number of redundant vertical signal lines Vlin can be increased by increasing the number of rows and columns of cells to be binned. For this reason, it is possible to increase the signal reading speed by increasing the number of columns that can be read simultaneously through the redundant vertical signal line Vlin.
（第３実施形態）
図１７は、第３実施形態に係る固体撮像装置に適用される８画素１セル分の構成例を示す回路図である。
図１７において、この構成では、図２（ａ）の構成に行選択トランジスタＡＤＲ３が追加されている。行選択トランジスタＡＤＲ３のドレインは増幅トランジスタＡＭＰを介して電源電位ＶＤＤに接続されている。なお、行選択トランジスタＡＤＲ１〜ＡＤＲ３のソースは互いに異なる垂直信号線Ｖｌｉｎに接続することができる。あるいは、セルによっては、行選択トランジスタＡＤＲ１、ＡＤＲ２のソースを同一の垂直信号線Ｖｌｉｎに接続し、行選択トランジスタＡＤＲ３のソースを別の垂直信号線Ｖｌｉｎに接続してもよい。あるいは、セルによっては、行選択トランジスタＡＤＲ１、ＡＤＲ３のソースを同一の垂直信号線Ｖｌｉｎに接続し、行選択トランジスタＡＤＲ２のソースを別の垂直信号線Ｖｌｉｎに接続してもよい。あるいは、セルによっては、行選択トランジスタＡＤＲ２、ＡＤＲ３のソースを同一の垂直信号線Ｖｌｉｎに接続し、行選択トランジスタＡＤＲ１のソースを別の垂直信号線Ｖｌｉｎに接続してもよい。
この時、行選択トランジスタＡＤＲ１を図５の通常読み出しに使用し、行選択トランジスタＡＤＲ２を図６の２×２ビニング読み出しに使用し、行選択トランジスタＡＤＲ３を図１６の４×４ビニング読み出しに使用することができる。ここで、Ｎ（Ｎは２以上の整数）個の行選択トランジスタをセルに設けることにより、１通りの通常読み出しと（Ｎ−１）通りのビニング読み出しに対応させることが可能となる。
(Third embodiment)
FIG. 17 is a circuit diagram illustrating a configuration example for one cell of 8 pixels applied to the solid-state imaging device according to the third embodiment.
17, in this configuration, a row selection transistor ADR3 is added to the configuration of FIG. The drain of the row selection transistor ADR3 is connected to the power supply potential VDD via the amplification transistor AMP. The sources of the row selection transistors ADR1 to ADR3 can be connected to different vertical signal lines Vlin. Alternatively, depending on the cell, the sources of the row selection transistors ADR1 and ADR2 may be connected to the same vertical signal line Vlin, and the source of the row selection transistor ADR3 may be connected to another vertical signal line Vlin. Alternatively, depending on the cell, the sources of the row selection transistors ADR1 and ADR3 may be connected to the same vertical signal line Vlin, and the source of the row selection transistor ADR2 may be connected to another vertical signal line Vlin. Alternatively, depending on the cell, the sources of the row selection transistors ADR2 and ADR3 may be connected to the same vertical signal line Vlin, and the source of the row selection transistor ADR1 may be connected to another vertical signal line Vlin.
At this time, the row selection transistor ADR1 is used for the normal reading of FIG. 5, the row selection transistor ADR2 is used for the 2 × 2 binning reading of FIG. 6, and the row selection transistor ADR3 is used for the 4 × 4 binning reading of FIG. be able to. Here, by providing N (N is an integer of 2 or more) row selection transistors in the cell, it is possible to correspond to one normal reading and (N-1) binning readings.
図１８から図２１は、第３実施形態に係る固体撮像装置に適用される６４セル分の構成を示す回路図である。
図１８から図２１において、６４個のセルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´で１ブロックが構成されている。各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´は、図１７のセルと同様に構成することができる。セルＳＥ１Ａ´〜ＳＥ１６Ａ´とセルＳＥ１Ｂ´〜ＳＥ１６Ｂ´とセルＳＥ１Ｃ´〜ＳＥ１６Ｃ´とセルＳＥ１Ｄ´〜ＳＥ１６Ｄ´はロウ方向ＲＤに隣接して配置されている。セルＳＥ１Ａ´〜ＳＥ１６Ａ´はカラム方向に順次配列され、セルＳＥ１Ｂ´〜ＳＥ１６Ｂ´はカラム方向に順次配列され、セルＳＥ１Ｃ´〜ＳＥ１６Ｃ´はカラム方向に順次配列され、セルＳＥ１Ｄ´〜ＳＥ１６Ｄ´はカラム方向に順次配列されている。セルＳＥ１Ａ´〜ＳＥ１６Ａ´には、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が割り当てられ、セルＳＥ１Ｂ´〜ＳＥ１６Ｂ´には、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が割り当てられ、セルＳＥ１Ｃ´〜ＳＥ１６Ｃ´には、垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６が割り当てられ、セルＳＥ１Ｄ´〜ＳＥ１６Ｄ´には、垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８が割り当てられている。
ここで、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´において、行選択トランジスタＡＤＲ３は、図５の通常読み出しに使用し、行選択トランジスタＡＤＲ２は図６の２×２ビニング読み出しに使用し、行選択トランジスタＡＤＲ１を図１６の４×４ビニング読み出しに使用することができる。
FIG. 18 to FIG. 21 are circuit diagrams showing the configuration of 64 cells applied to the solid-state imaging device according to the third embodiment.
In FIG. 18 to FIG. 21, 64 cells SE1A ′ to SE16A ′, SE1B ′ to SE16B ′, SE1C ′ to SE16C ′, and SE1D ′ to SE16D ′ constitute one block. Each of the cells SE1A ′ to SE16A ′, SE1B ′ to SE16B ′, SE1C ′ to SE16C ′, and SE1D ′ to SE16D ′ can be configured similarly to the cell of FIG. The cells SE1A ′ to SE16A ′, the cells SE1B ′ to SE16B ′, the cells SE1C ′ to SE16C ′, and the cells SE1D ′ to SE16D ′ are arranged adjacent to each other in the row direction RD. Cells SE1A ′ to SE16A ′ are sequentially arranged in the column direction, cells SE1B ′ to SE16B ′ are sequentially arranged in the column direction, cells SE1C ′ to SE16C ′ are sequentially arranged in the column direction, and cells SE1D ′ to SE16D ′ are columns. They are arranged sequentially in the direction. Vertical signals lines Vlin1 and Vlin2 are allocated to the cells SE1A ′ to SE16A ′, vertical signal lines Vlin3 and Vlin4 are allocated to the cells SE1B ′ to SE16B ′, and vertical signal lines are allocated to the cells SE1C ′ to SE16C ′. Vlin5 and Vlin6 are assigned, and vertical signal lines Vlin7 and Vlin8 are assigned to the cells SE1D ′ to SE16D ′.
Here, in each of the cells SE1A ′ to SE16A ′, SE1B ′ to SE16B ′, SE1C ′ to SE16C ′, and SE1D ′ to SE16D ′, the row selection transistor ADR3 is used for normal reading in FIG. 5, and the row selection transistor ADR2 is The row selection transistor ADR1 can be used for the 4 × 4 binning reading of FIG. 16 and the 2 × 2 binning reading of FIG. 6 can be used.
すなわち、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´の第１出力先（図１７の行選択トランジスタＡＤＲ３のソースの接続先）は、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´にて垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が交互に選択され、各セルＳＥ１Ｂ´〜ＳＥ１６Ｂ´にて垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が交互に選択され、各セルＳＥ１Ｃ´〜ＳＥ１６Ｃ´にて垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６が交互に選択され、各セルＳＥ１Ｄ´〜ＳＥ１６Ｄ´にて垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８が交互に選択されるように設定することができる。 That is, the first output destination of each cell SE1A ′ to SE16A ′, SE1B ′ to SE16B ′, SE1C ′ to SE16C ′, and SE1D ′ to SE16D ′ (the connection destination of the source of the row selection transistor ADR3 in FIG. 17) is each cell. The vertical signal lines Vlin1 and Vlin2 are alternately selected in SE1A ′ to SE16A ′, the vertical signal lines Vlin3 and Vlin4 are alternately selected in the cells SE1B ′ to SE16B ′, and vertical in the cells SE1C ′ to SE16C ′. The signal lines Vlin5 and Vlin6 are alternately selected, and the vertical signal lines Vlin7 and Vlin8 can be alternately selected in the cells SE1D ′ to SE16D ′.
一方、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´の第２出力先（図１７の行選択トランジスタＡＤＲ２のソースの接続先）は、セルＳＥ２Ａ´、ＳＥ１Ｂ´、ＳＥ６Ａ´、ＳＥ５Ｂ´、ＳＥ１０Ａ´、ＳＥ９Ｂ´、ＳＥ１４Ａ´、ＳＥ１３Ｂ´にて垂直信号線Ｖｌｉｎ１が選択され、セルＳＥ１Ａ´、ＳＥ２Ｂ´、ＳＥ５Ａ´、ＳＥ６Ｂ´、ＳＥ９Ａ´、ＳＥ１０Ｂ´、ＳＥ１３Ａ´、ＳＥ１４Ｂ´にて垂直信号線Ｖｌｉｎ２が選択され、セルＳＥ３Ａ´、ＳＥ４Ｂ´、ＳＥ７Ａ´、ＳＥ８Ｂ´、ＳＥ１１Ａ´、ＳＥ１２Ｂ´、ＳＥ１５Ａ´、ＳＥ１６Ｂ´にて垂直信号線Ｖｌｉｎ３が選択され、セルＳＥ４Ａ´、ＳＥ３Ｂ´、ＳＥ８Ａ´、ＳＥ７Ｂ´、ＳＥ１２Ａ´、ＳＥ１１Ｂ´、ＳＥ１６Ａ´、ＳＥ１５Ｂ´にて垂直信号線Ｖｌｉｎ４が選択され、セルＳＥ２Ｃ´、ＳＥ１Ｄ´、ＳＥ６Ｃ´、ＳＥ５Ｄ´、ＳＥ１０Ｃ´、ＳＥ９Ｄ´、ＳＥ１４Ｃ´、ＳＥ１３Ｄ´にて垂直信号線Ｖｌｉｎ５が選択され、セルＳＥ１Ｃ´、ＳＥ２Ｄ´、ＳＥ５Ｃ´、ＳＥ６Ｄ´、ＳＥ９Ｃ´、ＳＥ１０Ｄ´、ＳＥ１３Ｃ´、ＳＥ１４Ｄ´にて垂直信号線Ｖｌｉｎ６が選択され、セルＳＥ３Ｃ´、ＳＥ４Ｄ´、ＳＥ７Ｃ´、ＳＥ８Ｄ´、ＳＥ１１Ｃ´、ＳＥ１２Ｄ´、ＳＥ１５Ｃ´、ＳＥ１６Ｄ´にて垂直信号線Ｖｌｉｎ７が選択され、セルＳＥ４Ｃ´、ＳＥ３Ｄ´、ＳＥ８Ｃ´、ＳＥ７Ｄ´、ＳＥ１２Ｃ´、ＳＥ１１Ｄ´、ＳＥ１６Ｃ´、ＳＥ１５Ｄ´にて垂直信号線Ｖｌｉｎ８が選択されるように設定することができる。 On the other hand, the second output destination of each of the cells SE1A ′ to SE16A ′, SE1B ′ to SE16B ′, SE1C ′ to SE16C ′, SE1D ′ to SE16D ′ (the connection destination of the source of the row selection transistor ADR2 in FIG. 17) is the cell SE2A. ', SE1B', SE6A ', SE5B', SE10A ', SE9B', SE14A ', SE13B', the vertical signal line Vlin1 is selected, and the cells SE1A ', SE2B', SE5A ', SE6B', SE9A ', SE10B' , SE13A ′, SE14B ′ select the vertical signal line Vlin2, and the cells SE3A ′, SE4B ′, SE7A ′, SE8B ′, SE11A ′, SE12B ′, SE15A ′, SE16B ′ select the vertical signal line Vlin3, Cells SE4A ′, SE3B ′, SE8A ′, SE7B ′, SE12A ′, SE11B ′, SE1 The vertical signal line Vlin4 is selected in 6A ′ and SE15B ′, and the vertical signal line Vlin5 is selected in the cells SE2C ′, SE1D ′, SE6C ′, SE5D ′, SE10C ′, SE9D ′, SE14C ′, and SE13D ′. The vertical signal line Vlin6 is selected by SE1C ′, SE2D ′, SE5C ′, SE6D ′, SE9C ′, SE10D ′, SE13C ′, SE14D ′, and the cells SE3C ′, SE4D ′, SE7C ′, SE8D ′, SE11C ′, SE12D. ', SE15C', SE16D 'select the vertical signal line Vlin7, and the cells SE4C', SE3D ', SE8C', SE7D ', SE12C', SE11D ', SE16C', SE15D 'select the vertical signal line Vlin8. Can be set to
一方、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´の第３出力先（図１７の行選択トランジスタＡＤＲ１のソースの接続先）は、セルＳＥ２Ａ´、ＳＥ１Ｂ´、ＳＥ１Ｃ´、ＳＥ１Ｄ´、ＳＥ４Ａ´、ＳＥ２Ｂ´、ＳＥ２Ｃ´、ＳＥ２Ｄ´にて垂直信号線Ｖｌｉｎ１が選択され、セルＳＥ１Ａ´、ＳＥ３Ｂ´、ＳＥ３Ｃ´、ＳＥ３Ｄ´、ＳＥ３Ａ´、ＳＥ４Ｂ´、ＳＥ４Ｃ´、ＳＥ４Ｄ´にて垂直信号線Ｖｌｉｎ２が選択され、セルＳＥ５Ａ´、ＳＥ８Ｂ´、ＳＥ５Ｃ´、ＳＥ５Ｄ´、ＳＥ６Ａ´、ＳＥ６Ｂ、ＳＥ６Ｃ´、ＳＥ６Ｄ´にて垂直信号線Ｖｌｉｎ３が選択され、セルＳＥ７Ａ´、ＳＥ７Ｂ´、ＳＥ７Ｃ´、ＳＥ７Ｄ´、ＳＥ８Ａ´、ＳＥ６Ｂ´、ＳＥ８Ｃ´、ＳＥ８Ｄ´にて垂直信号線Ｖｌｉｎ４が選択され、セルＳＥ９Ａ´、ＳＥ９Ｂ´、ＳＥ１２Ｃ´、ＳＥ９Ｄ´、ＳＥ１０Ａ´、ＳＥ１０Ｂ´、ＳＥ１０Ｃ´、ＳＥ１０Ｄ´にて垂直信号線Ｖｌｉｎ５が選択され、セルＳＥ１１Ａ´、ＳＥ１１Ｂ´、ＳＥ１１Ｃ´、ＳＥ１１Ｄ´、ＳＥ１２Ａ´、ＳＥ１２Ｂ´、ＳＥ１０Ｃ´、ＳＥ１２Ｄ´にて垂直信号線Ｖｌｉｎ６が選択され、セルＳＥ１３Ａ´、ＳＥ１３Ｂ´、ＳＥ１３Ｃ´、ＳＥ１６Ｄ´、ＳＥ１４Ａ´、ＳＥ１４Ｂ´、ＳＥ１４Ｃ´、ＳＥ１４Ｄ´にて垂直信号線Ｖｌｉｎ７が選択され、セルＳＥ１５Ａ´、ＳＥ１５Ｂ´、ＳＥ１５Ｃ´、ＳＥ１５Ｄ´、ＳＥ１６Ａ´、ＳＥ１６Ｂ´、ＳＥ１６Ｃ´、ＳＥ１３Ｄ´にて垂直信号線Ｖｌｉｎ８が選択されるように設定することができる。 On the other hand, the third output destination of each of the cells SE1A ′ to SE16A ′, SE1B ′ to SE16B ′, SE1C ′ to SE16C ′, SE1D ′ to SE16D ′ (the connection destination of the source of the row selection transistor ADR1 in FIG. 17) is the cell SE2A. ', SE1B', SE1C ', SE1D', SE4A ', SE2B', SE2C ', SE2D', the vertical signal line Vlin1 is selected, and the cells SE1A ', SE3B', SE3C ', SE3D', SE3A ', SE4B' , SE4C ′ and SE4D ′ select the vertical signal line Vlin2, and the cells SE5A ′, SE8B ′, SE5C ′, SE5D ′, SE6A ′, SE6B, SE6C ′, and SE6D ′ select the vertical signal line Vlin3, and the cell SE7A ', SE7B', SE7C ', SE7D', SE8A ', SE6B', SE8C ', SE8D' The line Vlin4 is selected, and the vertical signal line Vlin5 is selected in the cells SE9A ′, SE9B ′, SE12C ′, SE9D ′, SE10A ′, SE10B ′, SE10C ′, SE10D ′, and the cells SE11A ′, SE11B ′, SE11C ′, The vertical signal line Vlin6 is selected in SE11D ′, SE12A ′, SE12B ′, SE10C ′, and SE12D ′, and in cells SE13A ′, SE13B ′, SE13C ′, SE16D ′, SE14A ′, SE14B ′, SE14C ′, and SE14D ′. The vertical signal line Vlin7 is selected, and the vertical signal line Vlin8 can be selected in the cells SE15A ′, SE15B ′, SE15C ′, SE15D ′, SE16A ′, SE16B ′, SE16C ′, and SE13D ′.
ここで、ビニング時に同時に選択される画素ＰＸをカラム方向ＣＤに増やすだけでなくロウ方向ＲＤに増やすことで、ビニング時に同時に選択される画素ＰＸの配置を正方化することができる。このため、ビニング時に同時に選択される画素ＰＸのアスペクト比をビニング前と同じに保つことができる。 Here, by increasing not only the pixel PX simultaneously selected in the binning in the column direction CD but also the row direction RD, the arrangement of the pixels PX simultaneously selected in the binning can be squared. For this reason, the aspect ratio of the pixel PX that is simultaneously selected at the time of binning can be kept the same as before binning.
（第４実施形態）
図２２は、第４実施形態に係る固体撮像装置が適用されるデジタルカメラの概略構成を示すブロック図である。
図２２において、デジタルカメラ５１は、カメラモジュール５２および後段処理部５３を有する。カメラモジュール５２は、撮像光学系５４および固体撮像装置５５を有する。後段処理部５３は、イメージシグナルプロセッサ（ＩＳＰ）５６、記憶部５７および表示部５８を有する。なお、ＩＳＰ５６の少なくとも一部の構成は固体撮像装置５５とともに１チップ化するようにしてもよい。固体撮像装置５５は、図１の構成を用いることができる。
(Fourth embodiment)
FIG. 22 is a block diagram illustrating a schematic configuration of a digital camera to which the solid-state imaging device according to the fourth embodiment is applied.
In FIG. 22, the
撮像光学系５４は、入射光ＬＩを取り込み、被写体像を結像させる。固体撮像装置５５は、被写体像を撮像する。ＩＳＰ５６は、固体撮像装置５５での撮像により得られた画像信号を信号処理する。記憶部５７は、ＩＳＰ５６での信号処理を経た画像を格納する。記憶部５７は、ユーザの操作等に応じて、表示部５８へ画像信号を出力する。表示部５８は、ＩＳＰ５６あるいは記憶部５７から入力される画像信号に応じて、画像を表示する。表示部５８は、例えば、液晶ディスプレイである。なお、図２２では、カメラモジュール５２をデジタルカメラ５１に適用した場合を示したが、例えばカメラ付き携帯端末、タブレット端末またはスマートフォン等の携帯型電子機器に適用するようにしてもよい。
The imaging
（第５実施形態）
図２３は、第５実施形態に係る固体撮像装置が適用されるカメラモジュールの概略構成を示す断面図である。
図２３において、レンズＬＪで集光された入射光ＬＩは、メインミラー１０１、サブミラー１０２及びメカシャッタ１０６を経て撮像素子１０７へ進行する。カメラモジュール１００は、撮像素子１０７において被写体像を撮像する。撮像素子１０７は、図１の構成を用いることができる。
サブミラー１０２で反射した光は、オートフォーカス（ＡＦ）センサ１０３へ進行する。カメラモジュール１００は、ＡＦセンサ１０３での検出結果を使用するフォーカス調整を行う。メインミラー１０１で反射した光は、レンズ１０４及びプリズム１０５を経てファインダー１０８へ進行する。
(Fifth embodiment)
FIG. 23 is a cross-sectional view illustrating a schematic configuration of a camera module to which the solid-state imaging device according to the fifth embodiment is applied.
In FIG. 23, the incident light LI condensed by the lens LJ proceeds to the
The light reflected by the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１ 画素アレイ部、２ 垂直走査回路、３ 負荷回路、４ カラムＡＤＣ回路、５ 水平走査回路、６ 基準電圧発生回路、７ タイミング制御回路、Ｖｌｉｎ 垂直信号線、Ｈｌｉｎ 水平制御線、ＰＸ、Ｐ１〜Ｐ４ 画素、ＨＰ ベイヤ配列、Ｇｒ、Ｇｂ 緑色画素、Ｒ 赤色画素Ｒ、Ｂ 青色画素 1 pixel array unit, 2 vertical scanning circuit, 3 load circuit, 4 column ADC circuit, 5 horizontal scanning circuit, 6 reference voltage generating circuit, 7 timing control circuit, Vlin vertical signal line, Hlin horizontal control line, PX, P1 to P4 Pixel, HP Bayer array, Gr, Gb Green pixel, R Red pixel R, B Blue pixel
Claims (11)
前記画素から読み出された画素信号を伝送可能なＮ（Ｎは２以上の整数）本の信号線と、
前記画素信号の出力先を前記Ｎ本の信号線の中から選択する選択部とを備える固体撮像装置。 A pixel for accumulating photoelectrically converted charges;
N (N is an integer greater than or equal to 2) signal lines capable of transmitting pixel signals read from the pixels;
A solid-state imaging device comprising: a selection unit that selects an output destination of the pixel signal from the N signal lines.
前記画素と前記選択部とでセルが構成され、
前記選択部は、前記カラム方向に配置されたＮ個のセルを前記Ｋ本の信号線に別々に接続可能である請求項２に記載の固体撮像装置。 A pixel array unit in which the pixels are arranged in an array in a row direction and a column direction;
A cell is constituted by the pixel and the selection unit,
The solid-state imaging device according to claim 2, wherein the selection unit is capable of separately connecting N cells arranged in the column direction to the K signal lines.
画素が２行２列に配列された第１画素群と隣り合う第２画素群と共有される増幅トランジスタと、
前記第１画素群と、前記第２画素群とで共有されるリセットトランジスタとを備える請求項３に記載の固体撮像装置。 The cell is
An amplification transistor shared by a second pixel group adjacent to the first pixel group in which the pixels are arranged in two rows and two columns;
The solid-state imaging device according to claim 3, further comprising a reset transistor shared by the first pixel group and the second pixel group.
前記ブロックに対して第１から第４の信号線が割り当てられ、
前記第１から第４のセルの各々の第１出力先は前記第１および第２の信号線を交互に選択可能であり、
前記第１から第４のセルの各々の第２出力先は前記第１から第４の信号線を１つずつ選択可能であり、
前記第５から第６のセルの各々の第１出力先は前記第３および第４の信号線を交互に選択可能であり、
前記第５から第６のセルの各々の第２出力先は前記第１から第４の信号線を１つずつ選択可能である請求項５に記載の固体撮像装置。 First to fourth cells sequentially arranged in the column direction; fifth to eighth cells sequentially arranged in the column direction adjacent to the first to fourth cells in the row direction; To make one block,
First to fourth signal lines are assigned to the block,
The first output destination of each of the first to fourth cells can alternately select the first and second signal lines,
The second output destination of each of the first to fourth cells can select the first to fourth signal lines one by one,
The first output destination of each of the fifth to sixth cells can alternately select the third and fourth signal lines,
The solid-state imaging device according to claim 5, wherein the second output destination of each of the fifth to sixth cells can select the first to fourth signal lines one by one.
前記ブロックに対して第１から第８の信号線が割り当てられ、
前記第１から第１６のセルの各々の第１出力先は前記第１および第２の信号線を交互に選択可能であり、
前記第１から第１６のセルの各々の第２出力先の半々は前記第１から第８の信号線を１つずつ選択可能であり、
前記第１７から第３２のセルの各々の第１出力先は前記第３および第４の信号線を交互に選択可能であり、
前記第１７から第３２のセルの各々の第２出力先の半々は前記第１から第８の信号線を１つずつ選択可能であり、
前記第３３から第４８のセルの各々の第１出力先は前記第５および第６の信号線を交互に選択可能であり、
前記第３３から第４８のセルの各々の第２出力先の半々は前記第１から第８の信号線を１つずつ選択可能であり、
前記第４９から第６４のセルの各々の第１出力先は前記第７および第８の信号線を交互に選択可能であり、
前記第４９から第６４のセルの各々の第２出力先の半々は前記第１から第８の信号線を１つずつ選択可能である請求項５に記載の固体撮像装置。 The first to sixteenth cells sequentially arranged in the column direction, and the seventeenth to thirty-second cells sequentially arranged in the column direction adjacent to the first to sixteenth cells in the row direction, respectively. The 33rd to 48th cells sequentially arranged in the column direction adjacent to the 17th to 32nd cells in the row direction, and the 33th to 48th cells in the row direction. A block is formed with the 49th to 64th cells arranged adjacently to each other in the column direction,
First to eighth signal lines are assigned to the block,
The first output destination of each of the first to sixteenth cells can alternately select the first and second signal lines,
The second output destination of each of the first to sixteenth cells can select the first to eighth signal lines one by one,
The first output destination of each of the seventeenth to thirty-second cells can alternately select the third and fourth signal lines,
Half of the second output destination of each of the seventeenth to thirty-second cells can select the first to eighth signal lines one by one,
The first output destination of each of the thirty-third to forty-eighth cells can alternately select the fifth and sixth signal lines,
Half of the second output destination of each of the thirty-third to forty-eighth cells can select the first to eighth signal lines one by one,
The first output destination of each of the 49th to 64th cells can alternately select the seventh and eighth signal lines,
6. The solid-state imaging device according to claim 5, wherein half of the second output destinations of each of the 49th to 64th cells can select the first to eighth signal lines one by one.
前記画素から読み出された画素信号を伝送可能なＮ（Ｎは２以上の整数）本の信号線と、
前記画素信号の出力先を前記Ｎ本の信号線の中から選択する選択部と、
前記画素アレイ部に光を集光する光学系とを備え、
前記選択部は、前記Ｎ本のうちのＫ（Ｋは２以上Ｎ以下の整数）本の信号線に別々に接続されたＫ個の選択トランジスタを備え、
前記画素と前記選択部とでセルが構成され、
前記選択部は、前記カラム方向に配置されたＮ個のセルを前記Ｋ本の信号線に別々に接続可能であるカメラモジュール。 A pixel array unit in which pixels for accumulating photoelectrically converted charges are arranged in an array in the row direction and the column direction;
N (N is an integer greater than or equal to 2) signal lines capable of transmitting pixel signals read from the pixels;
A selection unit that selects an output destination of the pixel signal from the N signal lines;
An optical system for condensing light on the pixel array unit,
The selection unit includes K selection transistors separately connected to K signal lines of K (K is an integer of 2 or more and N or less),
A cell is constituted by the pixel and the selection unit,
The selection module is a camera module capable of separately connecting N cells arranged in the column direction to the K signal lines.
画素が２行２列に配列された第１画素群と隣り合う第２画素群と共有される増幅トランジスタと、
前記第１画素群と、前記第２画素群とで共有されるリセットトランジスタとを備える請求項８又は９のいずれか１つに記載のカメラモジュール。 The cell is
An amplification transistor shared by a second pixel group adjacent to the first pixel group in which the pixels are arranged in two rows and two columns;
The camera module according to claim 8, comprising a reset transistor shared by the first pixel group and the second pixel group.
前記画素から読み出された画素信号を伝送可能なＮ（Ｎは２以上の整数）本の信号線と、
前記画素信号の出力先を前記Ｎ本の信号線の中から選択する選択部と、
前記画素アレイ部に光を集光する光学系と、
前記画素信号を信号処理する信号処理部とを備え、
前記選択部は、前記Ｎ本のうちのＫ（Ｋは２以上Ｎ以下の整数）本の信号線に別々に接続されたＫ個の選択トランジスタを備え、
前記画素と前記選択部とでセルが構成され、
前記選択部は、前記カラム方向に配置されたＮ個のセルを前記Ｋ本の信号線に別々に接続可能である電子機器。 A pixel array unit in which pixels for accumulating photoelectrically converted charges are arranged in an array in the row direction and the column direction;
N (N is an integer greater than or equal to 2) signal lines capable of transmitting pixel signals read from the pixels;
A selection unit that selects an output destination of the pixel signal from the N signal lines;
An optical system for condensing light on the pixel array unit;
A signal processing unit that performs signal processing on the pixel signal;
The selection unit includes K selection transistors separately connected to K signal lines of K (K is an integer of 2 or more and N or less),
A cell is constituted by the pixel and the selection unit,
The electronic device is capable of separately connecting N cells arranged in the column direction to the K signal lines.
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