JP2017046012A

JP2017046012A - Semiconductor device and method for manufacturing semiconductor device

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Publication number: JP2017046012A
Application number: JP2016232231A
Authority: JP
Inventors: 舛岡　富士雄; Fujio Masuoka; 富士雄舛岡; 広記中村; Hiroki Nakamura
Original assignee: Unisantis Electronics Singapore Pte Ltd
Current assignee: Unisantis Electronics Singapore Pte Ltd
Priority date: 2016-11-30
Filing date: 2016-11-30
Publication date: 2017-03-02
Anticipated expiration: 2034-01-23
Also published as: JP6235686B2

Abstract

PROBLEM TO BE SOLVED: To provide a structure and a manufacturing method of a memory including a magnetic tunnel junction storage element in which a cell region can be reduced.SOLUTION: A semiconductor device comprises: a first fin-like semiconductor layer formed on a semiconductor substrate; a first insulating film formed around the first fin-like semiconductor layer; a first columnar semiconductor layer formed on the first fin-like semiconductor layer; a first gate insulating film formed around the first columnar semiconductor layer; a first gate wiring formed around the first gate insulating film and extending in a direction orthogonal to the first fin-like semiconductor layer; a second diffusion layer formed in a lower part of the first columnar semiconductor layer; a third gate insulating film surrounding an upper periphery of the first columnar semiconductor layer; a first contact electrode surrounding the third gate insulating film; a second contact electrode connecting an upper part of the first contact electrode and an upper part of the first columnar semiconductor layer; and a first magnetic tunnel junction storage element formed on the second contact electrode.SELECTED DRAWING: Figure 1

Description

本発明は半導体装置、及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

近年、磁気抵抗メモリが開発されている（例えば、特許文献１を参照）。 In recent years, magnetoresistive memories have been developed (see, for example, Patent Document 1).

特許文献１図４Ａに示されているようなＳＴＴ−ＭＲＡＭアレイの従来の構成では、ソース・ライン（ＳＬ）は、ワード・ラインに対して直交でありかつビット・ライン（ＢＬ）に対して平行である。この構成を平面トランジスタを用いて形成すると、特許文献１図４Ｂに示されるように、ソースラインに対して付加的な金属１を生ずるので、ビット・セル・アレイに対して使用される面積を増大させ、そして大きいビット・セル寸法となる。 In the conventional configuration of the STT-MRAM array as shown in FIG. 4A, the source line (SL) is orthogonal to the word line and parallel to the bit line (BL). It is. Forming this configuration with planar transistors results in additional metal 1 for the source line, as shown in FIG. 4B, increasing the area used for the bit cell array. And a large bit cell size.

基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。（例えば、特許文献２を参照）。 A Surrounding Gate Transistor (hereinafter referred to as “SGT”) having a structure in which a source, a gate, and a drain are arranged in a vertical direction with respect to a substrate and a gate electrode surrounds a columnar semiconductor layer has been proposed. (For example, see Patent Document 2).

シリコン柱が細くなると、シリコンの密度は５×１０²²個／ｃｍ³であるから、シリコン柱内に不純物を存在させることが難しくなってくる。 When the silicon pillar is thinned, the density of silicon is 5 × 10 ²² pieces / cm ³ , so that it becomes difficult for impurities to exist in the silicon pillar.

従来のＳＧＴでは、チャネル濃度を１０¹⁷ｃｍ^-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献３を参照）。 In the conventional SGT, it has been proposed to determine the threshold voltage by changing the work function of the gate material by setting the channel concentration to a low impurity concentration of 10 ¹⁷ cm ⁻³ or less (see, for example, Patent Document 3). ).

平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献４を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。 In the planar MOS transistor, the sidewall of the LDD region is formed of polycrystalline silicon having the same conductivity type as that of the low concentration layer, and the surface carrier of the LDD region is induced by the work function difference, so that the oxide film sidewall LDD type MOS It has been shown that the impedance of the LDD region can be reduced as compared with a transistor (see, for example, Patent Document 4). The polycrystalline silicon sidewall is shown to be electrically insulated from the gate electrode. In the figure, it is shown that the polysilicon side wall and the source / drain are insulated by an interlayer insulating film.

特開２０１３−９３５９２号公報JP 2013-93592 A 特開２００４−３５６３１４号公報JP 2004-356314 A 特開２００４−３５６３１４号公報JP 2004-356314 A 特開平１１−２９７９８４号公報JP 11-297984 A

そこで、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを目的とする。 Accordingly, an object of the present invention is to provide a structure and a manufacturing method of a memory having a magnetic tunnel junction memory element that can reduce the cell area.

本発明の半導体装置は、半導体基板上に形成された第１のフィン状半導体層と、前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１のフィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第１のゲート配線と、前記第１の柱状半導体層の下部に形成された第２の拡散層と、前記第１の柱状半導体層上部周辺を取り囲む第３のゲート絶縁膜と、前記第３のゲート絶縁膜を取り囲む第１のコンタクト電極と、前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とを接続する第２のコンタクト電極と、前記第２のコンタクト電極上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする。 The semiconductor device of the present invention includes a first fin-shaped semiconductor layer formed on a semiconductor substrate, a first insulating film formed around the first fin-shaped semiconductor layer, and the first fin-shaped semiconductor layer. A first columnar semiconductor layer formed on the semiconductor layer; a first gate insulating film formed around the first columnar semiconductor layer; and formed around the first gate insulating film, A first gate wiring extending in a direction perpendicular to the first fin-shaped semiconductor layer; a second diffusion layer formed below the first columnar semiconductor layer; and an upper portion of the first columnar semiconductor layer A third gate insulating film surrounding the periphery, a first contact electrode surrounding the third gate insulating film, a second contact connecting the upper portion of the first contact electrode and the upper portion of the first columnar semiconductor layer. Formed on the contact electrode and the second contact electrode A first magnetic tunnel junction memory element, characterized by having a.

また、前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。 The first contact electrode is made of metal, and the work function of the metal of the first contact electrode is between 4.0 eV and 4.2 eV.

また、前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。 The first contact electrode is made of metal, and the work function of the metal of the first contact electrode is between 5.0 eV and 5.2 eV.

また、前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線を有することを特徴とする。 In addition, a first bit line connected to an upper portion of the first magnetic tunnel junction memory element extending in a direction orthogonal to the first gate wiring is provided.

また、前記第１のフィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第２のゲート配線と、前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、前記第２の柱状半導体層上部周辺を取り囲む第４のゲート絶縁膜と、前記第４のゲート絶縁膜を取り囲む第３のコンタクト電極と、前記第３のコンタクト電極上部と前記第２の柱状半導体層上部とを接続する第４のコンタクト電極と、前記第４のコンタクト電極上に形成された第２の磁気トンネル接合記憶素子と、前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、前記第２の拡散層はソース線として機能することを特徴とする。 A second columnar semiconductor layer formed on the first fin-shaped semiconductor layer; a second gate insulating film formed around the second columnar semiconductor layer; and the second gate insulating layer. A second gate wiring formed around the film and extending in a direction perpendicular to the first fin-shaped semiconductor layer; and the second diffusion layer formed below the second columnar semiconductor layer; , A fourth gate insulating film surrounding the upper periphery of the second columnar semiconductor layer, a third contact electrode surrounding the fourth gate insulating film, the upper part of the third contact electrode, and the second columnar semiconductor A fourth contact electrode connecting the upper part of the layer, a second magnetic tunnel junction memory element formed on the fourth contact electrode, and the second diffusion layer formed on the first fin-like semiconductor layer. In addition, the second Diffusion layer is characterized in that functions as a source line.

また、前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする。 Further, the first gate wiring and the second gate wiring are made of metal.

また、前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする。 The width of the first columnar semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer is the same as the width of the first fin-shaped semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer. It is characterized by being.

また、前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする。 Further, the first gate insulating film is further provided around and at the bottom of the first gate wiring.

また、本発明の半導体装置の製造方法は、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、
前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
前記第５工程の後、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３及び第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線と前記第３のコンタクト電極配線と前記第４のコンタクト電極配線とをエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程と、
前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部に第１及び第２の磁気トンネル接合記憶素子を形成する第７工程と、を有することを特徴とする。 According to another aspect of the invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a first fin-like semiconductor layer on a semiconductor substrate; and forming a first insulating film around the first fin-like semiconductor layer. ,
After the first step, a second insulating film is formed around the first fin-like semiconductor layer, and first polysilicon is deposited and planarized on the second insulating film. Forming a second resist for forming the second gate wiring, the first columnar semiconductor layer, and the second columnar semiconductor layer in a direction perpendicular to the direction of the first fin-shaped semiconductor layer; By etching the first polysilicon, the second insulating film, and the first fin-like semiconductor layer, the first columnar semiconductor layer, the first dummy gate made of the first polysilicon, and the second A second step of forming a columnar semiconductor layer and a second dummy gate made of the first polysilicon;
After the second step, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate. A second polysilicon is deposited around the insulating film and etched, whereby the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar semiconductor layer are etched. A third step of forming a third dummy gate and a fourth dummy gate to be left on the sidewall of
Forming a second diffusion layer above the first fin-like semiconductor layer, below the first pillar-shaped semiconductor layer, and below the second pillar-shaped semiconductor layer, the third dummy gate and the fourth dummy gate; A fifth insulating film is formed around the substrate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and a metal and a semiconductor are formed on the second diffusion layer. A fourth step of forming a source line by forming a compound of
After the fourth step, an interlayer insulating film is deposited and planarized to expose the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate. Removing the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate, removing the second insulating film and the fourth insulating film, A gate insulating film to be the first and second gate insulating films is formed around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, and deposits metal. Etching back, forming a first gate wiring around the first columnar semiconductor layer, and forming a second gate wiring around the second columnar semiconductor layer;
After the fifth step, the exposed gate insulating film to be the first and second gate insulating films is removed, and the gate insulating film to be the third and fourth gate insulating films is removed from the first columnar semiconductor layer. The first columnar semiconductor layer is formed around the upper periphery of the first columnar semiconductor layer and the upper periphery of the second columnar semiconductor layer and inside the fifth insulating film. A third contact electrode wiring is formed around the second columnar semiconductor layer, and the third columnar semiconductor layer exposed above the first columnar semiconductor layer and the second columnar semiconductor layer is formed. And a gate insulating film to be a fourth gate insulating film is removed, a metal is deposited, and etch back is performed to form a second contact electrode wiring and a fourth contact electrode wiring, and the first contact electrode wiring And the second contact electrode wiring By etching the third contact electrode wiring and the fourth contact electrode wiring, the first contact electrode, the second contact electrode, the third contact electrode, and the fourth contact electrode are formed. A sixth step of forming;
After the sixth step, a second interlayer insulating film is deposited and flattened, and the second contact electrode upper portion and the fourth contact electrode upper portion are exposed, and the second contact electrode upper portion and the fourth contact electrode are exposed. And a seventh step of forming the first and second magnetic tunnel junction memory elements above the contact electrodes.

また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。 The method may further include forming a third insulating film on the first polysilicon after depositing and planarizing the first polysilicon on the second insulating film.

本発明によれば、柱状半導体層を用いることによりセル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the structure and manufacturing method of a memory which have a magnetic tunnel junction memory element which can reduce a cell area by using a columnar semiconductor layer can be provided.

第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置により、セル面積を小さくすることができ、ソース線とビット線を異なる階層に形成することができる。 A first columnar semiconductor layer; a first gate insulating film formed around the first columnar semiconductor layer; a first gate wiring formed around the gate insulating film; A semiconductor device having a first magnetic tunnel junction memory element formed on a columnar semiconductor layer can reduce a cell area and form source lines and bit lines in different layers Can do.

また、第１の絶縁膜により隣接するフィン状半導体層を分離することができ、第１のフィン状半導体層に形成された第２の拡散層を用いて、各メモリセルのソースを相互に接続することができ、第２の拡散層はソース線として機能することができる。すなわち、磁気トンネル接合記憶素子を有するメモリにおいて、ソース線とビット線を異なる階層に形成することができ、ソース線とビット線を平行に形成し、かつセル面積を小さくすることができる。 Further, adjacent fin-like semiconductor layers can be separated by the first insulating film, and the sources of the memory cells are connected to each other using the second diffusion layer formed in the first fin-like semiconductor layer. The second diffusion layer can function as a source line. That is, in a memory having a magnetic tunnel junction memory element, the source line and the bit line can be formed at different levels, the source line and the bit line can be formed in parallel, and the cell area can be reduced.

柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。 A diffusion layer is not formed on the upper part of the columnar semiconductor layer, and the upper part of the columnar semiconductor layer can function as an n-type semiconductor layer or a p-type semiconductor layer depending on a work function difference between the metal and the semiconductor. Therefore, it is possible to reduce the step of forming the diffusion layer on the columnar semiconductor layer.

前記第１のゲート配線と前記第２のゲート配線とは、金属からなることにより、高速動作を行うことができる。 The first gate wiring and the second gate wiring are made of metal, so that high speed operation can be performed.

前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることにより、フィン状半導体層と柱状半導体層とゲート配線とが、直交する二枚のマスクにて形成されたものであり、合わせずれを回避することができる。 The width of the first columnar semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer is the same as the width of the first fin-shaped semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer. Thus, the fin-like semiconductor layer, the columnar semiconductor layer, and the gate wiring are formed by two orthogonal masks, and misalignment can be avoided.

前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とすることにより、本半導体装置がゲートラストにより形成され、ゲート配線とフィン状半導体層との絶縁を確かなものとすることができる。 By further including the first gate insulating film around and at the bottom of the first gate wiring, the semiconductor device is formed by gate last, and insulation between the gate wiring and the fin-like semiconductor layer is achieved. It can be certain.

（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the semiconductor device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a).

以下に、図面に基づいて本発明の実施の形態について説明する。本発明の実施の形態に係る半導体装置の構造を図１に示す。 Embodiments of the present invention will be described below with reference to the drawings. A structure of a semiconductor device according to an embodiment of the present invention is shown in FIG.

図1（ａ）左下のメモリセルは、半導体基板１０１上に形成された第１のフィン状半導体層１０４と、前記第１のフィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記第１のフィン状半導体層１０４上に形成された第１の柱状半導体層１１３と、前記第１の柱状半導体層１１３の周囲に形成された第１のゲート絶縁膜１３２ａと、前記第１のゲート絶縁膜１３２ａの周囲に形成され、前記第１のフィン状半導体層１０４に直交する方向に延在する第１のゲート配線１３３ａと、前記第１の柱状半導体層１１３の下部に形成された第２の拡散層１２４と、前記第１の柱状半導体層１１３上部周辺を取り囲む第３のゲート絶縁膜１３４ａと、前記第３のゲート絶縁膜１３４ａを取り囲む第１のコンタクト電極１３９ａと、前記第１のコンタクト電極１３９ａ上部と前記第１の柱状半導体層１１３上部とを接続する第２のコンタクト電極１４０ａと、前記第２のコンタクト電極１４０ａ上に形成された第１の磁気トンネル接合記憶素子（１４３ａ、１４４ａ、１４５ａ）と、を有する。 A memory cell in the lower left of FIG. 1A includes a first fin-like semiconductor layer 104 formed on a semiconductor substrate 101 and a first insulating film 106 formed around the first fin-like semiconductor layer 104. A first columnar semiconductor layer 113 formed on the first fin-shaped semiconductor layer 104, a first gate insulating film 132a formed around the first columnar semiconductor layer 113, and the first A first gate wiring 133a formed around one gate insulating film 132a and extending in a direction orthogonal to the first fin-shaped semiconductor layer 104; and formed below the first columnar semiconductor layer 113. The second diffusion layer 124, the third gate insulating film 134a surrounding the upper periphery of the first columnar semiconductor layer 113, the first contact electrode 139a surrounding the third gate insulating film 134a, and the first A first contact electrode 139a and an upper portion of the first columnar semiconductor layer 113, and a first magnetic tunnel junction memory element (143a) formed on the second contact electrode 140a. 144a, 145a).

第１の磁気トンネル接合記憶素子は、固定相１４３ａ、トンネル障壁層１４４ａ、自由層１４５ａからなる。固定相１４３ａと第２のコンタクト電極１４０ａとの間に下部電極１４２ａを有する。自由層１４５ａ上部に上部電極１４６ａを有する。 The first magnetic tunnel junction memory element includes a stationary phase 143a, a tunnel barrier layer 144a, and a free layer 145a. A lower electrode 142a is provided between the stationary phase 143a and the second contact electrode 140a. An upper electrode 146a is provided on the free layer 145a.

前記第１のコンタクト電極１３９ａは金属からなり、前記第１のコンタクト電極１３９ａの金属の仕事関数は、ｎ型半導体として機能するときは、４．０ｅＶから４．２ｅＶの間であることを特徴とする。 The first contact electrode 139a is made of metal, and the work function of the metal of the first contact electrode 139a is between 4.0 eV and 4.2 eV when functioning as an n-type semiconductor. To do.

前記第１のコンタクト電極１３９ａは金属からなり、前記第１のコンタクト電極１３９ａの金属の仕事関数は、ｐ型半導体として機能するときは、５．０ｅＶから５．２ｅＶの間であることを特徴とする。 The first contact electrode 139a is made of metal, and the metal work function of the first contact electrode 139a is between 5.0 eV and 5.2 eV when functioning as a p-type semiconductor. To do.

前記第１のコンタクト電極１３９ａの金属と前記第２のコンタクト電極１４０ａの金属とは同じ金属を用いてもよい。 The metal of the first contact electrode 139a and the metal of the second contact electrode 140a may be the same metal.

前記第１のゲート配線１３３ａに直交する方向に延在する、前記第１の磁気トンネル接合記憶素子１４３ａ、１４４ａ、１４５ａの上部に接続された第１のビット線１５２ａを有する。 The first bit line 152a is connected to the upper part of the first magnetic tunnel junction storage elements 143a, 144a, 145a and extends in a direction orthogonal to the first gate wiring 133a.

図1（ａ）右下のメモリセルは、前記第１のフィン状半導体層１０４上に形成された第２の柱状半導体層１１４と、前記第２の柱状半導体層１１４の周囲に形成された第２のゲート絶縁膜１３２ｂと、前記第２のゲート絶縁膜１３２ｂの周囲に形成され、前記第１のフィン状半導体層１０４に直交する方向に延在する第２のゲート配線１３３ｂと、前記第２の柱状半導体層１１４の下部に形成された前記第２の拡散層１２４と、前記第２の柱状半導体層１１４上部周辺を取り囲む第４のゲート絶縁膜１３４ｂと、前記第４のゲート絶縁膜１３４ｂを取り囲む第３のコンタクト電極１３９ｂと、前記第３のコンタクト電極１３９ｂ上部と前記第２の柱状半導体層１１４上部とを接続する第４のコンタクト電極１４０ｂと、前記第４のコンタクト電極１４０ｂ上に形成された第２の磁気トンネル接合記憶素子（１４３ｂ、１４４ｂ、１４５ｂ）と、を有する。 The lower right memory cell in FIG. 1A includes a second columnar semiconductor layer 114 formed on the first fin-shaped semiconductor layer 104 and a second columnar semiconductor layer 114 formed around the second columnar semiconductor layer 114. Second gate insulating film 132b, a second gate wiring 133b formed around the second gate insulating film 132b and extending in a direction orthogonal to the first fin-like semiconductor layer 104, and the second The second diffusion layer 124 formed under the columnar semiconductor layer 114, the fourth gate insulating film 134b surrounding the upper periphery of the second columnar semiconductor layer 114, and the fourth gate insulating film 134b A surrounding third contact electrode 139b, a fourth contact electrode 140b connecting the upper part of the third contact electrode 139b and the upper part of the second columnar semiconductor layer 114, and the fourth contact electrode. Second magnetic tunnel junction memory elements (143b, 144b, 145b) formed on the pole 140b.

第２の磁気トンネル接合記憶素子は、固定相１４３ｂ、トンネル障壁層１４４ｂ、自由層１４５ｂからなる。固定相１４３ａと第４のコンタクト電極１４０ｂとの間に下部電極１４２ｂを有する。自由層１４５ｂ上部に上部電極１４６ｂを有する。 The second magnetic tunnel junction memory element includes a stationary phase 143b, a tunnel barrier layer 144b, and a free layer 145b. A lower electrode 142b is provided between the stationary phase 143a and the fourth contact electrode 140b. An upper electrode 146b is provided on the free layer 145b.

前記第２のゲート配線１３３ｂに直交する方向に延在する、前記第２の磁気トンネル接合記憶素子１４３ｂ、１４４ｂ、１４５ｂの上部に接続された第１のビット線１５２ａを有する。 The first bit line 152a is connected to the upper part of the second magnetic tunnel junction memory elements 143b, 144b, and 145b and extends in a direction orthogonal to the second gate wiring 133b.

前記第２の拡散層１２４は前記第１のフィン状半導体層１０４に更に形成されることを特徴とし、前記第２の拡散層１２４はソース線として機能する。 The second diffusion layer 124 is further formed on the first fin-like semiconductor layer 104, and the second diffusion layer 124 functions as a source line.

前記第１のゲート配線１３３ａと前記第２のゲート配線１３３ｂとは、金属からなることが好ましい。 The first gate wiring 133a and the second gate wiring 133b are preferably made of metal.

図1（ａ）左上のメモリセルは、半導体基板１０１上に形成された第１のフィン状半導体層１０５と、前記第１のフィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記第１のフィン状半導体層１０５上に形成された第１の柱状半導体層１１５と、前記第１の柱状半導体層１１５の周囲に形成された第１のゲート絶縁膜１３２ａと、前記第１のゲート絶縁膜１３２ａの周囲に形成され、前記第１のフィン状半導体層１０５に直交する方向に延在する第１のゲート配線１３３ａと、前記第１の柱状半導体層１１５の下部に形成された第２の拡散層１２５と、前記第１の柱状半導体層１１５上部周辺を取り囲む第３のゲート絶縁膜１３４ａと、前記第３のゲート絶縁膜１３４ａを取り囲む第１のコンタクト電極１３９ｃと、前記第１のコンタクト電極１３９ｃ上部と前記第１の柱状半導体層１１５上部とを接続する第２のコンタクト電極１４０ｃと、前記第２のコンタクト電極１４０ｃ上に形成された第１の磁気トンネル接合記憶素子（１４３ｃ、１４４ｃ、１４５ｃ）と、を有する。 A memory cell in the upper left of FIG. 1A includes a first fin-like semiconductor layer 105 formed on the semiconductor substrate 101 and a first insulating film 106 formed around the first fin-like semiconductor layer 105. A first columnar semiconductor layer 115 formed on the first fin-shaped semiconductor layer 105; a first gate insulating film 132a formed around the first columnar semiconductor layer 115; A first gate wiring 133a formed around one gate insulating film 132a and extending in a direction orthogonal to the first fin-shaped semiconductor layer 105; and formed below the first columnar semiconductor layer 115. The second diffusion layer 125, the third gate insulating film 134a surrounding the upper periphery of the first columnar semiconductor layer 115, the first contact electrode 139c surrounding the third gate insulating film 134a, and the first A second contact electrode 140c connecting the upper portion of the first contact electrode 139c and the upper portion of the first columnar semiconductor layer 115, and a first magnetic tunnel junction memory element (143c) formed on the second contact electrode 140c. 144c, 145c).

第１の磁気トンネル接合記憶素子は、固定相１４３ｃ、トンネル障壁層１４４ｃ、自由層１４５ｃからなる。固定相１４３ｃと第２のコンタクト電極１４０ｃとの間に下部電極１４２ｃを有する。自由層１４５ｃ上部に上部電極１４６ｃを有する。 The first magnetic tunnel junction memory element includes a stationary phase 143c, a tunnel barrier layer 144c, and a free layer 145c. A lower electrode 142c is provided between the stationary phase 143c and the second contact electrode 140c. An upper electrode 146c is provided on the free layer 145c.

前記第１のゲート配線１３３ａに直交する方向に延在する、前記第１の磁気トンネル接合記憶素子１４３ｃ、１４４ｃ、１４５ｃの上部に接続された第１のビット線１５２ｂを有する。 A first bit line 152b connected to the upper part of the first magnetic tunnel junction memory elements 143c, 144c, and 145c extending in a direction orthogonal to the first gate wiring 133a.

図1（ａ）右上のメモリセルは、前記第１のフィン状半導体層１０５上に形成された第２の柱状半導体層１１６と、前記第２の柱状半導体層１１６の周囲に形成された第２のゲート絶縁膜１３２ｂと、前記第２のゲート絶縁膜１３２ｂの周囲に形成され、前記第１のフィン状半導体層１０５に直交する方向に延在する第２のゲート配線１３３ｂと、前記第２の柱状半導体層１１６の下部に形成された前記第２の拡散層１２５と、前記第２の柱状半導体層１１６上部周辺を取り囲む第４のゲート絶縁膜１３４ｂと、前記第４のゲート絶縁膜１３４ｂを取り囲む第３のコンタクト電極１３９ｄと、前記第３のコンタクト電極１３９ｄ上部と前記第２の柱状半導体層１１６上部とを接続する第４のコンタクト電極１４０ｄと、前記第４のコンタクト電極１４０ｄ上に形成された第２の磁気トンネル接合記憶素子１４３ｄ、１４４ｄ、１４５ｄと、を有する。 The upper right memory cell in FIG. 1A includes a second columnar semiconductor layer 116 formed on the first fin-shaped semiconductor layer 105 and a second columnar semiconductor layer 116 formed around the second columnar semiconductor layer 116. Gate insulating film 132b, a second gate wiring 133b formed around the second gate insulating film 132b and extending in a direction orthogonal to the first fin-like semiconductor layer 105, and the second gate wiring 133b. The second diffusion layer 125 formed under the columnar semiconductor layer 116, a fourth gate insulating film 134b surrounding the upper periphery of the second columnar semiconductor layer 116, and the fourth gate insulating film 134b are surrounded. A third contact electrode 139d, a fourth contact electrode 140d connecting the upper part of the third contact electrode 139d and the upper part of the second columnar semiconductor layer 116, and the fourth contact electrode Second magnetic tunnel junction storage elements 143d, 144d, and 145d formed on the pole 140d.

第２の磁気トンネル接合記憶素子は、固定相１４３ｄ、トンネル障壁層１４４ｄ、自由層１４５ｄからなる。固定相１４３ｄと第４のコンタクト電極１４０ｄとの間に下部電極１４２ｄを有する。自由層１４５ｄ上部に上部電極１４６ｄを有する。 The second magnetic tunnel junction memory element includes a stationary phase 143d, a tunnel barrier layer 144d, and a free layer 145d. A lower electrode 142d is provided between the stationary phase 143d and the fourth contact electrode 140d. An upper electrode 146d is provided on the free layer 145d.

前記第２のゲート配線１３３ｂに直交する方向に延在する、前記第２の磁気トンネル接合記憶素子１４３ｄ、１４４ｄ、１４５ｄの上部に接続された第１のビット線１５２ｂを有する。 A first bit line 152b connected to the upper part of the second magnetic tunnel junction memory elements 143d, 144d, and 145d extending in a direction orthogonal to the second gate wiring 133b is provided.

前記第２の拡散層１２５は前記第１のフィン状半導体層１０５に更に形成されることを特徴とし、前記第２の拡散層１２５はソース線として機能する。 The second diffusion layer 125 is further formed on the first fin-like semiconductor layer 105, and the second diffusion layer 125 functions as a source line.

以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図２〜図４５を参照して説明する。 A manufacturing process for forming the structure of the semiconductor device according to the embodiment of the present invention will be described below with reference to FIGS.

まず、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。 First, a first step of forming a first fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the first fin-like semiconductor layer is shown. In this embodiment, a silicon substrate is used, but any semiconductor may be used.

図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。 As shown in FIG. 2, first resists 102 and 103 for forming a fin-like silicon layer are formed on a silicon substrate 101.

図３に示すように、シリコン基板１０１をエッチングし、第１のフィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。 As shown in FIG. 3, the silicon substrate 101 is etched to form first fin-like silicon layers 104 and 105. Although the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.

図４に示すように、第１のレジスト１０２、１０３を除去する。 As shown in FIG. 4, the first resists 102 and 103 are removed.

図５に示すように、第１のフィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。 As shown in FIG. 5, a first insulating film 106 is deposited around the first fin-like silicon layers 104 and 105. An oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used as the first insulating film.

図６に示すように、第１の絶縁膜１０６をエッチバックし、第１のフィン状シリコン層１０４、１０５の上部を露出する。 As shown in FIG. 6, the first insulating film 106 is etched back to expose the upper portions of the first fin-like silicon layers 104 and 105.

以上により半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。 Thus, the first step of forming the first fin-like semiconductor layer on the semiconductor substrate and forming the first insulating film around the first fin-like semiconductor layer is shown.

次に、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。 Next, a second insulating film is formed around the first fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and the first and second gates are formed. Forming a second resist for forming the wiring, the first columnar semiconductor layer, and the second columnar semiconductor layer in a direction perpendicular to the direction of the first fin-shaped semiconductor layer; By etching polysilicon, the second insulating film, and the first fin-like semiconductor layer, a first columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a second columnar semiconductor layer are formed. And a second step of forming a second dummy gate made of the first polysilicon.

図７に示すように、前記第１のフィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。 As shown in FIG. 7, second insulating films 107 and 108 are formed around the first fin-like silicon layers 104 and 105. The second insulating films 107 and 108 are preferably oxide films.

図８に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。 As shown in FIG. 8, a first polysilicon 109 is deposited and planarized on the second insulating films 107 and.

図９に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。 As shown in FIG. 9, a third insulating film 110 is formed on the first polysilicon 109. The third insulating film 110 is preferably a nitride film.

図１０に示すように、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジスト１１１、１１２を、前記第１のフィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。 As shown in FIG. 10, second resists 111 and 112 for forming the first and second gate wirings, the first columnar semiconductor layer, and the second columnar semiconductor layer are used as the first fin-shaped silicon. It is formed in a direction perpendicular to the direction of the layers 104 and 105.

図１１に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記第１のフィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１１３、１１５と前記第１のポリシリコンによる第１のダミーゲート１０９ａと第２の柱状シリコン層１１４、１１６と前記第１のポリシリコンによる第２のダミーゲート１０９ｂを形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１０ａ、１１０ｂとなる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂとなる。このとき、第２のレジスト１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１１０ａ、１１０ｂがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。 As shown in FIG. 11, by etching the third insulating film 110, the first polysilicon 109, the second insulating films 107 and 108, and the first fin-like silicon layers 104 and 105, First columnar silicon layers 113 and 115, a first dummy gate 109a made of the first polysilicon, a second columnar silicon layers 114 and 116, and a second dummy gate 109b made of the first polysilicon are formed. . At this time, the third insulating film 110 is separated and becomes third insulating films 110a and 110b. The second insulating films 107 and 108 are separated to form second insulating films 107a, 107b, 108a, and 108b. At this time, if the second resists 111 and 112 are removed during etching, the third insulating films 110a and 110b function as a hard mask. When the second resist is not removed during etching, the third insulating film may not be used.

図１２に示すように、第２のレジスト１１１、１１２を除去する。 As shown in FIG. 12, the second resists 111 and 112 are removed.

以上により、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。 As described above, the second insulating film is formed around the first fin-like semiconductor layer, the first polysilicon is deposited and planarized on the second insulating film, and the first and second gates are formed. Forming a second resist for forming the wiring, the first columnar semiconductor layer, and the second columnar semiconductor layer in a direction perpendicular to the direction of the first fin-shaped semiconductor layer; By etching polysilicon, the second insulating film, and the first fin-like semiconductor layer, a first columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a second columnar semiconductor layer are formed. And a second step of forming a second dummy gate made of the first polysilicon.

次に、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。 Next, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate, and the fourth insulating film is formed. A second polysilicon is deposited around the substrate and etched to form sidewalls of the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar semiconductor layer. A third step of forming the third dummy gate and the fourth dummy gate is left.

図１３に示すように、前記第１の柱状シリコン層１１３、１１５と前記第２の柱状シリコン層１１４、１１６と前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂの周囲に第４の絶縁膜１１７を形成する。第４の絶縁膜１１７は、酸化膜が好ましい。 As shown in FIG. 13, a fourth columnar silicon layer 113, 115, a second columnar silicon layer 114, 116, a first dummy gate 109a, and a second dummy gate 109b are surrounded by a fourth layer. An insulating film 117 is formed. The fourth insulating film 117 is preferably an oxide film.

図１４に示すように、第４の絶縁膜１１７の周囲に第２のポリシリコン１２３を堆積する。 As shown in FIG. 14, the second polysilicon 123 is deposited around the fourth insulating film 117.

図１５に示すように、第２のポリシリコン１２３をエッチングすることにより、前記第１のダミーゲート１０９ａと前記第１の柱状シリコン層１１３、１１５と前記第２のダミーゲート１０９ｂと前記第２の柱状シリコン層１１４、１１６の側壁に残存させ、第３のダミーゲート１２３ａと第４のダミーゲート１２３ｂを形成する。このとき、第４の絶縁膜１１７は分離され、第４の絶縁膜１１７ａ、１１７ｂとなってもよい。 As shown in FIG. 15, by etching the second polysilicon 123, the first dummy gate 109a, the first columnar silicon layers 113 and 115, the second dummy gate 109b, and the second dummy gate 109a are etched. A third dummy gate 123a and a fourth dummy gate 123b are formed by remaining on the side walls of the columnar silicon layers 114 and 116. At this time, the fourth insulating film 117 may be separated to form fourth insulating films 117a and 117b.

以上により、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。 Thus, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate, and the fourth insulating film is formed. A second polysilicon is deposited around the substrate and etched to form sidewalls of the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar semiconductor layer. A third step of forming a third dummy gate and a fourth dummy gate is left behind.

次に、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程を示す。 Next, a second diffusion layer is formed above the first fin-like semiconductor layer, the first columnar semiconductor layer, and the second columnar semiconductor layer, and the third dummy gate and the fourth dummy gate are formed. A fifth insulating film is formed around the dummy gate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and a metal is formed on the second diffusion layer. A fourth step of forming a semiconductor compound and forming a source line is shown.

図１６に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１５下部と前記第２の柱状シリコン層１１４、１１６下部と第１のフィン状シリコン層１０４、１０５上部に第２の拡散層１２４、１２５を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。 As shown in FIG. 16, impurities are introduced, and the second columnar silicon layers 113 and 115, the second columnar silicon layers 114 and 116, and the first fin-shaped silicon layers 104 and 105 are The diffusion layers 124 and 125 are formed. In the case of an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus. In the case of a p-type diffusion layer, it is preferable to introduce boron. The diffusion layer may be formed after forming a sidewall made of a fifth insulating film described later.

図１７に示すように、前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂの周囲に、第５の絶縁膜１２６を形成する。第５の絶縁膜１２６は、窒化膜が好ましい。 As shown in FIG. 17, a fifth insulating film 126 is formed around the third dummy gate 123a and the fourth dummy gate 123b. The fifth insulating film 126 is preferably a nitride film.

図１８に示すように、第５の絶縁膜１２６をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１２６ａ、１２６ｂを形成する。 As shown in FIG. 18, the fifth insulating film 126 is etched and left in the shape of a sidewall to form sidewalls 126a and 126b made of the fifth insulating film.

図１９に示すように、前記第２の拡散層１２４、１２５上に金属と半導体の化合物１２７ａ、１２７ｂ、１２７ｃ、１２８ａ、１２８ｂ、１２８ｃを形成する。このとき、第３のダミーゲート１２３ａ上部、第４のダミーゲート１２３ｂ上部にも金属と半導体の化合物１２９ａ、１２９ｂが形成されてもよい。 As shown in FIG. 19, metal and semiconductor compounds 127a, 127b, 127c, 128a, 128b, and 128c are formed on the second diffusion layers 124 and 125, respectively. At this time, metal and semiconductor compounds 129a and 129b may be formed on the third dummy gate 123a and the fourth dummy gate 123b.

以上により、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程が示された。 As described above, the second diffusion layer is formed in the upper portion of the first fin-like semiconductor layer, the lower portion of the first columnar semiconductor layer, and the lower portion of the second columnar semiconductor layer, and the third dummy gate and the fourth A fifth insulating film is formed around the dummy gate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and a metal is formed on the second diffusion layer. And a fourth step of forming a semiconductor compound and forming a source line.

次に、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程を示す。 Next, an interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are exposed, and the first dummy gate is exposed. The gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the first and second gates are removed. Forming a gate insulating film to be an insulating film around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, depositing metal, and performing etch back; A fifth step of forming a first gate wiring around the first columnar semiconductor layer and forming a second gate wiring around the second columnar semiconductor layer is shown.

図２０に示すように、窒化膜１３０を堆積し、層間絶縁膜１３１を堆積する。 As shown in FIG. 20, a nitride film 130 is deposited, and an interlayer insulating film 131 is deposited.

図２１に示すように、化学機械研磨し、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂの上部を露出する。このとき、第３のダミーゲート１２３ａ上部、第４のダミーゲート１２３ｂ上部の金属と半導体の化合物１２９ａ、１２９ｂを除去する。 As shown in FIG. 21, chemical mechanical polishing is performed to expose the upper portions of the first dummy gate 109a, the second dummy gate 109b, the third dummy gate 123a, and the fourth dummy gate 123b. At this time, the metal and semiconductor compounds 129a and 129b above the third dummy gate 123a and the fourth dummy gate 123b are removed.

図２２に示すように、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂを除去する。 As shown in FIG. 22, the first dummy gate 109a, the second dummy gate 109b, the third dummy gate 123a, and the fourth dummy gate 123b are removed.

図２３に示すように、前記第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂと前記第４の絶縁膜１１７ａ、１１７ｂを除去する。 As shown in FIG. 23, the second insulating films 107a, 107b, 108a, and 108b and the fourth insulating films 117a and 117b are removed.

図２４に示すように、第１及び第２のゲート絶縁膜となるゲート絶縁膜１３２を前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜１２６ａ、１２６ｂの内側に形成する。 As shown in FIG. 24, the gate insulating film 132 to be the first and second gate insulating films is formed around the first columnar silicon layers 113 and 115, around the second columnar silicon layers 114 and 116, and It is formed inside the fifth insulating films 126a and 126b.

図２５に示すように、金属１３３を堆積する。 As shown in FIG. 25, metal 133 is deposited.

図２６に示すように、金属１３３のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１のゲート配線１３３ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２のゲート配線１３３ｂを形成する。 As shown in FIG. 26, the metal 133 is etched back to form a first gate wiring 133a around the first columnar silicon layers 113 and 115, and around the second columnar silicon layers 114 and 116. Then, a second gate wiring 133b is formed.

以上により、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程が示された。 As described above, the interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are exposed, and the first dummy gate is exposed. The gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the first and second gates are removed. Forming a gate insulating film to be an insulating film around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, depositing metal, and performing etch back; A fifth step of forming a first gate wiring around the first columnar semiconductor layer and forming a second gate wiring around the second columnar semiconductor layer is shown.

次に、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３及び第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線と前記第３のコンタクト電極配線と前記第４のコンタクト電極配線をエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程を示す。 Next, the exposed gate insulating film serving as the first and second gate insulating films is removed, and the gate insulating film serving as the third and fourth gate insulating films is formed around the upper periphery of the first columnar semiconductor layer. A first contact electrode wiring is formed around the top of the second columnar semiconductor layer and inside the fifth insulating film, deposits metal, etches back, and surrounds the top of the first columnar semiconductor layer. A third contact electrode wiring is formed around the second columnar semiconductor layer, and the third and fourth columns exposed above the first columnar semiconductor layer and the second columnar semiconductor layer are formed. The gate insulating film to be a gate insulating film is removed, metal is deposited, etch back is performed, a second contact electrode wiring and a fourth contact electrode wiring are formed, and the first contact electrode wiring and the second contact electrode wiring are formed. Contact electrode wiring and the third A sixth step of forming the first contact electrode, the second contact electrode, the third contact electrode, and the fourth contact electrode by etching the contact electrode wiring and the fourth contact electrode wiring; Indicates.

図２７に示すように、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜１３２を除去する。前記第１及び第２のゲート絶縁膜となるゲート絶縁膜１３２は分離され、第１のゲート絶縁膜１３２ａ、第２のゲート絶縁膜１３２ｂとなる。 As shown in FIG. 27, the exposed gate insulating film 132 to be the first and second gate insulating films is removed. The gate insulating film 132 serving as the first and second gate insulating films is separated into a first gate insulating film 132a and a second gate insulating film 132b.

図２８に示すように、第３及び第４のゲート絶縁膜となるゲート絶縁膜１３４を前記第１の柱状シリコン層１１３、１１５の上部周囲と前記第２の柱状シリコン層１１４、１１６の上部周囲と前記第５の絶縁膜１２６ａ、１２６ｂの内側に形成する。 As shown in FIG. 28, the gate insulating film 134 serving as the third and fourth gate insulating films is formed around the upper part of the first columnar silicon layers 113 and 115 and the upper part of the second columnar silicon layers 114 and 116. And formed inside the fifth insulating films 126a and 126b.

図２９に示すように、金属１３５を堆積する。 As shown in FIG. 29, a metal 135 is deposited.

図３０に示すように、金属１３５のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の上部周囲に第１のコンタクト電極配線１３５ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第３のコンタクト電極配線１３５ｂを形成する。 As shown in FIG. 30, the metal 135 is etched back to form a first contact electrode wiring 135 a around the top of the first columnar silicon layers 113 and 115, and the second columnar silicon layers 114 and 116. A third contact electrode wiring 135b is formed around the substrate.

図３１に示すように、前記第１の柱状シリコン層１１３、１１５と前記第２の柱状シリコン層１１４、１１６上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜１３４を除去する。前記第３及び第４のゲート絶縁膜となるゲート絶縁膜１３４は分離され、第３のゲート絶縁膜１３４ａ、第４のゲート絶縁膜１３４ｂとなる。 As shown in FIG. 31, the gate insulating film 134 which becomes the third and fourth gate insulating films exposed on the first columnar silicon layers 113 and 115 and the second columnar silicon layers 114 and 116 is removed. To do. The gate insulating film 134 serving as the third and fourth gate insulating films is separated to form a third gate insulating film 134a and a fourth gate insulating film 134b.

図３２に示すように、金属を堆積し、エッチバックし、第２のコンタクト電極配線１３６ａと第４のコンタクト電極配線１３６ｂを形成する。 As shown in FIG. 32, metal is deposited and etched back to form second contact electrode wiring 136a and fourth contact electrode wiring 136b.

図３３に示すように、第３のレジスト１３７、１３８を形成する。 As shown in FIG. 33, third resists 137 and 138 are formed.

図３４に示すように、前記第１のコンタクト電極配線１３５ａと前記第２のコンタクト電極配線１３６ａと前記第３のコンタクト電極配線１３５ｂと前記第４のコンタクト電極配線１３６ｂとをエッチングすることで、前記第１のコンタクト電極１３９ａ、１３９ｃと前記第２のコンタクト電極１４０ａ、１４０ｃと前記第３のコンタクト電極１３９ｂ、１３９ｄと前記第４のコンタクト電極１４０ｂ、１４０ｄを形成する As shown in FIG. 34, by etching the first contact electrode wiring 135a, the second contact electrode wiring 136a, the third contact electrode wiring 135b, and the fourth contact electrode wiring 136b, First contact electrodes 139a and 139c, second contact electrodes 140a and 140c, third contact electrodes 139b and 139d, and fourth contact electrodes 140b and 140d are formed.

図３５に示すように、第３のレジスト１３７、１３８を除去する。 As shown in FIG. 35, the third resists 137 and 138 are removed.

以上により、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３及び第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線と前記第３のコンタクト電極配線と前記第４のコンタクト電極配線をエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程が示された。 As described above, the exposed gate insulating film serving as the first and second gate insulating films is removed, and the gate insulating film serving as the third and fourth gate insulating films is formed around the upper periphery of the first columnar semiconductor layer. A first contact electrode wiring is formed around the top of the second columnar semiconductor layer and inside the fifth insulating film, deposits metal, etches back, and surrounds the top of the first columnar semiconductor layer. A third contact electrode wiring is formed around the second columnar semiconductor layer, and the third and fourth columns exposed above the first columnar semiconductor layer and the second columnar semiconductor layer are formed. The gate insulating film to be a gate insulating film is removed, metal is deposited, etch back is performed, a second contact electrode wiring and a fourth contact electrode wiring are formed, and the first contact electrode wiring and the second contact electrode wiring are formed. Contact electrode wiring and the above Etching the third contact electrode wiring and the fourth contact electrode wiring to form the first contact electrode, the second contact electrode, the third contact electrode, and the fourth contact electrode. Six steps were shown.

次に、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部に第１及び第２の磁気トンネル接合記憶素子を形成する第７工程を示す。 Next, a second interlayer insulating film is deposited and planarized to expose the upper part of the second contact electrode and the upper part of the fourth contact electrode, and the upper part of the second contact electrode and the upper part of the fourth contact electrode. 7 shows a seventh step of forming the first and second magnetic tunnel junction memory elements.

図３６に示すように、第２の層間絶縁膜１４１を堆積し、平坦化し、前記第２のコンタクト電極１４０ａ、１４０ｃ上部と前記第４のコンタクト電極１４０ｂ、１４０ｄ上部を露出する。 As shown in FIG. 36, a second interlayer insulating film 141 is deposited and planarized to expose the upper parts of the second contact electrodes 140a and 140c and the upper parts of the fourth contact electrodes 140b and 140d.

図３７に示すように、下部電極のための金属１４２と固定相のための膜１４３、トンネル障壁層のための膜１４４、自由層のための膜１４５、上部電極のための金属１４６を堆積する。
固定相のための膜１４３は、ＣｏＦｅＢが好ましい。また、トンネル障壁層のための膜１４４は、ＭｇＯが好ましい。また、自由層のための膜１４５は、ＣｏＦｅＢが好ましい。また、２重ＭｇＯ自由層層構造としてもよい。 As shown in FIG. 37, deposit metal 142 for the lower electrode and film 143 for the stationary phase, film 144 for the tunnel barrier layer, film 145 for the free layer, and metal 146 for the upper electrode. .
The film 143 for the stationary phase is preferably CoFeB. The film 144 for the tunnel barrier layer is preferably MgO. The film 145 for the free layer is preferably CoFeB. Moreover, it is good also as a double MgO free layer layer structure.

図３８に示すように、第１及び第２の磁気トンネル接合記憶素子を形成するための第４のレジスト１４７、１４８、１４９、１５０を形成する。 As shown in FIG. 38, fourth resists 147, 148, 149, 150 for forming the first and second magnetic tunnel junction memory elements are formed.

図３９に示すように、下部電極のための金属１４２と固定相のための膜１４３、トンネル障壁層のための膜１４４、自由層のための膜１４５、上部電極のための金属１４６をエッチングする。金属１４２は、分離され、下部電極１４２ａ、１４２ｂ、１４２ｃ、１４２ｄとなる。また、固定相のための膜１４３は、分離され、固定相１４３ａ、１４３ｂ、１４３ｃ、１４３ｄとなる。また、トンネル障壁層のための膜１４４は分離され、トンネル障壁層１４４ａ、１４４ｂ、１４４ｃ、１４４ｄとなる。自由層のための膜１４５は分離され、自由層１４５ａ、１４５ｂ、１４５ｃ、１４５ｄとなる。また、上部電極のための金属１４６は分離され、上部電極１４６ａ、１４６ｂ、１４６ｃ、１４６ｄとなる。 39, the metal 142 for the lower electrode and the film 143 for the stationary phase, the film 144 for the tunnel barrier layer, the film 145 for the free layer, and the metal 146 for the upper electrode are etched. . The metal 142 is separated to form lower electrodes 142a, 142b, 142c, and 142d. Further, the membrane 143 for the stationary phase is separated to become stationary phases 143a, 143b, 143c, and 143d. Further, the film 144 for the tunnel barrier layer is separated to become tunnel barrier layers 144a, 144b, 144c, and 144d. The film 145 for the free layer is separated into the free layers 145a, 145b, 145c, and 145d. Further, the metal 146 for the upper electrode is separated to become upper electrodes 146a, 146b, 146c, and 146d.

図４０に示すように、第４のレジスト１４７、１４８、１４９、１５０を除去する。 As shown in FIG. 40, the fourth resists 147, 148, 149, 150 are removed.

図４１に示すように、第３の層間絶縁膜１５１を堆積し、エッチバックし、上部電極１４６ａ、１４６ｂ、１４６ｃ、１４６ｄ上部を露出する。 As shown in FIG. 41, a third interlayer insulating film 151 is deposited and etched back to expose upper portions of the upper electrodes 146a, 146b, 146c, and 146d.

図４２に示すように、金属１５２を堆積する。 As shown in FIG. 42, a metal 152 is deposited.

図４３に示すように、ビット線を形成するため第５のレジスト１５３、１５４を形成する。 As shown in FIG. 43, fifth resists 153 and 154 are formed to form bit lines.

図４４に示すように、金属１５２をエッチングし、ビット線１５２ａ、１５２ｂを形成する。 As shown in FIG. 44, the metal 152 is etched to form bit lines 152a and 152b.

図４５に示すように、第５のレジスト１５３、１５４を除去する。 As shown in FIG. 45, the 5th resists 153 and 154 are removed.

以上により、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部に第１及び第２の磁気トンネル接合記憶素子を形成する第７工程が示された。 As described above, the second interlayer insulating film is deposited and planarized, and the second contact electrode upper portion and the fourth contact electrode upper portion are exposed, and the second contact electrode upper portion and the fourth contact electrode upper portion are exposed. The seventh step of forming the first and second magnetic tunnel junction memory elements is shown in FIG.

以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。 As described above, the manufacturing process for forming the structure of the semiconductor device according to the embodiment of the present invention is shown.

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 It should be noted that the present invention can be variously modified and modified without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention.

例えば、上記実施例において、ｐ型（ｐ⁺型を含む。）とｎ型（ｎ⁺型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。 For example, in the above embodiment, a method of manufacturing a semiconductor device in which p-type (including p ⁺ -type) and n-type (including n ⁺ -type) are opposite in conductivity type, and a semiconductor obtained thereby An apparatus is naturally included in the technical scope of the present invention.

１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１のフィン状シリコン層
１０５．第１のフィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０７ａ．第２の絶縁膜
１０７ｂ．第２の絶縁膜
１０８．第２の絶縁膜
１０８ａ．第２の絶縁膜
１０８ｂ．第２の絶縁膜
１０９．第１のポリシリコン
１０９ａ．第１のダミーゲート
１０９ｂ．第２のダミーゲート
１１０．第３の絶縁膜
１１０ａ．第３の絶縁膜
１１０ｂ．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第２の柱状シリコン層
１１５．第１の柱状シリコン層
１１６．第２の柱状シリコン層
１１７．第４の絶縁膜
１１７ａ．第４の絶縁膜
１１７ｂ．第４の絶縁膜
１２３．第２のポリシリコン
１２３ａ．第３のダミーゲート
１２３ｂ．第４のダミーゲート
１２４．第２の拡散層
１２５．第２の拡散層
１２６．第５の絶縁膜
１２６ａ．第５の絶縁膜からなるサイドウォール
１２６ｂ．第５の絶縁膜からなるサイドウォール
１２７ａ．金属と半導体の化合物
１２７ｂ．金属と半導体の化合物
１２７ｃ．金属と半導体の化合物
１２８ａ．金属と半導体の化合物
１２８ｂ．金属と半導体の化合物
１２８ｃ．金属と半導体の化合物
１２９ａ．金属と半導体の化合物
１２９ｂ．金属と半導体の化合物
１３０．窒化膜
１３１．層間絶縁膜
１３２．ゲート絶縁膜
１３２ａ．第１のゲート絶縁膜
１３２ｂ．第２のゲート絶縁膜
１３３．金属
１３３ａ．第１のゲート配線
１３３ｂ．第２のゲート配線
１３４．ゲート絶縁膜
１３４ａ．第３のゲート絶縁膜
１３４ｂ．第４のゲート絶縁膜
１３５．金属
１３５ａ．第１のコンタクト電極配線
１３５ｂ．第３のコンタクト電極配線
１３６ａ．第２のコンタクト電極配線
１３６ｂ．第４のコンタクト電極配線
１３７．第３のレジスト
１３８．第３のレジスト
１３９ａ．第１のコンタクト電極
１３９ｂ．第３のコンタクト電極
１３９ｃ．第１のコンタクト電極
１３９ｄ．第３のコンタクト電極
１４０ａ．第２のコンタクト電極
１４０ｂ．第４のコンタクト電極
１４０ｃ．第２のコンタクト電極
１４０ｄ．第４のコンタクト電極
１４１．第２の層間絶縁膜
１４２．下部電極のための金属
１４２ａ．下部電極
１４２ｂ．下部電極
１４２ｃ．下部電極
１４２ｄ．下部電極
１４３．固定相のための膜
１４３ａ．固定相
１４３ｂ．固定相
１４３ｃ．固定相
１４３ｄ．固定相
１４４．トンネル障壁層のための膜
１４４ａ．トンネル障壁層
１４４ｂ．トンネル障壁層
１４４ｃ．トンネル障壁層
１４４ｄ．トンネル障壁層
１４５．自由層のための膜
１４５ａ．自由層
１４５ｂ．自由層
１４５ｃ．自由層
１４５ｄ．自由層
１４６．上部電極のための金属
１４６ａ．上部電極
１４６ｂ．上部電極
１４６ｃ．上部電極
１４６ｄ．上部電極
１４７．第４のレジスト
１４８．第４のレジスト
１４９．第４のレジスト
１５０．第４のレジスト
１５１．第３の層間絶縁膜
１５２．金属
１５２ａ．ビット線
１５２ｂ．ビット線
１５３．第５のレジスト
１５４．第５のレジスト 101. Silicon substrate 102. First resist 103. First resist 104. First fin-like silicon layer 105. First fin-like silicon layer 106. First insulating film 107. Second insulating film 107a. Second insulating film 107b. Second insulating film 108. Second insulating film 108a. Second insulating film 108b. Second insulating film 109. First polysilicon 109a. First dummy gate 109b. Second dummy gate 110. Third insulating film 110a. Third insulating film 110b. Third insulating film 111. Second resist 112. Second resist 113. First columnar silicon layer 114. Second columnar silicon layer 115. First columnar silicon layer 116. Second columnar silicon layer 117. Fourth insulating film 117a. Fourth insulating film 117b. Fourth insulating film 123. Second polysilicon 123a. Third dummy gate 123b. Fourth dummy gate 124. Second diffusion layer 125. Second diffusion layer 126. Fifth insulating film 126a. Side wall 126b made of the fifth insulating film. Side walls 127a. Compound of metal and semiconductor 127b. Compound of metal and semiconductor 127c. Metal and semiconductor compounds 128a. Compound of metal and semiconductor 128b. Compound of metal and semiconductor 128c. Compound of metal and semiconductor 129a. Compound of metal and semiconductor 129b. Compound of metal and semiconductor 130. Nitride film 131. Interlayer insulating film 132. Gate insulating film 132a. First gate insulating film 132b. Second gate insulating film 133. Metal 133a. First gate wiring 133b. Second gate wiring 134. Gate insulating film 134a. Third gate insulating film 134b. Fourth gate insulating film 135. Metal 135a. First contact electrode wiring 135b. Third contact electrode wiring 136a. Second contact electrode wiring 136b. Fourth contact electrode wiring 137. Third resist 138. Third resist 139a. First contact electrode 139b. Third contact electrode 139c. First contact electrode 139d. Third contact electrode 140a. Second contact electrode 140b. Fourth contact electrode 140c. Second contact electrode 140d. Fourth contact electrode 141. Second interlayer insulating film 142. Metal 142a. For the bottom electrode. Lower electrode 142b. Lower electrode 142c. Lower electrode 142d. Lower electrode 143. Membrane 143a for stationary phase. Stationary phase 143b. Stationary phase 143c. Stationary phase 143d. Stationary phase 144. Film 144a. For tunnel barrier layer Tunnel barrier layer 144b. Tunnel barrier layer 144c. Tunnel barrier layer 144d. Tunnel barrier layer 145. Membrane 145a for free layer. Free layer 145b. Free layer 145c. Free layer 145d. Free layer 146. Metal for upper electrode 146a. Upper electrode 146b. Upper electrode 146c. Upper electrode 146d. Upper electrode 147. Fourth resist 148. Fourth resist 149. Fourth resist 150. Fourth resist 151. Third interlayer insulating film 152. Metal 152a. Bit line 152b. Bit line 153. Fifth resist 154. 5th resist

Claims

A first fin-like semiconductor layer formed on a semiconductor substrate;
A first insulating film formed around the first fin-like semiconductor layer;
A first columnar semiconductor layer formed on the first fin-like semiconductor layer;
A first gate insulating film formed around the first columnar semiconductor layer;
A first gate wiring formed around the first gate insulating film and extending in a direction perpendicular to the first fin-like semiconductor layer;
A second diffusion layer formed below the first columnar semiconductor layer;
A third gate insulating film surrounding the upper periphery of the first columnar semiconductor layer;
A first contact electrode made of a metal surrounding the third gate insulating film;
The first contact electrode is formed in a sidewall shape in a direction perpendicular to the direction in which the fin-like semiconductor layer extends and in a direction parallel to the direction in which the first gate wiring extends. And
The upper part of the first contact electrode and the upper part of the first columnar semiconductor layer are electrically connected,
A first magnetic tunnel junction memory element electrically connected to the upper portion of the first columnar semiconductor layer;
A first bit line connected to an upper portion of the first magnetic tunnel junction memory element extending in a direction orthogonal to the first gate wiring;
A second columnar semiconductor layer formed on the first fin-shaped semiconductor layer;
A second gate insulating film formed around the second columnar semiconductor layer;
A second gate wiring formed around the second gate insulating film and extending in a direction perpendicular to the first fin-like semiconductor layer;
The second diffusion layer formed under the second columnar semiconductor layer;
A fourth gate insulating film surrounding an upper periphery of the second columnar semiconductor layer;
A third contact electrode surrounding the fourth gate insulating film;
The upper part of the third contact electrode and the upper part of the second columnar semiconductor layer are electrically connected,
A second magnetic tunnel junction memory element electrically connected to the upper portion of the second columnar semiconductor layer;
With
The second diffusion layer is further formed on the first fin-like semiconductor layer,
The second diffusion layer functions as a source line;
The semiconductor device according to claim 1, wherein the first gate insulating film is also formed on the outer periphery and bottom of the first gate wiring.

2. The semiconductor device according to claim 1, wherein a work function of the metal of the first contact electrode is between 4.0 eV and 4.2 eV.

2. The semiconductor device according to claim 1, wherein a work function of a metal of the first contact electrode is between 5.0 eV and 5.2 eV.

The semiconductor device according to claim 1, wherein the first gate wiring and the second gate wiring are made of metal.

The width of the first columnar semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer is the same as the width of the first fin-shaped semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer. The semiconductor device according to claim 1.

The first contact electrode is formed in a sidewall shape in a direction parallel to the direction in which the fin-like semiconductor layer extends and in a direction orthogonal to the direction in which the first gate wiring extends. And
The width of the first contact electrode in the direction in which the fin-shaped semiconductor layer extends is the same as the width of the first gate wiring in the direction in which the fin-shaped semiconductor layer extends. Item 14. The semiconductor device according to Item 1.