JP2017033591A - 装置、方法、集積回路、プログラム、及び有形のコンピュータ可読記憶媒体 - Google Patents
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Abstract
【解決手段】方法は、プロセッサシステムを低電力モードへ移行させるとき、低電力モードの間に保護される複数のメモリ領域のメモリアドレスを格納するデータ構造に基づいて、少なくとも第1のシグネチャを生成する406ことを含む。低電力モードからのプロセッサシステムのレジュームプロセスの間に、少なくとも第2のシグネチャが、低電力モードの間に保護されるメモリ領域のメモリアドレスを格納するデータ構造に基づいて生成される416。第1のシグネチャが第2のシグネチャに一致するとき、プロセッサシステムレジュームは低電力モードからレジュームする。第1のシグネチャが第2のシグネチャに一致しないとき、エラーが生成される424。
【選択図】図4
Description
本実施形態の例を下記の各項目として示す。
[項目1]
プロセッサシステムにおいて複数の電力状態を管理する方法であって、
プロセッサシステムを低電力モードへ移行させるとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて、少なくとも第1のシグネチャを生成する段階と、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて、少なくとも第2のシグネチャを生成する段階と、
前記第1のシグネチャが前記第2のシグネチャに一致する場合は、前記低電力モードから前記プロセッサシステムをレジュームする段階と、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合は、エラーを生成する段階とを備える
方法。
[項目2]
前記低電力モードは、ランダムアクセスメモリへのサスペンドの電力状態であり、
前記ランダムアクセスメモリへのサスペンドの電力状態において、プラットフォームソフトウェアの複数の動作状態が、前記ランダムアクセスメモリへのサスペンドの電力状態の間に電力供給され続けるランダムアクセスメモリに格納される
項目1に記載の方法。
[項目3]
少なくとも1つのキーと乱数又は擬似乱数とを生成する段階と、
前記第1のシグネチャを生成すべく、前記データ構造内の情報と組み合わせて、前記少なくとも1つのキーと前記乱数又は擬似乱数とを用いる段階とをさらに備える
項目1又は2に記載の方法。
[項目4]
前記データ構造内の前記情報は、データ構造ヘッダ又は保護される前記複数のメモリ領域の複数のメモリアドレスと複数のデータサイズの少なくとも1つを含む
項目3に記載の方法。
[項目5]
前記少なくとも1つのキーを再生成する段階と、
前記レジュームプロセスの間に持続的に電力供給されるメモリから前記乱数又は擬似乱数を取得する段階と、
前記第2のシグネチャを生成すべく、再生成された前記キー及び取得された前記乱数又は擬似乱数を用いる段階とをさらに備える
項目3又は4に記載の方法。
[項目6]
製造業者要求領域テーブルに基づいて保護される前記複数のメモリ領域の少なくともいくつかを決定する段階をさらに備え、
前記製造業者要求領域テーブルにおいて、前記プロセッサシステム又は前記プロセッサシステムのコンポーネントのハードウェア製造業者が、保護される前記複数のメモリ領域の前記少なくともいくつかを特定する
項目1から5のいずれか1項に記載の方法。
[項目7]
サードパーティ要求領域テーブルに基づいて、保護される前記複数のメモリ領域のうちの他のメモリ領域を決定する段階をさらに備え、
前記サードパーティ要求領域テーブルにおいて、サードパーティが、保護される前記複数のメモリ領域の前記他のメモリ領域を特定する
項目6に記載の方法。
[項目8]
前記低電力モードの間に、持続的に電力供給されるメモリに前記データ構造へのポインタを格納する段階をさらに備える
項目1から7のいずれか1項に記載の方法。
[項目9]
前記レジュームプロセスの間に前記持続的に電力供給されるメモリから前記ポインタを取得する段階と、
前記ポインタに基づいて前記レジュームプロセスの間に前記データ構造を検索する段階とをさらに備える
項目8に記載の方法。
[項目10]
プロセッサシステムをサスペンドする装置であって、
プロセッサシステムが低電力モードであるときに、電力供給され続ける第1のメモリと、前記第1のメモリと通信するプロセッサとを備え、
前記第1のメモリは、
乱数又は擬似乱数と、
データ構造へのポインタであって、前記データ構造は、前記低電力モードの間に前記プロセッサシステムの動作状態を格納する複数のメモリ領域を特定する前記データ構造に格納された情報を認証するための少なくとも第1のシグネチャを格納する、前記ポインタとを格納し、
前記プロセッサは、
前記プロセッサシステムが前記低電力モードへ移行しているとき、前記データ構造と前記乱数又は擬似乱数とに基づいて前記第1のシグネチャを生成し、
前記プロセッサシステムが前記低電力モードからレジュームするレジュームプロセス中であるとき、前記データ構造と前記乱数又は擬似乱数とに基づいて少なくとも第2のシグネチャを生成し、
少なくとも前記第1のシグネチャと前記第2のシグネチャとの比較に基づいて前記データ構造が有効であるかを決定する
装置。
[項目11]
前記低電力モードは、ランダムアクセスメモリへのサスペンドの電力状態であり、
前記ランダムアクセスメモリへのサスペンドの電力状態において、前記動作状態は、前記ランダムアクセスメモリへのサスペンドの電力状態の間に電力供給され続けるランダムアクセスメモリに格納される
項目10に記載の装置。
[項目12]
前記プロセッサはさらに、製造業者要求領域テーブルに基づいて前記複数のメモリ領域の少なくともいくつかを決定し、
前記製造業者要求領域テーブルにおいて、前記プロセッサシステム又は前記プロセッサシステムのコンポーネントのハードウェア製造業者が、前記複数のメモリ領域の前記少なくともいくつかを特定する
項目10又は11に記載の装置。
[項目13]
前記プロセッサはさらに、サードパーティ要求領域テーブルに基づいて前記複数のメモリ領域のうちの第2のメモリ領域を決定し、
前記サードパーティ要求領域テーブルにおいて、サードパーティが前記複数のメモリ領域のうちの前記第2のメモリ領域を特定する
項目12に記載の装置。
[項目14]
前記プロセッサは、データ構造ヘッダ又は保護される前記複数のメモリ領域の複数のメモリアドレス及び複数のデータサイズの少なくとも1つに基づいて前記第1及び第2のシグネチャを生成する
項目10から13のいずれか1項に記載の装置。
[項目15]
前記プロセッサは、セキュアプロセッサであり、
前記装置はさらに、
少なくとも前記第1のシグネチャと前記第2のシグネチャとの前記比較に基づいて前記データ構造が有効ではない場合、前記セキュアプロセッサと通信するホストプロセッサをさらに備え、
前記セキュアプロセッサは、前記ホストプロセッサへエラーステータスを送信し、
前記ホストプロセッサは、前記エラーステータスに基づいてハードウェアリセットを実行する
項目10から14のいずれか1項に記載の装置。
[項目16]
前記第1のメモリは、組み込みスタティックランダムアクセスメモリであり、
前記装置はさらに、前記データ構造を格納するダイナミックランダムアクセスメモリを備える
項目10から15のいずれか1項に記載の装置。
[項目17]
複数の命令を含むプログラムであって、
前記複数の命令は、実行されたときに機械に、少なくとも、
低電力モードへプロセッサシステムを移行させているとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて少なくとも第1のシグネチャを生成させ、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて少なくとも第2のシグネチャを生成させ、
前記第1のシグネチャが前記第2のシグネチャに一致する場合、前記低電力モードから前記プロセッサシステムをレジュームさせ、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、エラーを生成させる
プログラム。
[項目18]
前記複数の命令はさらに、前記機械に、
製造業者要求領域テーブルに基づいて保護される前記複数のメモリ領域のうちの少なくとも1つを決定させ、
前記製造業者要求領域テーブルにおいて、前記プロセッサシステム又は前記プロセッサシステムのコンポーネントのハードウェア製造業者が、保護される前記複数のメモリ領域のうちの前記少なくとも1つを特定する
項目17に記載のプログラム。
[項目19]
前記複数の命令はさらに、前記機械に、
サードパーティ要求領域テーブルに基づいて保護される前記複数のメモリ領域のうちの第2のメモリ領域を決定させ、
前記サードパーティ要求領域テーブルにおいて、サードパーティが、保護される前記複数のメモリ領域のうちの前記第2のメモリ領域を特定する
項目18に記載のプログラム。
[項目20]
前記複数の命令はさらに、前記機械に、
少なくとも1つのキーと乱数又は擬似乱数とを生成させ、前記第1のシグネチャを生成すべく、前記データ構造内の情報と組み合わせて前記少なくとも1つのキーと前記乱数又は擬似乱数とを使用させ、
前記少なくとも1つのキーを再生成させ、前記レジュームプロセスの間に、持続的に電力供給されるメモリから前記乱数又は擬似乱数を取得させ、前記第2のシグネチャを生成すべく、再生成した前記キーと取得した前記乱数又は擬似乱数とを使用させる
項目17から19のいずれか1項に記載のプログラム。
[項目21]
プロセッサシステムをサスペンドする装置であって、
プロセッサシステムを低電力モードへ移行させるとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて、少なくとも第1のシグネチャを生成する手段と、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて、少なくとも第2のシグネチャを生成する手段と、
前記第1のシグネチャが前記第2のシグネチャに一致する場合、前記低電力モードから前記プロセッサシステムをレジュームする手段と、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、エラーを生成する手段とを備える
装置。
[項目22]
製造業者要求領域テーブルに基づいて保護される前記複数のメモリ領域のうちの少なくとも1つを決定する手段をさらに備え、
前記製造業者要求領域テーブルにおいて、前記プロセッサシステム又は前記プロセッサシステムのコンポーネントのハードウェア製造業者が、保護される前記複数のメモリ領域のうちの前記少なくとも1つを特定する
項目21に記載の装置。
[項目23]
サードパーティ要求領域テーブルに基づいて、保護される前記複数のメモリ領域のうちの第2のメモリ領域を決定する手段をさらに備え、
前記サードパーティ要求領域テーブルにおいて、サードパーティが、保護される前記複数のメモリ領域のうちの前記第2のメモリ領域を特定する
項目22に記載の装置。
[項目24]
前記低電力モードは、ランダムアクセスメモリへのサスペンドの電力状態であり、
前記ランダムアクセスメモリへのサスペンドの電力状態において、前記プロセッサシステムの動作状態が、前記ランダムアクセスメモリへのサスペンドの電力状態の間に電力供給され続けるランダムアクセスメモリに格納される
項目21から23のいずれか1項に記載の装置。
[項目25]
少なくとも1つのキーと乱数又は擬似乱数とを生成し、前記第1のシグネチャを生成すべく、前記データ構造内の情報と組み合わせて、前記少なくとも1つのキーと前記乱数又は擬似乱数とを用いる手段と、
前記少なくとも1つのキーを再生成し、前記レジュームプロセスの間に持続的に電力供給されるメモリから前記乱数又は擬似乱数を取得し、前記第2のシグネチャを生成すべく、再生成された前記キー及び取得された前記乱数又は擬似乱数を用いる手段とをさらに備える
項目21に記載の装置。
Claims (29)
- プロセッサシステムにおいて複数の電力状態を管理する方法であって、
プロセッサシステムを低電力モードへ移行させるとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて、少なくとも第1のシグネチャを生成する段階と、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて、少なくとも第2のシグネチャを生成する段階と、
前記第1のシグネチャが前記第2のシグネチャに一致する場合は、前記低電力モードから前記プロセッサシステムをレジュームする段階と、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合は、エラーを生成する段階とを備え、
前記プロセッサシステムはシステムメモリを含み、前記システムメモリは、保護される前記複数のメモリ領域と前記データ構造とを有する
方法。 - プロセッサシステムにおいて複数の電力状態を管理する方法であって、
セキュアプロセッサを有するプロセッサシステムを低電力モードへ移行させるとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて、前記セキュアプロセッサにより少なくとも第1のシグネチャを生成する段階と、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて、前記セキュアプロセッサにより少なくとも第2のシグネチャを生成する段階と、
前記第1のシグネチャが前記第2のシグネチャに一致する場合は、前記低電力モードから前記プロセッサシステムをレジュームする段階と、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合は、前記セキュアプロセッサによりエラーを生成する段階とを備え、
前記プロセッサシステムはさらに、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、前記セキュアプロセッサと通信するホストプロセッサをさらに備え、
前記セキュアプロセッサは、前記ホストプロセッサへ前記エラーを送信し、
前記ホストプロセッサは、前記エラーに基づいてハードウェアリセットを実行する
方法。 - 前記低電力モードは、ランダムアクセスメモリへのサスペンドの電力状態であり、
前記ランダムアクセスメモリへのサスペンドの電力状態において、プラットフォームソフトウェアの複数の動作状態が、前記ランダムアクセスメモリへのサスペンドの電力状態の間に電力供給され続けるランダムアクセスメモリに格納される
請求項1または2に記載の方法。 - 少なくとも1つのキーと乱数又は擬似乱数とを生成する段階と、
前記第1のシグネチャを生成すべく、前記データ構造内の情報と組み合わせて、前記少なくとも1つのキーと前記乱数又は擬似乱数とを用いる段階とをさらに備える
請求項1から3のいずれか1項に記載の方法。 - 前記データ構造内の前記情報は、データ構造ヘッダ又は保護される前記複数のメモリ領域の複数のメモリアドレスと複数のデータサイズの少なくとも1つを含む
請求項4に記載の方法。 - 前記少なくとも1つのキーを再生成する段階と、
前記レジュームプロセスの間に持続的に電力供給されるメモリから前記乱数又は擬似乱数を取得する段階と、
前記第2のシグネチャを生成すべく、再生成された前記キー及び取得された前記乱数又は擬似乱数を用いる段階とをさらに備える
請求項4又は5に記載の方法。
- 製造業者要求領域テーブルに基づいて保護される前記複数のメモリ領域の少なくともいくつかを決定する段階をさらに備え、
前記製造業者要求領域テーブルにおいて、前記プロセッサシステム又は前記プロセッサシステムのコンポーネントのハードウェア製造業者が、保護される前記複数のメモリ領域の前記少なくともいくつかを特定する
請求項1から6のいずれか1項に記載の方法。 - サードパーティ要求領域テーブルに基づいて、保護される前記複数のメモリ領域のうちの他のメモリ領域を決定する段階をさらに備え、
前記サードパーティ要求領域テーブルにおいて、サードパーティが、保護される前記複数のメモリ領域の前記他のメモリ領域を特定する
請求項7に記載の方法。 - 前記低電力モードの間に、持続的に電力供給されるメモリに前記データ構造へのポインタを格納する段階をさらに備える
請求項1から8のいずれか1項に記載の方法。 - 前記レジュームプロセスの間に前記持続的に電力供給されるメモリから前記ポインタを取得する段階と、
前記ポインタに基づいて前記レジュームプロセスの間に前記データ構造を検索する段階とをさらに備える
請求項9に記載の方法。 - プロセッサシステムをサスペンドする装置であって、
プロセッサシステムが低電力モードであるときに、電力供給され続ける第1のメモリと、前記第1のメモリと通信するプロセッサとを備え、
前記第1のメモリは、
乱数又は擬似乱数と、
データ構造へのポインタであって、前記データ構造は、前記低電力モードの間に前記プロセッサシステムの動作状態を格納する複数のメモリ領域を特定する前記データ構造に格納された情報を認証するための少なくとも第1のシグネチャを格納する、前記ポインタとを格納し、
前記プロセッサは、
前記プロセッサシステムが前記低電力モードへ移行しているとき、前記データ構造と前記乱数又は擬似乱数とに基づいて前記第1のシグネチャを生成し、
前記プロセッサシステムが前記低電力モードからレジュームするレジュームプロセス中であるとき、前記データ構造と前記乱数又は擬似乱数とに基づいて少なくとも第2のシグネチャを生成し、
少なくとも前記第1のシグネチャと前記第2のシグネチャとの比較に基づいて前記データ構造が有効であるかを決定し、
前記プロセッサシステムはシステムメモリを含み、前記システムメモリは、保護される前記複数のメモリ領域と前記データ構造とを有する
装置。 - プロセッサシステムをサスペンドする装置であって、
プロセッサシステムが低電力モードであるときに、電力供給され続ける第1のメモリと、前記第1のメモリと通信するプロセッサとを備え、
前記第1のメモリは、
乱数又は擬似乱数と、
データ構造へのポインタであって、前記データ構造は、前記低電力モードの間に前記プロセッサシステムの動作状態を格納する複数のメモリ領域を特定する前記データ構造に格納された情報を認証するための少なくとも第1のシグネチャを格納する、前記ポインタとを格納し、
前記プロセッサは、
前記プロセッサシステムが前記低電力モードへ移行しているとき、前記データ構造と前記乱数又は擬似乱数とに基づいて前記第1のシグネチャを生成し、
前記プロセッサシステムが前記低電力モードからレジュームするレジュームプロセス中であるとき、前記データ構造と前記乱数又は擬似乱数とに基づいて少なくとも第2のシグネチャを生成し、
少なくとも前記第1のシグネチャと前記第2のシグネチャとの比較に基づいて前記データ構造が有効であるかを決定し、
前記プロセッサは、セキュアプロセッサであり、
前記装置はさらに、
少なくとも前記第1のシグネチャと前記第2のシグネチャとの前記比較に基づいて前記データ構造が有効ではない場合、前記セキュアプロセッサと通信するホストプロセッサをさらに備え、
前記セキュアプロセッサは、前記ホストプロセッサへエラーステータスを送信し、
前記ホストプロセッサは、前記エラーステータスに基づいてハードウェアリセットを実行する
装置。 - 前記低電力モードは、ランダムアクセスメモリへのサスペンドの電力状態であり、
前記ランダムアクセスメモリへのサスペンドの電力状態において、前記動作状態は、前記ランダムアクセスメモリへのサスペンドの電力状態の間に電力供給され続けるランダムアクセスメモリに格納される
請求項11または12に記載の装置。 - 前記プロセッサはさらに、製造業者要求領域テーブルに基づいて前記複数のメモリ領域の少なくともいくつかを決定し、
前記製造業者要求領域テーブルにおいて、前記プロセッサシステム又は前記プロセッサシステムのコンポーネントのハードウェア製造業者が、前記複数のメモリ領域の前記少なくともいくつかを特定する
請求項11から13のいずれか1項に記載の装置。 - 前記プロセッサはさらに、サードパーティ要求領域テーブルに基づいて前記複数のメモリ領域のうちの第2のメモリ領域を決定し、
前記サードパーティ要求領域テーブルにおいて、サードパーティが前記複数のメモリ領域のうちの前記第2のメモリ領域を特定する
請求項14に記載の装置。 - 前記プロセッサは、データ構造ヘッダ又は保護される前記複数のメモリ領域の複数のメモリアドレス及び複数のデータサイズの少なくとも1つに基づいて前記第1及び第2のシグネチャを生成する
請求項11から15のいずれか1項に記載の装置。 - 前記第1のメモリは、組み込みスタティックランダムアクセスメモリであり、
前記装置はさらに、前記データ構造を格納するダイナミックランダムアクセスメモリを備える
請求項11から16のいずれか1項に記載の装置。 - 複数の命令を含むプログラムであって、
前記複数の命令は、実行されたときに機械に、少なくとも、
低電力モードへプロセッサシステムを移行させているとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて少なくとも第1のシグネチャを生成させ、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて少なくとも第2のシグネチャを生成させ、
前記第1のシグネチャが前記第2のシグネチャに一致する場合、前記低電力モードから前記プロセッサシステムをレジュームさせ、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、エラーを生成させ、
前記プロセッサシステムはシステムメモリを含み、前記システムメモリは、保護される前記複数のメモリ領域と前記データ構造とを有する
プログラム。 - 複数の命令を含むプログラムであって、
前記複数の命令は、実行されたときに機械に、少なくとも、
セキュアプロセッサを有するプロセッサシステムを低電力モードへ移行させているとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて前記セキュアプロセッサにより少なくとも第1のシグネチャを生成させ、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて前記セキュアプロセッサにより少なくとも第2のシグネチャを生成させ、
前記第1のシグネチャが前記第2のシグネチャに一致する場合、前記低電力モードから前記プロセッサシステムをレジュームさせ、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、前記セキュアプロセッサによりエラーを生成させ、
前記プロセッサシステムは、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、前記セキュアプロセッサと通信するホストプロセッサをさらに備え、
前記セキュアプロセッサは、前記ホストプロセッサへ前記エラーを送信し、
前記ホストプロセッサは、前記エラーに基づいてハードウェアリセットを実行する
プログラム。 - 前記複数の命令はさらに、前記機械に、
製造業者要求領域テーブルに基づいて保護される前記複数のメモリ領域のうちの少なくとも1つを決定させ、
前記製造業者要求領域テーブルにおいて、前記プロセッサシステム又は前記プロセッサシステムのコンポーネントのハードウェア製造業者が、保護される前記複数のメモリ領域のうちの前記少なくとも1つを特定する
請求項18または19に記載のプログラム。 - 前記複数の命令はさらに、前記機械に、
サードパーティ要求領域テーブルに基づいて保護される前記複数のメモリ領域のうちの第2のメモリ領域を決定させ、
前記サードパーティ要求領域テーブルにおいて、サードパーティが、保護される前記複数のメモリ領域のうちの前記第2のメモリ領域を特定する
請求項20に記載のプログラム。 - 前記複数の命令はさらに、前記機械に、
少なくとも1つのキーと乱数又は擬似乱数とを生成させ、前記第1のシグネチャを生成すべく、前記データ構造内の情報と組み合わせて前記少なくとも1つのキーと前記乱数又は擬似乱数とを使用させ、
前記少なくとも1つのキーを再生成させ、前記レジュームプロセスの間に、持続的に電力供給されるメモリから前記乱数又は擬似乱数を取得させ、前記第2のシグネチャを生成すべく、再生成した前記キーと取得した前記乱数又は擬似乱数とを使用させる
請求項18から21のいずれか1項に記載のプログラム。 - プロセッサシステムをサスペンドする装置であって、
プロセッサシステムを低電力モードへ移行させるとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて、少なくとも第1のシグネチャを生成する手段と、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて、少なくとも第2のシグネチャを生成する手段と、
前記第1のシグネチャが前記第2のシグネチャに一致する場合、前記低電力モードから前記プロセッサシステムをレジュームする手段と、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、エラーを生成する手段とを備え、
前記プロセッサシステムはシステムメモリを含み、前記システムメモリは、保護される前記複数のメモリ領域と前記データ構造とを有する
装置。 - プロセッサシステムをサスペンドする装置であって、
プロセッサシステムを低電力モードへ移行させるとき、前記低電力モードの間に保護される複数のメモリ領域の複数のメモリアドレスを格納するデータ構造に基づいて、少なくとも第1のシグネチャを生成する手段と、
前記低電力モードからの前記プロセッサシステムのレジュームプロセスの間に、前記低電力モードの間に保護される前記複数のメモリ領域の前記複数のメモリアドレスを格納する前記データ構造に基づいて、少なくとも第2のシグネチャを生成する手段と、
前記第1のシグネチャが前記第2のシグネチャに一致する場合、前記低電力モードから前記プロセッサシステムをレジュームする手段と、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、エラーを生成する手段とを備え、
前記第1のシグネチャを生成する手段と、前記第2のシグネチャを生成する手段と、前記エラーを生成する手段とは、前記プロセッサシステムのセキュアプロセッサに含まれ、
前記プロセッサシステムは、
前記第1のシグネチャが前記第2のシグネチャに一致しない場合、前記セキュアプロセッサと通信するホストプロセッサをさらに備え、
前記セキュアプロセッサは、前記ホストプロセッサへ前記エラーを送信し、
前記ホストプロセッサは、前記エラーに基づいてハードウェアリセットを実行する
装置。 - 製造業者要求領域テーブルに基づいて保護される前記複数のメモリ領域のうちの少なくとも1つを決定する手段をさらに備え、
前記製造業者要求領域テーブルにおいて、前記プロセッサシステム又は前記プロセッサシステムのコンポーネントのハードウェア製造業者が、保護される前記複数のメモリ領域のうちの前記少なくとも1つを特定する
請求項23または24に記載の装置。 - サードパーティ要求領域テーブルに基づいて、保護される前記複数のメモリ領域のうちの第2のメモリ領域を決定する手段をさらに備え、
前記サードパーティ要求領域テーブルにおいて、サードパーティが、保護される前記複数のメモリ領域のうちの前記第2のメモリ領域を特定する
請求項25に記載の装置。 - 前記低電力モードは、ランダムアクセスメモリへのサスペンドの電力状態であり、
前記ランダムアクセスメモリへのサスペンドの電力状態において、前記プロセッサシステムの動作状態が、前記ランダムアクセスメモリへのサスペンドの電力状態の間に電力供給され続けるランダムアクセスメモリに格納される
請求項23から26のいずれか1項に記載の装置。 - 少なくとも1つのキーと乱数又は擬似乱数とを生成し、前記第1のシグネチャを生成すべく、前記データ構造内の情報と組み合わせて、前記少なくとも1つのキーと前記乱数又は擬似乱数とを用いる手段と、
前記少なくとも1つのキーを再生成し、前記レジュームプロセスの間に持続的に電力供給されるメモリから前記乱数又は擬似乱数を取得し、前記第2のシグネチャを生成すべく、再生成された前記キー及び取得された前記乱数又は擬似乱数を用いる手段とをさらに備える
請求項23または24に記載の装置。 - 請求項18から22のいずれか1項に記載のプログラムを格納するコンピュータ可読記憶媒体。
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