JP2017027296A - 性能評価方法、性能評価プログラム及び情報処理装置 - Google Patents

性能評価方法、性能評価プログラム及び情報処理装置 Download PDF

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Abstract

【課題】キャッシュ用のメモリ空間を分割して使用するキャッシュシステムの性能指標を高精度で算出する。【解決手段】本情報処理装置は、複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、複数のデータブロックに対するアクセスの頻度とに基づき、複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出する第１算出部と、複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出されたパラメータから、第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する第２算出部とを有する。【選択図】図１１

Description

本発明は、キャッシュシステムの性能評価技術に関する。
インネットワークキャッシング（In-Network Caching）やＩＣＮ（Information Centric Networking）の普及に伴い、キャッシュシステムの性能を解析する技術が注目されている。
或る文献は、ＬＲＵ（Least Recently Used）を使用したキャッシュシステムのメモリ条件に対してキャッシュヒット率を解析的に推定する技術（以下、Ｃｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎと呼ぶ）を開示する。ＬＲＵとは、最後にアクセスされてから経過した時間が最も長いデータから廃棄するというアルゴリズムであり、一般的なキャッシュシステムにおいて広く使用されている。
一方で、ウェブサイト或いはインターネット動画サービス等のコンテンツの中には、極めて低頻度でしかアクセスされない「One-Timers」と呼ばれるコンテンツが多く存在する。そして、ＬＲＵを使用すると「One-Timers」が一時的にメモリ内に保持されてしまうため、キャッシュ性能（具体的には、キャッシュヒット率）が低下するという問題がある。
このような問題に対しては、メモリ空間を「One-Timers」用の空間とそれ以外のコンテンツ用の空間とに分割する２Ｑアルゴリズム及びＡＲＣ（Adaptive Replacement Caching）アルゴリズムが有効であると言われている。しかし、２Ｑアルゴリズム及びＡＲＣアルゴリズムは、複数のメモリ空間を管理する複雑なアルゴリズムであるため、単一のキャッシュメモリを管理するアルゴリズムであるＬＲＵと比較してキャッシュ性能を解析的に評価することが難しい。
特開２００５−３３９１９８号公報
C. Fricker， P. Robert， J. Roberts，"A Versatile and Accurate Approximation for LRU Cache Performance"，[online]，２０１２年２月，the 24th International Teletraffic Congress (ITC)，[平成２７年６月１８日]，インターネット＜URL:http://arxiv.org/pdf/1202.3974.pdf＞ T. Johnson， D. Shasha，"2Q: A Low Overhead High Performance Buffer Management Replacement Algorithm"，[online]，１９９４年，Proceedings of the 20th International Conference on Very Large Data Bases，[平成２７年６月１８日]，インターネット＜URL:http://www.vldb.org/conf/1994/P439.PDF＞ N. Megiddo， D. S. Modha，"ARC: A Self-Tuning， Low Overhead Replacement Cache"，[online]，２００３年４月，The USENIX Association，[平成２７年６月１８日]，インターネット＜URL:https://www.usenix.org/legacy/event/fast03/tech/full_papers/megiddo/megiddo.pdf＞
従って、本発明の目的は、１つの側面では、キャッシュ用のメモリ空間を分割して使用するキャッシュシステムの性能指標を高精度で算出するための技術を提供することである。
本発明に係る情報処理装置は、（Ａ）複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、複数のデータブロックに対するアクセスの頻度とに基づき、複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出する第１算出部と、（Ｂ）複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出されたパラメータから、第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する第２算出部とを有する。
１つの側面では、キャッシュ用のメモリ空間を分割して使用するキャッシュシステムの性能指標を高精度で算出できるようになる。
図１は、Ｓｉｍｐｌｉｆｉｅｄ ２Ｑについて説明するための図である。 図２は、システム概要を示す図である。 図３は、Ａ１キューに格納されるデータの一例を示す図である。 図４は、Ａｍキューに格納されるデータの一例を示す図である。 図５は、性能評価装置の機能ブロック図である。 図６は、第１の実施の形態におけるメモリ条件格納部に格納されるデータの一例を示す図である。 図７は、コンテンツ条件格納部に格納されるデータの一例を示す図である。 図８は、アルゴリズム選択データ格納部に格納されるデータの一例を示す図である。 図９は、第１の実施の形態におけるモデル式格納部に格納されるデータの一例を示す図である。 図１０は、結果格納部に格納されるデータの一例を示す図である。 図１１は、処理フローを示す図である。 図１２Ａは、第１の実施の形態のプログラムの一例を示す図である。 図１２Ｂは、第１の実施の形態のプログラムの一例を示す図である。 図１３は、キャッシュヒット率の計測値と算出値とを示す図である。 図１４は、Ｆｕｌｌ ２Ｑについて説明するための図である。 図１５は、第２の実施の形態におけるメモリ条件格納部に格納されるデータの一例を示す図である。 図１６は、第２の実施の形態における結果格納部に格納されるデータの一例を示す図である。 図１７Ａは、第２の実施の形態のプログラムの一例を示す図である。 図１７Ｂは、第２の実施の形態のプログラムの一例を示す図である。 図１８は、キャッシュヒット率の計測値と算出値とを示す図である。 図１９は、ＡＲＣについて説明するための図である。 図２０は、ポインタを格納するキューのサイズについて説明するための図である。 図２１は、第３の実施の形態におけるメモリ条件格納部に格納されるデータの一例を示す図である。 図２２は、第３の実施の形態における結果格納部に格納されるデータの一例を示す図である。 図２３Ａは、第３の実施の形態のプログラムの一例を示す図である。 図２３Ｂは、第３の実施の形態のプログラムの一例を示す図である。 図２４は、キャッシュヒット率の計測値と算出値とを示す図である。 図２５は、コンピュータの機能ブロック図である。
［実施の形態１］
２Ｑには、Ｓｉｍｐｌｉｆｉｅｄ ２Ｑと呼ばれるアルゴリズムとＦｕｌｌ ２Ｑと呼ばれるアルゴリズムとが有る。第１の実施の形態においては、Ｓｉｍｐｌｉｆｉｅｄ ２Ｑを採用したキャッシュシステムの性能評価を行うことを考える。
まず、参考までに、Ｃｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎについて説明する。Ｃｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎにおいては、アクセス頻度がλ(ｎ)であり且つサイズがθ(ｎ)であるコンテンツｎに対するキャッシュヒット率が以下の式によって算出される。
Figure 2017027296
ここで、τCはキュー内にコンテンツが留まる時間を表す特性時間パラメータであり、以下の式を満たすように算出される。
Figure 2017027296
これに対し、Ｓｉｍｐｌｉｆｉｅｄ ２Ｑにおいてはメモリ空間が２つに分割される。図１を用いて、Ｓｉｍｐｌｉｆｉｅｄ ２Ｑについて説明する。図１において長方形の図形はメモリ空間を表す。Ｓｉｍｐｌｉｆｉｅｄ ２Ｑにおいては、或るコンテンツへのアクセスが１回目である場合、コンテンツは保存されずアクセスの履歴（以下、ポインタと呼ぶ）がＡ１キューに保存される。そして、或るコンテンツへのアクセスが２回目であるか否かがＡ１キューを利用して判定され、アクセスが２回目である場合にはコンテンツがＡｍキューに保存される。Ａｍキュー内のコンテンツはＬＲＵに従って整理される。
ここで、Ａ１キューのサイズをＣA1とする。ポインタの個数によってＡ１キューのサイズを表現するので単位は「個」である。ＡｍキューのサイズをＣAmとする。単位は「バイト」である。すると、アクセス頻度がλ(ｎ)（回数／秒）であり且つサイズがθ(ｎ)（バイト）であるコンテンツｎに対するキャッシュヒット率ＨS2Q(ｎ)は、以下の式によって算出される。
Figure 2017027296
ここで、ＨAm(ｎ)はＡｍキューにおけるコンテンツｎのキャッシュヒット率である。
Ａ１キューの確率方程式は、Ａ１キューの特性時間パラメータτA1を使用して以下のように表される。
Figure 2017027296
ここで、ＨA1(ｎ)はＡ1キューにおけるコンテンツｎのポインタについてのヒット率である。λA1(ｎ)はＡ１キューにおいてコンテンツｎのポインタがアクセスされる確率を表し、以下ではＡ１キューのアクセス分配確率と呼ぶ。
Ａｍキューの確率方程式は、Ａｍキューの特性時間パラメータτAmを使用して以下のように表される。
Figure 2017027296
ここで、λAm(ｎ)はＡｍキューにおいてコンテンツｎがアクセスされる確率を表し、以下ではＡｍキューのアクセス分配確率と呼ぶ。
特性時間パラメータτA1は、以下のキュー長条件を満たす。
Figure 2017027296
特性時間パラメータτAmは、以下のキュー長条件を満たす。
Figure 2017027296
以上のモデル式には、複数のキューの間の相互影響を表現する項が含まれているので、適切な値を算出することができる。以下では、以上のモデル式を使用してキャッシュシステムの性能評価を行う方法について具体的に説明する。
図２に、本実施の形態におけるシステムの概要を示す。本実施の形態の主要な処理を実行する性能評価装置１は、ネットワークを介してキャッシュ装置３に接続される。キャッシュ装置３は、キャッシュ格納部３０を有する。キャッシュ装置３は、ネットワークを介して１又は複数のサーバ７及び１又は複数の要求元装置５に接続される。本実施の形態においては、コンテンツのコピーとしてキャッシュ装置３に格納されるデータのことをキャッシュと呼ぶ。
要求元装置５は、サーバ７が管理するコンテンツを要求するコンテンツ要求をサーバ７宛に送信するが、コンテンツのキャッシュがキャッシュ格納部３０に格納されている場合は、キャッシュ装置３はキャッシュを要求元装置５に対して送信する。これにより、要求元装置５に対する応答を完了するまでの時間を短縮できる。コンテンツは、例えば動画のデータであるが、このようなデータに限られるわけではない。
キャッシュ格納部３０はキャッシュ装置３のメモリ上に設けられる。第１の実施の形態においては、キャッシュ格納部３０はＡ１キュー用のメモリ空間とＡｍキュー用のメモリ空間とに分割される。
図３に、Ａ１キューに格納されるデータの一例を示す。図３の例では、コンテンツのポインタであるＩＤ（IDentifier）が格納される。
図４に、Ａｍキューに格納されるデータの一例を示す。図４の例では、コンテンツのポインタであるＩＤと、コンテンツのキャッシュとが格納される。
図５に、性能評価装置１の機能ブロック図を示す。性能評価装置１は、受付部１０１と、メモリ条件格納部１０２と、コンテンツ条件格納部１０３と、アルゴリズム選択データ格納部１０４と、モデル式格納部１０５と、算出部１０６と、結果格納部１１０と、出力部１１１とを有する。算出部１０６は、第１算出部１０７と、第２算出部１０８と、判定部１０９とを有する。
受付部１０１は、性能評価装置１の操作者からデータの入力を受け付け、メモリ条件格納部１０２、コンテンツ条件格納部１０３、アルゴリズム選択データ格納部１０４、及びモデル式格納部１０５に格納する。算出部１０６は、メモリ条件格納部１０２に格納されたデータ、コンテンツ条件格納部１０３に格納されたデータ、アルゴリズム選択データ格納部１０４に格納されたデータ、及びモデル式格納部１０５に格納されたデータに基づき処理を実行し、処理結果を結果格納部１１０に書き込む。出力部１１１は、結果格納部１１０に格納されたデータを出力する（例えば、ディスプレイなどの表示装置に出力或いはプリンタに出力する）。
図６に、メモリ条件格納部１０２に格納されるデータの一例を示す。図６の例では、トータルのサイズと、Ａ１キューのサイズと、Ａｍキューのサイズとが格納される。
図７に、コンテンツ条件格納部１０３に格納されるデータの一例を示す。図７の例では、コンテンツＩＤと、そのコンテンツＩＤを有するコンテンツのサイズとが格納される。
図８に、アルゴリズム選択データ格納部１０４に格納されるデータの一例を示す。図８の例では、キャッシュ装置３が採用するアルゴリズムを示すデータが格納される。
図９に、モデル式格納部１０５に格納されるデータの一例を示す。図９の例では、アルゴリズム名と、モデル式とが格納される。第１の実施の形態においてはキャッシュ装置３はＳｉｍｐｌｉｆｉｅｄ ２Ｑを採用するのでモデル式１が使用されるが、その他のアルゴリズムが採用される場合にはその他のモデル式が使用される。
図１０に、結果格納部１１０のデータ構造の一例を示す。結果格納部１１０は、Ａ１キュー及びＡｍキューについて、キュー名を格納する領域と、アクセス分配確率を格納する領域と、キャッシュヒット率を格納する領域と、特性時間パラメータを格納する領域と、探索を終了できるか否かを表す情報を格納する領域とを有する。
次に、図１１乃至図１２Ｂを用いて、性能評価装置１が実行する処理を詳細に説明する。
まず、性能評価装置１の受付部１０１は、メモリ条件、コンテンツ条件、アルゴリズム選択データ、及びモデル式の入力を受け付ける（図１１：ステップＳ１）。受付部１０１は、メモリ条件をメモリ条件格納部１０２に格納し、コンテンツ条件をコンテンツ条件格納部１０３に格納し、アルゴリズム選択データをアルゴリズム選択データ格納部１０４に格納し、モデル式をモデル式格納部１０５に格納する。ここでは説明を簡単にするため同時に入力を受け付けるものとして説明したが、このような例に限られるわけではない。例えば、モデル式１乃至３の入力を予め受け付けてモデル式格納部１０５に格納しておき、実際に性能評価をする時にメモリ条件、コンテンツ条件、及びアルゴリズム選択データの入力を受け付ける場合もある。
算出部１０６は、メモリ条件をメモリ条件格納部１０２から読み出し（ステップＳ２）、コンテンツ条件をコンテンツ条件格納部１０３から読み出す（ステップＳ３）。また、算出部１０６は、アルゴリズム選択データ格納部１０４に格納されたアルゴリズム選択データに従い、モデル式格納部１０５からモデル式を読み出す（ステップＳ５）。第１の実施の形態においてはＳｉｍｐｌｉｆｉｅｄ ２Ｑを採用したキャッシュ装置３を対象とするので、Ｓｉｍｐｌｉｆｉｅｄ ２Ｑに対応するモデル式が読み出される。
第１算出部１０７は、キュー毎に特性時間パラメータを算出し（ステップＳ７）、算出された特性時間パラメータを結果格納部１１０に書き込む。なお、ステップＳ７の処理を初めて実行する場合、特性時間パラメータの初期値を結果格納部１１０に書き込む。ステップＳ７の処理を実行するのが初めてではない場合には、前回の特性時間パラメータに値を加えることで新たに特性時間パラメータが算出される。算出方法は任意であるが、後で算出方法の一例を示す。
第２算出部１０８は、ステップＳ５において読み出されたモデル式（具体的には、数式（２）及び（３））に従い、キュー毎にアクセス分配確率及びキャッシュヒット率を算出し（ステップＳ９）、算出されたアクセス分配確率及びキャッシュヒット率を結果格納部１１０に書き込む。
判定部１０９は、結果格納部１１０に書き込まれたデータに基づき、ステップＳ５において読み出されたモデル式に含まれる各キュー長条件（具体的には、数式（４）及び（５））が満たされるか判定する（ステップＳ１１）。なお、満たされると判定されたキュー長条件については、探索を終了できるか否かを表す情報が「yes」に設定される。
各キュー長条件が満たされない場合（ステップＳ１１：Ｎｏルート）、ステップＳ７の処理に戻る。一方、各キュー長条件が満たされる場合（ステップＳ１１：Ｙｅｓルート）、判定部１０９は、結果格納部１１０に格納されたデータと数式（１）とに基づき、各コンテンツのキャッシュヒット率（第１の実施の形態においてはＨS2Q(ｎ)）を算出する（ステップＳ１３）。そして、判定部１０９は、算出されたキャッシュヒット率を結果格納部１１０に格納する。そして、出力部１１１は、結果格納部１１０に格納された各コンテンツのキャッシュヒット率を出力する。そして処理を終了する。
図１２Ａ及び図１２Ｂに、ステップＳ５乃至Ｓ１３の処理を実行するためのプログラムの一例を示す。図１２Ａはプログラムの前半部分を表し、図１２Ｂはプログラムの後半部分を表す。ステップＳ７においては、図１２Ｂに示したようにτA1←τA1＋α（ＣA1−ＢA1）及びτAm←τAm＋α（ＣAm−ＢAm）によって特性時間パラメータが算出される。但し、このような算出方法に限られるわけではない。
次に、第１の実施の形態の方法の有効性を、コンテンツへのアクセスをシミュレートした場合に計測されたキャッシュヒット率と第１の実施の形態の方法によって算出されたキャッシュヒット率とを比較することによって示す。ここでは、Ｓｉｍｐｌｉｆｉｅｄ ２ＱにおけるＡ１キューのサイズを５０（個）とし、Ａｍキューのサイズを１０００（バイト）とする。また、各コンテンツのサイズを１（バイト）とし、総コンテンツ数を１００００（個）とする。コンテンツに対するアクセス頻度（回数／秒）の分布を、以下に示すジップ則によって定義する。
Figure 2017027296
図１３に、シミュレーションの結果と第１の実施の形態の方法による算出結果とを示す。図１３においては、ジップ則のパラメータαが０．８、１．０、１．２、及び１．５の場合についてそれぞれ結果が示されている。縦軸はオブジェクト（すなわち、コンテンツ）のキャッシュヒット率を表し、横軸はオブジェクトのＩＤを表す。ＩＤの値はアクセス頻度の高さの順位を表し、値が小さいほど頻繁にアクセスされるオブジェクトである。
白抜きの実線は第１の実施の形態のモデル式によるキャッシュヒット率を表す。三角の図形はＳｉｍｐｌｉｆｉｅｄ ２Ｑを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率を表す。Ｓｉｍｐｌｉｆｉｅｄ ２ＱにはＬＲＵと比較して中程度のアクセス頻度を有するウォームオブジェクトのキャッシュヒット率が高くなるという特徴があるが、第１の実施の形態の方法によれば、Ｓｉｍｐｌｉｆｉｅｄ ２Ｑを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率を高精度に予測することができている。なお、参考までに図１３にはＬＲＵを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率が丸の図形で示されており、白抜きの破線はＣｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎによるキャッシュヒット率である。Ｃｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎによれば、ＬＲＵを採用したシステムのキャッシュヒット率であれば高精度に予測することができる。
よって、本実施の形態によれば、シミュレーション或いは実機によって事前に検証を行わなくても済むようになり、短時間で高精度の性能評価を行うことができるようになる。
［実施の形態２］
第２の実施の形態においては、Ｆｕｌｌ ２Ｑを採用したキャッシュシステムの性能評価を行うことを考える。
図１４を用いて、Ｆｕｌｌ ２Ｑについて説明する。Ｆｕｌｌ ２Ｑにおいては、メモリ空間は３つに分割される。１回目のアクセスに関しては、ポインタのみを保存するＡ１ｏｕｔキューとコンテンツを保存するＡ１ｉｎキューとが使用される。或るコンテンツへのアクセスが１回目である場合、Ａ１ｉｎキューの最後尾にコンテンツが保存される。Ａ１ｉｎキュー内のコンテンツ量が閾値を超えた場合には最も古いコンテンツ（すなわち、Ａ１ｉｎキューの先頭のコンテンツ）が削除され、Ａ１ｏｕｔキューにポインタが保存される。Ａ１ｏｕｔキューによって２回目のアクセスであると判定された場合には、コンテンツがＡｍキューに保存される。Ａｍキュー内のコンテンツは、ＬＲＵに従って整理される。
ここで、Ａ１ｉｎキューのサイズをＣA1inとする。単位は「バイト」である。Ａ１ｏｕｔキューのサイズをＣA1outとする。ポインタの個数によってＡ１ｏｕｔキューのサイズを表現するので単位は「個」である。ＡｍキューのサイズをＣAmとする。単位は「バイト」である。すると、アクセス頻度がλ(ｎ)（回数／秒）であり且つサイズがθ(ｎ)（バイト）であるコンテンツｎに対するキャッシュヒット率ＨF2Q(ｎ)は、以下の式によって算出される。
Figure 2017027296
ここで、ＨA1in(ｎ)はＡ１ｉｎキューにおけるコンテンツｎのキャッシュヒット率であり、ＨAm(ｎ)はＡｍキューにおけるコンテンツｎのキャッシュヒット率である。
Ａ１ｉｎキューの確率方程式は、Ａ１ｉｎキューの特性時間パラメータτA1inを使用して以下のように表される。
Figure 2017027296
ここで、λA1in(ｎ)はＡ１ｉｎキューにおいてコンテンツｎがアクセスされる確率を表し、以下ではＡ１ｉｎキューのアクセス分配確率と呼ぶ。ＨA1out(ｎ)はＡ１ｏｕｔキューにおけるコンテンツｎのポインタについてのヒット率である。
Ａ１ｏｕｔキューの確率方程式は、Ａ１ｏｕｔキューの特性時間パラメータτA1outを使用して以下のように表される。
Figure 2017027296
ここで、λA1out(ｎ)はＡ１ｏｕｔキューにおいてコンテンツｎのポインタがアクセスされる確率を表し、以下ではＡ１ｏｕｔキューのアクセス分配確率と呼ぶ。
Ａｍキューの確率方程式は、Ａｍキューの特性時間パラメータτAmを使用して以下のように表される。
Figure 2017027296
ここで、λAm(ｎ)はＡｍキューにおいてコンテンツｎがアクセスされる確率を表し、以下ではＡｍキューのアクセス分配確率と呼ぶ。
特性時間パラメータτA1inは、以下のキュー長条件を満たす。
Figure 2017027296
特性時間パラメータτA1outは、以下のキュー長条件を満たす。
Figure 2017027296
特性時間パラメータτAmは、以下のキュー長条件を満たす。
Figure 2017027296
よって、第２の実施の形態におけるキャッシュ格納部３０は、Ａ１ｉｎキュー用のメモリ空間と、Ａ１ｏｕｔキュー用のメモリ空間と、Ａｍキュー用のメモリ空間とに分割される。Ａ１ｏｕｔキューに格納されるデータは図３に示したデータと同様であり、Ａ１ｉｎキューに格納されるデータ及びＡｍキューに格納されるデータは図４に示したデータと同様である。
図１５に、第２の実施の形態におけるメモリ条件格納部１０２に格納されるデータの一例を示す。図１５の例では、トータルのサイズと、Ａ１ｉｎキューのサイズと、Ａ１ｏｕｔキューのサイズと、Ａｍキューのサイズとが格納される。
図１６に、第２の実施の形態における結果格納部１１０のデータ構造の一例を示す。結果格納部１１０は、Ａ１ｉｎキュー、Ａ１ｏｕｔキュー及びＡｍキューについて、キュー名を格納する領域と、アクセス分配確率を格納する領域と、キャッシュヒット率を格納する領域と、特性時間パラメータを格納する領域と、探索を終了できるか否かを表す情報を格納する領域とを有する。
第２の実施の形態の性能評価装置１は、基本的には第１の実施の形態の性能評価装置１と同様の処理を実行する。但し、第２の実施の形態においてはアルゴリズム選択データが「Ｆｕｌｌ ２Ｑ」を表すので、ステップＳ５乃至Ｓ１３の処理を実行するためのプログラムは図１７Ａ及び図１７Ｂに示すようになる。図１７Ａはプログラムの前半部分を表し、図１７Ｂはプログラムの後半部分を表す。
図１８に、シミュレーションの結果と第２の実施の形態の方法による算出結果とを示す。シミュレーションにおいては、Ｆｕｌｌ ２ＱにおけるＡ１ｉｎキューのサイズを１０（バイト）とし、Ａ１ｏｕｔキューのサイズを５００（個）とし、Ａｍキューのサイズを１０００（バイト）とする。また、各コンテンツのサイズを１（バイト）とし、総コンテンツ数を１００００（個）とする。図１８においては、ジップ則のパラメータαが０．８、１．０、１．２、及び１．５の場合についてそれぞれ結果が示されている。縦軸はオブジェクト（すなわち、コンテンツ）のキャッシュヒット率を表し、横軸はオブジェクトのＩＤを表す。ＩＤの値はアクセス頻度の高さの順位を表し、値が小さいほど頻繁にアクセスされるオブジェクトである。
白抜きの実線は第２の実施の形態のモデル式によるキャッシュヒット率を表す。三角の図形はＦｕｌｌ ２Ｑを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率を表す。Ｆｕｌｌ ２ＱにはＬＲＵと比較して中程度のアクセス頻度を有するウォームオブジェクトのキャッシュヒット率が高くなるという特徴があるが、第２の実施の形態の方法によれば、Ｆｕｌｌ ２Ｑを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率を高精度に予測することができている。なお、参考までに図１８にはＬＲＵを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率が丸の図形で示されており、白抜きの破線はＣｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎによるキャッシュヒット率である。Ｃｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎによれば、ＬＲＵを採用したシステムのキャッシュヒット率であれば高精度に予測することができる。
［実施の形態３］
図１９を用いて、ＡＲＣについて説明する。ＡＲＣにおいては、メモリ空間が４つに分割される。１回目のアクセスに関しては、ポインタのみを保存するＢ1キューとコンテンツを保存するＴ1キューとが使用される。２回目のアクセスに関しては、ポインタのみを保存するＢ2キューとコンテンツを保存するＴ2キューとが使用される。１回目のアクセスに関しては、Ｔ1キューの最後尾にコンテンツが保存される。Ｔ1キュー内のコンテンツ量が閾値を超えた場合には最も古いコンテンツ（すなわち、Ｔ1キューの先頭のコンテンツ）が削除され、Ｂ1キューにポインタが保存される。２回目のアクセスに関しては、Ｔ2キューの最後尾にコンテンツが保存される。Ｔ2キュー内のコンテンツ量が閾値を超えた場合には最も古いコンテンツ（すなわち、Ｔ2キューの先頭のコンテンツ）が削除され、Ｂ2キューにポインタが保存される。Ｔ2キュー内のコンテンツは、ＬＲＵに従って整理される。なお、ＡＲＣは２Ｑとは異なり、各キューのサイズがアクセスパターンに応じて動的に変更される。
但し、図２０に示すように、実際にＡＲＣを採用したキャッシュシステムにおいてはＴ1キューのサイズ及びＢ2キューのサイズは全体のキューサイズ（ここでは１０００とする）の１パーセント程度であり、変動幅が無視できるほど小さいことが確認された。図２０においては、横軸が時間（秒）を表し、縦軸がＴ1キューのサイズ及びＢ2キューのサイズｐを表す。
そこで第３の実施の形態においては、Ｔ1キューのサイズ及びＢ2キューのサイズを固定値として取り扱うＦＲＣ（Fixed Replacement Caching）（ｐ＝１）を採用する。但し、計算を簡単にするため、コンテンツの個数がそのままデータ量をも表すものとする。この場合、Ｔ1キューのサイズをｐ（バイト）とすると、Ｂ1キューのサイズはＣ−ｐ（個）であり、Ｔ2キューのサイズはＣ−ｐ（バイト）であり、Ｂ2キューのサイズはｐ（個）である。
すると、アクセス頻度がλ(ｎ)（回数／秒）であるコンテンツｎに対するキャッシュヒット率ＨFRC(ｎ)は、以下の式によって算出される。
Figure 2017027296
ここで、ＨT1(ｎ)はＴ1キューでのコンテンツｎのキャッシュヒット率であり、ＨT2(ｎ)はＴ2キューでのコンテンツｎのキャッシュヒット率である。本明細書においては、書式上の問題から、下付きのＴ1及びＴ2をＴ１及びＴ２と表す。Ｂ1及びＢ2についても同様とする。
Ｂ1キューの確率方程式は、Ｂ1キューの特性時間パラメータτB1を使用して以下のように表される。
Figure 2017027296
ここで、λB1(ｎ)はＢ1キューにおいてコンテンツｎのポインタがアクセスされる確率を表し、以下ではＢ1キューのアクセス分配確率と呼ぶ。ＨB2(ｎ)はＢ2キューでのコンテンツｎのポインタについてのヒット率である。
Ｔ1キューの確率方程式は、Ｔ1キューの特性時間パラメータτT1を使用して以下のように表される。
Figure 2017027296
ここで、λT1(ｎ)はＴ1キューにおいてコンテンツｎがアクセスされる確率を表し、以下ではＴ1キューのアクセス分配確率と呼ぶ。ＨB1(ｎ)はＢ1キューでのコンテンツｎのポインタについてのヒット率である。
Ｔ2キューの確率方程式は、Ｔ2キューの特性時間パラメータτT2を使用して以下のように表される。
Figure 2017027296
ここで、λT2(ｎ)はＴ2キューにおいてコンテンツｎがアクセスされる確率を表し、以下ではＴ2キューのアクセス分配確率と呼ぶ。
Ｂ2キューの確率方程式は、Ｂ2キューの特性時間パラメータτB1を使用して以下のように表される。
Figure 2017027296
ここで、λB2(ｎ)はＢ2キューにおいてコンテンツｎのポインタがアクセスされる確率を表し、以下ではＢ2キューのアクセス分配確率と呼ぶ。
特性時間パラメータτB1は、以下のキュー長条件を満たす。
Figure 2017027296
特性時間パラメータτT1は、以下のキュー長条件を満たす。
Figure 2017027296
特性時間パラメータτT2は、以下のキュー長条件を満たす。
Figure 2017027296
特性時間パラメータτB2は、以下のキュー長条件を満たす。
Figure 2017027296
よって、第３の実施の形態におけるキャッシュ格納部３０は、Ｂ1キュー用のメモリ空間と、Ｔ1キュー用のメモリ空間と、Ｔ2キュー用のメモリ空間と、Ｂ2キュー用のメモリ空間とに分割される。Ｂ1に格納されるデータ及びＢ2キューに格納されるデータは図３に示したデータと同様であり、Ｔ1キューに格納されるデータ及びＴ2キューに格納されるデータは図４に示したデータと同様である。
図２１に、第３の実施の形態におけるメモリ条件格納部１０２に格納されるデータの一例を示す。図２１の例では、トータルのサイズと、Ｂ1キューのサイズと、Ｔ1キューのサイズと、Ｔ2キューのサイズと、Ｂ2キューのサイズとが格納される。
図２２に、第３の実施の形態における結果格納部１１０のデータ構造の一例を示す。結果格納部１１０は、Ｂ1キュー、Ｔ1キュー、Ｔ2キュー及びＢ2キューについて、キュー名を格納する領域と、アクセス分配確率を格納する領域と、キャッシュヒット率を格納する領域と、特性時間パラメータを格納する領域と、探索を終了できるか否かを表す情報を格納する領域とを有する。
第３の実施の形態の性能評価装置１は、基本的には第１の実施の形態の性能評価装置１と同様の処理を実行する。但し、第３の実施の形態においてはアルゴリズム選択データが「ＡＲＣ」を表すので、ステップＳ５乃至Ｓ１３の処理を実行するためのプログラムは図２３Ａ及び図２３Ｂに示すようになる。図２３Ａはプログラムの前半部分を表し、図２３Ｂはプログラムの後半部分を表す。
図２４に、シミュレーションの結果と第３の実施の形態の方法による算出結果とを示す。シミュレーションにおいては、ｐ＝１且つＣ＝１０００とする。また、各コンテンツのサイズを１（バイト）とし、総コンテンツ数を１００００（個）とする。図２４においては、ジップ則のパラメータαが０．８、１．０、１．２、及び１．５の場合についてそれぞれ結果が示されている。縦軸はオブジェクト（すなわち、コンテンツ）のキャッシュヒット率を表し、横軸はオブジェクトのＩＤを表す。ＩＤの値はアクセス頻度の高さの順位を表し、値が小さいほど頻繁にアクセスされるオブジェクトである。
白抜きの実線は第３の実施の形態のモデル式によるキャッシュヒット率を表す。三角の図形はＡＲＣを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率を表す。ＡＲＣにはＬＲＵと比較して中程度のアクセス頻度を有するウォームオブジェクトのキャッシュヒット率が高くなるという特徴があるが、第３の実施の形態の方法によれば、ＡＲＣを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率を高精度に予測することができている。なお、参考までに図２４にはＬＲＵを採用したシステムのコンテンツアクセスをシミュレートした場合におけるキャッシュヒット率が丸の図形で示されており、白抜きの破線はＣｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎによるキャッシュヒット率である。Ｃｈｅ Ａｐｐｒｏｘｉｍａｔｉｏｎによれば、ＬＲＵを採用したシステムのキャッシュヒット率であれば高精度に予測することができる。
以上本発明の一実施の形態を説明したが、本発明はこれに限定されるものではない。例えば、上で説明した性能評価装置１及びキャッシュ装置３の機能ブロック構成は実際のプログラムモジュール構成に一致しない場合もある。
また、上で説明した各テーブルの構成は一例であって、上記のような構成でなければならないわけではない。さらに、処理フローにおいても、処理結果が変わらなければ処理の順番を入れ替えることも可能である。さらに、並列に実行させるようにしても良い。
また、ステップＳ１においてはユーザからデータの入力を受け付けるようにしているが、ネットワークを介して接続された他の装置からデータを取得するようにしてもよい。
なお、上で述べた性能評価装置１、キャッシュ装置３、要求元装置５、及びサーバ７は、コンピュータ装置であって、図２５に示すように、メモリ２５０１とＣＰＵ（Central Processing Unit）２５０３とハードディスク・ドライブ（ＨＤＤ：Hard Disk Drive）２５０５と表示装置２５０９に接続される表示制御部２５０７とリムーバブル・ディスク２５１１用のドライブ装置２５１３と入力装置２５１５とネットワークに接続するための通信制御部２５１７とがバス２５１９で接続されている。オペレーティング・システム（ＯＳ：Operating System）及び本実施例における処理を実施するためのアプリケーション・プログラムは、ＨＤＤ２５０５に格納されており、ＣＰＵ２５０３により実行される際にはＨＤＤ２５０５からメモリ２５０１に読み出される。ＣＰＵ２５０３は、アプリケーション・プログラムの処理内容に応じて表示制御部２５０７、通信制御部２５１７、ドライブ装置２５１３を制御して、所定の動作を行わせる。また、処理途中のデータについては、主としてメモリ２５０１に格納されるが、ＨＤＤ２５０５に格納されるようにしてもよい。本発明の実施例では、上で述べた処理を実施するためのアプリケーション・プログラムはコンピュータ読み取り可能なリムーバブル・ディスク２５１１に格納されて頒布され、ドライブ装置２５１３からＨＤＤ２５０５にインストールされる。インターネットなどのネットワーク及び通信制御部２５１７を経由して、ＨＤＤ２５０５にインストールされる場合もある。このようなコンピュータ装置は、上で述べたＣＰＵ２５０３、メモリ２５０１などのハードウエアとＯＳ及びアプリケーション・プログラムなどのプログラムとが有機的に協働することにより、上で述べたような各種機能を実現する。
以上述べた本発明の実施の形態をまとめると、以下のようになる。
本実施の形態の第１の態様に係る情報処理装置は、（Ａ）複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、複数のデータブロックに対するアクセスの頻度とに基づき、複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出する第１算出部と、（Ｂ）複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出されたパラメータから、第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する第２算出部とを有する。
このようにすれば、複数のメモリ空間を使用するアルゴリズムを採用したキャッシュシステムであっても、高精度にキャッシュヒット率を算出できるようになる。なお、第１のメモリ空間の数が複数であってもよい。
また、上で述べた所定の条件は、メモリ空間のサイズについての第１条件と、メモリ空間におけるデータブロックのキャッシュヒット率についての第２条件と、メモリ空間におけるデータブロックに対するアクセスの頻度についての第３条件とを含んでもよい。これにより、パラメータを妥当な値にすることができるようになる。
また、上で述べた第２算出部は、（ｂ１）第１のメモリ空間について算出されたパラメータと、第１のメモリ空間におけるデータブロックに対するアクセスの頻度と、第２条件とから、第１のメモリ空間についてのキャッシュヒット率を算出してもよい。これにより、第１のメモリ空間についてのキャッシュヒット率を妥当な値にすることができる。
また、上で述べた第１条件は、メモリ空間におけるデータブロックに対するアクセスの頻度、又は、メモリ空間におけるデータブロックに対するアクセスの頻度及び当該データブロックのサイズから、メモリ空間のサイズを算出するための第１条件式を含み、第２条件は、メモリ空間におけるデータブロックに対するアクセスの頻度及びパラメータから、メモリ空間におけるデータブロックのキャッシュヒット率を算出するための第２条件式を含み、第３条件は、メモリ空間とは異なるメモリ空間におけるデータブロックに対するアクセスの頻度及び当該データブロックのキャッシュヒット率から、メモリ空間におけるデータブロックに対するアクセスの頻度を算出するための第３条件式を含んでもよい。複数のメモリ空間の相互の影響を考慮できるので、適切なパラメータを算出できるようになる。
また、複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数、及び、複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が１であってもよい。これにより、Ｓｉｍｐｌｉｆｉｅｄ ２Ｑを採用するキャッシュシステムのキャッシュヒット率を高精度で算出できるようになる。
また、複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数が２であり、複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が１であってもよい。これにより、Ｆｕｌｌ ２Ｑを採用するキャッシュシステムのキャッシュヒット率を高精度で算出できるようになる。
また、複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数が２であり、複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が２であってもよい。これにより、ＡＲＣを採用するキャッシュシステムのキャッシュヒット率を高精度で算出できるようになる。
本実施の形態の第２の態様に係る性能評価方法は、（Ｃ）複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、複数のデータブロックの数とに基づき、複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出し、（Ｄ）複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出されたパラメータから、第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する処理を含む。
なお、上記方法による処理をコンピュータに実行させるためのプログラムを作成することができ、当該プログラムは、例えばフレキシブルディスク、ＣＤ−ＲＯＭ、光磁気ディスク、半導体メモリ、ハードディスク等のコンピュータ読み取り可能な記憶媒体又は記憶装置に格納される。尚、中間的な処理結果はメインメモリ等の記憶装置に一時保管される。
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、前記複数のデータブロックに対するアクセスの頻度とに基づき、前記複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出する第１算出部と、
前記複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出された前記パラメータから、前記第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する第２算出部と、
を有する情報処理装置。
（付記２）
前記所定の条件は、
前記メモリ空間のサイズについての第１条件と、前記メモリ空間におけるデータブロックのキャッシュヒット率についての第２条件と、前記メモリ空間におけるデータブロックに対するアクセスの頻度についての第３条件とを含む、
付記１記載の情報処理装置。
（付記３）
前記第２算出部は、
前記第１のメモリ空間について算出された前記パラメータと、前記第１のメモリ空間におけるデータブロックに対するアクセスの頻度と、前記第２条件とから、前記第１のメモリ空間についてのキャッシュヒット率を算出する、
付記２記載の情報処理装置。
（付記４）
前記第１条件は、前記メモリ空間におけるデータブロックに対するアクセスの頻度、又は、前記メモリ空間におけるデータブロックに対するアクセスの頻度及び当該データブロックのサイズから、前記メモリ空間のサイズを算出するための第１条件式を含み、
前記第２条件は、前記メモリ空間におけるデータブロックに対するアクセスの頻度及び前記パラメータから、前記メモリ空間におけるデータブロックのキャッシュヒット率を算出するための第２条件式を含み、
前記第３条件は、前記メモリ空間とは異なるメモリ空間におけるデータブロックに対するアクセスの頻度及び当該データブロックのキャッシュヒット率から、前記メモリ空間におけるデータブロックに対するアクセスの頻度を算出するための第３条件式を含む、
付記２又は３記載の情報処理装置。
（付記５）
前記複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数、及び、前記複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が１である、
付記１乃至４のいずれか１つ記載の情報処理装置。
（付記６）
前記複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数が２であり、前記複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が１である、
付記１乃至４のいずれか１つ記載の情報処理装置。
（付記７）
前記複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数が２であり、前記複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が２である、
付記１乃至４のいずれか１つ記載の情報処理装置。
（付記８）
コンピュータが、
複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、前記複数のデータブロックに対するアクセスの頻度とに基づき、前記複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出し、
前記複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出された前記パラメータから、前記第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する、
処理を実行する性能評価方法。
（付記９）
コンピュータに、
複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、前記複数のデータブロックに対するアクセスの頻度とに基づき、前記複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出し、
前記複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出された前記パラメータから、前記第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する、
処理を実行させる性能評価プログラム。
１ 性能評価装置 ３ キャッシュ装置
５ 要求元装置 ７ サーバ
１０１ 受付部 １０２ メモリ条件格納部
１０３ コンテンツ条件格納部 １０４ アルゴリズム選択データ格納部
１０５ モデル式格納部 １０６ 算出部
１０７ 第１算出部 １０８ 第２算出部
１０９ 判定部 １１０ 結果格納部
１１１ 出力部 ３０ キャッシュ格納部

Claims (9)

  1. 複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、前記複数のデータブロックに対するアクセスの頻度とに基づき、前記複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出する第１算出部と、
    前記複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出された前記パラメータから、前記第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する第２算出部と、
    を有する情報処理装置。
  2. 前記所定の条件は、
    前記メモリ空間のサイズについての第１条件と、前記メモリ空間におけるデータブロックのキャッシュヒット率についての第２条件と、前記メモリ空間におけるデータブロックに対するアクセスの頻度についての第３条件とを含む、
    請求項１記載の情報処理装置。
  3. 前記第２算出部は、
    前記第１のメモリ空間について算出された前記パラメータと、前記第１のメモリ空間におけるデータブロックに対するアクセスの頻度と、前記第２条件とから、前記第１のメモリ空間についてのキャッシュヒット率を算出する、
    請求項２記載の情報処理装置。
  4. 前記第１条件は、前記メモリ空間におけるデータブロックに対するアクセスの頻度、又は、前記メモリ空間におけるデータブロックに対するアクセスの頻度及び当該データブロックのサイズから、前記メモリ空間のサイズを算出するための第１条件式を含み、
    前記第２条件は、前記メモリ空間におけるデータブロックに対するアクセスの頻度及び前記パラメータから、前記メモリ空間におけるデータブロックのキャッシュヒット率を算出するための第２条件式を含み、
    前記第３条件は、前記メモリ空間とは異なるメモリ空間におけるデータブロックに対するアクセスの頻度及び当該データブロックのキャッシュヒット率から、前記メモリ空間におけるデータブロックに対するアクセスの頻度を算出するための第３条件式を含む、
    請求項２又は３記載の情報処理装置。
  5. 前記複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数、及び、前記複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が１である、
    請求項１乃至４のいずれか１つ記載の情報処理装置。
  6. 前記複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数が２であり、前記複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が１である、
    請求項１乃至４のいずれか１つ記載の情報処理装置。
  7. 前記複数のメモリ空間のうちデータブロックのキャッシュを格納するメモリ空間の数が２であり、前記複数のメモリ空間のうちデータブロックの識別子を格納するメモリ空間の数が２である、
    請求項１乃至４のいずれか１つ記載の情報処理装置。
  8. コンピュータが、
    複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、前記複数のデータブロックに対するアクセスの頻度とに基づき、前記複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出し、
    前記複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出された前記パラメータから、前記第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する、
    処理を実行する性能評価方法。
  9. コンピュータに、
    複数のデータブロックのサイズと、各々がデータブロックのキャッシュ又はデータブロックの識別情報を格納する複数のメモリ空間のサイズと、前記複数のデータブロックに対するアクセスの頻度とに基づき、前記複数のメモリ空間の各々について、当該メモリ空間に留まる時間を表すパラメータであって所定の条件を満たすパラメータを算出し、
    前記複数のメモリ空間のうちデータブロックのキャッシュを格納する第１のメモリ空間について算出された前記パラメータから、前記第１のメモリ空間についてのキャッシュヒット率を算出し、算出された当該キャッシュヒット率の総和を算出する、
    処理を実行させる性能評価プログラム。
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