JP2017021789A - 複数のアクセスモードを支援する不揮発性メモリを含むシステム及びそのアクセス方法 - Google Patents

複数のアクセスモードを支援する不揮発性メモリを含むシステム及びそのアクセス方法 Download PDF

Info

Publication number
JP2017021789A
JP2017021789A JP2016122720A JP2016122720A JP2017021789A JP 2017021789 A JP2017021789 A JP 2017021789A JP 2016122720 A JP2016122720 A JP 2016122720A JP 2016122720 A JP2016122720 A JP 2016122720A JP 2017021789 A JP2017021789 A JP 2017021789A
Authority
JP
Japan
Prior art keywords
address
address space
nvm
control register
access mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016122720A
Other languages
English (en)
Other versions
JP2017021789A5 (ja
JP6744768B2 (ja
Inventor
ホンゾン ジョン
Hongzhong Zheng
ホンゾン ジョン
ディミン ニウ
Dimin Niu
ディミン ニウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2017021789A publication Critical patent/JP2017021789A/ja
Publication of JP2017021789A5 publication Critical patent/JP2017021789A5/ja
Application granted granted Critical
Publication of JP6744768B2 publication Critical patent/JP6744768B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G06F3/0605—Improving or facilitating administration, e.g. storage management by facilitating the interaction with a user or administrator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30101—Special purpose registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Storage Device Security (AREA)
  • Memory System (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

【課題】アドレスマスクを格納するＮＶＭコントロールレジスタを利用して複数のアクセスモードを支援する不揮発性メモリ装置を含むシステム及びそれのアクセス方法を提供する。
【解決手段】本発明による不揮発性メモリを含むシステムは、ＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）と、第１アプリケーションに対する第１アドレス空間を第１アクセス（Ａｃｃｅｓｓ）モードに前記ＮＶＤＩＭＭに割当し、第２アプリケーションに対する第２アドレス空間を第２アクセスモードに前記ＮＶＤＩＭＭに割当し、少なくとも前記第１アドレス空間に対する第１アドレスマスクをＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）コントロールレジスタ内に格納するように動作するＮＶＭガバナ（ｇｏｖｅｒｎｏｒ）と、を有し、前記第１アドレスマスクは、前記第１アクセスモードと関連する。
【選択図】 図１

Description

本発明はメモリに関し、特に、複数のアクセスモードを支援する不揮発性メモリを含むシステム及びそのアクセス方法に関する。
ＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）は、不揮発性メモリをＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）内のメモリチャンネルに配置する。
しかし、ＮＶＤＩＭＭは、一般的にＤＲＡＭのものからは見られない新しい問題を発生させる。
ＤＩＭＭは、一般的にバイト単位のアドレス化（Ａｄｄｒｅｓｓａｂｌｅ）ストレージを支援する一方、ＮＶＤＩＭＭはバイト単位又はブロック単位のアドレス化ストレージを支援する。
しかし、ＤＩＭＭはＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）の支援下にてブロック単位のアドレス化ストレージを支援する。
簡単な解決策としては、ＮＶＤＩＭＭが１つのアドレッシング（Ａｄｄｒｅｓｓｉｎｇ）モードのみを使用するようにすることである。
１つのアドレッシングモードは、バイト単位のアドレス化メーンメモリ／ストレージ又はブロック単位のアドレス化ストレージの中で１つの形態のような特定ＮＶＤＩＭＭの機能である。
しかし、これは単純な解決策である。また、このような単純な解決策ですべての状況に対応することができない。
多様なアプリケーションが異なるメモリ要求事項を有することができるため、ＮＶＤＩＭＭを特定アドレスアドレスモードに制限することは、リソースを最適に活用するように誘導することができないようにし得るという問題がある。
１つのアクセスモードを使用する１つのＮＶＤＩＭＭは過負荷される一方、他のアドレスモードを使用する他のＮＶＤＩＭＭは十分に活用されない。
また、このシナリオでは複数のＮＶＤＩＭＭを含むコンピュータシステムを仮定する。
もし、コンピュータシステムが１つのＮＶＤＩＭＭのみを含む場合、該当ＮＶＤＩＭＭによって支援されないアクセスモードは完全に使用することができない。
したがって、１つのＮＶＤＩＭＭ内で複数のアクセスモードを使用するように支援する方法が必要となっている。
米国特許第８，８３２，４０８号公報 米国特許第８，８８０，７７７号公報 米国特許公開第２００５／０２５１６１７号明細書 米国特許公開第２０１３／０２７５６６１号明細書
そこで、本発明は上記従来のＮＶＤＩＭＭにおける問題点に鑑みてなされたものであって、本発明の目的は、アドレスマスクを格納するＮＶＭコントロールレジスタを利用して複数のアクセスモードを支援する不揮発性メモリ装置を含むシステム及びそのアクセス方法を提供することにある。
上記目的を達成するためになされた本発明による不揮発性メモリを含むシステムは、ＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）と、第１アプリケーションに対する第１アドレス空間を第１アクセス（Ａｃｃｅｓｓ）モードに前記ＮＶＤＩＭＭに割当し、第２アプリケーションに対する第２アドレス空間を第２アクセスモードに前記ＮＶＤＩＭＭに割当し、少なくとも前記第１アドレス空間に対する第１アドレスマスクをＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）コントロールレジスタ内に格納するように動作するＮＶＭガバナ（ｇｏｖｅｒｎｏｒ）と、を有し、前記第１アドレスマスクは、前記第１アクセスモードと関連することを特徴とする。
上記目的を達成するためになされた本発明による不揮発性メモリを含むシステムのアクセス方法は、ＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を含むシステムのアクセス方法において、前記ＮＶＤＩＭＭ内にアドレス空間を割り当てるための要請を受信する段階と、前記要請されたアドレス空間に対するアクセスモードを受信する段階と、前記ＮＶＤＩＭＭ内のアドレス空間を確認する段階と、前記要請されたアドレス空間として前記ＮＶＤＩＭＭ内のアドレス空間を返還（ｒｅｔｕｒｎ）する段階と、を有し、前記アクセスモードは、少なくとも二つのアクセスモードを含むセットから抽出されることを特徴とする。
また、上記目的を達成するためになされた本発明による不揮発性メモリを含むシステムのアクセス方法は、ＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を含むシステムのアクセス方法において、前記ＮＶＤＩＭＭからアドレス空間にアクセスするための要請を受信する段階と、前記アドレス空間に対するアクセスモードを決定する段階と、前記アクセスモードを利用して前記ＮＶＤＩＭＭから前記アドレス空間にアクセスするための前記要請をスケジュールする段階と、を有することを特徴とする。
本発明に係る複数のアクセスモードを支援する不揮発性メモリを含むシステム及びそのアクセス方法によれば、複数の不揮発性メモリ装置又は複数のＮＶＤＩＭＭの各々に対して個別的なアクセスモードを通じてアクセスすることができるという効果がある。
これを通じて、システムはメモリ等のリソースを効率的に活用することができるという効果がある。
本発明の実施形態によるメモリチャンネル上のメモリ又はストレージにＮＶＤＩＭＭを利用したコンピュータシステムを概略的に示すブロック図である。 図１に示したコンピュータシステムの外部構成を概略的に示す図である。 図１に示したＮＶＤＩＭＭがアドレス空間に分離される構成を示す図である。 図１のＮＶＭコントロールレジスタ及び複数のＮＶＤＩＭＭと相互作用する図１に示したＮＶＭガバナを示すブロック図である。 １６個の異なるアドレスマスク及びアクセスモードを格納する図１に示したＮＶＭコントロールレジスタを示す図である。 本発明の実施形態による、図１に示したＮＶＭガバナがどのようにしてＮＶＭコントロールレジスタを利用して、要請されたアドレスに対するアクセスモードを決定するかを説明するための図である。 本発明の実施形態によるアプリケーションに対してＮＶＤＩＭＭ内にアドレス空間を割り当てる方法を説明するためのフローチャートである。 本発明の実施形態によるＮＶＭガバナがＮＶＤＩＭＭに新たに割り当てられたアドレス空間のために使用されるアクセスモードを決定する方法を説明するためのフローチャートである。 本発明の実施形態によるＮＶＭガバナが割り当てられるアドレス空間に対する情報をＮＶＭコントロールレジスタ内に格納する方法を説明するためのフローチャートである。 本発明の実施形態によるＮＶＭガバナがＮＶＤＩＭＭ内のアドレスにアクセス要請を処理する方法を説明するためのフローチャートである。 本発明の実施形態によるＮＶＭガバナが要請されたアドレスに対してアクセスモードを決定する方法を説明するためのフローチャートである。 本発明の他の実施形態によるＮＶＭガバナが要請されたアドレスに対してアクセスモードを決定する方法を説明するためのフローチャートである。 図１〜図１２に示したメモリ又はストレージのための複数のＮＶＤＩＭＭを使用することができるシステムの概略を示すブロック図である。
次に、本発明に係る複数のアクセスモードを支援する不揮発性メモリを含むシステム及びそのアクセス方法を実施するための形態の具体例を図面を参照しながら説明する。
先の一般的な説明及び次の詳細な説明のすべてが例示的であることを理解しなければならなく、請求された発明の付加的な説明が提供されることとして理解されるべきである。
参照符号が本発明の望ましい実施形態に詳細に表示しており、その例を参照図面に表示している。可能な限り、どのような場合にも、同一な参照番号が同一又は類似な部分を参照するために説明及び図面に使用される。
以下では、不揮発性メモリ装置が本発明の特徴及び機能を説明するための例として使用するものである。
しかし、この技術分野に熟練された人はここに記載される内容によって本発明の他の長所及び性能を容易に理解することができる。また、本発明は他の実施形態を通じて具現されるか、或いは適用されることができる。その上に、詳細な説明は本発明の範囲、技術的思想、及び他の目的から相当に逸脱することなく、観点及び応用によって修正されるか、或いは変更されることができる。
本発明の実施形態は、適応的（Ａｄａｐｔｉｖｅ）アクセスモード及びスマート分割（Ｓｍａｒｔ Ｐａｒｔｉｏｎｉｎｇ）メカニズムを有するＮＶＤＩＭＭを含む。
スマート分割メカニズムを遂行するために、ＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）ガバナ（Ｇｏｖｅｒｎｏｒ）はＮＶＤＩＭＭ内にバイト或いはブロック単位のアドレス化モードにアドレス空間を割り当てるように構成されたハードウェア及び／又はソフトウェアモジュールを含む。
アドレス化モードはアプリケーションによって要請される。
アプリケーションの動作によってランタイム時に、ＮＶＭガバナは動的にＮＶＤＩＭＭをバイト及びブロック単位のアドレス化部分に分割する。
また、スマート分割メカニズムは、複数のアクセスモードを有するアドレス範囲を格納することができるＮＶＭコントロールレジスタを含む。
ＮＶＭガバナは、関係したアクセスモードを有するＮＶＤＩＭＭアドレス空間のためのアプリケーション要請を受信する。
アプリケーションは、多様なアクセスモードを有する１つ以上のアドレス空間を要請する。
ＮＶＭガバナは、情報をＮＶＭコントロールレジスタに格納する。
例えば、情報は要請されたアドレス空間及びモードに対するアクセスモード及びアドレスマスクを含む。
アドレス空間に読み出し及び書き込み要請を遂行するために、ＮＶＭガバナはＮＶＭコントロールレジスタ内のアドレスマスクを確認する。
これは個別的又は並列的に遂行されてもよい。アドレス空間とアクセスモードのマッチングが発見される場合、ＮＶＭガバナは選択されたアクセスモードを有する要請をスケジュールする。
図１は、本発明の実施形態によるメモリチャンネル上のメモリ又はストレージにＮＶＤＩＭＭを利用したコンピュータシステムを概略的に示すブロック図である。
図１にはプロセッサ１０５を示す。
図１を参照すると、プロセッサ１０５は、複数のＮＶＤＩＭＭ（１１０、１１５）のようなメモリモジュールと接続され、他のメモリモジュールと接続される。
また、プロセッサ１０５は複数のＤＩＭＭ１２０、１２５のような他のメモリモジュールと接続される。
他の実施形態では、すべてのメモリモジュールは同等に接続される。
他の実施形態では、複数のＤＩＭＭ（１２０、１２５）は複数のＮＶＤＩＭＭ（１１０、１１５）に対するキャッシュとして動作する。
他の実施形態では、所望する方式によって複数のＮＶＤＩＭＭ（１１０、１１５）、複数のＤＩＭＭ（１２０、１２５）、及び他のメモリ及び／又はストレージ装置が利用される。
例えば、これは装置の特性を最適化する階層構造内に他のメモリ及びストレージ装置を段々に積み重ねて遂行される。
また、プロセッサ１０５は、ストレージ１３０と接続される。
ストレージ１３０は、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅｓ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅｓ）、及び／又は他のＮＶＭ技術のような技術を含む何らかの形態のストレージでもなされる。加えて、ストレージ１３０は、ＨＤＤ及びＳＤＤ等の他のストレージが混合されたタイプを含む。
結果的に、ストレージ１３０は、いかなる形態でもプロセッサ１０５と接続される。
例えば、接続形態はバスを通じる直接接続又はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）インターフェイスのようなインターフェイスを通じる外部ストレージとの接続等の形態を含む。
プロセッサ１０５は、オペレーティングシステム（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ：以下、ＯＳ）１３５の動作を支援する。
ＯＳ１３５は、一度に１つのアプリケーションの動作や並列的に複数のアプリケーションの動作を支援する何らかの形態のオペレーティングシステムであってもよい。
また、ＯＳ１３５は、複数の仮想マシンを支援してもよい。
複数の仮想マシンは、各々の仮想マシンにコンピュータシステム内のすべての資源（リソース）を完全に使用する形態を提供する。
図１を参照すると、ＯＳ１３５によって支援されるｎ個の複数の仮想マシンマシン（１４０〜１４５）を示す。
ＯＳ１３５は、ＮＶＭガバナ１５０を含む。
ＮＶＭガバナ１５０は、複数のＮＶＤＩＭＭ（１１０、１１５）内のアドレス空間割当及び複数のＮＶＤＩＭＭ（１１０、１１５）内のアドレス空間からの読出し／書込み動作の処理を制御する。
ＮＶＭガバナ１５０の動作の支援は、他の可能性の中ではプロセッサ１０５或いはメモリコントローラ内に配置され得るＮＶＭコントロールレジスタ１５５によって遂行される。
以下では、図４〜図６に示すように、ＮＶＭコントロールレジスタ１５５は、アドレス空間が使用された方法に対する情報を格納する。
例えば、このような情報はアドレスマスク及びアクセスモード等を含む。
アドレスマスクは、アドレス空間のすべてのアドレス内の最上位ビットとマッチングされた特定のビット（Ｂｉｔ）パターンを含む。
アクセスモードは、ＮＶＤＩＭＭ内のアドレスにデータが書き込まれるか、或いはアドレスからデータを読み出す方法を指定する。
現在、読出し及び書込み動作はバイト単位のアドレス化モード又はブロック単位のアドレス化モードを利用して遂行される。
現在、二つのアクセスモードのみが存在することを考慮すれば、１つのアクセスモードはシングル（Ｓｉｎｇｌｅ）ビットを使用するとすることができる。
しかし、仮に追加的なアクセスモードがデザインされると、ＮＶＭコントロールレジスタ１５５に格納されたアクセスモードは追加的なビットを使用する。
図２は、図１に示したコンピュータシステムの外部構成を概略的に示す図である。
図２には、コンピュータシステム２０５を示している。
図２を参照すると、コンピュータシステム２０５は、コンピュータ２１０、モニタ２１５、キーボード２２０、及びマウス２２５を含む。
当業者はコンピュータシステム２０５に他の構成要素が含まれることができることを容易に理解できる。
例えば、コンピュータシステム２０５は、プリンタのようなＩ／Ｏ装置等をさらに含む。さらに、コンピュータシステム２０５は、図１に示した既存の内部構成要素を含む。
例えば、既存の内部構成要素は、プロセッサ１０５、複数のＮＶＤＩＭＭ（１１０、１１５）、複数のＤＩＭＭ（１２０、１２５）、及びストレージ１３０等を含む。
図２に示さなかったが、当業者はコンピュータシステム２０５がグラフィックカード、モデム等の他の内部構成要素を含むことを容易に理解できる。
また、当業者はコンピュータシステム２０５が他のコンピュータシステムと直接的に或いは他のタイプのネットワーク（図示せず）を通じて相互作用することができることを容易に理解できる。
また、例えば、図２はコンピュータシステム２０５が既存のデスクトップ（Ｄｅｓｋｔｏｐ）コンピュータとして示したが、当業者はコンピュータシステム２０５がどのような形態のマシン又はコンピューティング装置でもあり得ることを容易に理解できる。
例えば、上述したマシン又はコンピューティング装置はラップトップ（Ｌａｐｔｏｐ）コンピュータ、タブレットコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、及びスマートフォン等を含む。
図３は図１に示したＮＶＤＩＭＭがアドレス空間に分離された構成を示す図である。
図３には、ＮＶＤＩＭＭ１１０を示す。しかし、図３に示す内容は図１のＮＶＤＩＭＭ１１５にも同様に適用される。
図３を参照すると、ＮＶＤＩＭＭ１１０は、アドレス空間（３０５、３１０、３１５）を含む１６個の複数のアドレス空間に区分されたものを示す。
アドレス空間（３０５、３１０、３１５）の各々は、一部のアプリケーションに対して割り当てられたＮＶＤＩＭＭ１１０の一部分であってもよい。
また、複数の他のアドレス空間が同一のアプリケーションに割り当てられる。
即ち、個別のアプリケーションは、ＮＶＤＩＭＭ１１０内の単一（Ｓｉｎｇｌｅ）アドレス空間を使用することに限定されない。
加えて、アドレス空間（３０５、３１０、３１５）の各々は、どのアクセスモードでも使用する。
ＮＶＤＩＭＭ１１０のような単一ＮＶＤＩＭＭ内のアドレス空間（３０５、３１０、３１５）又は単一アプリケーションによって使用されたアドレス空間（３０５、３１０、３１５）は、所望する形態のどのようなアクセスモードでも使用される。
アドレス空間（３０５、３１０、３１５）がアプリケーション要請に応答して割り当てられたとき、図１のＮＶＭガバナ１５０は、アドレス空間（３０５、３１０、３１５）のサイズを指定する役割を担当する。
図３では、ＮＶＤＩＭＭ１１０が１６個のアドレス空間に区分されたものを示した。
しかし、ＮＶＤＩＭＭ１１０内に割り当てられるアドレス空間の数が１６より大きいか、或いは小さいことも可能である。
また、図３は、アドレス空間（３０５、３１０、３１５）の各々が同一のサイズを有するものとして示した。
即ち、アドレス空間（３０５、３１０、３１５）の各々がＮＶＤＩＭＭ１１０内に同一の数のアドレスを含むことを示した。
しかし、アドレス空間（３０５、３１０、３１５）は、ＮＶＤＩＭＭ１１０の自体サイズ内のどのようなサイズであってもよい。
例えば、アドレス空間３０５は単なる８Ｋｂのデータのみを格納することができる一方、アドレス空間３１０は４８Ｍｂのデータを格納することができるようにし得る。
アドレス空間（３０５、３１０、３１５）に対して記述したサイズは単なる例示的なことであり、ＮＶＤＩＭＭ１１０内の個別なアドレス空間（３０５、３１０、３１５）のサイズはこれに限定されることではない。
加えて、図１のＮＶＭガバナ１５０は、アドレス空間（３０５、３１０、３１５）の大きさを再調整する。
例えば、アドレス空間３０５が初期において１Ｍｂのデータを格納するように割り当てられたと仮定する。
アドレス空間３０５を使用するアプリケーションが実行されている間に、アプリケーションが図１のＮＶＭガバナ１５０に追加的なメモリ及び／又はストレージを要請する。
図１のＮＶＭガバナ１５０は、単純に追加的なアドレス空間（３１０、３１５）を割り当てし、これを該当アプリケーションに配分する。
しかし、仮に該当アプリケーションによって要請された追加的なメモリ及び／又はストレージがアドレス空間３０５と同一のアクセスモードを使用し、アドレス空間３０５に隣接した可能なアドレスがあれば、アドレス空間３１０は（まだ割り当てされない場合）、図１のＮＶＭガバナ１５０はアドレス空間３０５が隣接アドレスを含むように拡張する。
上述した例は、アドレス空間（３０５、３１０、３１５）のサイズが増加する例を説明したが、アドレス空間（３０５、３１０、３１５）のサイズは、同様な方法で減少することができる。
仮に、アプリケーションが不必要なメモリ及び／又はストレージを解除することを望む場合、該当メモリ及び／又はストレージは、図１のＮＶＭガバナ１５０によって割り当て解除されるように考慮された後のメモリ及び／又はストレージに対する要請を満足するように利用され得る。
後述する図５及び図６で記述するように、図１のＮＶＭコントロールレジスタ１５５はアドレス空間（３０５、３１０、３１５）の各々に対するアドレスマスクを格納する。
このようなアドレスマスクは、どのアドレス空間（３０５、３１０、３１５）が特定のアドレスを含むか否かを判断、決定するのに利用される。
仮に、上述したようにアドレス空間（３０５、３１０、３１５）の空間が再調整されると、アドレス空間（３０５、３１０、３１５）と関連されたアドレスマスクは、新しくサイズが再調整されたアドレス空間（３０５、３１０、３１５）を反映して変更される。
例えば、仮にアドレス空間（３０５、３１０、３１５）が拡張されると、関連するアドレスマスクはより少ない数のビットを含む。
仮に、アドレス空間（３０５、３１０、３１５）が減少された場合、関連するアドレスマスクは追加的なビットを含む。
アドレスマスク内のビット数は、アドレス空間（３０５、３１０、３１５）のサイズに影響を与え得る。
例えば、個別アドレスが６４ビットを含むと仮定する。
仮に４８ビットがアドレスマスクとして使用されると、最下位１６ビットは該当アドレス空間内のアドレスを区分するのに使用される。
これはアドレス空間（３０５、３１０、３１５）が６５５３６ビット、又は８１９２バイトのデータを格納することを意味する。
例えば、仮にアプリケーションがアドレス空間（３０５、３１０、３１５）に１６７７７２１６ビット又は２０９７１５２バイトを格納するために拡張するように要請すれば、アドレスマスクは４８ビットから４０ビットに減少する。
アドレスマスクの長さがアドレス空間（３０５、３１０、３１５）のサイズに影響を与えることができる方法に対する一つの結果は、アドレス空間（３０５、３１０、３１５）が２の累乗の形態のサイズを有するようにする。
しかし、単なるアドレス空間（３０５、３１０、３１５）のサイズが２の累乗の形態であることが該当アプリケーションが全体アドレス空間にアクセス権限を与えることであることを意味しないため、アプリケーションがアクセスし難いアドレス空間の一部は結果的に使用されない。
使用できないメモリ及び／又はストレージを有しないため、仮にアプリケーションが２の累乗形態のサイズにアドレス空間（３０５、３１０、３１５）を拡張することによって適切に得られることができない追加的なメモリ及び／又はストレージを要求する場合、他のサイズを有する他のアドレス空間は図１のＮＶＭコントロールレジスタ（１５５）内の追加的な構成と共に使用される。
図４は、図１のＮＶＭコントロールレジスタ及び複数のＮＶＤＩＭＭと相互作用する図１に示したＮＶＭガバナを示すブロック図である。
図４を参照すると、ＮＶＭガバナ１５０は、割当ロジック４０５、バイトアドレス化ロジック４１０、ブロックアドレス化ロジック４１５、及びソフトウェア４２０を含む。
アプリケーションからの要請に応答して、割当ロジック４０５は、アプリケーションに対して図３のアドレス空間（３０５、３１０、３１５）のようにＮＶＤＩＭＭ１１０からメモリ及び／又はストレージの一部を割り当てる。
バイトアドレス化ロジック４１０は、バイト単位のアドレス化アクセスモードを利用するＮＶＤＩＭＭ１１０内の図３のアドレス空間（３０５、３１０、３１５）からアドレスにアクセスする。
また、ブロックアドレス化ロジック４１５は、ブロック単位のアドレス化アクセスモードを利用するＮＶＤＩＭＭ１１０内の図３のアドレス空間（３０５、３１０、３１５）からアドレスにアクセスする。
最終的に、一部の実施形態では、ブロックアドレス化ロジック４１５を含む代わりに、ソフトウェア４２０はバイトアドレス化ロジック４１０を利用してブロックアドレス化ロジック４１５をエミュレーション（Ｅｍｕｌａｔｉｏｎ）する。
即ち、メモリ及び／又はストレージのブロックアクセスがバイトアドレス化ロジック（４１０）を利用してソフトウェア（４２０）によってエミュレートすることができるので、一部の実施形態ではブロックアドレス化ロジック（４１５）を含む必要がない。
ＮＶＭガバナ１５０は、ＮＶＭコントロールレジスタ１５５にデータを格納するか、或いは格納されたデータにアクセスする。
ＮＶＭガバナ１５０が割当ロジック４０５を利用する場合、ＮＶＭガバナ１５０はＮＶＭコントロールレジスタ１５５内にアドレスマスク及びアクセスモードを格納する。
そうすると、ＮＶＭガバナ１５０がアドレスにアクセスするための要請を受信する場合、ＮＶＭガバナ１５０はＮＶＭコントロールレジスタ１５５内に格納されたアドレスマスク及びアクセスモードを使用する。
これは要請されたアドレスにアクセスする場合に使用されたアクセスモードを判断、決定するためである。
図５は、１６個の異なるアドレスマスク及びアクセスモードを格納する図１に示したＮＶＭコントロールレジスタを示す図である。
図５を参照すると、ＮＶＭコントロールレジスタ１５５は、複数のアドレスマスク（５０５、５１０、５１５）及び複数のアクセスモード（５２０、５２５、５３０）を含む。
アドレスマスク及びアクセスモードの各々のペアは、図１の複数のＮＶＤＩＭＭ（１１０、１１５）内の図３のアドレス空間（３０５、３１０、３１５）と関連する。
図５では、ＮＶＭコントロールレジスタ１５５が１６個の複数のアドレスマスク及びアクセスモードを含むように示した。
但し、これは例示的なものであって、ＮＶＭコントロールレジスタ１５５はこれに限定されない。
ＮＶＭコントロールレジスタ１５５は、いかなる数のアドレスマスク及びアクセスモードも格納できる。
加えて、図５は複数のアドレスマスクが４８ビットの長さを有し、アクセスモードは１つのビットを有することを示した。
但し、これは例示的なものであって、複数のアドレスマスク及びアクセスモードはこれに限定されない。
複数のアドレスマスク（５０５、５１０、５１５）はどのようなサイズも有してもよく、各々異なるサイズであってもよい。
同様に、二つのアクセスモード（バイト単位及びブロック単位のアドレス化）を区分するために１つのビットのみが必要であるが、仮に追加的なアクセスモードが提供された場合、複数のアクセスモード（５２０、５２５、５３０）は１つ以上のビットを含む。
図６は、本発明の実施形態による、図１に示したＮＶＭガバナがどのようにしてＮＶＭコントロールレジスタを利用して、要請されたアドレスに対するアクセスモードを決定するかを説明するための図である。
図６を参照すると、要請されたアドレス６０５は、アプリケーションが読み出すか、或いは書き込みを所望するアドレスであってもよい。
続いて、複数の比較器（６１０、６１５、６２０）は、要請されたアドレス６０５を複数のアドレスマスク（５０５、５１０、５１５）と比較する。
これは図３のアドレス空間（３０５、３１０、３１５）の中でいずれのアドレス空間が要請されたアドレス６０５を含むか否かを判断、決定するためである。
このような比較はいずれのアドレスマスクが要請されたアドレス６０５内の最上位ビットとマッチングされるか否かを確認するためである。
正確なアドレスマスクが確認された場合、エンコーダ（Ｅｎｃｏｄｅｒ）６２５は該当情報を、コントロール信号を生成するために使用する。
コントロール信号は、該当アクセスモード（５２０、５２５、５３０）を選択するためのマルチプレクサ６３０（Ｍｕｌｔｉｐｌｅｘｅｒ）に対する信号である。
このように選択されたアクセスモードは、アクセスモード６３５として出力される。
図７は、本発明の実施形態によるアプリケーションに対してＮＶＤＩＭＭ内にアドレス空間を割り当てる方法を説明するためのフローチャートである。
図７を参照すると、Ｓ７０５段階で、図１のＮＶＭガバナ１５０は、アプリケーションから該当アプリケーションにＮＶＭアドレス空間を割り当てるための要請を受信する。
Ｓ７１０段階で、図１のＮＶＭガバナ１５０は、要請されたアドレス空間に対するアクセスモードを受信する。
Ｓ７１５段階で、図１のＮＶＭガバナ１５０は、図１の複数のＮＶＤＩＭＭ（１１０〜１１５）内の図３のアドレス空間（３０５、３１０、３１５）の中で有効なアドレス空間を確認する。
Ｓ７２０段階で、図１のＮＶＭガバナ１５０は、図１のＮＶＭコントロールレジスタ１５５内に図３の確認されたアドレス空間（３０５、３１０、３１５）に対するアクセスモード及びアドレスマスクを格納する。
Ｓ７２５段階で、図１のＮＶＭガバナ１５０は、要請したアプリケーションに図３のアドレス空間（３０５、３１０、３１５）を返す（ｒｅｔｕｒｎ）。
図７（及び以下に示す他のフローチャート）を参照すると、１つの実施形態が示される。
しかし、当業者は上述した段階の順序を変更するか、一部段階を省略するか、或いは図面で図示されない接続を含んで他の実施形態が具現できることは容易に理解できる。
明示的に説明されたか否かに関係無く、このようなフローチャートの変形は本発明の実施形態として見なされる。
図８は、本発明の実施形態によるＮＶＭガバナがＮＶＤＩＭＭに新たに割り当てられたアドレス空間のために使用されるアクセスモードを決定する方法を説明するためのフローチャートである。
図８では、図７のＳ７１０段階を詳細に説明する。
図８を参照すると、Ｓ８０５段階で、図１のＮＶＭガバナ１５０はバイト単位のアドレス化されたアドレス空間に対してアプリケーションからの要請を受信する。
又は、Ｓ８０５段階の代わりに、Ｓ８１０段階で、図１のＮＶＭガバナ１５０はブロック単位のアドレス化されたアドレス空間に対してアプリケーションからの要請を受信する。
上述したように、一実施形態は、バイト単位のアドレス化及びブロックアドレス化の二つのアクセスモードを考慮する。
図８を参照すると、このような実施形態が反映する。
しかし、仮に追加的なアクセスモードが導入されると、図８は追加的なアクセスモードの使用を反映するように変形される。
図９は、本発明の実施形態によるＮＶＭガバナが割り当てられたアドレス空間に対する情報をＮＶＭコントロールレジスタ内に格納する方法を説明するためのフローチャートである。
図９では、図７のＳ７２０段階の動作を詳細に説明する。
図９を参照すると、Ｓ９０５段階で、図１のＮＶＭガバナ１５０は、図１のＮＶＭコントロールレジスタ１５５内に図３のすべてのアドレス空間（３０５、３１０、３１５）に対するアクセスモード及びアドレスマスクを格納する。
又は、Ｓ９０５段階の代わりに、Ｓ９１０段階で、図１のＮＶＭガバナ１５０は、バイト単位のアドレス化アクセスモードを使用しない図３のアドレス空間（３０５、３１０、３１５）に対するアクセスモード及びアドレスマスクのみを格納する。
そうすると、仮に図６で要請されたアドレス６０５のように要請されたアドレスが図１のＮＶＭコントロールレジスタ１５５のアドレスマスク内で発見されない場合、図３のアドレス空間（３０５、３１０、３１５）は、バイト単位のアドレス化アクセスモードを使用すると仮定される。
つまり、バイト単位のアドレス化アクセスモードは、図１のＮＶＭコントロールレジスタ１５５内のマスクされないすべてのアドレスに対するデフォルト（Ｄｅｆａｕｌｔ）アクセスモードに見なされる。
Ｓ９１０段階に対する二つの内容は言及する価値がある。
最初に、デフォルトアクセスモードとしてバイト単位のアドレス化アクセスモードを設定することは１つの選択である。
しかし、ブロック単位のアドレス化されたアドレス空間と関連されたアドレスマスクが代わりに省略されることができる場合に、ブロック単位のアドレス化アクセスモードのような他のアクセスモードはデフォルトアクセスモードに見なされる。
二番目に、仮に複数のＮＶＤＩＭＭ（１１０、１１５）が、ただバイト及びブロック単位のアドレス化アクセスモードのように二つのアクセスモードのみを提供する場合、該当アクセスモードは全体的に図１のＮＶＭコントロールレジスタ１５５から省略される。
これは図１のＮＶＭコントロールレジスタ１５５内にアドレスマスクが格納されることその自体に適切なアクセスモードを確認できるからである。
図１０は、本発明の実施形態によるＮＶＭガバナがＮＶＤＩＭＭ内のアドレスにアクセス要請を処理する方法を説明するためのフローチャートである。
図１０を参照すると、Ｓ１００５段階で、図１のＮＶＭガバナ１５０は、アプリケーションからアドレスにアクセスするための要請を受信する。
Ｓ１０１０段階で、図１のＮＶＭガバナ１５０は、図１のＮＶＭコントロールレジスタ１５５から該当要請されたアドレスに対する適切なアクセスモードを決定する。
図１のＮＶＭガバナ１５０は、図１のＮＶＭコントロールレジスタ１５５に格納されたアドレスマスクを該当要請されたアドレスと比較して（或いは、並列的に）このような決定を遂行する。
比較によって、マッチングがなされた場合、該当アクセスモードは図１のＮＶＭコントロールレジスタ１５５から決定されたアクセスモードとして選択される。
そして、Ｓ１０１５段階で、アクセスモードを使用して、アドレス空間にアクセスするための要請をスケジュールする。
図１１は、本発明の実施形態によるＮＶＭガバナが要請されたアドレスに対してアクセスモードを決定する方法を説明するためのフローチャートである。
図１１では、図１０のＳ１０１０段階を詳細に説明する。
図１１を参照すると、Ｓ１１０５段階で、図１のＮＶＭガバナ１５０は、アドレス空間（３０５、３１０、３１５）がバイト単位のアドレス化アクセスモードを使用するように決定する。
また、Ｓ１１０５段階の代わりに、Ｓ１１１０段階で、図１のＮＶＭガバナ１５０は、アドレス空間（３０５、３１０、３１５）がブロック単位のアドレス化アクセスモードを使用するように決定する。
付加的に、仮に複数のＮＶＤＩＭＭ（１１０、１１５）が追加的なアクセスモードを支援する場合、図１１は他のアクセスモードを決定する方法を反映して変形される。
図１２は、本発明の他の実施形態によるＮＶＭガバナが要請されたアドレスに対してアクセスモードを決定する方法を説明するためのフローチャートである。
図１２では、図１０のＳ１０１０段階を詳細に説明する。
図１２を参照すると、Ｓ１２０５段階で、図１のＮＶＭガバナ１５０は、要請されたアドレスを図１のＮＶＭコントロールレジスタ１５５内のアドレスマスクと比較する。
Ｓ１２１０段階で、図１のＮＶＭガバナ１５０はマッチング結果が発見されたか否かを判断する。
マッチング結果が発見された場合（「はい」方向）、処理は、Ｓ１２１５段階に進行する。
マッチング結果が発見されない場合（「いいえ」方向）、処理は、Ｓ１２２０段階に進行する。
Ｓ１２１５段階で、図１のＮＶＭガバナ１５０は、要請されたアドレスに対するアクセスモードをマッチングされたアドレスマスクに対応する図１のＮＶＭコントロールレジスタ１５５に格納されたアクセスモードとして決定する。
Ｓ１２２０段階で、図１のＮＶＭガバナ１５０は、アクセスモードをバイト単位のアドレス化アクセスモードとして決定する。
或いは、バイト単位のアドレス化アクセスモードがデフォルトではない場合、どちらかのアクセスモードがデフォルトアクセスモードとして指定される。
以下では、本発明の特定の一側面を適用することができる適切なシステム（又は装置）又はシステム（又は装置）に対する簡略的で一般的な説明が提供する。
図１３は、図１〜図１２に示したメモリ又はストレージのための複数のＮＶＤＩＭＭを使用することができるシステムの概略を示すブロック図である。
図１３を参照すれば、一般的に、システム２０５は、１つ又は１つ以上のプロセッサ１０５、複数のメモリ（ＮＶＤＩＭＭ１１０、１１５、ＤＩＭＭ１２０、１２５）（例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、及び他の状態格納媒体）、ＮＶＭガバナのようなメモリコントローラ１５０、ストレージ１３０、ユーザーインターフェイス１３１０、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）エンジン１３１５、及びＩ／Ｏエンジン１３１５を利用して制御され得るＩ／Ｏインターフェイスポートが付着されたシステムバス１３０５を含む。
また、システム２０５は、例えば、イーサーネット（Ｅｔｈｅｒｎｅｔ）コネクタのようなネットワークコネクタ１３２０を含む。
クロック１３２５は、システムバス１３０５に接続された構成要素の動作を調整するために使用される。
システム２０５は、少なくとも部分的に既存の入力装置からの入力によって制御され得る。
例えば、既存の入力装置はキーボード、マウスを含む。
或いは、このような制御は、他のマシンから受信される指針、ＶＲ（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）環境との相互作用、生体認識フィードバック、仮想マシン、又は他の入力信号によって遂行される。
ここで、使用した「システム」という用語は幅広く、単一マシン或いはシステム、仮想マシン、又は通信結合型マシンのシステム、仮想マシン、又は共に動作する装置を含む。
例示的なシステムは、パーソナル（Ｐｅｒｓｏｎａｌ）コンピュータ、ワークステーション、サーバ、ポータブル（Ｐｏｒｔａｂｌｅ）コンピュータ、ハンドヘルド装置（Ｈａｎｄｈｅｌｄ Ｄｅｖｉｃｅ）、携帯電話、タブレット等を含む。
或いは、例示的なシステムは、自動車、列車、タクシーのような個人用又は大衆交通等のような交通装置を含む。
システム２０５は、内蔵コントローラ等を含む。
例えば、内蔵コントローラは、プログラムが可能又は不可能なロジック装置、又はアレイ（Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）、内蔵コンピュータ、スマートカード等を含む。
システム２０５は、１つ又は１つ以上の遠隔マシンとの１つ又は１つ以上の接続を使用する。
例えば、このような接続は、ネットワークインターフェイス、モデム、又は他の擬似伝達接続を通じてなされる。
システム２０５は、イントラネット、インターネット、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のような物理的及び／又は論理的ネットワーク方法によって相互接続される。
当業者はネットワーク通信が多様な有線及び／又は無線近距離、又は長距離キャリヤ及びプロトコルを利用できることを容易に理解できる。
例えば、キャリヤ及びプロトコルは、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、衛星（Ｓａｔｅｌｌｉｔｅ）、マイクロウェーブ（Ｍｉｃｒｏｗａｖｅ）、ＩＥＥＥ８０２．１１無線ＬＡＮ規格、Ｂｌｕｅｔｏｏｔｈ（登録商標）、光学、赤外線、ケーブル、レーザー等を含む。
本発明の実施形態は、機能、段階、データ構造、アプリケーションプログラムを含む関連データを参照して説明している。
機能、段階、データ構造、アプリケーションプログラムは、システムによってアクセスされる場合にシステムがタスクを遂行するか、或いは抽象的なデータタイプ又はローレベル（Ｌｏｗ−Ｌｅｖｅｌ）のハードウェアコンテキスト（Ｃｏｎｔｅｘｔ）を定義するようにする。
例えば、上述した関連データは、ＲＡＭ、ＲＯＭのような揮発性及び／又は不揮発性メモリに格納される。
また、関連データは、他のストレージ装置及びその関連ストレージ媒体に格納される。
例えば、関連ストレージ媒体は、ハードドライブ、フロッピー（登録商標）ディスク、光学ストレージ（Ｏｐｔｉｃａｌ Ｓｔｏｒａｇｅ）、テープ（Ｔａｐｅｓ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、メモリスティック（登録商標）、デジタルビデオディスク、生体ストレージ（Ｂｉｏｌｏｇｉｃａｌ Ｓｔｏｒａｇｅ）等を含む。
関連データは、パケット、シリアル（Ｓｅｒｉａｌ）データ、パラレル（Ｐａｒａｌｌｅｌ）データ、伝播信号（ｐｒｏｐａｇａｔｅｄ ｓｉｇｎａｌ）等の形態に物理的及び／又は論理的ネットワークを含む通信環境を通じて伝送され得る。
また、関連データは、圧縮されるか、或いは暗号化された形態で利用される。
関連データは、分散環境で利用することもでき、システムアクセスに対して近くに及び／又は遠くに格納され得る。
本発明の実施形態は、類型のノントランジトリ（Ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）のシステムリーダブル（Ｒｅａｄａｂｌｅ）媒体を含む。
システムリーダブル媒体は、１つ又は１つ以上のプロセッサによって遂行された命令、ここで記述された本発明の要素を遂行する命令に構成された命令を含む。
本発明の実施形態は、制限無しで次の例示に拡張される。
第１例示において、本発明の実施形態は、システムを含む。システムはＮＶＤＩＭＭ及びＮＶＭガバナを含む。ＮＶＭガバナは第１アプリケーションに対して第１アドレス空間を第１アクセスモードにＮＶＤＩＭＭに割り当て、第２アプリケーションに対して第２アドレス空間を第２アクセスモードにＮＶＤＩＭＭに割り当てるように動作する。また、ＮＶＭガバナは少なくとも第１アドレス空間に対する第１アドレスマスクをＮＶＭコントロールレジスタ内に格納するように動作する。第１アドレスマスクは第１アクセスモードと関連する。
第２例示において、本発明の実施形態は、第１例示によるシステムを含む。第１アクセスモードは第２アクセスモードと異なる。
第３例示において、本発明の実施形態は、第１例示によるシステムを含む。第１アクセスモードはブロック単位のアドレス化モードを含み、第２アクセスモードはバイト単位のアドレス化モードを含む。
第４例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭコントロールレジスタは複数のアドレスマスクを格納するように動作する。複数のアドレスマスクの各々はブロック単位のアドレス化モードを使用するアドレス空間と関連する。ＮＶＭガバナはＮＶＭコントロールレジスタ内に格納されないアドレスマスクに対するすべてのアドレス空間をバイト単位のアドレス化モードを利用するアドレス空間に処理する。
第５例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭコントロールレジスタは複数のアドレスマスクを格納するように動作する。複数のアドレスマスクの各々はバイト単位のアドレス化モードを使用するアドレス空間と関連する。ＮＶＭガバナはＮＶＭコントロールレジスタ内に格納されないアドレスマスクに対するすべてのアドレス空間をブロック単位のアドレス化モードを利用するアドレス空間に処理する。
第６例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭコントロールレジスタは第２アドレス空間に対する第２アドレスマスクを格納するように動作する。第２アドレスマスクは第２アクセスモードと関連する。
第７例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭコントロールレジスタは１６個のアドレスマスク及び１６個のアクセスモードを格納するように動作する。これはＮＶＤＩＭＭ内の１６個のアドレス空間を支援するためである。１６個のアドレスマスクの各々は４８ビットのサイズを有する。
第８例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭガバナはバイト単位又はブロック単位のアドレス化モードにＮＶＤＩＭＭ内にアドレス空間を割り当てる割当ロジックを含む。
第９例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭガバナはバイト単位のアドレス化モードを使用して第１アドレス空間にアクセスするバイトアドレス化ロジックを含む。ＮＶＭガバナはブロック単位のアドレス化モードを利用して第２アドレス空間にアクセスするためにエミュレーションするソフトウェアを含む。ソフトウェアはバイトアドレス化ロジックを利用する。
第１０例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭガバナはバイト単位のアドレス化モードを利用して第１アドレス空間にアクセスするバイトアドレス化ロジック及びブロック単位のアドレス化モードを利用して第２アドレス空間にアクセスするブロックアドレス化ロジックを含む。
第１１例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭガバナはＮＶＭコントロールレジスタ内のすべてのアドレスマスクに対して並列的なアクセスチェックを遂行するように動作する。また、ＮＶＭガバナはマッチングされたアドレスマスクと関連したアクセスモードを利用してアドレス要請をスケジュールする。
第１２例示において、本発明の実施形態は、第３例示によるシステムを含む。ＮＶＭコントロールレジスタは複数のアドレスマスクの各々を複数のアクセスモードの中で１つと関連させるように動作する。
第１３例示において、本発明の実施形態は、第３例示によるシステムを含む。システムはＮＶＤＩＭＭと接続されたプロセッサをさらに含む。プロセッサはＮＶＭコントロールレジスタを含む。
第１４例示において、本発明の実施形態は、第３例示によるシステムを含む。システムはプロセッサ上で動作可能なＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）をさらに含む。
ＯＳはＮＶＭガバナを含む。
第１５例示において、本発明の実施形態は、システムのアクセス方法を含む。
システムのアクセス方法は、アドレス空間をＮＶＤＩＭＭに割り当てる要請を受信する段階、
要請されたアドレス空間に対するアクセスモードを受信する段階、
ＮＶＤＩＭＭ内のアドレス空間を確認する段階、及び
要請されたアドレス空間として前記アドレス空間を返還する段階を含み、前記アクセスモードは少なくとも二つのアクセスモードを含むセットから抽出される。
第１６例示において、本発明の実施形態は、第１５例示によるシステムのアクセス方法を含む。システムのアクセス方法はアドレス空間に対するアドレスマスク及びアドレス空間に対するアクセスモードをＮＶＭコントロールレジスタ内に格納する段階をさらに含む。
第１７例示において、本発明の実施形態は、第１６例示によるシステムのアクセス方法を含む。アドレス空間に対するアドレスマスクを格納する段階は、仮に前記アドレス空間に対するアクセスモードがブロック単位のアドレス化モードである場合に前記アドレス空間に対するアドレスマスクのみを格納する段階を含む。
第１８例示において、本発明の実施形態は、第１６例示によるシステムのアクセス方法を含む。アドレス空間に対するアドレスマスクを格納する段階は、仮に前記アドレス空間に対するアクセスモードがバイト単位のアドレス化モードである場合に前記アドレス空間に対するアドレスマスクのみを格納する段階を含む。
第１９例示において、本発明の実施形態は、第１５例示によるシステムのアクセス方法を含む。要請されたアドレス空間に対するアクセスモードを受信する段階は、要請されたアドレス空間に対するブロック単位のアドレス化モードを受信する段階を含む。
第２０例示において、本発明の実施形態は、第１５例示によるシステムのアクセス方法を含む。要請されたアドレス空間に対するアクセスモードを受信する段階は、要請されたアドレス空間に対するバイト単位のアドレス化モードを受信する段階を含む。
第２１例示において、本発明の実施形態は、さらなるシステムのアクセス方法を含む。
システムのアクセス方法は、ＮＶＤＩＭＭからアドレス空間にアクセスするための要請を受信する段階、
前記アドレス空間に対するアクセスモードを決定する段階、及び
前記アクセスモードを利用してＮＶＤＩＭＭから前記アドレス空間にアクセスするための要請をスケジュールする段階を含む。
第２２例示において、本発明の実施形態は、第２１例示によるシステムのアクセス方法を含む。アドレス空間に対するアクセスモードを決定する段階は、前記アドレス空間に対するブロック単位のアドレス化モードを決定する段階を含む。
第２３例示において、本発明の実施形態は、第２１例示によるシステムのアクセス方法を含む。アドレス空間に対するアクセスモードを決定する段階は、前記アドレス空間に対するバイト単位のアドレス化モードを決定する段階を含む。
第２４例示において、本発明の実施形態は、第２１例示によるシステムのアクセス方法を含む。アドレス空間に対するアクセスモードを決定する段階は、プロセッサ内のＮＶＭコントロールレジスタからアクセスモードを決定する段階を含む。
第２５例示において、本発明の実施形態は、第２４例示によるシステムのアクセス方法を含む。ＮＶＭコントロールレジスタから前記アクセスモードを決定する段階は、
前記アドレス空間を前記ＮＶＭコントロールレジスタ内のアドレスマスクとマッチングさせるように試みる段階、及び
前記アドレス空間とマッチングされたＮＶＭコントロールレジスタ内のアドレスマスクに対応するアクセスモードを決定する段階を含む。
第２６例示において、本発明の実施形態は、第２５例示によるシステムのアクセス方法を含む。前記アドレス空間を前記ＮＶＭコントロールレジスタ内のアドレスマスクとマッチングさせるように試みる段階は、前記アドレス空間をＮＶＭコントロールレジスタ内のアドレスマスクの各々と比較する段階を含む。
第２７例示において、本発明の実施形態は、第２６例示による方法を含む。前記アドレス空間をＮＶＭコントロールレジスタ内のアドレスマスクの各々と比較する段階は、並列的に前記アドレス空間をＮＶＭコントロールレジスタ内のアドレスマスクの各々と比較する段階を含む。
第２８例示において、本発明の実施形態は、第２５例示によるシステムのアクセス方法を含む。ＮＶＭコントロールレジスタから前記アクセスモードを決定する段階は、仮に前記アドレス空間が前記ＮＶＭコントロールレジスタ内のアドレスマスクとマッチングしない場合に前記アクセスモードをバイト単位のアドレス化モードとして決定する段階を含む。
第２９例示において、本発明の実施形態は、第２５例示によるシステムのアクセス方法を含む。ＮＶＭコントロールレジスタから前記アクセスモードを決定する段階は、仮に前記アドレス空間が前記ＮＶＭコントロールレジスタ内のアドレスマスクとマッチングしない場合に前記アクセスモードをブロック単位のアドレス化モードとして決定する段階を含む。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０５ プロセッサ
１１０、１１５ ＮＶＤＩＭＭ
１２０、１２５ ＤＩＭＭ
１３０ ストレージ
１３５ ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）
１４０、１４５ 仮想マシン
１５０ ＮＶＭガバナ（メモリコントローラ）
１５５ ＮＶＭコントロールレジスタ
２０５ コンピュータシステム
２１０ コンピュータ
２１５ モニタ
２２０ キーボード
２２５ マウス
３０５、３１０、３１５ アドレス空間
４０５ 割当ロジック
４１０ バイトアドレス化ロジック
４１５ ブロックアドレス化ロジック
４２０ ソフトウェア
５０５、５１０、５１５ アドレスマスク
５２０、５２５、５３０ アクセスモード
６０５ 要請されたアドレス
６１０、６１５、６２０ 比較器
６２５ エンコーダ
６３０ マルチプレクサ
６３５ アクセスモード
１３０５ システムバス
１３１０ ユーザーインターフェイス
１３１５ Ｉ／Ｏエンジン
１３２０ ネットワークコネクタ
１３２５ クロック

Claims (23)

  1. ＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）と、
    第１アプリケーションに対する第１アドレス空間を第１アクセス（Ａｃｃｅｓｓ）モードに前記ＮＶＤＩＭＭに割当し、第２アプリケーションに対する第２アドレス空間を第２アクセスモードに前記ＮＶＤＩＭＭに割当し、少なくとも前記第１アドレス空間に対する第１アドレスマスクをＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）コントロールレジスタ内に格納するように動作するＮＶＭガバナ（ｇｏｖｅｒｎｏｒ）と、を有し、
    前記第１アドレスマスクは、前記第１アクセスモードと関連することを特徴とする不揮発性メモリを含むシステム。
  2. 前記第１アクセスモードは、ブロック単位のアドレス化（Ｂｌｏｃｋ−ａｄｄｒｅｓｓａｂｌｅ）モードを含み、
    前記第２アクセスモードは、バイト単位のアドレス化（Ｂｙｔｅ−ａｄｄｒｅｓｓａｂｌｅ）モードを含むことを特徴とする請求項１に記載の不揮発性メモリを含むシステム。
  3. 前記ＮＶＭコントロールレジスタは、複数のアドレスマスクを格納するように動作し、
    前記ＮＶＭガバナは、前記ＮＶＭコントロールレジスタ内に格納されないアドレスマスクに対するすべてのアドレス空間を前記バイト単位のアドレス化モードを利用するアドレス空間に処理するように動作し、
    前記複数のアドレスマスクの各々は、前記ブロック単位のアドレス化モードを使用するアドレス空間と関連することを特徴とする請求項２に記載の不揮発性メモリを含むシステム。
  4. 前記ＮＶＭコントロールレジスタは、複数のアドレスマスクを格納するように動作し、
    前記ＮＶＭガバナは、前記ＮＶＭコントロールレジスタ内に格納されないアドレスマスクに対するすべてのアドレス空間を前記ブロック単位のアドレス化モードを利用するアドレス空間に処理するように動作し、
    前記複数のアドレスマスクの各々は、前記バイト単位のアドレス化モードを使用するアドレス空間と関連することを特徴とする請求項２項に記載の不揮発性メモリを含むシステム。
  5. 前記ＮＶＭコントロールレジスタは、前記第２アドレス空間に対する第２アドレスマスクを格納するように動作し、
    前記第２アドレスマスクは、前記第２アクセスモードと関連することを特徴とする請求項２に記載の不揮発性メモリを含むシステム。
  6. 前記ＮＶＭガバナは、前記バイト単位のアドレス化モードを使用して前記第１アドレス空間にアクセスするバイトアドレス化ロジックと、
    前記ブロック単位のアドレス化モードを利用して前記第２アドレス空間にアクセスするようにエミュレート（Ｅｍｕｌａｔｅ）するソフトウェアと、を含み、
    前記ソフトウェアは、前記バイトアドレス化ロジックを利用することを特徴とする請求項２に記載の不揮発性メモリを含むシステム。
  7. 前記ＮＶＭガバナは、前記バイト単位のアドレス化モードを利用して前記第１アドレス空間にアクセスするバイトアドレス化ロジックと、
    前記ブロック単位のアドレス化モードを利用して前記第２アドレス空間にアクセスするブロックアドレス化ロジックと、を含むことを特徴とする請求項２に記載の不揮発性メモリを含むシステム。
  8. 前記ＮＶＭガバナは、前記ＮＶＭコントロールレジスタ内のすべてのアドレスマスクに対して並列的なアクセスチェック（ＡｃｃｅｓｓＣｈｅｃｋ）を遂行するように動作し、マッチングしたアドレスマスクと関連するアクセスモードを利用してアドレス要請をスケジュールするように動作することを特徴とする請求項２に記載の不揮発性メモリを含むシステム。
  9. 前記ＮＶＤＩＭＭと接続されるプロセッサをさらに有し、
    前記プロセッサは、前記ＮＶＭコントロールレジスタを含むことを特徴とする請求項２に記載の不揮発性メモリを含むシステム。
  10. 前記プロセッサ上で動作可能なオペレーティングシステム（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）をさらに有し、
    前記オペレーティングシステムは、前記ＮＶＭガバナを含むことを特徴とする請求項９に記載の不揮発性メモリを含むシステム。
  11. ＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を含むシステムのアクセス方法において、
    前記ＮＶＤＩＭＭ内にアドレス空間を割り当てるための要請を受信する段階と、
    前記要請されたアドレス空間に対するアクセスモードを受信する段階と、
    前記ＮＶＤＩＭＭ内のアドレス空間を確認する段階と、
    前記要請されたアドレス空間として前記ＮＶＤＩＭＭ内のアドレス空間を返還（ｒｅｔｕｒｎ）する段階と、を有し、
    前記アクセスモードは、少なくとも二つのアクセスモードを含むセットから抽出されることを特徴とする不揮発性メモリを含むシステムのアクセス方法。
  12. 前記アドレス空間に対するアドレスマスク及び前記アドレス空間に対する前記アクセスモードをＮＶＭコントロールレジスタ内に格納する段階をさらに有することを特徴とする請求項１１に記載の不揮発性メモリを含むシステムのアクセス方法。
  13. 前記アドレス空間に対するアドレスマスクを格納する段階は、前記アドレス空間に対する前記アクセスモードがブロック単位のアドレス化モードである場合、
    前記アドレス空間に対するアドレスマスクのみを格納する段階を含むことを特徴とする請求項１２に記載の不揮発性メモリを含むシステムのアクセス方法。
  14. 前記アドレス空間に対するアドレスマスクを格納する段階は、前記アドレス空間に対する前記アクセスモードがバイト単位のアドレス化モードである場合、
    前記アドレス空間に対するアドレスマスクのみを格納する段階を含むことを特徴とする請求項１２に記載の不揮発性メモリを含むシステムのアクセス方法。
  15. ＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を含むシステムのアクセス方法において、
    前記ＮＶＤＩＭＭからアドレス空間にアクセスするための要請を受信する段階と、
    前記アドレス空間に対するアクセスモードを決定する段階と、
    前記アクセスモードを利用して前記ＮＶＤＩＭＭから前記アドレス空間にアクセスするための前記要請をスケジュールする段階と、を有することを特徴とする不揮発性メモリを含むシステムのアクセス方法。
  16. 前記アドレス空間に対するアクセスモードを決定する段階は、前記アドレス空間に対してブロック単位のアドレス化モードを決定する段階を含むことを特徴とする請求項１５に記載の不揮発性メモリを含むシステムのアクセス方法。
  17. 前記アドレス空間に対するアクセスモードを決定する段階は、前記アドレス空間に対してバイト単位のアドレス化モードを決定する段階を含むことを特徴とする請求項１５に記載の不揮発性メモリを含むシステムのアクセス方法。
  18. 前記アドレス空間に対するアクセスモードを決定する段階は、前記システムのプロセッサ内のＮＶＭコントロールレジスタから前記アクセスモードを決定する段階を含むことを特徴とする請求項１５に記載の不揮発性メモリを含むシステムのアクセス方法。
  19. 前記ＮＶＭコントロールレジスタから前記アクセスモードを決定する段階は、前記アドレス空間を前記ＮＶＭコントロールレジスタ内のアドレスマスクとマッチングさせるように試みる段階と、
    前記アドレス空間とマッチングされる前記ＮＶＭコントロールレジスタ内の前記アドレスマスクに対応する前記アクセスモードを決定する段階と、を含むことを特徴とする請求項１８に記載の不揮発性メモリを含むシステムのアクセス方法。
  20. 前記アドレス空間を前記ＮＶＭコントロールレジスタ内のアドレスマスクとマッチングさせるように試みる段階は、前記アドレス空間を前記ＮＶＭコントロールレジスタ内のアドレスマスクの各々と比較する段階を含むことを特徴とする請求項１９に記載の不揮発性メモリを含むシステムのアクセス方法。
  21. 前記アドレス空間を前記ＮＶＭコントロールレジスタ内のアドレスマスクの各々と比較する段階は、並列的に前記アドレス空間を前記ＮＶＭコントロールレジスタ内の前記アドレスマスクの各々と比較する段階を含むことを特徴とする請求項２０に記載の不揮発性メモリを含むシステムのアクセス方法。
  22. 前記ＮＶＭコントロールレジスタから前記アクセスモードを決定する段階は、前記アドレス空間が前記ＮＶＭコントロールレジスタ内のアドレスマスクとマッチングしない場合、
    前記アクセスモードをバイト単位のアドレス化モードとして決定する段階をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリを含むシステムのアクセス方法。
  23. 前記ＮＶＭコントロールレジスタから前記アクセスモードを決定する段階は、前記アドレス空間が前記ＮＶＭコントロールレジスタ内のアドレスマスクとマッチングしない場合、
    前記アクセスモードをブロック単位のアドレス化モードとして決定する段階をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリを含むシステムのアクセス方法。
JP2016122720A 2015-07-13 2016-06-21 複数のアクセスモードを支援する不揮発性メモリを含むシステム及びそのアクセス方法 Active JP6744768B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562192028P 2015-07-13 2015-07-13
US62/192,028 2015-07-13
US14/957,568 2015-12-02
US14/957,568 US9886194B2 (en) 2015-07-13 2015-12-02 NVDIMM adaptive access mode and smart partition mechanism

Publications (3)

Publication Number Publication Date
JP2017021789A true JP2017021789A (ja) 2017-01-26
JP2017021789A5 JP2017021789A5 (ja) 2019-07-25
JP6744768B2 JP6744768B2 (ja) 2020-08-19

Family

ID=57775804

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016122720A Active JP6744768B2 (ja) 2015-07-13 2016-06-21 複数のアクセスモードを支援する不揮発性メモリを含むシステム及びそのアクセス方法

Country Status (5)

Country Link
US (1) US9886194B2 (ja)
JP (1) JP6744768B2 (ja)
KR (1) KR102363526B1 (ja)
CN (1) CN106354656B (ja)
TW (1) TWI691838B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018057039A1 (en) * 2016-09-26 2018-03-29 Hewlett-Packard Development Company, L. Update memory management information to boot an electronic device from a reduced power mode
US10025714B2 (en) * 2016-09-30 2018-07-17 Super Micro Computer, Inc. Memory type range register with write-back cache strategy for NVDIMM memory locations
KR20180061851A (ko) * 2016-11-30 2018-06-08 삼성전자주식회사 바이트 액세서블 인터페이스 및 블록 액세서블 인터페이스를 지원하는 스토리지 장치 및 이를 포함하는 전자 시스템
KR102400102B1 (ko) * 2017-05-11 2022-05-23 삼성전자주식회사 데이터 버퍼의 내부 데이터(dq) 터미네이션을 지원하는 메모리 시스템
TWI645295B (zh) 2017-06-20 2018-12-21 慧榮科技股份有限公司 資料儲存裝置與資料儲存方法
CN110720126B (zh) * 2017-06-30 2021-08-13 华为技术有限公司 传输数据掩码的方法、内存控制器、内存芯片和计算机系统
CN109791589B (zh) * 2017-08-31 2021-07-16 华为技术有限公司 一种计算机内存数据加解密的方法及装置
US11194524B2 (en) 2017-09-15 2021-12-07 Qualcomm Incorporated Apparatus and method for performing persistent write operations using a persistent write command
US10782994B2 (en) * 2017-12-19 2020-09-22 Dell Products L.P. Systems and methods for adaptive access of memory namespaces
CN108255428B (zh) * 2018-01-10 2020-07-24 联想(北京)有限公司 一种数据处理方法、装置及电子设备
US11042374B2 (en) 2019-05-02 2021-06-22 International Business Machines Corporation Non-volatile dual in-line memory module storage
US11113188B2 (en) 2019-08-21 2021-09-07 Microsoft Technology Licensing, Llc Data preservation using memory aperture flush order
US11314460B2 (en) * 2019-09-13 2022-04-26 Kioxia Corporation Solid state drive supporting both byte addressable protocol and block addressable protocol
US11003376B2 (en) * 2019-09-13 2021-05-11 Toshiba Memory Corporation Reconfigurable SSD storage pool
CN111753337B (zh) * 2020-07-02 2023-02-21 上海电器科学研究所（集团）有限公司 一种储能电池管理系统意外断电soc处理方法
TWI818732B (zh) * 2022-09-16 2023-10-11 新唐科技股份有限公司 記憶體裝置及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005258804A (ja) * 2004-03-11 2005-09-22 Toshiba Corp メモリカード装置およびメモリカード制御方法
JP2008204257A (ja) * 2007-02-21 2008-09-04 Seiko Epson Corp メモリを制御するメモリコントローラ、メモリの制御方法。
JP2014170360A (ja) * 2013-03-04 2014-09-18 Hitachi Ltd 計算機及びメモリ管理方法
WO2015061971A1 (zh) * 2013-10-29 2015-05-07 华为技术有限公司 数据处理系统和数据处理的方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5513337A (en) * 1994-05-25 1996-04-30 Intel Corporation System for protecting unauthorized memory accesses by comparing base memory address with mask bits and having attribute bits for identifying access operational mode and type
KR19980033054A (ko) * 1996-10-23 1998-07-25 윌리엄비.켐플러 프로그램 가능 메모리 액세스
US6496916B1 (en) * 1998-04-17 2002-12-17 Agere Systems Inc. System for flexible memory paging in partitioning memory
US6854043B2 (en) * 2002-07-05 2005-02-08 Hewlett-Packard Development Company, L.P. System and method for multi-modal memory controller system operation
US20050251617A1 (en) 2004-05-07 2005-11-10 Sinclair Alan W Hybrid non-volatile memory system
US20060069849A1 (en) * 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US20060143396A1 (en) * 2004-12-29 2006-06-29 Mason Cabot Method for programmer-controlled cache line eviction policy
TWI446171B (zh) * 2006-09-28 2014-07-21 Virident Systems Inc 用於異質性主記憶體具有可程式化記憶體控制的系統，方法及裝置
US20080250220A1 (en) * 2007-04-06 2008-10-09 Takafumi Ito Memory system
US8832408B2 (en) 2007-10-30 2014-09-09 Spansion Llc Non-volatile memory array partitioning architecture and method to utilize single level cells and multi-level cells within the same memory
US8261047B2 (en) * 2008-03-17 2012-09-04 Freescale Semiconductor, Inc. Qualification of conditional debug instructions based on address
KR101573047B1 (ko) * 2009-01-23 2015-12-02 삼성전자주식회사 복합 메모리 장치 및 이를 이용한 ｉ／ｏ 처리 방법
WO2011031903A2 (en) * 2009-09-09 2011-03-17 Fusion-Io, Inc. Apparatus, system, and method for allocating storage
US8239619B2 (en) * 2010-07-09 2012-08-07 Macronix International Co., Ltd. Method and apparatus for high-speed byte-access in block-based flash memory
TWI462103B (zh) * 2011-01-19 2014-11-21 Mstar Semiconductor Inc 記憶體控制器、記憶體控制方法及記憶體系統
WO2013048483A1 (en) * 2011-09-30 2013-04-04 Intel Corporation Platform storage hierarchy with non-volatile random access memory having configurable partitions
CN103197985B (zh) * 2011-11-08 2018-07-13 索尼公司 存储控制装置
CN103514095B (zh) * 2012-06-18 2016-08-03 记忆科技(深圳)有限公司 一种数据库写入ssd 的方法和系统
CN102779096B (zh) * 2012-07-11 2015-02-04 山东华芯半导体有限公司 一种基于页块面三维的闪存地址映射方法
US9098402B2 (en) * 2012-12-21 2015-08-04 Intel Corporation Techniques to configure a solid state drive to operate in a storage mode or a memory mode
US9135997B2 (en) * 2013-01-18 2015-09-15 Fujitsu Limited System and method for filtering addresses
US8949486B1 (en) * 2013-07-17 2015-02-03 Mellanox Technologies Ltd. Direct memory access to storage devices
WO2015112126A1 (en) * 2014-01-22 2015-07-30 Hewlett Packard Development Company, L.P. Byte-addressable non-volatile read-write main memory partitioned into regions including metadata region
US20160253123A1 (en) * 2014-03-19 2016-09-01 Bruce Ledley Jacob NVMM: An Extremely Large, Logically Unified, Sequentially Consistent Main-Memory System
CN105094691B (zh) * 2014-05-21 2019-05-21 华为技术有限公司 一种数据操作的方法、设备和系统
US9396769B1 (en) * 2015-02-11 2016-07-19 Macronix International Co., Ltd. Memory device and operating method of same
US9645939B2 (en) * 2015-06-26 2017-05-09 Intel Corporation Hardware apparatuses and methods for distributed durable and atomic transactions in non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005258804A (ja) * 2004-03-11 2005-09-22 Toshiba Corp メモリカード装置およびメモリカード制御方法
JP2008204257A (ja) * 2007-02-21 2008-09-04 Seiko Epson Corp メモリを制御するメモリコントローラ、メモリの制御方法。
JP2014170360A (ja) * 2013-03-04 2014-09-18 Hitachi Ltd 計算機及びメモリ管理方法
WO2015061971A1 (zh) * 2013-10-29 2015-05-07 华为技术有限公司 数据处理系统和数据处理的方法

Also Published As

Publication number Publication date
CN106354656B (zh) 2021-05-11
KR102363526B1 (ko) 2022-02-16
TW201706850A (zh) 2017-02-16
US9886194B2 (en) 2018-02-06
TWI691838B (zh) 2020-04-21
JP6744768B2 (ja) 2020-08-19
KR20170008141A (ko) 2017-01-23
CN106354656A (zh) 2017-01-25
US20170017402A1 (en) 2017-01-19

Similar Documents

Publication Publication Date Title
JP6744768B2 (ja) 複数のアクセスモードを支援する不揮発性メモリを含むシステム及びそのアクセス方法
KR102137761B1 (ko) 이종 통합 메모리부 및 그것의 확장 통합 메모리 스페이스 관리 방법
CN110663019B (zh) 用于叠瓦式磁记录(smr)的文件系统
KR102317657B1 (ko) Nvdimm을 포함하는 장치 및 그것의 엑세스 방법
US9058338B2 (en) Storing a small file with a reduced storage and memory footprint
KR20190111406A (ko) 스토리지 장치 및 스토리지 장치의 동작 방법
CN109213438B (zh) 预先管理待分配给写入数据的物理地址的存储装置
US10346052B2 (en) Memory system with priority processing and operating method thereof
CN112445423A (zh) 存储器系统、计算机系统及其数据管理方法
KR20190130831A (ko) 컨트롤러 및 이를 포함하는 메모리 시스템
US11835992B2 (en) Hybrid memory system interface
US11182289B1 (en) Memory system and operating method thereof
US20150212759A1 (en) Storage device with multiple processing units and data processing method
US10642534B2 (en) Data storage device
KR102549540B1 (ko) 스토리지 장치 및 그 동작 방법
US11200163B2 (en) Controller and method of operating the same
CN110865952B (zh) 利用缓存优化dma传输
US20230229493A1 (en) Electronic system, operating method thereof, and operating method of memory device
KR20230092227A (ko) 멀티코어 프로세서 및 스토리지 장치
JP2022165569A (ja) メモリシステム、メモリデバイス、およびデータ送信方法
KR20210053865A (ko) Usb 형태의 클라우드 드라이브 및 이를 이용한 데이터 관리 시스템
CN116257176A (zh) 数据存储系统、数据存储方法和存储介质
CN110568991A (zh) 降低锁引起的io命令冲突的方法与存储设备

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190621

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200721

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200731

R150 Certificate of patent or registration of utility model

Ref document number: 6744768

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250