JP2017016319A - Multiplexed data processing device - Google Patents
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Abstract
Description
本発明は、プロセッサによるデータ処理の結果の信頼性を向上させるための技術に関する。 The present invention relates to a technique for improving the reliability of a result of data processing by a processor.
列車の車速制御を行う制御装置等のように、動作に高い信頼性が要求されるデータ処理装置がある。このような高い信頼性が要求されるデータ処理装置に関しては、同様の処理を並行して行うプロセッサを複数備えさせることにより、動作の信頼性を向上することが行われている。本願において、同様の処理を並行して行うプロセッサを2個備えるデータ処理装置を「二重化データ処理装置」といい、同様の処理を並行して行うプロセッサを3個以上備えるデータ処理装置を「多重化データ処理装置」という。 There are data processing devices that require high reliability in operation, such as a control device that performs vehicle speed control of a train. With regard to such a data processing device that requires high reliability, the operation reliability is improved by providing a plurality of processors that perform the same processing in parallel. In the present application, a data processing device that includes two processors that perform similar processing in parallel is called a “duplex data processing device”, and a data processing device that includes three or more processors that perform similar processing in parallel is “multiplexed” It is called “data processing device”.
プロセッサを2個しか持たない二重化データ処理装置は、いずれかのプロセッサが異常なデータ処理を行うと、2個のプロセッサのいずれの処理結果が正常であるかを特定することができない。従って、二重化データ処理装置は、いずれかのプロセッサが異常なデータ処理を行う間、信頼性の高い処理結果を提供することができない。 A duplex data processing apparatus having only two processors cannot identify which processing result of the two processors is normal when any of the processors performs abnormal data processing. Therefore, the duplex data processing device cannot provide a highly reliable processing result while any of the processors performs abnormal data processing.
これに対し、プロセッサを3個以上持つ多重化データ処理装置は、いずれかのプロセッサが異常なデータ処理を行っても、他の複数のプロセッサの処理結果が一致すれば、当該処理結果が正常であることを確認することができる。従って、多重化データ処理装置は、いずれかのプロセッサが異常なデータ処理を行っても、2以上のプロセッサが正常なデータ処理を行う限り、信頼性の高い処理結果の提供を継続することができる。 On the other hand, in a multiplexed data processing apparatus having three or more processors, even if one of the processors performs abnormal data processing, if the processing results of other processors match, the processing result is normal. It can be confirmed. Therefore, the multiplexed data processing apparatus can continue to provide highly reliable processing results as long as two or more processors perform normal data processing even if any one of the processors performs abnormal data processing. .
多重化データ処理装置に関する技術を提案する文献として、例えば特許文献1がある。特許文献1には、同様の演算を並行して行う3個の制御装置を信号線で結合した三重系の多重化制御装置が記載されている。特許文献1に記載の多重化制御装置は、3個の制御装置により並行して行った演算の結果に基づき多数決理論により異常な制御装置を識別する系間診断系を備え、正常な制御装置の系間同期信号の発生理論を変更することで異常な制御装置を系間診断系から切り離す。特許文献1に記載の発明によれば、検出された故障系が確実に切り離され、制御を停止することなく切り離した系の再立ち上げを行うことにより高い安全性を有する多重化制御装置が提供される、とされている。
As a document proposing a technique related to the multiplexed data processing apparatus, there is, for example,
例えば、3個のプロセッサを備える三重化データ処理装置は、3個のうち1つのプロセッサが異常なデータ処理を行う間、他の2個のプロセッサが正常なデータ処理を行う限り、信頼性の高い処理結果の提供を継続できる。ただし、正常なデータ処理を行っていた2個のプロセッサのいずれかが異常なデータ処理を行うと、もはや当該三重化データ処理装置は信頼性の高い処理結果を提供することができなくなる。従って、異常なデータ処理を行うプロセッサは可能な限り速やかに正常化されることが望ましい。 For example, a triple data processing apparatus having three processors is highly reliable as long as one of the three processors performs abnormal data processing while the other two processors perform normal data processing. Providing processing results can be continued. However, if one of the two processors that were performing normal data processing performs abnormal data processing, the triple data processing device can no longer provide a highly reliable processing result. Therefore, it is desirable to normalize a processor that performs abnormal data processing as quickly as possible.
異常なデータ処理を行うプロセッサを正常化させるための処理として、当該プロセッサの再起動が広く行われている。この場合、異常なデータ処理を行ったプロセッサは、再起動が指示されると同時にデータ処理が不可能となり、再起動の後、初期化等の所定の準備処理が完了すると、再びデータ処理が可能となる。再びデータ処理が可能となったプロセッサは、他のプロセッサからスタートアップ信号を受信することで他のプロセッサとの間の同期をとり、データ処理を再開する。 As a process for normalizing a processor that performs abnormal data processing, the processor is widely restarted. In this case, a processor that has performed abnormal data processing cannot perform data processing at the same time it is instructed to restart, and can be processed again after a predetermined preparation process such as initialization is completed after the restart. It becomes. The processor that has become able to process data again receives a start-up signal from another processor, synchronizes with the other processor, and resumes data processing.
多重化データ処理装置が行うデータ処理は常に同一のデータ処理とは限らない。例えば、多重化データ処理装置が第1処理、第2処理、・・・、第m処理(ただし、mは2以上の自然数)という複数の異なる種類のデータ処理を含む一連のデータ処理を繰り返す場合がある。この場合、異常なデータ処理を行ったためにデータ処理を停止していたプロセッサが再起動等の後、データ処理が可能な状態となっても、当該プロセッサは第1処理〜第m処理のうちのいずれの処理を行えばよいかを知る術がないため、データ処理を再開することができない。 Data processing performed by the multiplexed data processing apparatus is not always the same data processing. For example, the multiplexed data processing apparatus repeats a series of data processing including a plurality of different types of data processing such as first processing, second processing,..., M-th processing (where m is a natural number of 2 or more). There is. In this case, even if a processor that has stopped data processing due to abnormal data processing is in a state where data processing can be performed after restarting, the processor is in the first to m-th processing. Data processing cannot be resumed because there is no way of knowing which processing should be performed.
従って、複数の異なる種類のデータ処理を行う多重化データ処理装置においては、いずれかのプロセッサがデータ処理を停止すると、当該プロセッサがデータ処理から離脱した状態(以下、「半故障状態」という)での動作が継続されることになる。 Therefore, in a multiplexed data processing apparatus that performs a plurality of different types of data processing, when any one of the processors stops data processing, the processor leaves the data processing (hereinafter referred to as “semi-failure state”). Will continue.
半故障状態となった多重化データ処理装置を正常な状態に戻すためには、例えば多重化データ処理装置を再起動すればよいが、多重化データ処理装置の再起動が行われると、多重化データ処理装置の初期化等の所定の準備処理が完了するまでの間、多重化データ処理装置は稼働できない。 In order to return a multiplexed data processing device that has entered a semi-failure state to a normal state, for example, the multiplexed data processing device may be restarted, but if the multiplexed data processing device is restarted, the multiplexed data processing device is multiplexed. The multiplexed data processing apparatus cannot operate until a predetermined preparation process such as initialization of the data processing apparatus is completed.
上述の事情に鑑み、本発明は、稼働を停止することなく半故障状態から正常な状態への復旧が可能な多重化データ処理装置を提供することを目的とする。 In view of the above-described circumstances, an object of the present invention is to provide a multiplexed data processing apparatus capable of recovering from a semi-failure state to a normal state without stopping operation.
上述した課題を解決するために、本発明は、同一の一連のデータ処理を行う3個以上の複数のプロセッサを備える多重化データ処理装置であって、前記複数のプロセッサのうち異常と判定されたプロセッサは、前記一連のデータ処理を停止し再開する前に、前記複数のプロセッサのうち前記一連のデータ処理を継続しているプロセッサが行っているデータ処理の識別情報を取得し、当該識別情報に基づき前記一連のデータ処理の再開時に行うデータ処理を特定する多重化データ処理装置を第1の態様として提供する。 In order to solve the above-described problems, the present invention is a multiplexed data processing apparatus including a plurality of three or more processors that perform the same series of data processing, and is determined to be abnormal among the plurality of processors. Before stopping and restarting the series of data processing, the processor acquires identification information of data processing performed by the processor that continues the series of data processing among the plurality of processors, and stores the identification information in the identification information. In accordance with the first aspect of the present invention, there is provided a multiplexed data processing apparatus for specifying data processing to be performed when the series of data processing is resumed.
第1の態様にかかる多重化データ処理装置によれば、稼働を停止することなく半故障状態から正常な状態への復旧が行われる。 According to the multiplexed data processing device according to the first aspect, the recovery from the semi-failed state to the normal state is performed without stopping the operation.
第1の態様にかかる多重化データ処理装置において、前記複数のプロセッサのうち前記一連のデータ処理を継続しているプロセッサは、前記複数のプロセッサの他プロセッサとの間でデータ処理の同期を取るための信号と、自プロセッサが行っているデータ処理の識別情報を、同時または交互に出力する、という構成が第2の態様として採用されてもよい。 In the multiplexed data processing device according to the first aspect, the processor that continues the series of data processing among the plurality of processors synchronizes data processing with other processors of the plurality of processors. A configuration in which the signal and the identification information of the data processing performed by the processor are output simultaneously or alternately may be adopted as the second mode.
第2の態様にかかる多重化データ処理装置によれば、データ処理を再開するプロセッサは、いずれのタイミングでいずれのデータ処理を開始すればよいかを知ることができる。 According to the multiplexed data processing device according to the second aspect, the processor that resumes data processing can know which data processing should be started at which timing.
第1または第2の態様にかかる多重化データ処理装置において、前記複数のプロセッサの各々は、自プロセッサが行ったデータ処理の結果と前記複数のプロセッサの他プロセッサが行ったデータ処理の結果との照合の結果を出力し、前記複数のプロセッサのうち、前記複数のプロセッサの各々から出力される前記照合の結果に基づき異常と判定されるプロセッサに前記一連のデータ処理の停止を指示する異常検出回路を備える、という構成が第3の態様として採用されてもよい。 In the multiplexed data processing device according to the first or second aspect, each of the plurality of processors includes a result of data processing performed by the processor and a result of data processing performed by another processor of the plurality of processors. An abnormality detection circuit that outputs a result of collation and instructs a processor determined to be abnormal based on the collation result output from each of the plurality of processors to stop the series of data processing. The configuration of including the above may be adopted as the third aspect.
第3の態様にかかる多重化データ処理装置によれば、異常なデータ処理を行っているプロセッサが当該異常を自ら特定できない場合であっても、当該プロセッサのデータ処理が停止される。 According to the multiplexed data processing device according to the third aspect, even when a processor performing abnormal data processing cannot identify the abnormality by itself, the data processing of the processor is stopped.
第3の態様にかかる多重化データ処理装置において、前記異常検出回路は、前記複数のプロセッサのうちの2個のプロセッサの組合せの各々に関し、当該組合せの2個のプロセッサの各々から出力される前記照合の結果を照合する照合回路と、前記複数のプロセッサの各々に関し、当該プロセッサから出力される前記照合の結果を照合の対象とする前記照合回路の前記照合の結果に基づき当該プロセッサを異常と判定する判定回路とを備える、という構成が第4の態様として採用されてもよい。 In the multiplexed data processing device according to the third aspect, the abnormality detection circuit relates to each combination of two processors among the plurality of processors, and is output from each of the two processors of the combination. For each of the plurality of processors, a collation circuit that collates a collation result, and determines that the processor is abnormal based on the collation result of the collation circuit that targets the collation result output from the processor A determination circuit including a determination circuit may be adopted as the fourth aspect.
第4の態様にかかる多重化データ処理装置によれば、或るプロセッサが正常であるか否かの判定が、当該或るプロセッサとは異なる2以上のプロセッサによる照合結果に基づき、高い信頼性で行われる。 According to the multiplexed data processing device of the fourth aspect, whether or not a certain processor is normal is determined with high reliability based on the collation results of two or more processors different from the certain processor. Done.
第1乃至第4のいずれかの態様にかかる多重化データ処理装置において、前記複数のプロセッサのうち異常と判定されたプロセッサは、前記一連のデータ処理を停止した後に自プロセッサが正常であるか否かを診断し、正常であると診断したときに前記一連のデータ処理を再開する、という構成が第5の態様として採用されてもよい。 In the multiplexed data processing device according to any one of the first to fourth aspects, the processor determined to be abnormal among the plurality of processors determines whether the processor is normal after stopping the series of data processing. A configuration in which the series of data processing is resumed when it is diagnosed that it is normal may be adopted as the fifth aspect.
第5の態様にかかる多重化データ処理装置によれば、恒常的に異常を示すプロセッサがデータ処理を再開してしまうという不都合が回避される。 According to the multiplexed data processing device of the fifth aspect, it is possible to avoid the inconvenience that a processor that constantly shows an abnormality restarts data processing.
[実施形態]
以下に本発明の一実施形態にかかる多重化データ処理装置1を説明する。図1は多重化データ処理装置1の構成を示した図である。なお、図1には多重化データ処理装置1により行われるデータ処理の結果を利用する装置として、処理結果利用装置9も示されている。多重化データ処理装置1はデータ処理の結果を示す処理結果データを処理結果利用装置9に出力する。
[Embodiment]
A multiplexed
多重化データ処理装置1はA系、B系、C系の3個の系のプロセッサを備える三重化データ処理装置である。多重化データ処理装置1は、A系プロセッサ11A、B系プロセッサ11BおよびC系プロセッサ11Cを備える。以下、これらの3個のプロセッサを「プロセッサ11」と総称する。
The multiplexed
本願において、プロセッサとは広くデータ処理を行う装置をいう。すなわち、本願におけるプロセッサには、CPU(Central Processing Unit)、MPU(Micro-Processing Unit)、DSP(Digital Signal Processor)、GPU(Graphics Processing Unit)等の汎用プロセッサ、ASIC(Application Specific Integrated Circuit)等で構築される専用プロセッサ、FPGA(Field-Programmable Gate Array)等の再構築可能なプロセッサ等のいずれも含まれる。 In this application, a processor refers to a device that performs data processing widely. That is, the processor in the present application is a general-purpose processor such as a CPU (Central Processing Unit), an MPU (Micro-Processing Unit), a DSP (Digital Signal Processor), or a GPU (Graphics Processing Unit), an ASIC (Application Specific Integrated Circuit), or the like. A dedicated processor to be constructed, a reconfigurable processor such as an FPGA (Field-Programmable Gate Array), and the like are included.
A系プロセッサ11AとB系プロセッサ11Bは、以下の4本の伝送路で接続されている。
伝送路12AB:A系プロセッサ11AからB系プロセッサ11Bに対しスタートアップ信号を送信するために用いられる伝送路。
伝送路12BA:B系プロセッサ11BからA系プロセッサ11Aに対しスタートアップ信号を送信するために用いられる伝送路。
伝送路13AB:A系プロセッサ11AからB系プロセッサ11Bに対し系間情報を送信するために用いられる伝送路。
伝送路13BA:B系プロセッサ11BからA系プロセッサ11Aに対し系間情報を送信するために用いられる伝送路。
The
Transmission path 12AB: A transmission path used for transmitting a startup signal from the
Transmission path 12BA: A transmission path used for transmitting a startup signal from the B-
Transmission path 13AB: A transmission path used for transmitting intersystem information from the
Transmission path 13BA: A transmission path used for transmitting intersystem information from the
スタートアップ信号とは、3個のプロセッサ11の各々において行われるデータ処理の実行タイミングの同期のために送受信される信号である。系間情報とは、3個のプロセッサ11の各々において行われるデータ処理の内容を一致させるために送受信される情報である。本実施形態において、系間情報には、実行されるデータ処理の種類を識別する処理識別データと、データ処理の結果を示す処理結果データが含まれる。 The start-up signal is a signal transmitted / received for synchronization of execution timing of data processing performed in each of the three processors 11. The intersystem information is information transmitted and received in order to match the contents of data processing performed in each of the three processors 11. In the present embodiment, the intersystem information includes process identification data for identifying the type of data process to be executed, and process result data indicating the result of the data process.
B系プロセッサ11BとC系プロセッサ11Cは、以下の4本の伝送路で接続されている。
伝送路12BC:B系プロセッサ11BからC系プロセッサ11Cに対しスタートアップ信号を送信するために用いられる伝送路。
伝送路12CB:C系プロセッサ11CからB系プロセッサ11Bに対しスタートアップ信号を送信するために用いられる伝送路。
伝送路13BC:B系プロセッサ11BからC系プロセッサ11Cに対し系間情報を送信するために用いられる伝送路。
伝送路13CB:C系プロセッサ11CからB系プロセッサ11Bに対し系間情報を送信するために用いられる伝送路。
The B-
Transmission path 12BC: A transmission path used for transmitting a startup signal from the
Transmission path 12CB: A transmission path used for transmitting a startup signal from the
Transmission path 13BC: A transmission path used for transmitting intersystem information from the
Transmission path 13CB: A transmission path used for transmitting intersystem information from the C-
C系プロセッサ11CとA系プロセッサ11Aは、以下の4本の伝送路で接続されている。
伝送路12CA:C系プロセッサ11CからA系プロセッサ11Aに対しスタートアップ信号を送信するために用いられる伝送路。
伝送路12AC:A系プロセッサ11AからC系プロセッサ11Cに対しスタートアップ信号を送信するために用いられる伝送路。
伝送路13CA:C系プロセッサ11CからA系プロセッサ11Aに対し系間情報を送信するために用いられる伝送路。
伝送路13AC:A系プロセッサ11AからC系プロセッサ11Cに対し系間情報を送信するために用いられる伝送路。
The
Transmission path 12CA: A transmission path used for transmitting a startup signal from the C-
Transmission path 12AC: A transmission path used for transmitting a startup signal from the
Transmission path 13CA: A transmission path used for transmitting intersystem information from the
Transmission path 13AC: A transmission path used for transmitting intersystem information from the
図2は3個のプロセッサ11の間でスタートアップ信号と系間情報が伝送されるタイミングを示すタイミングチャートである。多重化データ処理装置1はシステムクロック(図1において図示略)を備え、3個のプロセッサ11はシステムクロックから出力されるクロック信号に従い処理の同期を取る。本実施形態において、3個のプロセッサ11は、多重化データ処理装置1の起動後に、第1処理、第2処理、・・・、第m処理、第1処理、第2処理、・・・、第m処理、(ただし、mは2以上の自然数)という具合に、複数の種類のデータ処理を含む一連のデータ処理を繰り返す。これらの処理の各々は、所定数のクロックに応じた時間長で規定されるフレームにおいて実行される。各フレームにおいて、3個のプロセッサ11は各々、当該フレームにおける同期を取るためのスタートアップ信号、当該フレームにおいて実行するデータ処理を識別する処理識別データ、当該フレームにおいて実行した処理の結果を示す処理結果データ、を順次、他のプロセッサとの間で送受信する。
FIG. 2 is a timing chart showing the timing at which the startup signal and the intersystem information are transmitted between the three processors 11. The multiplexed
図2に示されるタイミングチャートに従い、3個のプロセッサ11は、それらが正常に動作している限り、同じフレーム内で同じデータ処理を行い、同じ処理結果を示す処理結果データを生成する。 According to the timing chart shown in FIG. 2, as long as they are operating normally, the three processors 11 perform the same data processing within the same frame and generate processing result data indicating the same processing result.
図1に戻り、多重化データ処理装置1の構成の説明を続ける。多重化データ処理装置1は、3個の照合回路、すなわち、照合回路14AB、照合回路14BCおよび照合回路14CAを備える。以下、これらの3個の照合回路を「照合回路14」と総称する。照合回路14は3個のプロセッサ11の各々において行われた処理結果データの照合結果を照合する回路である。
Returning to FIG. 1, the description of the configuration of the multiplexed
3個のプロセッサ11の各々は、各フレームにおいて、2個の他プロセッサの各々から処理結果データを受信すると、これらの受信した処理結果データの各々と、自プロセッサが生成した処理結果データとの照合を行い、照合結果を示す照合結果フラグを出力する。以下、プロセッサ11が出力する照合結果フラグは、その値が「1」の場合、照合の成功を示し、「0」の場合、照合の失敗を示すものとする。 When each of the three processors 11 receives processing result data from each of the two other processors in each frame, each of the received processing result data is collated with the processing result data generated by the own processor. And a collation result flag indicating the collation result is output. Hereinafter, when the value of the collation result flag output by the processor 11 is “1”, the collation is successful, and when the value is “0”, the collation is not successful.
A系プロセッサ11Aは、A系プロセッサ11Aが生成した処理結果データと、B系プロセッサ11Bから受信した処理結果データとの照合結果を示す照合結果フラグを照合回路14ABに出力する。また、A系プロセッサ11Aは、A系プロセッサ11Aが生成した処理結果データと、C系プロセッサ11Cから受信した処理結果データとの照合結果を示す照合結果フラグを照合回路14CAに出力する。
The
B系プロセッサ11Bは、B系プロセッサ11Bが生成した処理結果データと、C系プロセッサ11Cから受信した処理結果データとの照合結果を示す照合結果フラグを照合回路14BCに出力する。また、B系プロセッサ11Bは、B系プロセッサ11Bが生成した処理結果データと、A系プロセッサ11Aから受信した処理結果データとの照合結果を示す照合結果フラグを照合回路14ABに出力する。
The B-
C系プロセッサ11Cは、C系プロセッサ11Cが生成した処理結果データと、A系プロセッサ11Aから受信した処理結果データとの照合結果を示す照合結果フラグを照合回路14CAに出力する。また、C系プロセッサ11Cは、C系プロセッサ11Cが生成した処理結果データと、B系プロセッサ11Bから受信した処理結果データとの照合結果を示す照合結果フラグを照合回路14BCに出力する。
The C-
照合回路14ABはAND回路であり、各フレームにおいて、A系プロセッサ11AとB系プロセッサ11Bの各々から出力される照合結果フラグを入力値として、それらの入力値の論理積を照合結果フラグとして出力する。A系プロセッサ11AとB系プロセッサ11Bで同一の処理結果データが生成され、A系プロセッサ11AとB系プロセッサ11Bのいずれにおいても処理結果データの照合処理が正しく行われた場合、照合回路14ABが出力する照合結果フラグは「1」となり、それ以外の場合、照合回路14ABが出力する照合結果フラグは「0」となる。従って、照合回路14ABから出力される照合結果フラグが「1」である場合、A系プロセッサ11AとB系プロセッサ11Bはいずれも正常なデータ処理を行っていることになる。
The collation circuit 14AB is an AND circuit, and in each frame, the collation result flag output from each of the
照合回路14BCはAND回路であり、各フレームにおいて、B系プロセッサ11BとC系プロセッサ11Cの各々から出力される照合結果フラグを入力値として、それらの入力値の論理積を照合結果フラグとして出力する。B系プロセッサ11BとC系プロセッサ11Cで同一の処理結果データが生成され、B系プロセッサ11BとC系プロセッサ11Cのいずれにおいても処理結果データの照合処理が正しく行われた場合、照合回路14BCが出力する照合結果フラグは「1」となり、それ以外の場合、照合回路14BCが出力する照合結果フラグは「0」となる。従って、照合回路14BCから出力される照合結果フラグが「1」である場合、B系プロセッサ11BとC系プロセッサ11Cはいずれも正常なデータ処理を行っていることになる。
The collation circuit 14BC is an AND circuit, and in each frame, a collation result flag output from each of the B-
照合回路14CAはAND回路であり、各フレームにおいて、C系プロセッサ11CとA系プロセッサ11Aの各々から出力される照合結果フラグを入力値として受け取り、それらの入力値の論理積を照合結果フラグとして出力する。C系プロセッサ11CとA系プロセッサ11Aで同一の処理結果データが生成され、C系プロセッサ11CとA系プロセッサ11Aのいずれにおいても処理結果データの照合処理が正しく行われた場合、照合回路14CAが出力する照合結果フラグは「1」となり、それ以外の場合、照合回路14CAが出力する照合結果フラグは「0」となる。従って、照合回路14CAから出力される照合結果フラグが「1」である場合、C系プロセッサ11CとA系プロセッサ11Aはいずれも正常なデータ処理を行っていることになる。
The collation circuit 14CA is an AND circuit, and receives a collation result flag output from each of the C-
なお、照合回路14から出力される照合結果フラグが「0」であっても、この1つの照合結果フラグのみでは、いずれのプロセッサ11が異常なデータ処理を行っているかは特定されない。例えば、照合回路14ABから出力される照合結果フラグが「0」である場合、A系プロセッサ11AとB系プロセッサ11Bのいずれが異常なデータ処理を行っているかは特定されない。
Even if the collation result flag output from the collation circuit 14 is “0”, it is not specified which processor 11 is performing abnormal data processing only with this one collation result flag. For example, when the collation result flag output from the collation circuit 14AB is “0”, it is not specified which of the
多重化データ処理装置1は、3個の判定回路、すなわち、判定回路15A、判定回路15Bおよび判定回路15Cを備える。以下、これらの3個の判定回路を「判定回路15」と総称する。判定回路15は各フレームにおいて3個の照合回路14の各々から出力される照合結果フラグに基づき、3個のプロセッサ11の各々のデータ処理が正常に行われたか否かを判定し、異常なデータ処理が行われた回数に応じて、プロセッサ11に対する再起動および自己診断処理の指示を行う回路である。
The multiplexed
なお、照合回路14と判定回路15は、3個のプロセッサ11の各々から出力される照合結果フラグに基づき異常と判定されるプロセッサ11にデータ処理の停止を指示する異常検出回路を構成する。
The verification circuit 14 and the
判定回路15AはA系プロセッサ11Aのデータ処理が正常に行われたか否かを判定し、判定結果に応じて、再起動または自己診断処理をA系プロセッサ11Aに指示する。判定回路15BはB系プロセッサ11Bのデータ処理が正常に行われたか否かを判定し、判定結果に応じて、再起動または自己診断処理をB系プロセッサ11Bに指示する。判定回路15CはC系プロセッサ11Cのデータ処理が正常に行われたか否かを判定し、判定結果に応じて、再起動または自己診断処理をC系プロセッサ11Cに指示する。
The
3個の判定回路15は共通の構成を備える。図3は3個の判定回路15に共通する構成を示した図である。判定回路15は、まず、2個の照合回路14の各々から出力される照合結果フラグを入力値として受け取り、それらの入力値の論理和を判定結果フラグとして出力するOR回路151を備える。
The three
例えば、判定回路15AのOR回路151は、照合回路14ABから出力される照合結果フラグと、照合回路14CAから出力される照合結果フラグを入力値として受け取り、これらの入力値の論理和を判定結果フラグとして出力する。従って、照合回路14ABから出力される照合結果フラグと、照合回路14CAから出力される照合結果フラグの少なくとも1つが「1」であれば、判定回路15AのOR回路151が出力する判定結果フラグは「1」となる。
For example, the
照合回路14ABから出力される照合結果フラグが「1」であれば、既述のように、A系プロセッサ11AとB系プロセッサ11Bの両方が正常なデータ処理を行っていることになる。また、照合回路14CAから出力される照合結果フラグが「1」であれば、既述のように、A系プロセッサ11AとC系プロセッサ11Cの両方が正常なデータ処理を行っていることになる。従って、照合回路14CAから出力される照合結果フラグが「1」であれば、A系プロセッサ11Aが正常なデータ処理を行っていることになる。
If the collation result flag output from the collation circuit 14AB is “1”, as described above, both the
一方、照合回路14ABから出力される照合結果フラグと、照合回路14CAから出力される照合結果フラグがいずれも「0」であれば、判定回路15AのOR回路151が出力する判定結果フラグは「0」となる。照合回路14ABから出力される照合結果フラグと、照合回路14CAから出力される照合結果フラグがいずれも「0」である場合とは、以下のいずれかの場合である。
B系プロセッサ11Bが異常なデータ処理を行った場合。
B系プロセッサ11Bは正常なデータ処理を行ったが、A系プロセッサ11AとC系プロセッサ11Cが共に異常なデータ処理を行った場合。
On the other hand, if the collation result flag output from the collation circuit 14AB and the collation result flag output from the collation circuit 14CA are both “0”, the determination result flag output from the
When the B-
The
2個のプロセッサ11が同時に異常なデータ処理を行う可能性は、1つのプロセッサ11が異常なデータ処理を行う可能性と比べると著しく低い。従って、照合回路14CAから出力される照合結果フラグがいずれも「0」である場合、すなわち、判定回路15AのOR回路151が出力する判定結果フラグが「0」である場合、B系プロセッサ11Bが異常なデータ処理を行ったとみなしてよい。
The possibility that two processors 11 simultaneously perform abnormal data processing is significantly lower than the possibility that one processor 11 performs abnormal data processing. Therefore, when all the collation result flags output from the collation circuit 14CA are “0”, that is, when the determination result flag output from the
上記のような理由で、本実施形態においては、OR回路151が出力する判定結果フラグが「0」である場合、このOR回路151を備える判定回路15に対応するプロセッサ11が異常なデータ処理を行ったと判定される。
For the reasons described above, in this embodiment, when the determination result flag output from the
判定回路15は、OR回路151に加え、OR回路151が判定結果フラグ「0」を出力した回数をカウントする異常回数カウンタ152と、異常回数カウンタ152のカウント結果が所定の閾値TRに達したときにプロセッサ11に再起動を指示する再起動指示回路153と、再起動指示回路153により再起動の指示が行われた回数をカウントする再起動カウンタ154と、再起動カウンタ154のカウント結果が所定の閾値TDに達したときにプロセッサ11に自己診断処理を指示する診断指示回路155を備える。
Judging
再起動指示回路153は、各フレームにおいて、再起動カウンタ154のカウンタ結果が閾値TDに達しておらず、かつ、異常回数カウンタ152のカウンタ結果が閾値TRに達した場合、プロセッサ11を再起動させるとともに、異常回数カウンタ152のカウンタ結果を「0」にリセットする。
Restart
診断指示回路155は、各フレームにおいて、再起動カウンタ154のカウンタ結果が閾値TDに達した場合、プロセッサ11に自己診断処理を行わせるとともに、異常回数カウンタ152および再起動カウンタ154のカウンタ結果を「0」にリセットする。
自己診断処理とは、プロセッサ11が所定のプログラム(以下、「自己診断プログラム」という)に従いテスト用のデータ処理を行い、テスト用のデータ処理の処理結果を正しい処理結果と照合することで、自プロセッサが正常であるか否かを診断する処理である。プロセッサ11は、対応する判定回路15からの指示に従い自己診断処理を行い、自プロセッサが正常であると診断した場合、自己診断プログラムに従い、自プロセッサの再起動を行う。再起動したプロセッサ11は、後述する手順に従い、他プロセッサが行っているデータ処理と同様の処理を再開する。一方、プロセッサ11は、自プロセッサが異常であると診断した場合、自己診断プログラムに従い、多重化データ処理装置1の再起動が行われるまで自プロセッサの動作を停止する。
In the self-diagnosis process, the processor 11 performs test data processing according to a predetermined program (hereinafter referred to as “self-diagnostic program”), and collates the processing result of the test data processing with the correct processing result. This is a process of diagnosing whether or not the processor is normal. The processor 11 performs self-diagnosis processing according to an instruction from the
図1に戻り、多重化データ処理装置1の構成の説明を続ける。多重化データ処理装置1は、各フレームにおいて3個のプロセッサ11の各々により生成される処理結果データのうち1つ選択し、選択した処理結果データを処理結果利用装置9に出力する選択回路16を備える。
Returning to FIG. 1, the description of the configuration of the multiplexed
選択回路16は、3個のプロセッサ11の各々から処理結果データを受け取る。なお、図1においては、図が複雑とならないように、3個のプロセッサ11の各々から選択回路16に処理結果データを送信するために用いられる伝送路は図示が略されている。
The
また、選択回路16は、3個の照合回路14の各々から出力される照合結果フラグを受け取り、受け取った照合結果フラグに基づき正常なデータ処理を行ったプロセッサ11を特定する。選択回路16は正常なデータ処理を行ったプロセッサ11から受け取った処理結果データの中から、所定の規則(例えば、A系プロセッサ11A、B系プロセッサ11B、C系プロセッサ11Cの順に優先的に選択する、という規則等)に従い、いずれかの処理結果データを選択し、選択した処理結果データを処理結果利用装置9に出力する。以上が多重化データ処理装置1の構成の説明である。
Further, the
続いて、プロセッサ11の処理を説明する。図4はプロセッサ11の処理のフローを示した図である。ユーザが多重化データ処理装置1の電源を投入するか、もしくは再起動のための所定の操作を多重化データ処理装置1に対し行うと、3個のプロセッサ11の各々はプロセッサ11が所定の立ち上げ処理を行う(ステップS101)。ステップS101において、プロセッサ11の各々は、各種データの初期化や他プロセッサとの同期の確立等を行う。
Subsequently, processing of the processor 11 will be described. FIG. 4 is a diagram showing a processing flow of the processor 11. When the user turns on the multiplexed
続いて、プロセッサ11の各々は、第1処理に伴う処理(ステップS102−1)、第2処理に伴う処理(ステップS102−2)、第3処理に伴う処理(ステップS102−3)、・・・、第m処理に伴う処理(ステップS102−m)、を繰り返し実行する。以下、ステップS102−1〜S102−mを「ステップS102」と総称する。なお、ステップS102は、例えば第1フレームにステップS102−1が行われ、第2フレームにステップS102−2が行われる、という具合に、フレーム毎に順次実行される。 Subsequently, each of the processors 11 performs a process associated with the first process (step S102-1), a process associated with the second process (step S102-2), a process associated with the third process (step S102-3),. The process associated with the m-th process (step S102-m) is repeatedly executed. Hereinafter, steps S102-1 to S102-m are collectively referred to as “step S102”. Note that step S102 is sequentially executed for each frame, for example, step S102-1 is performed on the first frame and step S102-2 is performed on the second frame.
図5はステップS102−i(ただし、iは1≦i≦mである任意の自然数)においてプロセッサ11が行う処理、すなわち、第i処理に伴いプロセッサ11が行う処理のフローを示した図である。プロセッサ11はまず、他プロセッサとの間でスタートアップ信号の送受信を行う(ステップS201)。続いて、プロセッサ11は、他プロセッサとの間で第i処理を識別する処理識別データの送受信を行う(ステップS202)。続いて、プロセッサ11は第i処理を行う(ステップS203)。 FIG. 5 is a diagram showing a flow of processing performed by the processor 11 in step S102-i (where i is an arbitrary natural number satisfying 1 ≦ i ≦ m), that is, processing performed by the processor 11 in accordance with the i-th processing. . The processor 11 first transmits / receives a startup signal to / from another processor (step S201). Subsequently, the processor 11 performs transmission / reception of process identification data for identifying the i-th process with another processor (step S202). Subsequently, the processor 11 performs the i-th process (step S203).
続いて、プロセッサ11は他プロセッサとの間で第i処理の処理結果データを送受信するとともに、選択回路16に処理結果データを送信する(ステップS204)。続いて、プロセッサ11は自プロセッサが生成した処理結果データと他プロセッサから受信した処理結果データを照合する(ステップS205)。続いて、プロセッサ11はステップS205における照合の結果を示す照合結果フラグを照合回路14に出力する(ステップS206)。 Subsequently, the processor 11 transmits / receives the processing result data of the i-th process to / from another processor and transmits the processing result data to the selection circuit 16 (step S204). Subsequently, the processor 11 collates the processing result data generated by the processor with the processing result data received from another processor (step S205). Subsequently, the processor 11 outputs a collation result flag indicating the collation result in step S205 to the collation circuit 14 (step S206).
照合回路14はステップS206においてプロセッサ11から出力される照合結果フラグの論理積を示す照合結果フラグを判定回路15と選択回路16に出力する。判定回路15は照合回路14から入力される照合結果フラグに基づきプロセッサ11が行ったデータ処理が正常であったか否かを判定し、異常なデータ処理が行われた回数に基づきプロセッサ11の再起動または自己診断処理の要否を判定し、必要に応じてプロセッサ11に再起動または自己診断処理を行わせる。選択回路16は照合回路14から入力される照合結果フラグに基づき正常なデータ処理を行ったプロセッサ11を特定し、特定したプロセッサ11から受信した処理結果データの中から所定の規則に従い選択した処理結果データを処理結果利用装置9に出力する。その結果、処理結果利用装置9には多重化データ処理装置1から正常な処理結果データが提供されることになる。
The collation circuit 14 outputs a collation result flag indicating the logical product of the collation result flags output from the processor 11 to the
図4に戻り、プロセッサ11が行う処理のフローの説明を続ける。プロセッサ11は、異常なデータ処理を繰り返した場合、判定回路15から再起動または自己診断処理の指示を受ける。プロセッサ11は、再起動の指示を受けた場合、または自己診断処理の指示を受けて自己診断処理を行い、自プロセッサが正常であると診断した場合、再起動する。再起動したプロセッサ11は、所定の立ち上げ処理を行う(ステップS301)。ステップS301において、プロセッサ11は各種データの初期化等を行う。
Returning to FIG. 4, the description of the flow of processing performed by the processor 11 will be continued. When abnormal data processing is repeated, the processor 11 receives a restart or self-diagnosis processing instruction from the
続いて、プロセッサ11は2個の他プロセッサの各々からスタートアップ信号を受信する(ステップS302)。続いて、プロセッサ11は2個の他プロセッサの各々から処理識別データを受信する(ステップS303)。続いて、プロセッサ11はステップS303において受信した2個の処理識別データを照合する(ステップS304)。ステップS304の照合が失敗した場合(ステップS304;No)、プロセッサ11は次のフレームまで待機し、次のフレームにおいてステップ302〜S304の処理を繰り返す。 Subsequently, the processor 11 receives a startup signal from each of the two other processors (step S302). Subsequently, the processor 11 receives processing identification data from each of the two other processors (step S303). Subsequently, the processor 11 collates the two process identification data received in step S303 (step S304). When the collation in step S304 fails (step S304; No), the processor 11 stands by until the next frame, and repeats the processes in steps 302 to S304 in the next frame.
ステップS304の照合が成功した場合(ステップS304;Yes)、プロセッサ11はステップS303において受信した処理識別データに基づき、自プロセッサのデータ処理の再開時にいずれのデータ処理を行うべきかを特定する(ステップS305)。その後、プロセッサ11はステップS302において受信したスタートアップ信号に基づき特定される次のフレームの開始のタイミングで、ステップS305において特定したデータ処理を開始する(ステップS102)。 When the collation in step S304 is successful (step S304; Yes), the processor 11 specifies which data processing should be performed when the data processing of the own processor is resumed based on the processing identification data received in step S303 (step S304). S305). Thereafter, the processor 11 starts the data processing specified in step S305 at the start timing of the next frame specified based on the startup signal received in step S302 (step S102).
例えば、ステップS303において受信した処理識別データが第j処理(ただし、jは1≦j≦m−1である任意の自然数)を示す場合、プロセッサ11はステップS305において、第(j+1)処理を再開時に実行すべき処理として特定する。また、ステップS303において受信した処理識別データが第m処理を示す場合、プロセッサ11はステップS305において、第1処理を再開時に実行すべき処理として特定する。 For example, when the process identification data received in step S303 indicates the j-th process (where j is an arbitrary natural number satisfying 1 ≦ j ≦ m−1), the processor 11 resumes the (j + 1) -th process in step S305. It is specified as a process to be executed at times. If the process identification data received in step S303 indicates the m-th process, the processor 11 specifies the first process as a process to be executed at the time of restart in step S305.
続いて、プロセッサ11はステップS302におけるスタートアップ信号の受信タイミングから1フレームだけ後のタイミングにスタートアップ信号の送受信(ステップS201)を行い、その後、ステップS305において特定したデータ処理に関するステップS202〜S206を行う。その後、プロセッサ11はフレームに応じたステップS201を繰り返す。これにより、多重化データ処理装置1が半故障状態から正常な状態に復旧する。
Subsequently, the processor 11 transmits / receives the startup signal (step S201) at a timing one frame after the startup signal reception timing in step S302, and then performs steps S202 to S206 related to the data processing specified in step S305. Thereafter, the processor 11 repeats step S201 according to the frame. As a result, the multiplexed
図6は、C系プロセッサ11Cが再起動に伴いデータ処理を停止し、第kフレームにおいて立ち上げ処理が完了した場合に、3個のプロセッサ11の間でスタートアップ信号と系間情報が伝送されるタイミングを示すタイミングチャートである。この場合、C系プロセッサ11Cは第(k+1)フレームにおいて、A系プロセッサ11AおよびB系プロセッサ11Bからスタートアップ信号を受信し、その後、A系プロセッサ11AおよびB系プロセッサ11Bから処理識別データを受信する。その後、C系プロセッサ11Cは受信した処理識別データが示すデータ処理の次のデータ処理を、再開時に実行すべきデータ処理として特定する。そして、C系プロセッサ11Cは、第(k+2)フレームにおいて、通常の処理を再開する。
In FIG. 6, when the C-
上記のように、多重化データ処理装置1によれば、3個のプロセッサ11のいずれかが異常なデータ処理を行っても、他の2個のプロセッサ11が正常なデータ処理を行う限り、処理結果利用装置9に対する信頼性の高い処理結果データの提供が継続される。そして、異常なデータ処理を行ったプロセッサ11は必要に応じて再起動または自己診断処理を行う。再起動または自己診断処理に伴い、異常なデータ処理を行ったプロセッサ11は一時的にデータ処理を停止するが、その後、データ処理を再開する。データ処理を停止していたプロセッサ11がデータ処理を再開する際、他のプロセッサ11がデータ処理を停止する必要はない。そのため、多重化データ処理装置1は処理結果利用装置9への処理結果データの提供を停止することなく、半故障状態から正常な状態へ復旧することができる。
As described above, according to the multiplexed
[変形例]
上述した実施形態は様々に変形することができる。以下にそれらの変形の例を示す。なお、上述した実施形態および以下に示す変形例は適宜組合わされてもよい。
[Modification]
The embodiment described above can be variously modified. Examples of these modifications are shown below. Note that the above-described embodiment and the modifications shown below may be combined as appropriate.
(1)上述した実施形態において、多重化データ処理装置1は3個のプロセッサ11を備える三重化データ処理装置である。多重化データ処理装置1が備えるプロセッサ11の数は3個に限られず、4個以上であってもよい。
(1) In the above-described embodiment, the multiplexed
例えば、多重化データ処理装置1がA系プロセッサ11A、B系プロセッサ11BおよびC系プロセッサ11Cに加え、D系プロセッサ11Dを備える四重化データ処理装置として構成されてもよい。この場合、多重化データ処理装置1は6つの照合回路14(照合回路14AB、照合回路14BC、照合回路14CD、照合回路14DA、照合回路14CAおよび照合回路14BC)を備え、4個のプロセッサ11の各々に応じた4個の判定回路15(判定回路15A、判定回路15B、判定回路15Cおよび判定回路15D)を備える。
For example, the multiplexed
例えば、A系プロセッサ11Aに関しては、3個の照合回路14(照合回路14AB、照合回路14CAおよび照合回路14DA)のいずれかが照合結果フラグ「1」を出力すれば、正常なデータ処理を行ったことが確認される。他のプロセッサ11に関しても同様である。
For example, regarding the
(2)上述した実施形態において、多重化データ処理装置1が備える複数のプロセッサ11の各々の役割は同等であり、また、複数のプロセッサ11の間の関係も同等である。これに代えて、多重化データ処理装置が主従関係を持つプロセッサ11やグループ化されたプロセッサ11を備える構成が採用されてもよい。
(2) In the above-described embodiment, the roles of the plurality of processors 11 included in the multiplexed
図7は本変形例の一例にかかる多重化データ処理装置2の構成を示した図である。多重化データ処理装置2は、A系マスタプロセッサ11Am、A系スレーブプロセッサ11As、B系マスタプロセッサ11BmおよびB系スレーブプロセッサ11Bs、という4個のプロセッサを備える。A系マスタプロセッサ11AmとA系スレーブプロセッサ11Asは1つの二重化データ処理装置(以下、「A系二重化データ処理装置」という)を構成し、B系マスタプロセッサ11BmとB系スレーブプロセッサ11Bsはもう1つの二重化データ処理装置(以下、「B系二重化データ処理装置」という)を構成する。 FIG. 7 is a diagram showing a configuration of the multiplexed data processing device 2 according to an example of this modification. The multiplexed data processing device 2 includes four processors: an A-system master processor 11Am, an A-system slave processor 11As, a B-system master processor 11Bm, and a B-system slave processor 11Bs. The A-system master processor 11Am and the A-system slave processor 11As constitute one duplex data processing device (hereinafter referred to as “A-system duplex data processing device”), and the B-system master processor 11Bm and the B-system slave processor 11Bs are the other. A duplex data processing apparatus (hereinafter referred to as “B-system duplex data processing apparatus”) is configured.
多重化データ処理装置2は、A系二重化データ処理装置のための照合回路14Aおよび判定回路15Aと、B系二重化データ処理装置のための照合回路14Bおよび判定回路15Bを備える。
The multiplexed data processing device 2 includes a
A系二重化データ処理装置において、A系マスタプロセッサ11AmとA系スレーブプロセッサ11Asはスタートアップ信号を送受信するための伝送路と、系間情報を送受信するための伝送路で接続されている。各フレームにおいて、A系マスタプロセッサ11Amは自プロセッサにより生成した処理結果データと、A系スレーブプロセッサ11Asから受信した処理結果データを照合した結果を示す照合結果フラグを照合回路14Aに出力する。同様に、各フレームにおいて、A系スレーブプロセッサ11Asは自プロセッサにより生成した処理結果データと、A系マスタプロセッサ11Amから受信した処理結果データを照合した結果を示す照合結果フラグを照合回路14Aに出力する。照合回路14Aは、2個のプロセッサから入力される照合結果フラグの論理積を照合結果フラグとして判定回路15Aに出力する。
In the A-system duplex data processing apparatus, the A-system master processor 11Am and the A-system slave processor 11As are connected by a transmission path for transmitting / receiving a startup signal and a transmission path for transmitting / receiving information between systems. In each frame, the A-system master processor 11Am outputs a collation result flag indicating the result of collating the processing result data generated by the processor and the processing result data received from the A-system slave processor 11As to the
判定回路15Aは照合回路14Aから出力される照合結果フラグが「1」であればA系マスタプロセッサ11AmおよびA系スレーブプロセッサ11Asは正常なデータ処理を行ったと判定する。一方、判定回路15Aは照合回路14Aから出力される照合結果フラグが「0」であればA系マスタプロセッサ11AmおよびA系スレーブプロセッサ11Asのいずれかが異常なデータ処理を行ったと判定し、異常回数をカウントする。判定回路15Aはカウントした異常回数に基づき、A系マスタプロセッサ11AmおよびA系スレーブプロセッサ11Asに対する再起動または自己診断処理を指示する。
If the collation result flag output from the
B系二重化データ処理装置に応じた照合回路14Bおよび判定回路15Bの動作は、A系二重化データ処理装置に応じた照合回路14Aおよび判定回路15Bの動作と同様である。
The operations of the
A系マスタプロセッサ11AmとB系マスタプロセッサ11Bmは、A系二重化データ処理装置とB系二重化データ処理装置がデータ処理の同期を取るためのスタートアップ信号を送受信するための伝送路と、A系二重化データ処理装置とB系二重化データ処理装置の間で系間情報を送受信するための伝送路により接続されている。A系二重化データ処理装置とB系二重化データ処理装置の各々が行う処理のフローは、図4に示したプロセッサ11の各々が行う処理のフローと同様である。 The A-system master processor 11Am and the B-system master processor 11Bm include a transmission path for transmitting and receiving a start-up signal for synchronizing the data processing between the A-system duplex data processing device and the B-system duplex data processing device, and the A-system duplex data. The processing device and the B-system duplex data processing device are connected by a transmission path for transmitting / receiving intersystem information. The flow of processing performed by each of the A-system duplex data processing device and the B-system duplex data processing device is the same as the processing flow performed by each of the processors 11 shown in FIG.
各フレームにおいて、照合回路14Aと照合回路14Bは各々、照合結果フラグを選択回路16に出力する。選択回路16は照合回路14Aと照合回路14Bから入力される照合結果フラグに基づき正常なデータ処理を行った二重化データ処理装置を特定し、特定した二重化データ処理装置により生成された処理結果データの中から所定の規則に従い選択した処理結果データを処理結果利用装置9に出力する。
In each frame, the
上述した多重化データ処理装置2も多重化データ処理装置1と同様に、処理結果利用装置9に対する処理結果データの提供を中断することなく、半故障状態から正常な状態へ復旧することができる。
Similarly to the multiplexed
(3)上述した実施形態において、異常と判定されたプロセッサ11は、異常と判定された回数が閾値TRに達すると再起動し、再起動した回数が閾値TDに達すると自己診断処理を行う。異常と判定された際にプロセッサ11が行う処理の内容は実施形態に例示の内容に限られない。例えば、異常と判定されたプロセッサ11が再起動のみ、もしくは自己診断処理のみを行ってもよい。また、異常と判定されたプロセッサ11が、再起動を伴わずに各種データの初期化を行う等、再起動および自己診断処理のいずれでもない処理を行う構成が採用されてもよい。また、異常と判定されたプロセッサ11が再起動や自己診断処理等の動作を行うトリガとなる条件も、上述した実施形態に例示の条件に限られない。例えば、異常なデータ処理が行われた回数が閾値TDに達するとプロセッサ11が再起動を伴わない自己診断処理を行い、自己診断処理で異常と診断した場合、再起動を行うように構成されてもよい。 (3) In the above embodiment, the processor 11 it is determined that the abnormality, restart the count it is determined that the abnormality reaches the threshold T R, the number of restarts reaches the threshold T D self-diagnostic process Do. The content of the processing performed by the processor 11 when it is determined as abnormal is not limited to the content exemplified in the embodiment. For example, the processor 11 determined to be abnormal may perform only restart or only self-diagnosis processing. Further, a configuration may be employed in which the processor 11 determined to be abnormal performs processing that is neither restart nor self-diagnosis processing, such as initialization of various data without restart. Further, the conditions that serve as a trigger for the processor 11 determined to be abnormal to perform operations such as restart and self-diagnosis processing are not limited to the conditions exemplified in the above-described embodiment. For example, when the number of abnormal data processing has been performed reaches a threshold T D performs self-diagnosis processing by the processor 11 without rebooting, when diagnosed as abnormal self-diagnosis processing is configured to perform a restart May be.
(4)上述した実施形態において、プロセッサ11は判定回路15から再起動の指示を受けると、当該指示に従い自プロセッサを再起動させる。これに代えて、判定回路15が、例えばプロセッサ11に対する電力供給をいったん停止させた後に再開させる等により、強制的にプロセッサ11を再起動させる構成が採用されてもよい。この場合、プロセッサ11が自プロセッサを再起動できない状態となっていても、確実にプロセッサ11の再起動が行われる。
(4) In the above-described embodiment, when the processor 11 receives a restart instruction from the
(5)上述した実施形態において、異常なデータ処理を行ったプロセッサ11は判定回路15の指示に従い再起動等の処理を行う。これに代えて、プロセッサ11が自プロセッサによるデータ処理が正常に行われたか否かを判定し、当該判定の結果に基づき自プロセッサを再起動等させる構成が採用されてもよい。
(5) In the embodiment described above, the processor 11 that has performed abnormal data processing performs processing such as restart in accordance with an instruction from the
(6)上述した実施形態において、第1処理、第2処理、・・・、第m処理の各々は、所定のクロック数により規定される同じ時間長のフレームにおいて行われる。フレームの時間長は固定長に限られず、可変長であってもよい。 (6) In the above-described embodiment, each of the first process, the second process,..., The m-th process is performed in a frame having the same time length defined by a predetermined number of clocks. The time length of the frame is not limited to a fixed length, and may be a variable length.
(7)上述した実施形態において、プロセッサ11は、第1処理、第2処理、・・・、第m処理という一連のデータ処理を繰り返す。プロセッサ11が行うデータ処理は同様の一連のデータ処理を繰り返す必要はない。例えば、プロセッサ11が或るプログラムに従い、先行するデータ処理において生成した処理結果データに応じて後続のデータ処理を決定する構成が採用されてもよい。この場合、データ処理を停止した後、データ処理を再開するプロセッサ11は、データ処理を継続しているプロセッサ11から、現在のフレームで行われるデータ処理を識別する処理識別データに加え、次のフレームで行われるデータ処理の決定に要する先行するデータ処理の処理結果データを系間情報として受信する。データ処理を再開するプロセッサ11は、他のプロセッサ11から受信したこれらのデータに基づき、再開時に実行すべきデータ処理を決定する。 (7) In the above-described embodiment, the processor 11 repeats a series of data processing such as first processing, second processing,..., M-th processing. Data processing performed by the processor 11 need not repeat a series of similar data processing. For example, a configuration in which the processor 11 determines subsequent data processing according to processing result data generated in the preceding data processing according to a certain program may be employed. In this case, after stopping the data processing, the processor 11 that resumes the data processing receives the next frame from the processor 11 that continues the data processing in addition to the processing identification data that identifies the data processing performed in the current frame. The processing result data of the preceding data processing required for the determination of the data processing performed in is received as intersystem information. The processor 11 that resumes data processing determines data processing to be executed at the time of resumption based on these data received from the other processors 11.
(8)上述した実施形態において、各フレームにおける処理識別データの出力のタイミングは、スタートアップ信号の出力のタイミングより後である。従って、スタートアップ信号と処理識別データは交互に出力される。各フレームにおける処理識別データとスタートアップ信号の出力のタイミングの関係はこれに限られず、例えば、スタートアップ信号と処理識別データが同じタイミングで出力されてもよい。 (8) In the embodiment described above, the output timing of the process identification data in each frame is later than the output timing of the startup signal. Accordingly, the start-up signal and the process identification data are output alternately. The relationship between the process identification data and the start-up signal output timing in each frame is not limited to this. For example, the start-up signal and the process identification data may be output at the same timing.
(9)上述した実施形態において、処理識別データは系間情報の一部として処理結果データの送受信に用いられる伝送路により送受信される。これに代えて、処理識別データがスタートアップ信号の送受信に用いられる伝送路により送受信されてもよい。さらに、処理識別データがスタートアップ信号として送受信されてもよい。 (9) In the above-described embodiment, the process identification data is transmitted / received through a transmission path used for transmission / reception of process result data as part of intersystem information. Alternatively, the process identification data may be transmitted / received via a transmission path used for transmission / reception of the startup signal. Furthermore, process identification data may be transmitted and received as a startup signal.
(10)上述した実施形態において、スタートアップ信号の送受信と系間情報の送受信には異なる伝送路が用いられる。これに代えて、スタートアップ信号の送受信と系間情報の送受信に同じ伝送路が用いられてもよい。 (10) In the above-described embodiment, different transmission paths are used for transmission / reception of startup signals and transmission / reception of intersystem information. Instead, the same transmission path may be used for transmission / reception of startup signals and transmission / reception of intersystem information.
(11)データ処理を継続しているプロセッサ11はデータ処理を停止しているプロセッサ11に対しスタートアップ信号および系間情報を送信し続けてもよいし、スタートアップ信号および系間情報の送信を停止してもよい。データ処理を継続しているプロセッサ11がデータ処理を停止しているプロセッサ11に対するスタートアップ信号および系間情報の送信を停止する場合、データ処理を停止していたプロセッサ11がデータ処理を再開可能な状態となった時点で、他のプロセッサ11に対しスタートアップ信号および系間情報の送信の再開を要求する構成が採用されてもよい。 (11) The processor 11 that continues data processing may continue to transmit a startup signal and intersystem information to the processor 11 that has stopped data processing, or it stops transmission of the startup signal and intersystem information. May be. When the processor 11 that continues data processing stops transmission of a startup signal and intersystem information to the processor 11 that stops data processing, the processor 11 that has stopped data processing can resume data processing. At this point, a configuration may be adopted in which the other processor 11 is requested to resume transmission of a startup signal and intersystem information.
1…多重化データ処理装置、2…多重化データ処理装置、9…処理結果利用装置、11…プロセッサ、14…照合回路、15…判定回路、16…選択回路、151…OR回路、152…異常回数カウンタ、153…再起動指示回路、154…再起動カウンタ、155…診断指示回路
DESCRIPTION OF
Claims (5)
前記複数のプロセッサのうち異常と判定されたプロセッサは、前記一連のデータ処理を停止し再開する前に、前記複数のプロセッサのうち前記一連のデータ処理を継続しているプロセッサが行っているデータ処理の識別情報を取得し、当該識別情報に基づき前記一連のデータ処理の再開時に行うデータ処理を特定する
多重化データ処理装置。 A multiplexed data processing apparatus comprising a plurality of three or more processors that perform the same series of data processing,
Data processing performed by a processor that continues the series of data processing among the plurality of processors before the processor judged to be abnormal among the plurality of processors stops and restarts the series of data processing. A multiplexed data processing device that acquires the identification information and identifies data processing to be performed when the series of data processing is resumed based on the identification information.
請求項1に記載の多重化データ処理装置。 The processor that continues the series of data processing among the plurality of processors, and a signal for synchronizing the data processing with the other processors of the plurality of processors and the data processing performed by the own processor. The multiplexed data processing apparatus according to claim 1, wherein the identification information is output simultaneously or alternately.
前記複数のプロセッサのうち、前記複数のプロセッサの各々から出力される前記照合の結果に基づき異常と判定されるプロセッサに前記一連のデータ処理の停止を指示する異常検出回路を備える
請求項1または2に記載の多重化データ処理装置。 Each of the plurality of processors outputs a result of collation between a result of data processing performed by its own processor and a result of data processing performed by another processor of the plurality of processors,
The abnormality detection circuit which instruct | indicates the stop of a series of said data processing to the processor determined to be abnormal based on the result of the said collation output from each of these processors among these processors. 2. A multiplexed data processing device according to 1.
前記複数のプロセッサのうちの2個のプロセッサの組合せの各々に関し、当該組合せの2個のプロセッサの各々から出力される前記照合の結果を照合する照合回路と、
前記複数のプロセッサの各々に関し、当該プロセッサから出力される前記照合の結果を照合の対象とする前記照合回路の前記照合の結果に基づき当該プロセッサを異常と判定する判定回路と
を備える請求項3に記載の多重化データ処理装置。 The abnormality detection circuit is
A collation circuit for collating the result of the collation output from each of the two processors of the combination for each of the combinations of two processors of the plurality of processors;
A determination circuit that determines, for each of the plurality of processors, the processor as abnormal based on the result of the collation of the collation circuit that uses the collation result output from the processor as a target of collation. The multiplexed data processing apparatus as described.
請求項1乃至4のいずれか1項に記載の多重化データ処理装置。 The processor determined to be abnormal among the plurality of processors diagnoses whether or not the processor itself is normal after stopping the series of data processing, and performs the series of data processing when the processor is diagnosed as normal. The multiplexed data processing device according to claim 1, wherein the multiplexed data processing device is restarted.
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