JP2017011767A - Photoelectric conversion device and imaging system - Google Patents
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Abstract
Description
本発明は光電変換装置および撮像システムに関し、特に、画素がアナログデジタル変換部を有するものに関する。 The present invention relates to a photoelectric conversion device and an imaging system, and particularly to a pixel having an analog-digital conversion unit.
画像センサにおいて、画素毎にアナログデジタル変換(以下、AD変換)を行う手段を設ける構成が特許文献1に記載されている。この構成によれば、センサの露光から、信号のAD変換までの動作を全ての画素で一括して行うことができる。
しかしながら、AD変換の解像度をN−bitとすると(Nは自然数)、各画素から常にN個の信号を読み出す必要があるために、フレームレートが律速される。そのため、フレームレートを向上させることが困難であった。 However, when the resolution of AD conversion is N-bit (N is a natural number), it is necessary to always read N signals from each pixel, so that the frame rate is limited. Therefore, it has been difficult to improve the frame rate.
本発明は、上記問題を解決することを目的とする。 The present invention aims to solve the above problems.
上記課題を解決する本発明の一の側面は、複数の画素と制御部とを有する光電変換装置であって、前記複数の画素の各々は、光電変換部と、該光電変換部に基づくデジタル信号を出力するデジタル信号出力部と、を有し、さらに、前記制御部は、前記デジタル信号のビット数を可変とすることを特徴とする光電変換装置である。 One aspect of the present invention for solving the above problems is a photoelectric conversion device having a plurality of pixels and a control unit, wherein each of the plurality of pixels includes a photoelectric conversion unit and a digital signal based on the photoelectric conversion unit. And a digital signal output unit that outputs the signal, and the control unit is configured to change the number of bits of the digital signal.
本発明によれば、信号を読み出す速度が低下することを抑制できる。 ADVANTAGE OF THE INVENTION According to this invention, it can suppress that the speed which reads a signal falls.
(実施例1)
図面を参照しながら、本発明に係る実施例を説明する。
Example 1
Embodiments according to the present invention will be described with reference to the drawings.
図1は、本実施例に係る光電変換装置の構成を示すブロック図である。光電変換装置1は、複数の画素101が行列状に配された画素アレイ100を有する。光電変換装置1はさらに、タイミング生成部200、ラインメモリ300、出力部400、参照信号生成部500、基準電位生成部600、およびカウンタ700を含む。
FIG. 1 is a block diagram illustrating a configuration of a photoelectric conversion apparatus according to the present embodiment. The
画素101は、光電変換部とAD変換部とを含んで成り、デジタル信号を出力する。本実施例において、デジタル信号出力部であるAD変換部は、制御部によって、出力するデジタル信号のビット数を切り替えることができる。
The
タイミング生成部200は、光電変換装置1の動作を制御するための信号を生成するものであり、制御信号供給ライン800を介して、制御信号を供給する。制御信号供給ラインは、図を簡単にするために1本の線で示しているが、複数の信号線を含んでよい。
The
ラインメモリ300は、画素アレイ100の列に対応して設けられ、垂直転送バス900を介して伝達されたデジタル信号を保持する。そして、不図示の列選択回路によって選択されると、保持したデジタル信号を出力する。ラインメモリ300から出力されたデジタル信号は、水平転送バス901を介して出力部400に伝達される。
The
垂直転送バス900ならびに水平転送バス901は、それぞれ1本の信号線で構成されていてもよい。この場合には、画素101およびラインメモリ300は、デジタル信号をシリアル化して出力する。また、垂直転送バス900ならびに水平転送バス901は複数の信号線で構成されてもよい。この場合には、画素101およびラインメモリ300は、デジタル信号の少なくとも一部のビットをパラレルに出力する。画素アレイ100内に配される垂直転送バス900を構成する信号線は、少ない本数であることが好ましい。つまり、垂直転送バス900を構成する信号線の数を、水平転送バス901を構成する信号線の数よりも少なくすることで、水平転送バス901と同等とする場合に比べて、画素アレイ100における光電変換部の面積を大きくすることができる。これにより、光電変換装置の感度や飽和電荷量を向上させることができる。
Each of the
出力部400は、水平転送バス901を介して入力されたデジタル信号をバッファする。出力部400は、このほか、図2に示すように、同期用のクロック信号LVCLKとともに、デジタル信号DATAを差動信号として出力するLVDS(Low Voltage Differential Signaling)構成としてもよい。図2は、図1における出力部400を置換する出力部400’の構成を示すものである。クロック信号LVCLKは、例えば外部から与えられるクロック信号を、出力部400の内部で分周や逓倍することにより生成してもよい。
The
次に、光電変換装置1の動作タイミングを説明する。
Next, the operation timing of the
図3(a)は、光電変換装置1の全体的な動作タイミングを説明するための図である。Line1、Line2、・・・、LineMは、画素アレイ100の1行目、2行目、・・・、M行目(Mは自然数)を意味している。
FIG. 3A is a diagram for explaining the overall operation timing of the
図3(a)において、各行の読み出し動作は垂直転送期間Vertical Readと水平転送期間Horizontal Readとを含む。垂直転送期間VerticalReadでは、画素101からデジタル信号を出力し、ラインメモリ300が当該デジタル信号を保持する動作が行われる。一方、水平転送期間Horizontal Readでは、ラインメモリ300から出力された信号を出力部400から出力する動作が行われる。
In FIG. 3A, the read operation for each row includes a vertical transfer period Vertical Read and a horizontal transfer period Horizon Read. In the vertical transfer period VerticalRead, a digital signal is output from the
図3(b)は、垂直転送期間Vertical Readにおける動作を示す図である。画素101から出力されるデジタル信号DATAを12ビットのシリアル信号として最上位ビット(Most Significant Bit)から最下位ビット(Least Significant Bit)に向かって順にD(11)、D(10)、・・・、D(0)としている。デジタル信号DATAは、タイミング生成部200が生成するクロック信号PREADの立ち上がりに同期して、順次出力する。
FIG. 3B is a diagram illustrating an operation in the vertical transfer period Vertical Read. The digital signal DATA output from the
図3(c)は、図3(b)で示した垂直転送期間Vertical Readに引き続いて行われる水平転送期間Horizontal Readの動作を示す図である。図2で示した出力部400の構成を用いて、2ビットのパラレル出力とした場合の動作例を示している。一方の出力ポートDATA1からは上位6ビットの信号を順次出力し、他方の出力ポートDATA0から下位6ビットの信号を順次出力する。ここでは、出力部400が、クロック信号LVCLKを2逓倍した信号を内部で生成し、これに同期してデジタル信号を出力させる場合を例示している。
FIG. 3C is a diagram illustrating the operation of the horizontal transfer period Horizon Read performed subsequent to the vertical transfer period Vertical Read illustrated in FIG. An example of operation in the case of 2-bit parallel output using the configuration of the
図3(d)は、垂直転送期間Vertical Readにおける動作を示す別の図である。ここでは、画素101から出力されるデジタル信号DATAが4ビットであるとしている。
FIG. 3D is another diagram illustrating the operation in the vertical transfer period Vertical Read. Here, the digital signal DATA output from the
また、図3(e)は、図3(d)で示した垂直転送期間Vertical Readに引き続いて行われる水平転送期間Horizontal Readの動作を示す図である。図2で示した出力部400の構成を用いて、2ビットのパラレル出力とした場合の動作例を示している。一方の出力ポートDATA1からは上位2ビットの信号を順次出力し、他方の出力ポートDATA0から下位2ビットの信号を順次出力する。
FIG. 3E is a diagram illustrating the operation of the horizontal transfer period Horizon Read performed subsequent to the vertical transfer period Vertical Read illustrated in FIG. An example of operation in the case of 2-bit parallel output using the configuration of the
次に、画素101の構成例を説明する。図4は、本実施例における画素101の構成を示す図である。
Next, a configuration example of the
画素101は、光電変換部PD、トランジスタTX、SF、RES、C0R容量C0、コンパレータ102、ラッチ信号生成部103、および画素内メモリ104を含む。画素101はAD変換部を有し、AD変換部は少なくともコンパレータ102を含むものとする。本実施例では、さらに、ラッチ信号生成部103および画素内メモリ104を含んで成る。
The
光電変換部PDは、入射光量に応じて電荷を生成および蓄積する。トランジスタTXの導通を制御する信号PTXがアクティブになると、光電変換部PDに蓄積された電荷が、トランジスタSFの制御電極のノードに転送される。このノードを以下では浮遊拡散部(Floating Diffusion Portion;FD部)と称する。トランジスタSFは、定電流源Iconstとともにソースフォロワ回路として動作し、その出力は、容量C0を介してコンパレータ102の一方の入力端子に与えられる。トランジスタRESの導通を制御する信号PRESがアクティブになると、FD部の電位が、電源VDDに応じてリセットされる。
The photoelectric conversion unit PD generates and accumulates charges according to the amount of incident light. When the signal PTX for controlling the conduction of the transistor TX becomes active, the charge accumulated in the photoelectric conversion unit PD is transferred to the node of the control electrode of the transistor SF. Hereinafter, this node is referred to as a floating diffusion portion (FD portion). The transistor SF operates as a source follower circuit together with the constant current source Iconst, and its output is given to one input terminal of the
トランジスタC0Rを制御する信号PCRESがアクティブになると、コンパレータ102の一方の端子が基準電位Vrefに応じてリセットされる。
When the signal PCRES for controlling the transistor C0R becomes active, one terminal of the
コンパレータ102は、一方の入力端子の電位と、他方の入力端子に与えられる参照信号Vrampのレベルとの比較を行う。コンパレータ102の両入力端子の電位の大小が逆転すると、コンパレータ102の出力のハイ/ローが逆転する。コンパレータ102の出力が逆転すると、ラッチ信号生成部103はラッチ信号を出力する。
The
画素内メモリ104は、ラッチ信号を受けて、その時刻におけるカウンタ700のカウント値を保持する。さらに、画素内メモリは、不図示の選択信号を受けて、デジタル信号を出力する。
The in-
次に、参照信号生成部500の構成例を説明する。図5は、本実施例における参照信号生成部500の構成例を示す図である。
Next, a configuration example of the reference
参照信号生成部500は、カレントミラーCM、トランジスタM2、M3、容量Ci、積分部INTとを含む。
The reference
カレントミラーCMは、抵抗R、トランジスタM1、M5、M6、およびN1を含む。抵抗RとトランジスタM1とは、電源電圧VDDと接地電圧GNDとの間に直列に接続され、トランジスタM1の制御電極は、抵抗RとトランジスタM1の主電極との共通接点に接続される。トランジスタN1の一方の主電極は、接地電圧GNDに接続され、他方の主電極は、トランジスタM5の一方の主電極および制御電極に接続される。また、トランジスタN1の制御電極は、トランジスタM1の制御電極と接続される。トランジスタM5の他方の主電極は、電源電圧VDDと接続され、制御電極は、トランジスタM6の制御電極とも接続される。トランジスタM6の一方の主電極は、トランジスタM2およびM3の共通接点に接続される。 Current mirror CM includes a resistor R and transistors M1, M5, M6, and N1. The resistor R and the transistor M1 are connected in series between the power supply voltage VDD and the ground voltage GND, and the control electrode of the transistor M1 is connected to a common contact point between the resistor R and the main electrode of the transistor M1. One main electrode of the transistor N1 is connected to the ground voltage GND, and the other main electrode is connected to one main electrode and the control electrode of the transistor M5. The control electrode of the transistor N1 is connected to the control electrode of the transistor M1. The other main electrode of the transistor M5 is connected to the power supply voltage VDD, and the control electrode is also connected to the control electrode of the transistor M6. One main electrode of the transistor M6 is connected to a common contact of the transistors M2 and M3.
積分部INTは、差動増幅器Ampと帰還容量Cfとで構成される積分回路を含み、帰還容量CfをリセットするためのトランジスタM4をさらに含む。 The integration unit INT includes an integration circuit including a differential amplifier Amp and a feedback capacitor Cf, and further includes a transistor M4 for resetting the feedback capacitor Cf.
カレントミラーCMと積分部INTとは、トランジスタM3と容量Ciとを介して接続される。また、トランジスタM3は、トランジスタM2の動作を制御する信号と逆相の信号で制御される。 The current mirror CM and the integration unit INT are connected via a transistor M3 and a capacitor Ci. The transistor M3 is controlled by a signal having a phase opposite to that of the signal for controlling the operation of the transistor M2.
次に、画素でデジタル信号を生成する動作を説明する。図6は、本実施例に係る画素101の動作を説明するタイミング図である。図4および図5における各トランジスタは、与えられる制御信号がHレベルになると、導通するものとする。また、図6において、コンパレータ102の一方の入力端子の電位をcomparator inputとして実線で、参照信号生成部の出力をVrampとして一点鎖線で、analog signalに示している。また、ラッチ信号生成部103が出力するラッチ信号をlatch pulseとして示し、カウンタ700のカウント値をcounterとして示している。
Next, an operation for generating a digital signal by a pixel will be described. FIG. 6 is a timing chart for explaining the operation of the
時刻t0に、信号PRESおよびPTXがHレベルになり、トランジスタTXおよびRESが導通する。これにより、光電変換部PDに蓄積された電荷が、FD部を介して電源VDDに排出される。トランジスタSFと定電流源Iconstとで構成するソースフォロワ回路の出力は、電源VDDに応じた出力となる。 At time t0, the signals PRES and PTX become H level, and the transistors TX and RES are turned on. Thereby, the electric charge accumulated in the photoelectric conversion unit PD is discharged to the power supply VDD through the FD unit. The output of the source follower circuit composed of the transistor SF and the constant current source Iconst is an output corresponding to the power supply VDD.
時刻t0においては、信号PRSTがLレベルであるため、トランジスタM3が非導通、トランジスタM2が導通である。 At time t0, since the signal PRST is at the L level, the transistor M3 is non-conductive and the transistor M2 is conductive.
時刻t0に、信号PCRESもまたHレベルになり、トランジスタC0Rが導通する。これにより、コンパレータ102の一方の入力端子がリセットされる。
At time t0, the signal PCRES also becomes H level, and the transistor C0R is turned on. As a result, one input terminal of the
時刻t0に、信号PRRESもまたHレベルになり、トランジスタM4が導通する。これにより、参照信号生成部の帰還容量Cfがリセットされる。 At time t0, the signal PRRES also becomes H level, and the transistor M4 is turned on. As a result, the feedback capacitor Cf of the reference signal generator is reset.
時刻t1に信号PRESおよびPTXがLレベルになり、トランジスタTXおよびRESが非導通となる。光電変換部PDは、浮遊拡散部から電気的に遮断され、電荷を蓄積できる状態となる。 At time t1, signals PRES and PTX become L level, and transistors TX and RES are turned off. The photoelectric conversion part PD is electrically cut off from the floating diffusion part, and can be charged.
時刻t2に信号PCRESがLレベルになると、トランジスタC0Rが非導通となる。これにより、容量C0には、FD部をリセットしたことによる電位と基準電位Vrefとの電位差が保持される。 When the signal PCRES becomes L level at time t2, the transistor C0R becomes non-conductive. Thereby, the potential difference between the potential resulting from the resetting of the FD portion and the reference potential Vref is held in the capacitor C0.
時刻t2に、信号PRRESもまたLレベルになり、トランジスタM4が非導通となる。これにより帰還容量Cfのリセットが終了する。 At time t2, the signal PRRES also becomes L level, and the transistor M4 is turned off. This completes the resetting of the feedback capacitor Cf.
時刻t3に信号PTXがHレベルになると、光電変換部に蓄積された電荷がFD部に転送される。これにより、ソースフォロワ回路の出力が変化する。この出力の変化分をSとすると、コンパレータ102の一方の入力端子の電位はVref−Sとなる。なお、時刻t1から、時刻t3にHレベルになる信号PTXがLレベルになるまでの期間が蓄積期間となる。
When the signal PTX becomes H level at time t3, the charge accumulated in the photoelectric conversion unit is transferred to the FD unit. As a result, the output of the source follower circuit changes. When the change in output is S, the potential of one input terminal of the
時刻t4に、信号PRSTがHレベルになることで、トランジスタM3が導通し、トランジスタM2が非導通となる。これにより、カレントミラーCMと容量Ciとの経路が導通するので、カレントミラーCMで供給する電流量に応じて、積分回路の出力RAMPが漸減する。 At time t4, the signal PRST becomes H level, whereby the transistor M3 is turned on and the transistor M2 is turned off. As a result, the path between the current mirror CM and the capacitor Ci becomes conductive, and the output RAMP of the integration circuit gradually decreases in accordance with the amount of current supplied by the current mirror CM.
また、トランジスタM2およびM3の動作に同期して、カウンタ700がカウント動作を開始する。
Further, the
時刻t5に、comparator inputとVrampとの大小関係が逆転すると、ラッチ信号生成部が、Hレベルのラッチ信号を出力する。これを受けて、画素内メモリ104は、この時点におけるカウント値を保持する。
When the magnitude relationship between comparator input and Vramp is reversed at time t5, the latch signal generation unit outputs an H level latch signal. In response to this, the
時刻t6に信号PRSTがLレベルになると、参照信号Vrampの漸減が停止し、AD変換期間が終了する。 When the signal PRST becomes L level at time t6, the gradual decrease of the reference signal Vramp stops and the AD conversion period ends.
ここで、画素101が出力するデジタル信号のビット数をどのように切り替えるかを説明する。1つの手法としては、AD変換の解像度を切り替えることがある。具体的には、図6において、カウンタ700のカウント動作を制御するクロック信号の周波数を下げることで、カウント動作の速度を遅くする。これにより、時刻t4からt6までにカウント値が取り得る範囲を狭めることができる。また、別の手法としては、画素内メモリ104に保持されたカウント値のうち、上位のビットだけを垂直転送期間Vertical Readに転送することもできる。上記のビット数の切り替えは、不図示の制御部によって行われる。
Here, how to change the number of bits of the digital signal output from the
次に、画素101が出力するビット数を切り替える動作について説明する。図7は、本実施例に係る動作を説明するフローチャートである。
Next, an operation for switching the number of bits output from the
ステップS1においては、光電変換装置1は、画素101が出力するビット数を少なくした第1の動作モードで動作する。第1の動作モードでは、出力するビット数が少ないために、得られる画像は低階調となるが、データ量が少ないので、フレームレートを高くすることができる。
In step S1, the
ステップS2に進み、不図示のイベント検知部がイベントの発生の有無を検出する。ここで、イベントとは、撮影シーン内に動体、人体、顔などが検知されることや、あらかじめデータベースに登録された形状と一致する形状の物体が検知されること、また、あらかじめ設定された値以上の光量が検知されることを含む。 In step S2, an event detection unit (not shown) detects whether an event has occurred. Here, an event means that a moving object, a human body, a face, etc. are detected in a shooting scene, an object having a shape that matches the shape registered in the database in advance, or a preset value. It includes that the above light quantity is detected.
ステップS2において、イベントの発生が検知されない場合(No)には、ステップS1に戻って低階調画像撮影が行われる。一方、ステップS2においてイベントの発生が検知された場合(Yes)には、ステップS3に進む。 In step S2, when the occurrence of an event is not detected (No), the process returns to step S1 and low gradation image shooting is performed. On the other hand, if the occurrence of an event is detected in step S2 (Yes), the process proceeds to step S3.
ステップS3においては、光電変換装置1は、ステップS1で画素101が出力するビット数よりも、多いビット数のデジタル信号を画素101から出力する、第2の動作モードで動作する。ステップS3で取得される画像は高階調となるが、データ量が多いので、フレームレートは第1の動作モードよりも低くなる。
In step S3, the
図7に示した動作は、例えば監視カメラにおいて、通常は第1の動作モードで、高いフレームレートで低階調の画像を取得し、撮影シーン内でイベントが検知された場合に第2の動作モードに移行して、高階調の画像を取得するという用途が考えられる。また、デジタルカメラにおいて、撮影シーン内に人の顔が検出されるまでは第1の動作モードで動画像を取得し、人の顔が検出されたことを受けて、第2の動作モードで高階調の静止画像を取得するという用途も考えられる。 The operation shown in FIG. 7 is the second operation when, for example, in the surveillance camera, a low gradation image is acquired at a high frame rate in the first operation mode, and an event is detected in the shooting scene. The use of shifting to the mode and acquiring a high gradation image can be considered. Also, in the digital camera, a moving image is acquired in the first operation mode until a human face is detected in the shooting scene, and in response to the detection of the human face, a higher-order image is acquired in the second operation mode. Another possible use is to obtain a toned still image.
以上で説明したように、本実施例によれば、画素101が出力するデジタル信号のビット数を可変とすることで、用途に応じて、高速な読み出しを行うことができる。
As described above, according to the present embodiment, by changing the number of bits of the digital signal output from the
(実施例2)
本発明に係る別の実施例を説明する。
(Example 2)
Another embodiment according to the present invention will be described.
図8は、本実施例に係る光電変換装置1’の構成を示すブロック図である。図1に示した光電変換装置1と共通する要素には同じ符号を付している。光電変換装置1は、画素から出力するデジタル信号を2値出力とすることができる。光電変換装置1’は、閾値電圧生成部1000を備える。
FIG. 8 is a block diagram illustrating a configuration of the
図9は、本実施例に係る画素101’の構成を示す図である。画素101との相違点は、コンパレータ102の入力端子に、トランジスタM5とM6とが並列に接続された点である。また、コンパレータ102の出力端子が、ラッチ信号生成部103と画素内メモリ104の入力とに選択的に接続される構成を有する点でも相違する。
FIG. 9 is a diagram illustrating the configuration of the
トランジスタM5が、制御信号PSELによって導通すると、コンパレータ102の入力端子に、参照信号Vrampが供給される。一方、トランジスタM5が、制御信号/PSELによって導通すると、コンパレータ102の入力端子に、閾値電圧生成部1000から供給される閾値電圧Vthresが与えられる。制御信号PSELと/PSELとは、互いに逆相の信号である。
When the transistor M5 is turned on by the control signal PSEL, the reference signal Vramp is supplied to the input terminal of the
制御信号PSELがHレベルである場合には、コンパレータ102の出力はラッチ信号生成部103に導かれ、図6で示した動作が行われる。
When the control signal PSEL is at the H level, the output of the
一方、制御信号PSELがLレベルである場合の動作を説明する。この場合には、コンパレータ102の出力は、ラッチ信号生成部103ではなく、画素内メモリ104に導かれる。より具体的には、画素内メモリ104が持つ複数ビットのメモリのうちのいずれかのビットのメモリに接続される。したがって、図6に示した動作において、時刻t4からt6の期間に相当する期間では、コンパレータ102の出力がHかLかの2値となり、これが画素内メモリ104に保持される。なお、閾値電圧Vthresは固定値であって、外部からその値を可変できる。
On the other hand, the operation when the control signal PSEL is at the L level will be described. In this case, the output of the
本実施例によれば、画素101’から出力されるデジタル信号を2値化することで、撮影シーン内における被写体のエッジ検出を行うことができる。本実施例は、固定の閾値電圧Vthresを用いていることから、図6における時刻t4からt6の時間を短縮することができる。 According to the present embodiment, it is possible to detect the edge of the subject in the shooting scene by binarizing the digital signal output from the pixel 101 '. Since this embodiment uses a fixed threshold voltage Vthres, the time from time t4 to time t6 in FIG. 6 can be shortened.
本実施例においても、画素101が出力するデジタル信号のビット数を可変とすることで、用途に応じて、高速な読み出しを行うことができる。
Also in this embodiment, by changing the number of bits of the digital signal output from the
(実施例3)
本発明に係る、さらに別の実施例を説明する。
(Example 3)
Another embodiment according to the present invention will be described.
図10は、本実施例に係る画素の構成を示す図である。ここでは、互いに隣接する2つの画素1011および1012を抜き出している。2つの画素が隣接する向きは特に指定しない。本実施例では、2つの画素間の差分演算を行える点で、先の実施例とは相違する。
FIG. 10 is a diagram illustrating a configuration of a pixel according to the present embodiment. Here, two
画素1011と1012とは、互いに同じ構成を有するので、画素1011についての説明を行い、画素1012については説明を省略する。画素1011は、図9に示した画素101’に対して、トランジスタTXI、TXS、TXM、SRESおよび、容量CPを含む点で相違する。
Since the
画素1011において、トランジスタSFと定電流源とで構成されるソースフォロワ回路の出力端子が接続されるノードAに対して、トランジスタTXI、TXS、およびTXMが互いに並列に接続される。トランジスタTXIは、ノードAとノードSとの間に接続され、信号PTXIによってその導通が制御される。トランジスタTXMは、ノードAと、画素1012のノードMとの間に接続され、信号PTXMによってその導通が制御される。ノードSとノードMとの間には容量CPが接続され、ノードSには、トランジスタSRESがさらに接続される。つまり、トランジスタTXMを介して2つの画素が接続されている。
In the
次に、本実施例の動作を説明する。 Next, the operation of this embodiment will be described.
まず、信号PTXMをLレベルに維持すると、画素1011と1012とは電気的に遮断されるので、それぞれが独立に動作することができる。この状態では、信号PTXIをHレベルに維持することで、実施例2と同様に動作することができる。
First, when the signal PTXM is maintained at the L level, the
次に、信号PTXMをHレベルにして、画素間での演算を行う場合の動作を説明する。この動作においては、信号PTXIをLレベルに維持する。 Next, an operation when the signal PTXM is set to the H level and calculation between pixels is performed will be described. In this operation, signal PTXI is maintained at the L level.
図11は、本実施例に係る動作を示すタイミング図である。コンパレータ102の入力端子の電位をcomparator input、ノードMおよびSの電位をそれぞれpoint Mおよびpoint Sとして示している。
FIG. 11 is a timing chart showing an operation according to the present embodiment. The potential of the input terminal of the
時刻t0に、信号PRESおよびPTXがHレベルになり、トランジスタTXおよびRESが導通する。これにより、光電変換部PDに蓄積された電荷が、FD部を介して電源VDDに排出される。トランジスタSFと定電流源Iconstとで構成するソースフォロワ回路の出力は、電源VDDに応じた出力となる。 At time t0, the signals PRES and PTX become H level, and the transistors TX and RES are turned on. Thereby, the electric charge accumulated in the photoelectric conversion unit PD is discharged to the power supply VDD through the FD unit. The output of the source follower circuit composed of the transistor SF and the constant current source Iconst is an output corresponding to the power supply VDD.
時刻t0に、信号PSRESがHレベルになることで、ノードSには、トランジスタSRESを介してGND電位が与えられる。 At time t0, the signal PSRES becomes H level, whereby the GND potential is applied to the node S through the transistor SRES.
時刻t1に信号PRESおよびPTXがLレベルになり、トランジスタTXおよびRESが非導通となる。光電変換部PDは、浮遊拡散部から電気的に遮断され、電荷を蓄積できる状態となる。 At time t1, signals PRES and PTX become L level, and transistors TX and RES are turned off. The photoelectric conversion part PD is electrically cut off from the floating diffusion part, and can be charged.
時刻t2に信号PCRESがLレベルになると、トランジスタC0Rが非導通となる。これにより、容量C0には、GND電位と基準電位Vrefとの電位差が保持される。 When the signal PCRES becomes L level at time t2, the transistor C0R becomes non-conductive. Thereby, the potential difference between the GND potential and the reference potential Vref is held in the capacitor C0.
時刻t3に信号PTXがHレベルになると、光電変換部に蓄積された電荷がFD部に転送される。時刻t1から、時刻t3にHレベルになる信号PTXがLレベルになるまでの期間が蓄積期間となる。 When the signal PTX becomes H level at time t3, the charge accumulated in the photoelectric conversion unit is transferred to the FD unit. The period from the time t1 until the signal PTX that becomes H level at the time t3 becomes L level is the accumulation period.
時刻t4に信号PTXMがHレベルになることで、トランジスタTXMが導通する。これにより、画素1011のノードAと画素1012のノードMとが導通する。このとき、画素1012の容量CPには、GND電位と画素1011のSとの電位差が与えられる。
When the signal PTXM becomes H level at time t4, the transistor TXM becomes conductive. As a result, the node A of the
時刻t5に、信号PSRESおよびPTXMがLレベルになることで、トランジスタSRESおよびTXMが非導通となる。これにより、時刻t4に与えられた電位差が、容量CPに保持される。 At time t5, the signals PSRES and PTXM become L level, whereby the transistors SRES and TXM are turned off. Thus, the potential difference given at time t4 is held in the capacitor CP.
時刻t5に、信号PTXSがLレベルになることで、トランジスタTXSがHレベルになる。これにより、画素1012の容量CPは、画素1012のソースフォロワ回路と接続される。容量CPには、GND電位を基準として画素1011に基づく信号が保持されているので、時刻t5の動作により、画素1012のノードSには、画素1011と画素1012の、時刻t5における出力の差分が現れる。この差分を、コンパレータ102によって閾値電圧Vthresと比較することで、画素1011と1012との間の差分を2値化でき、結果としてエッジ検出ができる。言い換えると、2つの画素の間の信号レベルの差であるコントラストが、ある閾値を超えるか否かの判定を行える。なお、画素1011も、ノードMを介して接続された別の画素との間のエッジ検出を行える。
At time t5, the signal PTXS becomes L level, so that the transistor TXS becomes H level. Thereby, the capacitor CP of the
本実施例においても、図7に示したようなシーケンスで光電変換装置を動作させることができる。ステップS1においては、画素間のエッジ検出を行い、イベントが検出されたことを受けて、高階調の画像を取得する。エッジ検出時には2値化しているので、画素から出力されるビット数は1ビットとなる。このため、フレームレートを向上させることが容易になる。 Also in this embodiment, the photoelectric conversion device can be operated in the sequence as shown in FIG. In step S1, edge detection between pixels is performed, and when an event is detected, a high gradation image is acquired. Since binarization is performed at the time of edge detection, the number of bits output from the pixel is 1 bit. For this reason, it becomes easy to improve the frame rate.
本実施例においても、画素1011および1012が出力するデジタル信号のビット数を可変とすることで、用途に応じて、高速な読み出しを行うことができる。
Also in this embodiment, by changing the number of bits of the digital signal output from the
(実施例4)
本発明に係るさらに別の実施例を説明する。
Example 4
Another embodiment according to the present invention will be described.
図12は、本実施例に係る画素の構成を示す図である。ここでは、互いに隣接する2つの画素1011’および1012’を抜き出している。2つの画素が隣接する向きは特に指定しない。本実施例では、実施例3と同様に、2つの画素間の差分演算を行える。実施例3では、アナログ信号で差分演算を行っていたのに対して、本実施例では、デジタル信号で差分演算を行う点で相違する。 FIG. 12 is a diagram illustrating a configuration of a pixel according to the present embodiment. Here, two adjacent pixels 1011 'and 1012' are extracted. The direction in which two pixels are adjacent is not particularly specified. In the present embodiment, as in the third embodiment, a difference calculation between two pixels can be performed. In the third embodiment, the difference calculation is performed using an analog signal, whereas in the present embodiment, the difference calculation is performed using a digital signal.
画素1011’と1012’とは、互いに同じ構成を有するので、画素1011’についての説明を行い、画素1012’については説明を省略する。画素1011’は、図4に示した画素101に対して、デジタル信号出力部がデジタル演算部DPを含む点で相違する。
Since the
画素1011’でデジタル信号を得る動作は、実施例1と同様なので、説明を省略する。 Since the operation for obtaining a digital signal at the pixel 1011 'is the same as that in the first embodiment, the description thereof is omitted.
デジタル演算部DPは、デジタル減算部105、デジタルコンパレータ106およびデジタルセレクタ107を含む。
The digital calculation unit DP includes a
画素1011’が有する画素内メモリ104の出力は、画素1011’のデジタル減算部105、画素1011’のデジタルセレクタ107、および、画素1012’のデジタル減算部105に与えられる。
The output of the in-
画素1012’のデジタル減算部105は、画素1011’および画素1012’の画素内メモリ104から出力されたデジタル信号の差分を出力する。
The
デジタル減算部105から出力された差分は、デジタルコンパレータ106において、基準値Ref Valueと比較され、基準値Ref Valueとの大小関係を2値化して出力する。基準値Ref Valueは固定値として与えられるが、その大きさは、可変である。
The difference output from the
デジタルセレクタ107は、不図示の制御信号によって、デジタルコンパレータ106の出力または画素内メモリ104の出力を選択的に出力する。つまり、デジタルセレクタ107によって、AD変換部が出力するデジタル信号のビット数を可変としている。
The
(実施例5)
次に、本実施形態に係る撮像システムの概略を、図13を用いて説明する。
(Example 5)
Next, an outline of the imaging system according to the present embodiment will be described with reference to FIG.
撮像システム800は、例えば、光学部810、撮像装置1000、映像信号処理回路部830、記録・通信部840、タイミング制御回路部850、システムコントロール回路部860、および再生・表示部870を含む。撮像装置1000は、先述の各実施例で説明した光電変換装置が用いられる。ここでは、図1に示したタイミングジェネレータ106が、撮像装置ではなく、タイミング制御回路部850に含まれる場合を例示している。
The
レンズなどの光学系である光学部は810、被写体からの光を撮像装置1000の、複数の画素が2次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置1000は、タイミング制御回路部850からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
An optical unit 810 that is an optical system such as a lens forms an image of a subject by imaging light from the subject on a pixel array in which a plurality of pixels are two-dimensionally arranged in the
撮像装置1000から出力された信号は、映像信号処理部である映像信号処理回路部830に入力され、映像信号処理回路部830が、プログラムなどによって定められた方法に従って、入力された電気信号に対して処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部840に送られる。記録・通信部840は、画像を形成するための信号を再生・表示部870に送り、再生・表示部870に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部830からの信号を受けて、システムコントロール回路部860とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
A signal output from the
システムコントロール回路部860は、撮像システムの動作を統括的に制御するものであり、光学部810、タイミング制御回路部850、記録・通信部840、および再生・表示部870の駆動を制御する。また、システムコントロール回路部860は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部860は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。このほか、システムコントロール回路部860は、先の実施例における、動作モードの切り替えや実施例4におけるデジタルセレクタの出力の切り替えを行う。
The system
タイミング制御回路部850は、制御部であるシステムコントロール回路部860による制御に基づいて撮像装置1000および映像信号処理回路部830の駆動タイミングを制御する。
The timing
以上で説明した各実施例は、本発明を説明するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。 Each embodiment described above is an example for explaining the present invention, and can be variously changed or combined without departing from the technical idea of the present invention.
(その他)
上記の各実施例は、本発明を説明するための例示的なものに過ぎず、本発明の思想を逸脱しない範囲で構成を変えたり、他の実施例と組み合わせたりすることができる。
(Other)
Each of the above-described embodiments is merely illustrative for explaining the present invention, and the configuration can be changed or combined with other embodiments without departing from the spirit of the present invention.
Claims (3)
前記複数の画素の各々は、
光電変換部と、
該光電変換部に基づくデジタル信号を出力するデジタル信号出力部と、を有し、
さらに、前記制御部は、前記デジタル信号のビット数を可変とすること
を特徴とする光電変換装置。 A photoelectric conversion device having a plurality of pixels and a control unit,
Each of the plurality of pixels is
A photoelectric conversion unit;
A digital signal output unit that outputs a digital signal based on the photoelectric conversion unit,
Further, the control unit makes the number of bits of the digital signal variable.
前記複数の画素に像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、
をさらに備えたこと
を特徴とする撮像システム。 The photoelectric conversion device according to claim 1 or 2,
An optical system for forming an image on the plurality of pixels;
A video signal processing unit that processes the signal output from the photoelectric conversion device to generate image data;
An imaging system characterized by further comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018105485A Division JP6797863B2 (en) | 2018-05-31 | 2018-05-31 | Photoelectric converter and imaging system |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2017011767A true JP2017011767A (en) | 2017-01-12 |
JP2017011767A5 JP2017011767A5 (en) | 2017-02-16 |
JP6351683B2 JP6351683B2 (en) | 2018-07-04 |
Family
ID=57761951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016203763A Active JP6351683B2 (en) | 2016-10-17 | 2016-10-17 | Photoelectric conversion device and imaging system |
Country Status (1)
Country | Link |
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JP (1) | JP6351683B2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008227800A (en) * | 2007-03-12 | 2008-09-25 | Sony Corp | Data processing method, data processor, solid-state imaging apparatus, imaging apparatus, and electronic appliance |
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