JP2017011171A

JP2017011171A - Semiconductor device

Info

Publication number: JP2017011171A
Application number: JP2015126786A
Authority: JP
Inventors: 河野　憲司; Kenji Kono; 憲司河野; 広光田邊; Hiromitsu Tanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2015-06-24
Filing date: 2015-06-24
Publication date: 2017-01-12
Anticipated expiration: 2035-06-24
Also published as: JP6428503B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of promoting improvement in inspection precision.SOLUTION: An IGBT region 12a and an FWD region 12b are alternately formed in an extension direction of a trench 23, and the IGBT region 12a is formed directly under an outer edge part on a protection film 30 side of a plating film 31. Thus, the IGBT region 12a is formed directly under the outer edge part of the plating film 31. In short, when the plating film 31 contracts, the IGBT region 12a is formed directly under a portion at which a displacement amount of the plating film 31 is largest. Thus, whether or not at least a portion where the displacement amount of the plating film 31 is largest bites into a first electrode 29 is precisely determined, for improved detection precision.SELECTED DRAWING: Figure 1

Description

本発明は、絶縁ゲートバイポーラトランジスタ素子（以下、ＩＧＢＴ素子という）とフリーホイールダイオード素子（以下、ＦＷＤ素子という）とが共通の半導体基板に形成された半導体装置に関するものである。 The present invention relates to a semiconductor device in which an insulated gate bipolar transistor element (hereinafter referred to as an IGBT element) and a free wheel diode element (hereinafter referred to as an FWD element) are formed on a common semiconductor substrate.

従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成されたＩＧＢＴ領域とＦＷＤ素子が形成されたＦＷＤ領域とを有する半導体装置が提案されている（例えば、特許文献１参照）。 Conventionally, for example, as a switching element used for an inverter or the like, a semiconductor device having an IGBT region in which an IGBT element is formed and an FWD region in which an FWD element is formed has been proposed (for example, see Patent Document 1). .

具体的には、この半導体装置では、Ｎ⁻型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように所定方向に延設された複数のトレンチが形成されている。そして、各トレンチには、壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。これにより、トレンチゲート構造が構成されている。半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されている。そして、ベース層のうちのコレクタ層上に位置する部分にはＮ^＋型のエミッタ領域が形成されている。 Specifically, in this semiconductor device, a base layer is formed on a surface layer portion of a semiconductor substrate constituting an N ⁻ type drift layer, and a plurality of trenches extending in a predetermined direction so as to penetrate the base layer are formed. Has been. In each trench, a gate insulating film is formed so as to cover the wall surface, and a gate electrode is formed on the gate insulating film. Thereby, a trench gate structure is configured. A P-type collector layer and an N-type cathode layer are formed on the back side of the semiconductor substrate. An N ⁺ type emitter region is formed in a portion of the base layer located on the collector layer.

半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。また、上部電極上には、上部電極の一部を露出させる開口部が形成された保護膜が形成され、保護膜から露出する部分の全面にニッケル等の金属で構成されるメッキ膜が形成されている。 An upper electrode electrically connected to the base layer and the emitter region is formed on the front surface side of the semiconductor substrate, and a lower electrode electrically connected to the collector layer and the cathode layer is formed on the back surface side of the semiconductor substrate. Yes. Further, a protective film having an opening for exposing a part of the upper electrode is formed on the upper electrode, and a plating film made of a metal such as nickel is formed on the entire surface exposed from the protective film. ing.

そして、半導体基板の裏面側にコレクタ層が形成されている領域は、ＩＧＢＴ素子が形成されているＩＧＢＴ領域とされ、カソード層が形成されている領域は、ＦＷＤ素子が形成されているＦＷＤ領域とされている。なお、このような半導体装置では、ＩＧＢＴ領域（ＩＧＢＴ素子）およびＦＷＤ領域（ＦＷＤ素子）は、トレンチの延設方向と直交する方向に交互にストライプ状に形成される。 The region where the collector layer is formed on the back side of the semiconductor substrate is the IGBT region where the IGBT element is formed, and the region where the cathode layer is formed is the FWD region where the FWD element is formed. Has been. In such a semiconductor device, the IGBT regions (IGBT elements) and the FWD regions (FWD elements) are alternately formed in a stripe shape in a direction perpendicular to the extending direction of the trench.

このような半導体装置では、ＩＧＢＴ素子は、上部電極に下部電極より低い電圧が印加されると共に、ゲート電極に所定の電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（チャネル）が形成される。そして、エミッタ領域から反転層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。なお、所定の電圧とは、ゲート−エミッタ間の電圧Ｖｇｅを絶縁ゲート構造の閾値電圧Ｖｔｈより高くする電圧のことである。 In such a semiconductor device, when a lower voltage is applied to the upper electrode than the lower electrode and a predetermined voltage is applied to the gate electrode, the IGBT element has an N-type in a portion in contact with the trench in the base layer. An inversion layer (channel) is formed. Then, electrons are supplied from the emitter region to the drift layer through the inversion layer, and holes are supplied from the collector layer to the drift layer, and the resistance value of the drift layer is lowered by the conductivity modulation and turned on. The predetermined voltage is a voltage that makes the gate-emitter voltage Vge higher than the threshold voltage Vth of the insulated gate structure.

また、ＦＷＤ素子は、上部電極に下部電極より高い電圧が印加され、上部電極と下部電極との間の電圧が順方向電圧より高くなるとオン状態となり、ベース層からホールがドリフト層に注入される。 The FWD element is turned on when a voltage higher than that of the lower electrode is applied to the upper electrode and the voltage between the upper electrode and the lower electrode becomes higher than the forward voltage, and holes are injected from the base layer into the drift layer. .

特開２００４−１０３６６４号公報JP 2004-103664 A

ところで、上記半導体装置は、例えば、ヒートシンクや制御端子等と共に半導体モジュールを構成するものとして用いられる。具体的には、この半導体モジュールでは、メッキ膜上にはんだ等を介して上側ヒートシンクが配置されると共に下部電極側にはんだ等を介して下側ヒートシンクが配置され、半導体装置、上側ヒートシンク、下側ヒートシンク、および制御端子等がモールド樹脂にて一体化されている。 By the way, the semiconductor device is used, for example, as a component of a semiconductor module together with a heat sink and a control terminal. Specifically, in this semiconductor module, the upper heat sink is disposed on the plating film via solder or the like, and the lower heat sink is disposed on the lower electrode side via solder or the like. A heat sink, a control terminal, and the like are integrated with a mold resin.

しかしながら、上記半導体装置では、上部電極上にメッキ膜が形成される際、上部電極に凹部が形成され、メッキ膜が当該凹部に食い込んで（入り込んで）形成されることがある。この場合、上記のように半導体モジュールを構成すると、半導体基板、上部電極、メッキ膜、はんだ、上側ヒートシンク（金属）のそれぞれの熱膨張係数の差に起因する熱歪によってメッキ膜が変位する。このため、上部電極に凹部が形成され、メッキ膜が当該凹部に食い込んだ状態となっている場合、メッキ膜の変位に伴って上部電極がメッキ膜に引っ張られ、半導体装置（半導体モジュール）が破壊される可能性がある。 However, in the semiconductor device, when the plating film is formed on the upper electrode, a recess is formed in the upper electrode, and the plating film may be formed by biting into (entering into) the recess. In this case, when the semiconductor module is configured as described above, the plating film is displaced due to thermal strain caused by the difference in thermal expansion coefficients of the semiconductor substrate, the upper electrode, the plating film, solder, and the upper heat sink (metal). For this reason, when the concave portion is formed in the upper electrode and the plating film is in a state where the concave portion is in the concave portion, the upper electrode is pulled by the plating film as the plating film is displaced, and the semiconductor device (semiconductor module) is destroyed. There is a possibility that.

なお、メッキ膜は上部電極のうちの保護膜から露出する部分の全面に形成されており、メッキ膜の膨張は保護膜によって抑制されるため、ここでのメッキ膜の変位とは収縮のことである。また、メッキ膜が収縮する場合にはメッキ膜の中心部に向かって収縮するため、メッキ膜の収縮量は保護膜側の外縁部が最も大きくなる。つまり、メッキ膜の外縁部の直下に位置する上部電極に凹部が形成されている場合に半導体装置が破壊される可能性が最も高くなる。 Note that the plating film is formed on the entire surface of the upper electrode exposed from the protective film, and the expansion of the plating film is suppressed by the protective film, so the displacement of the plating film here is a contraction. is there. Further, when the plating film contracts, the plating film contracts toward the center of the plating film, so that the contraction amount of the plating film is greatest at the outer edge portion on the protective film side. In other words, the semiconductor device is most likely to be destroyed when a recess is formed in the upper electrode located immediately below the outer edge of the plating film.

上記問題を解決するため、本発明者らは、半導体モジュールを形成する前に、上部電極に凹部が形成されているか否かを検査する検査工程を実施し、上部電極に凹部が形成されていない半導体装置を用いて半導体モジュールを構成することを考えた。具体的には、上部電極の凹部はメッキ膜を形成する際に形成される。そして、上部電極に凹部が形成されると当該凹部を介してメッキ液中の不純物イオン（Ｎａ等）がトレンチゲート構造に達し、これによって界面電荷が変化することでＩＧＢＴ素子のＶｔｈ特性が変化する。このため、検査工程において、ＩＧＢＴ素子のＶｔｈ特性を検査することを考えた。なお、ＩＧＢＴ素子のＶｔｈとは、上部電極と下部電極との間に電流が流れ始める際のゲート−エミッタ間の電圧（閾値電圧）のことである。 In order to solve the above problem, the present inventors performed an inspection process for inspecting whether or not a recess is formed in the upper electrode before forming the semiconductor module, and the recess is not formed in the upper electrode. It was considered to configure a semiconductor module using a semiconductor device. Specifically, the concave portion of the upper electrode is formed when the plating film is formed. When a recess is formed in the upper electrode, impurity ions (such as Na) in the plating solution reach the trench gate structure through the recess, and the interface charge changes thereby changing the Vth characteristic of the IGBT element. . For this reason, in the inspection process, it was considered to inspect the Vth characteristic of the IGBT element. The Vth of the IGBT element is a gate-emitter voltage (threshold voltage) when current starts to flow between the upper electrode and the lower electrode.

しかしながら、上記の検査工程では、凹部が形成されている部分の直下に位置する領域がＦＷＤ領域である場合、ＩＧＢＴ素子のＶｔｈ特性は変化しない。そして、上記半導体装置では、ＩＧＢＴ領域とＦＷＤ領域との形成箇所に関しては特に考慮されていない。このため、メッキ膜のうちの外縁部の直下に位置する部分がＦＷＤ領域とされている場合、メッキ膜のうちの最も変位する部分の直下に凹部が形成されているか否かを判定できず、検査精度が低くなる。 However, in the above inspection process, the Vth characteristic of the IGBT element does not change when the region located immediately below the portion where the recess is formed is the FWD region. And in the said semiconductor device, the formation location in particular of the IGBT area | region and FWD area | region is not considered. For this reason, when the portion located immediately below the outer edge portion of the plating film is an FWD region, it cannot be determined whether or not a recess is formed immediately below the most displaced portion of the plating film. Inspection accuracy is lowered.

本発明は上記点に鑑みて、検査精度の向上を図ることができる半導体装置を提供することを目的とする。 In view of the above points, an object of the present invention is to provide a semiconductor device capable of improving inspection accuracy.

上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（２１）を有する半導体基板（２０）と、ドリフト層上に形成された第２導電型のベース層（２２）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（３３）および第１導電型のカソード層（３４）と、ベース層を貫通してドリフト層に達し、半導体基板の面方向における一方向に沿って形成された複数のトレンチ（２３）と、トレンチの壁面に形成されたゲート絶縁膜（２６）と、ゲート絶縁膜上に形成されたゲート電極（２７）と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（２４）と、ベース層およびエミッタ領域と電気的に接続される第１電極（２９）と、第１電極上に配置され、第１電極の一部を露出させる開口部が形成された保護膜（３０）と、第１電極における開口部から露出する部分の全面に形成された導電性を有するメッキ膜（３１）と、コレクタ層およびカソード層と電気的に接続される第２電極（３５）と、備え、半導体基板のうちのＩＧＢＴ素子（１１ａ）として動作する領域がＩＧＢＴ領域（１２ａ）とされていると共にＦＷＤ素子（１１ｂ）として動作する領域がＦＷＤ領域（１２ｂ）とされている半導体装置において、以下の点を特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, a semiconductor substrate (20) having a first conductivity type drift layer (21) and a second conductivity type base layer formed on the drift layer ( 22), a second conductivity type collector layer (33) and a first conductivity type cathode layer (34) formed on the drift layer opposite to the base layer side, and the drift layer penetrating the base layer A plurality of trenches (23) formed along one direction in the surface direction of the semiconductor substrate, a gate insulating film (26) formed on the wall surface of the trench, and a gate electrode formed on the gate insulating film (27), an emitter region (24) of a first conductivity type formed in the surface layer portion of the base layer and in contact with the trench, a first electrode (29) electrically connected to the base layer and the emitter region, Arranged on one electrode, the first A protective film (30) having an opening exposing a part of the pole, a conductive plating film (31) formed on the entire surface of the first electrode exposed from the opening, a collector layer, and The second electrode (35) electrically connected to the cathode layer, and the region of the semiconductor substrate that operates as the IGBT element (11a) is defined as the IGBT region (12a) and the FWD element (11b). The semiconductor device in which the operating region is the FWD region (12b) is characterized by the following points.

すなわち、ＩＧＢＴ領域とＦＷＤ領域とは、トレンチの延設方向に沿って交互に形成されていると共に、メッキ膜のうちの保護膜側の外縁部の直下にＩＧＢＴ領域が形成されていることを特徴としている。 That is, the IGBT region and the FWD region are alternately formed along the extending direction of the trench, and the IGBT region is formed immediately below the outer edge portion of the plating film on the protective film side. It is said.

これによれば、メッキ膜のうちの外縁部の直下にＩＧＢＴ領域が形成されている。つまり、メッキ膜が収縮する際、メッキ膜の変位量が最も大きい部分の直下にＩＧＢＴ領域が形成されている。このため、少なくともメッキ膜の変位量が最も大きくなる部分が第１電極に食い込んでいるか否かを高精度に判定でき、検出精度の向上を図ることができる。また、ＩＧＢＴ領域とＦＷＤ領域とがトレンチの延設方向と直交する方向に交互に形成されている。このため、半導体装置に発生する熱が局所的に集中することを抑制できる。 According to this, the IGBT region is formed immediately below the outer edge portion of the plating film. That is, when the plating film contracts, the IGBT region is formed immediately below the portion where the displacement amount of the plating film is the largest. For this reason, it is possible to determine with high accuracy whether or not at least the portion where the displacement amount of the plating film is the largest bites into the first electrode, and the detection accuracy can be improved. Further, the IGBT regions and the FWD regions are alternately formed in a direction orthogonal to the extending direction of the trench. For this reason, it can suppress that the heat which generate | occur | produces in a semiconductor device concentrates locally.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態における半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図１中のII−II線に沿った断面図である。It is sectional drawing along the II-II line | wire in FIG. 上部電極に凹部が形成されている半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device by which the recessed part is formed in the upper electrode. ＩＧＢＴ素子のＶｔｈ特性を検査した際の波形を示す図である。It is a figure which shows the waveform at the time of test | inspecting the Vth characteristic of an IGBT element. 本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。It is a figure which shows the structure of the minimum unit of the IGBT element in other embodiment of this invention. 本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。It is a figure which shows the structure of the minimum unit of the IGBT element in other embodiment of this invention. 本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。It is a figure which shows the structure of the minimum unit of the IGBT element in other embodiment of this invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。半導体装置は、図１に示されるように、平面矩形状のチップ状とされており、セル領域１と、セル領域１を囲む周辺領域２とを備えている。 (First embodiment)
A first embodiment of the present invention will be described with reference to the drawings. Note that the semiconductor device of this embodiment is preferably used as a power switching element used in a power supply circuit such as an inverter or a DC / DC converter. As shown in FIG. 1, the semiconductor device has a planar rectangular chip shape, and includes a cell region 1 and a peripheral region 2 surrounding the cell region 1.

セル領域１は、ＩＧＢＴ素子１１ａが形成されたＩＧＢＴ領域１２ａおよびＦＷＤ素子１１ｂが形成されたＦＷＤ領域１２ｂを有している。つまり、本実施形態では、ＩＧＢＴ素子１１ａおよびＦＷＤ素子１１ｂが共通のセル領域１に形成されている。まず、ＩＧＢＴ領域１２ａ（ＩＧＢＴ素子１１ａ）およびＦＷＤ領域１２ｂ（ＦＷＤ素子１１ｂ）の基本的な構成について説明する。 The cell region 1 has an IGBT region 12a where the IGBT element 11a is formed and an FWD region 12b where the FWD element 11b is formed. That is, in the present embodiment, the IGBT element 11 a and the FWD element 11 b are formed in the common cell region 1. First, basic configurations of the IGBT region 12a (IGBT element 11a) and the FWD region 12b (FWD element 11b) will be described.

セル領域１は、図２に示されるように、ドリフト層２１として機能するＮ⁻型の共通の半導体基板２０を有しており、ドリフト層２１上（半導体基板２０の一面２０ａ側）にＰ型のベース層２２が形成されている。そして、ベース層２２を貫通してドリフト層２１に達するように複数のトレンチ２３が形成され、このトレンチ２３によってベース層２２が複数個に分離されている。 As shown in FIG. 2, the cell region 1 has an N ⁻ -type common semiconductor substrate 20 that functions as a drift layer 21, and is P-type on the drift layer 21 (on the one surface 20 a side of the semiconductor substrate 20). The base layer 22 is formed. A plurality of trenches 23 are formed so as to penetrate the base layer 22 and reach the drift layer 21, and the base layer 22 is separated into a plurality of by the trenches 23.

本実施形態では、複数のトレンチ２３は、ＩＧＢＴ領域１２ａおよびＦＷＤ領域１２ｂにそれぞれ形成されており、半導体基板２０の一面２０ａの面方向のうちの一方向（図２中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ２３は、先端部が引き回されることで環状構造とされていてもよい。また、本実施形態では、ベース層２２のうちのドリフト層２１と反対側の一面にて半導体基板２０の一面２０ａが構成されている。 In the present embodiment, the plurality of trenches 23 are formed in the IGBT region 12a and the FWD region 12b, respectively, along one direction (the depth direction in the drawing in FIG. 2) of the surface direction of the one surface 20a of the semiconductor substrate 20. It is formed in stripes at equal intervals. Note that the plurality of trenches 23 may have an annular structure by leading the tip portions. In the present embodiment, one surface 20 a of the semiconductor substrate 20 is configured on one surface of the base layer 22 opposite to the drift layer 21.

ベース層２２は、ＩＧＢＴ領域１２ａでは、チャネル領域として機能する。そして、チャネル領域としてのベース層２２（ＩＧＢＴ領域１２ａのベース層２２）には、Ｎ^＋型のエミッタ領域２４と、エミッタ領域２４に挟まれるようにＰ^＋型のボディ領域２５とが形成されている。 The base layer 22 functions as a channel region in the IGBT region 12a. An N ⁺ -type emitter region 24 and a P ⁺ -type body region 25 are formed between the emitter region 24 and the base layer 22 (base layer 22 of the IGBT region 12a) as a channel region. Yes.

エミッタ領域２４は、ドリフト層２１よりも高不純物濃度で構成され、ベース層２２内において終端し、かつ、トレンチ２３の側面に接するように形成されている。一方、ボディ領域２５は、ベース層２２よりも高不純物濃度で構成され、エミッタ領域２４と同様に、ベース層２２内において終端するように形成されている。 The emitter region 24 is configured to have a higher impurity concentration than the drift layer 21, is terminated in the base layer 22, and is in contact with the side surface of the trench 23. On the other hand, the body region 25 has a higher impurity concentration than the base layer 22, and is formed so as to terminate in the base layer 22 like the emitter region 24.

より詳しくは、エミッタ領域２４は、トレンチ２３間の領域において、トレンチ２３の長手方向に沿ってトレンチ２３の側面に接するように棒状に延設され、トレンチ２３の先端よりも内側で終端する構造とされている。また、ボディ領域２５は、２つのエミッタ領域２４に挟まれてトレンチ２３の長手方向（つまりエミッタ領域２４）に沿って棒状に延設されている。なお、本実施形態のボディ領域２５は、半導体基板２０の一面２０ａを基準としてエミッタ領域２４よりも深く形成されている。 More specifically, the emitter region 24 extends in a rod shape so as to be in contact with the side surface of the trench 23 along the longitudinal direction of the trench 23 in the region between the trenches 23 and terminates inside the tip of the trench 23. Has been. The body region 25 is sandwiched between the two emitter regions 24 and extends in a rod shape along the longitudinal direction of the trench 23 (that is, the emitter region 24). Note that the body region 25 of the present embodiment is formed deeper than the emitter region 24 with the one surface 20a of the semiconductor substrate 20 as a reference.

また、各トレンチ２３内は、各トレンチ２３の壁面を覆うように形成されたゲート絶縁膜２６と、このゲート絶縁膜２６の上に形成されたポリシリコン等により構成されるゲート電極２７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。 Each trench 23 is filled with a gate insulating film 26 formed so as to cover the wall surface of each trench 23 and a gate electrode 27 made of polysilicon or the like formed on the gate insulating film 26. It is. Thereby, a trench gate structure is configured.

ベース層２２（半導体基板２０の一面２０ａ）上にはＢＰＳＧ等で構成される層間絶縁膜２８が形成されている。そして、層間絶縁膜２８には、ＩＧＢＴ領域１２ａにおいて、エミッタ領域２４の一部およびボディ領域２５を露出させるコンタクトホール２８ａが形成されている。また、ＦＷＤ領域１２ｂにおいて、ベース層２２を露出させるコンタクトホール２８ｂが形成されている。 On the base layer 22 (one surface 20a of the semiconductor substrate 20), an interlayer insulating film 28 made of BPSG or the like is formed. In the interlayer insulating film 28, a contact hole 28a that exposes a part of the emitter region 24 and the body region 25 is formed in the IGBT region 12a. In the FWD region 12b, a contact hole 28b exposing the base layer 22 is formed.

層間絶縁膜２８上には上部電極２９が形成されている。この上部電極２９は、ＩＧＢＴ領域１２ａでは、コンタクトホール２８ａを介してエミッタ領域２４およびボディ領域２５と電気的に接続され、ＦＷＤ領域１２ｂでは、コンタクトホール２８ｂを介してベース層２２と電気的に接続されている。つまり、上部電極２９は、ＩＧＢＴ領域１２ａにおいてエミッタ電極として機能し、ＦＷＤ領域１２ｂにおいてアノード電極として機能する。なお、本実施形態では、上部電極２９が本発明の第１電極に相当している。 An upper electrode 29 is formed on the interlayer insulating film 28. The upper electrode 29 is electrically connected to the emitter region 24 and the body region 25 through the contact hole 28a in the IGBT region 12a, and is electrically connected to the base layer 22 through the contact hole 28b in the FWD region 12b. Has been. That is, the upper electrode 29 functions as an emitter electrode in the IGBT region 12a and functions as an anode electrode in the FWD region 12b. In the present embodiment, the upper electrode 29 corresponds to the first electrode of the present invention.

上部電極２９上には、ＰＩＱ等で構成される保護膜３０が形成されており、保護膜３０には上部電極２９の一部（内縁部）が露出するように開口部３０ａが形成されている。具体的には、この開口部３０ａは、保護膜３０がセル領域１の外縁部から周辺領域２に渡って残存するように形成されている。そして、上部電極２９のうちの保護膜３０から露出する部分の全面上には、Ｎｉ等の導電性部材（金属）で構成されるメッキ膜３１が形成されている。なお、メッキ膜３１は、例えば、無電解メッキ法によって形成される。 A protective film 30 made of PIQ or the like is formed on the upper electrode 29, and an opening 30a is formed in the protective film 30 so that a part (inner edge) of the upper electrode 29 is exposed. . Specifically, the opening 30 a is formed so that the protective film 30 remains from the outer edge of the cell region 1 to the peripheral region 2. A plating film 31 made of a conductive member (metal) such as Ni is formed on the entire surface of the upper electrode 29 exposed from the protective film 30. The plating film 31 is formed by, for example, an electroless plating method.

また、ドリフト層２１のうちのベース層２２側と反対側（半導体基板２０の他面２０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）３２が形成されている。このＦＳ層３２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板２０の他面２０ｂ側から注入されるホールの注入量を制御するために備えてある。 An N-type field stop layer (hereinafter simply referred to as an FS layer) 32 is formed on the side of the drift layer 21 opposite to the base layer 22 side (the other surface 20b side of the semiconductor substrate 20). Although this FS layer 32 is not always necessary, it is possible to improve the breakdown voltage and steady loss performance by preventing the depletion layer from spreading, and to increase the injection amount of holes injected from the other surface 20b side of the semiconductor substrate 20. Be prepared to control.

そして、ＩＧＢＴ領域１２ａでは、ＦＳ層３２を挟んでドリフト層２１と反対側にＰ型のコレクタ層３３が形成され、ＦＷＤ領域１２ｂでは、ＦＳ層３２を挟んでドリフト層２１と反対側にＮ型のカソード層３４が形成されている。つまり、ＩＧＢＴ領域１２ａとＦＷＤ領域１２ｂとは、半導体基板２０の他面２０ｂ側に形成される層がコレクタ層３３であるかカソード層３４であるかによって区画されている。 In the IGBT region 12a, a P-type collector layer 33 is formed on the opposite side of the drift layer 21 across the FS layer 32, and in the FWD region 12b, an N-type is disposed on the opposite side of the drift layer 21 across the FS layer 32. The cathode layer 34 is formed. That is, the IGBT region 12 a and the FWD region 12 b are partitioned depending on whether the layer formed on the other surface 20 b side of the semiconductor substrate 20 is the collector layer 33 or the cathode layer 34.

コレクタ層３３およびカソード層３４上（半導体基板２０の他面２０ｂ）には下部電極３５が形成されている。この下部電極３５は、ＩＧＢＴ領域１２ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１２ｂにおいてはカソード電極として機能する。なお、本実施形態では、下部電極３５が本発明の第２電極に相当している。 A lower electrode 35 is formed on the collector layer 33 and the cathode layer 34 (the other surface 20b of the semiconductor substrate 20). The lower electrode 35 functions as a collector electrode in the IGBT region 12a and functions as a cathode electrode in the FWD region 12b. In the present embodiment, the lower electrode 35 corresponds to the second electrode of the present invention.

そして、上記のように構成されていることにより、ＦＷＤ領域１２ｂにおいては、ベース層２２をアノードとし、ドリフト層２１、ＦＳ層３２、カソード層３４をカソードとしてＰＮ接合されたＦＷＤ素子１１ｂが構成されている。すなわち、本実施形態では、半導体基板２０は、コレクタ層３３上の部分がＩＧＢＴ素子１１ａを構成する（ＩＧＢＴ素子１１ａとして動作する）ＩＧＢＴ領域１２ａとされ、カソード層３４上の部分がＦＷＤ素子１１ｂを構成する（ＦＷＤ素子１１ｂとして動作する）ＦＷＤ領域１２ｂとされている。 In the FWD region 12b, the FWD element 11b having the base layer 22 as an anode and the drift layer 21, the FS layer 32, and the cathode layer 34 as a cathode is configured in the FWD region 12b. ing. In other words, in the present embodiment, the semiconductor substrate 20 is the IGBT region 12a in which the part on the collector layer 33 constitutes the IGBT element 11a (operates as the IGBT element 11a), and the part on the cathode layer 34 has the FWD element 11b. The FWD region 12b is configured (operates as the FWD element 11b).

以上が本実施形態におけるＩＧＢＴ領域１２ａ（ＩＧＢＴ素子１１ａ）およびＦＷＤ領域１２ｂ（ＦＷＤ素子１１ｂ）の基本的な構成である。なお、本実施形態では、Ｎ型、Ｎ^＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ^＋型が本発明の第２導電型に相当している。 The above is the basic configuration of the IGBT region 12a (IGBT element 11a) and the FWD region 12b (FWD element 11b) in the present embodiment. In the present embodiment, the N type and the N ⁺ type correspond to the first conductivity type of the present invention, and the P type and the P ⁺ type correspond to the second conductivity type of the present invention.

そして、セル領域１には、図１に示されるように、外縁部にＩＧＢＴ領域１２ａが形成され、内縁部においてＩＧＢＴ領域１２ａとＦＷＤ領域１２ｂとがトレンチ２３の延設方向と直交する方向に交互に形成されている。さらに、詳述すると、上記のように、保護膜３０はセル領域１の外縁部から周辺領域２に渡って形成されており、メッキ膜３１のうちの保護膜３０側の外縁部の直下にＩＧＢＴ領域１２ａが形成されている。 In the cell region 1, as shown in FIG. 1, the IGBT region 12 a is formed at the outer edge, and the IGBT region 12 a and the FWD region 12 b are alternately arranged in the direction perpendicular to the extending direction of the trench 23 at the inner edge. Is formed. More specifically, as described above, the protective film 30 is formed from the outer edge portion of the cell region 1 to the peripheral region 2, and the IGBT is directly below the outer edge portion of the plating film 31 on the protective film 30 side. Region 12a is formed.

周辺領域２は、特に図示しないが、耐圧向上を図ることができるように、半導体基板２０の表層部に、セル領域１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。 Although not shown in particular, the peripheral region 2 has an annular P-type well region and a plurality of P-type guard rings so as to surround the cell region 1 in the surface layer portion of the semiconductor substrate 20 so that the breakdown voltage can be improved. Is formed as a multiple ring structure.

また、周辺領域２には、ゲート電極２７と接続されるゲート用パッド、温度センスパッド、電流センスパッド等の複数のパッド３が備えられている。 The peripheral region 2 is provided with a plurality of pads 3 such as a gate pad connected to the gate electrode 27, a temperature sense pad, and a current sense pad.

以上が本実施形態における半導体装置の構成である。このような半導体装置は、検査工程にて正常であると判定された場合、メッキ膜３１上にはんだ等を介して上側ヒートシンクが配置されると共に下部電極３５側にはんだ等を介して下側ヒートシンクが配置され、これらと共にモールド樹脂にて一体化された半導体モジュールとして用いられる。 The above is the configuration of the semiconductor device in this embodiment. When such a semiconductor device is determined to be normal in the inspection process, an upper heat sink is disposed on the plating film 31 via solder or the like, and a lower heat sink is disposed on the lower electrode 35 side via solder or the like. Is used as a semiconductor module integrated with these with a mold resin.

そして、検査工程では、ＩＧＢＴ素子１１ａのＶｔｈ特性を評価する。すなわち、図３に示されるように、上部電極２９に凹部２９ａが形成され、凹部２９ａ内にメッキ膜３１が食い込んでいる場合、メッキ膜３１を形成する際のメッキ液中の不純物イオン（Ｎａ等）が凹部２９ａを介して当該凹部２９ａの近傍に位置するトレンチゲート構造に到達する。そして、メッキ液中の不純物イオンがＩＧＢＴ領域１２ａにおけるトレンチゲート構造に到達すると界面電荷が変化する。このため、図４に示されるように、ゲート電極２７にゲート電圧Ｖｇを印加してコレクタ−エミッタ間に電流Ｉｃを流すと、ＩＧＢＴ素子１１ａのＶｔｈ特性異常（電流波形異常）が発生する。したがって、ＩＧＢＴ素子１１ａのＶｔｈ特性異常が発生しているか否かを判定することにより、上部電極２９に凹部２９ａが形成されているか否かを判定する。 In the inspection process, the Vth characteristic of the IGBT element 11a is evaluated. That is, as shown in FIG. 3, when the concave portion 29a is formed in the upper electrode 29 and the plating film 31 bites into the concave portion 29a, impurity ions (Na or the like) in the plating solution when the plating film 31 is formed ) Reaches the trench gate structure located in the vicinity of the recess 29a via the recess 29a. When the impurity ions in the plating solution reach the trench gate structure in the IGBT region 12a, the interface charge changes. For this reason, as shown in FIG. 4, when the gate voltage Vg is applied to the gate electrode 27 and the current Ic is caused to flow between the collector and the emitter, the Vth characteristic abnormality (current waveform abnormality) of the IGBT element 11a occurs. Therefore, it is determined whether or not the recess 29a is formed in the upper electrode 29 by determining whether or not the Vth characteristic abnormality of the IGBT element 11a has occurred.

この際、上記のように、ＦＷＤ領域１２ｂに形成されたトレンチゲート構造にメッキ液中の不純物イオンが到達したとしてもＩＧＢＴ素子１１ａのＶｔｈ特性に影響はない。しかしながら、本実施形態では、ＩＧＢＴ領域１２ａがメッキ膜３１における外縁部の直下に形成されている。つまり、メッキ膜３１が変位する際、メッキ膜３１の変位量が最も大きくなる部分の直下にＩＧＢＴ領域１２ａが形成されている。このため、少なくともメッキ膜３１の変位量が最も大きくなる部分が上部電極２９に食い込んでいるか否かを高精度に判定でき、検査精度の向上を図ることができる。 At this time, as described above, even if impurity ions in the plating solution reach the trench gate structure formed in the FWD region 12b, the Vth characteristics of the IGBT element 11a are not affected. However, in the present embodiment, the IGBT region 12 a is formed immediately below the outer edge portion of the plating film 31. That is, when the plating film 31 is displaced, the IGBT region 12a is formed immediately below the portion where the displacement amount of the plating film 31 is the largest. For this reason, it is possible to determine with high accuracy whether or not at least the portion where the displacement amount of the plating film 31 is the largest bites into the upper electrode 29, and to improve the inspection accuracy.

以上説明したように、本実施形態では、メッキ膜３１のうちの外縁部の直下にＩＧＢＴ領域１２ａが形成されている。つまり、メッキ膜３１が収縮する際、メッキ膜３１の変位量が最も大きい部分の直下にＩＧＢＴ領域１２ａが形成されている。このため、少なくともメッキ膜３１の変位量が最も大きくなる部分が上部電極２９に食い込んでいるか否かを高精度に判定できる。 As described above, in the present embodiment, the IGBT region 12 a is formed immediately below the outer edge portion of the plating film 31. That is, when the plating film 31 contracts, the IGBT region 12a is formed immediately below the portion where the displacement amount of the plating film 31 is the largest. For this reason, it is possible to determine with high accuracy whether or not at least a portion where the displacement amount of the plating film 31 is the largest bites into the upper electrode 29.

また、セル領域１の内縁部では、ＩＧＢＴ領域１２ａとＦＷＤ領域１２ｂとがトレンチ２３の延設方向と直交する方向に交互に形成されている。このため、単純にセル領域１の外縁部をＩＧＢＴ領域１２ａとし、内縁部をＦＷＤ領域１２ｂのみで構成した場合と比較して、半導体装置に発生する熱が局所的に集中することを抑制できる。 Further, at the inner edge of the cell region 1, the IGBT regions 12 a and the FWD regions 12 b are alternately formed in a direction orthogonal to the extending direction of the trench 23. For this reason, compared with the case where the outer edge part of the cell region 1 is simply made into the IGBT area | region 12a and the inner edge part is comprised only by the FWD area | region 12b, it can suppress that the heat which generate | occur | produces in a semiconductor device concentrates locally.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。 For example, in the first embodiment, an example in which the first conductivity type is N type and the second conductivity type is P type has been described. However, the first conductivity type is P type, and the second conductivity type is N type. You can also

また、上記各実施形態において、ＩＧＢＴ領域１２ａは、図５Ａに示されるように、エミッタ領域２４およびボディ領域２５が適宜間引かれたものが繰り返しミラー反転されることで構成されるものであってもよい。この場合、トレンチ２３によって分割されたベース層２２のうち、エミッタ領域２４が形成されたものがチャネル領域２２ａとなると共に、エミッタ領域２４が形成されていないものがフロート領域２２ｂとなる。 In each of the above embodiments, as shown in FIG. 5A, the IGBT region 12a is configured by repeatedly performing mirror inversion of the emitter region 24 and the body region 25 appropriately thinned out. Also good. In this case, of the base layer 22 divided by the trench 23, the one in which the emitter region 24 is formed becomes the channel region 22a, and the one in which the emitter region 24 is not formed becomes the float region 22b.

また、ＩＧＢＴ領域１２ａは、図５Ｂに示されるように、図５Ａの変形例として、フロート領域２２ｂに、当該フロート領域２２ｂを深さ方向に分割するＮ型のホールストッパー層（ＨＳ層）３６が形成されたものが繰り返しミラー反転されることで構成されるものであってもよい。これによれば、ホールストッパー層３６によってドリフト層２１内のホールがフロート領域２２ｂを介して上部電極２９に抜け出ることを抑制できる。 In addition, as shown in FIG. 5B, the IGBT region 12a includes, as a modification of FIG. 5A, an N-type hole stopper layer (HS layer) 36 that divides the float region 22b in the depth direction into the float region 22b. What is formed may be constituted by reversing the mirror repeatedly. According to this, the hole stopper layer 36 can prevent the holes in the drift layer 21 from escaping to the upper electrode 29 via the float region 22b.

そして、ＩＧＢＴ領域１２ａは、図５Ｃに示されるように、ホールストッパー層３６と共に、チャネル領域２２ａとドリフト層２１との間にＮ型のキャリアストレージ層（ＣＳ層）３７を備えるものが繰り返しミラー反転されることで構成されるものであってもよい。これによれば、ドリフト層２１に蓄積されたホールがチャネル領域２２ａを介して上部電極２９から抜け出ることを抑制できる。 As shown in FIG. 5C, the IGBT region 12a includes a hole stopper layer 36 and an N-type carrier storage layer (CS layer) 37 between the channel region 22a and the drift layer 21. It may be constituted by being done. According to this, it is possible to suppress the holes accumulated in the drift layer 21 from escaping from the upper electrode 29 through the channel region 22a.

なお、特に図示しないが、ＩＧＢＴ領域１２ａは、図５Ｃにおいて、ホールストッパー層３６が形成されていないものが繰り返しミラー反転されることで構成されるものであってもよい。 Although not particularly illustrated, the IGBT region 12a may be configured by repeatedly performing mirror inversion in FIG. 5C in which the hole stopper layer 36 is not formed.

２０半導体基板
２１ドリフト層
２２ベース層
２３トレンチ
２４エミッタ領域
２６ゲート絶縁膜
２７ゲート電極
２９上部電極（第１電極）
３０保護膜
３５下部電極（第２電極）
20 Semiconductor substrate 21 Drift layer 22 Base layer 23 Trench 24 Emitter region 26 Gate insulating film 27 Gate electrode 29 Upper electrode (first electrode)
30 Protective film 35 Lower electrode (second electrode)

Claims

A semiconductor substrate (20) having a drift layer (21) of the first conductivity type;
A second conductivity type base layer (22) formed on the drift layer;
A second conductivity type collector layer (33) and a first conductivity type cathode layer (34) formed on the drift layer opposite to the base layer side;
A plurality of trenches (23) penetrating through the base layer to reach the drift layer and formed along one direction in the surface direction of the semiconductor substrate;
A gate insulating film (26) formed on the wall surface of the trench;
A gate electrode (27) formed on the gate insulating film;
An emitter region (24) of a first conductivity type formed in a surface layer portion of the base layer and in contact with the trench;
A first electrode (29) electrically connected to the base layer and the emitter region;
A protective film (30) disposed on the first electrode and formed with an opening exposing a part of the first electrode;
A conductive plating film (31) formed on the entire surface exposed from the opening in the first electrode;
A second electrode (35) electrically connected to the collector layer and the cathode layer;
In the semiconductor device in which the region operating as the IGBT element (11a) in the semiconductor substrate is the IGBT region (12a) and the region operating as the FWD element (11b) is the FWD region (12b).
The IGBT region and the FWD region are alternately formed along the extending direction of the trench, and the IGBT region is formed immediately below the outer edge portion of the plating film on the protective film side. A semiconductor device characterized by comprising:

A cell region (1) in which the IGBT region and the FWD region are formed;
A peripheral region (2) surrounding the cell region;
The protective film is formed from the outer edge of the cell region to the peripheral region,
2. The semiconductor device according to claim 1, wherein the cell region has an outer edge portion as the IGBT region, and the IGBT region and the FWD region are alternately formed in the inner edge portion.