JP2017010359A - Lsi検証解析装置及びlsi検証解析方法 - Google Patents
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Abstract
Description
実施の形態1.
図1はこの発明の実施の形態1に係るLSI検証解析装置1の構成例を示す図である。
LSI検証解析装置1は、FPGA又はASIC等のLSIの開発において、LSIに機能が正しく実装されているかを検証するための、乱数を用いた論理シミュレーションによる検証解析を行う装置である。このLSI検証解析装置1は、図1に示すように、カバレッジ作成部101、カバレッジ細分化部(細分化部)102、カバレッジ分類部(分類部)103、カバレッジ組み合わせ部(組み合わせ部)104、カバレッジ情報記録部(情報記録部)105、シミュレーション部106、検証結果確認部107、不具合解析部108、カバレッジ反映部(結果記録部)109、カバレッジ検証結果確認部110、パラメータ反映部(選択部)111及びカバレッジ解析部(解析部)112を備えている。
LSI検証解析装置1のハードウェア構成は、例えば図2に示すように、プロセッサ52及びメモリ51から構成されている。
LSI検証解析装置1の動作例では、図3に示すように、まず、カバレッジ作成部101は、LSIに対する検証仕様及び検証項目を基に機能カバレッジを作成する(ステップST301、作成ステップ)。このカバレッジ作成部101の動作は従来構成と同様でありその詳細を省略する。
このステップST310においてカバレッジ検証結果確認部110が全ての機能カバレッジに対する検証が完了したと判定した場合には、シーケンスは終了する。
パラメータ反映部111の動作例では、図13に示すように、まず、現状のテストパラメータによるシミュレーションが十分に実施済みであるかを判定する(ステップST1301)。これは、テストパラメータの調整後、検証対象の機能カバレッジを検証できるまでの間には、そのテストパラメータの内容に応じて何度もランダムな値を設定したシミュレーションを行う必要がある(一度のシミュレーションで検証対象の機能カバレッジが検証できるとは限らない)ためである。
このステップST1301において、現状のテストパラメータによるシミュレーションが十分に実施済みではないと判定した場合には、シーケンスを終了する。すなわち、LSI検証解析装置1は、現状のテストパラメータを用いてシミュレーションを繰り返す。
このステップST1302において、目標検証回数未満の機能カバレッジ(TC)があると判定した場合には、シーケンスはステップST1305に進む。
このステップST1303において、目標検証回数未満の機能カバレッジ(SC)があると判定した場合には、シーケンスはステップST1305に進む。
このステップST1304において、目標検証回数未満の機能カバレッジ(BC)があると判定した場合には、シーケンスはステップST1305に進む。一方、ステップST1304において、目標検証回数未満の機能カバレッジ(BC)がないと判定した場合には、シーケンスは終了する。すなわち、テストパラメータの調整は実施しない。
ここで、未検証の機能カバレッジについては、カバレッジ解析部112により相関関係があると判定された機能カバレッジが1つも存在していない。そこで、パラメータ反映部111では、機能カバレッジ(TC)を除く機能カバレッジの検証回数が0回の場合には、その機能カバレッジを細分化したものを検証回数に関係なく優先している。これにより、カバレッジ解析部112による解析結果が得られず、テストパラメータの反映が不可能となることを回避できる。
また、細分化された機能カバレッジが既に検証済みであれば、そちらの検証回数が増えるようにテストパラメータを調整する。これにより、未検証の機能カバレッジを検証する確率を上げることができる。
なお、機能カバレッジ(TC)については上記条件を除く理由は、機能カバレッジ(TC)の検証のために調整すべきテストパラメータは明瞭であり、未検証の場合もテストパラメータへの反映が可能なためである。
まず、機能カバレッジ(TC)の解析動作例について、図16を用いて説明する。ここで、機能カバレッジ(TC)は、テストパラメータ(単一の種別、又は複数の種別の組み合わせ)そのものを定義している機能カバレッジである。そのため、この機能カバレッジ(TC)を検証し易くする場合には、該当するテストパラメータを直接調整すればよい。
なお、所望のテストパラメータの発生確率を一例として50%以上としているのは、発生確率を高くしすぎると、検証に偏りがでてしまい、検証できない機能カバレッジが生じる可能性があるからである。
このステップST1701において、検証対象の機能カバレッジ(SC)が細分化可能な場合には、細分化された機能カバレッジ(SC)を抽出する(ステップST1702)。この抽出方法としては、カバレッジ細分化部102において、細分化前と細分化後の機能カバレッジの関連性を定義しておくことで抽出可能である。その後、シーケンスはステップST1705へ進む。
このステップST1801において、検証対象の機能カバレッジ(BC)が細分化可能な場合には、細分化された機能カバレッジ(BC)を抽出する(ステップST1802)。この抽出方法としては、カバレッジ細分化部102において、細分化前と細分化後の機能カバレッジの関連性を定義しておくことで抽出可能である。その後、シーケンスはステップST1805へ進む。
なお、直前まで最優先であった機能カバレッジと、新たに最優先とした機能カバレッジが同一である場合にも、テストパラメータの調整は実施する。この場合、前回と今回とでテストパラメータの調整内容が同じとは限らない。これは、テストパラメータの調整後からシミュレーションを十分実施するまでの間に、カバレッジ反映部109に情報が蓄積され続け、カバレッジ解析部112によって得られるテストパラメータの調整内容が更新されていくためである。
図19は、カバレッジ細分化部102による処理の具体例を示す図である。ここでは、図19(a)に示すように、「入力信号A=1且つB=1の場合は、その2サイクル後において出力信号C=1である」という機能カバレッジを定義内容で細分化する場合を示している。なお、Aは、LSIへの入力信号であり、検証環境から制御可能且つテストパラメータで値が決まる信号である。また、Bは、LSIへの入力信号であり、検証環境から制御可能且つテストパラメータでは値が決まらない信号である。また、Cは、LSIの出力信号であり、検証環境から制御不可な信号である。
Claims (7)
- LSIに対する検証仕様及び検証項目に基づく機能カバレッジを定義内容で細分化する細分化部と、
前記細分化部により細分化された機能カバレッジを、テストパターンのパラメータの調整による検証難易度で分類する分類部と、
前記分類部により分類された機能カバレッジを検証難易度の低い機能カバレッジと組み合わせる組み合わせ部と、
前記細分化部、前記分類部及び前記組み合わせ部により得られた情報を記録する情報記録部と、
パラメータがランダムに設定されたテストパターンを前記LSIに入力して動作させるシミュレーション部と、
前記シミュレーション部により前記LSIの動作が正常な場合に得られた機能カバレッジの検証回数を記録する結果記録部と、
前記情報記録部及び前記結果記録部に記録された情報から、検証対象の機能カバレッジを選択する選択部と、
前記情報記録部に記録された情報から、前記選択部により選択された機能カバレッジに関するテストパターンのパラメータが取りうる値又は範囲を調整する解析部とを備え、
前記シミュレーション部は、前記解析部による調整結果を反映したテストパターンを用いる
ことを特徴とするLSI検証解析装置。 - 前記分類部は、前記細分化部により細分化された機能カバレッジを、テストパターンのパラメータに関する第1の機能カバレッジ、当該パラメータの調整により前記シミュレーション部で得られ易いと予測される第2の機能カバレッジ、当該パラメータの調整では前記シミュレーション部で得られ難いと予測される第3の機能カバレッジに分類する
ことを特徴とする請求項1記載のLSI検証解析装置。 - 前記組み合わせ部は、前記第2の機能カバレッジ毎に全ての前記第1の機能カバレッジを組み合わせ、且つ、前記第3の機能カバレッジ毎に全ての前記第1の機能カバレッジ及び全ての前記第2の機能カバレッジをそれぞれ組み合わせる
ことを特徴とする請求項2記載のLSI検証解析装置。 - 前記選択部は、細分化された機能カバレッジに対して検証対象とする優先順位を検証難易度により予め設定し、当該優先順位に基づき検証対象の機能カバレッジを選択する
ことを特徴とする請求項1から請求項3のうちのいずれか1項記載のLSI検証解析装置。 - 前記解析部は、前記選択部により選択された機能カバレッジに対して、組み合わせられた機能カバレッジが存在する場合において、相関関係があり、且つ、相関係数が規定範囲内の場合に、当該組み合わせられた機能カバレッジに関するテストパターンのパラメータが取りうる値又は範囲を調整する
ことを特徴とする請求項1から請求項4のうちのいずれか1項記載のLSI検証解析装置。 - 前記解析部は、前記シミュレーション部で用いられるテストパターンのパラメータが、検証対象の機能カバレッジが得られるパラメータとなる確率を高めるように、当該テストパターンのパラメータが取りうる値又は範囲を調整する
ことを特徴とする請求項1から請求項5のうちのいずれか1項記載のLSI検証解析装置。 - 細分化部が、LSIに対する検証仕様及び検証項目に基づく機能カバレッジを定義内容で細分化する細分化ステップと、
分類部が、前記細分化部により細分化された機能カバレッジを、テストパターンのパラメータの調整による検証難易度で分類する分類ステップと、
組み合わせ部が、前記分類部により分類された機能カバレッジを検証難易度の低い機能カバレッジと組み合わせる組み合わせステップと、
情報記録部が、前記細分化部、前記分類部及び前記組み合わせ部により得られた情報を記録する情報記録ステップと、
シミュレーション部が、パラメータがランダムに設定されたテストパターンを前記LSIに入力して動作させるシミュレーションステップと、
結果記録部が、前記シミュレーション部により前記LSIの動作が正常な場合に得られた機能カバレッジの検証回数を記録する結果記録ステップと、
選択部が、前記情報記録部及び前記結果記録部に記録された情報から、検証対象の機能カバレッジを選択する選択ステップと、
解析部が、前記情報記録部に記録された情報から、前記選択部により選択された機能カバレッジに関するテストパターンのパラメータが取りうる値又は範囲を調整する解析ステップとを有し、
前記シミュレーション部は、前記解析部による調整結果を反映したテストパターンを用いる
ことを特徴とするLSI検証解析方法。
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JPH11306046A (ja) * | 1998-04-23 | 1999-11-05 | Toshiba Corp | テストケース生成システム及びテストケース生成方法 |
US20020002698A1 (en) * | 2000-05-25 | 2002-01-03 | International Business Machines Corporation | Method for verifying the design of a microprocessor |
JP2009070274A (ja) * | 2007-09-14 | 2009-04-02 | Fujitsu Microelectronics Ltd | 検証支援プログラム、該プログラムを記録した記録媒体、検証支援装置、および検証支援方法 |
JP2011048785A (ja) * | 2009-08-28 | 2011-03-10 | Mitsubishi Electric Corp | 多重イベント定義装置、多重イベント検証装置、多重イベント定義方法および多重イベント定義プログラム |
JP2014182509A (ja) * | 2013-03-18 | 2014-09-29 | Mitsubishi Electric Corp | 論理検証装置及び論理検証方法及び論理検証プログラム |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11306046A (ja) * | 1998-04-23 | 1999-11-05 | Toshiba Corp | テストケース生成システム及びテストケース生成方法 |
US20020002698A1 (en) * | 2000-05-25 | 2002-01-03 | International Business Machines Corporation | Method for verifying the design of a microprocessor |
JP2009070274A (ja) * | 2007-09-14 | 2009-04-02 | Fujitsu Microelectronics Ltd | 検証支援プログラム、該プログラムを記録した記録媒体、検証支援装置、および検証支援方法 |
JP2011048785A (ja) * | 2009-08-28 | 2011-03-10 | Mitsubishi Electric Corp | 多重イベント定義装置、多重イベント検証装置、多重イベント定義方法および多重イベント定義プログラム |
JP2014182509A (ja) * | 2013-03-18 | 2014-09-29 | Mitsubishi Electric Corp | 論理検証装置及び論理検証方法及び論理検証プログラム |
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