JP2016174186A - 半導体装置の作製方法 - Google Patents
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Abstract
Description
タを用いた半導体装置又は表示装置に関する。
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、結晶シリコンを用いた薄膜トランジスタは電界効果移動度は高
いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必ず
しも適応しないといった特性を有している。
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛(ZnO)
や、InGaO3(ZnO)mを用いて薄膜トランジスタを作製し、画像表示装置のスイ
ッチング素子などに用いる技術が特許文献1及び特許文献2で開示されている。
いた薄膜トランジスタよりも動作速度が速く、多結晶シリコンを用いた薄膜トランジスタ
よりも製造工程が簡単であるといった特性を有している。一方、酸化物半導体をチャネル
形成領域とする薄膜トランジスタは、オフ電流が増大してしまうといった問題を有してい
る。ここでオフ電流とはトランジスタがオフ状態にあるときに、ソースとドレイン間に流
れる電流をいう。
低減することを目的の一とする。
であって、該酸化物半導体層のゲート絶縁層とは反対側(バックチャネル側)であって、
保護膜である絶縁膜と接する面の酸素濃度を制御することを要旨とする。すなわち、当該
酸化物半導体層のバックチャネル側の面の酸素濃度を高くして、オフ電流の低減を図らん
とするものである。酸化物半導体の酸素濃度を高くすることで微結晶の生成が抑制され非
晶質化する。酸化物半導体において酸素濃度が高く非晶質化した領域は高抵抗化するので
、電流は流れにくくなる。
であって、該酸化物半導体層のゲート絶縁層とは反対側(バックチャネル側)であって、
保護膜である絶縁膜と接する面に酸素ラジカル処理を行うことを要旨とする。すなわち、
当該酸化物半導体層のバックチャネル側の面に酸素プラズマ処理を行うことで、該酸化物
半導体の酸素濃度を高くして、オフ電流の低減を図らんとするものである。代表的な酸素
プラズマ処理は、酸素ガスのグロー放電プラズマで生成されたラジカルで酸化物半導体の
表面を処理することであるが、プラズマを生成するガスとしては酸素のみでなく、酸素ガ
スと希ガスの混合ガスであってもよい。
n)を含む酸化物半導体膜が適用される。他の材料として、インジウム(In)、ガリウ
ム(Ga)、及び亜鉛(Zn)のいずれか一をタングステン(W)、モリブデン(Mo)
、チタン(Ti)、ニッケル(Ni)、アルミニウム(Al)と置換したものも含まれる
。
なお、以下の説明においてIn、Ga、及びZnを含む酸化物半導体膜を用いて形成され
た半導体層を「IGZO半導体層」とも記す。
半導体において酸素濃度が高く非晶質化した領域は高抵抗化するので、電流が流れにくく
なる。すなわち、バックチャネル側であって保護膜である絶縁膜と接する領域の酸素濃度
を高めることで、オフ電流を低減することができる。
導体層を用い、ソース領域及びドレイン領域として酸素欠乏型の酸化物半導体層を用いる
。ソース領域及びドレイン領域の酸素欠乏酸化物半導体層は結晶粒を有している。
して積極的に設けることにより、金属層であるソース電極層またはドレイン電極層と、酸
化物半導体層との間を良好な接合としてショットキー接合に比べて熱的にも安定動作を有
せしめる。
て吸収する(ドレイン側)、または抵抗成分をソース電極層(またはドレイン電極層)と
の界面に作らないためにも積極的に微結晶粒を有するソース領域またはドレイン領域を設
けることは価値がある。また、高いドレイン電圧でも良好な移動度を保持するためにも低
抵抗化は重要である。
プルはガラス基板上にDCスパッタ法によって400nmの酸化物半導体膜を成膜し、X
RD(X線解析)測定を行った。成膜条件は、圧力を0.4Paとし、電力を500Wと
し、成膜温度を室温とし、アルゴンガス流量を10sccmとし、酸素流量を5sccm
とし、ターゲットは、In2O3:Ga2O3:ZnO=1:1:1を混合、焼結したタ
ーゲットを用いた。
と示したものに相当する。また、図7には、成膜後に窒素雰囲気350℃、1時間の熱処
理後のチャートと、成膜後に窒素雰囲気500℃、1時間の熱処理後のチャートと、成膜
後に窒素雰囲気600℃、1時間の熱処理後のチャートと、成膜後に窒素雰囲気700℃
、1時間の熱処理後のチャートとを見比べるために、便宜上、並べて図示している。70
0℃の熱処理後の試料では、明確に結晶を示すピークが30〜35°の範囲と、55〜6
0°の範囲とで観察される。
Cスパッタ法により50nmの酸化物半導体膜を成膜し、FIB(Focused Io
n beam)により端面を切り出し、高分解能透過電子顕微鏡(日立製作所製「H90
00−NAR」:TEM)で加速電圧を300kVとし、断面観察を行った。
ゴンガス流量5sccm、酸素流量40sccmとして酸素過多条件としてスパッタ成膜
を行った試料1と、酸素ガスを導入せずにアルゴンガス流量40sccmのみとし、他の
条件を同じとした酸素欠乏条件でスパッタ成膜を行った試料2とを用意してそれぞれ断面
観察を行った。
である。試料1においては、酸化物半導体膜中に結晶粒は確認できないが、試料2におい
て酸化物半導体膜中に直径1nm〜10nm、代表的には2nm〜4nm程度の結晶粒が
散在していることが確認できる。
3と、試料2の成膜条件の後、さらに窒素雰囲気350℃、1時間の熱処理を行った試料
4とを用意してそれぞれ断面観察を行った。
11である。また、試料3においては、IGZO膜中に結晶粒は確認できないが、試料4
において酸化物半導体膜中に直径1nm〜10nm程度、代表的には2nm〜4nm程度
の結晶粒が散在していることが確認できる。
示したものと、窒素雰囲気350℃、1時間の熱処理を行った試料と、それぞれ同様に明
確に結晶を示すピークが確認できない結果が得られた。
認されず、酸素欠乏条件とした試料2ではTEM写真で結晶粒が確認された原因を以下に
示す。
る化学量論比の粒にArイオンのプラズマエネルギーが与えられ、飛翔中(ターゲットか
ら基板まで)に結晶化、または粒子成長が行われる。よって、成膜中の結晶粒は角部も観
察される。また、350℃で熱処理すると、結晶粒の周辺のアモルファス成分の酸素と反
応して、図11に示すように図9に比べて結晶粒の粒界はぼける、即ち不明瞭になる傾向
が観察されている。アモルファス成分内での結晶の秩序性が結晶粒より周辺に発展成長し
ていっていると考えられる。
高濃度キャリア領域をもって構成されると考えられる。この結晶粒の生成過程より、ター
ゲットの成分比、成膜圧力、反応性スパッタの成膜条件などを適宜調節することで結晶粒
の密度や、直径サイズは、1nm〜10nmの範囲で調節されうると言える。
ネルギーで結晶成長を生じたくても同時に酸素が過剰にあるため、各元素は酸素と反応が
強く、酸化物半導体膜の結晶成長メカニズムをともなうことができず、ガラス状(アモル
ファス状)で基板上に全ての成分が成膜される。
度でプロセスが調節される。また、スパッタ法はターゲットに対して強いエネルギーをA
rイオンで与えるため、本体、成膜された酸化物半導体中には強い歪エネルギーが内在す
ると考えられる。この歪エネルギーを解放するため200℃〜600℃、代表的には30
0℃〜500℃の熱処理を行う。この熱処理により原子レベルの再配列が行われる。この
熱処理によりキャリアの移動を阻害する歪が解放されるため、成膜と熱処理(光アニール
も含む)は重要である。なお、200℃〜600℃の熱処理は、700℃を超えた熱処理
のように、原子の大きな移動による単結晶成長までには至っていない。
晶ピークが観察される。一方、酸素欠乏条件と酸素過多条件の両方とも、図7に示すよう
に、XRD測定では結晶成分またはその結晶の程度が少ないためか、結晶粒の大きさが小
さいためか、その他の要因のためかは不明であるが、観測されない。
結したターゲットを用い、アルゴンと酸素の混合ガスをスパッタガスとして、酸素分圧を
変化させて得られた酸化物半導体膜の導電率を示す。サンプルはいずれもスパッタ成膜後
に350℃で熱処理を行ったものである。
%の領域では1×10−4S/cm程度の導電率が得られている。この結果は、グラフの
横軸をスパッタガスの酸素分圧で表しているが、酸素分圧の増加とともに酸化物半導体膜
中に取り込まれる酸素の量も増加することから、酸化物半導体膜中の酸素濃度の増加と共
に導電率が低下することを示している。すなわち、酸素欠乏型の酸化物半導体膜では、1
×10−1S/cm以上の導電率が得られ、酸素過剰型の酸化物半導体膜では概略1×1
0−4S/cm程度かそれ以下の導電率となっている。この結果は、図8乃至図11で示
す電子顕微鏡写真の結果とも対応しており、酸素欠乏型の酸化物半導体膜では微結晶粒の
存在により導電率が高くなっている。
スタの実施形態について示す。
本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得るこ
とは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内
容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同
一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その
繰り返しの説明は省略する。
本形態は、酸化物半導体をチャネル形成領域とする薄膜トランジスタのオフ電流を低減す
ることを目的とする。以下に例示的な一実施形態を図1、図2、図3、図5を用いて説明
する。
)は平面図を示し、図1(A2)は図1(A1)における線A1−A2の断面図である。
図1(A1)及び(A2)は、基板100上に、ゲート電極層101、ゲート絶縁層10
2、酸化物半導体層103、ソース領域104a、ドレイン領域104b、ソース電極層
105a、ドレイン電極層105b、保護膜として用いる絶縁層108を示す。この構成
によれば、ゲート絶縁層102に接して設けられる酸化物半導体層103が薄膜トランジ
スタのチャネル形成領域を構成する。
導体で形成される。ここで、酸化物半導体層103として酸素過剰型の酸化物半導体を用
い、ソース領域140a及びドレイン領域140bとして酸素欠乏型の酸化物半導体を用
いる。
い、ソース電極層105a又はドレイン電極層105bと酸化物導体層103との間に、
酸素欠乏型酸化物半導体でソース領域104a及びドレイン領域104bを意図的に設け
ることによってオーミック性のコンタクトを形成する。また、酸化物半導体層103、ソ
ース領域104a又はドレイン領域104bとして、In、Ga、及びZnのいずれか一
をタングステン、モリブデン、チタン、ニッケル、アルミニウムと置換してもよい。
のに好適である。一方、酸素欠乏酸化物半導体は微結晶粒を有している。結晶粒を有する
酸素欠乏酸化物半導体層をソース領域140aまたはドレイン領域140bとして積極的
に設けることにより、金属層であるソース電極層150a及びドレイン電極層150bと
、酸化物半導体層103との間を良好な接合としてショットキー接合に比べて熱的にも安
定動作を有せしめることが可能となる。
て吸収する(ドレイン側)、または抵抗成分をソース電極層150a(またはドレイン電
極層150b)との界面に作らないためにも積極的に結晶粒を有するソース領域140a
及びドレイン領域140bを設けることは重要である。高いドレイン電圧でも良好な移動
度を保持するためにも低抵抗化は重要である。
aとドレイン領域104bの間の領域(チャネルエッチ部)には、酸素プラズマ処理によ
って形成された高抵抗域106を有している。同様に、酸素欠乏型の酸化物半導体で形成
されるソース領域140a及びドレイン領域140bの内側側面部にも高抵抗領域107
が酸素プラズマ処理によって形成される。代表的な酸素プラズマ処理は、酸素ガスのグロ
ー放電プラズマで生成されたラジカルで酸化物半導体の表面を処理することであるが、プ
ラズマを生成するガスとしては酸素のみでなく、酸素ガスと希ガスの混合ガスであっても
よい。
03の一部がエッチングされたチャネルエッチ型の薄膜トランジスタであるが、チャネル
エッチ部は、工程中に酸素が抜けて酸素欠乏型の酸化物半導体層となりやすい。そこで、
酸素プラズマ処理によって酸化物半導体層103に形成される高抵抗領域106は、他の
領域に比べて酸素濃度が同じか、むしろ高くなるようにする。酸化物半導体中に過剰な酸
素が導入して高抵抗化を図るためである。
0bは導電率が高いが、酸素プラズマ処理により膜中に酸素を含ませ、酸素過剰型の酸化
物半導体とすることで、高抵抗化を図ることができる。すなわち、酸素プラズマ処理によ
り、当初1×10−1S/cm以上の導電率であったものが、1×10−4S/cm程度
にまで導電率を低減させることが可能となる。
これにより、ソースとドレイン間であって、チャネルエッチ部流れるリーク電流を低減さ
せることができる。
は酸化アルミニウム上に窒化シリコン、窒化アルミニウム、酸化窒化シリコン又は酸化窒
化アルミニウムを積層することで、保護膜としてより機能を高めることができる。いずれ
にしても、酸化物半導体層103の高抵抗領域106と接する領域は酸化物による絶縁層
108と接するようにすることが好ましい。高抵抗領域106の酸素欠乏を防ぐためであ
る。
また、高抵抗領域106が窒化物による絶縁層と直接的に接しない構成とすることで、窒
化物中の水素が拡散して高抵抗領域106、すなわち酸化物半導体層103に水酸基など
に起因する欠陥を生成するのを防ぐことができる。
イン領域104bとソース電極層105a及びドレイン電極層105bとを別のマスクを
用いてエッチング加工した例であり、ソース領域104a及びドレイン領域104bとソ
ース電極層105a及びドレイン電極層105bとは形状が異なる例を示す。
)は平面図を示し、図1(B2)は図1(B1)における線B1−B2の断面図である。
イン領域104bとソース電極層105a及びドレイン電極層105bとを同じマスクを
用いてエッチング加工した例であり、ソース領域104a及びドレイン領域104bとソ
ース電極層105a及びドレイン電極層105bとは同様な形状を反映している例を示す
。酸化物半導体層103の高抵抗領域106及び高抵抗領域107の構成は図1(A2)
と同様である。
膜トランジスタ170bは、酸化物半導体層103上において、ソース電極層105a及
びドレイン電極層105bの端部とソース領域104a及びドレイン領域104bの端部
が一致せず、ソース領域104b及びドレイン領域104bが一部露出している例である
。
とソース領域104a及びドレイン領域104bとを同じマスクを用いてエッチング加工
する例であり酸化物半導体層103とソース領域104a及びドレイン領域104bの端
部は一致している。なお、図2(A1)及び(A2)の薄膜トランジスタ170cは、酸
化物半導体層103上において、ソース電極層105a及びドレイン電極層105bの端
部とソース領域104a及びドレイン領域104bの端部も一致する例である。
乃至(G)を用いて説明する。
する(図3(A)参照。)。基板100は、バリウムホウケイ酸ガラス、アルミノホウケ
イ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作
製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる
耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの
金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板100の大きさは、320
mm×400mm、370mm×470mm、550mm×650mm、600mm×7
20mm、680mm×880mm、730mm×920mm、1000mm×1200
mm、1100mm×1250mm、1150mm×1300mm、1500mm×18
00mm、1900mm×2200mm、2160mm×2460mm、2400mm×
2800mm、又は2850mm×3050mm等を用いることができる。
ニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極層101は、ス
パッタ法や真空蒸着法で基板100上に導電膜を形成し、当該導電膜上にフォトリソグラ
フィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエ
ッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペース
トを用いてインクジェット法により吐出し焼成して、ゲート電極層101を形成すること
ができる。なお、ゲート電極層101の密着性向上と基板や下地膜への拡散を防ぐバリア
メタルとして、上記金属材料の窒化物膜を、基板100及びゲート電極層101の間に設
けてもよい。また、ゲート電極層101は単層構造としても積層構造としてもよく、例え
ば基板100側からモリブデン膜とアルミニウム膜との積層、モリブデン膜とアルミニウ
ムとネオジムとの合金膜との積層、チタン膜とアルミニウム膜との積層、チタン膜、アル
ミニウム膜及びチタン膜との積層などを用いることができる。
た、ゲート絶縁層102として、スパッタ法によりゲート電極層101上に窒化シリコン
膜を形成し、窒化シリコン膜上にスパッタ法により酸化シリコン膜を積層してもよい。ま
た、ゲート絶縁層102として、アルミニウム、イットリウム、又はハフニウムの酸化物
、窒化物、酸化窒化物、又は窒化酸化物の一種又はそれらの化合物を少なくとも2種以上
含む化合物を用いることもできる。また、ゲート絶縁層102に、塩素、フッ素などのハ
ロゲン元素を含ませてもよい。ゲート絶縁層102中のハロゲン元素の濃度は、濃度ピー
クにおいて1×1015atoms/cm3以上1×1020atoms/cm3以下と
すればよい。
すく、キャリアキラーとしての阻害要因となり、信頼性の劣化を招く恐れがある。即ち、
プラズマCVD法で水素を含む絶縁膜をゲート絶縁層として用いる場合、ゲート絶縁層の
水素が、酸素過剰酸化物半導体層の酸素と反応してしまう恐れがあるため、好ましくない
。従って、ゲート絶縁層の水素濃度は、SIMS(二次イオン質量分析計)を用いた分析
により得られる濃度ピークが2×1019cm−3以下とすることが好ましい。
ンのターゲットを用いてアルゴンガスと酸素ガスを用い、スパッタリング法で成膜する。
この成膜法によれば、ゲート絶縁層102に含まれる水素を少なくすることが出来、ゲー
ト絶縁層102中の水素が拡散し、半導体膜111中の過剰な酸素と反応して欠陥を生成
することを防ぐことができる。
最低圧力を1×10−7〜1×10−10Torr(約1×10−5Pa以上1×10−
8Pa)の超高真空領域、所謂、UHV領域中でスパッタを行うことが好ましい。また、
ゲート絶縁層102と半導体膜111の界面を大気に触れさせないように連続的に積層す
る際、ゲート絶縁層102の表面に酸素ラジカル処理を行い、表面を酸素過剰領域とする
ことは、その後の工程での信頼性向上のための熱処理において、酸素の半導体膜111界
面の改質のための供給源を作る上で有効である。
も重要である。そのために、ゲート絶縁層102及び酸化物半導体膜111はマルチチャ
ンバ構成のスパッタリング装置を用いることで、大気に曝さずに連続的に形成することが
できる。連続して成膜すると、大気成分や大気中に浮遊する汚染不純物元素に汚染される
ことなく各積層界面を形成することができる。
特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタ
の電気特性のうち、しきい値電圧(Vth)が重要である。電界効果移動度が高くともし
きい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御するこ
とが困難である。しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジス
タの場合には、駆動電圧が低い状態では薄膜トランジスタとしてのスイッチング機能を果
たすことができず、負荷となる恐れがある。また、しきい値電圧値がマイナスであると、
ゲート電圧が0Vでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオ
ンとなりやすい。
ネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くし
ないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されて
ドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きで
ある。よって、In、Ga、及びZnを含む酸化物半導体膜を用いる薄膜トランジスタの
ゲート電圧が0Vにできるだけ近い正のしきい値電圧でチャネルが形成されることが望ま
しい。
ート絶縁層の界面に大きく影響すると考えられる。そこで、これらの界面を清浄な状態で
形成することによって、薄膜トランジスタの電気特性を向上させるとともに、製造工程の
複雑化を防ぐことができ、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
薄膜トランジスタの電気的特性の劣化、しきい値電圧のばらつき、ノーマリーオンになり
やすいといった問題を招く。酸化物半導体層とゲート絶縁層とを連続成膜することで、こ
のような水素化合物を排除することができる。
。例えば、酸化物半導体膜111として、スパッタリング法を用いて、In、Ga、及び
Znを含む酸化物半導体膜111を膜厚50nmで形成する。具体的な条件例としては、
直径8インチのIn、Ga、及びZnを含む酸化物半導体ターゲットを用いて、基板とタ
ーゲットの間との距離を170mm、圧力0.4Pa、直流(DC)電源0.5kW、ア
ルゴン又は酸素雰囲気下で成膜することができる。また、パルス直流(DC)電源を用い
ると、ごみが軽減でき、膜厚分布も均一となるために好ましい。
酸素雰囲気下で成膜する。ここでは酸素を限りなく多く酸化物半導体膜111に含ませる
ために、ターゲットとしてIn、Ga、及びZnを含む酸化物半導体を用い、酸素のみの
雰囲気下、または酸素が90%以上、且つ、Arが10%以下の雰囲気下でパルスDCス
パッタ法のスパッタリングを行い、酸素過剰の酸化物半導体膜111を形成する。
膜することにより、酸素過剰の膜同士のため界面状態を安定させ、薄膜トランジスタの信
頼性を向上させることができる。酸化物半導体膜111の成膜前に基板が大気に触れた場
合、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣
化、ノーマリーオンの薄膜トランジスタになってしまう恐れがある。水分は水素化合物で
あり、大気に触れることなく、連続成膜することによって、水素化合物が界面に存在する
ことを排除することができる。従って、連続成膜することにより、しきい値のバラツキの
低減や、電気特性の劣化の防止や、薄膜トランジスタがノーマリーオン側にシフトするこ
とを低減、望ましくはシフトをなくすことができる。
12を形成する(図3(B)参照。)。酸化物半導体層112は、フォトリソグラフィ技
術または液滴吐出法によりマスク113を形成し、当該マスク113を用いて半導体膜1
11をエッチングすることで、形成することができる。酸化物半導体層112の端部をテ
ーパーを有する形状にエッチングすることで、段差形状による配線の段切れを防ぐことが
できる。
欠乏型の酸化物半導体膜である酸化物半導体膜114を形成する(図3(C)参照。)。
酸化物半導体膜114上にマスク116を形成する。マスク116は、フォトリソグラフ
ィ技術またはインクジェット法により形成する。酸化物半導体膜114をマスク116を
用いてエッチングにより加工し、酸化物半導体膜115を形成する(図3(D)参照。)
。酸化物半導体膜115は膜厚2〜100nm(好ましくは20〜50nm)とすればよ
い。酸化物半導体膜114は希ガス(好ましくはアルゴン)雰囲気下で成膜する。
好ましい。加熱処理は成膜後であればどの段階で行っても良い。また、他の加熱処理と兼
ねて行ってもよい。また加熱温度は200℃以上600℃以下、好ましくは300℃以上
500℃以下とすればよい。図2のように酸化物半導体層103及びソース領域104a
及びドレイン領域104bを連続成膜する場合、積層した後に加熱処理を行ってもよい。
加熱処理は酸化物半導体層103とソース領域104a及びドレイン領域104bと別工
程で複数回行ってもよい。
酸などの有機酸をエッチング液として用いることができる。例えば、50nmの酸化物半
導体膜111はITO07N(関東化学社製)を使い150秒でエッチング加工できる。
は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデ
ンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層
または積層で形成することが好ましい。また、n型の導電型を有する半導体膜と接する側
の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で
形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い
。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、
モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい
。導電膜117として、チタン膜、アルミニウム膜、チタン膜の積層を用いると低抵抗で
あり、かつアルミニウム膜にヒロックが発生しにくい。導電膜117は、スパッタ法や真
空蒸着法で形成する。また、導電膜17は、銀、金、銅などの導電性ナノペーストを用い
てスクリーン印刷法、インクジェット法等を用いて吐出し焼成して形成しても良い。
エッチングし分離して、ソース電極層105a及びドレイン電極層105bを形成する(
図3(F)参照。)。導電膜117をウエットエッチングすると、導電膜117は等方的
にエッチングされるため、マスク118の端部と、ソース電極層105a及びドレイン電
極層105bの端部はより一致せずより後退する。
て、ソース領域104a及びドレイン領域104bを形成する(図3(G)参照。)。
物半導体層112の露出領域も一部エッチングされ、酸化物半導体層103となる。よっ
てソース領域104a及びドレイン領域104bの間の酸化物半導体層103のチャネル
領域は図3(G)に示すように膜厚の薄い領域となる。酸化物導体層103において、薄
い膜厚の領域が、2nm以上200nm以下、好ましくは20nm以上150nm以下と
する。
レイン領域104bの端部は一致せずずれており、ソース電極層105a及びドレイン電
極層105bの端部の外側に、ソース領域104a及びドレイン領域104bの端部が形
成される。
いる酸化物導体層103に酸素プラズマ処理を行うことによって、半導体層表面を酸素過
剰領域とする高抵抗層106が形成される(図4(B)参照)。
バックチャネルが酸素欠乏領域となりソースドレイン間の導通が起きることを防ぎオフ電
流を下げることができる。このようにバックチャネル部の半導体層も酸素過剰領域とする
ことができるため、ゲート絶縁層への酸素ラジカル処理と同様に、バックチャネル部の半
導体層の酸素ラジカル処理を行うことは有効である。
を形成する(図4(C)参照)。絶縁層108は、スパッタリング法により、酸化シリコ
ン又は酸化アルミニウムで形成することが好ましい。また、酸化シリコン又は酸化アルミ
ニウム上に窒化シリコン、窒化アルミニウム、酸化窒化シリコン又は酸化窒化アルミニウ
ムを積層することで、保護膜としてより機能を高めることができる。いずれにしても、酸
化物半導体層103の高抵抗領域106と接する領域は酸化物による絶縁層108と接す
るようにすることが好ましい。高抵抗領域106の酸素欠乏を防ぐためである。高抵抗領
域106が窒化物による絶縁層と直接的に接しない構成とすることで、窒化物中の水素が
拡散して高抵抗領域106、すなわち酸化物半導体層103に水酸基などに起因する欠陥
を生成するのを防ぐことができる。
い。真空ベークにより、酸化物半導体層103に付着した水分を除去することができる。
ることができる。
。
体層112上に酸化物半導体膜114と導電膜121とを順に積層する(図5(B)参照
)。この場合、酸化物半導体膜114と導電膜121とを大気に曝さないでスパッタ法で
連続的に成膜することができる。
導電膜121をウエットエッチング加工してソース電極層105a及びドレイン電極層1
05bを形成する(図5(C)参照)。
ン領域104bを形成する(図5(D)参照)。同工程で酸化物半導体層112の一部も
エッチングされ、酸化物半導体層103となる。
103に高抵抗領域106が形成され、絶縁層108が形成される(図5(E)参照)。
は大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのもので
あり、緻密な膜が好ましい。例えば、絶縁層108として酸化膜(酸化シリコン膜、酸化
窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜)と窒化膜(窒化シリコ
ン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜)との積層を
形成すればよい。酸化シリコン膜はシリコンターゲットを用いて窒素及びアルゴン雰囲気
下でDCスパッタ法によって形成すればよく、窒化アルミニウム膜、酸化窒化アルミニウ
ム膜は窒化アルミニウムのターゲットを用いてRFスパッタ法によって形成すればよく、
酸化アルミニウム膜は酸化アルミニウムのターゲットを用いてRFスパッタ法によって形
成すればよい。また、保護膜を形成する前に真空ベークを行ってもよい。
105a及びドレイン電極層105bとを形成するエッチングに同じマスクを用いると、
マスク数を減らすことができるため、工程簡略化、低コスト化が計れる。
05bの端部と、ソース領域104a及びドレイン領域104bの端部は一致せずずれた
形状となることで、ソース電極層105a及びドレイン電極層105bの端部の距離が離
れるため、ソース電極層105a及びドレイン電極層105b間のリーク電流やショート
を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを
作製することができる。
a及びドレイン領域104bの端部とソース電極層105a及びドレイン電極層105b
の端部を一致する形状としてもよい。このような形状であっても、酸化物半導体層103
のチャネルエッチ部に形成される高抵抗領域106の酸素プラズマ処理時に、ソース領域
104a及びドレイン領域104bの端部も酸素プラズマの効果が及び、高抵抗領域10
7が形成される。ソース電極層105a及びドレイン電極層105bを形成するためのエ
ッチング及びソース領域104a及びドレイン領域104bを形成するためのエッチング
をドライエッチングで行うと図2(A1)(A2)の薄膜トランジスタ170cのような
形状にすることができる。また、n型の導電型を有する酸化物半導体膜をソース電極層1
05a及びドレイン電極層105bをマスクとしてエッチングし、ソース領域104a及
びドレイン領域104bを形成しても図2(A1)及び(A2)の薄膜トランジスタ17
0cのような形状にすることができる。
過剰酸化物半導体層)、ソース領域又はドレイン領域(In、Ga、及びZnを含む酸素
欠乏酸化物半導体層)、ソース電極層及びドレイン電極層という積層構造を有する薄膜ト
ランジスタとし、ゲート絶縁層表面を酸素ラジカル処理で改質することによって、半導体
層の膜厚を薄膜にしたままで、かつ寄生容量を抑制できる。なお、薄膜であっても、ゲー
ト絶縁層に対する割合が十分であるため寄生容量は十分に抑制される。
き、良好な動特性を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼
性のよい薄膜トランジスタを有する半導体装置を提供することができる。
本形態は、少なくともゲート絶縁層と酸素過剰酸化物半導体層の積層を大気に触れること
なく、連続成膜を行う逆スタガ型の薄膜トランジスタの作製例を以下に示す。ここでは、
連続成膜を行う工程までの工程を示し、その後の工程は、実施の形態1に従って薄膜トラ
ンジスタを作製すればよい。
の成膜工程までの一連のプロセス中、被処理基板の置かれている雰囲気が大気等の汚染雰
囲気に触れることなく、常に真空中または不活性ガス雰囲気(窒素雰囲気または希ガス雰
囲気)で制御されていることを言う。連続成膜を行うことにより、清浄化された被処理基
板の水分等の再付着を回避して成膜を行うことができる。
は本明細書における連続成膜の範囲にあるとする。
う場合、第1の成膜工程を終えた後、大気にふれることなくチャンバー間を基板搬送して
第2の成膜を施すことも本明細書における連続成膜の範囲にあるとする。
工程、または第2の工程に必要な温度とするため基板を加熱または冷却する工程等を有し
ても、本明細書における連続成膜の範囲にあるとする。
ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第1
の成膜工程と第2の成膜工程の間にある場合、本明細書でいう連続成膜の範囲には当ては
まらないとする。
装置を用いることが好ましい。
た搬送室80が設けられ、搬送室80には、搬送室内へ搬入および搬出する基板を複数枚
収納するカセットケースをセットするカセット室82が連結されている。また、搬送室に
は、それぞれゲートバルブ83を介して複数の処理室が連結される。ここでは、上面形状
が六角形の搬送室80に5つの処理室を連結する例を示す。
ーとする。スパッタチャンバーは、少なくともチャンバー内部に、スパッタターゲット、
ターゲットをスパッタするための電力印加機構やガス導入手段、所定位置に基板を保持す
る基板ホルダー等が設けられている。また、スパッタチャンバー内を減圧状態とするため
、チャンバー内の圧力を制御する圧力制御手段がスパッタチャンバーに設けられている。
があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。RFスパッタ
法は主に絶縁膜を成膜する場合に用いられ、DCスパッタ法は主に金属膜を成膜する場合
に用いられる。
、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材
料を同時に放電させて成膜することもできる。また、チャンバー内部に磁石機構を備えた
マグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用い
て発生させたプラズマを用いるECRスパッタ法を用いるスパッタ装置がある。
の化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイ
アススパッタ法もある。
う加熱チャンバー、スパッタリング後に基板を冷却する冷却チャンバー、或いはプラズマ
処理を行うチャンバーとする。
た基板カセットをカセット室82にセットして、カセット室82に設けられた真空排気手
段によりカセット室を減圧状態とする。なお、予め、各処理室および搬送室80内部をそ
れぞれに設けられた真空排気手段により減圧しておく。こうしておくことで、各処理室間
を基板が搬送されている間、大気に触れることなく清浄な状態を維持することができる。
て、ゲートバルブ83を開いて搬送ロボット81により1枚目の基板94をカセットから
抜き取り、ゲートバルブ84を開いて第1の処理室89内に搬送し、ゲートバルブ84を
閉める。第1の処理室89では、加熱ヒータやランプ加熱で基板を加熱して基板94に付
着している水分などを除去する。特に、ゲート絶縁層に水分が含まれると薄膜トランジス
タの電気特性が変化する恐れがあるため、スパッタ成膜前の加熱は有効である。なお、カ
セット室82に基板をセットした段階で十分に水分が除去されている場合には、この加熱
処理は不要である。
ゲートバルブ85を開いて第2の処理室90内に搬送し、ゲートバルブ85を閉める。こ
こでは、第2の処理室90は、RFマグネトロンスパッタ法を用いたスパッタチャンバー
とする。
シリコン膜の成膜後、大気に触れることなく、ゲートバルブ85を開いて搬送ロボット8
1により基板を搬送室80に搬送し、ゲートバルブ86を開いて第3の処理室91内に搬
送し、ゲートバルブ86を閉める。第3の処理室91は、RFマグネトロンスパッタ法を
用いたスパッタチャンバーとする。
ト絶縁層として、酸化シリコン膜の他に、酸化アルミニウム膜(Al2O3膜)、酸化マ
グネシウム膜(MgOx膜)、窒化アルミニウム膜(AlNx膜)、酸化イットリウム膜
(YOx膜)などを用いることができる。
トを用いてアルゴンガスと酸素ガスを用い、スパッタ成膜する。このゲート絶縁層中の水
素が拡散し、酸化物半導体膜中の過剰な酸素と反応してH2O成分になることはチャネル
のI型化を防ぐ上では極めて重要である。連続成膜をして、ゲート絶縁層と酸化物半導体
膜の界面に水分を付着させないことも重要である。従って、チャンバー内をクライオポン
プなどで真空排気し、到達最低圧力を1×10−7〜1×10−10Torr(約1×1
0−5Pa以上1×10−8Pa)の超高真空領域、所謂、UHV領域中でスパッタを行
うことが好ましい。また、ゲート絶縁層と酸化物半導体膜の界面を大気に触れさせないよ
うに連続的に積層する際、ゲート絶縁層の表面に酸素プラズマ処理を行い、表面を酸素過
剰領域とすることは、その後の工程での信頼性向上のための熱処理において、酸素の酸化
物半導体膜界面の改質のための供給源を作る上で有効である。
ート絶縁層の内部の酸素濃度と比較して酸化物半導体膜側の表面の酸素濃度が高濃度とな
る。また、酸素ラジカル処理を行わない場合と比べて、酸素ラジカル処理を行った場合は
、ゲート絶縁層と酸化物半導体膜の界面における酸素濃度が高くなる。
化物半導体膜のゲート絶縁層側の酸素濃度も高濃度となる。
リウム等の可動イオンの固定化をさせてもよい。その方法としては、チャンバー内にハロ
ゲン元素を含むガスを導入してスパッタリングを行う。ただし、ハロゲン元素を含むガス
を導入する場合にはチャンバーの排気手段に除害設備を設ける必要がある。ゲート絶縁層
に含ませるハロゲン元素の濃度は、SIMS(二次イオン質量分析計)を用いた分析によ
り得られる濃度ピークが1×1015cm−3以上1×1020cm−3以下の範囲内と
することが好ましい。
81により基板を搬送室80に搬送し、ゲートバルブ87を開いて第4の処理室92内に
搬送し、ゲートバルブ87を閉める。
第4の処理室92では、ゲート絶縁層表面への酸素ラジカル処理と、半導体層として酸素
過剰型の酸化金属層、並びにソース領域及びドレイン領域として酸素欠乏型の酸化物半導
体層の成膜を行う。
。逆スパッタとは、ターゲット側に電圧を印加せずに、酸素、又は酸素及びアルゴン雰囲
気下で基板側に電圧を印加して基板にプラズマを形成して表面を改質する方法である。ま
た、ゲート絶縁層に窒化処理を行ってもよく、窒素雰囲気下でプラズマ処理、又は逆スパ
ッタを行えばよい。
酸素雰囲気下で成膜することができる。ここでは酸素を限りなく多く酸化物半導体膜中に
含ませるために、ターゲットとしてIn、Ga、及びZnを含む酸化物半導体を用い、酸
素のみの雰囲気下、または酸素が90%以上、且つ、Arが10%以下の雰囲気下でパル
スDCスパッタ法のスパッタリングを行い、酸素過剰型の酸化物半導体膜を形成する。
体膜とを連続成膜することにより、酸素過剰の膜同士のため界面状態を安定させ、薄膜ト
ランジスタの信頼性を向上させることができる。酸化物半導体膜の成膜前に基板が大気に
触れた場合、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気
特性の劣化、ノーマリーオンの薄膜トランジスタなってしまう症状などを引き起こす恐れ
がある。水分は水素化合物であり、大気に触れることなく、連続成膜することによって、
水素化合物が界面に存在することを排除することができる。従って、連続成膜することに
より、しきい値のバラツキの低減や、電気特性の劣化の防止や、薄膜トランジスタがノー
マリーオン側にシフトすることを低減、望ましくはシフトをなくすことができる。
及びZnを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次積層
して連続成膜することによって同一チャンバー内で積層を行うこともできる。シャッター
は、ターゲットと基板の間に設け、成膜を行うターゲットはシャッターを開け、成膜を行
わないターゲットはシャッターにより閉じる。同一チャンバー内で積層する利点としては
、使用するチャンバーの数を減らせる点と、異なるチャンバー間を基板搬送する間にパー
ティクル等が基板に付着することを防止できる点である。
て基板を搬出し、フォトリソグラフィ技術を用いて酸素過剰の酸化物半導体膜のパターニ
ングを行うが、グレートーンマスクを用いる工程であれば引き続き、以下に示す連続成膜
を行う。
ッタリングを行い、酸素過剰型の酸化物半導体膜上に接して酸素欠乏型の酸化物半導体膜
を形成する。この酸素欠乏型の酸化物半導体膜は酸素過剰型の酸化物半導体膜よりも膜中
の酸素濃度が低い。この酸素欠乏型の酸化物半導体膜はソース領域またはドレイン領域と
して機能する。
、ゲートバルブ87を閉める。そして、大気に触れることなく、ゲートバルブ87を開い
て搬送ロボット81により基板を搬送室80に搬送し、ゲートバルブ88を開いて第5の
処理室93内に搬送し、ゲートバルブ88を閉める。
ーとする。第5の処理室93では、ソース電極層またはドレイン電極層となる金属多層膜
(導電膜)の成膜を行う。第5の処理室93のスパッタチャンバーにチタンのターゲット
と、アルミニウムのターゲットとの両方を設置し、シャッターを用いて順次積層して連続
成膜することによって同一チャンバー内で積層を行う。ここでは、チタン膜上にアルミニ
ウム膜を積層し、さらにアルミニウム膜上にチタン膜を積層する。
化シリコン膜と酸素過剰型の酸化物半導体膜と酸素欠乏型の酸化物半導体膜と金属多層膜
とを連続成膜することができる。特に、酸素過剰型の酸化物半導体膜の界面状態がより安
定し、薄膜トランジスタの信頼性を向上させることができる。酸化物半導体膜の成膜前後
に基板が大気に触れた場合、水分などが付着し、界面状態に悪影響を与え、しきい値のバ
ラツキや、電気特性の劣化、ノーマリーオンの薄膜トランジスタになってしまう症状など
を引き起こす恐れがある。水分は水素化合物であり、大気に触れることなく、連続成膜す
ることによって、水素化合物が酸化物半導体膜の界面に存在することを排除することがで
きる。従って、4層を連続成膜することにより、しきい値のバラツキの低減や、電気特性
の劣化の防止や、薄膜トランジスタがノーマリーオン側にシフトすることを低減、望まし
くはシフトをなくすことができる。
電極層となる金属多層膜の成膜とを連続成膜することにより、酸素欠乏の酸化物半導体膜
と金属多層膜との間で良好な界面状態を実現でき、接触抵抗を低減できる。
及びZnを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次導入
するガスを切り替えて3層を連続成膜することによって同一チャンバー内で積層を行うこ
ともできる。同一チャンバー内で積層する利点としては、使用するチャンバーの数を減ら
せる点と、異なるチャンバー間を基板搬送する間にパーティクル等が基板に付着すること
を防止できる点である。
終えた後、カセット室の真空を大気に開放して、基板およびカセットを取り出す。
膜の成膜後の加熱処理、具体的には200℃〜600℃の加熱処理、好ましくは300℃
〜500℃の加熱処理を行うことができる。この加熱処理を行うことにより逆スタガ型の
薄膜トランジスタの電気特性を向上させることができる。この加熱処理は、酸素過剰型の
酸化物半導体膜及び酸素欠乏型の酸化物半導体膜の成膜後であれば特に限定されず、例え
ば、酸素過剰型の酸化物半導体膜及び酸素欠乏型の酸化物半導体膜の成膜直後や、金属多
層膜成膜直後に行うことができる。
やウェットエッチングを用いて形成してもよいし、複数回のエッチングに分けてそれぞれ
選択的にエッチングしてもよい。
工により形成した後、保護膜を形成する前に真空ベークを行ってもよい。
ング加工により形成した後、保護膜を形成する前に酸素ラジカル処理を行ってもよい。露
出している半導体層のチャネル形成領域に酸素ラジカル処理を行うことによって、半導体
層表面を酸素過剰領域とすることができる。
バックチャネルが酸素欠乏領域となりソースドレイン間の導通が起きることを防ぎオフ電
流を下げることができる。このようにバックチャネル部の半導体層も酸素過剰領域とする
ことができるため、ゲート絶縁層への酸素ラジカル処理と同様に、バックチャネル部の半
導体層の酸素ラジカル処理を行うことは有効である。
型の薄膜トランジスタが作製できる。
直列に連結するインライン方式の製造装置を用いて大気に触れることなく連続成膜を行っ
てもよい。
の処理室としたが、基板を垂直に立て、縦置き方式の処理室としてもよい。縦置き方式の
処理室は、フェイスダウン方式の処理室よりもフットプリントが小さいメリットがあり、
さらに基板の自重により撓む恐れのある大面積の基板を用いる場合に有効である。
101 ゲート電極層
102 ゲート絶縁層
103 酸化物半導体層
104a ソース領域
104b ドレイン領域
105a ソース電極層
105b ドレイン電極層
106 高抵抗領域
107 高抵抗領域
108 絶縁膜
111 酸化物半導体膜
112 酸化物半導体層
113 マスク
114 酸化物半導体膜
115 酸化物半導体膜
116 マスク
117 導電膜
118 マスク
121 導電膜
122 マスク
170a 薄膜トランジスタ
170b 薄膜トランジスタ
170c 薄膜トランジスタ
80 搬送室
81 搬送ロボット
82 カセット室
83 ゲートバルブ
84 ゲートバルブ
85 ゲートバルブ
86 ゲートバルブ
87 ゲートバルブ
88 ゲートバルブ
89 第1の処理室
90 第2の処理室
91 第3の処理室
92 第4の処理室
93 第5の処理室
94 基板
Claims (3)
- ゲート電極上にゲート絶縁層を形成し、
前記ゲート絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層に接するソース電極及びドレイン電極を形成し、
前記ソース電極及びドレイン電極をマスクとして、前記酸化物半導体層の一部をエッチングし、
前記エッチングにより露出した前記酸化物半導体層の表面を酸素で処理することを特徴とする半導体装置の作製方法。 - ゲート電極上にゲート絶縁層を形成し、
前記ゲート絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層に接するソース電極及びドレイン電極を形成し、
前記ソース電極及びドレイン電極をマスクとして、前記酸化物半導体層の一部をエッチングし、
前記エッチングにより露出した前記酸化物半導体層の表面を酸素で処理し、
前記酸化物半導体層上、前記ソース電極上、及び前記ドレイン電極上に酸化物絶縁層を形成することを特徴とする半導体装置の作製方法。 - ゲート電極上にゲート絶縁層を形成し、
前記ゲート絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層に接するソース電極及びドレイン電極を形成し、
前記ソース電極及びドレイン電極をマスクとして、前記酸化物半導体層の一部をエッチングし、
前記エッチングにより露出した前記酸化物半導体層の表面を酸素で処理し、
前記酸化物半導体層上、前記ソース電極上、及び前記ドレイン電極上に酸化物絶縁層を形成し、
前記酸化物絶縁層上に窒化物絶縁層を形成することを特徴とする半導体装置の作製方法。
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JP2016126640A JP2016174186A (ja) | 2016-06-27 | 2016-06-27 | 半導体装置の作製方法 |
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JP2003037268A (ja) * | 2001-07-24 | 2003-02-07 | Minolta Co Ltd | 半導体素子及びその製造方法 |
JP2007123861A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP2008166716A (ja) * | 2006-12-05 | 2008-07-17 | Canon Inc | ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置 |
-
2016
- 2016-06-27 JP JP2016126640A patent/JP2016174186A/ja not_active Withdrawn
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