JP2016171707A - Motor drive control device and motor drive control system - Google Patents
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Abstract
Description
この発明は、モータ駆動制御装置及びモータ制御システムに関し、特にロータの回転数に対応する回転速度信号に基づいてモータの駆動を制御するモータ駆動制御装置及びモータ制御システムに関する。 The present invention relates to a motor drive control device and a motor control system, and more particularly to a motor drive control device and a motor control system that control the drive of a motor based on a rotation speed signal corresponding to the rotation speed of a rotor.
例えばレーザビームプリンタなどにおいて用紙を搬送するためにブラシレスモータが用いられている。このようなブラシレスモータを駆動するモータ駆動制御装置には、回転速度を、高い精度で、かつ安定して制御することができる性能が要求される。 For example, a brushless motor is used to convey paper in a laser beam printer or the like. The motor drive control device that drives such a brushless motor is required to have a performance capable of stably controlling the rotation speed with high accuracy.
このような要求に対して、モータ駆動制御装置及びそれとの間で制御情報を送受する上位装置とを含むモータ制御システムが用いられている。 In response to such a demand, a motor control system including a motor drive control device and a host device that transmits / receives control information to / from the motor drive control device is used.
例えば、下記特許文献１には、モータ駆動制御装置の上位装置とのインターフェースとして、回転速度情報を上位装置にフィードバックするとともに、上位装置からの加速指令情報と減速指令情報を入力し、それに基づいてモータを駆動制御するように構成したモータ駆動装置が開示されている。特許文献１に記載のモータ駆動装置は、検出したモータのＦＧ信号を上位装置に送信する。そして、その回転速度と上位装置で設定された目標速度との比較結果に応じて上位装置から送信される加速・減速指令信号を受け取り、モータの回転速度を制御する。
For example, in
しかしながら、上述の特許文献１に記載されているようにして回転速度と目標速度との比較を行う場合、モータ駆動制御装置は、速度誤差は得られるが、位相誤差が得られない。そのため、その比較結果に応じて制御を行う場合、位相制御が行われない。位相制御が行われない場合、負荷変動に対してモータの応答が遅れることがあるという問題がある。
However, when the rotational speed and the target speed are compared as described in
この発明はそのような問題点を解決するためになされたものであり、モータの回転速度及び位相を回転速度に応じて精度良く制御することができるモータ駆動制御装置及びモータ制御システムを提供することを目的としている。 The present invention has been made to solve such problems, and provides a motor drive control device and a motor control system capable of accurately controlling the rotational speed and phase of a motor according to the rotational speed. It is an object.
上記目的を達成するためこの発明のある局面に従うと、上位装置と共に用いられ、上位装置から入力される信号に基づいてモータを駆動させるモータ駆動制御装置は、モータのロータの回転数に対応する回転速度信号を生成して、上位装置に出力するＦＧ信号生成部と、ＦＧ信号生成部から出力された回転速度信号と目標速度情報とに基づいて上位装置で生成されたモータの速度誤差情報及び位相誤差情報に対応する加速指令信号及び減速指令信号と、ＦＧ信号生成部から出力された回転速度信号とに基づいて生成されたトルク指令信号をもとに、駆動制御信号を生成する制御回路部と、制御回路部から出力された駆動制御信号に基づいて、モータに駆動信号を出力するモータ駆動部とを備える。 In order to achieve the above object, according to one aspect of the present invention, a motor drive control device that is used with a host device and drives a motor based on a signal input from the host device has a rotation corresponding to the rotation speed of the rotor of the motor. FG signal generation unit that generates a speed signal and outputs it to the host device, and motor speed error information and phase generated by the host device based on the rotational speed signal and target speed information output from the FG signal generation unit A control circuit unit for generating a drive control signal based on a torque command signal generated based on an acceleration command signal and a deceleration command signal corresponding to the error information and a rotation speed signal output from the FG signal generation unit; A motor drive unit that outputs a drive signal to the motor based on the drive control signal output from the control circuit unit.
好ましくは、制御回路部は、トルク指令信号を生成するための設定情報を記憶する記憶部と、加速指令信号と、減速指令信号と、回転速度信号と、設定情報とに基づいて、モータの速度を指示するためのトルク指令信号を生成する速度制御部と、ロータの回転位置に対応する位置信号に基づいて、位置情報を生成するロータ位置推定回路と、トルク指令信号と位置情報とに基づいて、駆動制御信号をモータ駆動部に出力する正弦波生成回路とを備える。 Preferably, the control circuit unit stores the setting information for generating the torque command signal, the acceleration command signal, the deceleration command signal, the rotation speed signal, and the setting information based on the motor speed. Based on a speed control unit that generates a torque command signal for instructing, a rotor position estimation circuit that generates position information based on a position signal corresponding to the rotational position of the rotor, a torque command signal, and position information And a sine wave generation circuit that outputs a drive control signal to the motor drive unit.
好ましくは、速度制御部は、加速指令信号及び減速指令信号に基づいて、速度誤差情報及び位相誤差情報に対応する速度位相誤差信号を生成する誤差生成回路と、回転速度信号の周期を検出して周期カウント値を生成する周期検出回路と、周期カウント値と設定情報とに基づいて、積分ゲイン調整値を生成する補正値生成回路と、設定情報と積分ゲイン調整値とに基づいて、比例ゲインを前記速度位相誤差信号に乗算して得られた比例ゲイン乗算値と、積分ゲイン調整値を用いて補正された積分ゲインを速度位相誤差信号に乗算して得られた積分ゲイン乗算値とを出力する乗算器と、周期カウント値に基づき、回転速度信号の周期毎の誤差を積分ゲイン乗算値に累積加算して積分ゲイン累積加算値を生成する積分回路と、比例ゲイン乗算値と積分ゲイン累積加算値とを加算する加算部とを有し、加算部の加算結果に基づいて、トルク指令信号を生成する。 Preferably, the speed control unit detects an error generation circuit for generating a speed phase error signal corresponding to the speed error information and the phase error information based on the acceleration command signal and the deceleration command signal, and detects a cycle of the rotation speed signal. A period detection circuit that generates a cycle count value, a correction value generation circuit that generates an integral gain adjustment value based on the cycle count value and setting information, and a proportional gain that is based on the setting information and integration gain adjustment value A proportional gain multiplication value obtained by multiplying the velocity phase error signal and an integral gain multiplication value obtained by multiplying the velocity phase error signal by the integral gain corrected using the integral gain adjustment value are output. A multiplier, an integration circuit that cumulatively adds an error for each period of the rotation speed signal to the integral gain multiplication value based on the cycle count value to generate an integral gain cumulative addition value, a proportional gain multiplication value, And a adder for adding the partial gain accumulated value, based on the addition result of the adder, for generating a torque command signal.
この発明の他の局面に従うと、モータ制御システムは、上述に記載のモータ駆動制御装置と、ＦＧ信号生成部から出力された回転速度信号に基づいてモータ駆動制御装置に加速指令信号及び減速指令信号を出力する上位装置とを備え、上位装置は、回転速度情報と目標速度情報とに基づいてモータの周期と位相の誤差情報を生成し、誤差情報を補正する補正情報と目標速度情報とに基づいて、速度誤差情報及び位相誤差情報を生成し、速度誤差情報と位相誤差情報との加算結果に基づいて加速指令信号及び減速指令信号を生成する。 According to another aspect of the present invention, a motor control system includes an acceleration command signal and a deceleration command signal transmitted to the motor drive control device based on the motor drive control device described above and the rotational speed signal output from the FG signal generation unit. The host device generates error information on the motor cycle and phase based on the rotational speed information and the target speed information, and based on the correction information for correcting the error information and the target speed information. Thus, speed error information and phase error information are generated, and an acceleration command signal and a deceleration command signal are generated based on the addition result of the speed error information and the phase error information.
これらの発明に従うと、上位装置において回転速度信号と目標速度情報とに基づいて生成された、モータの速度誤差情報及び位相誤差情報に対応する加速指令信号及び減速指令信号に基づいて、駆動制御信号が生成される。したがって、モータの回転速度及び位相を回転速度に応じて精度良く制御することができるモータ駆動制御装置及びモータ制御システムを提供することができる。 According to these inventions, the drive control signal is generated based on the acceleration command signal and the deceleration command signal corresponding to the motor speed error information and the phase error information generated based on the rotation speed signal and the target speed information in the host device. Is generated. Therefore, it is possible to provide a motor drive control device and a motor control system that can accurately control the rotation speed and phase of the motor according to the rotation speed.
以下、本発明の実施の形態におけるモータ駆動制御装置を有するモータ制御システムについて説明する。 Hereinafter, a motor control system having a motor drive control device according to an embodiment of the present invention will be described.
［実施の形態］ [Embodiment]
図１は、本発明の実施の形態の１つにおけるモータ制御システムの回路構成を示すブロック図である。 FIG. 1 is a block diagram showing a circuit configuration of a motor control system according to one embodiment of the present invention.
図１に示されるように、モータ制御システム１００は、モータ駆動制御装置１と、上位装置５０とを含んでいる。上位装置５０は、モータ駆動制御装置１に情報を送信することにより、モータ駆動制御装置１の動作を実行させる。
As shown in FIG. 1, the
本実施の形態において、モータ駆動制御装置１は、その全部がパッケージ化された集積回路装置（ＩＣ）である。また、上位装置５０は、その全部がパッケージ化された集積回路装置である。なお、モータ駆動制御装置１の一部や上位装置５０の一部が１つの集積回路装置としてパッケージ化されていてもよい。すなわち、モータ制御システム１００が一体の装置として構成されていてもよい。また、上位装置５０や他の装置と一緒にモータ駆動制御装置１の全部又は一部がパッケージ化されて１つの集積回路装置が構成されていてもよい。同様に、モータ駆動制御装置１や他の装置と一緒に上位装置５０の一部がパッケージ化されて１つの集積回路装置が構成されていてもよい。
In the present embodiment, the motor
なお、本実施の形態において、上位装置５０は、ＯＡ機器等のメイン基板に搭載されている回路基板である。また、モータ駆動制御装置１は、ブラシレスモータ２０に搭載されている回路基板である。すなわち、上位装置５０とモータ制御装置１とは分離されている。モータ駆動制御装置１の制御回路部３は、回路基板上に実装された、モータ制御ＩＣである。なお、各部の構成はこれに限られるものではない。
In the present embodiment, the
モータ駆動制御装置１は、ブラシレスモータ２０（以下、単にモータ２０という）を例えば正弦波駆動により駆動させるように構成されている。本実施の形態において、モータ２０は、例えば３相のブラシレスモータである。モータ駆動制御装置１は、モータ２０に正弦波駆動信号を出力してモータ２０の電機子コイルＬｕ，Ｌｖ，Ｌｗに周期的に正弦波状の駆動電流を流すことで、モータ２０を回転させる。
The motor
モータ駆動制御装置１は、インバータ回路２ａ及びゲートドライバ２ｂを有するモータ駆動部２と、制御回路部３と、ＦＧ信号生成部４とを有している。なお、図１に示されている構成要素は、モータ駆動制御装置１全体の一部であり、モータ駆動制御装置１は、図１に示されたものに加えて、他の構成要素を有していてもよい。
The motor
インバータ回路２ａは、ゲートドライバ２ｂとともに、モータ駆動部２を構成する。インバータ回路２ａは、ゲートドライバ２ｂから出力された出力信号に基づいてモータ２０に駆動信号を出力し、モータ２０が備える電機子コイルＬｕ，Ｌｖ，Ｌｗに通電する。インバータ回路２ａは、例えば、直流電源Ｖｃｃの両端に設けられた２つのスイッチ素子の直列回路の対が、電機子コイルＬｕ，Ｌｖ，Ｌｗの各相（Ｕ相、Ｖ相、Ｗ相）に対してそれぞれ配置されて構成されている。２つのスイッチ素子の各対において、スイッチ素子同士の接続点に、モータ２０の各相の端子が接続されている。
The
ゲートドライバ２ｂは、制御回路部３による制御に基づいて、インバータ回路２ａを駆動するための出力信号を生成し、インバータ回路２ａに出力する。ゲートドライバ２ｂは、駆動制御信号Ｓｄに基づいて出力信号を生成する。出力信号としては、例えば、インバータ回路２ａの各スイッチ素子に対応するＶｕｕ，Ｖｕｌ，Ｖｖｕ，Ｖｖｌ，Ｖｗｕ，Ｖｗｌの６種類が出力される。これらの出力信号が出力されることで、それぞれの出力信号に対応するスイッチ素子がオン、オフ動作を行い、モータ２０に駆動信号が出力されてモータ２０の各相に電力が供給される。
The
本実施の形態において、制御回路部３は、モータ２０を駆動させるための駆動制御信号Ｓｄをモータ駆動部２に出力してモータ駆動部２を制御することで、モータ２０の駆動制御を行う。
In the present embodiment, the
［制御回路部３の構成］ [Configuration of Control Circuit Section 3]
図２は、本実施の形態に係るモータ駆動制御装置１の回路構成を示す図である。
FIG. 2 is a diagram showing a circuit configuration of the motor
制御回路部３には、ホール信号Ｈｕ，Ｈｖ，Ｈｗと、ＦＧ信号（回転速度信号の一例）Ｓｆと、加速指令信号ＡＣＣと、減速指令信号ＤＥＣと、回転方向設定信号Ｓｒとが入力される。制御回路部３は、ホール信号Ｈｕ，Ｈｖ，Ｈｗと、トルク指令信号Ｓｔ（ＦＧ信号Ｓｆと加速指令信号ＡＣＣと減速指令信号ＤＥＣとをもとに生成される）、回転方向設定信号Ｓｒとに基づいて、駆動制御信号Ｓｄをゲートドライバ２ｂに出力する。制御回路部３は、加速指令信号ＡＣＣと減速指令信号ＤＥＣとの組合せにより定まる動作モードに応じて、駆動制御信号Ｓｄをモータ駆動部２に出力することで、モータ２０の回転制御を行う。モータ駆動部２は、駆動制御信号Ｓｄに基づいて、モータ２０に正弦波駆動信号を出力し、モータ２０を駆動させる。
Hall signals Hu, Hv, Hw, an FG signal (an example of a rotation speed signal) Sf, an acceleration command signal ACC, a deceleration command signal DEC, and a rotation direction setting signal Sr are input to the
なお、本実施の形態では、加速指令信号ＡＣＣと減速指令信号ＤＥＣはそれぞれ独立の２値のデジタル信号として説明しているが、１本のシリアル信号として定められた順で伝送したり、加速指令信号ＡＣＣと減速指令信号ＤＥＣとの組を多値信号で伝送してもよく、またその場合、回転方向設定信号Ｓｒやその他の信号についてもシリアル信号や多値信号として伝送してもよい。 In the present embodiment, the acceleration command signal ACC and the deceleration command signal DEC are described as independent binary digital signals, but may be transmitted in the order determined as one serial signal, A set of the signal ACC and the deceleration command signal DEC may be transmitted as a multi-value signal. In this case, the rotation direction setting signal Sr and other signals may be transmitted as a serial signal or a multi-value signal.
加速指令信号ＡＣＣ及び減速指令信号ＤＥＣは、上位装置５０の加減速信号生成回路５１から出力される。加速指令信号ＡＣＣ及び減速指令信号ＤＥＣは、モータ２０の速度誤差情報及び位相誤差情報に対応した信号である。
The acceleration command signal ACC and the deceleration command signal DEC are output from the acceleration / deceleration
回転方向設定信号Ｓｒは、上位装置５０から出力される。回転方向設定信号Ｓｒは、モータ２０の回転方向を指示するための信号である。
The rotation direction setting signal Sr is output from the
制御回路部３には、３つのホール信号（位置信号の一例）Ｈｕ，Ｈｖ，Ｈｗが入力される。ホール信号Ｈｕ，Ｈｖ，Ｈｗは、例えば、モータ２０に配置された３つのホール（ＨＡＬＬ）素子２５ｕ，２５ｖ，２５ｗの出力信号である。
Three Hall signals (an example of position signals) Hu, Hv, and Hw are input to the
３つのホール素子２５ｕ，２５ｖ，２５ｗ（以下、これらをまとめてホール素子２５ということがある）は、例えば、互いに略等間隔（隣り合うものと電気角でプラスマイナス１２０度の間隔）でモータ２０のロータの回りに配置されている。ホール素子２５ｕ，２５ｖ，２５ｗは、それぞれ、ロータの磁極を検出してホール信号Ｈｕ，Ｈｖ，Ｈｗを生成し、出力する。すなわち、ホール信号は、モータ２０の回転位置（ロータの位置）に対応する信号である。
The three
ＦＧ信号Ｓｆは、ＦＧ信号生成部４により生成された、ロータの回転数に対応する信号である。モータ２０のロータの側にある基板には、ＦＧ信号Ｓｆを生成するためのコイルパターンであるＦＧパターン４ａが形成されている。ＦＧ信号生成部４は、ＦＧパターン４ａの誘起電圧に従って、ＦＧ信号Ｓｆを生成する。生成されたＦＧ信号Ｓｆは、制御回路部３と、上位装置５０とに出力される。ＦＧ信号Ｓｆは、例えば、４５ｐ／ｒ（モータ１回転あたり４５パルス）のパルス信号である。
The FG signal Sf is a signal corresponding to the rotational speed of the rotor, generated by the
本実施の形態において、制御回路部３は、ＰＩＤ制御回路（速度制御回路の一例；ＰＩＤコントローラ）３１と、正弦波生成回路３２と、ロータ位置推定回路３３と、メモリ（記憶部の一例）３４を含んでいる。各回路は、デジタル回路である。
In the present embodiment, the
メモリ３４は、トルク指令信号Ｓｔを生成するための設定情報Ｄ１を記憶する。ＰＩＤ制御回路３１は、設定情報Ｄ１を読み込む。
The
ＰＩＤ制御回路３１は、ＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ−Ｉｎｔｅｇｒａｌ−Ｄｅｒｉｖａｔｉｖｅ）制御を行う。ＰＩＤ制御回路３１は、加速指令信号ＡＣＣ及び減速指令信号ＤＥＣと、ＦＧ信号Ｓｆと、設定情報Ｄ１とに基づいて、トルク指令信号Ｓｔ（トルク指令値ＶＳＰということもある）を生成する。トルク指令信号Ｓｔは、上位装置５０において設定される目標速度に追従するようにモータ２０を制御するための信号である。なお、動作モードによっては、ＰＩＤ制御回路３１から正弦波生成回路３２に、ブレーキ信号Ｓｂ２が送信される。ブレーキ信号Ｓｂ２は、モータ２０をショートブレーキモードで駆動するための信号である。
The
ロータ位置推定回路３３には、ホール信号Ｈｕ，Ｈｖ，Ｈｗと、回転方向設定信号Ｓｒとが入力される。ロータ位置推定回路３３は、入力された信号に基づいて、ロータ位置情報Ｓｐを生成する。
Hall signal Hu, Hv, Hw and rotation direction setting signal Sr are input to the rotor
正弦波生成回路３２には、ロータ位置情報Ｓｐと、トルク指令信号Ｓｔと、回転方向設定信号Ｓｒとが入力される。正弦波生成回路３２は、ロータ位置情報Ｓｐ、トルク指令信号Ｓｔ、及び回転方向設定信号Ｓｒに基づいて、駆動制御信号Ｓｄを生成する。 The sine wave generation circuit 32 receives the rotor position information Sp, the torque command signal St, and the rotation direction setting signal Sr. The sine wave generation circuit 32 generates a drive control signal Sd based on the rotor position information Sp, the torque command signal St, and the rotation direction setting signal Sr.
図３は、加速指令信号ＡＣＣと減速指令信号ＤＥＣとの組合せと動作モードとの関係を示す表である。 FIG. 3 is a table showing the relationship between the combination of the acceleration command signal ACC and the deceleration command signal DEC and the operation mode.
図３に示されるように、加速指令信号ＡＣＣと、減速指令信号ＤＥＣとは、それぞれ、ハイ（Ｈ）とロー（Ｌ）の２つのレベルを有する、負論理（Ｌのとき有効）の信号である。ＰＩＤ制御回路３１は、加速指令信号ＡＣＣと減速指令信号ＤＥＣとの組合せにより定まる動作モードに応じて、トルク指令信号Ｓｔを出力したり、ブレーキ信号Ｓｂ２を出力したりする。
As shown in FIG. 3, the acceleration command signal ACC and the deceleration command signal DEC are negative logic (effective when L) signals having two levels of high (H) and low (L), respectively. is there. The
加速指令信号ＡＣＣがＬであり、減速指令信号ＤＥＣがＬであるとき、動作モードはブレーキモードとなる。このとき、ＰＩＤ制御回路３１は、ブレーキ信号Ｓｂ２を出力する。これにより、制御回路部３は、モータ２０の巻線を短絡するショートブレーキを行う。すなわち、３相インバータの下側３相がＯＮで上側３相がＯＦＦとなるようにしたり、その逆となるようにしたりすることによって、逆起電力によるブレーキがモータ２０に作用する。
When the acceleration command signal ACC is L and the deceleration command signal DEC is L, the operation mode is the brake mode. At this time, the
加速指令信号ＡＣＣがＬであり、減速指令信号ＤＥＣがＨであるとき、動作モードは加速モードとなる。このとき、ＰＩＤ制御回路３１は、モータ２０のロータの回転速度を増加させるように、トルク指令信号Ｓｔを出力する（トルク指令増加）。
When the acceleration command signal ACC is L and the deceleration command signal DEC is H, the operation mode is the acceleration mode. At this time, the
加速指令信号ＡＣＣがＨであり、減速指令信号ＤＥＣがＬであるとき、動作モードは減速モードとなる。このとき、ＰＩＤ制御回路３１は、モータ２０のロータの回転速度を減少させるように、トルク指令信号Ｓｔを出力する（トルク指令減少）。
When the acceleration command signal ACC is H and the deceleration command signal DEC is L, the operation mode is the deceleration mode. At this time, the
加速指令信号ＡＣＣがＨであり、減速指令信号ＤＥＣがＨであるとき、動作モードは速度指令保持モードとなる。このとき、ＰＩＤ制御回路３１は、その時点のトルク指令信号Ｓｔを出力する（トルク指令保持）。
When the acceleration command signal ACC is H and the deceleration command signal DEC is H, the operation mode is the speed command holding mode. At this time, the
［上位装置５０及び加減速信号生成回路５１の構成及び動作の説明］
[Description of Configuration and Operation of
図３に戻って、上位装置５０は、加減速信号生成回路５１を有している。加減速信号生成回路５１は、入力された信号等に基づいて加速指令信号ＡＣＣと減速指令信号ＤＥＣとを生成する。生成した加速指令信号ＡＣＣと減速指令信号ＤＥＣとは、モータ駆動制御装置１に出力される。
Returning to FIG. 3, the
図４は、本実施の形態における加減速信号生成回路５１の構成を示すブロック図である。
FIG. 4 is a block diagram showing a configuration of the acceleration / deceleration
図４に示されるように、加減速信号生成回路５１には、モータ駆動制御装置１からフィードバックされたＦＧ信号Ｓｆと、目標速度情報Ｓｃと、速度補正計数Ｋ１と、位相補正係数Ｋ２と、固定小数点化情報とが入力される。加減速信号生成回路５１は、これらのＦＧ信号Ｓｆ、目標速度情報Ｓｃ、速度補正計数Ｋ１、位相補正係数Ｋ２、及び固定小数点化情報に基づいて、加速指令信号ＡＣＣと減速指令信号ＤＥＣとを出力する。
As shown in FIG. 4, the acceleration / deceleration
なお、速度補正計数Ｋ１や、位相補正係数Ｋ２や、固定小数点化情報は、例えば、上位装置５０の内部のメモリ（図示せず）等に記憶されている情報が加減速信号生成回路５１により読み取られることにより、加減速信号生成回路５１に入力される。これらの信号は、補正係数を設定する定数である。すなわち、これらの信号により、ＦＧ信号Ｓｆや目標速度情報Ｓｃ等に基づいて加速指令信号ＡＣＣや減速指令信号ＤＥＣを生成するときのゲインが補正される。このような構成に限られるものではなく、例えば、加減速信号生成回路５１の内部で定数として与えられているものを加減速信号生成回路５１が読み取る（入力する）ように構成されていてもよい。
For the speed correction count K1, the phase correction coefficient K2, and the fixed-point information, for example, information stored in a memory (not shown) in the
また、加減速信号生成回路５１には、起動／停止信号（スタートストップ信号）Ｓｓと、ブレーキ信号Ｓｂ１とが入力される。起動／停止信号Ｓｓは、モータ２０の駆動制御を行うか、駆動制御を行わないスタンバイ状態とするかを設定するための信号である。ブレーキ信号Ｓｂ１は、モータ２０をショートブレーキ状態にするか否かを指示する信号である。
The acceleration / deceleration
加減速信号生成回路５１は、周期検出カウンタ６１、減算部６２、固定小数点化部６３、２乗乗算器６４、速度補正係数乗算器６５、位相補正係数乗算器６６、補正回路６７，６８、位相基準カウンタ６９、速度ロック検出回路７０、位相検出カウンタ７１、加算部７２、及び第１のＡＣＣ／ＤＥＣ変換回路（誤差生成回路の一例；以下、単に第１変換回路ということがある）７３を含んでいる。加減速信号生成回路５１は、周期カウント誤差と位相カウント誤差とを検出し、それらを補正して速度誤差及び位相誤差を得る。そして、加減速信号生成回路５１は、速度誤差と位相誤差とに対応する加速指令信号ＡＣＣ及び減速指令信号ＤＥＣを出力する。
The acceleration / deceleration
周期検出カウンタ６１は、例えば１０ＭＨｚなどの任意の周波数で、ＦＧ信号Ｓｆの立ち下がりエッジ間をカウントする。 The period detection counter 61 counts between falling edges of the FG signal Sf at an arbitrary frequency such as 10 MHz.
図５は、周期検出カウンタ６１の動作を説明するタイミングチャートである。
FIG. 5 is a timing chart for explaining the operation of the
図５において、上段から、カウント用のクロック信号（１０ＭＨｚ）、ＦＧ信号Ｓｆ、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥ、カウント値ＦＧ＿ＣＮＴ、及び周期カウント値ＦＧ＿ＤＡＴＡが示されている。 In FIG. 5, the count clock signal (10 MHz), the FG signal Sf, the falling edge detection signal FG_D_EDGE, the count value FG_CNT, and the cycle count value FG_DATA are shown from the top.
周期検出カウンタ６１は、ＦＧ信号Ｓｆの立ち下がりが検出されるまで（立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥが検出されるまで）、クロック信号をカウントする（カウント値ＦＧ＿ＣＮＴ）。立ち下がりが検出されると、カウント値ＦＧ＿ＣＮＴが、周期カウント値ＦＧ＿ＤＡＴＡとして取り込まれる。なお、カウント値ＦＧ＿ＣＮＴが最大値まで上昇した場合には、最大値で飽和する。周期カウント値ＦＧ＿ＤＡＴＡの電源投入直後の初期値は最大値に設定されている。 The period detection counter 61 counts the clock signal (count value FG_CNT) until the falling edge of the FG signal Sf is detected (until the falling edge detection signal FG_D_EDGE is detected). When the falling edge is detected, the count value FG_CNT is captured as the cycle count value FG_DATA. When the count value FG_CNT increases to the maximum value, it is saturated at the maximum value. The initial value of the cycle count value FG_DATA immediately after power-on is set to the maximum value.
周期検出カウンタ６１は、周期カウント値ＦＧ＿ＤＡＴＡを、減算部６２に出力する。また、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥを、位相検出カウンタ７１及び速度ロック検出回路７０に出力する。
The
減算部６２は、周期カウント値ＦＧ＿ＤＡＴＡから、目標速度情報Ｓｃを減算する。減算結果は、周期カウント誤差である。周期カウント誤差は、符号付きの値である。周期カウント誤差は、補正回路６７と、位相検出カウンタ７１と、速度ロック検出回路７０とに出力される。
The subtracting unit 62 subtracts the target speed information Sc from the cycle count value FG_DATA. The subtraction result is a cycle count error. The cycle count error is a signed value. The cycle count error is output to the correction circuit 67, the
ここで、目標速度情報Ｓｃは、下記の式の値で与えられる。なお、下記の式の値が上位装置５０のメモリなどに記憶されており、その記憶内容に基づいた目標速度情報Ｓｃが用いられる。
Here, the target speed information Sc is given by the value of the following equation. In addition, the value of the following formula is stored in the memory or the like of the
（目標速度情報）＝１０＊１０＾６／（目標周波数） (Target speed information) = 10 * 10 ^ 6 / (Target frequency)
ここで、小数点以下は切捨てか四捨五入されていればよい。式中において、１０＊１０＾６はＦＧ周期を検出しているクロック信号の周波数（例えば、１０ＭＨｚ）を意味している。例えば周波数が２０ＭＨｚであれば、２０＊１０＾６とすればよい。 Here, it is sufficient that the decimal part is rounded down or rounded off. In the formula, 10 * 10 ^ 6 means the frequency (for example, 10 MHz) of the clock signal detecting the FG cycle. For example, if the frequency is 20 MHz, it may be 20 * 10 ^ 6.
また、目標周波数は、ＦＧ信号Ｓｆが目標とする周波数のことである。１０００ｒｐｍを目標速度とする場合、ＦＧ信号は４５ｐ／ｒであるので、１０００＊４５／６０＝７５０Ｈｚを目標周波数とすればよい。 The target frequency is a frequency targeted by the FG signal Sf. When the target speed is 1000 rpm, the FG signal is 45 p / r, so 1000 * 45/60 = 750 Hz may be set as the target frequency.
固定小数点化部６３は、周期カウント誤差と位相カウント誤差とを目標周波数情報に基づいて補正するため、補正情報を生成する。
The fixed
例えば、目標速度情報Ｓｃが１００００（１０進数）の３２ｂｉｔのデータであって、固定小数点化情報が１２である場合を想定する。 For example, it is assumed that the target speed information Sc is 32-bit data of 10,000 (decimal number) and the fixed-point conversion information is 12.
１００００（１０進数）を２進数（３２ｂｉｔ）で表記すると、次のようになる。 When 10000 (decimal number) is expressed in binary (32 bits), it is as follows.
００００ ００００ ００００ ００００ ００１０ ０１１１ ０００１ ００００ 0000 0000 0000 0000 0010 0111 0001 0000
ここで、固定小数点化情報が１２であるので、下位の１２ｂｉｔを小数点部として扱う。そうすると、次のように、上位２０ビットが整数部となる。 Here, since the fixed-point information is 12, the lower 12 bits are handled as the decimal part. Then, the upper 20 bits become the integer part as follows.
００００ ００００ ００００ ００００ ００１０ （整数部） 0000 0000 0000 0000 0010 (integer part)
また、下位１２ビットが小数部となる。 Also, the lower 12 bits are the decimal part.
０１１１ ０００１ ００００ （小数部） 0111 0001 0000 (decimal part)
処理後の補正情報は、２乗乗算器６４と位相補正係数乗算器６６とに出力される。
The corrected information after processing is output to the
２乗乗算器６４は、固定小数点化部６３から送信された、固定小数点化された情報を２乗する。２乗されたデータは、速度補正係数乗算器６５に出力される。
The
速度補正係数乗算器６５は、２乗されたデータに速度補正係数Ｋ１を乗算する。乗算結果は、補正値Ａとして、補正回路６７に出力される。
The speed
位相補正係数乗算器６６は、固定小数点化部６３から出力された固定小数点化された情報に、位相補正係数Ｋ２を乗算する。乗算結果は、補正値Ｂとして、補正回路６８に出力される。
The phase
位相基準カウンタ６９には、目標速度情報Ｓｃが入力される。位相基準カウンタ６９は、クロック信号をカウントし、カウント値が目標速度情報Ｓｃに到達するとカウントをリセットするカウンタである。
The target speed information Sc is input to the
図６は、位相基準カウンタ６９の動作を説明するタイミングチャートである。
FIG. 6 is a timing chart for explaining the operation of the
図６に示されるように、クロック信号としては、例えば１０ＭＨｚの信号が用いられる。位相基準カウンタ６９は、クロック信号を目標速度情報Ｓｃに達するまでカウントし、カウント値ＴＡＲＧＥＴ＿ＣＮＴを位相検出カウンタ７１に出力する。カウント値ＴＡＲＧＥＴ＿ＣＮＴが目標速度情報Ｓｃに達したときには、カウント値ＴＡＲＧＥＴ＿ＣＮＴがリセットされる。
As shown in FIG. 6, for example, a 10 MHz signal is used as the clock signal. The phase reference counter 69 counts the clock signal until the target speed information Sc is reached, and outputs a count value TARGET_CNT to the
速度ロック検出回路７０には、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥと、周期カウント誤差と、目標速度情報Ｓｃとが入力される。
A falling edge detection signal FG_D_EDGE, a cycle count error, and target speed information Sc are input to the speed
すなわち、速度ロック検出回路７０は、目標速度情報Ｓｃを５ｂｉｔだけ右シフトし（１／３２倍し）、信号ＬＤ＿ＲＥＦを生成する。また、速度ロック検出回路７０は、周期カウント誤差の絶対値ＦＬＬ＿ＡＢＳを生成する。そして、速度ロック検出回路７０は、これらの信号を比較する。
That is, the speed
ＬＤ＿ＲＥＦ≧ＦＬＬ＿ＡＢＳである状態が、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥが３カウントされる期間中に継続している場合、速度ロック検出回路７０は、速度ロック状態であることを検出する。そうすると、速度ロック検出信号ＬＤ＿ＰＬＬとしてＨ（ハイ）が出力される。
When the state of LD_REF ≧ FLL_ABS is continued during the period in which the falling edge detection signal FG_D_EDGE is counted by 3, the speed
他方、ＬＤ＿ＲＥＦ＜ＦＬＬ＿ＡＢＳである場合、速度ロック検出回路７０は、速度ロック状態ではないことを検出する。そうすると、速度ロック検出信号ＬＤ＿ＰＬＬとしてＬ（ロー）が出力される。
On the other hand, when LD_REF <FLL_ABS, the speed
すなわち、本実施の形態では、オーバーシュートやアンダーシュート時のばたつきを考慮し、モータ２０の速度がロックされている状態であるか否かがＦＧ信号Ｓｆの３周期分の期間をかけて判定される。回転速度が目標速度に対して±３．１２５％以内であれば、速度がロック状態であると判定され、速度ロック検出信号ＬＤ＿ＰＬＬとしてＨが出力される。他方、回転速度が目標速度に対して±３．１２５％より大きい場合は、速度がロック状態ではないと判定され、速度ロック検出信号ＬＤ＿ＰＬＬとしてＬが出力される。
That is, in the present embodiment, in consideration of flutter during overshoot or undershoot, it is determined whether or not the speed of the
位相検出カウンタ７１には、位相基準カウンタ６９から出力されたカウント値ＴＡＲＧＥＴ＿ＣＮＴと、速度ロック検出回路７０から出力された速度ロック検出信号ＬＤ＿ＰＬＬとが入力される。また、位相検出カウンタ７１には、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥと、周期カウント誤差と、目標速度情報Ｓｃとが入力される。位相検出カウンタ７１は、これらの信号に基づいて、位相カウント誤差ＰＬＬ＿ＣＮＴを生成する。位相カウント誤差ＰＬＬ＿ＣＮＴは、補正回路６８に出力される。
The
以下に、２通りの例を示し、位相カウント誤差をどのように生成するかについて説明する。 In the following, two examples are shown and how the phase count error is generated will be described.
まず、カウント値ＴＡＲＧＥＴ＿ＣＮＴ＝０となるときを位相基準とする場合の第１の例について説明する。 First, a first example in the case where the phase reference is when the count value TARGET_CNT = 0 is described.
図７は、カウント値ＴＡＲＧＥＴ＿ＣＮＴ＝０となるときを位相基準とする場合における位相カウント誤差ＰＬＬ＿ＣＮＴの生成に関するタイミングチャートである。 FIG. 7 is a timing chart regarding the generation of the phase count error PLL_CNT when the count value TARGET_CNT = 0 is used as a phase reference.
図７において、上段から、カウント値ＴＡＲＧＥＴ＿ＣＮＴ、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥ、信号Ｆ＿Ｓ，ＴＡＲＧＥＴ＿ＯＶ，ＴＡＲＧＥＴ＿ＯＶＦ，ＰＬＬ＿ＤＡＴＡ、及び位相カウント誤差ＰＬＬ＿ＣＮＴが示されている。なお、タイミングチャートには記載されていないが、速度ロック検出信号ＬＤ＿ＰＬＬ＝Ｈとなったら、位相カウント誤差ＰＬＬ＿ＣＮＴが補正回路６８に出力される。他方、速度ロック検出信号ＬＤ＿ＰＬＬ＝Ｌとなったら、位相カウント誤差ＰＬＬ＿ＣＮＴの値が保持されるか、リセットされる。
In FIG. 7, the count value TARGET_CNT, the falling edge detection signal FG_D_EDGE, the signals F_S, TARGET_OV, TARGET_OVF, PLL_DATA, and the phase count error PLL_CNT are shown from the top. Although not shown in the timing chart, the phase count error PLL_CNT is output to the
図７に示されるように、位相カウント誤差ＰＬＬ＿ＣＮＴには、正の場合と負の場合とがある。この正負判定は、周期カウント誤差を利用して行われる。位相誤差も、速度誤差と同様に、回転速度が遅い場合は正となり、速い場合は負となる。 As shown in FIG. 7, the phase count error PLL_CNT has a positive case and a negative case. This positive / negative determination is performed using a cycle count error. Similarly to the speed error, the phase error is positive when the rotation speed is slow and negative when it is fast.
すなわち、周期カウント誤差が０以上のときにＨ、負のときにＬとなる信号Ｆ＿Ｓが生成される。また、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥが位相基準（すなわちＴＡＲＧＥＴ＿ＣＮＴ＝０となるとき）をまたぐときを判別する信号ＴＡＲＧＥＴ＿ＯＶが生成される。信号ＴＡＲＧＥＴ＿ＯＶは、カウント値ＴＡＲＧＥＴ＿ＣＮＴが０となったときに１が加算される。ただし、信号Ｆ＿Ｓ＝Ｈのとき（周期カウント誤差が０以上のとき）には、信号ＴＡＲＧＥＴ＿ＯＶは２で飽和する。他方、信号Ｆ＿Ｓ＝Ｌのとき（周期カウント誤差が負のとき）には、信号ＴＡＲＧＥＴ＿ＯＶは１で飽和する。 That is, a signal F_S that is H when the cycle count error is 0 or more and L when it is negative is generated. Further, a signal TARGET_OV is generated that determines when the falling edge detection signal FG_D_EDGE crosses the phase reference (that is, when TARGET_CNT = 0). The signal TARGET_OV is incremented by 1 when the count value TARGET_CNT becomes 0. However, when the signal F_S = H (when the cycle count error is 0 or more), the signal TARGET_OV is saturated with 2. On the other hand, when the signal F_S = L (when the cycle count error is negative), the signal TARGET_OV is saturated with 1.
立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥが検出されたとき、信号ＴＡＲＧＥＴ＿ＯＶは、信号ＴＡＲＧＥＴ＿ＯＶＦの値として取り込まれる。そして、このとき、信号ＴＡＲＧＥＴ＿ＯＶは、リセットされる。また、このとき、カウント値ＴＡＲＧＥＴ＿ＣＮＴが、符号無しの信号ＰＬＬ＿ＤＡＴＡとして取り込まれる。 When the falling edge detection signal FG_D_EDGE is detected, the signal TARGET_OV is captured as the value of the signal TARGET_OVF. At this time, the signal TARGET_OV is reset. At this time, the count value TARGET_CNT is taken in as an unsigned signal PLL_DATA.
図８は、信号Ｆ＿Ｓ、信号ＴＡＲＧＥＴ＿ＯＶＦ、及び位相カウント誤差ＰＬＬ＿ＣＮＴの関係を示す表である。 FIG. 8 is a table showing the relationship between the signal F_S, the signal TARGET_OVF, and the phase count error PLL_CNT.
図８に示されるように、位相検出カウンタ７１は、信号Ｆ＿Ｓと信号ＴＡＲＧＥＴ＿ＯＶＦとに基づいて、位相カウント誤差ＰＬＬ＿ＣＮＴを次のように出力する。なお、位相カウント誤差ＰＬＬ＿ＣＮＴは、符号ありの信号である。
As shown in FIG. 8, the
すなわち、信号Ｆ＿ＳがＨであるとき（周期カウント誤差が０以上のとき）、信号ＴＡＲＧＥＴ＿ＯＶＦが０又は１であれば、位相カウント誤差ＰＬＬ＿ＣＮＴとして信号ＰＬＬ＿ＤＡＴＡが出力される。また、信号ＴＡＲＧＥＴ＿ＯＶＦが２であれば、位相カウント誤差ＰＬＬ＿ＣＮＴとして、信号ＰＬＬ＿ＤＡＴＡに目標速度情報Ｓｃと１とを加算した値が出力される。 That is, when the signal F_S is H (when the cycle count error is 0 or more) and the signal TARGET_OVF is 0 or 1, the signal PLL_DATA is output as the phase count error PLL_CNT. If the signal TARGET_OVF is 2, a value obtained by adding the target speed information Sc and 1 to the signal PLL_DATA is output as the phase count error PLL_CNT.
他方、信号Ｆ＿ＳがＬであるとき（周期カウント誤差が負であるとき）、信号ＴＡＲＧＥＴ＿ＯＶＦが０であれば、位相カウント誤差ＰＬＬ＿ＣＮＴとして信号ＰＬＬ＿ＤＡＴＡから目標速度情報Ｓｃと１とを減算した値が出力される。また、信号ＴＡＲＧＥＴ＿ＯＶＦが１であれば、位相カウント誤差ＰＬＬ＿ＣＮＴとして、負の値とした信号ＰＬＬ＿ＤＡＴＡ（−ＰＬＬ＿ＤＡＴＡ）が出力される。 On the other hand, when the signal F_S is L (when the cycle count error is negative), if the signal TARGET_OVF is 0, a value obtained by subtracting the target speed information Sc and 1 from the signal PLL_DATA is output as the phase count error PLL_CNT. The If the signal TARGET_OVF is 1, a signal PLL_DATA (−PLL_DATA) having a negative value is output as the phase count error PLL_CNT.
次に、速度ロック検出信号ＬＤ＿ＰＬＬがＨとなるときを位相基準とする場合の第２の例について説明する。上述の第１の例においては、速度ロック検出信号ＬＤ＿ＰＬＬ＝Ｈ（速度ロック検出）となったときに位相誤差が出力されるため、速度ロック検出信号ＬＤ＿ＰＬＬ＝Ｈとなった時点の位相関係によって、位相誤差出力が異なる可能性がある。そうすると、起動波形が毎回微妙に変化する可能性がある。第２の例は、速度ロック検出信号ＬＤ＿ＰＬＬ＝Ｈとなった時点の位相関係を保持するように、速度ロック検出信号ＬＤ＿ＰＬＬ＝Ｈとなった時点の位相を基準とする場合の例である。 Next, a second example in which the phase reference is when the speed lock detection signal LD_PLL is H will be described. In the first example described above, since the phase error is output when the speed lock detection signal LD_PLL = H (speed lock detection), the phase relationship at the time when the speed lock detection signal LD_PLL = H is satisfied. The phase error output may be different. If it does so, a starting waveform may change delicately every time. The second example is an example in which the phase at the time when the speed lock detection signal LD_PLL = H is used as a reference so that the phase relationship at the time when the speed lock detection signal LD_PLL = H is maintained.
図９は、速度ロック検出信号ＬＤ＿ＰＬＬがＨとなるときを位相基準とする場合における位相カウント誤差ＰＬＬ＿ＣＮＴの生成に関するタイミングチャートである。 FIG. 9 is a timing chart relating to generation of the phase count error PLL_CNT when the phase reference is when the speed lock detection signal LD_PLL is H.
図９において、上段から、カウント値ＴＡＲＧＥＴ＿ＣＮＴ、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥ、信号ＰＬＬ＿ＤＡＴＡ、速度ロック検出信号ＬＤ＿ＰＬＬ、信号ＬＤ＿ＤＡＴＡ，Ｆ＿Ｓ，ＴＡＲＧＥＴ＿ＯＶ，ＴＡＲＧＥＴ＿ＯＶＦ，ＰＬＬ＿ＤＡＴＡ、及び位相カウント誤差ＰＬＬ＿ＣＮＴが示されている。なお、図９において、速度ロック検出信号ＬＤ＿ＰＬＬがＨである場合においても、説明のため、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥのタイミングが模式的に示されている。そのため、見かけ上、ＦＧ信号Ｓｆの周期にばらつきがあるように見えている。 In FIG. 9, the count value TARGET_CNT, falling edge detection signal FG_D_EDGE, signal PLL_DATA, speed lock detection signal LD_PLL, signals LD_DATA, F_S, TARGET_OV, TARGET_OVF, PLL_DATA, and phase count error PLL_CNT are shown from the top. In FIG. 9, even when the speed lock detection signal LD_PLL is H, the timing of the falling edge detection signal FG_D_EDGE is schematically shown for the sake of explanation. For this reason, it appears that the cycle of the FG signal Sf varies.
第２の例において、上述の第１の例とは異なる点は、次の通りである。すなわち、速度ロック検出信号ＬＤ＿ＰＬＬ＝Ｈが検出されたときに、信号ＰＬＬ＿ＤＡＴＡが取り込まれ、信号ＬＤ＿ＤＡＴＡが生成される。次に、信号ＬＤ＿ＤＡＴＡから信号ＰＬＬ＿ＤＡＴＡを減算した結果の絶対値が、信号ＰＬＬ＿ＬＤ＿ＤＡＴＡとされる。 The second example is different from the first example described above as follows. That is, when the speed lock detection signal LD_PLL = H is detected, the signal PLL_DATA is taken in and the signal LD_DATA is generated. Next, an absolute value obtained by subtracting the signal PLL_DATA from the signal LD_DATA is set as a signal PLL_LD_DATA.
図１０は、信号Ｆ＿Ｓ、信号ＴＡＲＧＥＴ＿ＯＶＦ、位相カウント誤差ＰＬＬ＿ＣＮＴの関係を示す表である。 FIG. 10 is a table showing the relationship between the signal F_S, the signal TARGET_OVF, and the phase count error PLL_CNT.
図１０に示されるように、位相検出カウンタ７１は、信号Ｆ＿Ｓと信号ＴＡＲＧＥＴ＿ＯＶＦとに基づいて、位相カウント誤差ＰＬＬ＿ＣＮＴを次のように出力する。なお、位相カウント誤差ＰＬＬ＿ＣＮＴは、符号ありの信号である。
As shown in FIG. 10, the
すなわち、信号Ｆ＿ＳがＨであるとき（周期カウント誤差が０以上のとき）、信号ＴＡＲＧＥＴ＿ＯＶＦが０又は１であれば、位相カウント誤差ＰＬＬ＿ＣＮＴとして信号ＰＬＬ＿ＬＤ＿ＤＡＴＡが出力される。また、信号ＴＡＲＧＥＴ＿ＯＶＦが２であれば、位相カウント誤差ＰＬＬ＿ＣＮＴとして、信号ＰＬＬ＿ＬＤ＿ＤＡＴＡに目標速度情報Ｓｃと１とを加算した値が出力される。 That is, when the signal F_S is H (when the period count error is 0 or more) and the signal TARGET_OVF is 0 or 1, the signal PLL_LD_DATA is output as the phase count error PLL_CNT. If the signal TARGET_OVF is 2, a value obtained by adding the target speed information Sc and 1 to the signal PLL_LD_DATA is output as the phase count error PLL_CNT.
他方、信号Ｆ＿ＳがＬであるとき（周期カウント誤差が負であるとき）、信号ＴＡＲＧＥＴ＿ＯＶＦが０であれば、位相カウント誤差ＰＬＬ＿ＣＮＴとして信号ＰＬＬ＿ＬＤ＿ＤＡＴＡから目標速度情報Ｓｃと１とを減算した値が出力される。また、信号ＴＡＲＧＥＴ＿ＯＶＦが１であれば、位相カウント誤差ＰＬＬ＿ＣＮＴとして、負の値とした信号ＰＬＬ＿ＬＤ＿ＤＡＴＡ（−ＰＬＬ＿ＬＤ＿ＤＡＴＡ）が出力される。 On the other hand, when the signal F_S is L (when the cycle count error is negative), if the signal TARGET_OVF is 0, a value obtained by subtracting the target speed information Sc and 1 from the signal PLL_LD_DATA is output as the phase count error PLL_CNT. The If the signal TARGET_OVF is 1, a signal PLL_LD_DATA (−PLL_LD_DATA) having a negative value is output as the phase count error PLL_CNT.
補正回路６７は、補正値Ａの逆数を周期カウント誤差に乗算し、速度誤差を生成する。速度誤差は、加算部７２に出力される。 The correction circuit 67 multiplies the cycle count error by the reciprocal of the correction value A to generate a speed error. The speed error is output to the adding unit 72.
他方、補正回路６８は、補正値Ｂの逆数を位相カウント誤差ＰＬＬ＿ＣＮＴに乗算し、位相誤差を生成する。位相誤差は、加算部７２に出力される。
On the other hand, the
加算部７２は、補正回路６７から出力された速度誤差と、補正回路６８から出力された位相誤差とを加算する。加算結果である速度＋位相誤差は、第１変換回路７３に出力される。
The adder 72 adds the speed error output from the correction circuit 67 and the phase error output from the
第１変換回路７３には、速度＋位相誤差と、起動／停止信号Ｓｓと、ブレーキ信号Ｓｂ１とが入力される。第１変換回路７３は、速度＋位相誤差に応じて、加速指令信号ＡＣＣと減速指令信号ＤＥＣとを生成する。
The
図１１は、起動／停止信号Ｓｓとブレーキ信号Ｓｂとにより設定される動作モードを示す表である。 FIG. 11 is a table showing operation modes set by the start / stop signal Ss and the brake signal Sb.
図１１に示されるように、起動／停止信号Ｓｓと、ブレーキ信号Ｓｂ１とは、それぞれ、ハイ（Ｈ）とロー（Ｌ）の２つのレベルを有する信号である。起動／停止信号Ｓｓは、Ｌが起動、Ｈが停止にそれぞれ対応する。ブレーキ信号Ｓｂ１は、Ｌがブレーキ解除、Ｈがブレーキにそれぞれ対応する。第１変換回路７３は、起動／停止信号Ｓｓとブレーキ信号Ｓｂ１との組合せにより定まる動作モードに応じて、加速指令信号ＡＣＣと減速指令信号ＤＥＣとを出力する。動作モードは、停止モード＞ブレーキモード＞起動許可モードの順に優先される。
As shown in FIG. 11, the start / stop signal Ss and the brake signal Sb1 are signals having two levels of high (H) and low (L), respectively. The start / stop signal Ss corresponds to L being started and H being stopped. In the brake signal Sb1, L corresponds to brake release and H corresponds to brake. The
起動／停止信号ＳｓがＬであり、ブレーキ信号Ｓｂ１がＬであるとき、動作モードは起動許可モードとなる。このとき、第１変換回路７３は、後述のように加速指令信号ＡＣＣと減速指令信号ＤＥＣとを出力する。
When the start / stop signal Ss is L and the brake signal Sb1 is L, the operation mode is the start permission mode. At this time, the
起動／停止信号ＳｓがＬであり、ブレーキ信号Ｓｂ１がＨであるとき、動作モードはブレーキモードとなる。このとき、第１変換回路７３は、ショートブレーキを行うための加速指令信号ＡＣＣと減速指令信号ＤＥＣとを出力する。すなわち、加速指令信号ＡＣＣがＬ、減速指令信号ＤＥＣがＬとなる。
When the start / stop signal Ss is L and the brake signal Sb1 is H, the operation mode is the brake mode. At this time, the
起動／停止信号ＳｓがＨであれば、ブレーキ信号Ｓｂ１がＬであるかＨであるかにかかわらず、動作モードは停止モードとなる。このとき、第１変換回路７３は、加速指令信号ＡＣＣをＨとし、減速指令信号ＤＥＣをＬとする。
If the start / stop signal Ss is H, the operation mode is the stop mode regardless of whether the brake signal Sb1 is L or H. At this time, the
図１２は、第１のＡＣＣ／ＤＥＣ変換回路７３の動作を説明するタイミングチャートである。
FIG. 12 is a timing chart for explaining the operation of the first ACC /
図１２において、上段から、速度＋位相誤差、カウント値ＡＣＣＤＥＣ＿ＣＮＴ、起動／停止信号Ｓｓ、ブレーキ信号Ｓｂ１、加速指令信号ＡＣＣ、減速指令信号ＤＥＣが示されている。 In FIG. 12, from the top, speed + phase error, count value ACDEC_CNT, start / stop signal Ss, brake signal Sb1, acceleration command signal ACC, and deceleration command signal DEC are shown.
図１２に示されるように、速度＋位相誤差は、符号付きで、正か負の整数値で表されている。カウント値ＡＣＣＤＥＣ＿ＣＮＴは、１０ＭＨｚのクロック信号のカウント値である。第１変換回路７３は、カウント値ＡＣＣＤＥＣ＿ＣＮＴが速度＋位相誤差と一致すると、カウントを停止する。カウント値ＡＣＣＤＥＣ＿ＣＮＴは、立ち下がりエッジ検出信号ＦＧ＿Ｄ＿ＥＤＧＥの検出タイミングでリセットされる。また、カウント値ＡＣＣＤＥＣ＿ＣＮＴは、起動／停止信号Ｓｓ及びブレーキ信号Ｓｂ１が共にＨとなったときにリセットされる。
As shown in FIG. 12, the speed + phase error is signed and is represented by a positive or negative integer value. The count value ACDEC_CNT is a count value of a 10 MHz clock signal. The
第１変換回路７３は、速度＋位相誤差が≧０（正）であるときには、カウント値ＡＣＣＤＥＣ＿ＣＮＴをカウントアップする。他方、速度＋位相誤差＜０（負）であるときには、カウント値ＡＣＣＤＥＣ＿ＣＮＴをカウントダウンする。
The
起動許可時（起動／停止信号Ｓｓ及びブレーキ信号Ｓｂ１が共にＬであるとき）において、速度＋位相誤差が≧０（正）であるとき、ＡＣＣＤＥＣ＿ＣＮＴと速度＋位相誤差とが不一致であれば加速指令信号ＡＣＣがＬとなり、一致しているときには加速指令信号ＡＣＣがＨとなる。すなわち、加速指令信号ＡＣＣのＬは、加速指令に対応する。 When the activation is permitted (when the activation / stop signal Ss and the brake signal Sb1 are both L) and the speed + phase error is ≧ 0 (positive), if the ACDEC_CNT does not match the speed + phase error, the acceleration command When the signal ACC is L and coincides, the acceleration command signal ACC is H. That is, L of the acceleration command signal ACC corresponds to the acceleration command.
他方、起動許可時において、速度＋位相誤差が＜０（負）であるときに、ＡＣＣＤＥＣ＿ＣＮＴと速度＋位相誤差とが不一致であれば減速指令信号ＤＥＣがＬとなり、一致しているときは減速指令信号ＤＥＣがＨとなる。すなわち、減速指令信号ＤＥＣのＬは、減速指令に対応する。 On the other hand, when the speed + phase error is <0 (negative) when the start is permitted, the deceleration command signal DEC becomes L if the ACDECEC_CNT and the speed + phase error do not match. The signal DEC becomes H. That is, L of the deceleration command signal DEC corresponds to the deceleration command.
［ＰＩＤ制御回路３１の構成及び動作の説明］ [Description of Configuration and Operation of PID Control Circuit 31]
図１３は、本実施の形態におけるＰＩＤ制御回路３１の構成を示すブロック図である。
FIG. 13 is a block diagram showing a configuration of the
図１３に示されるように、ＰＩＤ制御回路３１は、第２のＡＣＣ／ＤＥＣ変換回路（誤差生成回路の一例；以下、単に第２変換回路ということがある）８１、周期検出カウンタ（周期検出回路の一例）８２、補正値生成回路８３、乗算器８４、積分回路８５、微分回路８６、加算部８７，及びコンバータ８８を含んでいる。ＰＩＤ制御回路３１には、加速指令信号ＡＣＣ、減速指令信号ＤＥＣ、ＦＧ信号Ｓｆ、及び設定情報Ｄ１が入力される。ＰＩＤ制御回路３１は、入力された信号に基づいて、トルク指令信号Ｓｔ及びブレーキ信号Ｓｂ２を生成し、出力する。
As shown in FIG. 13, the
加速指令信号ＡＣＣと減速指令信号ＤＥＣとは、第２変換回路８１に入力される。第２変換回路８１は、加速指令信号ＡＣＣと減速指令信号ＤＥＣとに基づいて、速度位相誤差信号ＦＬＬ＿ＯＵＴとブレーキ指令信号Ｓｂ２とを生成する。速度位相誤差信号ＦＬＬ＿ＯＵＴは、乗算器８４に出力される。ブレーキ指令信号Ｓｂ２は、ＰＩＤ制御回路３１から正弦波生成回路３２に出力される。
The acceleration command signal ACC and the deceleration command signal DEC are input to the
図１４は、第２のＡＣＣ／ＤＥＣ変換回路８１の動作を説明するタイミングチャートである。
FIG. 14 is a timing chart for explaining the operation of the second ACC /
図１４において、上段から、加速指令信号ＡＣＣ、減速指令信号ＤＥＣ、カウント値ＡＣＣ＿ＣＮＴ、カウント値ＤＥＣ＿ＣＮＴ、信号ＡＣＣ＿ＲＥＧ、信号ＤＥＣ＿ＲＥＧ、速度位相誤差信号ＦＬＬ＿ＯＵＴが示されている。 In FIG. 14, from the top, an acceleration command signal ACC, a deceleration command signal DEC, a count value ACC_CNT, a count value DEC_CNT, a signal ACC_REG, a signal DEC_REG, and a speed phase error signal FLL_OUT are shown.
第２変換回路８１は、加速指令信号ＡＣＣがＬであるとき、クロック信号（例えば１０ＭＨｚ）をカウントする。カウント結果は、カウント値ＡＣＣ＿ＣＮＴとなる。カウント値ＡＣＣ＿ＣＮＴは、ブレーキ時（すなわち、加速指令信号ＡＣＣがＬ、減速指令信号ＤＥＣがＬであるとき）に、リセットされる。また、加速指令信号ＡＣＣ及び減速指令信号ＤＥＣの立ち下がりエッジ（ＨからＬに変化したとき）に、リセットされる。カウント値ＡＣＣ＿ＣＮＴは、最大値で飽和する。
The
また、第２変換回路８１は、減速指令信号ＤＥＣがＬであるとき、クロック信号をカウントする。カウント結果は、カウント値ＤＥＣ＿ＣＮＴとなる。カウント値ＤＥＣ＿ＣＮＴは、ブレーキ時に、リセットされる。また、加速指令信号ＡＣＣ及び減速指令信号ＤＥＣの立ち下がりエッジ（ＨからＬに変化したとき）に、リセットされる。カウント値ＤＥＣ＿ＣＮＴは、最大値で飽和する。
The
第２変換回路８１は、加速指令信号ＡＣＣと減速指令信号ＤＥＣとが共にＨであるとき（すなわち、速度指令保持モードであるとき）、カウント値ＡＣＣ＿ＣＮＴとカウント値ＤＥＣ＿ＣＮＴとをそのまま維持する。
The
第２変換回路８１は、カウント値ＡＣＣ＿ＣＮＴが信号ＡＣＣ＿ＲＥＧ以上になったとき（ＡＣＣ＿ＣＮＴ≧ＡＣＣ＿ＲＥＧの関係が成立したとき）、カウント値ＡＣＣ＿ＣＮＴを信号ＡＣＣ＿ＲＥＧとして取り込む。また、加速指令信号ＡＣＣの立上りエッジで、ＡＣＣ＿ＣＮＴを取り込み、減速指令信号ＤＥＣの立ち下がりエッジで、リセットされる。
The
第２変換回路８１は、カウント値ＤＥＣ＿ＣＮＴが信号ＤＥＣ＿ＲＥＧ以上になったとき（ＤＥＣ＿ＣＮＴ≧ＤＥＣ＿ＲＥＧの関係が成立したとき）、カウント値ＤＥＣ＿ＣＮＴを信号ＤＥＣ＿ＲＥＧとして取り込む。また、減速指令信号ＤＥＣの立上りエッジで、ＤＥＣ＿ＣＮＴを取り込み、加速指令信号ＡＣＣの立ち下がりエッジで、リセットされる。
The
第２変換回路８１は、信号ＡＣＣ＿ＲＥＧから信号ＤＥＣ＿ＲＥＧを減算することで、速度位相誤差信号ＦＬＬ＿ＯＵＴを生成する。速度位相誤差信号ＦＬＬ＿ＯＵＴは、符号付きの信号である。すなわち、速度位相誤差信号ＦＬＬ＿ＯＵＴは、正負の値を取りうる信号である。
The
図１３に戻って、ＦＧ信号Ｓｆは、周期検出カウンタ８２に入力される。周期検出カウンタ８２は、ＦＧ信号Ｓｆから、ＦＧ信号Ｓｆの周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡと、ＦＧ信号Ｓｆの立ち上がりエッジ検出信号ＦＧ＿Ｕ＿ＥＤＧＥとを生成する。周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡは、補正値生成回路８３に出力される。立ち上がりエッジ検出信号ＦＧ＿Ｕ＿ＥＤＧＥは、積分回路８５及び微分回路８６に出力される。
Returning to FIG. 13, the FG signal Sf is input to the
図１５は、周期検出カウンタ８２の動作を説明するタイミングチャートである。
FIG. 15 is a timing chart for explaining the operation of the
図１５において、上段から、カウント用のクロック信号（１０ＭＨｚ）、ＦＧ信号Ｓｆ、立ち上がりエッジ検出信号ＦＧ＿Ｕ＿ＥＤＧＥ、カウント値Ｍ＿ＦＧ＿ＣＮＴ、及び周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡが示されている。 In FIG. 15, the count clock signal (10 MHz), the FG signal Sf, the rising edge detection signal FG_U_EDGE, the count value M_FG_CNT, and the cycle count value M_FG_DATA are shown from the top.
周期検出カウンタ８２は、ＦＧ信号Ｓｆの立ち上がりが検出されるまで（立ち上がりエッジ検出信号ＦＧ＿Ｕ＿ＥＤＧＥが検出されるまで）、クロック信号をカウントする（カウント値Ｍ＿ＦＧ＿ＣＮＴ）。立ち上がりが検出されると、カウント値Ｍ＿ＦＧ＿ＣＮＴが、周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡとして取り込まれる。なお、カウント値Ｍ＿ＦＧ＿ＣＮＴが最大値まで上昇した場合には、最大値で飽和する。周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡの電源投入直後の初期値は最大値に設定されている。 The period detection counter 82 counts the clock signal (count value M_FG_CNT) until the rising edge of the FG signal Sf is detected (until the rising edge detection signal FG_U_EDGE is detected). When the rising edge is detected, the count value M_FG_CNT is taken in as the cycle count value M_FG_DATA. When the count value M_FG_CNT increases to the maximum value, it is saturated at the maximum value. The initial value of the cycle count value M_FG_DATA immediately after power-on is set to the maximum value.
補正値生成回路８３には、周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡと、設定情報Ｄ１とが入力される。ここで、設定情報Ｄ１としては、固定小数点化情報が入力される。補正値生成回路８３は、周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡと固定小数点化情報とに基づいて、積分係数（積分ゲイン）Ｋｉを補正する積分ゲイン調整値を生成する。
The correction
補正値生成回路８３は、上述の加減速信号生成回路５１の固定小数点化部６３と同様にして、周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡの固定小数点化を行う。そして、周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡを固定小数点化した結果を、積分ゲイン調整値として乗算器８４に出力する。例えば、固定小数点化情報が１０であれば、周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡの下位１０ｂｉｔが小数点部として扱われる。
The correction
このように固定小数点化を行うのは、積分ゲイン調整値の大きさを調整するためである。一般的に、デジタルでの積分回路としては、一定周期でデータをサンプリングして加算する方法を採用したものが用いられる。本実施の形態においては、速度誤差と位相誤差とがＦＧ周期毎に更新されることが分かっている。そのため、精度良く誤差の累積を得ようとすると、ＦＧ周期毎にサンプリングすることが望ましい。しかしながら、モータ２０の回転速度が上がると（ＦＧ周波数が高くなると）、サンプリングの回数がそれに比例して増えるため、積分ゲインが周波数に比例して変化してしまう。そのため、積分ゲインに乗算して積分ゲインを補正するために、補正値生成回路８３では、周波数に反比例するデータである周期カウント値Ｍ＿ＦＧ＿ＤＡＴＡの値の大きさをビットシフトにより固定小数点化した積分ゲイン調整値を生成する。後述のようにして積分される誤差のデータは周波数に比例して減少するので、このような積分ゲイン調整値を乗算した積分ゲインを用いることで、ＦＧ周期毎にサンプリングした場合であっても積分ゲインの変化の影響を抑えられる。
The reason for performing the fixed-point conversion in this way is to adjust the magnitude of the integral gain adjustment value. Generally, a digital integration circuit that employs a method of sampling and adding data at a constant period is used. In the present embodiment, it is known that the speed error and the phase error are updated every FG cycle. Therefore, it is desirable to sample every FG cycle in order to obtain the error accumulation with high accuracy. However, when the rotation speed of the
乗算器８４は、比例ゲインＫｐ、積分ゲインＫｉ、及び微分ゲインＫｄを、速度位相誤差信号ＦＬＬ＿ＯＵＴに乗算する。これにより、比例ゲイン乗算値と、積分ゲイン乗算値と、微分ゲイン乗算値とが生成される。
The
ここで、積分ゲインＫｉは、予め設定された積分ゲインＫｉ’に補正値生成回路８３で生成された積分ゲイン調整値を乗算したものである（Ｋｉ＝Ｋｉ’＊（積分ゲイン調整値））。なお、積分ゲイン調整値は、積分ゲインＫｉ’に加算されたり減算されたりしてもよい。また、各ゲインＫｐ，Ｋｉ’，Ｋｄは、設定情報Ｄ１としてメモリ３４から読み込まれるようにすればよい。
Here, the integral gain Ki is obtained by multiplying a preset integral gain Ki ′ by the integral gain adjustment value generated by the correction value generation circuit 83 (Ki = Ki ′ * (integral gain adjustment value)). The integral gain adjustment value may be added to or subtracted from the integral gain Ki ′. The gains Kp, Ki ′, and Kd may be read from the
積分回路８５は、立ち上がりエッジ検出信号ＦＧ＿Ｕ＿ＥＤＧＥ毎に、誤差を加算する。誤差はＦＧ信号Ｓｆの１周期毎に更新されるので、その誤差の累積値が積分ゲイン累積加算値として求められる。積分ゲイン累積加算値は、加算部８７に出力される。
The
微分回路８６は、立ち上がりエッジ検出信号ＦＧ＿Ｕ＿ＥＤＧＥ毎に、誤差を取り込んで、現在の誤差と前回の誤差との差を出力する。演算結果は、加算部８７に出力される。
The differentiating
加算部８７は、積分ゲイン累積加算値と、微分回路８６の演算結果と、速度位相誤差信号ＦＬＬ＿ＯＵＴに比例ゲインＫｐを乗算して得られた比例ゲイン乗算値とを加算する。すなわち、加算部８７は、比例、積分、微分の各誤差を加算する。加算結果は、コンバータ８８に出力される。
コンバータ８８は、誤差の加算結果にビット幅調整処理を行うことで、トルク指令信号Ｓｔを出力する。ビット幅が短いとデータ処理の精度が落ちる。そのため、速度位相誤差ＦＬＬ＿ＯＵＴや乗算器８４や加算部８７などにおいては、比較的大きなビット幅が使用されている。したがって、コンバータ８８により、ビット幅調整処理が行われる。
The
以上説明したように、本実施の形態においては、上位装置５０やモータ駆動制御装置１のインターフェースを変更することなく、回転速度の誤差だけでなく、位相誤差も、回転速度に応じて精度良く制御することができる。すなわち、速度制御に加えて、位相制御も行うことができ、制御性能が高いモータ駆動制御装置１を構成することができる。
As described above, in the present embodiment, not only the rotation speed error but also the phase error can be accurately controlled according to the rotation speed without changing the interface of the
モータ制御システム１００においては、モータ２０の回転速度と位相とをデジタル的に制御できる。その結果、回転速度に応じて適切な制御ゲインを自動的に設定することができる。したがって、広い回転数範囲で、良好な制御性能を得ることができる。
In the
また、比較的複雑な演算は、半導体の微細化の進展によって、アナログ回路よりもデジタル回路の方が低コストに実施できる。本実施の形態では、デジタル回路を用いて回転速度と位相とをデジタル的に制御できるので、モータ制御システム１００を構成する部品点数を抑えることができ、モータ制御システム１００の製造コストを低減することができる。
In addition, relatively complicated operations can be performed at a lower cost in a digital circuit than in an analog circuit due to progress in miniaturization of semiconductors. In the present embodiment, since the rotational speed and phase can be digitally controlled using a digital circuit, the number of parts constituting the
［その他］ [Others]
モータ制御システムは、上述の実施の形態に示されるような回路構成に限定されない。一部を省略したり、他の機能を組み合わせたりした回路構成が用いることもできる。本発明の目的に適合するように構成された、様々な回路構成が適用できる。 The motor control system is not limited to the circuit configuration as shown in the above embodiment. A circuit configuration in which some of the functions are omitted or other functions are combined can also be used. Various circuit configurations adapted to meet the objectives of the present invention can be applied.
ＰＩＤ制御回路に代えて、例えば、微分回路を省略したＰＩ制御回路が速度制御部として用いられていてもよい。 Instead of the PID control circuit, for example, a PI control circuit in which the differentiation circuit is omitted may be used as the speed control unit.
ＦＧ信号生成部は、ホール信号を用いてＦＧ信号を生成するように構成されていてもよい。この場合、ＦＧパターンは設けられていなくてもよい。 The FG signal generation unit may be configured to generate an FG signal using a hall signal. In this case, the FG pattern may not be provided.
モータの駆動方式は、通常の正弦波駆動に限定されず、台形波による駆動方式や正弦波に特殊な変調をかけた駆動方式などの漸次に駆動電圧が変化する駆動方式や、矩形波による駆動方式など、種々の駆動方式を用いることができる。 The motor drive method is not limited to normal sine wave drive, but a drive method in which the drive voltage changes gradually, such as a trapezoidal wave drive method, a drive method in which a special modulation is applied to the sine wave, or a rectangular wave drive Various driving methods such as a method can be used.
ホール素子に代えて、ホールＩＣをモータのロータの位置検出器として用いるようにしてもよい。ホール素子は、必ずしも３個である必要はなく、少なくとも、いずれかの相にある１個が設けられていればよい。 Instead of the Hall element, a Hall IC may be used as a position detector for the rotor of the motor. The number of Hall elements is not necessarily three, and at least one Hall element only needs to be provided.
モータ駆動制御装置の各構成要素は、少なくともその一部がハードウェアによる処理ではなく、ソフトウェアによる処理であってもよい。 Each component of the motor drive control device may be at least partly processed by software rather than processed by hardware.
本実施の形態のモータ駆動制御装置により駆動されるモータは、３相のブラシレスモータに限られず、２相以上のブラシレスモータであればよい。また、モータは、ブラシレスモータ以外のモータであってもよい。 The motor driven by the motor drive control device of the present embodiment is not limited to a three-phase brushless motor, and may be any brushless motor having two or more phases. The motor may be a motor other than a brushless motor.
上述の実施の形態における処理の一部又は全部が、ソフトウェアによって行われるようにしても、ハードウェア回路を用いて行われるようにしてもよい。 Part or all of the processing in the above-described embodiment may be performed by software or may be performed using a hardware circuit.
上記実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。 The above embodiment should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ モータ駆動制御装置
２ モータ駆動部
３ 制御回路部
４ ＦＧ信号生成部
４ａ ＦＧパターン
２０ モータ
２５（２５ｕ，２５ｖ，２５ｗ） ホール素子（位置検出器の一例）
３１ ＰＩＤ制御回路（速度制御部の一例）
３２ 正弦波生成回路
３３ ロータ位置推定回路
３４ メモリ（記憶部の一例）
５０ 上位装置
５１ 加減速信号生成回路
７３ 第１のＡＣＣ／ＤＥＣ変換回路（誤差生成回路の一例）
８１ 第２のＡＣＣ／ＤＥＣ変換回路（誤差生成回路の一例）
８２ 周期検出カウンタ（周期検出回路の一例）
８３ 補正値生成回路
８４ 乗算器
８５ 積分回路
８７ 加算部
１００ モータ制御システム
ＡＣＣ 加速指令信号
ＤＥＣ 減速指令信号
Ｄ１ 設定情報
Ｈｕ，Ｈｖ，Ｈｗ ホール信号（位置信号の一例）
Ｓｄ 駆動制御信号
Ｓｆ ＦＧ信号（回転速度信号の一例）
Ｓｐ 位置情報
Ｓｔ トルク指令信号
DESCRIPTION OF
31 PID control circuit (an example of a speed control unit)
32 sine
50
81 Second ACC / DEC conversion circuit (an example of an error generation circuit)
82 Period detection counter (an example of a period detection circuit)
83 Correction
Sd drive control signal Sf FG signal (example of rotation speed signal)
Sp Position information St Torque command signal
Claims (4)
前記モータのロータの回転数に対応する回転速度信号を生成して、前記上位装置に出力するＦＧ信号生成部と、
前記ＦＧ信号生成部から出力された回転速度信号と目標速度情報とに基づいて前記上位装置で生成された前記モータの速度誤差情報及び位相誤差情報に対応する加速指令信号及び減速指令信号と、前記ＦＧ信号生成部から出力された回転速度信号とに基づいて生成されたトルク指令信号をもとに、駆動制御信号を生成する制御回路部と、
前記制御回路部から出力された前記駆動制御信号に基づいて、モータに駆動信号を出力するモータ駆動部とを備える、モータ駆動制御装置。 A motor drive control device that is used with a host device and drives a motor based on a signal input from the host device,
An FG signal generation unit that generates a rotation speed signal corresponding to the rotation speed of the rotor of the motor and outputs the rotation speed signal to the host device;
An acceleration command signal and a deceleration command signal corresponding to the speed error information and phase error information of the motor generated by the host device based on the rotation speed signal and target speed information output from the FG signal generation unit; A control circuit unit that generates a drive control signal based on a torque command signal generated based on the rotation speed signal output from the FG signal generation unit;
A motor drive control device comprising: a motor drive unit that outputs a drive signal to a motor based on the drive control signal output from the control circuit unit.
前記トルク指令信号を生成するための設定情報を記憶する記憶部と、
前記加速指令信号と、前記減速指令信号と、前記回転速度信号と、前記設定情報とに基づいて、前記モータの速度を指示するための前記トルク指令信号を生成する速度制御部と、
前記ロータの回転位置に対応する位置信号に基づいて、位置情報を生成するロータ位置推定回路と、
前記トルク指令信号と前記位置情報とに基づいて、前記駆動制御信号を前記モータ駆動部に出力する正弦波生成回路とを備える、請求項１に記載のモータ駆動制御装置。 The control circuit unit is
A storage unit for storing setting information for generating the torque command signal;
A speed control unit that generates the torque command signal for instructing the speed of the motor based on the acceleration command signal, the deceleration command signal, the rotation speed signal, and the setting information;
A rotor position estimation circuit that generates position information based on a position signal corresponding to the rotational position of the rotor;
The motor drive control device according to claim 1, further comprising: a sine wave generation circuit that outputs the drive control signal to the motor drive unit based on the torque command signal and the position information.
前記加速指令信号及び前記減速指令信号に基づいて、前記速度誤差情報及び前記位相誤差情報に対応する速度位相誤差信号を生成する誤差生成回路と、
前記回転速度信号の周期を検出して周期カウント値を生成する周期検出回路と、
前記周期カウント値と前記設定情報とに基づいて、積分ゲイン調整値を生成する補正値生成回路と、
前記設定情報と前記積分ゲイン調整値とに基づいて、比例ゲインを前記速度位相誤差信号に乗算して得られた比例ゲイン乗算値と、前記積分ゲイン調整値を用いて補正された積分ゲインを前記速度位相誤差信号に乗算して得られた積分ゲイン乗算値とを出力する乗算器と、
前記周期カウント値に基づき、前記回転速度信号の周期毎の誤差を前記積分ゲイン乗算値に累積加算して積分ゲイン累積加算値を生成する積分回路と、
前記比例ゲイン乗算値と前記積分ゲイン累積加算値とを加算する加算部とを有し、
前記加算部の加算結果に基づいて、前記トルク指令信号を生成する、請求項２に記載のモータ駆動制御装置。 The speed controller is
An error generation circuit for generating a speed phase error signal corresponding to the speed error information and the phase error information based on the acceleration command signal and the deceleration command signal;
A period detection circuit that detects a period of the rotation speed signal and generates a period count value;
A correction value generation circuit that generates an integral gain adjustment value based on the cycle count value and the setting information;
Based on the setting information and the integral gain adjustment value, the proportional gain multiplication value obtained by multiplying the velocity phase error signal by the proportional gain, and the integral gain corrected using the integral gain adjustment value are A multiplier that outputs an integral gain multiplication value obtained by multiplying the velocity phase error signal;
An integration circuit that cumulatively adds an error for each cycle of the rotation speed signal to the integral gain multiplication value to generate an integral gain cumulative addition value based on the cycle count value;
An addition unit for adding the proportional gain multiplication value and the integral gain cumulative addition value;
The motor drive control device according to claim 2, wherein the torque command signal is generated based on an addition result of the addition unit.
前記ＦＧ信号生成部から出力された回転速度信号に基づいて前記モータ駆動制御装置に前記加速指令信号及び前記減速指令信号を出力する上位装置とを備え、
前記上位装置は、
前記回転速度情報と前記目標速度情報とに基づいて前記モータの周期と位相の誤差情報を生成し、前記誤差情報を補正する補正情報と前記目標速度情報とに基づいて、前記速度誤差情報及び前記位相誤差情報を生成し、前記速度誤差情報と前記位相誤差情報との加算結果に基づいて前記加速指令信号及び前記減速指令信号を生成する、モータ制御システム。 The motor drive control device according to any one of claims 1 to 3,
A host device that outputs the acceleration command signal and the deceleration command signal to the motor drive control device based on the rotational speed signal output from the FG signal generation unit;
The host device is
Based on the rotational speed information and the target speed information, error information of the motor cycle and phase is generated, and based on the correction information for correcting the error information and the target speed information, the speed error information and the target speed information A motor control system that generates phase error information and generates the acceleration command signal and the deceleration command signal based on a result of adding the speed error information and the phase error information.
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|---|---|---|---|---|
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