JP2016151917A - Information processing apparatus, information processing control method, and information processing apparatus control program - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an information processing apparatus configured to quickly respond to a system management request, to reduce processing time.SOLUTION: An information processing apparatus includes: a plurality of processors, or a processor comprising a plurality of processor cores; OS hiding means which hides at least one processor or processor core from an OS, to be set as a backup core; BIOS processing setting means which configures settings for using the backup core in processing of BIOS; added-value function processing instruction means which determines whether an accepted interrupt is a request to BIOS for processing an added-value function, and issues an instruction to processing the added-value function when the request for processing the added-value function is determined; and added-value function processing means which causes the backup core to process the added-value function with BIOS, on the basis of the instruction.SELECTED DRAWING: Figure 1

Description

本発明は、情報処理装置、情報処理制御方法および情報処理装置制御プログラムに関する。   The present invention relates to an information processing apparatus, an information processing control method, and an information processing apparatus control program.

近年、情報処理システムに使用されるＣＰＵ（Central Processing Unit）は、マルチＣＰＵ化、マルチコア化が進展している。また、情報処理システムの高ＲＡＳ（Reliability Availability and Serviceability）化のために、ＢＩＯＳ（Basic Input/Output System）が提供する機能は、ＣＰＵやメモリのオンライン増設を行うなど高付加価値化している。これらの機能を実行するには、ＢＩＯＳは、ＳＭＭ（System Management Mode、システム管理モード）と呼ばれる動作モードに遷移したＣＰＵを用いてＢＩＯＳ処理を実行する必要がある。   In recent years, CPUs (Central Processing Units) used in information processing systems have become multi-CPU and multi-core. In addition, in order to increase the RAS (Reliability Availability and Serviceability) of the information processing system, the functions provided by the BIOS (Basic Input / Output System) are highly value-added such as online addition of CPUs and memories. In order to execute these functions, the BIOS needs to execute a BIOS process using a CPU that has transitioned to an operation mode called SMM (System Management Mode).

ＳＭＭで動作するＣＰＵは、ＯＳ（Operating System）のスケジュール管理外となる。そのため、１つのＣＰＵのみをＳＭＭに遷移させると、ＯＳは、ＳＭＭで動作中のＣＰＵがストールしたと判断して、ＯＳパニックを引き起こす可能性がある。パニックを避けるため、マルチＣＰＵの環境下では、システム内の全ＣＰＵがＳＭＭに遷移させられる。ただし、システム内の全ＣＰＵをＳＭＭに遷移させることは、ＯＳの動作が停止した状態であるため、長時間ＳＭＭに遷移させておくことは、ＯＳ運用に影響を与えてしまう。すなわち、ＳＭＭに遷移している間、ＯＳは一時停止されて、全ＣＰＵのそれまでの処理が停止される。さらに、ＳＭＭへの遷移がいつ終了するかも予測できないため、ＯＳのスケジュール管理や動作に不確定性が生じてしまう。   The CPU operating in the SMM is out of OS (Operating System) schedule management. Therefore, when only one CPU is changed to SMM, the OS may determine that the CPU operating in the SMM has stalled and cause an OS panic. To avoid panic, all CPUs in the system are transitioned to SMM in a multi-CPU environment. However, since the transition of all CPUs in the system to the SMM is a state in which the operation of the OS is stopped, the transition to the SMM for a long time affects the OS operation. In other words, the OS is temporarily stopped during the transition to the SMM, and the processes so far of all the CPUs are stopped. Furthermore, since it is impossible to predict when the transition to the SMM will end, uncertainty in the OS schedule management and operation will occur.

また、情報処理システムのユーザは、ＳＭＭに遷移している間、情報処理システムでの処理が各ＣＰＵで適切に行われているかを示すステータス情報を取得できない。そのため、ユーザを動揺させることがある。   Further, the user of the information processing system cannot acquire status information indicating whether the processing in the information processing system is appropriately performed by each CPU during the transition to the SMM. This may upset the user.

上述の影響を避けるため、ＳＭＭでのＢＩＯＳ処理は、細分化して、細切れに実行される。しかし、この方法では、ＢＩＯＳ処理に掛かるＣＰＵ時間が短いため、ＢＩＯＳ処理が完了するまでに長時間掛かることがある。   In order to avoid the influence described above, the BIOS processing in the SMM is subdivided and executed in pieces. However, in this method, since the CPU time required for the BIOS processing is short, it may take a long time to complete the BIOS processing.

特許文献１には、仮想高特権ドメインを設けてＳＭＭの機能を処理するシステムが開示されている。具体的には、特許文献１の技術では、仮想高特権ドメインとそれを管理する仮想マシンモニタを設けて、ＳＭＭの機能を仮想高特権ドメインに移す。そのため、特許文献１の技術では、システム管理要求を仮想マシンモニタで管理して仮想高特権ドメインにリダイレクトして、仮想高特権モードでＳＭＭの機能を処理するので、ＣＰＵおよびＣＰＵコアがＳＭＭに入ることを抑制することができる。   Patent Document 1 discloses a system that provides a virtual high privilege domain and processes the functions of SMM. Specifically, in the technique of Patent Document 1, a virtual high privilege domain and a virtual machine monitor that manages the virtual high privilege domain are provided, and the function of SMM is moved to the virtual high privilege domain. Therefore, in the technique of Patent Document 1, since the system management request is managed by the virtual machine monitor and redirected to the virtual high privilege domain and the function of the SMM is processed in the virtual high privilege mode, the CPU and the CPU core enter the SMM. This can be suppressed.

特許文献２には、１回のＳＭＭでのＢＩＯＳ処理を長くする方法が開示されている。具体的には、特許文献２の技術では、ＣＰＵがＳＭＭに遷移する直前にスリープモードであるか否かを判定し、スリープモードであればＢＩＯＳ処理を実行する時間を、スリープモードでなかった場合より長くする。すなわち、特許文献２の技術では、直前にスリープモードであった処理負荷の低いＣＰＵでの１回のＢＩＯＳ処理時間を長くすることで、ＢＩＯＳ処理に掛かる全体の処理時間を短縮することができる。   Patent Document 2 discloses a method of lengthening the BIOS processing in one SMM. Specifically, in the technique of Patent Document 2, it is determined whether or not the CPU is in the sleep mode immediately before transitioning to the SMM. If the CPU is in the sleep mode, the time for executing the BIOS processing is not in the sleep mode. Make it longer. That is, in the technique of Patent Document 2, the entire processing time required for the BIOS processing can be shortened by increasing the time for one BIOS processing in the CPU having a low processing load that was in the sleep mode immediately before.

特表２０１４−５２７６７４号公報（第３−９頁、図１−４）Japanese translation of PCT publication No. 2014-527664 (page 3-9, Fig. 1-4) 特開２０１４−０８９６２２号公報（第５−９頁、図１、２）JP 2014-089622 A (page 5-9, FIGS. 1 and 2)

特許文献１の技術では、システム管理要求によりＣＰＵおよびＣＰＵコアがＳＭＭに遷移することは抑制される。しかし、特許技術１の技術では、ＣＰＵおよびＣＰＵコアが高負荷で処理を行っている時に、仮想モニタを経由して仮想高特権ドメインにリダイレクトされて、仮想化されたリソースを基にシステム管理要求への対応処理を行う。そのため、特許文献１の技術では、システム管理要求への対応が遅れる可能性がある。すなわち、特許文献１の技術では、システム管理要求への対応処理の開始が待たされることがある。   In the technique of Patent Document 1, the transition of the CPU and the CPU core to the SMM due to a system management request is suppressed. However, in the technology of Patent Technology 1, when the CPU and the CPU core are performing processing with high load, the system management request is made based on the virtualized resource redirected to the virtual high privilege domain through the virtual monitor. Perform the corresponding process. Therefore, in the technique of Patent Document 1, the response to the system management request may be delayed. That is, in the technique of Patent Document 1, the start of processing for responding to a system management request may be awaited.

特許文献２の技術では、直前のＣＰＵ負荷を判定して、低負荷時からＳＭＭに遷移した時には、１回のＳＭＭのＢＩＯＳ処理時間を長くして、全体としてのＢＩＯＳ処理時間を短縮できる。しかし、特許文献２の技術では、直前のＣＰＵ負荷が低負荷でなければ、全体としてのＢＩＯＳ処理時間は改善されない。   In the technique of Patent Document 2, when the CPU load immediately before is determined and a transition is made from the low load to the SMM, the BIOS processing time of one SMM can be lengthened and the BIOS processing time as a whole can be shortened. However, in the technique of Patent Document 2, the BIOS processing time as a whole cannot be improved unless the immediately preceding CPU load is low.

本発明は、かかる課題に鑑みてなされたものである。本発明は、システム管理要求に速やかに対応して処理時間を短縮できる情報処理装置、情報処理方法および情報処理装置制御プログラムを提供することを目的とする。   The present invention has been made in view of such problems. An object of the present invention is to provide an information processing apparatus, an information processing method, and an information processing apparatus control program that can quickly respond to a system management request and reduce processing time.

本発明の情報処理装置は、複数のプロセッサまたは複数のプロセッサコアを含むプロセッサと、少なくとも１つのプロセッサまたはプロセッサコアをＯＳから隠蔽して予備コアとする設定を行うＯＳ隠蔽手段と、ＢＩＯＳによる処理に予備コアを使用するための設定を行うＢＩＯＳ処理設定手段と、受付けられた割込がＢＩＯＳに付加価値機能の処理を要求するものであるかを判定し、判定結果が付加価値機能の処理要求であれば付加価値機能の処理を指示する付加価値機能処理指示手段と、指示に基づいてＢＩＯＳによる付加価値機能の処理を予備コアに行わせる付加価値機能処理手段を備えることを特徴とする。   The information processing apparatus according to the present invention includes a processor including a plurality of processors or a plurality of processor cores, an OS concealing unit configured to conceal at least one processor or processor core from the OS and set as a spare core, and a process performed by the BIOS. It is determined whether the BIOS processing setting means for setting to use the spare core, and whether the accepted interrupt requests processing of the value-added function from the BIOS, and the determination result is a processing request of the value-added function. If there is a value-added function processing instruction means for instructing processing of the value-added function if there is, a value-added function processing means for causing the spare core to perform processing of the value-added function by the BIOS based on the instruction is provided.

本発明の情報処理制御方法は、複数のプロセッサまたは複数のプロセッサコアを含むプロセッサの少なくとも１つのプロセッサまたはプロセッサコアをＯＳから隠蔽して予備コアとする設定を行い、ＢＩＯＳによる処理に予備コアを使用するための設定を行って、受付けられた割込がＢＩＯＳに付加価値機能の処理を要求するものであるかを判定し、判定結果が付加価値機能の処理要求であれば付加価値機能の処理を指示し、指示に基づいてＢＩＯＳによる付加価値機能の処理を予備コアに行わせることを特徴とする。   In the information processing control method of the present invention, at least one processor or processor core of a processor including a plurality of processors or a plurality of processor cores is set as a spare core by hiding it from the OS, and the spare core is used for processing by the BIOS. To determine whether the accepted interrupt is a request for processing of the value-added function from the BIOS. If the determination result is a processing request for the value-added function, the processing of the value-added function is performed. It is characterized in that the spare core performs processing of the value-added function by BIOS based on the instruction.

本発明の情報処理装置制御プログラムは、複数のプロセッサまたは複数のプロセッサコアを含むプロセッサを備える情報処理装置のコンピュータを、少なくとも１つのプロセッサまたはプロセッサコアをＯＳから隠蔽して予備コアとする設定を行うＯＳ隠蔽手段と、ＢＩＯＳによる処理に予備コアを使用するための設定を行うＢＩＯＳ処理設定手段と、受付けられた割込がＢＩＯＳに付加価値機能の処理を要求するものであるかを判定し、判定結果が付加価値機能の処理要求であれば付加価値機能の処理を指示する付加価値機能処理指示手段と、指示に基づいてＢＩＯＳによる付加価値機能の処理を予備コアに行わせる付加価値機能処理手段として動作させることを特徴とする。   The information processing apparatus control program according to the present invention sets a computer of an information processing apparatus including a plurality of processors or a processor including a plurality of processor cores as a spare core by hiding at least one processor or processor core from the OS. The OS concealing means, the BIOS processing setting means for setting to use the spare core for processing by the BIOS, and whether the accepted interrupt requests processing of the value-added function from the BIOS are determined. If the result is a processing request for a value-added function, value-added function processing instructing means for instructing processing of the value-added function, and value-added function processing means for causing the spare core to perform processing of the value-added function based on the instruction It is characterized by operating.

本発明によれば、システム管理要求に速やかに対応して処理時間を短縮できる。   According to the present invention, processing time can be shortened by promptly responding to a system management request.

本発明の第１の実施形態の情報処理装置の構成例を示したブロック図である。It is a block diagram showing an example of composition of an information processor of a 1st embodiment of the present invention. 本発明の第１の実施形態の情報処理装置の動作例を示したフローチャートである。It is the flowchart which showed the operation example of the information processing apparatus of the 1st Embodiment of this invention. 本発明の第２の実施形態の情報処理装置の構成例を示したブロック図である。It is the block diagram which showed the structural example of the information processing apparatus of the 2nd Embodiment of this invention. 本発明の第２の実施形態の情報処理装置の設定例を示した説明図である。It is explanatory drawing which showed the example of a setting of the information processing apparatus of the 2nd Embodiment of this invention. 本発明の第２の実施形態の情報処理装置の動作例を示したシーケンス図である。It is the sequence diagram which showed the operation example of the information processing apparatus of the 2nd Embodiment of this invention.

以下に、本発明の実施形態について図面を参照して詳細に説明する。
（第１の実施形態）
本発明の第１の実施形態について説明する。図１に本実施形態の情報処理装置１の構成例を示したブロック図である。図２は、本実施形態の情報処理装置１の動作例を示したフローチャートである。図１、２を参照して、本実施形態の情報処理装置１の構成と動作について説明する。 Embodiments of the present invention will be described below in detail with reference to the drawings.
(First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a block diagram illustrating a configuration example of the information processing apparatus 1 according to the present embodiment. FIG. 2 is a flowchart showing an operation example of the information processing apparatus 1 of the present embodiment. The configuration and operation of the information processing apparatus 1 according to the present embodiment will be described with reference to FIGS.

情報処理装置１は、ＣＰＵ１１を有するＨＷ１０、ＢＩＯＳ２０、ＯＳ３０を備える。ＣＰＵ１１は、ＣＰＵコア１２、ＣＰＵコア１３とＣＰＵコア１４を有するマルチコアＣＰＵである。ＢＩＯＳ２０は、ＯＳ隠蔽手段２１、ＢＩＯＳ処理設定手段２２、付加価値機能処理指示手段２３と付加価値機能処理手段２４を備える。ここで、付加価値機能とは、例えば、ＣＰＵやＣＰＵコア、メモリのオンライン増設などの機能であり、前述したＳＭＭでＢＩＯＳによって処理される機能である。   The information processing apparatus 1 includes a HW 10 having a CPU 11, a BIOS 20, and an OS 30. The CPU 11 is a multi-core CPU having a CPU core 12, a CPU core 13, and a CPU core 14. The BIOS 20 includes an OS concealing unit 21, a BIOS process setting unit 22, an added value function processing instruction unit 23, and an added value function processing unit 24. Here, the value-added function is, for example, a function such as online addition of a CPU, a CPU core, or a memory, and is a function processed by the BIOS in the SMM described above.

ＯＳ隠蔽手段２１は、ＢＩＯＳ起動時にＣＰＵ１１が有する複数のＣＰＵコアの内で、ＯＳ３０から隠蔽するＣＰＵコアを選定して予備コアとする設定を行う（ステップＳ１０１）。ここでは、ＯＳ隠蔽手段２１は、ＣＰＵコア１４を予備コアに設定したとして説明する。なお、予備コアに設定されるＣＰＵコアは、ＣＰＵコア１２、またはＣＰＵコア１３でもよい。   The OS concealment unit 21 selects a CPU core to be concealed from the OS 30 among the plurality of CPU cores possessed by the CPU 11 when the BIOS is activated, and performs setting as a spare core (step S101). Here, the OS concealing means 21 will be described assuming that the CPU core 14 is set as a spare core. The CPU core set as the spare core may be the CPU core 12 or the CPU core 13.

ＢＩＯＳ処理設定手段２２は、予備コアとして設定されたＣＰＵコア１４をＢＩＯＳで使用するための設定を行う（ステップＳ１０２）。   The BIOS process setting means 22 performs setting for using the CPU core 14 set as a spare core in the BIOS (step S102).

上述の設定を行うことにより、ＣＰＵコア１４は、ＯＳから隠蔽されてＢＩＯＳ処理を行うことができる。なお、予備コアの設定については後述する。   By performing the above setting, the CPU core 14 can perform the BIOS process while being hidden from the OS. The setting of the spare core will be described later.

ＣＰＵ１１は、割込を受付ける（Ｓ１０３）。付加価値機能処理指示手段２３は、受付けられた割込の要因を解析して、割込が付加価値機能の処理要求であるかいなかを判定する（Ｓ１０４）。付加価値機能処理指示手段２３は、割込が付加価値機能の処理要求であれば（Ｓ１０４：Ｙｅｓ）、付加価値機能処理指示を付加価値機能処理手段２４に出力する。付加価値機能処理手段２４は、予備コア１４で付加価値機能処理を実行する（Ｓ１０５）。   The CPU 11 accepts the interrupt (S103). The value-added function processing instruction means 23 analyzes the accepted interrupt factor and determines whether the interrupt is a processing request for the value-added function (S104). The value-added function processing instruction means 23 outputs the value-added function processing instruction to the value-added function processing means 24 if the interrupt is a value-added function processing request (S104: Yes). The value-added function processing unit 24 executes value-added function processing in the spare core 14 (S105).

一方、付加価値機能処理手段２３は、割込が付加価値機能の処理要求でなければ（Ｓ１０４：Ｎｏ）、付加価値機能処理指示を出力しない。そのため、付加価値機能の処理が行われず、ＣＰＵ１１は、割込に対応する処理を実行する（Ｓ１０６）。   On the other hand, the value-added function processing means 23 does not output the value-added function processing instruction unless the interrupt is a processing request for the value-added function (S104: No). Therefore, the value-added function process is not performed, and the CPU 11 executes a process corresponding to the interrupt (S106).

このように、情報処理装置１は、ＢＩＯＳ起動時に自身が有するＣＰＵコアの１つをＯＳから隠蔽された予備コアとする設定と、予備コアでＢＩＯＳ処理するための設定を行う。情報処理装置１は、受付けられた割込がＢＩＯＳの付加価値機能の処理要求であれば、付加価値機能の処理指示に基づいて速やかに予備コアで付加価値機能の処理を開始することができる。このとき、予備コアが行う付加価値機能の処理は、予備コアがＯＳから隠蔽されているので、ＯＳ運用を妨げることがない。さらに、付加価値機能の処理は、予備コアを占有して行われ、処理を細分化せずに連続して行えるので、短時間で行うことができる。また、他のＣＰＵコアは、ＯＳ運用下において所定の処理を行うことができる。そのため、情報処理装置１は、ＢＩＯＳの付加価値機能の処理要求であるシステム管理要求に対して、複数のＣＰＵコアを有効に活用して、ＢＩＯＳの付加価値機能の処理を速やかに開始して短時間で行うことができる。   As described above, the information processing apparatus 1 performs setting for setting one of the CPU cores of the information processing apparatus 1 as a spare core concealed from the OS and for performing BIOS processing by the spare core. If the accepted interrupt is a BIOS value-added function processing request, the information processing apparatus 1 can promptly start processing of the value-added function with the spare core based on the processing instruction for the value-added function. At this time, the value-added function processing performed by the spare core does not hinder the OS operation because the spare core is hidden from the OS. Furthermore, the processing of the value-added function is performed while occupying the spare core, and can be performed in a short time because the processing can be continuously performed without being subdivided. Also, other CPU cores can perform predetermined processing under OS operation. Therefore, the information processing apparatus 1 responds to a system management request, which is a processing request for the BIOS value-added function, by effectively using a plurality of CPU cores to quickly start processing the BIOS value-added function. Can be done in time.

以上、本実施形態の情報処理装置は、システム管理要求に速やかに対応して処理時間を短縮できる。さらに、情報処理装置が備えるＣＰＵを有効に活用することができる。   As described above, the information processing apparatus according to the present embodiment can shorten the processing time by quickly responding to the system management request. Furthermore, the CPU provided in the information processing apparatus can be used effectively.

なお、本実施形態では、情報処理装置が有するＣＰＵ数は１つ、ＣＰＵが有するＣＰＵコア数は３つとして説明した。しかし、ＣＰＵ数およびＣＰＵ当たりのＣＰＵコア数は、説明した１つと３つに限定されない。ＣＰＵ数は、２つ以上でもよいし、ＣＰＵ当たりのＣＰＵコア数は、１つや２つ、または４つ以上でもよい。すなわち、ＯＳから隠蔽されるＣＰＵまたはＣＰＵコアが１つあって、ＯＳ運用下に置かれるＣＰＵまたはＣＰＵコアが１つ以上あればよい。なお、予備コアに設定されるのは、情報処理装置が有する複数のＣＰＵの１つであってもよい。   In the present embodiment, the information processing apparatus has one CPU and the CPU has three CPU cores. However, the number of CPUs and the number of CPU cores per CPU are not limited to one and three as described. The number of CPUs may be two or more, and the number of CPU cores per CPU may be one, two, or four or more. That is, it is sufficient that there is one CPU or CPU core hidden from the OS and one or more CPUs or CPU cores placed under the OS operation. The spare core may be set to one of a plurality of CPUs included in the information processing apparatus.

なお、本実施形態では、付加価値機能は、ＣＰＵやＣＰＵコア、メモリのオンライン増設の機能などと説明した。しかし、付加価値機能は、前述のものに限定されない。すなわち、付加価値機能は、ＣＰＵおよびＣＰＵコアがＳＭＭに遷移し、予備ＣＰＵまたは予備ＣＰＵコアがＢＩＯＳに基づいて処理する機能であればよい。例えば、付加価値機能は、通信機能を担うパッケージやモジュールの追加に対応する機能であってもよい。   In the present embodiment, the value-added function has been described as a function of online addition of a CPU, a CPU core, and a memory. However, the value-added functions are not limited to those described above. That is, the value-added function may be a function in which the CPU and the CPU core transition to the SMM and the spare CPU or the spare CPU core processes based on the BIOS. For example, the value-added function may be a function corresponding to the addition of a package or module that bears a communication function.

また、本実施形態では、予備コアをＣＰＵコア１４として説明したが、予備コアは、ＣＰＵコア１４に限定されない。例えば、予備コアに設定されるのは、ＣＰＵコア１２でもよいし、ＣＰＵコア１３でもよい。   In the present embodiment, the spare core is described as the CPU core 14, but the spare core is not limited to the CPU core 14. For example, the CPU core 12 or the CPU core 13 may be set as the spare core.

また、図２に示したフローチャートは、本発明に関わる情報処理装置１の動作例として例示したものであって、本発明の情報処理装置の動作はこのフローチャートで示されたものに限定されない。
（第２の実施形態）
本発明の第２の実施形態について説明する。図３に本実施形態の情報処理装置２の構成例を示したブロック図である。図３を参照して、本実施形態の情報処理装置２の構成と動作について説明する。 2 is illustrated as an example of the operation of the information processing apparatus 1 according to the present invention, and the operation of the information processing apparatus of the present invention is not limited to that shown in this flowchart.
(Second Embodiment)
A second embodiment of the present invention will be described. FIG. 3 is a block diagram illustrating a configuration example of the information processing apparatus 2 of the present embodiment. With reference to FIG. 3, the configuration and operation of the information processing apparatus 2 of the present embodiment will be described.

情報処理装置２は、ＨＷ１００、ＢＩＯＳ２００、ＯＳ３００を備える。ＨＷ１００は、ＣＰＵ１１０、ＣＰＵ１２０とメモリ１３０を備える。ＣＰＵ１１０は、ＣＰＵコア１１１、ＣＰＵコア１１２、ＣＰＵコア１１ｎ（ｎは３以上の整数）を有するマルチコアＣＰＵである。ＣＰＵ１２０は、ＣＰＵコア１２１、ＣＰＵコア１２２、ＣＰＵコア１２ｎを有するマルチコアＣＰＵである。   The information processing apparatus 2 includes a HW 100, a BIOS 200, and an OS 300. The HW 100 includes a CPU 110, a CPU 120, and a memory 130. The CPU 110 is a multi-core CPU having a CPU core 111, a CPU core 112, and a CPU core 11n (n is an integer of 3 or more). The CPU 120 is a multi-core CPU having a CPU core 121, a CPU core 122, and a CPU core 12n.

ＢＩＯＳ２００は、ＢＩＯＳ割込／例外ハンドラ２１０、ＢＩＯＳ ＳＭＭ処理２２０、付加価値機能処理指示部２３０、付加価値機能処理２４０、ＣＰＵコアＯＳ隠蔽部２５０とＢＩＯＳ処理設定部２６０を備える。付加価値機能処理指示部２３０は、ＳＭＩ（System Management Interrupt）要因解析機能２３１とＢＩＯＳ付加価値機能指示処理２３２を備える。ＣＰＵコアＯＳ隠蔽部２５０は、ＡＣＰＩ（Advanced Configuration and Power Interface） Ｔａｂｌｅ生成機能２５１、ＡＣＰＩ Ｎａｍｅｓｐａｃｅ生成機能２５２とＳＭＢＩＯＳ（System Management BIOS）生成機能２５３を備える。ＢＩＯＳ処理設定部２６０は、Ｐａｇｅ Ｔａｂｌｅ設定機能２６１とＩＤＴ（Interrupt Descriptor Table）設定機能２６２を備える。   The BIOS 200 includes a BIOS interrupt / exception handler 210, a BIOS SMM process 220, an added value function process instruction unit 230, an added value function process 240, a CPU core OS concealing unit 250, and a BIOS process setting unit 260. The value added function process instruction unit 230 includes an SMI (System Management Interrupt) factor analysis function 231 and a BIOS value added function instruction process 232. The CPU core OS concealment unit 250 includes an ACPI (Advanced Configuration and Power Interface) Table generation function 251, an ACPI Namespace generation function 252, and a SMBIOS (System Management BIOS) generation function 253. The BIOS processing setting unit 260 includes a Page Table setting function 261 and an IDT (Interrupt Descriptor Table) setting function 262.

ＳＭＩ割込要因解析機能２３１は、割込要因を解析し、ＣＰＵやメモリのオンライン増設などのＢＩＯＳ付加価値機能の処理要求であるかどうかを判定する。ＢＩＯＳ付加価値機能指示処理２３２は、判定結果が付加価値機能の処理要求であれば、付加価値機能を行うためにメモリ１３０にフラグを設定して、付加価値機能処理を指示する。ＢＩＯＳ付加価値処理２４０は、ＢＩＯＳ付加価値機能指示処理２３１により設定されたフラグに基づいて、付加価値処理を行う。   The SMI interrupt factor analysis function 231 analyzes the interrupt factor and determines whether it is a processing request for a BIOS value-added function such as on-line expansion of a CPU or memory. In the BIOS value added function instruction processing 232, if the determination result is a processing request for the value added function, a flag is set in the memory 130 to perform the value added function and the value added function processing is instructed. The BIOS value added process 240 performs a value added process based on the flag set by the BIOS value added function instruction process 231.

また、ＣＰＵコアＯＳ隠蔽部２５０は、ＡＣＰＩ Ｔａｂｌｅ生成機能２５１、ＡＣＰＩ Ｎａｍｅｓｐａｃｅ生成機能２５２とＳＭＢＩＯＳ生成機能２５３により、例えば、ＣＰＵコア１２１を選定して、ＯＳから隠蔽された予備コア１２１として設定する。ＢＩＯＳ処理設定部２６０は、Ｐａｇｅ Ｔａｂｌｅ設定機能２６１とＩＤＴ設定機能２６２により、予備コア１２１をＯＳ３００の運用に影響を与えることなくＢＩＯＳで使用するための設定を行う。   Further, the CPU core OS concealing unit 250 selects, for example, the CPU core 121 by the ACPI Table generation function 251, the ACPI Namespace generation function 252, and the SMBIOS generation function 253, and sets it as the spare core 121 concealed from the OS. The BIOS processing setting unit 260 uses the Page Table setting function 261 and the IDT setting function 262 to make settings for using the spare core 121 in the BIOS without affecting the operation of the OS 300.

ＯＳ３００は、ＯＳ割込処理を行うＯＳ割込／例外ハンドラ３１０と、ＢＩＯＳの指示に基づいてＣＰＵコアをＣｘＳｔａｔｅのスリープ状態に遷移させるＣｘＳｔａｔｅ遷移機能３２０を備える。ＣｘＳｔａｔｅとは、ＣＰＵがサポートする最も深いスリープ状態を示す。なお、ＡＣＰＩのＣ１レベルでは、ＣＰＵコアのクロックを停止する、Ｃ２では、ＣＰＵコアとバスのクロックを停止する、Ｃ３では、クロック生成回路自体の動作も停止するなどのスリープモードがある。   The OS 300 includes an OS interrupt / exception handler 310 that performs OS interrupt processing, and a CxState transition function 320 that transitions the CPU core to the CxState sleep state based on an instruction from the BIOS. CxState indicates the deepest sleep state supported by the CPU. The ACPI C1 level has a sleep mode in which the CPU core clock is stopped, the CPU core and bus clock are stopped in C2, and the operation of the clock generation circuit itself is also stopped in C3.

図３を参照して、本実施形態の情報処理装置２の動作について説明する。ＢＩＯＳ２００は、システム起動時に、情報処理装置２内に存在するＣＰＵコア１１１からＣＰＵコア１２ｎの中からＢＩＯＳ付加価値機能処理２４０を動作させるための予備コアとしてＣＰＵコア１２１を選定する。なお、予備コアに選定するＣＰＵコアは、ＣＰＵコア１２１に限定されない。例えば、予備コアに選定されるＣＰＵコアは、ＣＰＵコア１２２でもよいし、ＣＰＵ１１１でもよい。（ＣＰＵコア１２１を以降、予備コア１２１という。）
ＢＩＯＳ２００は、予備コア１２１をＯＳ３００から隠蔽するための設定を行う。具体的には、ＢＩＯＳ２００は、次に説明する設定を行う。 With reference to FIG. 3, the operation of the information processing apparatus 2 of the present embodiment will be described. The BIOS 200 selects the CPU core 121 as a spare core for operating the BIOS value-added function processing 240 from the CPU cores 111 to 12n existing in the information processing apparatus 2 when the system is activated. Note that the CPU core selected as the spare core is not limited to the CPU core 121. For example, the CPU core selected as the spare core may be the CPU core 122 or the CPU 111. (The CPU core 121 is hereinafter referred to as a spare core 121.)
The BIOS 200 performs setting for concealing the spare core 121 from the OS 300. Specifically, the BIOS 200 performs settings described below.

ＢＩＯＳ２００は、情報処理装置２に組込むＣＰＵコア１１１から１２ｎ、および、今後情報処理装置２に組込む可能性のあるＣＰＵコア１１１から１２ｎに対して次のStructureを生成する。ここで、Structureは、予め定められたフォーマットに基づいて構造化された、種々のパラメータや設定が記載されたデータの集まりである。ＢＩＯＳ２００は、ＡＣＰＩ Ｔａｂｌｅ生成機能２５１を用いて、ＡＣＰＩ ＭＡＤＴ（Multiple APIC Description Table）内のProcessor Local APIC Structure、Local APIC NMI Structureを生成する。さらに、ＢＩＯＳ２００は、ＳＲＡＴ（Static Resource Affinity Table）内のProcessor Local APIC/SAPIC Affinity Structureを生成する。これらの設定がなされた個々のＣＰＵコアは、ＯＳ３００が主導する電源やリソースの管理が行われる。しかし、ＢＩＯＳ２００は、予備コア１２１としてＢＩＯＳ ＳＭＭ処理２２０を行うＣＰＵコア１２１に対する上述のStructureを生成しない。すなわち、予備コア１２１には、上述の設定が行われないので、ＯＳ３００が予備コア１２１を自身の管理下のリソースとして設定されないため、ＯＳ３００が主導する電源やリソースの管理が行われない。   The BIOS 200 generates the following Structure for the CPU cores 111 to 12n incorporated into the information processing apparatus 2 and the CPU cores 111 to 12n that may be incorporated into the information processing apparatus 2 in the future. Here, Structure is a collection of data in which various parameters and settings are described, which are structured based on a predetermined format. The BIOS 200 generates Processor Local APIC Structure and Local APIC NMI Structure in ACPI MADT (Multiple APIC Description Table) using the ACPI Table generation function 251. Further, the BIOS 200 generates a Processor Local APIC / SAPIC Affinity Structure in a SRAT (Static Resource Affinity Table). The individual CPU cores for which these settings have been made manage power and resources led by the OS 300. However, the BIOS 200 does not generate the above-described structure for the CPU core 121 that performs the BIOS SMM processing 220 as the spare core 121. That is, since the above-described setting is not performed on the spare core 121, the OS 300 does not set the spare core 121 as a resource under its management, and therefore, the power supply and the resource led by the OS 300 are not performed.

また、ＢＩＯＳ２００は、ＯＳ３００に対して情報処理装置２のリソースとして使用可能な最大構成を通知するためのテーブルであるＭＳＣＴ（Maximum System Characteristics Table）についても予備コア１２１を除いた数を設定する。   The BIOS 200 also sets the number of MSCTs (Maximum System Characteristics Table), which is a table for notifying the OS 300 of the maximum configuration that can be used as a resource of the information processing apparatus 2, excluding the spare core 121.

次に、予備コア１２１をＯＳ３００に対して隠蔽するために必要なＡＣＰＩ Ｎａｍｅｓｐａｃｅの設定について説明する。ＢＩＯＳ２００は、ＡＣＰＩ Ｎａｍｅｓｐａｃｅ生成機能２５２を用いて、予備コア１２１に対するProcessor Object配下_STA（Status）の返却値が_DS_NOT_PRESENTとなるように設定する。この設定により、予備コア１２１は、ＯＳ３００が主導して行うＡＣＰＩの管理枠組みには存在しないものとなる。   Next, the setting of ACPI Namespace necessary for concealing the spare core 121 from the OS 300 will be described. The BIOS 200 uses the ACPI Namespace generation function 252 to set the return value of _STA (Status) under the Processor Object for the spare core 121 to be _DS_NOT_PRESENT. With this setting, the backup core 121 does not exist in the ACPI management framework that is led by the OS 300.

さらに、ＢＩＯＳ２００は、ＡＣＰＩだけではなく、ＳＭＢＩＯＳのＴｙｐｅ４、Ｔｙｐａ７についても予備コア１２１を考慮した設定を行う。具体的には、ＢＩＯＳ２００は、ＳＭＢＩＯＳ生成機能２５３を用いてＴｙｐｅ４（Processor Information）のCore Enabled数とThread Count数に対して、予備コア１２１を除いた数を設定する。さらに、ＢＩＯＳ２００は、ＳＭＢＩＯＳ生成機能２５３を用いてＴｙｐｅ７（Cache Information）に対して、予備コア１２１を考慮したキャッシュサイズを設定する。ＳＭＢＩＯＳへの設定により、予備コア１２１は、ＯＳ３００が管理するＣＰＵコアから除外される。   Furthermore, the BIOS 200 sets not only the ACPI but also the SMBIOS Type 4 and Type 7 in consideration of the spare core 121. Specifically, the BIOS 200 uses the SMBIOS generation function 253 to set the number excluding the spare core 121 to the Core Enabled number and Thread Count number of Type 4 (Processor Information). Further, the BIOS 200 uses the SMBIOS generation function 253 to set a cache size in consideration of the spare core 121 for Type 7 (Cache Information). The spare core 121 is excluded from the CPU core managed by the OS 300 due to the setting in the SMBIOS.

以上の設定により、ＢＩＯＳ２００は、ＢＩＯＳ付加価値機能処理２４０を行わせる予備コア１２１をＯＳ３００に対して隠蔽することができる。   With the above settings, the BIOS 200 can hide the spare core 121 that causes the BIOS value-added function processing 240 to be performed from the OS 300.

ここで、ＢＩＯＳ２００は、ＯＳ３００から隠蔽した予備コア１２１を、ＢＩＯＳ付加価値機能処理２４０を行う場合を除き、ＣｘＳｔａｔｅ遷移機能３２０を用いてスリープ状態に遷移させる。予備コアをＣｘＳｔａｔｅに遷移させてスリープさせることで、情報処理装置２は、消費電力を低減することができる。   Here, the BIOS 200 causes the standby core 121 concealed from the OS 300 to transition to the sleep state using the CxState transition function 320 except when the BIOS value-added function processing 240 is performed. The information processing apparatus 2 can reduce power consumption by causing the spare core to transition to CxState and causing it to sleep.

予備コア１２１は、ＯＳ３００から隠蔽されるので、ＯＳ３００のスケジュール対象外となる。そのため、ＯＳ３００は、予備コア１２１で発生した割込をハンドリングできない。   Since the spare core 121 is hidden from the OS 300, it is excluded from the schedule of the OS 300. Therefore, the OS 300 cannot handle the interrupt generated in the spare core 121.

ＢＩＯＳ２００は、予備コア１２１を使用してＢＩＯＳ付加価値機能を処理できるようにするだけでなく、予備コア１２１で発生した障害をＯＳ３００に見せないようにする。これらを実現するために、ＢＩＯＳ２００は、次の設定とＩＤＴの設定変更を行う。   The BIOS 200 not only allows the BIOS value-added function to be processed using the spare core 121, but also prevents the OS 300 from showing a failure occurring in the spare core 121. In order to realize these, the BIOS 200 performs the following setting and IDT setting change.

ＢＩＯＳ２００がＯＳ３００から隠蔽した予備コア１２１を使用するには、ＯＳ３００のブート以降もＢＩＯＳ２００が利用可能なメモリ３４０領域に予備コア１２１のＰａｇｅ Ｔａｂｌｅを存在させる。そのため、ＢＩＯＳ２００は、Ｐａｇｅ Ｔａｂｌｅ設定機能２６１を用いて次の設定を行う。ＢＩＯＳ２００は、予備コア１２１のＰａｇｅ ＴａｂｌｅをＯＳ３００のブート以降もＢＩＯＳ２００が利用可能なメモリ３４０領域である、論理＝物理のアドレスマッピングのＰａｇｅ Ｔａｂｌｅへと設定する。   In order to use the spare core 121 concealed from the OS 300 by the BIOS 200, the Page Table of the spare core 121 exists in the memory 340 area that can be used by the BIOS 200 even after the OS 300 is booted. Therefore, the BIOS 200 performs the following setting using the Page Table setting function 261. The BIOS 200 sets the page table of the spare core 121 to the page table of logical = physical address mapping, which is a memory 340 area that can be used by the BIOS 200 even after the OS 300 is booted.

図４は、本実施形態の情報処理装置２のＩＤＴの設定の説明図である。図４を参照して、予備コア１２１用のＩＤＴの設定変更について説明する。   FIG. 4 is an explanatory diagram of the IDT setting of the information processing apparatus 2 according to the present embodiment. With reference to FIG. 4, IDT setting change for the standby core 121 will be described.

ＩＤＴは、割込と割込ハンドラを結びつけたテーブルであり、発生した割込に対する割込ハンドラのエントリポイントが登録される。例えば、ＯＳ割込により動作する割込ハンドラのエントリポイントを0x100、0x300、0x500、ＢＩＯＳ割込ハンドラ２１０のエントリポイントを0x200、0x400、0x600とする。ＯＳ３００をブートしたとき、ＩＤＴに登録されたエントリポイントは、ＯＳ割込ハンドラ３１０のエントリポイントの0x100、0x300、0x500である。ＢＩＯＳ２００は、ＩＤＴ設定機能２６２を用いて予備コア１２１のＩＤＴに登録されたＯＳ割込ハンドラ３１０のエントリポイントである0x100、0x300、0x500を、ＢＩＯＳ割込ハンドラ２１０のエントリポイントである0x200、0x400、0x600へと設定変更する。   The IDT is a table in which interrupts are associated with interrupt handlers, and entry points of interrupt handlers for the generated interrupts are registered. For example, the entry points of the interrupt handler that operates by OS interruption are set to 0x100, 0x300, 0x500, and the entry points of the BIOS interrupt handler 210 are set to 0x200, 0x400, 0x600. When the OS 300 is booted, the entry points registered in the IDT are the entry points 0x100, 0x300, and 0x500 of the OS interrupt handler 310. The BIOS 200 uses the IDT setting function 262 to register 0x100, 0x300, 0x500, which are the entry points of the OS interrupt handler 310 registered in the IDT of the standby core 121, and 0x200, 0x400, which are the entry points of the BIOS interrupt handler 210, Change the setting to 0x600.

以上の設定により、ＢＩＯＳ２００は、ＯＳ３００の運用に影響を与えることなく、予備コア１２１でＢＩＯＳ付加価値機能処理２４０を動作させることができる。   With the above settings, the BIOS 200 can operate the BIOS value-added function processing 240 on the spare core 121 without affecting the operation of the OS 300.

図５は、本実施形態の情報処理装置２の動作例を示したシーケンス図である。図５を参照して、情報処理装置２の動作について説明する。   FIG. 5 is a sequence diagram illustrating an operation example of the information processing apparatus 2 according to the present embodiment. The operation of the information processing apparatus 2 will be described with reference to FIG.

ＣＰＵコア１は、情報処理装置２のＣＰＵコアで、予備コア１２１以外のＣＰＵコアを示し、ＯＳ３００の運用下にある。ＣＰＵコア２は、情報処理装置２のＣＰＵコアで、前述の設定が行われた予備コア１２１である。ここでは、ＣＰＵコア１と予備コアであるＣＰＵコア２を用いて説明する。ＣＰＵコア２は、ＯＳ３００をブートしたときに、ＢＩＯＳ２００からの設定によりＣｘＳｔａｔｅ遷移機能３２０によってＣｘＳｔａｔｅでのスリープ状態にある。   The CPU core 1 is a CPU core of the information processing apparatus 2, indicates a CPU core other than the spare core 121, and is under the operation of the OS 300. The CPU core 2 is the CPU core of the information processing apparatus 2 and is the spare core 121 in which the above setting is performed. Here, description will be made using the CPU core 1 and the CPU core 2 which is a spare core. When the OS 300 is booted, the CPU core 2 is in a sleep state in the CxState by the CxState transition function 320 according to the setting from the BIOS 200.

ＢＩＯＳ付加価値機能処理２４０を実行する場合、情報処理装置２内の全ＣＰＵコアは、ＯＳ３００処理からＢＩＯＳ ＳＭＭ処理２２０へ遷移する（ステップＳ４００）。   When the BIOS value added function process 240 is executed, all CPU cores in the information processing apparatus 2 transition from the OS 300 process to the BIOS SMM process 220 (step S400).

ＢＩＯＳ２００は、ＢＩＯＳ ＳＭＭ処理２２０の中で、ＳＭＩ要因解析機能２３１を用いて、ＳＭＩ要因を確認し、ＢＩＯＳ付加価値機能の処理を要求するためのＳＭＩであるか否かを判定する（ステップＳ４１０）。   The BIOS 200 uses the SMI factor analysis function 231 in the BIOS SMM processing 220 to check the SMI factor and determine whether or not the SMI is for requesting the BIOS value added function processing (step S410). .

ＢＩＯＳ２００は、ＳＭＩがＢＩＯＳ付加価値機能処理を要求するものであれば、ＢＩＯＳ ＳＭＭ処理２２０を抜ける前に、ＢＩＯＳ付加価値機能指示処理２３２を用いて、次のフラグを立てる。すなわち、ＢＩＯＳ２００は、ＣＰＵコア２（予備コア）に対してＢＩＯＳ ＳＭＭ処理２２０後にＢＩＯＳ付加価値機能処理２４０を行うことを指示するフラグを立てる（ステップＳ４２０）。   If the SMI requests BIOS value-added function processing, the BIOS 200 sets the next flag using the BIOS value-added function instruction processing 232 before exiting the BIOS SMM processing 220. That is, the BIOS 200 sets a flag for instructing the CPU core 2 (reserve core) to perform the BIOS value-added function process 240 after the BIOS SMM process 220 (step S420).

ＣＰＵコア２（予備コア）は、ＢＩＯＳ ＳＭＭ処理２２０後で、ＣｘＳｔａｔｅ状態に遷移する処理の先頭で、前述のフラグを参照して、処理すべきＢＩＯＳ付加価値機能があるか否かを判定する（ステップＳ４３０）。ＣＰＵコア２は、判定結果に基づいて、処理すべきＢＩＯＳ付加価値機能処理があれば、ＣｘＳｔａｔｅに遷移せず、フラグによって指定されたＢＩＯＳ付加価値機能処理２４０を開始する(ステップＳ４４０)。   The CPU core 2 (reserve core) determines whether or not there is a BIOS value added function to be processed by referring to the above-mentioned flag at the head of the process of transitioning to the CxState state after the BIOS SMM process 220 ( Step S430). Based on the determination result, if there is a BIOS value-added function process to be processed, the CPU core 2 does not transit to CxState and starts the BIOS value-added function process 240 specified by the flag (step S440).

ＣＰＵコア２は、全てのＢＩＯＳ処理を完了後、ＣｘＳｔａｔｅに遷移して再びスリープする(ステップＳ４５０)。なお、ＣＰＵコア２は、処理すべきＢＩＯＳ付加価値機能がなければ、ＣｘＳｔａｔｅに遷移して再びスリープする。   After completing all the BIOS processing, the CPU core 2 transitions to CxState and sleeps again (step S450). If there is no BIOS value added function to be processed, the CPU core 2 transitions to CxState and sleeps again.

このように、情報処理装置２は、実施形態１と同様に、ＯＳをブートしたときに自身が有するＣＰＵコアの１つをＯＳから隠蔽された予備コアとする設定と、予備コアでＢＩＯＳ処理するための設定を行う。情報処理装置２は、受付けられた割込がＢＩＯＳの付加価値機能の処理要求であるかを判定する。情報処理装置２は、判定結果に基づいて、付加価値機能の処理の要求であれば、付加価値機能の処理を予備コアに指示する。予備コアは、付加価値機能の処理指示に基づいて速やかに付加価値機能の処理を開始することができる。このとき、予備コアが行う付加価値機能の処理は、予備コアがＯＳから隠蔽されているので、ＯＳ運用を妨げることがない。さらに、付加価値機能の処理は、予備コアを占有して行い、処理を細分化せずに連続して行えるので、短時間で行うことができる。また、他のＣＰＵコアは、ＯＳ運用下において所定の処理を行うことができる。そのため、情報処理装置２は、システム管理要求に対して、複数のＣＰＵコアを有効に活用して、ＢＩＯＳの付加価値機能の処理を速やかに開始して短時間で行うことができる。さらに、予備コアは、ＯＳをブートしたときに、ＯＳのＣｘＳｔａｔｅ遷移機能によりＣＰＵが備える最も深いスリープ状態に遷移する。予備コアは、ＢＩＯＳの付加価値機能の処理後、再びＣｘＳｔａｔｅに戻る。そのため、情報処理装置２の消費電力は、低減される。   As described above, the information processing apparatus 2 sets the CPU core that one of the CPU cores of the information processing apparatus 2 has as a spare core hidden from the OS when the OS is booted, and performs BIOS processing on the spare core. Make settings for The information processing apparatus 2 determines whether the accepted interrupt is a processing request for the BIOS value-added function. Based on the determination result, the information processing device 2 instructs the spare core to process the value-added function if it is a request for the value-added function. The spare core can promptly start processing of the value added function based on the processing instruction of the value added function. At this time, the value-added function processing performed by the spare core does not hinder the OS operation because the spare core is hidden from the OS. Furthermore, the processing of the value-added function can be performed in a short time because it is performed by occupying the spare core and can be performed continuously without being subdivided. Also, other CPU cores can perform predetermined processing under OS operation. Therefore, the information processing apparatus 2 can quickly start the processing of the BIOS value-added function in a short time by effectively utilizing the plurality of CPU cores in response to the system management request. Further, when the OS is booted, the spare core transitions to the deepest sleep state provided in the CPU by the OS CxState transition function. The spare core returns to CxState again after processing the BIOS value added function. Therefore, the power consumption of the information processing device 2 is reduced.

以上、本実施形態の情報処理装置は、第１の実施形態と同様に、システム管理要求に速やかに対応して処理時間を短縮でき、情報処理装置が備えるＣＰＵを有効に活用することができる。さらに、本実施形態の情報処理装置は、予備コアに設定されたＣＰＵコアをＢＩＯＳ付加価値機能の処理時のみ、スリープ状態から遷移させるので、消費電力を低減することができる。   As described above, the information processing apparatus according to the present embodiment can shorten the processing time in response to the system management request promptly and can effectively use the CPU included in the information processing apparatus, as in the first embodiment. Furthermore, since the information processing apparatus according to the present embodiment shifts the CPU core set as the spare core from the sleep state only when the BIOS value-added function is processed, power consumption can be reduced.

なお、本実施形態では、情報処理装置が有するＣＰＵ数は２つ、ＣＰＵが有するＣＰＵコア数はｎ個（ｎは３以上の整数）として説明した。しかし、ＣＰＵ数およびＣＰＵ当たりのＣＰＵコア数は、説明した数に限定されない。すなわち、ＯＳから隠蔽されるＣＰＵまたはＣＰＵコアが１つあって、ＯＳ運用下に置かれるＣＰＵまたはＣＰＵコアが１つ以上あればよい。なお、予備コアに設定されるのは、情報処理装置が有する複数のＣＰＵの１つであってもよい。   In the present embodiment, the information processing apparatus has two CPUs, and the CPU has n CPU cores (n is an integer of 3 or more). However, the number of CPUs and the number of CPU cores per CPU are not limited to the numbers described. That is, it is sufficient that there is one CPU or CPU core hidden from the OS and one or more CPUs or CPU cores placed under the OS operation. The spare core may be set to one of a plurality of CPUs included in the information processing apparatus.

また、本実施形態では、予備コアをＣＰＵコア１２１として説明したが、予備コアは、ＣＰＵコア１２１に限定されない。例えば、予備コアに設定されるのは、ＣＰＵコア１２２でもよいし、ＣＰＵコア１１ｎでもよい。   In the present embodiment, the spare core is described as the CPU core 121, but the spare core is not limited to the CPU core 121. For example, the CPU core 122 or the CPU core 11n may be set as the spare core.

なお、本実施形態では、付加価値機能は、ＣＰＵやＣＰＵコア、メモリのオンライン増設の機能などと説明した。しかし、付加価値機能は、前述のものに限定されない。すなわち、付加価値機能は、ＣＰＵおよびＣＰＵコアがＳＭＭに遷移し、予備ＣＰＵまたは予備ＣＰＵコアがＢＩＯＳに基づいて処理する機能であればよい。例えば、付加価値機能は、通信機能を担うパッケージやモジュールの追加に対応する機能であってもよい。   In the present embodiment, the value-added function has been described as a function of online addition of a CPU, a CPU core, and a memory. However, the value-added functions are not limited to those described above. That is, the value-added function may be a function in which the CPU and the CPU core transition to the SMM and the spare CPU or the spare CPU core processes based on the BIOS. For example, the value-added function may be a function corresponding to the addition of a package or module that bears a communication function.

また、図５に示したシーケンス図は、本発明に関わる情報処理装置２の動作例として例示したものであって、本発明の情報処理装置の動作はこのシーケンス図で示されたものに限定されない。   The sequence diagram shown in FIG. 5 is an example of the operation of the information processing apparatus 2 according to the present invention, and the operation of the information processing apparatus of the present invention is not limited to that shown in this sequence diagram. .

なお、本願発明は、上述の各実施形態に限定されるものではなく、本願発明の要旨を逸脱しない範囲で種々変更、変形して実施することができる。   Note that the present invention is not limited to the above-described embodiments, and various modifications and changes can be made without departing from the spirit of the present invention.

また、上述の各実施形態の情報処理装置は、サーバ、ストレージ装置、パーソナルコンピュータ、ＰＤＡ（Personal Digital Assistant）、タブレット端末、スマートフォンなどの装置でもよい。また、情報処理装置は、これらには限定されるわけではなく、外部と情報をやり取りする機能を備えたその他の類似装置であってもよい。   The information processing apparatus according to each of the above embodiments may be a server, a storage apparatus, a personal computer, a PDA (Personal Digital Assistant), a tablet terminal, a smartphone, or the like. The information processing apparatus is not limited to these, and may be other similar apparatuses having a function of exchanging information with the outside.

また、上述の各実施形態の情報処理装置によるシステム管理要求に対応するＢＩＯＳ処理は、情報処理装置が備えるコンピュータ（図示なし）を用いたソフトウェアによって実行されてもよい。すなわち、ＢＩＯＳ処理を行うコンピュータプログラムが、ＣＰＵによって読み込まれ、実行されることによって実現されてもよい。   Further, the BIOS processing corresponding to the system management request by the information processing apparatus of each of the above-described embodiments may be executed by software using a computer (not shown) provided in the information processing apparatus. That is, a computer program that performs BIOS processing may be realized by being read and executed by the CPU.

なお、プログラムは、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、フラッシュメモリ等の半導体記憶装置、光ディスク、磁気ディスク、光磁気ディスク等、非一時的な媒体に格納されてもよい。   Note that the program may be stored in a non-transitory medium such as a ROM (Read Only Memory), a RAM (Random Access Memory), a semiconductor memory device such as a flash memory, an optical disk, a magnetic disk, or a magneto-optical disk.

１、２ 情報処理装置
１０、１００ ＨＷ
１１、１１０、１２０ ＣＰＵ
１２、１３、１４、１１１、１１２、１１ｎ、１２１、１２２、１２ｎ ＣＰＵコア
２０、２００ ＢＩＯＳ
２１ ＯＳ隠蔽手段
２２ ＢＩＯＳ処理設定手段
２３ 付加価値機能処理指示手段
２４ 付加価値機能処理手段
３０、３００ ＯＳ
１３０ メモリ
２１０ ＢＩＯＳ割込／例外ハンドラ
２２０ ＢＩＯＳ ＳＭＭ処理
２３０ 付加価値機能処理指示部
２３１ ＳＭＩ要因解析機能
２３２ ＢＩＯＳ付加価値機能指示処理
２４０ ＢＩＯＳ付加価値機能処理
２５０ ＯＳ隠蔽部
２５１ ＡＣＰＩ Ｔａｂｌｅ生成機能
２５２ ＡＣＰＩ Ｎａｍｅｓｐａｃｅ生成機能
２５３ ＳＭＢＩＯＳ生成機能
２６０ ＢＩＯＳ処理設定部
２６１ Ｐａｇｅ Ｔａｂｌｅ設定機能
２６２ ＩＤＴ設定機能
３１０ ＯＳ割込／例外ハンドラ
３２０ ＣｘＳｔａｔｅ遷移機能 1, 2, Information processing device 10, 100 HW
11, 110, 120 CPU
12, 13, 14, 111, 112, 11n, 121, 122, 12n CPU core 20, 200 BIOS
21 OS concealing means 22 BIOS processing setting means 23 Value-added function processing instructing means 24 Value-added function processing means 30, 300 OS
130 Memory 210 BIOS Interrupt / Exception Handler 220 BIOS SMM Processing 230 Value Added Function Processing Instruction Unit 231 SMI Factor Analysis Function 232 BIOS Value Added Function Instruction Processing 240 BIOS Value Added Function Processing 250 OS Concealing Unit 251 ACPI Table Generation Function 252 ACPI Namespace Generation Function 253 SMBIOS Generation Function 260 BIOS Process Setting Unit 261 Page Table Setting Function 262 IDT Setting Function 310 OS Interrupt / Exception Handler 320 CxState Transition Function

Claims (6)

複数のプロセッサまたは複数のプロセッサコアを含むプロセッサと、
少なくとも１つの前記プロセッサまたは前記プロセッサコアをＯＳから隠蔽して予備コアとする設定を行うＯＳ隠蔽手段と、
ＢＩＯＳによる処理に前記予備コアを使用するための設定を行うＢＩＯＳ処理設定手段と、
受付けられた割込が前記ＢＩＯＳに付加価値機能の処理を要求するものであるかを判定し、前記判定結果が前記付加価値機能の処理要求であれば前記付加価値機能の処理を指示する付加価値機能処理指示手段と、
前記指示に基づいて前記ＢＩＯＳによる前記付加価値機能の処理を前記予備コアに行わせる付加価値機能処理手段と、
を備えることを特徴とする情報処理装置。 A processor including multiple processors or multiple processor cores;
An OS concealing unit configured to conceal at least one of the processors or the processor core from the OS and set as a spare core;
BIOS processing setting means for performing setting for using the spare core for processing by the BIOS;
It is determined whether the accepted interrupt is a request for processing of the value-added function to the BIOS. If the determination result is a processing request for the value-added function, the value-added function is instructed to process the value-added function. A function processing instruction means;
Value added function processing means for causing the spare core to process the value added function by the BIOS based on the instruction;
An information processing apparatus comprising: 前記予備コアは、スリープモードに遷移して待機し、前記指示に基づいて前記付加価値機能の処理を行う
ことを特徴とする請求項１に記載の情報処理装置。 The information processing apparatus according to claim 1, wherein the spare core transitions to a sleep mode and stands by, and performs processing of the value-added function based on the instruction. 前記予備コアは、前記付加価値機能の処理後に前記スリープモードに遷移する
ことを特徴とする請求項１または２に記載の情報処理装置。 The information processing apparatus according to claim 1, wherein the spare core transitions to the sleep mode after processing the value-added function. 前記付加価値機能が、プロセッサ、プロセッサコア、または、メモリのオンライン増設である
ことを特徴とする請求項１から４のいずれかに記載の情報処理装置。 5. The information processing apparatus according to claim 1, wherein the value-added function is an on-line expansion of a processor, a processor core, or a memory. 複数のプロセッサまたは複数のプロセッサコアを含むプロセッサの少なくとも１つの前記プロセッサまたは前記プロセッサコアをＯＳから隠蔽して予備コアとする設定を行い、ＢＩＯＳによる処理に前記予備コアを使用するための設定を行って、受付けられた割込が前記ＢＩＯＳに付加価値機能の処理を要求するものであるかを判定し、前記判定結果が前記付加価値機能の処理要求であれば前記付加価値機能の処理を指示し、前記指示に基づいて前記ＢＩＯＳによる前記付加価値機能の処理を前記予備コアに行わせる、
ことを特徴とする情報処理制御方法。 A setting is made so that at least one of the plurality of processors or a processor including a plurality of processor cores is concealed from the OS as a spare core, and the spare core is used for processing by the BIOS. Determining whether the accepted interrupt requests processing of the value-added function from the BIOS, and if the determination result is a processing request for the value-added function, instructs the processing of the value-added function. , Causing the spare core to process the value-added function by the BIOS based on the instruction.
An information processing control method characterized by the above. 複数のプロセッサまたは複数のプロセッサコアを含むプロセッサを備える情報処理装置のコンピュータを、
少なくとも１つの前記プロセッサまたはプロセッサコアをＯＳから隠蔽して予備コアとする設定を行うＯＳ隠蔽手段と、
ＢＩＯＳによる処理に前記予備コアを使用するための設定を行うＢＩＯＳ処理設定手段と、
受付けられた割込が前記ＢＩＯＳに付加価値機能の処理を要求するものであるかを判定し、前記判定結果が前記付加価値機能の処理要求であれば前記付加価値機能の処理を指示する付加価値機能処理指示手段と、
前記指示に基づいて前記ＢＩＯＳによる前記付加価値機能の処理を前記予備コアに行わせる付加価値機能処理手段として動作させる、
ことを特徴とする情報処理装置制御プログラム。 A computer of an information processing apparatus including a processor including a plurality of processors or a plurality of processor cores,
An OS concealment unit configured to conceal at least one of the processors or processor cores from the OS and set as a spare core;
BIOS processing setting means for performing setting for using the spare core for processing by the BIOS;
It is determined whether the accepted interrupt is a request for processing of the value-added function to the BIOS. If the determination result is a processing request for the value-added function, the value-added function is instructed to process the value-added function. A function processing instruction means;
Operating as a value-added function processing means for causing the spare core to perform processing of the value-added function by the BIOS based on the instruction;
An information processing apparatus control program.
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* Cited by examiner, † Cited by third party
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WO2012114463A1 (en) * 2011-02-23 2012-08-30 株式会社日立製作所 Computer and firmware execution method
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