JP2016126818A5 - Semiconductor device - Google Patents
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Claims (4)
前記メモリセルは、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、
前記第1のトランジスタのゲートは、第1の配線と電気的に接続され、
前記第1のトランジスタのソースまたはドレインの一方は、前記第2のトランジスタのゲートおよび前記第1の容量素子と電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方は、第2の配線と電気的に接続され、
前記第2のトランジスタのソースまたはドレインの一方は、前記第2の配線と電気的に接続され、
前記第2のトランジスタのソースまたはドレインの他方は、第3の配線と電気的に接続され、
前記第3のトランジスタのゲートは、第4の配線と電気的に接続され、
前記第3のトランジスタのソースまたはドレインの一方は、前記第2の容量素子と電気的に接続され、
前記第3のトランジスタのソースまたはドレインの他方は、前記第2の配線と電気的に接続され、
前記第4のトランジスタのゲートは、第5の配線と電気的に接続され、
前記第4のトランジスタのソースまたはドレインの一方は、前記第2の配線と電気的に接続され、
前記第4のトランジスタのソースまたはドレインの他方は、第6の配線と電気的に接続されている半導体装置。 Having a memory cell,
The memory cell includes a first transistor, a second transistor, a third transistor, a fourth transistor, a first capacitor, and a second capacitor.
A gate of the first transistor is electrically connected to a first wiring;
One of a source and a drain of the first transistor is electrically connected to a gate of the second transistor and the first capacitor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
One of a source and a drain of the second transistor is electrically connected to the second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
A gate of the third transistor is electrically connected to a fourth wiring;
One of a source and a drain of the third transistor is electrically connected to the second capacitor;
The other of the source and the drain of the third transistor is electrically connected to the second wiring;
A gate of the fourth transistor is electrically connected to a fifth wiring;
The one is the fourth of the source and the drain of the transistor, the second wiring electrically connected,
The other of the source and the drain of the fourth transistor is a semiconductor device electrically connected to a sixth wiring.
前記第1のトランジスタのソースまたはドレインの一方に保持された電位に対応する第1の電位を、前記第6の配線に供給する機能と、
前記第3のトランジスタのソースまたはドレインの一方に保持された電位に対応する第2の電位を、前記第6の配線に供給する機能と、を有する半導体装置。 In claim 1,
A function of supplying a first potential corresponding to a potential held at one of a source and a drain of the first transistor to the sixth wiring;
A semiconductor device having a function of supplying a second potential corresponding to a potential held at one of a source and a drain of the third transistor to the sixth wiring;
前記第2の電位の前記第6の配線への供給は、前記第2の容量素子に蓄積された電荷を、前記第1の容量素子に分配することにより行われる半導体装置。 In claim 2,
The semiconductor device is configured to supply the second potential to the sixth wiring by distributing the charge accumulated in the second capacitor element to the first capacitor element.
前記第6の配線から前記第1のトランジスタのソースまたはドレインの一方にリセット電位を供給した後、前記電荷の分配が行われる半導体装置。 In claim 3,
A semiconductor device in which the charge is distributed after a reset potential is supplied from the sixth wiring to one of a source and a drain of the first transistor.
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Family
ID=56359612
Family Applications (1)
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Country Status (1)
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- 2015-12-23 JP JP2015250713A patent/JP6690935B2/en active Active
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