JP2016122898A - Dml driver and transmission front end - Google Patents

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俊樹 岸
Toshiki Kishi
俊樹 岸
宗彦 長谷
Munehiko Hase
宗彦 長谷
秀之 野坂
Hideyuki Nosaka
秀之 野坂
正史 野河
Masashi Nogawa
正史 野河
俊二 木村
Shunji Kimura
俊二 木村
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Abstract

PROBLEM TO BE SOLVED: To generate a multiple value LD drive signal for PAM, high speed, with low power consumption, with a simple circuit configuration.SOLUTION: The DML driver includes a current sink circuit DRprovided for each bit k (k=0, 1, ..., n-1) of a digital input signal D. The current sink circuit DRcontrols sinking of a set current value Ipreset against the bit k from a constant current Isupplied to an LD in accordance with a bit value Dof the bid k.SELECTED DRAWING: Figure 2

Description

本発明は、ＬＤ（Laser Diode：レーザダイオード）を駆動するＬＤドライバに関し、特に直接変調半導体レーザ（ＤＭＬ：Directly Modulated Laser）を駆動するＤＭＬドライバに関する。   The present invention relates to an LD driver for driving an LD (Laser Diode), and more particularly to a DML driver for driving a Directly Modulated Laser (DML).

近年、通信トラヒックの増大に伴い、光ファイバを利用した光通信ネットワークの大容量化が求められている。特に、光通信ネットワークの主要要素であるイーサネット（Ｅｔｈｅｒｎｅｔ、登録商標、以下同じ）の大容量化が進みつつある。２０１４年現在、イーサネットの規格として、１０ＧｂＥおよび４０ＧｂＥの標準化が完了しており、より大容量な１００ＧｂＥの標準化も完了しつつある。また、今後予想される更なるトラヒックの増大に対応するため、更なる大容量化を目指した４００ＧｂＥの標準化の議論も行われている。   In recent years, with an increase in communication traffic, an increase in capacity of an optical communication network using optical fibers has been demanded. In particular, the capacity of Ethernet (Ethernet, registered trademark, hereinafter the same), which is a main element of an optical communication network, is increasing. As of 2014, standardization of 10 GbE and 40 GbE has been completed as Ethernet standards, and standardization of larger capacity 100 GbE is also being completed. In addition, in order to cope with the further increase in traffic expected in the future, discussions on standardization of 400 GbE aiming at further increase in capacity are being conducted.

従来の１００ＧｂＥまでの規格に対応した光通信ネットワークでは、１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムのように、伝送方式としてＮＲＺ（Non-Return-to-Zero）を用いていた。しかし、現在議論されている４００ＧｂＥの規格に対応した光通信ネットワークでは、伝送方式として、ＮＲＺ以外にＤＭＴ（Discrete MultiTone modulation）やＰＡＭ（Pulse Amplitude Modulation）などの多値変調方式が検討されている。特に、検討されている多値変調方式の中で、伝送システム構成の簡易性および低消費電力化の観点からＰＡＭが注目されている。   In a conventional optical communication network corresponding to a standard up to 100 GbE, NRZ (Non-Return-to-Zero) is used as a transmission method like a transmission system of 100 GBase-LR4 / ER4. However, in the optical communication network corresponding to the currently discussed 400 GbE standard, a multi-value modulation method such as DMT (Discrete MultiTone modulation) and PAM (Pulse Amplitude Modulation) is being studied as a transmission method in addition to NRZ. In particular, among the multi-level modulation schemes being studied, PAM is attracting attention from the viewpoint of simplicity of the transmission system configuration and low power consumption.

図２７は、従来の１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムの概略構成を示す図である。この例では、送信側において、光送信部としてチャネルごとに設けられた送信フロントエンドで２５ＧｂｐｓのＮＲＺからなる入力データ（ベースバンド）が光伝送信号に変換された後、波長合波器で合波されて送信される。一方、受信側では、光ファイバを介して送信側からの光伝送信号を受信し、波長分波器でチャネルごとに分波した後、チャネルごとに設けられた受信フロントエンドで２５ＧｂｐｓのＮＲＺからなる受信データに変換されて出力される。   FIG. 27 is a diagram illustrating a schematic configuration of a conventional 100 GBase-LR4 / ER4 transmission system. In this example, on the transmission side, input data (baseband) consisting of 25 Gbps NRZ is converted into an optical transmission signal by a transmission front end provided for each channel as an optical transmission unit, and then multiplexed by a wavelength multiplexer. To be sent. On the other hand, the receiving side receives an optical transmission signal from the transmitting side via an optical fiber, demultiplexes it for each channel by a wavelength demultiplexer, and then consists of 25 Gbps NRZ at a receiving front end provided for each channel. It is converted into received data and output.

これら送信フロントエンドでは、低消費電力で高速動作可能なＬＤドライバとして、シャント型回路構成を用いたＬＤドライバが報告されている（例えば、非特許文献１など参照）。図２８は、従来の送信フロントエンドの構成例である。この送信フロントエンドは、ＬＤ部に対してシャント型のＬＤドライバが並列接続された構成と等価であり、ＬＤドライバは、入力されたディジタル入力信号ＤINでオン・オフ動作するスイッチＳＷと、このＳＷに直列接続された電流源ＩSとで表現され、ＬＤ部は、ＬＤ（素子）と、このＬＤに並列接続されてＬＤに電流を供給する定電流源ＩSCとで表現される。 In these transmission front ends, an LD driver using a shunt-type circuit configuration has been reported as an LD driver capable of high-speed operation with low power consumption (see, for example, Non-Patent Document 1). FIG. 28 is a configuration example of a conventional transmission front end. The transmission front end is equivalent to the configuration in which shunt the LD driver is connected in parallel to the LD unit, LD driver includes a switch SW which operates on and off in the input digital input signal D IN, this SW is expressed by the series-connected current source I S in, LD unit, a LD (element), is represented by a constant current source I SC supplies a current to the connected in parallel to the LD and LD.

図２９は、従来の送信フロントエンドのＯＦＦ動作を示す説明図であり、図２９（ａ）は等価回路、図２９（ｂ）は動作特性を示す説明図である。図２９に示すように、ＤINによりＳＷがＯＦＦした場合、ＬＤドライバのＩSから供給される電流Ｉがゼロとなり、ＬＤ素子に流れるＬＤ駆動電流ＩLDは、ＬＤ部のＩSCからの一定電流ＩCCと等しくなり、これに応じた光出力ＰでＬＤから光伝送信号が出力される。 29A and 29B are explanatory diagrams showing a conventional transmission front end OFF operation, where FIG. 29A is an equivalent circuit, and FIG. 29B is an explanatory diagram showing operating characteristics. As shown in FIG. 29, when the SW is turned OFF by D IN, current I supplied from the I S of the LD driver becomes zero, LD drive current I LD flowing through the LD element is fixed from the LD of the I SC The optical transmission signal is output from the LD with the optical output P corresponding to the current I CC .

図３０は、従来の送信フロントエンドのＯＮ動作を示す説明図であり、図３０（ａ）は等価回路、図３０（ｂ）は動作特性を示す説明図である。図３０に示すように、ＤINによりＳＷがＯＮした場合、ＬＤドライバのＩSから電流Ｉが供給されて、ＬＤ素子に流れるＬＤ駆動電流ＩLDはＩCC−Ｉとなり、これに応じた光出力ＰでＬＤから光伝送信号が出力される。 30A and 30B are explanatory diagrams showing a conventional transmission front end ON operation, in which FIG. 30A is an equivalent circuit, and FIG. 30B is an explanatory diagram showing operating characteristics. As shown in FIG. 30, when SW is turned on by D IN , current I is supplied from I S of the LD driver, and LD drive current I LD flowing through the LD element becomes I CC -I, and light corresponding to this An optical transmission signal is output from the LD at the output P.

このように、ＬＤ部に対して並列にシャント型ＬＤドライバ部を付加することでＬＤドライバ部のスイッチをオン／オフ動作させて、図２９、図３０のように情報を載せることが可能である。また、シャント型ＬＤドライバは出力抵抗が高いため、ＬＤとモノリシックに集積されるか、もしくはＬＤと同一のパッケージ内に実装される。そのため、インピーダンス整合を取る必要がなく、低消費電力で高速動作可能である。   In this way, by adding a shunt-type LD driver unit in parallel to the LD unit, the LD driver unit can be switched on / off, and information can be placed as shown in FIGS. . Further, since the shunt type LD driver has a high output resistance, it is integrated monolithically with the LD or mounted in the same package as the LD. Therefore, it is not necessary to match impedance, and high speed operation is possible with low power consumption.

A. Moto, T. Ikagawa, S. Sato, Y. Yamasaki, Y. Onishi, and K. Tanaka, "A low power quad 25.78-Gbit/s 2.5 V laser diode driver using shunt-driving in 0.18 μm SiGe-BiCMOS", CompounＤＳemiconductor Integrated Circuit Symposium, 2013A. Moto, T. Ikagawa, S. Sato, Y. Yamasaki, Y. Onishi, and K. Tanaka, "A low power quad 25.78-Gbit / s 2.5 V laser diode driver using shunt-driving in 0.18 μm SiGe-BiCMOS ", CompounDemiconductor Integrated Circuit Symposium, 2013

標準化議論されている４００ＧｂＥのように光伝送信号フォーマットがＮＲＺだけではなく、多値変調であるＰＡＭも検討されている場合、シャント型ＬＤドライバにおいて高線形入出力特性が必要となるが、多値変調対応のシャント型ＬＤドライバはまだ報告されていない。
図３１は、従来のＰＡＭ伝送における送信システムの構成例である。ＰＡＭ伝送における送信システム構成では、高度な変調波形を生成するために、送信フロントエンドの前段にＤＳＰ（Digital Signal Processor）が設けられている。すなわち、入力されたディジタルの入力データＤＳ（ベースバンド）がＤＳＰにより多値変調された後、ディジタル入力信号ＤINとして送信フロントエンドに入力される。このため、図２７と比較して送信フロントエンドにＤＡＣ（Digital-to-Analog Converter）が必要になり、ＤＡＣが付加された分、実装面積及び消費電力が増加する。 When the optical transmission signal format is not only NRZ but also PAM which is multi-level modulation like 400 GbE which is being discussed for standardization, high linear input / output characteristics are required in the shunt type LD driver. A shunt type LD driver for modulation has not been reported yet.
FIG. 31 is a configuration example of a transmission system in conventional PAM transmission. In the transmission system configuration in PAM transmission, a DSP (Digital Signal Processor) is provided in front of the transmission front end in order to generate a high-level modulation waveform. That is, the input digital input data DS (baseband) is subjected to multilevel modulation by the DSP and then input to the transmission front end as the digital input signal DIN . For this reason, a DAC (Digital-to-Analog Converter) is required in the transmission front end as compared with FIG. 27, and the mounting area and power consumption are increased by the addition of the DAC.

このように、光伝送信号フォーマットにＮＲＺを用いた場合、送信フロントエンドにおけるＬＤドライバとしてシャント型ＬＤドライバを用いることで、低消費電力な送信フロントエンド構成が可能である。しかし、図３１のように光伝送信号にＰＡＭを用いた場合、送信フロントエンドのＬＤドライバには高線形性が求められており、低消費電力構成でＰＡＭ伝送に対応した高線形シャント型ＬＤドライバは報告されていない。さらに、ＤＡＣが付加される分、送信フロントエンドの消費電力が増加してしまうという問題があった。   As described above, when NRZ is used for the optical transmission signal format, a transmission front end configuration with low power consumption is possible by using a shunt type LD driver as an LD driver in the transmission front end. However, when a PAM is used for an optical transmission signal as shown in FIG. 31, a high linearity is required for the LD driver of the transmission front end, and a high linear shunt type LD driver that supports PAM transmission with a low power consumption configuration. Has not been reported. Furthermore, there is a problem that the power consumption of the transmission front end increases due to the addition of the DAC.

本発明はこのような課題を解決するためのものであり、簡素な回路構成により高速かつ低消費電力でＰＡＭ用の多値のＬＤ駆動信号を生成できるＬＤドライバを提供することを目的としている。   An object of the present invention is to provide an LD driver capable of generating a multi-level LD drive signal for PAM with high speed and low power consumption with a simple circuit configuration.

このような目的を達成するために、本発明にかかるＤＭＬドライバは、ｎ（ｎは２以上の整数）ビットのディジタル入力信号に基づいてＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力する送信フロントエンドで用いられるＤＭＬドライバであって、前記ディジタル入力信号のビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲkを備え、前記電流引き抜き回路ＤＲkは、当該ビットｋのビット値Ｄkに応じて、前記ＬＤに供給されている一定電流ＩCCからの、当該ビットｋに対して予め設定されている設定電流値Ｉk分の引き抜きを制御するようにしたものである。 In order to achieve such an object, the DML driver according to the present invention drives an LD based on a digital input signal of n (n is an integer of 2 or more) bits, thereby generating an optical transmission signal for PAM transmission. A DML driver used in a transmission front end for output, comprising a current extraction circuit DR k provided for each bit k (k = 0, 1,..., N−1) of the digital input signal; The circuit DR k draws the set current value I k preset for the bit k from the constant current I CC supplied to the LD according to the bit value D k of the bit k. Is controlled.

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ0とした場合、前記設定電流値Ｉkは、Ｉk＝２k×Ｉ0に設定されているものである。 Also, in one configuration example of the DML driver according to the present invention, when the set current value preset for the bit 0 (k = 0) is the reference current value I 0 , the set current value I k Is set to I k = 2 k × I 0 .

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲkが、前記基準電流値Ｉ0分の電流が流れる抵抗素子と、前記ビット値Ｄkに応じてオン／オフ動作するトランジスタとの直列回路が、２k個だけ互いに並列接続されてなるものである。 Further, examples of the configuration of such the DML driver to the present invention, the current sink circuit DR k is a resistance element the reference current value I 0 minutes current flows, turned on / off according to the bit values D k A series circuit of 2 k transistors is connected in parallel to each other.

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲkが、前記設定電流値Ｉk分の電流が流れる抵抗素子と、当該抵抗素子に直列接続されて、前記ビット値Ｄkに応じてオン／オフ動作する、互いに並列接続された２k個のトランジスタとからなるものである。 Also, in one configuration example of the DML driver according to the present invention, the current extraction circuit DR k is connected in series to a resistance element through which a current corresponding to the set current value I k flows, and the bit value It is composed of 2 k transistors connected in parallel to each other, which are turned on / off according to D k .

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲkが、前記設定電流値Ｉk分の引き抜きを行う電流源と、前記ビット値Ｄkに応じてオン／オフ動作するスイッチとの直列回路と等価であるものである。 Also, in one configuration example of the DML driver according to the present invention, the current extraction circuit DR k performs an on / off operation according to the current source that extracts the set current value I k and the bit value D k. It is equivalent to a series circuit with a switch.

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲkが、前記一定電流ＩCCから前記設定電流値Ｉk分の引き抜きを行う電流源として、設定電流値Ｉ0，Ｉ1，…，Ｉn-1を可変設定できる可変電流源を有するものである。 Also, in one configuration example of the DML driver according to the present invention, the current extraction circuit DR k is used as a current source for extracting the set current value I k from the constant current I CC as a set current value I 0 , It has a variable current source that can variably set I 1 ,..., I n−1 .

また、本発明にかかる送信フロントエンドは、ｎ（ｎは２以上の整数）ビットのディジタル入力信号ＤINに基づいて、前述したいずれかのＤＭＬドライバによりＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力するようにしたものである。 The transmission front end according to the present invention, n (n is an integer of 2 or more) based on the digital input signal D IN of the bit, by driving the LD with any of the DML driver described above, for PAM transmission An optical transmission signal is output.

本発明によれば、ＤＡＣを介すことなく、多値変調されたディジタル入力信号をそのままＤＭＬドライバに入力するだけで、ディジタル入力信号に応じた多値のＬＤ駆動信号をＬＤに供給することができる。このため、簡素な回路構成により高速かつ低消費電力でＰＡＭ用のＬＤ駆動信号を生成することが可能となる。
したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなるため、従来の送信フロントエンド構成において必要であったＤＡＣを省くことができ、結果としてＰＡＭ伝送用送信フロントエンドにおける回路規模および消費電力を大幅に削減できるとともに、高速応答性を改善することが可能となる。 According to the present invention, a multi-level LD drive signal corresponding to a digital input signal can be supplied to an LD simply by inputting the multi-level modulated digital input signal to the DML driver without using a DAC. it can. Therefore, it is possible to generate a PAM LD drive signal with a simple circuit configuration at high speed and low power consumption.
Therefore, it is not necessary to provide a DAC in front of the LD driver, so that it is possible to omit the DAC that was necessary in the conventional transmission front-end configuration. As a result, the circuit scale and power consumption in the transmission front-end for PAM transmission are greatly increased. In addition to being able to reduce, it is possible to improve high-speed response.

第１の実施の形態にかかるＤＭＬドライバを用いた送信フロントエンドの構成を示すブロック図である。It is a block diagram which shows the structure of the transmission front end using the DML driver concerning 1st Embodiment. 第１の実施の形態にかかる送信フロントエンド１０（２ビット入力）の構成を示す回路図である。It is a circuit diagram which shows the structure of the transmission front end 10 (2 bit input) concerning 1st Embodiment. 第１の実施の形態にかかる送信フロントエンド（２ビット入力）の入出力特性を示す説明図である。It is explanatory drawing which shows the input / output characteristic of the transmission front end (2 bit input) concerning 1st Embodiment. 第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（０，０）における動作例を示す説明図である。Is an explanatory view showing an operation example in the transmission front-end input signal according to the first embodiment (D 1, D 0) = (0,0). 第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（０，１）における動作例を示す説明図である。Is an explanatory view showing an operation example in the transmission front-end input signal according to the first embodiment (D 1, D 0) = (0,1). 第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（１，０）における動作例を示す説明図である。It is explanatory drawing which shows the operation example in the input signal (D1, D0) = ( 1 , 0 ) of the transmission front end concerning 1st Embodiment. 第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（１，１）における動作例を示す説明図である。Is an explanatory view showing an operation example in the transmission front-end input signal according to the first embodiment (D 1, D 0) = (1,1). 第１の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。It is a circuit diagram which shows the structure of the transmission front end (3-bit input) concerning 1st Embodiment. 第１の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。It is explanatory drawing which shows the input / output characteristic of the transmission front end (3-bit input) concerning 1st Embodiment. 第１の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。It is a drive current characteristic figure of the transmission front end (3-bit input) concerning a 1st embodiment. 第１の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。It is an optical output characteristic figure of the transmission front end (3-bit input) concerning a 1st embodiment. 第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の構成を示す回路図である。It is a circuit diagram which shows the structure of the transmission front end (n bit input) concerning 1st Embodiment. 第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の入出力特性を示す説明図である。It is explanatory drawing which shows the input / output characteristic of the transmission front end (n bit input) concerning 1st Embodiment. 第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。It is a drive current characteristic figure of the transmission front end (n bit input) concerning a 1st embodiment. 第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。It is an optical output characteristic figure of the transmission front end (n bit input) concerning a 1st embodiment. 第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の構成を示す回路図である。It is a circuit diagram which shows the structure of the DML driver (2 bit input) concerning 2nd Embodiment. 第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の他の構成を示す回路図である。It is a circuit diagram which shows the other structure of the DML driver (2 bit input) concerning 2nd Embodiment. 第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の構成を示す回路図である。It is a circuit diagram which shows the structure of the DML driver (n bit input) concerning 2nd Embodiment. 第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の他の構成を示す回路図である。It is a circuit diagram which shows the other structure of the DML driver (n bit input) concerning 2nd Embodiment. 第２の実施の形態にかかる送信フロントエンド（２ビット入力）の構成例である。It is a structural example of the transmission front end (2 bit input) concerning 2nd Embodiment. 第３の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。It is a circuit diagram which shows the structure of the transmission front end (3 bit input) concerning 3rd Embodiment. 第３の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。It is explanatory drawing which shows the input / output characteristic of the transmission front end (3 bit input) concerning 3rd Embodiment. 第３の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。It is a drive current characteristic figure of the transmission front end (3-bit input) concerning a 3rd embodiment. 第３の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。It is an optical output characteristic figure of the transmission front end (3 bit input) concerning 3rd Embodiment. 第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。It is a drive current characteristic figure of the transmission front end (n bit input) concerning a 3rd embodiment. 第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。It is a light output characteristic figure of the transmission front end (n bit input) concerning a 3rd embodiment. 従来の１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムの概略構成を示す図である。It is a figure which shows schematic structure of the transmission system of the conventional 100GBase-LR4 / ER4. 従来の送信フロントエンドの構成例である。It is a structural example of the conventional transmission front end. 従来の送信フロントエンドのＯＦＦ動作を示す説明図である。It is explanatory drawing which shows the OFF operation | movement of the conventional transmission front end. 従来の送信フロントエンドのＯＮ動作を示す説明図である。It is explanatory drawing which shows ON operation of the conventional transmission front end. 従来のＰＡＭ伝送における送信システムの構成例である。It is a structural example of the transmission system in the conventional PAM transmission.

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる送信フロントエンド１０と、この送信フロントエンド１０で用いられるＰＡＭ（Pulse Amplitude Modulation）用ＤＡ変換機能付きのＤＭＬ（Directly Modulated Laser）ドライバ１１とについて説明する。図１は、第１の実施の形態にかかるＤＭＬドライバを用いた送信フロントエンドの構成を示すブロック図である。 Next, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
First, referring to FIG. 1, a transmission front end 10 according to a first embodiment of the present invention and a DML (Directly Modulated) with a DA conversion function for PAM (Pulse Amplitude Modulation) used in the transmission front end 10. Laser) 11 will be described. FIG. 1 is a block diagram illustrating a configuration of a transmission front end using the DML driver according to the first embodiment.

送信フロントエンド１０は、入力されたディジタルの入力データＤS（ベースバンド）を多値変調するＤＳＰ（Digital Signal Processor）２０から出力されたｎ（ｎは２以上の整数）ビット幅を持つディジタル入力信号ＤINから、ＰＡＭ光伝送信号フォーマットの光伝送信号ＰOUTを出力する機能を有している。本実施の形態にかかる送信フロントエンド１０は、ＬＤ部１２のＬＤ（Laser Diode：レーザダイオード）を駆動するＬＤドライバとして、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１を用いていることを特徴とする。 The transmission front end 10 is a digital input having an n (n is an integer of 2 or more) bit width output from a DSP (Digital Signal Processor) 20 that performs multi-level modulation on input digital input data D S (baseband). It has a function of outputting the optical transmission signal P OUT in the PAM optical transmission signal format from the signal D IN . The transmission front end 10 according to the present embodiment uses a DML driver 11 with a PAM DA conversion function as an LD driver for driving an LD (Laser Diode) of an LD unit 12. .

一般に、ＰＡＭ伝送における送信システムでは、入力されたディジタルの入力データＤS（ベースバンド）がＤＳＰ２０により多値変調された後、ディジタル入力信号ＤINとして送信フロントエンドに入力される。前述の図３１に示した従来の送信フロントエンドでは、ＬＤドライバの前段にＤＡＣ（Digital-to-Analog Converter）を設けて、多値変調されたディジタル入力信号ＤINを多値のアナログ信号に変換した後、ＬＤドライバに入力する構成となっていた。 In general, in a transmission system in PAM transmission, input digital input data D S (baseband) is subjected to multilevel modulation by the DSP 20 and then input to the transmission front end as a digital input signal D IN . In the conventional transmission front end shown in FIG. 31, a digital-to-analog converter (DAC) is provided in front of the LD driver to convert the multi-level modulated digital input signal D IN into a multi-level analog signal. After that, it is configured to input to the LD driver.

本実施の形態では、送信フロントエンド１０のＬＤドライバとして、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１を用いている。このため、ＤＳＰ２０で多値変調されたディジタル入力信号ＤINをそのままＤＭＬドライバ１１に入力し、このＤＭＬドライバ１１からディジタル入力信号ＤINに応じた多値のＬＤ駆動信号をＬＤ部１２に供給することができる。したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなり、従来の送信フロントエンド構成において必要であったＤＡＣを省くことが可能となる。 In this embodiment, a DML driver 11 with a PAM DA conversion function is used as the LD driver of the transmission front end 10. For this reason, the digital input signal D IN that has been multi-level modulated by the DSP 20 is directly input to the DML driver 11, and a multi-level LD drive signal corresponding to the digital input signal D IN is supplied from the DML driver 11 to the LD unit 12. be able to. Therefore, it is not necessary to provide a DAC in front of the LD driver, and it is possible to omit the DAC that was necessary in the conventional transmission front-end configuration.

次に、図２および図３を参照して、本実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０の構成について詳細に説明する。図２は、第１の実施の形態にかかる送信フロントエンド１０（２ビット入力）の構成を示す回路図である。図３は、第１の実施の形態にかかる送信フロントエンド（２ビット入力）の入出力特性を示す説明図である。   Next, the configuration of the DML driver 11 according to the present embodiment and the transmission front end 10 using the same will be described in detail with reference to FIGS. FIG. 2 is a circuit diagram showing a configuration of the transmission front end 10 (2-bit input) according to the first embodiment. FIG. 3 is an explanatory diagram illustrating input / output characteristics of the transmission front end (2-bit input) according to the first embodiment.

本実施の形態にかかる送信フロントエンド１０は、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１と、ＬＤ部１２とから構成されている。本実施の形態では、送信フロントエンド１０に入力されるディジタル入力信号ＤINが、ビット値Ｄ1，Ｄ0からなる２（ｎ＝２）ビット幅の並列ディジタル信号である場合を例として説明する。 The transmission front end 10 according to the present embodiment includes a DML driver 11 with a PAM DA conversion function and an LD unit 12. In this embodiment, the digital input signal D IN is input to the transmission front-end 10, the case is a parallel digital signal 2 (n = 2) bits wide consisting of bit values D 1, D 0 as an example .

ＬＤ部１２は、ＬＤに対して一定電流ＩCCを常時供給する定電流源ＩＳCと、この一定電流ＩCCとＤＭＬドライバ１１による引き抜き電流ＩＰとの差分からなる駆動電流ＩLDに応じた強度の光出力Ｐで光伝送信号ＰOUTを出力するＬＤ（素子）とが並列接続された構成を有している。 LD 12, corresponding to the driving current I LD consisting of the difference between the constant current source IS C always supplies a constant current I CC, the pull current IP according to the constant current I CC and DML driver 11 relative to LD intensity In other words , an LD (element) that outputs an optical transmission signal P OUT with an optical output P is connected in parallel.

ＤＭＬドライバ１１は、ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲKが、ＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、ディジタル入力信号ＤINのビット値Ｄ0，Ｄ1…，Ｄkに応じた引き抜き電流ＩＰを一定電流ＩCCから引き抜く機能を有するＬＤドライバである。図２では、ＤＭＬドライバ１１において、２ビット分の電流引き抜き回路ＤＲ0，ＤＲ1が並列接続されており、これらＤＲ0，ＤＲ1に流れる電流の合計値が引き抜き電流ＩＰとなる。 In the DML driver 11, a current extracting circuit DR K provided for each bit k (k = 0, 1,..., N−1) of the digital input signal D IN is connected in parallel to the LD of the LD unit 12. And an LD driver having a function of extracting the extraction current IP corresponding to the bit values D 0 , D 1 ..., D k of the digital input signal D IN from the constant current I CC . In FIG. 2, in the DML driver 11, current extraction circuits DR 0 and DR 1 for 2 bits are connected in parallel, and the total value of currents flowing through these DR 0 and DR 1 is the extraction current IP.

電流引き抜き回路ＤＲ0は、ビット０（ｋ＝０）に対して予め設定されている設定電流値Ｉ0の電流を一定電流ＩCCから引き抜く電流源ＩＳ0と、ビット値Ｄ0に応じてオン／オフ動作することにより、電流源ＩＳ0による設定電流値Ｉ0分の電流の引き抜きの実施有無を制御するスイッチＳＷ0との直列回路から構成されている。
電流引き抜き回路ＤＲ1は、ビット１（ｋ＝１）に対して予め設定されている設定電流値Ｉ1の電流を一定電流ＩCCから引き抜く電流源ＩＳ1と、ビット値Ｄ1に応じてオン／オフ動作することにより、電流源ＩＳ1による設定電流値Ｉ1分の電流の引き抜きの実施有無を制御するスイッチＳＷ1との直列回路から構成されている。 The current extracting circuit DR 0 is turned on in response to the current source IS 0 that extracts the current of the set current value I 0 preset for the bit 0 (k = 0) from the constant current I CC and the bit value D 0. / by-off operation, and a series circuit of a switch SW 0 of controlling whether or not to perform withdrawal of current 0 minute setting current value I by the current source iS 0.
The current extraction circuit DR 1 is turned on in response to the current source IS 1 for extracting the current of the set current value I 1 preset for the bit 1 (k = 1) from the constant current I CC and the bit value D 1. / by-off operation, and a series circuit of a switch SW 1 for controlling whether or not to perform withdrawal of current set current value I 1 minute by the current source iS 1.

本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ0とした場合、電流引き抜き回路ＤＲ0，ＤＲ1で引き抜かれる設定電流値Ｉkは、基準電流Ｉ0を２のｋ乗倍した電流値、すなわちＩk＝２k×Ｉ0に設定されている。具体的には、ビット値Ｄ0に対応するｋ＝０のビットの出力電流Ｉ0＝２0×Ｉ0＝Ｉ0であり、ビット値Ｄ1に対応するｋ＝１のビットの出力電流Ｉ1＝２1×Ｉ0＝２×Ｉ0である。 In the present embodiment, when the set current value preset for bit 0 (k = 0) is the reference current I 0 , the set current value I k drawn by the current drawing circuits DR 0 and DR 1 is The current value obtained by multiplying the reference current I 0 by 2 to the power of k, that is, I k = 2 k × I 0 is set. Specifically, the output current I 0 = 2 0 × I 0 = I 0 bits of k = 0 corresponding to the bit value D 0, the output current of the bit k = 1, corresponding to the bit value D 1 I 1 = 2 1 × I 0 = 2 × I 0 .

また、ＩCCはＩLDに対して順方向に印加されているが、ＤＭＬドライバ１１による引き抜き電流ＩＰは、ＩLDに対して逆方向に印加されている。このため、ＤＭＬドライバ１１からの出力電流、すなわち引き抜き電流ＩＰが大きいほど、ＬＤへ供給されるＩLDが低減し、ＬＤからの光出力Ｐは小さくなる。
したがって、２ビットのビット値Ｄ1，Ｄ0に従ってスイッチＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄ1，Ｄ0の組み合わせ（０，０），（０，１），（１，０），（１，１）ごとに、図３に示すようにＩLDが変化し、等間隔の４値の光出力Ｐ1，Ｐ2，Ｐ3，Ｐ4を持つ光伝送信号ＰOUTが生成可能となる。 I CC is applied in the forward direction with respect to I LD , but the extraction current IP by the DML driver 11 is applied in the reverse direction with respect to I LD . For this reason, as the output current from the DML driver 11, that is, the extraction current IP is larger, I LD supplied to the LD is reduced, and the optical output P from the LD becomes smaller.
Thus, by the switch SW 1, SW 0 ON / OFF operated in accordance with the bit values D 1, D 0 of two bits, the combination of D 1, D 0 (0,0) , (0,1), (1, 0), (1, 1), the I LD changes as shown in FIG. 3, and the optical transmission signal P OUT having the optical output P 1 , P 2 , P 3 , P 4 of four values at equal intervals is obtained. Can be generated.

図４は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（０，０）における動作例を示す説明図であり、図４（ａ）は等価回路図、図４（ｂ）は駆動電流特性図、図４（ｃ）は光出力特性図である。
ディジタル入力信号ＤINのビット値が（Ｄ1，Ｄ0）＝（０，０）の場合、ＤＭＬドライバ１１のスイッチＳＷ0，ＳＷ1はともにＯＦＦとなるため、ＬＤの駆動電流ＩLDはＩCCに等しくなる。これによりＬＤから最大の光出力Ｐ4を持つ光伝送信号ＰOUTが出力される。 FIG. 4 is an explanatory diagram illustrating an operation example of the transmission front end input signal (D 1 , D 0 ) = (0, 0 ) according to the first embodiment, and FIG. 4 (a) is an equivalent circuit diagram. 4B is a drive current characteristic diagram, and FIG. 4C is a light output characteristic diagram.
When the bit value of the digital input signal D IN is (D 1 , D 0 ) = (0, 0), the switches SW 0 and SW 1 of the DML driver 11 are both OFF, so that the LD drive current I LD is I Equals CC . As a result, the optical transmission signal P OUT having the maximum optical output P 4 is output from the LD.

図５は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（０，１）における動作例を示す説明図であり、図５（ａ）は等価回路図、図５（ｂ）は駆動電流特性図、図５（ｃ）は光出力特性図である。
ディジタル入力信号ＤINのビット値が（Ｄ1，Ｄ0）＝（０，１）の場合、ＤＭＬドライバ１１のスイッチＳＷ0がＯＮとなりＳＷ1がＯＦＦとなるため、ＬＤの駆動電流ＩLDはＩCC−Ｉ0となる。これによりＬＤから光出力Ｐ3を持つ光伝送信号ＰOUTが出力される。 FIG. 5 is an explanatory diagram showing an operation example of the transmission front end input signals (D 1 , D 0 ) = (0, 1) according to the first embodiment, and FIG. 5 (a) is an equivalent circuit diagram. FIG. 5B is a drive current characteristic diagram, and FIG. 5C is a light output characteristic diagram.
If the bit value of the digital input signal D IN is (D 1, D 0) = (0,1), the switch SW 0 of the DML driver 11 is turned ON SW 1 is OFF, the driving current I LD of the LD I CC −I 0 . As a result, an optical transmission signal P OUT having an optical output P 3 is output from the LD.

図６は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（１，０）における動作例を示す説明図であり、図６（ａ）は等価回路図、図６（ｂ）は駆動電流特性図、図６（ｃ）は光出力特性図である。
ディジタル入力信号ＤINのビット値が（Ｄ1，Ｄ0）＝（１，０）の場合、ＤＭＬドライバ１１のスイッチＳＷ0がＯＦＦとなりＳＷ1がＯＮとなるため、ＬＤの駆動電流ＩLDはＩCC−Ｉ1＝ＩCC−２×Ｉ0となる。これによりＬＤから光出力Ｐ2を持つ光伝送信号ＰOUTが出力される。 FIG. 6 is an explanatory diagram illustrating an operation example of the transmission front end input signal (D 1 , D 0 ) = ( 1 , 0 ) according to the first embodiment, and FIG. 6 (a) is an equivalent circuit diagram. FIG. 6B is a drive current characteristic diagram, and FIG. 6C is a light output characteristic diagram.
If the bit value of the digital input signal D IN is (D 1, D 0) = (1,0), the switch SW 0 of the DML driver 11 is turned OFF SW 1 is ON, the drive current I LD of the LD I CC −I 1 = I CC −2 × I 0 As a result, an optical transmission signal P OUT having an optical output P 2 is output from the LD.

図７は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（１，１）における動作例を示す説明図であり、図７（ａ）は等価回路図、図７（ｂ）は駆動電流特性図、図７（ｃ）は光出力特性図である。
ディジタル入力信号ＤINのビット値が（Ｄ1，Ｄ0）＝（１，１）の場合、ＤＭＬドライバ１１のスイッチＳＷ0がともにＯＮとなるため、ＬＤの駆動電流ＩLDはＩCC−Ｉ1−Ｉ0＝ＩCC−３×Ｉ0となる。これによりＬＤから最小の光出力Ｐ1を持つ光伝送信号ＰOUTが出力される。 FIG. 7 is an explanatory diagram showing an operation example of the input signal (D 1 , D 0 ) = (1, 1) of the transmission front end according to the first embodiment, and FIG. 7 (a) is an equivalent circuit diagram. 7B is a drive current characteristic diagram, and FIG. 7C is a light output characteristic diagram.
When the bit value of the digital input signal D IN is (D 1 , D 0 ) = (1, 1), both the switches SW 0 of the DML driver 11 are turned on, so that the LD drive current I LD is I CC −I. 1− I 0 = I CC −3 × I 0 As a result, the optical transmission signal P OUT having the minimum optical output P 1 is output from the LD.

次に、図８〜図１１を参照して、ディジタル入力信号ＤINが、ビット値Ｄ2，Ｄ1，Ｄ0からなる３（ｎ＝３）ビット幅の並列ディジタル信号である場合を例として説明する。図８は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。図９は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。図１０は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。図１１は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。 Next, referring to FIGS. 8 to 11, as an example, the digital input signal DIN is a parallel digital signal having a bit value D 2 , D 1 , D 0 and having a width of 3 (n = 3) bits. explain. FIG. 8 is a circuit diagram showing a configuration of a transmission front end (3-bit input) according to the first embodiment. FIG. 9 is an explanatory diagram illustrating input / output characteristics of the transmission front end (3-bit input) according to the first embodiment. FIG. 10 is a drive current characteristic diagram of the transmission front end (3-bit input) according to the first embodiment. FIG. 11 is an optical output characteristic diagram of the transmission front end (3-bit input) according to the first embodiment.

本実施の形態にかかるＤＭＬドライバ１１は、ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，２）ごとに設けられた電流引き抜き回路ＤＲ0，ＤＲ1，ＤＲ2がＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、これらＤＲ0，ＤＲ1，ＤＲ2に流れる電流の合計値が引き抜き電流ＩＰとなる。 In the DML driver 11 according to the present embodiment, the current extraction circuits DR 0 , DR 1 , DR 2 provided for each bit k (k = 0, 1, 2) of the digital input signal D IN are the LDs of the LD unit 12. Are connected in parallel to each other, and the total value of the currents flowing through these DR 0 , DR 1 and DR 2 is the extraction current IP.

電流引き抜き回路ＤＲ0，ＤＲ1は、図２と同様の構成を有している。電流引き抜き回路ＤＲ2は、ビット２（ｋ＝２）に対して予め設定されている設定電流値Ｉ2の電流を一定電流ＩCCから引き抜く電流源ＩＳ2と、ビット値Ｄ2に応じてオン／オフ動作することにより、電流源ＩＳ2による設定電流値Ｉ1分の電流の引き抜きの実施有無を制御するスイッチＳＷ2との直列回路から構成されている。 The current drawing circuits DR 0 and DR 1 have the same configuration as that in FIG. The current extraction circuit DR 2 is turned on in response to the current source IS 2 that extracts the current of the set current value I 2 preset for the bit 2 (k = 2) from the constant current I CC and the bit value D 2. It is composed of a series circuit with a switch SW 2 that controls whether or not the current source IS 2 draws the current corresponding to the set current value I 1 by performing the / off operation.

本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ0とした場合、電流引き抜き回路ＤＲ0，ＤＲ1で引き抜かれる設定電流値Ｉkは、基準電流Ｉ0を２のｋ乗倍した電流値、すなわちＩk＝２k×Ｉ0に設定されている。具体的には、ビット値Ｄ0に対応するｋ＝０のビットの出力電流Ｉ0＝２0×Ｉ0＝Ｉ0であり、ビット値Ｄ1に対応するｋ＝１のビットの出力電流Ｉ1＝２1×Ｉ0＝２×Ｉ0であり、ビット値Ｄ2に対応するｋ＝２のビットの出力電流Ｉ2＝２2×Ｉ0＝４×Ｉ0である。 In the present embodiment, when the set current value preset for bit 0 (k = 0) is the reference current I 0 , the set current value I k drawn by the current drawing circuits DR 0 and DR 1 is The current value obtained by multiplying the reference current I 0 by 2 to the power of k, that is, I k = 2 k × I 0 is set. Specifically, the output current I 0 = 2 0 × I 0 = I 0 bits of k = 0 corresponding to the bit value D 0, the output current of the bit k = 1, corresponding to the bit value D 1 I 1 = 2 1 × I 0 = 2 × I 0 , and the output current I 2 = 2 2 × I 0 = 4 × I 0 of the bit k = 2 corresponding to the bit value D 2 .

したがって、３ビットのビット値Ｄ2，Ｄ1，Ｄ0に従ってスイッチＳＷ2，ＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄ2，Ｄ1，Ｄ0の組み合わせ（０，０，０），（０，０，１），（０，１，０），（０，１，１），（１，０，０），（１，０，１），（１，１，０），（１，１，１）ごとに、図１０に示すようにＩLDが変化し、図１１に示すように等間隔の８値の光出力Ｐ1，Ｐ2，Ｐ3，Ｐ4，Ｐ5，Ｐ6，Ｐ7，Ｐ8を持つ光伝送信号ＰOUTが生成可能となる。 Thus, by the switch SW 2, SW 1, SW 0 ON / OFF operated in accordance with the bit values D 2, D 1, D 0 of 3 bits, the combination of the D 2, D 1, D 0 (0,0,0 ), (0, 0, 1), (0, 1, 0), (0, 1, 1), (1, 0, 0), (1, 0, 1), (1, 1, 0), For every (1, 1, 1), I LD changes as shown in FIG. 10, and as shown in FIG. 11, eight-valued optical outputs P 1 , P 2 , P 3 , P 4 , P 5 at equal intervals. the optical transmission signal P OUT with P 6, P 7, P 8 is capable of generating.

次に、図１２〜図１５を参照して、ディジタル入力信号ＤINが、ビット値Ｄ0，Ｄ1，…，Ｄn-1からなるｎビット幅の並列ディジタル信号である場合を例として説明する。図１２は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の構成を示す回路図である。図１３は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の入出力特性を示す説明図である。図１４は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。図１５は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。 Next, the case where the digital input signal DIN is an n- bit wide parallel digital signal composed of bit values D 0 , D 1 ,..., D n−1 will be described as an example with reference to FIGS. To do. FIG. 12 is a circuit diagram showing a configuration of a transmission front end (n-bit input) according to the first embodiment. FIG. 13 is an explanatory diagram illustrating input / output characteristics of the transmission front end (n-bit input) according to the first embodiment. FIG. 14 is a drive current characteristic diagram of the transmission front end (n-bit input) according to the first embodiment. FIG. 15 is an optical output characteristic diagram of the transmission front end (n-bit input) according to the first embodiment.

本実施の形態にかかるＤＭＬドライバ１１は、ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲ0，ＤＲ1，…，ＤＲn-1がＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、これらＤＲ0，ＤＲ1，…，ＤＲn-1に流れる電流の合計値が引き抜き電流ＩＰとなる。 The DML driver 11 according to this embodiment includes current extraction circuits DR 0 , DR 1 ,..., DR n provided for each bit k (k = 0, 1,..., N−1) of the digital input signal D IN. -1 is connected in parallel to the LD of the LD section 12, and the total value of currents flowing through these DR 0 , DR 1 ,..., DR n-1 is the extraction current IP.

電流引き抜き回路ＤＲkは、図２と同様に、ビットｋに対して予め設定されている設定電流値Ｉkの電流を一定電流ＩCCから引き抜く電流源ＩＳkと、ビット値Ｄkに応じてオン／オフ動作することにより、電流源ＩＳkによる設定電流値Ｉk分の電流の引き抜きの実施有無を制御するスイッチＳＷkとの直列回路から構成されている。 Current sink circuit DR k, similar to FIG. 2, a current source IS k withdrawing the current set current value I k which is set in advance from the constant current I CC to the bit k, depending on the bit values D k by oN / oFF operation, and a series circuit of a switch SW k for controlling whether or not to perform withdrawal of current set current value I k caused by the current source iS k.

本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ0とした場合、電流引き抜き回路ＤＲ0，ＤＲ1で引き抜かれる設定電流値Ｉkは、基準電流Ｉ0を２のｋ乗倍した電流値、すなわちＩk＝２k×Ｉ0に設定されている。具体的には、ビット値Ｄ0に対応するｋ＝０のビットの出力電流Ｉ0＝２0×Ｉ0＝Ｉ0であり、ビット値Ｄ1に対応するｋ＝１のビットの出力電流Ｉ1＝２1×Ｉ0＝２×Ｉ0であり、ビット値Ｄn-1に対応するｋ＝ｎ−１のビットの出力電流Ｉn-1＝２n-1×Ｉ0である。 In the present embodiment, when the set current value preset for bit 0 (k = 0) is the reference current I 0 , the set current value I k drawn by the current drawing circuits DR 0 and DR 1 is The current value obtained by multiplying the reference current I 0 by 2 to the power of k, that is, I k = 2 k × I 0 is set. Specifically, the output current I 0 = 2 0 × I 0 = I 0 bits of k = 0 corresponding to the bit value D 0, the output current of the bit k = 1, corresponding to the bit value D 1 I 1 = 2 1 × I 0 = 2 × I 0 , and k = n−1 bit output current I n−1 = 2 n−1 × I 0 corresponding to the bit value D n−1 .

したがって、ｎビットのビット値Ｄn-1，…，Ｄ1，Ｄ0に従ってスイッチＳＷ2，…，ＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄn-1，…，Ｄ1，Ｄ0の組み合わせ（０，０，…，０），（０，０，…，１），…，（１，１，…，１）ごとに、図１４に示すようにＩLDが変化し、図１５に示すように２n＝ｍ値の光出力Ｐ1，Ｐ2，…，Ｐmを持つ光伝送信号ＰOUTが生成可能となる。 Accordingly, the bit value D n-1 of n bits, ..., the switch SW 2 according D 1, D 0, ..., SW 1, by causing the SW 0 ON / OFF is operated, D n-1, ..., D 1, For each combination of D 0 (0, 0, ..., 0), (0, 0, ..., 1), ..., (1, 1, ..., 1), I LD changes as shown in FIG. As shown in FIG. 15, an optical transmission signal P OUT having optical outputs P 1 , P 2 ,..., P m with 2 n = m values can be generated.

［第１の実施の形態の効果］
このように、本実施の形態は、ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲkを備え、電流引き抜き回路ＤＲkにより、当該ビットｋのビット値Ｄkに応じて、ＬＤに供給されている一定電流ＩCCからの、当該ビットｋに対して予め設定されている設定電流値Ｉk分の引き抜きを制御するようにしたものである。 [Effect of the first embodiment]
In this manner, in the present embodiment, the bit k of the digital input signal D IN (k = 0,1, ... , n-1) a current sink circuit DR k provided for each, by the current sink circuit DR k In accordance with the bit value D k of the bit k, the extraction of the set current value I k preset for the bit k from the constant current I CC supplied to the LD is controlled. It is a thing.

これにより、ＤＡＣを介すことなく、ＤＳＰ２０で多値変調されたディジタル入力信号ＤINをそのままＤＭＬドライバ１１に入力するだけで、ディジタル入力信号ＤINに応じた多値のＬＤ駆動信号をＬＤに供給することができる。このため、簡素な回路構成により高速かつ低消費電力でＰＡＭ用のＬＤ駆動信号を生成することが可能となる。
したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなるため、従来の送信フロントエンド構成において必要であったＤＡＣを省くことができ、結果としてＰＡＭ伝送用送信フロントエンドにおける回路規模および消費電力を大幅に削減できるとともに、高速応答性を改善することが可能となる。 Thus, without the intervention of the DAC, by simply entering the DML driver 11 as a multilevel modulated digital input signal D IN in DSP 20, the multi-value of the LD driving signal according to the digital input signal D IN to LD Can be supplied. Therefore, it is possible to generate a PAM LD drive signal with a simple circuit configuration at high speed and low power consumption.
Therefore, it is not necessary to provide a DAC in front of the LD driver, so that it is possible to omit the DAC that was necessary in the conventional transmission front-end configuration. As a result, the circuit scale and power consumption in the transmission front-end for PAM transmission are greatly increased. In addition to being able to reduce, it is possible to improve high-speed response.

また、本実施の形態では、ディジタル入力信号ＤINのビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ0とし、各ビットｋの設定電流値Ｉkを、Ｉk＝２k×Ｉ0に設定するようにしたので、ディジタル入力信号ＤINのビット値に応じて等間隔で線形に変化する光出力Ｐを得ることが可能となる。 In the present embodiment, the set current value preset for bit 0 (k = 0) of the digital input signal DIN is set as the reference current value I 0, and the set current value I k of each bit k is set to , I k = 2 k × I 0 , it is possible to obtain an optical output P that changes linearly at equal intervals according to the bit value of the digital input signal D IN .

［第２の実施の形態］
次に、図１６および図１７を参照して、本発明の第２の実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０の構成について詳細に説明する。図１６は、第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の構成を示す回路図である。図１７は、第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の他の構成を示す回路図である。 [Second Embodiment]
Next, the configuration of the DML driver 11 and the transmission front end 10 using the same according to the second embodiment of the present invention will be described in detail with reference to FIGS. 16 and 17. FIG. 16 is a circuit diagram showing a configuration of a DML driver (2-bit input) according to the second embodiment. FIG. 17 is a circuit diagram showing another configuration of the DML driver (2-bit input) according to the second embodiment.

本実施の形態では、ＤＭＬドライバ１１で用いる電流引き抜き回路ＤＲkの具体的な回路構成について説明する。なお、第１の実施の形態で説明したように、ＤＭＬドライバ１１の電流引き抜き回路ＤＲkは、設定電流値Ｉkを一定電流ＩCCから引き抜く電流源と、ビット値Ｄkに応じてオン／オフ動作するスイッチＳＷkとの直列回路と等価な回路であればよく、本実施の形態にかかる回路構成に限定されるものではない。 In the present embodiment, a specific circuit configuration of the current extraction circuit DR k used in the DML driver 11 will be described. As described in the first embodiment, the current extracting circuit DR k of the DML driver 11 is turned on / off according to the current source that extracts the set current value I k from the constant current I CC and the bit value D k. Any circuit equivalent to a series circuit with the switch SW k that performs the off operation may be used, and the circuit configuration according to the present embodiment is not limited.

図１６の構成例では、ビット０に対応する電流引き抜き回路ＤＲ0は、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄ0に応じてオン／オフ動作するトランジスタＱとの直列回路から構成されている。また、ビット１に対応する電流引き抜き回路ＤＲ1は、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄ1に応じてオン／オフ動作するトランジスタＱとの直列回路が、２個だけ互いに並列接続された構成を有している。なお、本実施の形態ではトランジスタＱとしてバイポーラトランジスタを用いた場合を例として説明するが、ＭＯＳトランジスタなど他の一般的なスイッチング素子やスイッチング回路を用いてもよい。 In the configuration example of FIG. 16, the current extraction circuit DR 0 corresponding to the bit 0 includes a resistance element R 0 through which a current corresponding to the reference current value I 0 flows, and a transistor Q that is turned on / off according to the bit value D 0. It consists of a series circuit. The current extraction circuit DR 1 corresponding to the bit 1 includes a series circuit of a resistance element R 0 through which a current corresponding to the reference current value I 0 flows and a transistor Q that is turned on / off according to the bit value D 1 . Only two are connected in parallel to each other. In this embodiment, a case where a bipolar transistor is used as the transistor Q will be described as an example. However, other general switching elements such as MOS transistors or switching circuits may be used.

ここで、抵抗素子Ｒ0に流れる基準電流値Ｉ0は、トランジスタＱとのオン抵抗を無視すると、ＶLDを抵抗素子Ｒ0の抵抗値で除算した電流値で一定となる。これにより、１つの直列回路では、基準電流値Ｉ0分の電流の引き抜き有無が制御されるため、電流引き抜き回路ＤＲ1では、２×Ｉ0分の電流の引き抜き有無が制御される。 Here, the reference current value I 0 flowing through the resistor R 0 is, ignoring the on-resistance of the transistor Q, becomes constant at the current value obtained by dividing the V LD by the resistance value of the resistance element R 0. Accordingly, since one series circuit controls whether or not a current corresponding to the reference current value I 0 is drawn, the current drawing circuit DR 1 controls whether or not a current corresponding to 2 × I 0 is drawn.

一方、図１７の構成例では、ビット０に対応する電流引き抜き回路ＤＲ0は、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄ0に応じてオン／オフ動作するトランジスタＱとの直列回路から構成されている。また、ビット１に対応する電流引き抜き回路ＤＲ1は、ビット１に対応する設定電流値Ｉ1分の電流が流れる抵抗素子Ｒ1と、ビット値Ｄ1に応じてオン／オフ動作する、互いに並列接続された２個のトランジスタＱとが直列接続された構成を有している。 On the other hand, in the configuration example of FIG. 17, the current extraction circuit DR 0 corresponding to bit 0 includes a resistance element R 0 through which a current corresponding to the reference current value I 0 flows and a transistor that performs on / off operation according to the bit value D 0. It consists of a series circuit with Q. Further, the current extraction circuit DR 1 corresponding to the bit 1 and the resistance element R 1 through which a current corresponding to the set current value I 1 corresponding to the bit 1 flows are turned on / off according to the bit value D 1 and are parallel to each other. It has a configuration in which two connected transistors Q are connected in series.

ここで、抵抗素子Ｒ0，Ｒ1に流れる設定電流値Ｉ0，Ｉ1は、それぞれＶLDを抵抗素子Ｒ0，Ｒ1の抵抗値で除算した電流値で一定となる。この際、抵抗素子Ｒ1の抵抗値が抵抗素子Ｒ0の基準抵抗値の１／２に設定されており、電流引き抜き回路ＤＲ1では、２×Ｉ0分の電流の引き抜き有無が制御される。したがって、図１６の回路構成と比較して、ＤＭＬドライバ１１内の抵抗素子数を２個に削減することができる。 Here, the resistance element R 0, set the current flowing through the R 1 value I 0, I 1 is constant at a current value obtained by dividing the V LD by the resistance value of the resistance element R 0, R 1, respectively. In this case, the resistance value of the resistance element R 1 is set to 1/2 of the reference resistance value of the resistance element R 0, the current sink circuit DR 1, withdrawal presence of 2 × I 0 minutes of the current is controlled . Therefore, compared with the circuit configuration of FIG. 16, the number of resistance elements in the DML driver 11 can be reduced to two.

また、図１８は、第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の構成を示す回路図であり、図１６の回路構成をｎビットに一般化したものである。すなわち、ビットｋに対応する電流引き抜き回路ＤＲkは、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄ1に応じてオン／オフ動作するトランジスタＱとの直列回路が、２k個だけ互いに並列接続された構成を有している。これにより、１つの直列回路では、基準電流値Ｉ0分の電流の引き抜き有無が制御されるため、電流引き抜き回路ＤＲkでは、２×Ｉ0分の電流の引き抜き有無が制御される。 FIG. 18 is a circuit diagram showing a configuration of a DML driver (n-bit input) according to the second embodiment, and is a generalization of the circuit configuration of FIG. 16 to n bits. That is, the current extraction circuit DR k corresponding to the bit k includes a series circuit of a resistance element R 0 through which a current corresponding to the reference current value I 0 flows and a transistor Q that is turned on / off according to the bit value D 1 . Only 2 k pieces are connected in parallel. Accordingly, since one series circuit controls whether or not a current corresponding to the reference current value I 0 is drawn, the current drawing circuit DR k controls whether or not a current corresponding to 2 × I 0 is drawn.

一方、図１９は、第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の他の構成を示す回路図であり、図１７の回路構成をｎビットに一般化したものである。すなわち、ビットｋに対応する電流引き抜き回路ＤＲkは、ビットｋに対応する設定電流値Ｉk分の電流が流れる抵抗素子Ｒkと、ビット値Ｄkに応じてオン／オフ動作する、互いに並列接続された２k個のトランジスタＱとが直列接続された構成を有している。この際、抵抗素子Ｒkの抵抗値が抵抗素子Ｒ0の基準抵抗値の１／２kに設定されており、電流引き抜き回路ＤＲkでは、２k×Ｉ0分の電流の引き抜き有無が制御される。したがって、図１８の回路構成と比較して、ＤＭＬドライバ１１内の抵抗素子数をｎ個に削減することができる。 On the other hand, FIG. 19 is a circuit diagram showing another configuration of the DML driver (n-bit input) according to the second embodiment, in which the circuit configuration of FIG. 17 is generalized to n bits. That is, the current drawing circuits DR k corresponding to the bit k are parallel to each other, and the resistance element R k through which a current corresponding to the set current value I k corresponding to the bit k flows and the ON / OFF operation according to the bit value D k. The connected 2 k transistors Q are connected in series. In this case, the resistance value of the resistance element R k is set to 1/2 k of the reference resistance value of the resistance element R 0, the current sink circuit DR k, withdrawal presence of 2 k × I 0 minutes current control Is done. Therefore, the number of resistance elements in the DML driver 11 can be reduced to n as compared with the circuit configuration of FIG.

［第２の実施の形態の効果］
このように、本実施の形態は、電流引き抜き回路ＤＲkを、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄkに応じてオン／オフ動作するトランジスタＱとの直列回路が、２k個だけ互いに並列接続された構成とするようにしたので、ＤＭＬドライバ１１の回路構成を簡素化することができ、ＤＭＬドライバ１１による回路占有面積を削減できる。 [Effect of the second embodiment]
As described above, in the present embodiment, the current extraction circuit DR k is connected in series with the resistance element R 0 through which the current corresponding to the reference current value I 0 flows and the transistor Q that is turned on / off according to the bit value D k. Since only 2 k circuits are connected in parallel to each other, the circuit configuration of the DML driver 11 can be simplified, and the area occupied by the circuit by the DML driver 11 can be reduced.

また、本実施の形態は、電流引き抜き回路ＤＲkを、設定電流値Ｉk分の電流が流れる抵抗素子Ｒkと、当該抵抗素子Ｒkに直列接続されて、ビット値Ｄkに応じてオン／オフ動作する、互いに並列接続された２k個のトランジスタＱとから構成したので、ＤＭＬドライバ１１の回路構成をさらに簡素化することができ、ＤＭＬドライバ１１による回路占有面積を大幅に削減できる。 Further, in the present embodiment, the current sink circuit DR k, a resistance element R k to the set current value I k component of current flow, connected in series to the resistive element R k, according to the bit values D k ON Since it is composed of 2 k transistors Q connected in parallel to each other, the circuit configuration of the DML driver 11 can be further simplified, and the area occupied by the DML driver 11 can be greatly reduced.

［第３の実施の形態］
次に、図２０を参照して、本発明の第３の実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０について説明する。図２０は、第２の実施の形態にかかる送信フロントエンド（２ビット入力）の構成例であり、図２０（ａ）は等価回路図、図２０（ｂ）は駆動電流特性図、図２０（ｃ）は光出力特性図である。 [Third Embodiment]
Next, the DML driver 11 and the transmission front end 10 using the same according to the third embodiment of the present invention will be described with reference to FIG. 20A and 20B are configuration examples of a transmission front end (2-bit input) according to the second embodiment. FIG. 20A is an equivalent circuit diagram, FIG. 20B is a drive current characteristic diagram, and FIG. c) is an optical output characteristic diagram.

第１および第２の実施の形態では、ディジタル入力信号ＤINのビット値に応じて等間隔で線形に変化する光出力Ｐを得る場合を例として説明した。本実施の形態では、光出力Ｐを不等間隔で得る場合について説明する。 In the first and second embodiments, a case of obtaining a light output P that varies linearly at equal intervals in accordance with the bit values of the digital input signal D IN has been described as an example. In the present embodiment, a case where the optical outputs P are obtained at unequal intervals will be described.

本実施の形態において、各ビット０，１の設定電流値Ｉ0，Ｉ1は不等間隔で設定されている。例えば、図２０の例では、ビット０に対応する設定電流値Ｉ0、ビット１に対応する設定電流値Ｉ1、およびＬＤに供給されている一定電流ＩCCの関係式は、０＜Ｉ0＜Ｉ1≦ＩCC−Ｉ0で表される。したがって、電流引き抜き回路ＤＲ0，ＤＲ1の電流源ＩＳ0，ＩＳ1として、設定電流値Ｉ0，Ｉ1を可変設定できる可変電流源を用いて、上記関係式を満たす範囲で設定電流値Ｉ0，Ｉ1を可変にすることで、ディジタル入力信号ＤINのビット値に対する光出力Ｐを不等間隔とすることができる。 In the present embodiment, the set current values I 0 and I 1 of the bits 0 and 1 are set at unequal intervals. For example, in the example of FIG. 20, the set current value I 0 corresponding to bit 0, the relational expression of the constant current I CC supplied to the set current value I 1, and LD corresponding to bit 1, 0 <I 0 <I 1 ≦ I CC −I 0 Therefore, using the variable current source capable of variably setting the set current values I 0 and I 1 as the current sources IS 0 and IS 1 of the current extraction circuits DR 0 and DR 1 , the set current value I within a range satisfying the above relational expression. By making 0 and I 1 variable, the optical output P with respect to the bit value of the digital input signal D IN can be set at unequal intervals.

これにより、２ビットのビット値Ｄ1，Ｄ0に従ってスイッチＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄ1，Ｄ0の組み合わせ（０，０），（０，１），（１，０），（１，１）ごとに、図３に示すようにＩLDが変化し、不等間隔の４値の光出力Ｐ1，Ｐ2，Ｐ3，Ｐ4を持つ光伝送信号ＰOUTが生成可能となる。 Thus, by the switch SW 1, SW 0 ON / OFF operated in accordance with the bit values D 1, D 0 of two bits, the combination of D 1, D 0 (0,0) , (0,1), (1 , 0), (per 1, 1), I LD is changed as shown in FIG. 3, the optical output P 1 of the unequally spaced four-value, P 2, P 3, an optical transmission signal P with P 4 OUT can be generated.

次に、図２１〜図２４を参照して、ディジタル入力信号ＤINが、ビット値Ｄ2，Ｄ1，Ｄ0からなる３（ｎ＝３）ビット幅の並列ディジタル信号である場合を例として説明する。図２１は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。図２２は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。図２３は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。図２４は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。 Next, referring to FIG. 21 to FIG. 24, as an example, the digital input signal D IN is a parallel digital signal having a bit value D 2 , D 1 , D 0 and having a 3 (n = 3) bit width. explain. FIG. 21 is a circuit diagram showing a configuration of a transmission front end (3-bit input) according to the third embodiment. FIG. 22 is an explanatory diagram of input / output characteristics of the transmission front end (3-bit input) according to the third embodiment. FIG. 23 is a drive current characteristic diagram of the transmission front end (3-bit input) according to the third embodiment. FIG. 24 is an optical output characteristic diagram of the transmission front end (3-bit input) according to the third embodiment.

この例では、各ビット０，１，２の設定電流値Ｉ0，Ｉ1，Ｉ2は不等間隔で設定されている。例えば、図２１の例では、ビット０に対応する設定電流値Ｉ0、ビット１に対応する設定電流値Ｉ1、ビット２に対応する設定電流値Ｉ2、およびＬＤに供給されている一定電流ＩCCの関係式は、０＜Ｉ0＜Ｉ1、Ｉ1＋Ｉ0＜Ｉ2≦ＩCC−Ｉ1−Ｉ0で表される。したがって、電流引き抜き回路ＤＲ0，ＤＲ1，ＤＲ2の電流源ＩＳ0，ＩＳ1，ＩＳ2として、設定電流値Ｉ0，Ｉ1，Ｉ2を可変設定できる可変電流源を用いて、上記関係式を満たす範囲で設定電流値Ｉ0，Ｉ1，Ｉ2を可変にすることで、ディジタル入力信号ＤINのビット値に対する光出力Ｐを不等間隔とすることができる。 In this example, the set current values I 0 , I 1 , I 2 of the bits 0 , 1 , 2 are set at unequal intervals. For example, in the example of FIG. 21, the set current value I corresponding to the bit 0 0, the set current value I 1 corresponding to bit 1, the set current value I 2, and a constant current being supplied to the LD corresponding to the bit 2 The relational expression of I CC is represented by 0 <I 0 <I 1 , I 1 + I 0 <I 2 ≦ I CC −I 1 −I 0 . Therefore, using the variable current source capable of variably setting the set current values I 0 , I 1 , I 2 as the current sources IS 0 , IS 1 , IS 2 of the current drawing circuits DR 0 , DR 1 , DR 2 , By making the set current values I 0 , I 1 , and I 2 variable within a range that satisfies the equation, the optical outputs P with respect to the bit values of the digital input signal D IN can be made unequal intervals.

これにより、３ビットのビット値Ｄ2，Ｄ1，Ｄ0に従ってスイッチＳＷ2，ＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄ2，Ｄ1，Ｄ0の組み合わせ（０，０，０），（０，０，１），（０，１，０），（０，１，１），（１，０，０），（１，０，１），（１，１，０），（１，１，１）ごとに、図２３に示すようにＩLDが不等間隔で変化し、図２４に示すように不等間隔の８値の光出力Ｐ1，Ｐ2，Ｐ3，Ｐ4，Ｐ5，Ｐ6，Ｐ7，Ｐ8を持つ光伝送信号ＰOUTが生成可能となる。 As a result, the switches SW 2 , SW 1 , SW 0 are turned on / off according to the 3-bit bit values D 2 , D 1 , D 0 , so that the combination of D 2 , D 1 , D 0 (0, 0, 0), (0, 0, 1), (0, 1, 0), (0, 1, 1), (1, 0, 0), (1, 0, 1), (1, 1, 0) , (1, 1, 1), I LD changes at unequal intervals as shown in FIG. 23, and octet light outputs P 1 , P 2 , P 3 with unequal intervals as shown in FIG. , P 4, P 5, P 6, the optical transmission signal P OUT with P 7, P 8 is capable of generating.

なお、以上では、ディジタル入力信号ＤINが２ビット幅または３ビット幅である場合を例として、各設定電流値に関する関係式を説明したが、これに限定されるものではない。これらをｎビット幅に一般化した場合、ディジタル入力信号ＤINのビット組み合わせのビット合計値が増加するにしたがって、隣接するビット組み合わせで得られる引き込み電流値が単調増加すること、引き込み電流値の最大値が一定電流ＩCC以下であること、および、Ｉ0が０より大きいことが条件となる。 In the above description, the relational expression regarding each set current value has been described by taking the case where the digital input signal DIN has a 2-bit width or a 3-bit width as an example. However, the present invention is not limited to this. If these were generalized to n bit width, in accordance with the bit sum of the bit combinations of the digital input signal D IN is increased, the current draw values obtained in adjacent bit combination increases monotonically, the maximum current draw value The condition is that the value is equal to or less than the constant current I CC and that I 0 is greater than zero.

図２５は、第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。図２６は、第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。この場合、ｋ＝１，２，…，ｎ−１とすると、ビット０に対応する設定電流値Ｉ0、ビット１に対応する設定電流値Ｉ1、ビット１に対応する設定電流値Ｉ2、ビットｋ−１に対応する設定電流値Ｉk-1、ビットｋに対応する設定電流値Ｉk、ビットｎ−２に対応する設定電流値Ｉn-2、ビットｎ−１に対応する設定電流値Ｉn-1、およびＬＤに供給されている一定電流ＩCCの関係式は、０＜Ｉ0＜Ｉ1＜Ｉ2＜…＜Ｉk-1＜Ｉk＜…＜Ｉn-2＜Ｉn-1、Ｉ0＋Ｉ1＋Ｉ2＋…＋Ｉk-1＋Ｉk＋…＋Ｉn-2＜Ｉn-1、Ｉ0＋Ｉ1＋Ｉ2＋…＋Ｉk-1＋Ｉk＋…＋Ｉn-2＋Ｉn-1≦ＩCCで表すことができる。 FIG. 25 is a drive current characteristic diagram of the transmission front end (n-bit input) according to the third embodiment. FIG. 26 is an optical output characteristic diagram of the transmission front end (n-bit input) according to the third embodiment. In this case, if k = 1, 2,..., N−1, a set current value I 0 corresponding to bit 0 , a set current value I 1 corresponding to bit 1, a set current value I 2 corresponding to bit 1, bit k-1 corresponding to the set current value I k-1, set current value I k corresponding to the bit k, the set current value I n-2 corresponding to the bit n-2, setting the current corresponding to the bit n-1 The relational expression of the value I n-1 and the constant current I CC supplied to the LD is 0 <I 0 <I 1 <I 2 <... <I k-1 <I k <... <I n-2 < I n-1 , I 0 + I 1 + I 2 + ... + I k-1 + I k + ... + I n-2 <I n-1 , I 0 + I 1 + I 2 + ... + I k-1 + I k + ... + I n- 2 + I n-1 ≦ I CC

したがって、これらを整理すると、Ｉk-1＜Ｉk、Σi=0 n-2Ｉi＜Ｉn-1、Σi=0 n-1Ｉi≦ＩCC、かつ、０＜Ｉ0という関係式で表すことができ、この関係式を満たす範囲で設定電流値Ｉ0，Ｉ1，…，Ｉn-1を可変設定すればよい。 Therefore, when these are rearranged, I k−1 <I k , Σ i = 0 n−2 I i <I n−1 , Σ i = 0 n−1 I i ≦ I CC , and 0 <I 0 The set current values I 0 , I 1 ,..., I n-1 may be variably set within a range that satisfies this relational expression.

［第３の実施の形態の効果］
このように、電流引き抜き回路ＤＲkは電流源ＩＳkとして、設定電流値Ｉkを可変設定できる可変電流源を用いるようにしたので、ディジタル入力信号ＤINのビット値に対して不等間隔な光出力Ｐを出力することが可能となる。 [Effect of the third embodiment]
Thus, the current sink circuit DR k as a current source IS k, since to use a variable current source capable of varying set the set current value I k, a non-uniform with respect to the bit values of the digital input signal D IN The optical output P can be output.

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。 [Extended embodiment]
The present invention has been described above with reference to the embodiments, but the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention. In addition, each embodiment can be implemented in any combination within a consistent range.

１０…送信フロントエンド、１１…ＤＭＬドライバ、ＤS…入力データ、ＤIN…ディジタル入力信号、ＤＲ0，ＤＲ1，ＤＲ2，〜，ＤＲn-1，ＤＲk…電流引き抜き回路、ＳＷ0，ＳＷ1，ＳＷ2，〜，ＳＷn-1，ＳＷk…スイッチ、ＩＳ0，ＩＳ1，ＩＳ2，〜，ＩＳn-1，ＩＳk…電流源、Ｉ0，Ｉ1，Ｉ2，〜，Ｉn-1，Ｉk…設定電流値、ＩＰ…引き抜き電流、１２…ＬＤ部、ＬＤ…レーザダイオード、ＩLD…駆動電流、ＩＳC…定電流源、ＩCC…定電流、Ｐ，Ｐ1，Ｐ2，〜，Ｐ8，Ｐm…光出力、ＰOUT…光伝送信号、２０…ＤＳＰ。 10 ... transmission front end, 11 ... DML driver, D S ... input data, D IN ... digital input signal, DR 0, DR 1, DR 2, ~, DR n-1, DR k ... current sink circuit, SW 0, SW 1 , SW 2 ,..., SW n-1 , SW k ... Switch, IS 0 , IS 1 , IS 2 ,..., IS n-1 , IS k ... current source, I 0 , I 1 , I 2 ,. , I n-1 , I k ... set current value, IP ... extraction current, 12 ... LD section, LD ... laser diode, I LD ... drive current, IS C ... constant current source, I CC ... constant current, P, P 1 , P 2 ,..., P 8 , P m ... Optical output, P OUT ... optical transmission signal, 20.

Claims (7)

ｎ（ｎは２以上の整数）ビットのディジタル入力信号に基づいてＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力する送信フロントエンドで用いられるＤＭＬドライバであって、
前記ディジタル入力信号のビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲkを備え、
前記電流引き抜き回路ＤＲkは、当該ビットｋのビット値Ｄkに応じて、前記ＬＤに供給されている一定電流ＩCCからの、当該ビットｋに対して予め設定されている設定電流値Ｉk分の引き抜きを制御する
ことを特徴とするＤＭＬドライバ。 A DML driver used in a transmission front end that outputs an optical transmission signal for PAM transmission by driving an LD based on a digital input signal of n (n is an integer of 2 or more) bits,
A current extraction circuit DR k provided for each bit k (k = 0, 1,..., N−1) of the digital input signal;
The current drawing circuit DR k is a preset current value I k preset for the bit k from the constant current I CC supplied to the LD according to the bit value D k of the bit k. A DML driver characterized by controlling the extraction of minutes. 請求項１に記載のＤＭＬドライバにおいて、
前記ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ0とした場合、前記設定電流値Ｉkは、Ｉk＝２k×Ｉ0に設定されていることを特徴とするＤＭＬドライバ。 The DML driver according to claim 1,
When the set current value preset for the bit 0 (k = 0) is the reference current value I 0 , the set current value I k is set to I k = 2 k × I 0 . A DML driver characterized by that. 請求項２に記載のＤＭＬドライバにおいて、
前記電流引き抜き回路ＤＲkは、前記基準電流値Ｉ0分の電流が流れる抵抗素子と、前記ビット値Ｄkに応じてオン／オフ動作するトランジスタとの直列回路が、２k個だけ互いに並列接続されてなることを特徴とするＤＭＬドライバ。 The DML driver according to claim 2, wherein
In the current drawing circuit DR k , only 2 k series circuits of a resistance element through which a current corresponding to the reference current value I 0 flows and a transistor that is turned on / off according to the bit value D k are connected in parallel to each other. A DML driver characterized by being made. 請求項２に記載のＤＭＬドライバにおいて、
前記電流引き抜き回路ＤＲkは、前記設定電流値Ｉk分の電流が流れる抵抗素子と、当該抵抗素子に直列接続されて、前記ビット値Ｄkに応じてオン／オフ動作する、互いに並列接続された２k個のトランジスタとからなることを特徴とするＤＭＬドライバ。 The DML driver according to claim 2, wherein
The current extraction circuits DR k are connected in parallel to each other, a resistance element through which a current corresponding to the set current value I k flows, and a series connection with the resistance element and an on / off operation according to the bit value D k. A DML driver comprising 2 k transistors. 請求項１に記載のＤＭＬドライバにおいて、
前記電流引き抜き回路ＤＲkは、前記設定電流値Ｉk分の引き抜きを行う電流源と、前記ビット値Ｄkに応じてオン／オフ動作するスイッチとの直列回路と等価であることを特徴とするＤＭＬドライバ。 The DML driver according to claim 1,
The current drawing circuit DR k is equivalent to a series circuit of a current source that draws the set current value I k and a switch that is turned on / off according to the bit value D k. DML driver. 請求項１〜請求項５のいずれかに記載のＤＭＬドライバにおいて、
前記電流引き抜き回路ＤＲkは、前記一定電流ＩCCから前記設定電流値Ｉk分の引き抜きを行う電流源として、設定電流値Ｉ0，Ｉ1，…，Ｉn-1を可変設定できる可変電流源を有することを特徴とするＤＭＬドライバ。 In the DML driver according to any one of claims 1 to 5,
The current drawing circuit DR k is a variable current capable of variably setting set current values I 0 , I 1 ,..., I n-1 as a current source for drawing the set current value I k from the constant current I CC. A DML driver characterized by having a source. ｎ（ｎは２以上の整数）ビットのディジタル入力信号ＤＩＮに基づいて、請求項１〜請求項５のいずれかに記載のＤＭＬドライバによりＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力することを特徴とする送信フロントエンド。   An optical transmission signal for PAM transmission is obtained by driving an LD with a DML driver according to any one of claims 1 to 5, based on a digital input signal DIN of n (n is an integer of 2 or more) bits. Transmit front end characterized by output.
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