JP2016118874A - ビットを選択する所定位置を変更することでハッシュ関数を1つ以上生成することが可能なハッシュ値を計算する方法、並びに、その為のコンピュータ及びコンピュータ・プログラム - Google Patents
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Abstract
Description
(1)千個を超える膨大なメモリ・ブロック毎に、異なるハッシュ関数が必要である;及び、
(2)スループット向上のためにハッシュ関数を1クロックで計算出来ることが望ましく、そのために乗算のような複雑な演算は避ける必要がある。
上記入力キーの下位Nビットのうちの或る所定位置にある1個のビットを選択するステップと、
上記選択された上記1個のビットを、上記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てるステップと、
上記選択するステップにおいて上記下位Nビットのうちのまだ選択されていないビットに対して、上記ハッシュ値のまだ割り当てられていないビットの全てが割り当てられるまで、上記選択するステップ及び上記割り当てるステップを繰り返すステップと
を実行することによって行うことを含む。ここで、入力キーはLビットであり、ハッシュ値はNビットであり、且つ、N≦Lである。
上記入力キーの上位L−Nビットのうちの或る所定位置にある1又は複数個のビットを選択するステップ
をさらに実行することを含みうる。
この場合に、上記ビットを割り当てるステップが、
上記1個のビットを選択するステップで選択された上記1個のビットと、上記1又は複数個のビットを選択するステップで選択された上記1又は複数個のビットとについて、全ビットの排他的論理和の計算値を求め、当該計算値を上記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てるステップ
を含みうる。
また、この場合に、上記繰り返すステップが、
上記1個のビットを選択するステップにおいて上記下位Nビットのうちのまだ選択されていないビットに対して、上記ハッシュ値のまだ割り当てられていないビットの全てが割り当てられるまで、上記1個のビットを選択するステップ、上記1又は複数個のビットを選択するステップ、及び上記ビットを割り当てるステップを繰り返すステップ
を含みうる。
上記複数個のビットを選択する場合に、上記入力キーの上位L−Nビットのうちの2つ以上の異なる位置から複数個のビットを選択するステップ、又は、
上記複数個のビットを選択する場合に、上記入力キーの上位L−Nビットのうちの全て異なる位置から複数個のビットを選択するステップ
を含みうる。
上記入力キーの上位L−Nビットのうちの先に選択された位置と異なる位置のビットを選択するステップ
を含みうる。
上記入力キーの上位L−Nビットを均等に分けた個数のビットを選択するステップであって、上記均等に分けた個数は上記1又は複数個のビットを選択するステップが最初に実行されたときに選択されたビットの個数である、上記選択するステップ
を含みうる。
ハッシュテーブルを用意するステップと、
上記生成したハッシュ関数の1つに、又はその複数からなるハッシュ関数群に基づいてデータを上記ハッシュテーブル内のデータへアクセスするステップと
をさらに実行することを含みうる。
上記入力キーの下位Nビットのうちの或る所定位置にある1個のビットを選択するビット選択手段と、
上記選択された上記1個のビットを、上記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てるビット割当手段と
を備えており、
上記コンピュータは、上記下位Nビットのうちのまだ選択されていないビットに対して、上記ハッシュ値のまだ割り当てられていないビットの全てが割り当てられるまで、上記ビット選択手段が、上記入力キーの下位Nビットのうちの上記まだ選択されていないビットのうちの或る所定位置にある1個のビットを選択すること、及び、上記ビット割当手段が、上記選択された上記1個のビットを、上記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てることを繰り返しうる。ここで、入力キーはLビットであり、ハッシュ値はNビットであり、且つ、N≦Lである。
上記ビット割当手段が、上記下位Nビットから選択された上記1個のビットと、上記上位L−Nビットから選択された上記1又は複数個のビットとについて、全ビットの排他的論理和の計算値を求め、当該計算値を上記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当て、
上記下位Nビットのうちのまだ選択されていないビットに対して、上記ハッシュ値のまだ割り当てられていないビットの全てが割り当てられるまで、上記ビット選択手段が、上記入力キーの下位Nビットのうちの上記まだ選択されていないビットのうちの或る所定位置にある1個のビットを選択すること、及び、上記入力キーの上位L−Nビットのうちの或る所定位置にある1又は複数個のビットを選択すること、並びに、上記ビット割当手段が、上記下位Nビットから選択された上記1個のビットと、上記上位L−Nビットから選択された上記1又は複数個のビットとについて、全ビットの排他的論理和の計算値を求め、当該計算値を上記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てることを繰り返しうる。
上記入力キーの上位L−Nビットのうちの複数個のビットを選択する場合に、上記入力キーの上位L−Nビットのうちの2つ以上の異なる位置から複数個のビットを選択し、又は、
上記入力キーの上位L−Nビットのうちの複数個のビットを選択する場合に、上記入力キーの上位L−Nビットのうちの全て異なる位置から複数個のビットを選択しうる。
Claims (20)
- ハッシュ値を計算する方法であって、ビットを選択する所定位置を変更することでハッシュ関数を1つ以上生成することを可能にし、ここで、入力キーはLビットであり、ハッシュ値はNビットであり、且つ、N≦Lであり、前記方法は、コンピュータが、生成された或る1つのハッシュ関数の計算を、
前記入力キーの下位Nビットのうちの或る所定位置にある1個のビットを選択するステップと、
前記選択された前記1個のビットを、前記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てるステップと、
前記選択するステップにおいて前記下位Nビットのうちのまだ選択されていないビットに対して、前記ハッシュ値のまだ割り当てられていないビットの全てが割り当てられるまで、前記選択するステップ及び前記割り当てるステップを繰り返すステップと
を実行することによって行うことを含む、前記方法。 - 前記コンピュータが、
前記入力キーの上位L−Nビットのうちの或る所定位置にある1又は複数個のビットを選択するステップ
をさらに実行することを含み、
前記ビットを割り当てるステップが、
前記1個のビットを選択するステップで選択された前記1個のビットと、前記1又は複数個のビットを選択するステップで選択された前記1又は複数個のビットとについて、全ビットの排他的論理和の計算値を求め、当該計算値を前記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てるステップ
を含み、
前記繰り返すステップが、
前記1個のビットを選択するステップにおいて前記下位Nビットのうちのまだ選択されていないビットに対して、前記ハッシュ値のまだ割り当てられていないビットの全てが割り当てられるまで、前記1個のビットを選択するステップ、前記1又は複数個のビットを選択するステップ、及び前記ビットを割り当てるステップを繰り返すステップ
を含む、
請求項1に記載の方法。 - 前記1又は複数個のビットを選択するステップが、
前記複数個のビットを選択する場合に、前記入力キーの上位L−Nビットのうちの2つ以上の異なる位置から複数個のビットを選択するステップ、又は、
前記複数個のビットを選択する場合に、前記入力キーの上位L−Nビットのうちの全て異なる位置から複数個のビットを選択するステップ
を含む、請求項2に記載の方法。 - 前記繰り返すステップにおいて、前記1又は複数個のビットを選択するステップを繰り返す場合に、当該1又は複数個のビットを選択するステップが、
前記入力キーの上位L−Nビットのうちの先に選択された位置と異なる位置のビットを選択するステップ
を含む、請求項2又は3に記載の方法。 - 前記繰り返すステップにおいて、前記1又は複数個のビットを選択するステップを繰り返す場合に、当該1又は複数個のビットを選択するステップが、
前記入力キーの上位L−Nビットを均等に分けた個数のビットを選択するステップであって、前記均等に分けた個数は前記1又は複数個のビットを選択するステップが最初に実行されたときに選択されたビットの個数である、前記選択するステップ
を含む、請求項2〜4のいずれか一項に記載の方法。 - 前記均等に分けた個数が、(L−N)がNで割り切れる場合には、(L−N)/N個である、請求項5に記載の方法。
- 前記均等に分けた個数が、(L−N)がNで割り切れない場合には、[(L−N)/N]+1個又は[(L−N)/N]個であり、ここで、[(L−N)/N]は(L−N)/N以下の最大の整数である、請求項5に記載の方法。
- 前記上位L−Nビットが同一の2N個のキー {2N×a,2N×a+1,2N×a+2,... ,2N×(a+1)−1} (aは非負整数である)である、請求項1〜7のいずれか一項に記載の方法。
- 前記入力キーがランダム・キーである、請求項1〜7のいずれか一項に記載の方法。
- 前記1個のビットを選択するステップが、
事前に生成された所定の乱数列に基づいて、前記入力キーの下位Nビットのうちの或る所定位置にある1個のビットを選択するステップと
を含み、及び/又は、
前記1又は複数個のビットを選択するステップが、
事前に生成された所定の乱数列に基づいて、前記入力キーの上位L−Nビットのうちの或る所定位置にある1又は複数個のビットを選択するステップと
を含む、請求項2〜9のいずれか一項に記載の方法。 - 前記割り当てるステップにおいて、排他的論理和の計算値を求めるステップが、
入力キーkのハッシュ値の下位からrビット目h(k,r)を、入力キーkの下位からpビット目を返す関数b(k、p)のpに前記乱数列を代入して計算するステップを含む、
請求項2〜9のいずれか一項に記載の方法。 - 前記コンピュータが、
空の記憶領域を用意するステップ
をさらに実行することを含み、
前記1個のビットを選択するステップが、当該1個のビットを選択するステップで選択した前記1個のビットを前記記憶領域に追加するステップをさらに含み、
前記1又は複数個のビットを選択するステップが、当該1又は複数個のビットを選択するステップで選択した前記1又は複数個のビットを前記記憶領域に追加するステップをさらに含む、
請求項2〜11のいずれか一項に記載の方法。 - 前記1個のビットを選択するステップが前記1又は複数個のビットを選択するステップと並列して実行され、前記1個のビットを選択するステップが前記1又は複数個のビットを選択するステップよりも先に実行され、又は、前記1又は複数個のビットを選択するステップが前記1個のビットを選択するステップよりも先に実行される、請求項2〜12のいずれか一項に記載の方法。
- 前記生成したハッシュ関数の複数からなるハッシュ関数群が、ユニバーサル・ハッシング(Universal Hashing)として使用される、又はマルチレベル・ハッシュ・テーブル(MHT)で使用される、請求項1〜13のいずれか一項に記載の方法。
- 前記生成した1つのハッシュ関数が、上位L−Nビットが同一であり且つ下位Nビットを全パターン網羅したキー(2N個)を入力することに応じて、出力し得るハッシュ値の全て(2N個)を出力するステップ
を含む、請求項1〜14のいずれか一項に記載の方法。 - 前記コンピュータが、
ハッシュテーブルを用意するステップと、
前記生成したハッシュ関数の1つに、又はその複数からなるハッシュ関数群に基づいて前記ハッシュテーブル内のデータへアクセスするステップと、
をさらに実行することを含む、請求項1〜15のいずれか一項に記載の方法。 - 前記コンピュータが、
ハッシュテーブルを、FPGA(Field Programmable Gate Array)内のメモリ・ブロック上に用意するステップ
をさらに実行することを含む、請求項1〜16のいずれか一項に記載の方法。 - ハッシュ値を計算する為のコンピュータであって、ビットを選択する所定位置を変更することでハッシュ関数を1つ以上生成することを可能にし、ここで、入力キーはLビットであり、ハッシュ値はNビットであり、且つ、N≦Lであり、前記コンピュータが、生成された或る1つのハッシュ関数の計算をする為に、
前記入力キーの下位Nビットのうちの或る所定位置にある1個のビットを選択するビット選択手段と、
前記選択された前記1個のビットを、前記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てるビット割当手段と
を備えており、
前記下位Nビットのうちのまだ選択されていないビットに対して、前記ハッシュ値のまだ割り当てられていないビットの全てが割り当てられるまで、前記ビット選択手段が、前記入力キーの下位Nビットのうちの前記まだ選択されていないビットのうちの或る所定位置にある1個のビットを選択すること、及び、前記ビット割当手段が、前記選択された前記1個のビットを、前記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当てることを繰り返す、
前記コンピュータ。 - 前記ビット選択手段がさらに、前記入力キーの上位L−Nビットのうちの或る所定位置にある1又は複数個のビットを選択し、
前記ビット割当手段が、前記下位Nビットから選択された前記1個のビットと、前記上位L−Nビットから選択された前記1又は複数個のビットとについて、全ビットの排他的論理和の計算値を求め、当該計算値を前記ハッシュ値のNビットのうちの或る所定位置のビットへ割り当て、
前記下位Nビットのうちのまだ選択されていないビットに対して、前記ハッシュ値のまだ割り当てられていないビットの全てが割り当てられるまで、前記ビット選択手段が、前記入力キーの下位Nビットのうちの前記まだ選択されていないビットのうちの或る所定位置にある1個のビットを選択すること、及び、前記入力キーの上位L−Nビットのうちの或る所定位置にある1又は複数個のビットを選択すること、並びに、前記ビット割当手段が、前記下位Nビットから選択された前記1個のビットと、前記上位L−Nビットから選択された前記前記1又は複数個のビットとについて、全ビットの排他的論理和の計算値を求め、当該計算値を前記ハッシュ値のNビットのうちのビットが或る所定位置のビットへ割り当てることを繰り返す、請求項18に記載のコンピュータ。 - ハッシュ値を計算する為のコンピュータ・プログラムであって、ビットを選択する所定位置を変更することでハッシュ関数を1つ以上生成することが可能にし、生成された或る1つのハッシュ関数の計算をする為に、コンピュータに、請求項1〜17のいずれか一項に記載の方法の各ステップを実行させる、前記コンピュータ・プログラム。
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WO2019097281A1 (en) * | 2017-11-17 | 2019-05-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Adaptive hash function using bit position scoring to select fragmented windows |
KR102275191B1 (ko) * | 2019-11-01 | 2021-07-09 | 서울과학기술대학교 산학협력단 | 범용적인 데이터 저장을 위한 윈도우 운영체계에서의 저장 시스템 및 그 방법 |
US11683182B2 (en) | 2020-05-08 | 2023-06-20 | International Business Machines Corporation | Message embedment in random values |
US20240004610A1 (en) * | 2022-06-30 | 2024-01-04 | International Business Machines Corporation | String similarity based weighted min-hashing |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001222537A (ja) * | 2000-02-07 | 2001-08-17 | Mitsubishi Electric Corp | 一致データ検索装置 |
JP2008510185A (ja) * | 2004-08-12 | 2008-04-03 | シー エム エル エー, リミテッド ライアビリティ カンパニー | セキュリティ強化のための転置データ変換 |
JP2014512121A (ja) * | 2011-03-22 | 2014-05-19 | 日本テキサス・インスツルメンツ株式会社 | パケットスイッチングのための方法及び装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07168841A (ja) | 1993-12-14 | 1995-07-04 | Shikoku Nippon Denki Software Kk | ハッシュテーブル生成方法 |
US5659699A (en) | 1994-12-09 | 1997-08-19 | International Business Machines Corporation | Method and system for managing cache memory utilizing multiple hash functions |
JP3823089B2 (ja) | 2003-01-27 | 2006-09-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 固定長データ検索装置、及び固定長データ検索方法、及びコンピュータプログラム、並びにコンピュータ読み取り可能な記録媒体 |
US20080215849A1 (en) * | 2007-02-27 | 2008-09-04 | Thomas Scott | Hash table operations with improved cache utilization |
US7856437B2 (en) * | 2007-07-31 | 2010-12-21 | Hewlett-Packard Development Company, L.P. | Storing nodes representing respective chunks of files in a data store |
US7725437B2 (en) * | 2007-07-31 | 2010-05-25 | Hewlett-Packard Development Company, L.P. | Providing an index for a data store |
US8655878B1 (en) * | 2010-05-06 | 2014-02-18 | Zeitera, Llc | Scalable, adaptable, and manageable system for multimedia identification |
US8891756B2 (en) * | 2008-10-30 | 2014-11-18 | Certicom Corp. | Collision-resistant elliptic curve hash functions |
US9002812B2 (en) * | 2012-04-01 | 2015-04-07 | Microsoft Technology Licensing, Llc | Checksum and hashing operations resilient to malicious input data |
US9385954B2 (en) * | 2014-03-31 | 2016-07-05 | Nicira, Inc. | Hashing techniques for use in a network environment |
-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001222537A (ja) * | 2000-02-07 | 2001-08-17 | Mitsubishi Electric Corp | 一致データ検索装置 |
JP2008510185A (ja) * | 2004-08-12 | 2008-04-03 | シー エム エル エー, リミテッド ライアビリティ カンパニー | セキュリティ強化のための転置データ変換 |
JP2014512121A (ja) * | 2011-03-22 | 2014-05-19 | 日本テキサス・インスツルメンツ株式会社 | パケットスイッチングのための方法及び装置 |
Non-Patent Citations (1)
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