JP2016092570A

JP2016092570A - Differential amplifier

Info

Publication number: JP2016092570A
Application number: JP2014224214A
Authority: JP
Inventors: 剛松崎; Takeshi Matsuzaki; 隼人佐藤; Hayato Sato
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2014-11-04
Filing date: 2014-11-04
Publication date: 2016-05-23

Abstract

PROBLEM TO BE SOLVED: To provide a differential amplifier, the device design of which can be facilitated by suppressing offset voltage caused by high frequency noise.SOLUTION: In a main differential pair 2, the back gates of transistors M1, M2 are connected commonly, and the sources are connected commonly. Compensation capacitors 6, 7 exist, respectively, between the gate and source of the transistors M1, M2. An auxiliary differential pair 3 applies a bias to the node N2 of common connection back gate of the transistors M1, M2. A first constant current supply section 4 feeds a first reference current from the supply node of power supply voltage Vd to the ground. An auxiliary capacitor C3 has a capacitance value set larger than the parasitic capacitance, and is connected between the common source and of the transistors M1, M2 and the ground.SELECTED DRAWING: Figure 1

Description

本発明は、差動増幅器に関する。 The present invention relates to a differential amplifier.

この種の差動増幅器は、その入力端子から高周波ノイズが入力されたときに、当該入力端子から差動入力ＭＯＳトランジスタの寄生容量、定電流回路を通じて電源線にノイズが伝播する。このとき、差動対を構成する一対の差動入力ＭＯＳトランジスタの電流バランスが崩れると、出力端子にオフセット電圧を生じる虞がある。このような問題に対し、一対の差動入力ＭＯＳトランジスタのバックゲートをコントロールすることでバックゲートバイアス効果を用いてオフセット電圧を低減する方法がある（例えば、非特許文献１参照）。 In this type of differential amplifier, when high frequency noise is input from the input terminal, the noise propagates from the input terminal to the power supply line through the parasitic capacitance of the differential input MOS transistor and the constant current circuit. At this time, if the current balance of the pair of differential input MOS transistors constituting the differential pair is lost, an offset voltage may be generated at the output terminal. To solve such a problem, there is a method of reducing the offset voltage by using the back gate bias effect by controlling the back gates of the pair of differential input MOS transistors (for example, see Non-Patent Document 1).

Jean-Michel Redoute , Michiel Steyaert , “EMC of Analog Integrated Circuits”, Springer , pp161-169Jean-Michel Redoute, Michiel Steyaert, “EMC of Analog Integrated Circuits”, Springer, pp161-169

非特許文献１記載の技術によれば、ソースバッファード・ディファレンシャルペア（Source-buffered differential Pair）の構成において、入力補償用のコンデンサを差動入力ＭＯＳトランジスタに付加することが望ましいことが開示、示唆されているものの、この容量値はｆＦオーダー（ｆは１０^-１５）で構成しなければならない。このオーダーはデバイス設計困難なオーダーであるため実用上で設計困難となる。 According to the technology described in Non-Patent Document 1, it is disclosed and suggested that it is desirable to add a capacitor for input compensation to a differential input MOS transistor in the configuration of a source-buffered differential pair. However, this capacitance value must be configured in the order of fF (f is 10 ⁻¹⁵ ). Since this order is difficult for device design, it is difficult to design practically.

本発明の目的は、高周波ノイズに起因したオフセット電圧を抑制しデバイス設計を容易にできるようにした差動増幅器を提供することにある。 An object of the present invention is to provide a differential amplifier capable of suppressing the offset voltage caused by high frequency noise and facilitating device design.

請求項１記載の発明によれば、主差動対は、ゲート、第１及び第２の通電端子、バックゲート、をそれぞれ備える第１及び第２の差動入力ＭＯＳトランジスタを具備する。これらの第１及び第２の差動入力ＭＯＳトランジスタのバックゲートは共通接続されると共に第１通電端子が共通接続されている。第１及び第２の補償コンデンサは第１及び第２の差動入力ＭＯＳトランジスタのゲートと第１通電端子との間にそれぞれ接続されている。補助差動対は、第１及び第２の差動入力ＭＯＳトランジスタの共通接続されたバックゲートにバイアスを印加し、定電流供給部は第１電源線から第１及び第２の差動入力ＭＯＳトランジスタを通じて第２電源線まで基準電流を通電する。そして、補助コンデンサは、第１及び第２の差動入力ＭＯＳトランジスタが共通接続された第１通電端子と第２電源線との間に生じる寄生容量に比較して大きな容量値により設けられている。 According to the first aspect of the present invention, the main differential pair includes first and second differential input MOS transistors each including a gate, first and second energization terminals, and a back gate. The back gates of these first and second differential input MOS transistors are connected in common and the first energization terminal is connected in common. The first and second compensation capacitors are connected between the gates of the first and second differential input MOS transistors and the first energization terminal, respectively. The auxiliary differential pair applies a bias to the commonly connected back gates of the first and second differential input MOS transistors, and the constant current supply unit receives the first and second differential input MOSs from the first power supply line. A reference current is passed through the transistor to the second power supply line. The auxiliary capacitor is provided with a large capacitance value compared to the parasitic capacitance generated between the first energization terminal to which the first and second differential input MOS transistors are commonly connected and the second power supply line. .

この結果、高周波ノイズが発生する周波数領域では、寄生容量に加えられた補助コンデンサの容量が支配的になり、この補助コンデンサに基づいて高周波ノイズに起因したオフセット電圧を抑制できる。しかも、補助コンデンサの容量値を寄生容量に比較して大きく構成しているため、デバイス設計を容易にできる。 As a result, in the frequency region where high-frequency noise occurs, the capacitance of the auxiliary capacitor added to the parasitic capacitance becomes dominant, and the offset voltage caused by the high-frequency noise can be suppressed based on this auxiliary capacitor. In addition, since the capacitance value of the auxiliary capacitor is larger than the parasitic capacitance, device design can be facilitated.

第１実施形態に係る差動増幅器の一例を概略的に示す回路構成図1 is a circuit configuration diagram schematically showing an example of a differential amplifier according to a first embodiment. ノイズ伝播特性の説明図Illustration of noise propagation characteristics 比較対象例のノイズ伝播特性の説明図Illustration of noise propagation characteristics of comparison target example 高周波ノイズに起因したオフセット電圧抑制効果の説明図Illustration of suppression effect of offset voltage due to high frequency noise 第１実施形態に係るシミュレーション結果Simulation results according to the first embodiment 比較対象例のシミュレーション結果Simulation results of comparison examples 第２実施形態に係る差動増幅器の一例を概略的に示す回路構成図A circuit configuration diagram schematically showing an example of a differential amplifier according to a second embodiment

以下、差動増幅器の幾つかの実施形態について図面を参照しながら説明する。各実施形態において実質的に同一又は類似部分には同一又は類似符号を付し、第２実施形態以降では必要に応じて説明を省略する。 Several embodiments of the differential amplifier will be described below with reference to the drawings. In each embodiment, substantially the same or similar parts are denoted by the same or similar reference numerals, and description thereof will be omitted as necessary in the second and subsequent embodiments.

（第１実施形態）
第１実施形態について図１から図６を参照しながら説明する。まず図１を参照して差動増幅器１の構成例を説明する。差動増幅器１は、主差動対(nominal differential pair)２、補助差動対(auxiliary differential pair)３、第１定電流供給部４、第２定電流供給部５、コンデンサ６、７、および、負荷回路としての能動負荷８を備える。主差動対２は、非反転入力端子ＩＮ１及び反転入力端子ＩＮ２による一対の入力端子から信号を入力するもので、非反転入力端子ＩＮ１から信号入力する第１差動入力ＭＯＳトランジスタＭ１と、反転入力端子ＩＮ２から信号入力する第２差動入力ＭＯＳトランジスタＭ２と、を備える。以下、第１、第２差動入力ＭＯＳトランジスタＭ１、Ｍ２を、それぞれ単にトランジスタＭ１、Ｍ２と略す。 (First embodiment)
A first embodiment will be described with reference to FIGS. First, a configuration example of the differential amplifier 1 will be described with reference to FIG. The differential amplifier 1 includes a main differential pair 2, an auxiliary differential pair 3, a first constant current supply unit 4, a second constant current supply unit 5, capacitors 6 and 7, and And an active load 8 as a load circuit. The main differential pair 2 inputs a signal from a pair of input terminals including a non-inverting input terminal IN1 and an inverting input terminal IN2, and a first differential input MOS transistor M1 that inputs a signal from the non-inverting input terminal IN1, and an inversion A second differential input MOS transistor M2 for inputting a signal from the input terminal IN2. Hereinafter, the first and second differential input MOS transistors M1 and M2 are simply referred to as transistors M1 and M2, respectively.

これらのトランジスタＭ１、Ｍ２は、例えばＮチャネル型のＭＯＳトランジスタにより構成され、そのソース同士が共通のノードＮ１にて接続されている。トランジスタＭ１、Ｍ２のゲートは、それぞれ入力端子ＩＮ１、ＩＮ２に接続されている。トランジスタＭ１、Ｍ２のゲート・ソース間には、それぞれ寄生容量Ｃgs1がコンデンサ６、７の一部としてそれぞれ存在する。また、第１補償コンデンサＣ１は、トランジスタＭ１のゲート・ソース間に接続されている。第２補償コンデンサＣ２は、トランジスタＭ２のゲート・ソース間に接続されている。これらの第１、第２の補償コンデンサＣ１、Ｃ２は例えばそれぞれｐＦオーダーに設定して構成すると良い。トランジスタＭ１、Ｍ２のゲート、ソース、ドレインは、制御端子、第１通電端子、第２通電端子として用いられる。 These transistors M1 and M2 are composed of, for example, N-channel MOS transistors, and their sources are connected to each other at a common node N1. The gates of the transistors M1 and M2 are connected to the input terminals IN1 and IN2, respectively. Parasitic capacitance Cgs1 exists as part of capacitors 6 and 7 between the gate and source of transistors M1 and M2, respectively. The first compensation capacitor C1 is connected between the gate and source of the transistor M1. The second compensation capacitor C2 is connected between the gate and source of the transistor M2. These first and second compensation capacitors C1 and C2 are preferably set to the pF order, for example. The gates, sources, and drains of the transistors M1 and M2 are used as a control terminal, a first energization terminal, and a second energization terminal.

第１定電流供給部（第１電流供給部相当）４は、ノードＮ１と第２電源線としての例えばグランドとの間に接続されており、主差動対２に定電流を通電するように構成される。この第１定電流供給部４は、例えばＮチャネル型のＭＯＳトランジスタＭｂ０、Ｍｂ１をカレントミラー接続した回路構成とされている。ここで、図示しない基準電流生成回路が、ＭＯＳトランジスタＭｂ０に定電流Ｉrefを供給すると、ノードＮ１とグランド（第２電源線）との間に接続されたトランジスタＭｂ１に、定電流Ｉrefと同一又はミラー比に応じた第１基準電流（第１電流相当）を流す。トランジスタＭｂ１のドレイン・ソース間の寄生容量ＣT1は、第１定電流供給部４の出力トランジスタＭｂ１の出力寄生容量となる。 The first constant current supply unit (corresponding to the first current supply unit) 4 is connected between the node N1 and, for example, the ground as the second power supply line, and supplies a constant current to the main differential pair 2. Composed. The first constant current supply unit 4 has, for example, a circuit configuration in which N-channel MOS transistors Mb0 and Mb1 are connected in a current mirror manner. Here, when a reference current generation circuit (not shown) supplies a constant current Iref to the MOS transistor Mb0, the transistor Mb1 connected between the node N1 and the ground (second power supply line) has the same or a mirror as the constant current Iref. A first reference current (corresponding to the first current) corresponding to the ratio is supplied. The parasitic capacitance CT1 between the drain and source of the transistor Mb1 is the output parasitic capacitance of the output transistor Mb1 of the first constant current supply unit 4.

補助差動対３もまた、一対の入力端子から信号を入力するもので、非反転入力端子ＩＮ１から信号入力する第３差動入力ＭＯＳトランジスタ（第１補助入力ＭＯＳトランジスタ相当）Ｍ３と、反転入力端子ＩＮ２から信号入力する第４差動入力ＭＯＳトランジスタ（第２補助入力ＭＯＳトランジスタ相当）Ｍ４と、を備える。以下、第３、第４差動入力ＭＯＳトランジスタＭ３、Ｍ４を、それぞれ単にトランジスタＭ３、Ｍ４と略す。 The auxiliary differential pair 3 also receives a signal from a pair of input terminals. The third differential input MOS transistor (corresponding to the first auxiliary input MOS transistor) M3 inputs a signal from the non-inverting input terminal IN1, and an inverting input. And a fourth differential input MOS transistor (corresponding to a second auxiliary input MOS transistor) M4 for inputting a signal from the terminal IN2. Hereinafter, the third and fourth differential input MOS transistors M3 and M4 are simply referred to as transistors M3 and M4, respectively.

これらのトランジスタＭ３、Ｍ４は、例えばＮチャネル型のＭＯＳトランジスタにより構成されており、そのソース同士が共通のノードＮ２に接続されている。また、トランジスタＭ３、Ｍ４のドレインは、それぞれ電源電圧Ｖｄの供給ノード（第１電源線）に接続されている。本実施形態では、トランジスタＭ３、Ｍ４のドレインが正電源電圧Ｖｄの供給ノードに接続されている形態を示すが、正電源電圧Ｖｄの供給ノードとは異なる電圧値の電源供給ノード（第３電源線）に接続されていても良い。 These transistors M3 and M4 are composed of, for example, N-channel MOS transistors, and their sources are connected to a common node N2. The drains of the transistors M3 and M4 are each connected to a supply node (first power supply line) for the power supply voltage Vd. In the present embodiment, the drains of the transistors M3 and M4 are connected to the supply node of the positive power supply voltage Vd. However, the power supply node (third power supply line) having a voltage value different from that of the supply node of the positive power supply voltage Vd is shown. ) May be connected.

トランジスタＭ１及びＭ２は互いのバックゲートが共通接続されており、補助差動対３は、トランジスタＭ１及びＭ２の共通接続バックゲートにバイアスを印加するように構成される。例えば、トランジスタＭ３及びＭ４のゲートは、それぞれ非反転入力端子ＩＮ１、反転入力端子ＩＮ２に接続されており、トランジスタＭ３及びＭ４のゲート・ソース間には、それぞれ寄生容量Ｃgs3が存在する。 The back gates of the transistors M1 and M2 are connected in common, and the auxiliary differential pair 3 is configured to apply a bias to the common connection back gate of the transistors M1 and M2. For example, the gates of the transistors M3 and M4 are connected to the non-inverting input terminal IN1 and the inverting input terminal IN2, respectively, and a parasitic capacitance Cgs3 exists between the gate and source of the transistors M3 and M4.

第２定電流供給部（第２電流供給部相当）５は、ノードＮ２とグランド（第２電源線）との間に接続されており、補助差動対３に定電流を供給する電流生成回路である。この第２定電流供給部５は、例えばＮチャネル型のＭＯＳトランジスタＭｂ０、Ｍｂ２をカレントミラー接続した回路構成とされている。図示しない基準電流生成回路がＭＯＳトランジスタＭｂ０に定電流Ｉrefを供給すると、ノードＮ２とグランド（第２電源線）との間に接続されたトランジスタＭｂ２に、定電流Ｉrefと同一又はミラー比に応じた第２基準電流を流すことになる。トランジスタＭｂ２のドレイン・ソース間の寄生容量ＣT2は、第２定電流供給部５の出力トランジスタＭｂ２の出力寄生容量となる。 The second constant current supply unit (corresponding to the second current supply unit) 5 is connected between the node N2 and the ground (second power supply line), and supplies a current to the auxiliary differential pair 3. It is. The second constant current supply unit 5 has a circuit configuration in which, for example, N-channel MOS transistors Mb0 and Mb2 are connected in a current mirror manner. When a reference current generation circuit (not shown) supplies a constant current Iref to the MOS transistor Mb0, the transistor Mb2 connected between the node N2 and the ground (second power supply line) has the same or a mirror ratio corresponding to the constant current Iref. The second reference current is passed. The drain-source parasitic capacitance CT2 of the transistor Mb2 is the output parasitic capacitance of the output transistor Mb2 of the second constant current supply unit 5.

負荷回路としての能動負荷８は、電源電圧Ｖｄの供給ノード（第１電源線）とトランジスタＭ１、Ｍ２のドレインとの間に並列接続されたトランジスタＭ５、Ｍ６を備える。これらのトランジスタＭ５、Ｍ６は、例えばＰチャネル型のＭＯＳトランジスタにより構成され、トランジスタＭ５、Ｍ６の各ゲートとトランジスタＭ５のドレインとは互いに接続されている。差動増幅器１は、トランジスタＭ２及びＭ６のドレインに共通接続された出力端子ＯＵＴから信号出力する。 The active load 8 as a load circuit includes transistors M5 and M6 connected in parallel between a supply node (first power supply line) of the power supply voltage Vd and the drains of the transistors M1 and M2. The transistors M5 and M6 are configured by, for example, P-channel MOS transistors, and the gates of the transistors M5 and M6 and the drain of the transistor M5 are connected to each other. The differential amplifier 1 outputs a signal from an output terminal OUT commonly connected to the drains of the transistors M2 and M6.

さて、補助コンデンサＣ３が、ノードＮ１とグランド（＝基板電位）との間に位置して寄生容量ＣT1とは並列に別途構成されている。この補助コンデンサＣ３は、各寄生容量Ｃgs1、Ｃgs3、ＣT1、ＣT2よりも例えば大幅に大きな容量値のコンデンサである。寄生容量Ｃgs1、Ｃgs3、ＣT1、ＣT2は、各トランジスタＭ１〜Ｍ４に寄生する容量であり、基板内に必然的に形成される容量である。 Now, the auxiliary capacitor C3 is located between the node N1 and the ground (= substrate potential), and is separately configured in parallel with the parasitic capacitance CT1. The auxiliary capacitor C3 is a capacitor having a capacitance value that is significantly larger than, for example, the parasitic capacitances Cgs1, Cgs3, CT1, and CT2. The parasitic capacitances Cgs1, Cgs3, CT1, and CT2 are capacitances that are parasitic on the transistors M1 to M4, and are capacitances that are inevitably formed in the substrate.

このような寄生容量のコンデンサは、概ねｆＦオーダーとなり半導体集積回路装置を設計する設計者が自由に設計可能／設計変更可能な容量とはなりにくい。これは容量値が低すぎるためである。これに対し、コンデンサＣ３は、例えば、配線容量及び／又はＭＩＭ（Metal-Insulator-Metal）キャパシタを用いて意図的に構成されたコンデンサであり、例えば基板内ではなく基板外（例えば基板上）の基板内寄生容量以外のキャパシタ要素により構成される。この補助コンデンサＣ３は、例えばｐ（ピコ）Ｆ以上のオーダーの容量値（例えば数ｐＦ）に設計されており、当該半導体集積回路装置を設計する設計者が自由に設計可能／設計変更可能なオーダーによるものである。 Such a capacitor having a parasitic capacitance is generally in the order of fF, and is unlikely to be a capacitance that can be freely designed / changed by a designer who designs a semiconductor integrated circuit device. This is because the capacitance value is too low. On the other hand, the capacitor C3 is a capacitor intentionally configured using, for example, a wiring capacitance and / or a MIM (Metal-Insulator-Metal) capacitor. For example, the capacitor C3 is not inside the substrate but outside the substrate (for example, on the substrate). It is composed of capacitor elements other than the parasitic capacitance in the substrate. The auxiliary capacitor C3 is designed to have a capacitance value on the order of, for example, p (pico) F or more (for example, several pF), and can be freely designed / changed by the designer who designs the semiconductor integrated circuit device. Is due to.

次に、比較例の伝達関数及び本実施形態の伝達関数を比較することで、本実施形態の特徴点について説明する。例えば、非特許文献１に記載されたソース・バッファ方式の差動増幅器におけるノイズの伝達関数Ｈｃｍ（ｓ）は、 Next, the feature points of the present embodiment will be described by comparing the transfer function of the comparative example and the transfer function of the present embodiment. For example, the transfer function Hcm (s) of noise in the source buffer type differential amplifier described in Non-Patent Document 1 is

として表すことができる。ここで、トランジスタＭ１、Ｍ２の相互コンダクタンスをｇｍ１、トランジスタＭ３、Ｍ４の相互コンダクタンスをｇｍ３、トランジスタＭｂ１の相互コンダクタンスをｇｍb1としている。また、Ｃgs1は、各トランジスタＭ１、Ｍ２のゲート・ソース間の寄生容量を表し、Ｃgs3は、各トランジスタＭ３、Ｍ４のゲート・ソース間の寄生容量を表す。また、ＣT1は、ＭＯＳトランジスタＭｂ１のドレイン・バックゲート間の容量と、トランジスタＭ１、Ｍ２の共通ソースと基板（図示せず）との間の容量の和を示す。また、ＣT2は、ＭＯＳトランジスタＭｂ２のドレイン・バックゲート間の容量と、トランジスタＭ３、Ｍ４の共通ソースと基板（図示せず）との間の容量の和を示す。このとき、Ａ１、Ｋ１は、

Can be expressed as Here, the mutual conductance of the transistors M1 and M2 is gm1, the mutual conductance of the transistors M3 and M4 is gm3, and the mutual conductance of the transistor Mb1 is gmb1. Cgs1 represents a parasitic capacitance between the gate and source of each of the transistors M1 and M2, and Cgs3 represents a parasitic capacitance between the gate and source of each of the transistors M3 and M4. CT1 represents the sum of the capacitance between the drain and back gate of the MOS transistor Mb1 and the capacitance between the common source of the transistors M1 and M2 and the substrate (not shown). CT2 represents the sum of the capacitance between the drain and back gate of the MOS transistor Mb2 and the capacitance between the common source of the transistors M3 and M4 and the substrate (not shown). At this time, A1 and K1 are

の条件を満たすことになる（非特許文献１参照）。

The above condition is satisfied (see Non-Patent Document 1).

ここで、（１−１）式に示す伝達関数Ｈｃｍ１（ｓ）は図２に示すグラフで表され、入力オフセット電圧を最小値とするため｜Ｈｃｍ１（ｓ）｜を可能な限り低くすることが望ましい。このとき、低周波領域において極大値を低くするためにはＣgs1を極力大きくすることが望ましく、高周波領域においてＫ１／Ａ１を低くするには、Ｋ１→０とすることが望ましくなる。ここで、高周波領域においてノイズを低減することを目的として、（２−１）式についてＫ１→０としてＣgs1について解くと、以下の（３−１）式のように設定すると良い。 Here, the transfer function Hcm1 (s) shown in the equation (1-1) is represented by the graph shown in FIG. 2, and | Hcm1 (s) | should be made as low as possible in order to minimize the input offset voltage. desirable. At this time, it is desirable to increase Cgs1 as much as possible in order to reduce the maximum value in the low frequency region, and it is desirable to set K1 → 0 in order to decrease K1 / A1 in the high frequency region. Here, for the purpose of reducing noise in the high frequency region, if Cgs1 is solved as K1 → 0 in equation (2-1), the following equation (3-1) may be set.

このように設定することで高周波ノイズを極力低減できる。ここで（３−１）式の第１項Ｂ１ａ〜第３項Ｂ３ａは、各分母と分子のｇｍ比が例えば同一オーダーの値となるため多少のｇｍ値の変更を生じたとしてもＣgs1への影響が少ない。したがって、Ｃgs1の値は概ねＣT1に依存した値になり、概ねｆ（フェムト）Ｆオーダーとなる。このオーダーでは、実際に設計、製造しようとしても実質的に困難となりやすい。

By setting in this way, high frequency noise can be reduced as much as possible. Here, the first term B1a to the third term B3a in the equation (3-1) are set to Cgs1 even if the gm ratio between each denominator and the numerator is, for example, the same order value. There is little influence. Therefore, the value of Cgs1 is approximately a value dependent on CT1, and approximately f (femto) F order. In this order, even if it is actually designed and manufactured, it tends to be substantially difficult.

これに対し、本実施形態の差動増幅器１における伝達関数Ｈｃｍ２（ｓ）は、寄生容量ＣT1に対しコンデンサＣ３を並列に設けている。このため、（１−１）式中のＣT1→（ＣT1＋Ｃ３）（ｐＦ以上のオーダー）と置き換えることができ、 On the other hand, in the transfer function Hcm2 (s) in the differential amplifier 1 of the present embodiment, a capacitor C3 is provided in parallel with the parasitic capacitance CT1. For this reason, it can be replaced with CT1 → (CT1 + C3) (order of pF or more) in the formula (1-1).

として表すことができる。このときのＡ２、Ｋ２は、

Can be expressed as At this time, A2 and K2 are

の条件を満たすことになる。また、（１−２）式に示す伝達関数Ｈｃｍ２（ｓ）は、図３に示すグラフで表される。ここで｜Ｈｃｍ２（ｓ）｜も同様に、入力オフセット電圧を最小とするため可能な限り低くすることが望ましく、低周波領域において極大値を低くするためにはＣgs1を極力大きくすることが望ましく、高周波領域においてＫ２／Ａ２を低くするには、Ｋ２→０とすると良い。したがって、（２−２）式についてＫ２→０とし、Ｃgs1について解くと、以下の（３−２）式のように設定することが望ましい。

Will satisfy the following conditions. Further, the transfer function Hcm2 (s) shown in the expression (1-2) is represented by the graph shown in FIG. Here, similarly, | Hcm2 (s) | is desirably as low as possible in order to minimize the input offset voltage, and in order to reduce the maximum value in the low frequency region, it is desirable to increase Cgs1 as much as possible. In order to reduce K2 / A2 in the high frequency region, K2 → 0 is preferable. Therefore, it is desirable to set as in the following equation (3-2) when K2 → 0 in equation (2-2) and Cgs1 is solved.

このように設定することで高周波ノイズを極力低減できる。ここで（３−２）式の第１項Ｂ１ｂ〜第３項Ｂ３ｂは、概ね（ＣT1＋Ｃ３）に依存した値になる。ここで、コンデンサＣ３の容量値がｐＦ以上のオーダーに設定されているため、（３−２）式において、コンデンサＣ３は寄生容量ＣT1よりもより支配的に影響することになり、Ｃgs1の容量値をコンデンサＣ３の容量値に応じて容易に制御できる。

By setting in this way, high frequency noise can be reduced as much as possible. Here, the first term B1b to the third term B3b in the expression (3-2) are values that are substantially dependent on (CT1 + C3). Here, since the capacitance value of the capacitor C3 is set to the order of pF or more, in the equation (3-2), the capacitor C3 influences more dominantly than the parasitic capacitance CT1, and the capacitance value of Cgs1. Can be easily controlled according to the capacitance value of the capacitor C3.

＜シミュレーション評価結果＞
発明者は、シミュレーションにより本実施形態に係る構成の効果を検証した。図４は高周波ノイズに起因したオフセット電圧の大きさを概略的に示す。特性Ｐ１は、主差動対２のバックゲートにバイアスを印加しない通常の差動増幅器を用いた場合のオフセット電圧特性を比較例として概略的に示す。また、特性Ｐ２は、本実施形態に係る差動増幅器１を用いた場合のオフセット特性を概略的に示す。図４に示すように、差動増幅器１の動作周波数よりも高い周波数領域にノイズが入力されると、従来構成を示す特性Ｐ１において、寄生容量成分の影響が大きくなりオフセット電圧が増加してしまう。逆に、ソースバッファード・ディファレンシャルペアの構成を採用すると共に、寄生容量ＣT1に加えて補助コンデンサＣ３を設けた場合には、高周波ノイズに起因したオフセット電圧を抑制できることがわかる。これにより、オフセット電圧を抑制できると共にデバイス設計も容易になる。これにより、廉価な製造工程を用いて製造できるようになる。 <Simulation evaluation results>
The inventor verified the effect of the configuration according to the present embodiment by simulation. FIG. 4 schematically shows the magnitude of the offset voltage due to high frequency noise. A characteristic P1 schematically shows an offset voltage characteristic when a normal differential amplifier in which a bias is not applied to the back gates of the main differential pair 2 is used as a comparative example. A characteristic P2 schematically shows an offset characteristic when the differential amplifier 1 according to the present embodiment is used. As shown in FIG. 4, when noise is input in a frequency region higher than the operating frequency of the differential amplifier 1, in the characteristic P1 showing the conventional configuration, the influence of the parasitic capacitance component increases and the offset voltage increases. . On the contrary, when the configuration of the source buffered differential pair is adopted and the auxiliary capacitor C3 is provided in addition to the parasitic capacitance CT1, it can be seen that the offset voltage caused by the high frequency noise can be suppressed. Thereby, the offset voltage can be suppressed and the device design is facilitated. Thereby, it becomes possible to manufacture using an inexpensive manufacturing process.

また、図５は、従来のソースバッファード・ディファレンシャルペアの構成を用いた場合の特にＧＨｚ帯のノイズ伝播特性を示し、図６は、本実施形態に係る構成を用いた場合の特にＧＨｚ帯のノイズ伝播特性を示している。図５の特性Ｐ３を得るにあたり、各コンデンサの容量値を、Ｃgs1＝Ｃgs3＝１．０×１０^−１３［Ｆ］＝１００［ｆＦ］、ＣT1＝ＣT2＝８．０×１０^−１４［Ｆ］＝８０［ｆＦ］とした。また、ｇｍ１＝ｇｍ３＝１．０×１０^−３とし、さらに、ｇｍｂ１＝５．０×１０^−４とした。すると、シミュレーションを行った結果、入力容量を３．２×１０^−１３［Ｆ］＝０．３２［ｐＦ］とすれば最適値を得ることができ、高周波ノイズの伝播特性を抑制できることが判明した。しかし、この構造では廉価な製造工程を用いた場合には、精度良く製造することが困難である。 FIG. 5 shows noise propagation characteristics particularly in the GHz band when the conventional source buffered differential pair configuration is used, and FIG. 6 shows especially the GHz band when the configuration according to the present embodiment is used. The noise propagation characteristics are shown. In obtaining the characteristic P3 of FIG. 5, the capacitance value of each capacitor is expressed as follows: Cgs1 = Cgs3 = 1.0 × 10 ⁻¹³ [F] = 100 [fF], CT1 = CT2 = 8.0 × 10 ⁻¹⁴ [F] = 80 [fF]. Also, gm1 = gm3 = 1.0 × 10 ⁻³ and further gmb1 = 5.0 × 10 ⁻⁴ . Then, as a result of simulation, it was found that if the input capacitance is 3.2 × 10 ⁻¹³ [F] = 0.32 [pF], an optimum value can be obtained and the propagation characteristics of high frequency noise can be suppressed. . However, with this structure, it is difficult to manufacture with high accuracy when an inexpensive manufacturing process is used.

そこで本実施形態の構成を採用すると、図６に示すように、特性Ｐ３よりも特にＧＨｚ帯近辺でノイズ伝播特性を抑制可能な特性Ｐ４を得た。この図６に示す特性Ｐ４を得るにあたり、補助コンデンサＣ３を追加し、この値を概ねＣ３＝１．０×１０^−１２［Ｆ］＝１．０［ｐＦ］とした。シミュレーションを行うことで、入力容量Ｃinの最適値を４．９×１０^−１２［Ｆ］＝４．９［ｐＦ］と得ることができた。したがって、１［ｐＦ］の補助コンデンサＣ３を追加することで、概ね４．９［ｐＦ］の容量値を入力容量として設定すればよくなることが判明した。Ｃgs1＝１．０×１０^−１３［Ｆ］＝１００［ｆＦ］と仮定しても、補償コンデンサＣ１、Ｃ２の容量値を４．８〜４．９［ｐＦ］と設定すれば良いため、廉価な製造工程を用いて製造可能となる。 Therefore, when the configuration of the present embodiment is adopted, as shown in FIG. 6, a characteristic P4 capable of suppressing the noise propagation characteristic in the vicinity of the GHz band is obtained more than the characteristic P3. In order to obtain the characteristic P4 shown in FIG. 6, an auxiliary capacitor C3 is added, and this value is approximately C3 = 1.0 × 10 ⁻¹² [F] = 1.0 [pF]. By performing the simulation, the optimum value of the input capacitance Cin was obtained as 4.9 × 10 ⁻¹² [F] = 4.9 [pF]. Therefore, it has been found that by adding the 1 [pF] auxiliary capacitor C3, it is only necessary to set the capacitance value of about 4.9 [pF] as the input capacitance. Even if it is assumed that Cgs1 = 1.0 × 10 ⁻¹³ [F] = 100 [fF], the capacitance values of the compensation capacitors C1 and C2 may be set to 4.8 to 4.9 [pF]. It becomes possible to manufacture using a simple manufacturing process.

非特許文献１記載の技術を適用したとしても、補償コンデンサＣ１、Ｃ２はｆＦオーダーが最適値となり、廉価な製造工程を用いるとペア性を持って製造することが難しい。本実施形態では、寄生容量ＣT1の容量値よりも大きな例えばｐＦオーダーの補助コンデンサＣ３を追加することで、補償コンデンサＣ１、Ｃ２の値もまた寄生容量Ｃgs1、Ｃgs2よりも大きな例えばｐＦオーダーの容量値に設定でき設計を容易化できる。 Even if the technique described in Non-Patent Document 1 is applied, the compensation capacitors C1 and C2 have an optimum value on the order of fF, and it is difficult to manufacture with a pair property using an inexpensive manufacturing process. In the present embodiment, by adding an auxiliary capacitor C3 of, for example, pF order larger than the parasitic capacitance CT1, the values of the compensation capacitors C1, C2 are also larger than the parasitic capacitances Cgs1, Cgs2, for example, pF order capacitance value. The design can be simplified.

本実施形態によれば、ノードＮ１とグランド（第２電源線）との間に新たに補助コンデンサＣ３を追加することで、寄生容量のオーダーを最適値にすることなく構成できる。したがって、高周波入力ノイズに起因するオフセット電圧を抑制できる。 According to the present embodiment, the auxiliary capacitor C3 is newly added between the node N1 and the ground (second power supply line), so that the order of the parasitic capacitance can be achieved without making the optimum value. Therefore, offset voltage caused by high frequency input noise can be suppressed.

また、第１及び第２の補償コンデンサＣ１及びＣ２が補助コンデンサＣ３と同種の容量素子（例えばＭＯＳ容量）により構成されていることが望ましい。
補助コンデンサＣ３は、配線容量及び／又はＭＩＭ（Metal-Insulator-Metal）キャパシタにより構成されていることが望ましい。補助コンデンサ３がＭＩＭキャパシタにより構成される場合には小面積で作成できる。 Further, it is desirable that the first and second compensation capacitors C1 and C2 are configured by a capacitive element (for example, a MOS capacitor) of the same type as the auxiliary capacitor C3.
The auxiliary capacitor C3 is preferably composed of a wiring capacitance and / or a MIM (Metal-Insulator-Metal) capacitor. When the auxiliary capacitor 3 is composed of an MIM capacitor, it can be formed with a small area.

（第２実施形態）
図７は第２実施形態の説明図を示しており、第１実施形態の図１に対応して示している。図１のトランジスタＭ１〜Ｍ６、Ｍｂ０〜Ｍｂ２と同一機能を備える図７のトランジスタには、図１の構成と同一機能を備えるトランジスタＭ１〜Ｍ６、Ｍｂ０〜Ｍｂ２に添え字「ｂ」を付して示している。また、図７には、図１の構成Ｃ１、Ｃ２と同一機能を備えるコンデンサにも同様に添え字「ｂ」を付して示している。 (Second Embodiment)
FIG. 7 shows an explanatory diagram of the second embodiment, corresponding to FIG. 1 of the first embodiment. 7 having the same function as the transistors M1 to M6 and Mb0 to Mb2 in FIG. 1 is appended with the subscript “b” to the transistors M1 to M6 and Mb0 to Mb2 having the same functions as those in FIG. Show. In FIG. 7, capacitors having the same functions as those of the configurations C <b> 1 and C <b> 2 in FIG. 1 are similarly denoted by the suffix “b”.

図７の差動増幅器１０１は、差動入力ＭＯＳトランジスタとしてＰチャネル型のＭＯＳトランジスタＭ１ｂ、Ｍ２ｂによる差動対１０２を用いている。また、差動増幅器１０１は、差動入力ＭＯＳトランジスタＭ３ｂ、Ｍ４ｂによる補助差動対１０３を備えている。図７の回路構成の詳細説明は省略するが、負荷回路としての能動負荷８が第１電源線（グランド）側に構成され、第１、第２電流供給部４、５が第２電源線（電源電圧Ｖｄ）側に構成されている。本実施形態でも第１の実施形態と同一又は類似の作用効果を奏する。 The differential amplifier 101 of FIG. 7 uses a differential pair 102 of P-channel type MOS transistors M1b and M2b as differential input MOS transistors. Further, the differential amplifier 101 includes an auxiliary differential pair 103 composed of differential input MOS transistors M3b and M4b. Although a detailed description of the circuit configuration of FIG. 7 is omitted, the active load 8 as a load circuit is configured on the first power supply line (ground) side, and the first and second current supply units 4 and 5 are connected to the second power supply line ( It is configured on the power supply voltage Vd) side. This embodiment also has the same or similar effects as the first embodiment.

（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
電源電圧Ｖｄの供給線を正電圧（高電圧側）とした第１電源線、グランド（低電圧側）の接地線を第２電源線とした形態を示したが、低電圧側を第１電源線、高電圧側を第２電源線とした形態により構成しても良い。 (Other embodiments)
The present invention is not limited to the above-described embodiment. For example, the following modifications or expansions are possible.
Although the first power supply line in which the supply line of the power supply voltage Vd is a positive voltage (high voltage side) and the ground line in the ground (low voltage side) is the second power supply line, the low voltage side is the first power supply line. The line and the high voltage side may be configured as the second power supply line.

寄生容量Ｃgs1、Ｃgs2に加え補償コンデンサＣ１、Ｃ２を設けた回路形態を示したが、寄生容量Ｃgs1、Ｃgs2を適切な容量値に設定できれば、外付けの補償コンデンサＣ１、Ｃ２は必要に応じて設ければ良い。外付けの補償コンデンサＣ１、Ｃ２の容量値は互いに同一でも異なっていても良い。 The circuit configuration in which compensation capacitors C1 and C2 are provided in addition to the parasitic capacitances Cgs1 and Cgs2 is shown. However, if the parasitic capacitances Cgs1 and Cgs2 can be set to appropriate capacitance values, external compensation capacitors C1 and C2 are provided as necessary. Just do it. The capacitance values of the external compensation capacitors C1 and C2 may be the same or different from each other.

前述した各実施形態では、本願に係る代表的な回路構成を図示しているが、各実施形態の構成又は技術思想は適宜組み合わせて適用できる。また、一般的な回路構成を組み合わせて適用でき、前述実施形態で説明した回路トポロジに限られるものではない。 In each of the embodiments described above, a typical circuit configuration according to the present application is illustrated, but the configuration or technical idea of each embodiment can be applied in appropriate combination. Further, a general circuit configuration can be applied in combination, and is not limited to the circuit topology described in the above embodiment.

図面中、１は差動増幅器、２は主差動対、３は補助差動対、４は第１定電流供給部（第１電流供給部）、５は第２定電流供給部（第２電流供給部）、Ｍ１、Ｍ１ｂはＭＯＳトランジスタ（第１差動入力ＭＯＳトランジスタ）、Ｍ２、Ｍ２ｂはＭＯＳトランジスタ（第２差動入力ＭＯＳトランジスタ）、Ｍ３、Ｍ３ｂはＭＯＳトランジスタ（第１補助入力ＭＯＳトランジスタ）、Ｍ４、Ｍ４ｂはＭＯＳトランジスタ（第２補助入力ＭＯＳトランジスタ）、Ｃ３は補助コンデンサ、を示す。
In the drawings, 1 is a differential amplifier, 2 is a main differential pair, 3 is an auxiliary differential pair, 4 is a first constant current supply unit (first current supply unit), and 5 is a second constant current supply unit (second Current supply unit), M1 and M1b are MOS transistors (first differential input MOS transistors), M2 and M2b are MOS transistors (second differential input MOS transistors), and M3 and M3b are MOS transistors (first auxiliary input MOS transistors). M4 and M4b are MOS transistors (second auxiliary input MOS transistors), and C3 is an auxiliary capacitor.

Claims

Connected between the first power line and the second power line;
First and second differential input MOS transistors (M1, M2, M1b, M2b) each having a gate, a drain, a source, and a back gate are provided, and the backs of the first and second differential input MOS transistors are provided. A main differential pair (2, 102) having a common gate and a common source connected;
First and second compensation capacitors (Cgs1, Cgs2, C1, C2, C1b, C2b, 6, 7) respectively present between the gate and source of the first and second differential input MOS transistors;
An auxiliary differential pair (3, 103) for applying a bias to the commonly connected back gates of the first and second differential input MOS transistors of the main differential pair;
A first current supply unit (4) for supplying a first current from the first power supply line to the second power supply line through the main differential pair;
In addition to the parasitic capacitance (CT1) generated between the source to which the first and second differential input MOS transistors are connected in common and the second power supply line, the auxiliary capacitance becomes larger than the parasitic capacitance. A differential amplifier comprising a capacitor (C3).

The auxiliary differential pair includes first and second auxiliary input MOS transistors (M3, M4, M3b, M4b) each having a gate, and the gates of the first and second auxiliary input MOS transistors are the first and second auxiliary input MOS transistors. 2. The differential amplifier according to claim 1, wherein the differential amplifier is connected to gates of the first and second differential input MOS transistors.

The differential amplifier according to claim 1 or 2, further comprising a second current supply unit (5) for supplying a second current to the auxiliary differential pair.

4. The differential amplifier according to claim 1, wherein the auxiliary capacitor includes a capacitive element of the same type as the first and second compensation capacitors. 5.

5. The differential amplifier according to claim 1, wherein the auxiliary capacitor includes a wiring capacitance and / or a MIM (Metal-Insulator-Metal) capacitor.