JP2016033979A - 撮像装置、撮像システムおよび撮像装置の製造方法 - Google Patents

撮像装置、撮像システムおよび撮像装置の製造方法 Download PDF

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Abstract

【課題】 感度を向上しつつ、残像の発生を抑制できる撮像装置を提供する。
【解決手段】 画素回路に接続された第１画素電極と、第１画素電極に隣り合い、画素回路に接続された第２画素電極と、第１画素電極および第２画素電極を連続的に覆う光電変換膜と、を備える撮像装置であって、光電変換膜は、第１画素電極および第２画素電極の側とは反対側の面に、第１画素電極と第２画素電極の間の部分に向かって凹んだ凹部を有しており、凹部の深さが第１画素電極の厚さよりも大きく、かつ、第１画素電極から凹部までの距離が第１画素電極から第２画素電極までの距離よりも大きい。
【選択図】 図２

Description

本発明は、光電変換膜を備える撮像装置に関する。
回路を設けた半導体基板の上に、画素毎に設けられた電極（画素電極）と、画素電極を覆う光電変換膜と、光電変換膜の上に設けられた上部電極と、を有する撮像装置が知られている。
特許文献１には、画素を区画する位置にキャリアに対するポテンシャルバリアを形成するための不純物領域を形成した固体撮像素子が開示されている。特許文献１ではさらに、光導電層に溝を形成することが記載されている。
特開昭６２−１２２２６８号公報
画素の境界部において生じる電荷を有効利用することで、感度の向上を果たすことができる。しかし、画素の境界部において生じた電荷が、どちらの画素電極にも導かれずに、画素の境界部に滞留すると、撮影画像に残像が生じる可能性がある。
特許文献１では混色に対する課題を解決するための手段が提案されているが、感度の向上や残像の抑制についての検討が十分でない。
本発明は、感度を向上しつつ、残像の発生を抑制できる撮像装置を提供することを目的とする。
上記課題を解決するための手段は、第１画素電極と、前記第１画素電極に隣り合う第２画素電極と、前記第１画素電極および前記第２画素電極を連続的に覆う光電変換膜と、を備える撮像装置であって、前記光電変換膜は、前記第１画素電極および前記第２画素電極の側とは反対側の面に、前記第１画素電極と前記第２画素電極の間の部分に向かって凹んだ凹部を有しており、前記凹部の深さが前記第１画素電極の厚さよりも大きく、かつ、前記第１画素電極から前記凹部までの最短距離が前記第１画素電極から前記第２画素電極までの最短距離よりも大きいことを特徴とする。
本発明によれば、感度を向上しつつ、残像の発生を抑制した撮像装置を提供することができる。
撮像装置の一例を示す平面模式図。 撮像装置の一例を示す断面模式図。 撮像装置の一例を示す平面模式図。 撮像装置の製造方法の一例を示す断面模式図。 撮像装置の一例を示す断面模式図。 撮像装置の製造方法の一例を示す断面模式図。 撮像装置の製造方法の一例を示す断面模式図。 撮像装置の一例を示す断面模式図。 撮像装置の製造方法の一例を示す断面模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。共通する構成を複数の図面を相互に参照して説明し、共通の符号を付した構成については適宜説明を省略する。
撮像装置１０００の全体構成について、図１（ａ）を用いて説明する。図１（ａ）に示すように、撮像装置１０００では、２点鎖線で囲んだ画素領域１に、複数の画素１００が、二次元配置、例えばマトリクス状（行列状）に配列されている。画素領域１の外側であって１点鎖線で囲んだ周辺領域２には、垂直走査回路３と水平走査回路４とパルス発生回路５などを含む周辺回路が設けられている。垂直走査回路３及び水平走査回路４は、それぞれシフトレジスタで構成されており、パルス発生回路５からのタイミングパルスの印加に呼応して、画素１００の各々に対して、順次、駆動パルスを出力する。
図１（ｂ）は、図１（ａ）に示した撮像装置１０００の画素領域１の画素の６画素分を示した平面図である。画素１００同士は画素境界部２００で区画されうる。各画素１００には、光電変換部と、光電変換部で生じた信号電荷を読み出して、信号電荷に基づく信号を生成するための画素回路１１０が設けられている。詳細は後述するが、各画素の光電変換部は、複数の画素に渡って連続的に設けられた光電変換膜５０の一部に相当する。光電変換膜５０は画素境界部２００に凹部５５を有している。
撮像装置１０００が有する画素１００として、図１（ｂ）には第１画素１０１、第２画素１０２、第３画素１０３を含む６つの画素を示している。第１画素１０１、第２画素１０２、第３画素１０３は、それぞれが画素回路１１１、１１２、１１３を有する。
画素回路１１０には、ｎ型の不純物領域１５をソース、ｎ型の不純物領域１６をドレインとし、ゲート１８を有するスイッチトランジスタ１２が設けられている。また、ｎ型の不純物領域１６をソース、ｎ型の不純物領域１７をドレインとし、ゲート１４を有するリセットトランジスタ１３が設けられている。また、ｎ型の不純物領域１６に接続されたゲート１９を有する増幅トランジスタ１１が設けられている。増幅トランジスタ１１は例えばソースフォロワ回路を構成している。また、各不純物領域やゲートには、配線と接続する接続部３１〜３５が設けられている。
撮像装置１０００は上述した画素領域１を有するチップの他に、チップを収容するためのパッケージを備えることができる。撮像装置１０００を用いて、撮像システムを構築することができる。撮像システムは、カメラや撮影機能を有する情報端末である。撮像システムは撮像装置から得られた信号を処理する信号処理装置および／または撮像装置で撮影された画像を表示する表示装置、を備えることができる。
＜第１実施形態＞
図２（ａ）、（ｂ）を用いて第１実施形態に係る撮像装置１０００を説明する。図２（ａ）は、図１（ｂ）のＡ―Ａ’線における画素領域１の断面および、周辺領域２の断面を示している。図２（ｂ）は光電変換膜５０の近傍を拡大した断面図である。図２（ａ）に示すように、ｐ型ウェルが形成された半導体基板１０内には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）などによる素子分離部９が形成されている。また、半導体基板１０には、例えば画素回路１１０の各トランジスタのソースまたはドレインとして機能する不純物領域（不図示）が設けられている。半導体基板１０の上には、ゲート絶縁膜（不図示）を介して、ゲート１８および他の不図示のゲート１４、１９を成すゲート電極層が設けられている。これらの構造は第１画素１０１、第２画素１０２、第３画素１０３に共通である。
半導体基板１０の上には、接続部３１〜３５を成すコンタクトプラグ３５０が設けられており、さらにコンタクトプラグ３５０に接続する第１配線層３６が設けられている。第１配線層３６の上にはビアプラグ３６０を介して第２配線層３７が設けられており、第２配線層３７の上にはビアプラグ３７０を介して第３配線層３８が設けられている。配線層３８の上には、ビアプラグ３８０が設けられている。各配線層、コンタクトプラグおよびビアプラグが導電部材３０を構成する。導電部材３０はその周囲の絶縁部材２０により支持されている。詳細には、絶縁部材２０は、各々が配線層間、あるいは各配線層と同じ高さに位置する複数の絶縁層によって構成されている。このようにして半導体基板１０の上には、導電部材３０と絶縁部材２０により配線構造体１２０が形成されている。
配線構造体１２０の上には、電極層４０が設けられている。電極層４０は、第１画素１０１が有する画素電極４１、第２画素１０２が有する画素電極４２、第３画素１０３が有する画素電極４３を含む。画素電極４２は画素電極４１および画素電極４２と互いに隣り合う。電極層４０は、さらに、配線４４、パッド４５を含みうる。電極層４０は互いに隣り合う画素電極同士の間に、画素回路と接続されていない、配線用、遮光用あるいはシールド用などに用いられる導電パターンを有することができる。導電部材３０は、画素電極４１に接触する接続部３８１、画素電極４２に接触する接続部３８２、画素電極４３に接触する接続部３８３を含む。接続部３８１、３８２、３８３は、ビアプラグ３８０によって構成される。画素電極４１は導電部材３０の接続部３８１を介して第１画素１０１の画素回路１１１に接続される。画素電極４２は導電部材３０の接続部３８２を介して第２画素１０２の画素回路１１２に接続される。画素電極４３は導電部材３０の接続部３８３を介して第３画素１０３の画素回路１１３に接続される。複数の画素が１つの画素回路を共有することもできる。
図２（ｂ）に示すように、画素電極４１、４２、４３の厚さをＴとする。厚さＴは画素電極４１、４２、４３の上面と下面の距離である。画素電極４１、４２、４３の少なくともいずれかが厚さに分布を有していてもよく、その場合、厚さＴは画素電極４１、４２、４３の厚さの平均値を採用することができる。本例では画素電極４１、４２、４３の厚さは等しいが、画素毎に画素電極４１、４２、４３の厚さを異ならせてもよい。
画素電極４１、４２、４３は、アルミニウム、銅、タングステン、チタン、タンタルなどの金属および窒化チタンや窒化タンタルなどの金属化合物の少なくともいずれかで構成されている。例えば、アルミニウム、銅およびタングステンの何れか金属を主成分とする導電層と、チタン、タンタル、窒化チタンおよび窒化タンタルの何れかを主成分とするバリアメタル層と、を有する複層膜で有り得る。画素電極４１、４２、４３は単層膜であってもよい。厚さＴは例えば０．０１μｍ以上であり、１μｍ以下である。画素電極４１、４２、４３の主成分がアルミニウムである場合には、厚さＴは例えば０．１μｍ以上であり、１μｍ以下である。画素電極４１、４２、４３の主成分がタングステンである場合には、厚さＴは例えば０．０１μｍ以上であり、０．１μｍ未満である。しかし、画素電極４１、４２、４３の主成分がアルミニウムであっても厚さＴは０．１μｍ未満であってもよいし、画素電極４１、４２、４３の主成分がタングステンであっても厚さＴは０．１μｍ以上であってもよい。厚さＴは導電部材３０を構成する配線層３６、３７、３８の厚さよりも小さくてもよい。
互いに隣り合う画素電極４１から画素電極４２までの距離、画素電極４２から画素電極４３までの距離をＧとする。距離Ｇは、隣り合う画素電極４１、４２、４３間の最短距離である。例えば、画素電極４１の画素電極４２側の端部と、画素電極４２の画素電極４１側の端部との距離が距離Ｇである。なお、隣り合う画素電極４１、４２、４３のピッチＰは画素電極４１、４２、４３の中心間の距離であり、距離Ｇとは異なる。本例では画素電極４１と画素電極４２との距離Ｇは、画素電極４２と画素電極４３との距離Ｇに等しいが、画素毎に隣り合う画素電極との距離Ｇを異ならせてもよい。距離Ｇは例えば０．１μｍ以上であり、１μｍ以下である。厚さＴが０．２μｍ以上である場合には、距離Ｇが厚さＴよりも小さい（Ｇ＜Ｔ）形態が典型的である。厚さＴが０．２μｍ未満である場合には、距離Ｇが厚さＴよりも大きい（Ｔ＜Ｇ）形態が典型的である。
画素電極４１、画素電極４２および画素電極４３の上には、光電変換膜５０が設けられている。光電変換膜５０は、画素電極４１、画素電極４２および画素電極４３を連続的に覆っている。光電変換膜５０において、画素電極４１の上に位置する部分が第１画素１０１の光電変換部（光電変換部５１）として機能する。同様に、画素電極４２の上に位置する部分が第２画素１０２の光電変換部（光電変換部５２）として機能し、画素電極４３の上に位置する部分が第３画素１０３の光電変換部（光電変換部５３）として機能する。光電変換膜５０において、画素電極の上に位置しない部分、すなわち、画素電極４１と画素電極４２の間の部分に対応する中間部５４は、図１（ｂ）で示した画素境界部２００に含まれる。
光電変換膜５０は単層膜であってもよいし多層膜であってもよい。光電変換膜５０の材料は、無機材料であっても有機材料であってもよい。無機材料としては例えば単結晶、非晶質または多結晶の半導体材料であり、ＳｉやＧｅなどの元素半導体やＧａＡｓやＺｎＯなどの化合物半導体が用いられる。他の化合物半導体としては、ＢＮ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ−Ｖ化合物半導体、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＶＩ化合物半導体、ＰｂＳ、ＰｂＴｅ、ＣｕＯなどのＩＶ−ＶＩ化合物半導体である。他の無機材料として、銅、インジウムおよびガリウムと、セレンまたは硫黄との化合物（ＣＩＧＳ）や、結晶Ｓｅ（セレン）であってもよい。例えば有機半導体材料は、例えばフラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、亜鉛フタロシアニン（ＺｎＰｃ）、キナクリドン、フタロシアニン系、ナフタロシアニン系などである。多層膜としての光電変換膜５０は、例えばｐ型の半導体層とｉ型の半導体層とｎ型の半導体層からなるｐｉｎ構造を有し得る。光電変換膜５０は無機材料と有機材料の両方を用いた複合材料であってもよい。光電変換膜５０は、１〜１０ｎｍ程度の粒径のＳｉなどの半導体結晶が並べられた量子ドット構造を有する、量子ドット膜であってもよい。光電変換膜５０の厚さは光電変換膜５０の材料に基づく光の吸収特性によって適宜設定される。シリコンからなる光電変換膜５０を用いる場合には、光電変換膜５０の厚さは例えば１μｍ以上であり５μｍ以下である。また、上述した量子ドット構造を有する光電変換膜５０を用いる場合には、光電変換膜５０の厚さは例えば０．１μｍ以上であり１μｍ以下であり、０．５μｍ未満でありうる。特に、１μｍ未満の薄膜として形成が容易なアモルファスシリコン膜、有機半導体膜、量子ドット膜は好適である。さらに界面欠陥の十分補償された量子ドット膜は、完全空乏化が容易なので更に好適である。
本実施形態では、画素電極４１、画素電極４２および画素電極４３と光電変換膜５０との間には絶縁膜４６が設けられている。画素電極４１、４２、４３をＭｅｔａｌ、絶縁膜４６をＩｎｓｕｔａｔｏｒ、光電変換膜５０をＳｅｍｉｃｏｎｄｕｃｔｏｒとした、いわゆるＭＩＳ構造が形成されている。なお、画素電極４１、４２、４３は金属的な振る舞いをする材料であれば必ずしも金属でなくてもよく、光電変換膜５０は半導体的な振る舞いをする材料であれば必ずしも半導体でなくてもよい。
絶縁膜４６の厚さは画素電極４１、４２、４３の厚さＴよりも小さくすることができる。絶縁膜４６の厚さは例えば１ｎｍ以上であり、１００ｎｍ以下でありうる。絶縁膜４６の材料は酸化シリコン、窒化シリコン、酸窒化シリコンなどのシリコン化合物、あるいは、酸化ハフニウムなどの金属酸化物で構成されたＨｉｇｈ−ｋ材料でありうる。本例の絶縁膜４６は画素電極４１、４２、４３を連続的に覆っているが、絶縁膜４６は画素電極４１、４２、４３毎に分割された孤立パターンであってもよい。
光電変換膜５０は上面５０１と下面５０２とを有している。下面５０２は画素電極４１、４２、４３側の面であり、上述したＭＩＳ構造においては下面５０２のごく近傍に反転層が生じ得る。上面５０１は下面５０２の反対側の面であって、光電変換膜５０における光入射面である。
光電変換膜５０は上面５０１に凹部５５を有している。凹部５５の下には中間部５４が位置している。凹部５５は、第１画素１０１と第２画素１０２の境界部において、画素電極４１と画素電極４２の間の部分に向かって凹んでいる。また、凹部５５は、第２画素１０２と第３画素１０３の境界部において、画素電極４２と画素電極４３の間の部分に向かって凹んでいる。
図２（ｂ）に示すように、凹部５５の深さをＤ、凹部５５の幅をＷとする。凹部５５の形状（深さＤや幅Ｗ）は、注目する画素を基準として、その注目する画素に隣り合う画素との間に位置する部分の形状を評価する。以下、注目する画素を第１画素１０１、隣り合う画素を第２画素１０２として主に説明するが、これに限らず、例えば注目する画素を第３画素１０３とし、隣り合う画素を第２画素１０２としてもよい。凹部５５の深さＤは、次のようにして測定できる。まず、光電変換膜５０の上面５０１の内の画素電極４１（４２、４３）に対応する領域の内で半導体基板１０から最も離れた点Ａ（頂）を定める。次に、光電変換膜５０の上面５０１の内の画素電極４１（４２、４３）に対応しない領域の内で半導体基板１０に最も近い点Ｂ（凹部５５の底）を定める。凹部５５の深さＤは、半導体基板１０の主面に垂直な方向における、点Ａと点Ｂの距離である。深さＤは０．１μｍ以上であり１μｍ以下であり、０．５μｍ未満であり得る。凹部５５の幅Ｗは、凹部５５の底から高さＨ（Ｈ＝Ｄ／２）の位置での光電変換膜５０の、半導体基板１０の主面に平行な方向における間隔であり、光電変換膜５０の上面５０１の高さ分布における半値全幅に相当する。幅Ｗは０．１μｍ以上であり、１μｍ以下であり、０．５μｍ未満であり得る。
さらに、画素電極４１、４２、４３から凹部５５までの距離をＬとする。距離Ｌは、画素電極４１と凹部５５との間の最短距離、画素電極４２と凹部５５との間の最短距離、画素電極４３と凹部５５との間の最短距離である。例えば、第１画素１０１と第２画素１０２の間の凹部５５と、画素電極４１の当該凹部５５側の端部との距離が距離Ｌである。本例では画素電極４１から凹部５５までの距離Ｌと、画素電極４２から凹部５５までの距離Ｌと、画素電極４３から凹部５５までの距離Ｌが等しいが、画素毎に画素電極から凹部までの距離を異ならせてもよい。距離Ｌは０．１μｍ以上であり、１μｍ以下であり、０．５μｍ未満であり得る。
距離Ｌ、幅Ｗ、深さＤ、厚みＴ、距離Ｇなどが画素によって異なっている場合には、互いに隣り合う特定の画素の対において、一方の画素を注目する画素に固定したうえで、その他方の隣り合う画素との関係を定義する。
本実施形態においては、凹部５５の深さＤが画素電極４１、４２、４３の厚さＴよりも大きい（Ｔ＜Ｄ）。このことは、画素電極４１、４２、４３とその下地の絶縁部材２０とで形成される、厚さＴに相当する高さを有する段差よりも、大きい深さＤを有する凹部５５が光電変換膜５０に設けられていることを意味する。つまり、光電変換膜５０が厚さＴに相当する高さを有する段差に対してコンフォーマルに形成されることで上面５０１に自ずと生じ得る凹凸よりも高低差の大きな凹凸が、光電変換膜５０の上面５０１に設けられている。
また、画素電極４１、４２、４３から凹部５５までの距離Ｌが距離Ｇよりも大きい（Ｌ＞Ｇ）。このことは、凹部５５が例えば画素電極４１と画素電極４２との間に位置する厚みＴに対応する隙間に設けられているのではなく、画素電極４１と画素電極４２との間に位置する厚みＴに対応する隙間から、上面５０１側に十分に離れて位置していることを意味する。さらに、画素電極４１、４２、４３から対向電極６０までの距離Ｍが距離Ｇよりも大きい（Ｍ＞Ｇ）ことが好ましい。また、凹部５５の幅Ｗが、距離Ｇよりも大きい（Ｗ＞Ｇ）ことが好ましい。 このようにＴ＜ＤおよびＬ＞Ｇを満たす構造を採用することで、感度を向上しつつ、残像の発生を抑制した撮像装置を提供することができる。なお、或る画素対では、後述する凹部５５と画素電極との位置関係を満たしていて、別の画素対では、後述する凹部５５と画素電極との位置関係を満たしていないことも有り得る。つまり、画素領域１で少なくとも１つの画素対が上述したＬ＞ＧおよびＴ＜Ｄを満たしていれば、その画素対の感度を向上しつつ、その画素対の間の画素境界部２００に存在する電荷による残像を抑制することができる。
光電変換膜５０の上には、対向電極６０が設けられている。対向電極６０は光電変換膜５０を介して画素電極４１、画素電極４２、画素電極４３に対向する導電体膜である。本実施形態では、対向電極６０と光電変換膜５０は接している。また、対向電極６０は上面５０１に沿って連続的に設けられている。対向電極６０となる導電膜が各画素に共通に設けられているため、対向電極６０を共通電極と称することもできる。対向電極６０は光電変換膜５０で光電変換される光の波長領域、例えば可視光領域において光透過性を有する。対向電極６０の材料としては、ＩＴＯやＺｎＯが好適である。
対向電極６０は、凹部５５に向かって突出した部分である突起部６５を有しており、突起部６５は凹部５５に囲まれている。本実施形態では凹部５５の少なくとも一部と対向電極６０との間には絶縁体が存在しておらず、突起部６５が凹部５５に接している。画素電極４１、４２、４３から対向電極６０までの距離をＭとする。距離Ｍは画素電極４１と対向電極６０との間の最短距離、画素電極４２と対向電極６０との間の最短距離、画素電極４３と対向電極６０との間の最短距離である。本実施形態では、特に凹部５５の画素電極４１、４２、４３に最も近い部分に対向電極６０が接触している。従って、距離Ｍは距離Ｌに等しい（Ｌ＝Ｍ）。さらに本例の対向電極６０は凹部５５の底（点Ｂ）に接触している。距離Ｍは０．１μｍ以上であり、１μｍ以下であり、０．５μｍ未満であり得る。さらに本例の対向電極６０は凹部５５の底（点Ｂ）に接触している。
対向電極６０の屈折率が光電変換膜５０の屈折率よりも低いことが好ましい。このような屈折率の関係を有すことで、凹部５５に囲まれた対向電極６０の突起部６５がクラッド、突起部６５に挟まれた光電変換膜５０がコアとして機能する導光構造を形成することができる。そうすれば、対向電極６０の屈折率が光電変換膜５０の屈折率と等しい場合に比べて凹部５５の側壁での反射光が増加して、感度の向上および混色の低減を実現できる。例えば対向電極６０の材料としては屈折率が１．９〜２．２である、ＩＴＯ等の透明導電材料を用いることができる。光電変換膜５０の材料としては、屈折率が３〜４程度であるシリコンや、屈折率が１．５〜２．５である量子ドット膜等の複合材料を用いることができる。例えば、屈折率が２．０未満の樹脂に、屈折率が２．５以上の粒子を分散させた複合材料を用いることで、実効的な屈折率を２．２よりも大きくすることができる。樹脂に分散させる粒子の濃度を調整することで、実効的な屈折率を制御することができ、屈折率が１．９〜２．２である対向電極６０と共に、導光構造を形成することができる。
対向電極６０の上には、誘電体膜７０が設けられている。誘電体膜７０は、対向電極６０を覆う様に、光電変換膜５０の上面５０１に沿って連続的に設けられている。また、誘電体膜７０は配線４４を覆う一方で、パッド４５の上に開口を有し、パッド４５を露出している。誘電体膜７０は反射防止膜やパッシベーション膜および平坦化膜の少なくとも何れかとして機能しうる。誘電体膜７０は、対向電極６０および／または配線４４を覆わなくてもよい。
誘電体膜７０は、凹部５５に向かって突出した部分である突起部７５を有しており、突起部７５は凹部５５に囲まれている。本実施形態では突起部７５が対向電極６０の突起部６５に接している。
誘電体膜７０の屈折率が光電変換膜５０の屈折率および／または対向電極６０の屈折率よりも低いことが好ましい。このような屈折率の関係を有すことで、凹部５５に囲まれた誘電体膜７０の突起部７５がクラッド、突起部７５に挟まれた光電変換膜５０および／または対向電極６０がコアとして機能する導光構造を形成することができる。そうすれば、凹部５５の側壁での反射光が増大して、感度の向上および混色の低減を実現できる。
誘電体膜７０の材料としては、例えば、屈折率が１．４〜１．６である酸化シリコン、屈折率が１．６〜１．８である酸窒化シリコン、あるいは、屈折率が１．８〜２．３である窒化シリコンを用いることができる。これらの材料からなる複数の誘電体層を積層して、誘電体膜７０を複層膜としてもよい。誘電体膜７０、対向電極６０および光電変換膜５０の材料は、上述した屈折率の関係を満たすように選択すればよい。
また、対向電極６０が誘電体膜７０の屈折率と光電変換膜５０の屈折率の間の屈折率を有することも好ましい。このようにすると、凹部５５の外側における領域においては、対向電極６０が誘電体膜７０と光電変換膜５０の間の反射防止膜として機能する反射防止構造を形成することができるからである。屈折率膜の関係を、誘電体膜７０＜対向電極６０＜光電変換膜５０とすることで、導光構造と反射防止構造を兼ね備えた構造を実現することもできる。
誘電体膜７０の上には、カラーフィルタアレイ８０が設けられ、カラーフィルタアレイ８０の上にはレンズアレイ９０が設けられている。カラーフィルタアレイ８０は、カラーフィルタ８１、カラーフィルタ８２およびカラーフィルタ８３で構成される。画素電極４１に重なるカラーフィルタ８１が第１画素１０１に含まれる。同様に、画素電極４２に重なるカラーフィルタ８２が第２画素１０２に含まれ、画素電極４３に重なるカラーフィルタ８３が第３画素１０３に含まれる。レンズアレイ９０は、マイクロレンズ９１、９２、９３で構成される。画素電極４１に重なるマイクロレンズ９１が第１画素１０１に含まれる。同様に、画素電極４２に重なるマイクロレンズ９２が第２画素１０２に含まれ、画素電極４３に重なるマイクロレンズ９３が第３画素１０３に含まれる。
レンズアレイ９０、カラーフィルタアレイ８０、誘電体膜７０および対向電極６０を介して光が光電変換膜５０に入射すると、光が光電変換されることによって信号電荷が生じる。信号電荷は正孔であってもよいし電子であってもよい。信号電荷の極性に応じて画素電極４１、４２、４３の電位と対向電極６０の電位の高低に応じて信号電荷の極性が決まる。信号電荷の量とＭＩＳ構造の容量に応じた電位が画素電極４１、４２、４３の各々に現れ、導電部材３０を介して不純物領域１５の電位が変化する。スイッチトランジスタ１２をＯＮにすると、不純物領域１５の電位に応じて不純物領域１６の電位が変化する。不純物領域１６に接続されたゲート１９を有する増幅トランジスタ１１は、不純物領域１６の電位に応じた信号、つまり、対応する光電変換部５１、５２、５３の電荷に応じた信号を出力することができる。スイッチトランジスタ１２をＯＦＦにし、リセットトランジスタ１３をＯＮにすると、不純物領域１６の電位をリセットできる。光電変換膜５０のリフレッシュ、すなわち信号電荷の排出は対向電極６０の電位をリフレッシュ電位にすることにより、対向電極６０を介して行うことができる。 本実施形態においては、凹部５５の深さＤが画素電極４１、４２、４３の厚さＴよりも大きい（Ｔ＞Ｄ）。このことは、画素電極４１、４２、４３とその下地の絶縁部材２０とで形成される、厚さＴに相当する高さを有する段差よりも、大きい深さＤを有する凹部５５が光電変換膜５０に設けられていることを意味する。つまり、光電変換膜５０が厚さＴに相当する高さを有する段差に対してコンフォーマルに形成されることで上面５０１に自ずと生じ得る凹凸よりも高低差の大きな凹凸が、光電変換膜５０の上面５０１に設けられている。
また、画素電極４１、４２、４３から凹部５５までの距離Ｌが距離Ｇよりも大きい（Ｌ＞Ｇ）。このことは、凹部５５が例えば画素電極４１と画素電極４２との間に位置する厚みＴに対応する隙間に設けられているのではなく、画素電極４１と画素電極４２との間に位置する厚みＴに対応する隙間から、上面５０１側に十分に離れて位置していることを意味する。さらに、画素電極４１、４２、４３から対向電極６０までの距離Ｍが距離Ｇよりも大きい（Ｍ＞Ｇ）ことが好ましい。また、凹部５５の幅Ｗが、距離Ｇよりも大きい（Ｗ＞Ｇ）ことが好ましい。
図３（ａ）〜（ｄ）を用いて、凹部５５の位置および形状による違いについて説明する。図３（ａ）〜（ｄ）は画素境界部２００の近傍の拡大断面図である。画素電極４１にも画素電極４２にも対応しない（重ならない）中間部５４は、その複数の部分に分類できる。複数の部分は、画素電極４１、４２からの距離が距離Ｇ以下の部分である第１部分５４１と、画素電極４１、４２からの距離が距離Ｇより大きい第２部分５４２と、を含む。第１部分５４１の一部は、画素電極４１と画素電極４２の間に位置する。中間部５４において、第１部分５４１に存在する電荷は、画素電極４１と画素電極４２の双方から近い距離に存在するため、この電荷を制御することは難しい。しかし、第２部分５４２に存在する電荷を適切な画素電極へ導くことができれば、感度の向上が可能となる。図３（ａ）〜（ｃ）において黒丸は第２部分５４２での光電変換によって生じた電荷を示している。
図３（ａ）は、光電変換膜５０にＴ＜Ｄを満たさないような凹部５６しか存在しない場合を示している。図３（ａ）のような場合には、画素電極４１、４２から離れた第２部分５４２に位置する電荷は、画素電極４１、４２へ導かれずに残存してしまう。この残存する電荷が残像の原因となる。このような残像は、Ｔ＜Ｇとなるような場合に顕著に生じ得る。
図３（ｂ）は、Ｌ＞Ｇを満たすように凹部５５を設けた場合を示している。なお、凹部５５はＷ＜Ｇを満たしている。上面５０１に凹部５５を設けることで、残像が生じ易い第２部分５４２の体積を減らすことができるため、画素電極４１、４２から離れた位置で残像の原因となる電荷が発生することを抑制できる。さらに、光電変換膜５０の上面５０１と下面５０２との間に、画素電極４１、４２および対向電極６０により形成される電界によって、第２部分５４２で生じた電荷を所望の画素電極４１、４２へ効率的に導くことが可能となる。特に、対向電極６０が凹部５５に囲まれていると、凹部５５に囲まれた対向電極６０の突起部６５によって画素電極４１、４２と対向電極６０との間に生じる電界が中間部５４で強くなるため、残像の解消に有利である。
なお、互いに隣り合う画素電極４１と画素電極４２には、光電変換期間中（１垂直走査期間および／または１水平走査期間）にほぼ同じ電位が供給される。そのため、画素電極４１と画素電極４２の電位差は、画素電極４１、４２と対向電極６０との間の電位差よりも小さい。従って、画素電極４１と画素電極４２との間に生じる電界はほとんど無視できる。
図３（ｃ）も、Ｌ＞Ｇを満たすように凹部５５を設けた場合を示している。なお、凹部５５はＷ＞Ｇを満たしている。本例は凹部５５が画素電極４１、４２に重なるように配置されることで、Ｗ＜Ｇを満たす場合に比べてクロストーク（混色）をより低減することが可能となる。
図３（ｄ）は、Ｌ＞Ｇを満たさないように凹部５７を設けた場合を示している。この場合、中間部５４において生じる電荷が少ないため、混色を低減することが可能であるが、高い感度を得ることができない。また、対向電極６０と画素電極４１、４２との距離が非常に小さくなってしまうため、対向電極６０と画素電極４１、４２との間にショートが発生する懸念がある。ショートを低減するためには、距離Ｇを図３（ｄ）よりも大きくすることで、水平方向（画素電極４１、４２が並ぶ方向）において、対向電極６０と画素電極４１、４２との距離を大きくし、耐圧を向上する必要がある。しかし、そのような対策は、画素電極４１、４２のサイズの低下による感度の低下、画素境界部２００の拡大による解像度の低下という好ましくない影響をもたらす。
図２（ａ）に示した撮像装置１０００の製造方法を、図４（ａ）〜（ｄ）を用いて説明する。図４（ａ）に示すように、画素回路１１０の各種トランジスタや周辺回路の各種トランジスタが設けられた半導体基板１０を、適当なＣＭＯＳプロセスを用いて形成する。半導体基板１０の上に適当な多層配線プロセスを用いて導電部材３０および絶縁部材２０を有する配線構造体１２０を形成する。配線構造体１２０の上に厚さＴを有する導電膜を形成して、導電膜をパターニングすることで、電極層４０の画素電極４１、４２、４３、配線４４およびパッド４５を形成する。画素電極４１、４２、４３、配線４４およびパッド４５を覆うように形成された絶縁膜を、配線４４およびパッド４５を露出するようにパターニグして、絶縁膜４６を形成する。
次に、図４（ｂ）に示すように、絶縁膜４６を介して画素電極４１、４２、４３を覆う光電変換膜５００を形成する。光電変換膜５００は有機あるいは無機の半導体材料を、気相成膜、液相成膜、固相成膜の何れかの方法により形成する。気相成膜としては、エピタキシャル成長法、蒸着法やスパッタ法等のＰＶＤ法、各種ＣＶＤ法が挙げられる。液相成膜としては、スピンコート法やスプレー法、ディピング法などの塗布法や、メッキ法が挙げられる。固相成膜としては、予めフィルム状に形成した固体の光電変換膜５００を画素電極４１、４２、４３に貼りつける方法が挙げられる。
そして、図４（ｃ）に示すように、光電変換膜５００の画素領域１に対応する部分の上にマスクＲ１を形成する。マスクＲ１は配線４４およびパッド４５に対応する開口を有している。マスクＲ１を用いて光電変換膜５００をエッチングして、光電変換膜５００の不要な部分を除去する。
さらに、図４（ｄ）に示すように、光電変換膜５００の画素電極４１、４２、４３に対応する部分にマスクＲ２を形成する。マスクＲ２は画素電極４１、４２、４３の間に位置する部分に対応する開口を有している。マスクＲ２を用いて光電変換膜５００をエッチングして、深さＤ（Ｄ＞Ｔ）を有する凹部５５が設けられた光電変換膜５０を形成する。
その後、マスクＲ２を除去して、光電変換膜５０の上に対向電極６０を形成する。対向電極６０はＩＴＯやＺｎＯなどの透明導電材料をスパッタ法、ＣＶＤ法、スピンコート法などによって凹部５５に沿って形成される。さらに対向電極６０の上に誘電体膜７０を形成する。誘電体膜７０はパッシベーションを目的とした酸化シリコンや窒化シリコンなどの無機材料層および平坦化を目的とした有機材料層（樹脂層）の少なくとも一方を含む、単層膜もしくは多層膜でありうる。さらに誘電体膜７０の上に、カラーフィルタアレイ８０、レンズアレイ９０を形成して図１に示した撮像装置１０００を得ることができる。
＜第２実施形態＞
次に、図５（ａ）、（ｂ）を用いて第２実施形態に係る撮像装置１０００を説明する。図５（ａ）は、図１（ｂ）のＡ―Ａ’線における画素領域１の断面および、周辺領域２の断面を示している。図５（ｂ）は光電変換膜５０の近傍を拡大した断面図である。第２実施形態では、絶縁部材２０の上面の形状と、光電変換膜５０の上面５０１および下面５０２の形状が第１実施形態と異なる。他の点は第１実施形態と同様であるので詳細な説明を省略する。
絶縁部材２０の上面には溝２９が設けられている。溝２９は、画素電極４１が接続された接続部３８１と、画素電極４２が接続された接続部３８２との間に設けられている。溝２９は画素電極４１と画素電極４２の間の部分の下に位置している。また、溝２９は、画素電極４２が接続された接続部３８２と、画素電極４３が接続された接続部３８３との間に設けられている。溝２９は画素電極４２と画素電極４３の間の部分の下に位置している。溝２９の深さは例えば０．１μｍ以上、１μｍ以下であり、０．５μｍ以下であり得る。ＭＩＳ構造を成す絶縁膜４６は画素電極４１、４２、４３と溝２９を連続的に覆っている。光電変換膜５０は溝２９の中に位置する突起５８を有している。突起５８の一部は画素電極４１と画素電極４２の間に位置し、突起５８の別の一部は画素電極４２と画素電極４３の間に位置する。突起５８により、光電変換膜５０の下面５０２には溝２９に沿った凸部５９が設けられている。光電変換膜５０の上面５０１には、第１実施形態と同様に、Ｄ＞ＴおよびＬ＞Ｇを満足する凹部５５が設けられている。第２実施形態における凹部５５の形状は、凸部５９の形状を反映した形状を有している。
図５（ａ）に示した撮像装置１０００の製造方法を、図６（ａ）〜（ｄ）を用いて説明する。まず、図４（ａ）において説明した製造方法と同様にして、導電部材３０および絶縁部材２０を有する多層の配線構造体１２０を形成する。次に、図６（ａ）に示すように、多層の配線構造体１２０の上に、接続部３８１、３８２、３８３を覆う様に導電膜４００を形成する。さらに、導電膜４００の上に、画素電極４１、４２、４３、配線４４およびパッド４５の形状を有するマスクＲ３を形成する。
次に、図６（ｂ）に示すように、マスクＲ３を用いて導電膜４００をエッチングすることにより、画素電極４１、４２、４３、配線４４およびパッド４５を含む電極層４０をパターニングにより形成する。
引き続きマスクＲ３を用いて絶縁部材２０をエッチングする。これにより、図６（ｃ）に示すように、絶縁部材２０の内、接続部３８１と接続部３８２の間に位置し、画素電極４１、４２に重ならない部分２９１を除去して、絶縁部材２０の上面に溝２９を形成する。また、絶縁部材２０の内、接続部３８２と接続部３８３の間に位置し、画素電極４２、４３に重ならない部分２９２を除去して絶縁部材２０の上面に溝２９を形成する。なお、導電膜４００のエッチング条件と絶縁部材２０のエッチング条件は互いに異なっていてもよいが、同じエッチング条件で導電膜４００と絶縁部材２０を連続してエッチングすることもできる。ここでは、導電膜４００のエッチング時のマスクと、溝２９の形成のためのマスクを、同一のマスクＲ３を兼用している。これにより、マスク形成工程を簡略化できるとともに、アライメントずれを抑制して、歩留まりを向上できる。ただし、溝２９の形成のためのマスクを、導電膜４００のエッチング時のマスクとは別のマスクにすることもできる。溝２９の形成のためのマスクはレジストマスクであってもよいが、導電膜４００のエッチング時のマスクと溝２９の形成のためのマスクを兼ねる場合には、ハードマスクを用いることが好ましい。
マスクＲ３を除去して、図６（ｄ）に示すように、溝２９と画素電極４１、４２、４３を覆う絶縁膜４６を形成する。
次に図６（ｅ）に示すように、画素電極４１、４２、４３、配線４４およびパッド４５を覆うように形成された絶縁膜を、配線４４およびパッド４５を露出するようにパターニグして、絶縁膜４６を形成する。このようにして、溝２９を有する配線構造体１２０の上に画素電極４１、４２、４３が配された部品を用意する。さらに、この部品の上に、電極４１、４２、４３、配線４４およびパッド４５を覆うように光電変換膜５００を形成する。この時、光電変換膜５００の上面には、溝２９を有する絶縁部材２０の上面の形状を反映した凹凸が生じる。そして、この光電変換膜５００の上面に生じた凹凸のうち、溝２９を反映した凹部が上述した凹部５５となる。画素電極４１、４２、４３の下面よりも下方に溝２９を形成することで、光電変換膜５００の下には画素電極４１、４２、４３の厚さＴと溝２９の深さの和に相当する段差が生じる。そして、凹部５５の深さＤは溝２９の分だけ厚さＴよりも大きくなるため、上述した条件Ｄ＞Ｔを満たす凹部５５が形成される。光電変換膜５００の形成においては、このように溝２９の存在を反映した深さを有する凹部５５が形成されるように、光電変換膜５００を選択する必要がある。液相成膜や固相成膜よりも気相成膜が、溝２９の存在を強く反映した深さを有する凹部５５を形成する上で有利である。
次に、適当なマスクを用いて光電変換膜５００の不要な部分を除去することで、図６（ｄ）に示すように、凹部５５を有する光電変換膜５０を形成する。そして、第１実施形態と同様に、対向電極６０、誘電体膜７０を形成する。
本実施形態は、光電変換膜５０をエッチングせずに、溝２９の形成によって凹部５５を形成できる。そのため、エッチングによる光電変換膜５０へのダメージを低減できるため、ノイズや不良を抑制できる。また、光電変換膜５０が、エッチングによる加工が難しい材料で構成されている場合にも、適切に凹部５５を形成できる。
＜第３実施形態＞
次に、図７（ａ）〜（ｃ）を用いて第３実施形態に係る撮像装置の製造方法を説明する。第３実施形態は、電極層４０および絶縁膜４６の形成方法が第２実施形態と異なる。他の点は第２実施形態と同様であるので説明を省略する。
図７（ａ）に示すように、電極層４０を成す画素電極４１、４２、４３、配線４４およびパッド４５を、ダマシンプロセスによって形成する。ダマシンプロセスは、次のように行う。まず、絶縁部材２０の上面に溝を形成する。次に、その溝に、電極層４０のための導電膜を埋め込む。溝からはみ出した導電膜をＣＭＰ法などに除去する。これにより、画素電極４１、４２、４３、配線４４およびパッド４５を含む電極層４０の上面と絶縁部材２０の上面が略連続した構造（ダマシン構造）が得られる。
次に、図７（ｂ）に示すように、画素電極４１、４２、４３、配線４４およびパッド４５の上に絶縁膜４６０を形成する。さらに絶縁膜４６０の上に少なくとも画素電極４１、４２、４３の間に位置する部分に開口を有するマスクＲ４を形成する。マスクＲ４を用いて絶縁膜４６０をエッチングすることにより、５の上に、不連続な絶縁膜４６をパターニングにより形成する。
引き続きマスクＲ４を用いて絶縁部材２０をエッチングする。これにより、図７（ｂ）に示すように、絶縁部材２０の内、接続部３８１と接続部３８２の間に位置し、画素電極４１、４２に重ならない部分２９１を除去して、絶縁部材２０の上面に溝２９を形成する。また、絶縁部材２０の内、接続部３８２と接続部３８３の間に位置し、画素電極４２、４３に重ならない部分２９２を除去して絶縁部材２０の上面に溝２９を形成する。なお、絶縁膜４６０のエッチング条件と絶縁部材２０のエッチング条件は互いに異なっていてもよいが、同じエッチング条件で絶縁膜４６０と絶縁部材２０を連続してエッチングすることもできる。ここでは、絶縁膜４６０のエッチング時のマスクと、溝２９の形成のためのマスクを、同一のマスクＲ４を兼用している。これにより、マスク形成工程を簡略化できるとともに、アライメントずれを抑制して、歩留まりを向上できる。ただし、溝２９の形成のためのマスクを、絶縁膜４６０のエッチング時のマスクとは別のマスクにすることもできる。溝２９の形成のためのマスク（マスクＲ４）はレジストマスクであってもよいし、ハードマスクを用いてもよい。このようにして、溝２９を有する配線構造体１２０の上に画素電極４１、４２、４３が配された部品を用意する。
その後、図７（ｃ）に示すように、画素電極４１、４２、４３および溝２９を覆う光電変換膜５００を、光電変換膜５００の画素電極４１、４２、４３の上面に、溝２９に対応した凹部５５が形成されるように成膜する。この工程以降は、第２実施形態と同様であるから、説明を省略する。なお、パッド４５の上に残存する絶縁膜４６０の一部は、対向電極６０や誘電体膜７０のパターニング時など、適当なタイミングで除去すればよい。
＜第４実施形態＞
図８（ａ）、（ｂ）を用いて第４実施形態に係る撮像装置１０００を説明する。図８（ａ）は、図１（ｂ）ののＡ―Ａ’線における画素領域１の断面および、周辺領域２の断面を示している。図８（ｂ）は光電変換膜５０の近傍を拡大した断面図である。第４実施形態は、光電変換膜５０の画素電極４１、４２、４３側の構造および対向電極６０側の構造が第１実施形態と主に異なる。第１実施形態と同様の事項については説明を省略する。
本実施形態では、図８（ａ）に示すように、画素電極４１、４２、４３と光電変換膜５０との間に絶縁膜４６を設けておらず、画素電極４１、４２、４３は、光電変換膜５０に接触している。画素電極４１、４２、４３と光電変換膜５０との接触は、オーミック接触またはショットキー接触である。また、対向電極６０と光電変換膜５０との間に絶縁膜６１が設けられている。絶縁膜６１が光電変換膜５０に接触しており、対向電極６０（Ｍｅｔａｌ）と絶縁膜６１（Ｉｎｓｕｌａｔｏｒ）と光電変換膜５０（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とによりＭＩＳ構造が構成されている。なお、絶縁膜６１を設けずに、対向電極６０（Ｍｅｔａｌ）と光電変換膜５０（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とが接触し、光電変換膜５０と画素電極４１、４２、４３とが接触する構造を採用することもできる。
凹部５５は上述した第１〜３実施形態と同様に、Ｄ＞ＴおよびＬ＞Ｇを満足している。これにより、中間部５４において画素電極４１、４２、４３から距離Ｇ以上離れた部分（図３の第２部分５４２に相当）において感度を向上し、残像を低減することができる。さらに、対向電極６０が凹部５５に向かって突出し、突出した対向電極６０の一部が凹部５５に囲まれている。これにより、中間部５４の電界強度を高めて、残像を抑制することができる。本実施形態では、対向電極６０は凹部５５に接触しておらず、Ｌ＞Ｍとなっている。この場合、距離Ｌと距離Ｍの差は凹部５５内の絶縁膜６１の厚さに対応する。
次に、図９（ａ）〜（ｃ）を用いて第４実施形態に係る撮像装置の製造方法を説明する。第４実施形態に係る撮像装置の製造方法は第１実施形態に係る撮像装置の製造方法とおおむね同じであり、相違する点のみを説明する。
図９（ａ）に示すように、配線構造体１２０の上に形成された画素電極４１、４２、４３の上に、第１光電変換層５１０を成膜する。第１光電変換層５１０はその上面に凹部を有しないか、画素電極４１、４２、４３の厚さＴ以下の深さを有する凹部を有し、画素電極４１、４２、４３の厚さＴより大きい深さを有する凹部は有しない。
図９（ｂ）に示すように、第１光電変換層５１０の画素電極４１、４２、４３に対応する部分の上にマスクＲ５を形成する。マスクＲ５は画素電極４１、４２、４３の間に位置する部分に対応する開口を有している。マスクＲ５を用いて第１光電変換層５１０をエッチングして、第１光電変換層５１０に溝５１１を形成する。第１光電変換層５１０の溝５１１で挟まれた部分が少なくとも、画素電極４１、４２、４３に対応する光電変換部５１、５２、５３となる。なお、第１光電変換層５１０の形成前に画素電極４１、４２、４３をパターニングせずに、画素電極４１、４２、４３となる導電膜の上に第１光電変換層５１０を形成することもできる。そして、マスクＲ５を用いて、第１光電変換層５１０と導電膜をエッチングして、光電変換部５１、５２、５３および画素電極４１、４２、４３をそれぞれパターニングすることもできる。
溝５１１の深さは、画素電極４１、４２、４３の厚さＴよりも大きくすることが好ましい。本例の溝５１１は第１光電変換層５１０の上面から絶縁部材２０に達し、その深さが第１光電変換層５１０の深さに等しい貫通溝である。しかし、溝５１１の底が第１光電変換層５１０で構成されるように、溝５１１の深さを第１光電変換層５１０の厚さよりも小さくすることもできる。
マスクＲ５を除去し、光電変換部５１、５２、５３を溝５１１に沿って覆う様に、第２光電変換層５２０を形成する。第１光電変換層５１０から形成された部分（光電変換部５１、５２、５３）と第２光電変換層５２０とで、光電変換膜５００が形成される。第２光電変換層５２０で構成された光電変換膜５００の上面５０１には、溝５１１に対応した凹部５５が形成される。凹部５５の深さがＤ＞Ｔを満たすように、溝５１１の深さおよび幅、並びに、第２光電変換層５２０の厚さおよび成膜方法を選択すればよい。
そして、図９（ｄ）に示すように、凹部５５を含む光電変換膜５００の上面５０１に沿って絶縁膜６１０を形成する。さらに絶縁膜６１０の上に導電膜６００を形成する。
その後は、導電膜６００を適当なマスクを用いてエッチングすることで導電膜６００から図８（ａ）に示した対向電極６０を形成する。絶縁膜６１０をエッチングすることで、絶縁膜６１０から図８（ａ）に示した絶縁膜６１を形成する。光電変換膜５００（第２光電変換層５２０）をエッチングすることで、光電変換膜５００（第２光電変換層５２０）から図８（ａ）に示した光電変換膜５０を形成する。これのエッチングに用いるマスクは単一のマスクを兼用してもよいし、エッチングする膜毎に異なるマスクを用いてもよい。
以上説明した実施形態の要点は以下のようになる。撮像装置１０００は、画素電極４１と、画素電極４１に隣り合う画素電極４２と、を備える。さらに、撮像装置１０００は、画素電極４１および画素電極４２を連続的に覆う光電変換膜５００を備える。光電変換膜５０は、画素電極４１および画素電極４２の側とは反対側の上面５０１に、画素電極４１と画素電極４２の間の部分に向かって凹んだ凹部５５を有している。凹部５５の深さＤが画素電極４１の厚さＴよりも大きい。画素電極４１から凹部５５までの距離Ｌが画素電極４１から画素電極４２までの距離Ｇよりも大きい。このような撮像装置１０００によれば、感度を向上しつつ、残像の発生を抑制できる撮像装置を提供することができる。
上述した複数の実施形態は、各々の実施形態に限定されるものではなく、複数の実施形態を組み合わせて実施することができる。また、本発明の思想を逸脱しない範囲において、構成要素の置換や削除、追加など、適宜の変更を加えることができる。
１００ 撮像装置
１１０ 画素回路
４１、４２、４３ 画素電極
５０ 光電変換膜
５０１ 上面
５５ 凹部
Ｄ 深さ
Ｔ 厚さ
Ｇ、Ｌ 距離

Claims (17)

  1. 第１画素電極と、前記第１画素電極に隣り合う第２画素電極と、前記第１画素電極および前記第２画素電極を連続的に覆う光電変換膜と、を備える撮像装置であって、
    前記光電変換膜は、前記第１画素電極および前記第２画素電極の側とは反対側の面に、前記第１画素電極と前記第２画素電極の間の部分に向かって凹んだ凹部を有しており、
    前記凹部の深さが前記第１画素電極の厚さよりも大きく、かつ、前記第１画素電極から前記凹部までの最短距離が前記第１画素電極から前記第２画素電極までの最短距離よりも大きいことを特徴とする撮像装置。
  2. 前記凹部の幅が、前記第１画素電極から前記第２画素電極までの前記最短距離よりも大きい、請求項１に記載の撮像装置。
  3. 前記光電変換膜を介して前記第１画素電極および前記第２画素電極に対向する対向電極が、前記面に沿って連続的に設けられており、前記対向電極の一部が前記凹部に囲まれている、請求項１または２に記載の撮像装置。
  4. 前記対向電極は前記凹部に接触している、請求項３に記載の撮像装置。
  5. 前記凹部の前記深さ、前記第１画素電極から前記凹部までの前記最短距離、および、前記第１画素電極から前記第２画素電極までの前記最短距離が０．５μｍ未満である、請求項１乃至４のいずれか１項に記載の撮像装置。
  6. 前記光電変換膜を介して前記第１画素電極および前記第２画素電極に対向し、前記光電変換膜の屈折率よりも低い屈折率を有する誘電体膜が、前記面に沿って連続的に設けられており、前記誘電体膜の一部は前記凹部に囲まれている、請求項１乃至５のいずれか１項に記載の撮像装置。
  7. 前記第１画素電極と前記光電変換膜の間には絶縁膜が設けられている、請求項１乃至６のいずれか１項に記載の撮像装置。
  8. 前記第１画素電極の厚さが、前記第１画素電極から前記第２画素電極までの前記最短距離よりも小さい、請求項１乃至７のいずれか１項に記載の撮像装置。
  9. 前記第１画素電極と前記第２画素電極は共通の絶縁部材の上に配されており、前記絶縁部材の前記第１画素電極および前記第２画素電極の側の面は、前記第１画素電極と前記第２画素電極の間の部分から離れるように凹んだ溝を有している、請求項１乃至８のいずれか１項に記載の撮像装置。
  10. 前記光電変換膜は量子ドット膜である、請求項１乃至９のいずれか１項に記載の撮像装置。
  11. 請求項１乃至１０のいずれか１項に記載の撮像装置と、前記撮像装置から得られた信号を処理する信号処理装置と、を備える撮像システム。
  12. 複数のトランジスタが設けられた半導体基板の上に、第１接続部および第２接続部を有する導電部材と、前記第１接続部と前記第２接続部の間に溝を有する絶縁部材と、前記第１接続部の上に配された前記第１画素電極と、前記第２接続部の上に配された前記第２画素電極と、を有する部品を用意し、
    前記第１画素電極、前記第２画素電極および前記溝を覆う光電変換膜を、前記光電変換膜の前記第１画素電極および前記第２画素電極の側とは反対側の面に、前記溝に対応した凹部が形成されるように成膜することを特徴とする撮像装置の製造方法。
  13. 前記溝を、前記半導体基板の上に設けられた絶縁部材の、前記第１接続部と前記第２接続部の間に位置する部分の少なくとも一部を除去することにより形成する、請求項１２に記載の撮像装置の製造方法。
  14. 前記第１画素電極および前記第２画素電極を形成した後に、前記溝を形成する、請求項１２または１３に記載の撮像装置の製造方法。
  15. 前記第１画素電極および前記第２画素電極を形成する工程では、前記絶縁部材の上に導電膜を形成し、前記導電膜の上にマスクを形成し、前記マスクを用いて前記導電膜をエッチングすることにより前記第１画素電極および前記第２画素電極を形成し、前記マスクを用いて前記絶縁部材をエッチングすることにより前記溝を形成する、請求項１１乃至１４のいずれか１項に記載の撮像装置の製造方法。
  16. 前記第１画素電極から前記凹部までの最短距離が前記第１画素電極から前記第２画素電極までの最短距離よりも大きくなるように前記溝および前記光電変換膜を形成する、請求項１１乃至１５のいずれか１項に記載の撮像装置の製造方法。
  17. 請求項１乃至１０のいずれか１項に記載の撮像装置を製造する製造方法であって、
    前記第１画素電極および前記第２画素電極を覆う第１光電変換層を形成し、前記第１画素電極と前記第２画素電極の間の部分に対応して、前記第１光電変換層に溝を形成することにより、前記第１画素電極の上に位置する第１光電変換部と、前記第１光電変換部に前記溝を介して隣り合う、前記第２画素電極の上に位置する第２光電変換部と、を形成し、
    前記第１光電変換部および前記第２光電変換部を覆う第２光電変換層を、前記第２光電変換層の前記第１画素電極および前記第２画素電極の側とは反対側の面に、前記溝に対応した凹部が形成されるように成膜することを特徴とする撮像装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018235895A1 (ja) * 2017-06-21 2018-12-27 ソニーセミコンダクタソリューションズ株式会社 撮像素子、積層型撮像素子及び固体撮像装置
JP2019009437A (ja) * 2017-06-21 2019-01-17 ソニー株式会社 撮像素子、積層型撮像素子及び固体撮像装置
WO2021149413A1 (ja) * 2020-01-23 2021-07-29 パナソニックＩｐマネジメント株式会社 撮像装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6303803B2 (ja) 2013-07-03 2018-04-04 ソニー株式会社 固体撮像装置およびその製造方法
KR20180117601A (ko) * 2016-02-29 2018-10-29 소니 주식회사 고체 촬상 소자
US10700780B2 (en) 2018-05-30 2020-06-30 Apple Inc. Systems and methods for adjusting movable lenses in directional free-space optical communication systems for portable electronic devices
US11303355B2 (en) 2018-05-30 2022-04-12 Apple Inc. Optical structures in directional free-space optical communication systems for portable electronic devices
US10705347B2 (en) * 2018-05-30 2020-07-07 Apple Inc. Wafer-level high aspect ratio beam shaping
US11549799B2 (en) 2019-07-01 2023-01-10 Apple Inc. Self-mixing interference device for sensing applications
US11843022B2 (en) * 2020-12-03 2023-12-12 Sharp Kabushiki Kaisha X-ray imaging panel and method of manufacturing X-ray imaging panel
US11916094B2 (en) * 2021-08-02 2024-02-27 Sharp Display Technology Corporation Photoelectric conversion panel and method for manufacturing photoelectric conversion panel

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292365A (ja) * 1985-10-18 1987-04-27 Fuji Photo Film Co Ltd 半導体装置およびその製造方法
JPS62117367A (ja) * 1985-11-18 1987-05-28 Toshiba Corp 固体撮像装置
JPS62122268A (ja) * 1985-11-22 1987-06-03 Fuji Photo Film Co Ltd 固体撮像素子
JPH03278458A (ja) * 1990-03-08 1991-12-10 Sharp Corp 薄膜受光装置
US20090218650A1 (en) * 2008-02-28 2009-09-03 Hsiao-Wen Lee Image sensor device with submicron structure
JP2010177392A (ja) * 2009-01-29 2010-08-12 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2012094810A (ja) * 2010-09-30 2012-05-17 Fujifilm Corp 光電変換素子、光電変換素子の製造方法、及び撮像素子

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5694840B2 (ja) * 2011-04-20 2015-04-01 富士フイルム株式会社 有機撮像素子および有機撮像素子の製造方法
JPWO2014027588A1 (ja) * 2012-08-14 2016-07-25 ソニー株式会社 固体撮像装置および電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292365A (ja) * 1985-10-18 1987-04-27 Fuji Photo Film Co Ltd 半導体装置およびその製造方法
JPS62117367A (ja) * 1985-11-18 1987-05-28 Toshiba Corp 固体撮像装置
JPS62122268A (ja) * 1985-11-22 1987-06-03 Fuji Photo Film Co Ltd 固体撮像素子
JPH03278458A (ja) * 1990-03-08 1991-12-10 Sharp Corp 薄膜受光装置
US20090218650A1 (en) * 2008-02-28 2009-09-03 Hsiao-Wen Lee Image sensor device with submicron structure
JP2010177392A (ja) * 2009-01-29 2010-08-12 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2012094810A (ja) * 2010-09-30 2012-05-17 Fujifilm Corp 光電変換素子、光電変換素子の製造方法、及び撮像素子

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018235895A1 (ja) * 2017-06-21 2018-12-27 ソニーセミコンダクタソリューションズ株式会社 撮像素子、積層型撮像素子及び固体撮像装置
JP2019009437A (ja) * 2017-06-21 2019-01-17 ソニー株式会社 撮像素子、積層型撮像素子及び固体撮像装置
JP7099073B2 (ja) 2017-06-21 2022-07-12 ソニーグループ株式会社 撮像素子、積層型撮像素子及び固体撮像装置
US11670659B2 (en) 2017-06-21 2023-06-06 Sony Semiconductor Solutions Corporation Imaging element, stacked imaging element, and solid-state imaging apparatus
WO2021149413A1 (ja) * 2020-01-23 2021-07-29 パナソニックＩｐマネジメント株式会社 撮像装置

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