JP2016032020A

JP2016032020A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2016032020A
Application number: JP2014153778A
Authority: JP
Inventors: 稔泰藤本; Toshiyasu Fujimoto
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2014-07-29
Filing date: 2014-07-29
Publication date: 2016-03-07

Abstract

PROBLEM TO BE SOLVED: To prevent a silicon film and a lower electrode from being short-circuited.SOLUTION: A method of manufacturing a semiconductor device includes: a second hole formation step of partially removing an amorphous silicon film 22A located immediately under a first hole 11A thereby forming a second hole 11D and exposing an upper surface of a contact plug 4; a third hole formation step of enlarging a diameter of the second hole thereby forming a third hole 11B, and thereby making a part of a mask film 18 protrude above the third hole to form an eaves part 18A; a fourth hole formation step of forming an insulating film 30 that continuously covers a lateral face of the third hole and a lower surface of the eaves part, thereby forming a fourth hole 11Y that has a lateral face comprised of an insulating film; and a lower electrode formation step of forming a lower electrode 7 that covers a lateral face of the fourth hole and that is connected with the upper surface of the contact plug.SELECTED DRAWING: Figure 6

Description

本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを含む半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a capacitor and a manufacturing method thereof.

ＤＲＡＭ（Dynamic Random Access Memory）などに代表される半導体デバイスの高密度化に伴って、半導体デバイスを構成している様々な構成要素の占有面積が縮小されている。ＤＲＡＭではキャパシタの専有面積の縮小は容量の低減を招くので、キャパシタの容量を確保するためには、キャパシタの高さをできるだけ高くする必要がある。これは、製造工程において、シリコン酸化膜などの絶縁膜からなるシリンダー層間膜に深いシリンダーホールを形成する必要があることを意味する。しかし、開口径が小さくなればなるほどシリンダーホールの形成自体が困難になる。このため、開口径の縮小に伴ってより深いシリンダーホールを形成することが極めて困難となってきた。この困難さを克服するために、シリコン酸化膜よりエッチングが容易なシリコン膜をシリンダー層間膜に用いてキャパシタを形成する方法が検討されている。特許文献１及び２には、それぞれ、シリンダー層間膜に、シリコン酸化膜に代えて、多結晶シリコン膜を形成し、その多結晶シリコン膜に形成したシリンダーホールを利用してキャパシタを形成する方法が開示されている。 With the increase in the density of semiconductor devices represented by DRAM (Dynamic Random Access Memory) and the like, the occupied area of various components constituting the semiconductor device is reduced. In a DRAM, the reduction of the area occupied by a capacitor leads to a reduction in capacitance. Therefore, in order to secure the capacitance of the capacitor, it is necessary to make the height of the capacitor as high as possible. This means that it is necessary to form a deep cylinder hole in a cylinder interlayer film made of an insulating film such as a silicon oxide film in the manufacturing process. However, the smaller the opening diameter is, the more difficult it is to form the cylinder hole. For this reason, it has become extremely difficult to form a deeper cylinder hole as the opening diameter is reduced. In order to overcome this difficulty, a method of forming a capacitor using a silicon film that is easier to etch than a silicon oxide film as a cylinder interlayer film has been studied. In Patent Documents 1 and 2, there is a method of forming a capacitor using a cylinder hole formed in the polycrystalline silicon film by forming a polycrystalline silicon film in the cylinder interlayer film instead of the silicon oxide film, respectively. It is disclosed.

特開２００６−２４５３６４号公報JP 2006-245364 A ＵＳ２００３／０００８４６９Ａ１US 2003/0008469 A1

多結晶シリコン膜をシリンダー層間膜として用いる場合、多結晶シリコン膜は絶縁物ではないため下部電極と絶縁分離することが必要となる。特許文献１の図３（ｄ）〜（ｅ）には、シリンダー層間膜であり後に第１の電極部分２７となるポリシリコン（多結晶シリコン膜）（２４）に開口２６（シリンダーホール）を形成する工程と、酸化アルミニウム膜２８を全面に形成する工程と、リンがドープされたポリシリコン膜２９を成膜する工程と、異方性エッチングにより開口２６の底面及び酸化シリコン膜２５上のポリシリコン膜２９及び酸化アルミニウム膜２８を除去する工程と、を含む半導体装置の製造方法が記載されている。 When a polycrystalline silicon film is used as a cylinder interlayer film, the polycrystalline silicon film is not an insulator and therefore needs to be insulated from the lower electrode. 3D to 3E of Patent Document 1, an opening 26 (cylinder hole) is formed in polysilicon (polycrystalline silicon film) (24) which is a cylinder interlayer film and later becomes the first electrode portion 27. A step of forming an aluminum oxide film 28 on the entire surface, a step of forming a polysilicon film 29 doped with phosphorus, and a polysilicon on the bottom surface of the opening 26 and the silicon oxide film 25 by anisotropic etching. And a step of removing the film 29 and the aluminum oxide film 28.

特許文献１に記載された方法では、異方性エッチングの際に、開口２６の上端に形成されたポリシリコン膜２９及び酸化アルミニウム膜２８もエッチバックされてしまい、第１の電極部分２７となるポリシリコン２４の開口側面が露出する恐れがある。ポリシリコン２４が露出した状態で、その後、容量電極（キャパシタの下部電極）３２となるポリシリコン膜３１を成膜すると、ポリシリコン膜３１とポリシリコン２４とがショートする問題が発生する。特許文献２に開示されているキャパシタも類似の構成を有しており、同じ問題がある。 In the method described in Patent Document 1, during the anisotropic etching, the polysilicon film 29 and the aluminum oxide film 28 formed on the upper end of the opening 26 are also etched back to form the first electrode portion 27. The opening side surface of the polysilicon 24 may be exposed. If the polysilicon film 31 that becomes the capacitor electrode (capacitor lower electrode) 32 is formed after that with the polysilicon 24 exposed, there is a problem that the polysilicon film 31 and the polysilicon 24 are short-circuited. The capacitor disclosed in Patent Document 2 has a similar configuration and has the same problem.

本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に配置された層間絶縁膜にコンタクトプラグを形成するコンタクトプラグ形成工程と、前記コンタクトプラグの上方に非晶質シリコン膜を形成する非晶質シリコン膜形成工程と、前記非晶質シリコン膜上にマスク膜を形成するマスク膜形成工程と、前記マスク膜の前記コンタクトプラグに重なる位置に第１ホールを形成する第１ホール形成工程と、前記第１ホールの直下に位置する前記非晶質シリコン膜を部分的に除去して第２ホールを形成するとともに、前記コンタクトプラグの上面を露出させる第２ホール形成工程と、前記第２ホールの径を拡大して第３ホールを形成し、それによって前記マスク膜の一部を前記第３ホール上に突き出させて庇部を形成する第３ホール形成工程と、前記第３ホールの側面及び前記庇部の底面を連続して覆う絶縁膜を形成し、前記絶縁膜からなる側面を有する第４ホールを形成する第４ホール形成工程と、前記第４ホールの側面を覆うとともに前記コンタクトプラグの上面に接続する下部電極を形成する下部電極形成工程と、を含むことを特徴とする。 A method of manufacturing a semiconductor device according to an embodiment of the present invention includes a contact plug forming step of forming a contact plug in an interlayer insulating film disposed on a semiconductor substrate, and an amorphous silicon film above the contact plug. A step of forming an amorphous silicon film; a step of forming a mask film on the amorphous silicon film; and a first hole for forming a first hole at a position overlapping the contact plug of the mask film. Forming a second hole by partially removing the amorphous silicon film located immediately below the first hole to form a second hole and exposing an upper surface of the contact plug; A third hole is formed by enlarging the diameter of the second hole to form a third hole, thereby projecting a part of the mask film onto the third hole to form a flange. Forming an insulating film continuously covering a side surface of the third hole and a bottom surface of the flange, and forming a fourth hole having a side surface made of the insulating film; A lower electrode forming step of covering a side surface of the four holes and forming a lower electrode connected to the upper surface of the contact plug.

また、本発明の他の実施の形態に係る半導体装置は、半導体基板上に配置された層間絶縁膜に形成されたコンタクトプラグと、前記層間絶縁膜の上方に配置されたシリコン膜と、前記シリコン膜上に配置されたマスク膜と、前記コンタクトプラグと重なる位置において前記シリコン膜と前記マスク膜を連続して貫通するように形成されたホールの側面を覆う絶縁膜と、前記絶縁膜の内表面を覆うとともに前記コンタクトプラグの上面に接続される下部電極と、を備え、前記マスク膜は前記ホールの内側に突き出す庇部を有し、前記絶縁膜は前記庇部の下面に接している部分を有する、ことを特徴とする。 A semiconductor device according to another embodiment of the present invention includes a contact plug formed on an interlayer insulating film disposed on a semiconductor substrate, a silicon film disposed above the interlayer insulating film, and the silicon A mask film disposed on the film; an insulating film covering a side surface of a hole formed so as to continuously penetrate the silicon film and the mask film at a position overlapping with the contact plug; and an inner surface of the insulating film And a lower electrode connected to the upper surface of the contact plug, the mask film has a flange protruding inside the hole, and the insulating film has a portion in contact with the lower surface of the flange It is characterized by having.

本発明によれば、シリンダー層間膜であるシリコン膜とキャパシタの下部電極との間のショートの発生を防止できる構造の半導体装置とその製造方法が得られる。 According to the present invention, it is possible to obtain a semiconductor device having a structure capable of preventing the occurrence of a short circuit between a silicon film as a cylinder interlayer film and a lower electrode of a capacitor, and a method for manufacturing the same.

本発明の第１の実施の形態に係る半導体装置の一部の横断面図である。1 is a cross-sectional view of a part of a semiconductor device according to a first embodiment of the present invention. 図１のＡ−Ａ’線断面図である。FIG. 2 is a cross-sectional view taken along line A-A ′ of FIG. 1. 図１及び図２に示す半導体装置の製造方法を説明するための工程図であって、図２の破線枠Ｐ内に相当する部分を示す断面図である。FIG. 3 is a process diagram for explaining a method of manufacturing the semiconductor device shown in FIGS. 1 and 2, and is a cross-sectional view showing a portion corresponding to a broken line frame P in FIG. 2. 図３の工程に続く工程を説明するための断面図である。It is sectional drawing for demonstrating the process following the process of FIG. 図４の工程に続く工程を説明するための断面図である。It is sectional drawing for demonstrating the process following the process of FIG. 図５の工程に続く工程を説明するための断面図である。It is sectional drawing for demonstrating the process following the process of FIG. 図６の工程に続く工程を説明するための断面図である。It is sectional drawing for demonstrating the process following the process of FIG.

以下、図面を参照して本発明の実施の形態に係る半導体装置及びその製造方法について詳細に説明する。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described in detail with reference to the drawings.

図１及び図２は、本発明の第１の実施の形態に係る半導体装置１００の一部の横断面図及び縦断面図である。図１は、図２のＢ−Ｂ’線断面を、図２は図１のＡ−Ａ’線断面を夫々表している。なお、半導体装置１００はＤＲＡＭであるが、本発明はＤＲＡＭに限らずそれ以外の半導体装置にも適用可能である。 1 and 2 are a cross-sectional view and a vertical cross-sectional view of a part of the semiconductor device 100 according to the first embodiment of the present invention. 1 shows a cross section taken along line B-B ′ of FIG. 2, and FIG. 2 shows a cross section taken along line A-A ′ of FIG. 1. Although the semiconductor device 100 is a DRAM, the present invention is not limited to a DRAM and can be applied to other semiconductor devices.

図１を参照すると、半導体装置１００は、複数（ここでは１２個）のメモリセルが配列形成されたメモリセル領域１０１と、メモリセルを駆動する周辺回路が配置される周辺回路領域１０２とを含む。実際の半導体装置では、メモリセル領域１０１に形成されるメモリセルの数は数千から数百万以上である。 Referring to FIG. 1, a semiconductor device 100 includes a memory cell region 101 in which a plurality (here, 12) of memory cells are arranged and a peripheral circuit region 102 in which peripheral circuits for driving the memory cells are arranged. . In an actual semiconductor device, the number of memory cells formed in the memory cell region 101 is several thousand to several million or more.

メモリセル領域１０１には、複数のメモリセルにそれぞれ含まれるキャパシタ１０が二次元配列されている。具体的には、Ｘ方向に延在しＹ方向に第１の所定間隔で配置された複数の仮想直線と、Ｙ方向に延在しＸ方向に第２の所定間隔で配置された仮想直線との交点に、その中心が位置するように複数のキャパシタ１０が配置されている。なお、このキャパシタ１０の配置は一例に過ぎず、これとは異なる種々の配列が可能である。 In the memory cell region 101, capacitors 10 respectively included in a plurality of memory cells are two-dimensionally arranged. Specifically, a plurality of virtual straight lines extending in the X direction and arranged at a first predetermined interval in the Y direction, and a virtual straight line extending in the Y direction and arranged at a second predetermined interval in the X direction, A plurality of capacitors 10 are arranged so that the centers thereof are located at the intersections. The arrangement of the capacitor 10 is merely an example, and various arrangements different from this are possible.

各キャパシタ１０は、断面形状が円形の下部電極７とその内側面を覆う容量絶縁膜８と、容量絶縁膜８の内側面を覆うとともにその内部空間を埋める上部電極９とを含む。下部電極７の外側面は、絶縁膜３０を介してマスク膜１８に接続されている。 Each capacitor 10 includes a lower electrode 7 having a circular cross-sectional shape, a capacitor insulating film 8 that covers the inner surface thereof, and an upper electrode 9 that covers the inner surface of the capacitor insulating film 8 and fills the inner space thereof. The outer surface of the lower electrode 7 is connected to the mask film 18 through the insulating film 30.

周辺回路領域１０２には、マスク膜１８を貫通して形成された複数（ここでは４個）の第３コンタクトプラグ１５が形成されている。 In the peripheral circuit region 102, a plurality (four in this case) of third contact plugs 15 formed through the mask film 18 are formed.

図２を参照すると、半導体装置１００は、半導体基板１を有している。半導体基板１の上部には、素子分離領域（図示せず）が形成され、それによって複数の活性領域（図示せず）が区画されている。メモリセル領域１０１では、各活性領域がそれぞれキャパシタ１０に対応するように配列形成される。 Referring to FIG. 2, the semiconductor device 100 includes a semiconductor substrate 1. An element isolation region (not shown) is formed on the upper portion of the semiconductor substrate 1, thereby defining a plurality of active regions (not shown). In the memory cell region 101, the active regions are arranged so as to correspond to the capacitors 10.

各活性領域には一対の不純物領域（図示せず）が形成されている。さらに、半導体基板１上には、各活性領域の一対の不純物領域の間を跨ぐようにゲート絶縁膜（図示せず）とゲート電極（図示せず）が積層されている。ゲート電極は、Ｘ方向に並ぶ複数の活性領域を連続して跨ぐように形成される。各活性領域における一対の不純物領域とゲート絶縁膜及びゲート電極によりＭＯＳ（Metal Oxide Semiconductor）トランジスタが構成される。一対の不純物領域の一方はＭＯＳトランジスタのソース、他方はそのドレインとして機能する。メモリセル領域１０１に形成されたＭＯＳトランジスタの各々は、対応するキャパシタ１０ともにメモリセルを構成する。 A pair of impurity regions (not shown) is formed in each active region. Furthermore, a gate insulating film (not shown) and a gate electrode (not shown) are stacked on the semiconductor substrate 1 so as to straddle between a pair of impurity regions of each active region. The gate electrode is formed so as to continuously straddle a plurality of active regions arranged in the X direction. A pair of impurity regions in each active region, a gate insulating film, and a gate electrode constitute a MOS (Metal Oxide Semiconductor) transistor. One of the pair of impurity regions functions as the source of the MOS transistor and the other functions as the drain thereof. Each of the MOS transistors formed in the memory cell region 101 constitutes a memory cell together with the corresponding capacitor 10.

半導体基板１の上には、上述したＭＯＳトランジスタを覆う第１層間絶縁膜２が形成されている。第１層間絶縁膜２を貫通してセルトランジスタのソース及びドレインにそれぞれ接続される第１コンタクトプラグ（図示せず）が形成されている。 A first interlayer insulating film 2 is formed on the semiconductor substrate 1 to cover the above-described MOS transistor. A first contact plug (not shown) is formed through the first interlayer insulating film 2 and connected to the source and drain of the cell transistor.

第１層間絶縁膜２の上面には、各々が、一部の第１コンタクトプラグに接続される複数のビット線１９が配置されている。各ビット線１９は、Ｙ方向に並ぶ複数の第１コンタクトプラグに接続される。各ビット線１９に接続された第１コンタクトプラグは、ＭＯＳトランジスタのソース及びドレインの一方に接続されている。また、各ビット線１９の上面には第１マスク膜２０が配置されている。各ビット線１９とその上の第１マスク膜２０の両側面には、一対のサイドウォール絶縁膜２１が配置されている。以下では、各ビット線１９とその上の第１マスク膜２０及びその両側のサイドウォール絶縁膜２１を纏めてビット線１９と呼ぶ。 On the upper surface of the first interlayer insulating film 2, a plurality of bit lines 19 are arranged, each of which is connected to a part of the first contact plugs. Each bit line 19 is connected to a plurality of first contact plugs arranged in the Y direction. The first contact plug connected to each bit line 19 is connected to one of the source and drain of the MOS transistor. A first mask film 20 is disposed on the upper surface of each bit line 19. A pair of sidewall insulating films 21 are disposed on both side surfaces of each bit line 19 and the first mask film 20 thereon. Hereinafter, each bit line 19, the first mask film 20 thereon, and the sidewall insulating films 21 on both sides thereof are collectively referred to as a bit line 19.

第１層間膜２の上面は、ビット線１９と層間絶縁膜３で覆われている。ソース及びドレインの他方に接続された第１コンタクトプラグにそれぞれ接続される複数の（容量）コンタクトプラグ４が、層間絶縁膜３を貫通して形成されている。各コンタクトプラグ４は、互いに隣り合うビット線１９の間に、それらビット線１９と接するように配置されている。 The upper surface of the first interlayer film 2 is covered with the bit line 19 and the interlayer insulating film 3. A plurality of (capacitance) contact plugs 4 connected to the first contact plug connected to the other of the source and the drain are formed through the interlayer insulating film 3. Each contact plug 4 is disposed between adjacent bit lines 19 so as to be in contact with the bit lines 19.

層間絶縁膜３及びビット線１９上には、ストッパー膜５、シリコン膜２２及びマスク膜１８がこの順番で積層されている。 On the interlayer insulating film 3 and the bit line 19, the stopper film 5, the silicon film 22, and the mask film 18 are laminated in this order.

各コンタクトプラグ４の上面には、下部電極７が配置、接続されている。下部電極７は、ストッパー膜５、シリコン膜２２及びマスク膜１８に形成された下部電極孔（以下、ホールという）１１内に配置されている。 A lower electrode 7 is arranged and connected to the upper surface of each contact plug 4. The lower electrode 7 is disposed in a lower electrode hole (hereinafter referred to as a hole) 11 formed in the stopper film 5, the silicon film 22 and the mask film 18.

ホール１１は、マスク膜１８により規定される第１ホール１１Ａ、シリコン膜２２により規定される第３ホール１１Ｂ及びストッパー膜５により規定される底部ホール１１Ｃにより構成される。換言すると、第１ホール１１Ａと第３ホール１１Ｂとは連続し、また第３ホール１１Ｂと底部ホール１１Ｃとは連続し、これらは一体化してホール１１を構成している。 The hole 11 includes a first hole 11A defined by the mask film 18, a third hole 11B defined by the silicon film 22, and a bottom hole 11C defined by the stopper film 5. In other words, the first hole 11A and the third hole 11B are continuous, and the third hole 11B and the bottom hole 11C are continuous.

第３ホール１１Ｂの直径Ｘ２は、第１ホール１１Ａの直径Ｘ１及び底部ホール１１Ｃの直径Ｘ３のいずれよりも大きい（Ｘ２＞Ｘ１，Ｘ２＞Ｘ３）。これにより、マスク膜１８の一部はホール１１内に突き出し、第３ホール１１Ｂの上部に一部覆い被さる庇部１８Ａを形成する。また、ストッパー膜５の一部もホール１１内に突き出している。 The diameter X2 of the third hole 11B is larger than both the diameter X1 of the first hole 11A and the diameter X3 of the bottom hole 11C (X2> X1, X2> X3). As a result, a part of the mask film 18 protrudes into the hole 11 and forms a flange 18A that partially covers the third hole 11B. A part of the stopper film 5 also protrudes into the hole 11.

ホール１１の側面と下部電極７との間には絶縁膜３０が配置されている。絶縁膜３０は、ホール１１内に露出しているストッパー膜５の上面、シリコン膜２２の側面、マスク膜１８（庇部１８Ａ）の下面及び側面を覆っている。下部電極７は、この絶縁膜３０の内表面と底部ホール１１Ｃの内表面とを覆うように配置されている。 An insulating film 30 is disposed between the side surface of the hole 11 and the lower electrode 7. The insulating film 30 covers the upper surface of the stopper film 5 exposed in the hole 11, the side surface of the silicon film 22, and the lower surface and side surfaces of the mask film 18 (the flange portion 18 A). The lower electrode 7 is disposed so as to cover the inner surface of the insulating film 30 and the inner surface of the bottom hole 11C.

下部電極７の内表面と上面、及びメモリセル領域１０１におけるマスク膜１８の上面は、容量絶縁膜８で覆われている。また、容量絶縁膜８は、上部電極９で覆われている。上部電極９は、ホール１１内の容量絶縁膜８で囲まれた空間を埋設してホール１１の上部を塞ぐとともに、マスク膜１８の上面を覆う容量絶縁膜８の上面を覆う。本例では、上部電極９が、単一の膜で構成されているが、上部電極９は、複数の膜で構成されてもよい。たとえば、容量絶縁膜８を覆う薄い上部電極膜を形成した後、ホール１１に残る空間を埋める充填膜を形成し、その後、充填膜（及びマスク膜１８上の容量絶縁膜８の上面）を覆うプレート電極を形成するようにしてもよい。上部電極９をどのように構成するかは、容量絶縁膜８の絶縁性能を考慮に入れて決定することができる。 The inner surface and upper surface of the lower electrode 7 and the upper surface of the mask film 18 in the memory cell region 101 are covered with the capacitor insulating film 8. The capacitive insulating film 8 is covered with the upper electrode 9. The upper electrode 9 fills the space surrounded by the capacitive insulating film 8 in the hole 11 to block the upper portion of the hole 11 and covers the upper surface of the capacitive insulating film 8 that covers the upper surface of the mask film 18. In this example, the upper electrode 9 is composed of a single film, but the upper electrode 9 may be composed of a plurality of films. For example, after forming a thin upper electrode film that covers the capacitive insulating film 8, a filling film that fills the space remaining in the hole 11 is formed, and then the filling film (and the upper surface of the capacitive insulating film 8 on the mask film 18) is covered. A plate electrode may be formed. The configuration of the upper electrode 9 can be determined in consideration of the insulating performance of the capacitive insulating film 8.

以上のように配置された下部電極７と容量絶縁膜８と上部電極９によって、キャパシタ１０が構成される。 The lower electrode 7, the capacitive insulating film 8, and the upper electrode 9 arranged as described above constitute a capacitor 10.

上部電極９の上面及び周辺回路領域１０２のマスク膜１８の上面上には、これらを覆うように第２層間絶縁膜１２が配置されている。 A second interlayer insulating film 12 is disposed on the upper surface of the upper electrode 9 and the upper surface of the mask film 18 in the peripheral circuit region 102 so as to cover them.

メモリセル領域１０１には、第２層間絶縁膜１２を貫通し、上部電極９に接続される第２コンタクトプラグ１３が形成されている。 A second contact plug 13 that penetrates through the second interlayer insulating film 12 and is connected to the upper electrode 9 is formed in the memory cell region 101.

また、周辺回路領域１０２には、第２層間絶縁膜１２、マスク膜１８、シリコン膜２２及びストッパー膜５を貫通する複数（ここでは、２個）の第３コンタクトプラグ１５が形成されている。これらの第３コンタクトプラグ１５は、層間絶縁膜３を貫通して形成された第４コンタクトプラグ２６にそれぞれ接続されている。 In the peripheral circuit region 102, a plurality (two in this case) of third contact plugs 15 penetrating the second interlayer insulating film 12, the mask film 18, the silicon film 22, and the stopper film 5 are formed. These third contact plugs 15 are respectively connected to fourth contact plugs 26 formed through the interlayer insulating film 3.

第２層間絶縁膜１２上には、複数の配線１６が配置されている。メモリセル領域１０１の配線１６は、第２コンタクトプラグ１３に接続されている。また、周辺回路領域１０２の配線１６は、それぞれ第３コンタクトプラグ１５に接続されている。 A plurality of wirings 16 are disposed on the second interlayer insulating film 12. The wiring 16 in the memory cell region 101 is connected to the second contact plug 13. In addition, the wiring 16 in the peripheral circuit region 102 is connected to the third contact plug 15.

第２層間絶縁膜１２上には、配線１６を覆うように形成された第３層間絶縁膜１７が配置されている。 On the second interlayer insulating film 12, a third interlayer insulating film 17 formed so as to cover the wiring 16 is disposed.

以上のように構成された本実施の形態に係る半導体装置１００では、下部電極７が配置されるホール１１の一部、即ち第３ホール１１Ｂ、がシリコン膜２２により規定されている。そして、この第３ホール１１Ｂの直径Ｘ２は、ホール１１の他の部分、即ち、第１ホール１１Ａ及び底部ホール１１Ｃの直径Ｘ１，Ｘ３よりも大きい。その結果、第１ホール１１Ａを規定するマスク膜１８の一部がホール１１内に突き出して庇部１８Ａを形成する。この庇部１８Ａの存在により、ホール１１の内表面を覆うように積層形成された絶縁膜３０及び下部電極７を形成する際（エッチバックする際）に、シリコン膜２２が露出するという問題の発生を防止することができる。 In the semiconductor device 100 according to the present embodiment configured as described above, a part of the hole 11 in which the lower electrode 7 is disposed, that is, the third hole 11B is defined by the silicon film 22. The diameter X2 of the third hole 11B is larger than the diameters X1 and X3 of other portions of the hole 11, that is, the first hole 11A and the bottom hole 11C. As a result, a part of the mask film 18 that defines the first hole 11A protrudes into the hole 11 to form the flange 18A. Due to the presence of the flange 18A, the silicon film 22 is exposed when the insulating film 30 and the lower electrode 7 are formed so as to cover the inner surface of the hole 11 (when etching back). Can be prevented.

しかも、本実施の形態では、シリンダー層間膜としてシリコン膜２２を用いたことにより、シリコン酸化膜を用いた場合に比べてアスペクトの高いホールを容易に形成することができる。これにより、ホール１１の下部の直径が小さくなり、キャパシタ１０の容量が低下するという問題の発生を防止し又は抑制することができる。 In addition, in the present embodiment, by using the silicon film 22 as the cylinder interlayer film, it is possible to easily form a hole having a higher aspect than when a silicon oxide film is used. Thereby, the diameter of the lower part of the hole 11 becomes small, and generation | occurrence | production of the problem that the capacity | capacitance of the capacitor 10 falls can be prevented or suppressed.

次に、図３乃至図７を参照して、半導体装置１００の製造方法について詳細に説明する。本発明は、特に下部電極７の形成に関するものであり、図３乃至図７は下部電極７の形成工程を示している。また、図３乃至図７は、図２における破線Ｐに囲まれた領域に対応する部分断面図である。 Next, a method for manufacturing the semiconductor device 100 will be described in detail with reference to FIGS. The present invention particularly relates to the formation of the lower electrode 7, and FIGS. 3 to 7 show the process of forming the lower electrode 7. 3 to 7 are partial cross-sectional views corresponding to a region surrounded by a broken line P in FIG.

まず、公知の方法により、図３に示すマスク膜１８の形成までの工程を実施する。 First, steps up to the formation of the mask film 18 shown in FIG. 3 are performed by a known method.

詳述すると、半導体基板１を用意し、その一面側に複数のＭＯＳトランジスタ（図示せず）を形成する。半導体基板１としてシリコン基板を用いることができる。各ＭＯＳトランジスタは、ゲート絶縁膜とゲート電極、並びにソース・ドレインとなる一対の不純物拡散層を含む。 More specifically, a semiconductor substrate 1 is prepared, and a plurality of MOS transistors (not shown) are formed on one side thereof. A silicon substrate can be used as the semiconductor substrate 1. Each MOS transistor includes a gate insulating film, a gate electrode, and a pair of impurity diffusion layers serving as a source / drain.

次に、半導体基板１の一面側に形成された複数のＭＯＳトランジスタを覆うように第１層間絶縁膜２を形成する。また、第１層間絶縁膜２を貫通し、不純物拡散層に各々接続する複数の第１コンタクトプラグ（図示せず）を形成する。 Next, a first interlayer insulating film 2 is formed so as to cover a plurality of MOS transistors formed on one surface side of the semiconductor substrate 1. In addition, a plurality of first contact plugs (not shown) that penetrate the first interlayer insulating film 2 and are respectively connected to the impurity diffusion layers are formed.

次に、複数の第１コンタクトプラグのうちの一部に接続されるように、その上を通過するように配置されたビット線１９を形成する。また、ビット線１９の上面を覆う第１マスク膜２０を形成する。さらに、ビット線１９及び第１マスク膜２０のＸ方向側面を覆うサイドウォール絶縁膜２１を形成する。ビット線１９の材料としてタングステン（Ｗ）を用いることができ、また第１マスク膜２０及びサイドウォール絶縁膜２１としてシリコン窒化膜（ＳｉＮ）を用いることができる。 Next, the bit line 19 is formed so as to be connected to a part of the plurality of first contact plugs so as to pass therethrough. Further, a first mask film 20 that covers the upper surface of the bit line 19 is formed. Further, a sidewall insulating film 21 that covers the bit line 19 and the side surface in the X direction of the first mask film 20 is formed. Tungsten (W) can be used as the material of the bit line 19, and a silicon nitride film (SiN) can be used as the first mask film 20 and the sidewall insulating film 21.

次に、ビット線１９、第１マスク膜２０及びサイドウォール絶縁膜２１を埋め込むように層間絶縁膜３（図２参照）を形成する。また、サイドウォール絶縁膜２１にそのＸ方向側面が接触する（容量）コンタクトプラグ４を形成する。層間絶縁膜３としてシリコン酸化膜を用いることができ、コンタクトプラグ４の材料としてタングステンを用いることができる。 Next, an interlayer insulating film 3 (see FIG. 2) is formed so as to embed the bit line 19, the first mask film 20, and the sidewall insulating film 21. Further, a (capacitance) contact plug 4 in which the side surface in the X direction is in contact with the sidewall insulating film 21 is formed. A silicon oxide film can be used as the interlayer insulating film 3, and tungsten can be used as the material of the contact plug 4.

次に、コンタクトプラグ４及び第１マスク膜２０等の上面を覆うようにストッパー膜５を形成する。ストッパー膜５として膜厚２５ｎｍのシリコン窒化膜を用いることができ、その成膜にはＣＶＤ（Chemical Vapor Deposition）法を用いることができる。 Next, the stopper film 5 is formed so as to cover the upper surfaces of the contact plug 4 and the first mask film 20. A silicon nitride film having a film thickness of 25 nm can be used as the stopper film 5, and a CVD (Chemical Vapor Deposition) method can be used for the film formation.

次に、ストッパー膜５の上面を覆うようにシリコン膜２２Ａを形成する。シリコン膜２２Ａとして、膜厚３μｍの非晶質シリコン膜を用いることができる。非晶質シリコン膜を用いることで、アスペクト比の高いホール１１（１１Ｂ）を精度よく形成することが可能となる。 Next, a silicon film 22 A is formed so as to cover the upper surface of the stopper film 5. As the silicon film 22A, an amorphous silicon film having a thickness of 3 μm can be used. By using the amorphous silicon film, the holes 11 (11B) having a high aspect ratio can be accurately formed.

次に、シリコン膜２２Ａの上面を覆うようにマスク膜１８を形成する。マスク膜１８として、膜厚１３０ｎｍのシリコン酸化膜を用いることができ、その成膜にはＣＶＤ法を用いることができる。 Next, a mask film 18 is formed so as to cover the upper surface of the silicon film 22A. As the mask film 18, a silicon oxide film having a thickness of 130 nm can be used, and a CVD method can be used for the film formation.

次に、フォトリソグラフィ法とドライエッチング法により、マスク膜１８をパターニングして、第１ホール１１Ａを形成する。第１ホール１１Ａの形状は、平面視で円形とすることができる。第１ホール１１Ａの底面には、シリコン膜２２Ａの上面の一部が露出する。 Next, the mask film 18 is patterned by photolithography and dry etching to form the first hole 11A. The shape of the first hole 11A can be circular in plan view. A part of the upper surface of the silicon film 22A is exposed on the bottom surface of the first hole 11A.

以上により、図３に示す状態の半導体装置が得られる。 Thus, the semiconductor device in the state shown in FIG. 3 is obtained.

次に、図４に示すように、第１ホール１１Ａが形成されたマスク膜１８をマスクとするドライエッチングにより、シリコン膜２２Ａ及びストッパー膜５を貫通するホール１１Ｘを形成する。換言すると、ホール１１Ｘの形成は、第１ホール１１Ａの直下に位置するシリコン膜２２Ａを部分的に除去して第２ホール１１Ｄを形成し、続けて、第２ホール１１Ｄの直下に位置するストッパー膜５を部分的に除去して底部ホール１１Ｃを形成することにより行われる。こうして、マスク膜１８により規定される第１ホール１１Ａと、シリコン膜２２Ａにより規定される第２ホール１１Ｄと、ストッパー膜５により規定される底部ホール１１Ｃとで構成されるホール１１Ｘが形成される。ここで、第１ホール１１Ａ、第２ホール１１Ｄ及び底部ホール１１Ｃは、連続して一体化しており、その直径は、第１ホール１１Ａから底部ホール１１Ｃまで一様である。これは、シリンダー層間膜として、エッチングが容易な非晶質シリコン膜（シリコン膜２２Ａ）を用いたことで可能になる。 Next, as shown in FIG. 4, holes 11X penetrating the silicon film 22A and the stopper film 5 are formed by dry etching using the mask film 18 in which the first holes 11A are formed as a mask. In other words, the hole 11X is formed by partially removing the silicon film 22A located immediately below the first hole 11A to form the second hole 11D, and then the stopper film located immediately below the second hole 11D. 5 is partially removed to form the bottom hole 11C. Thus, a hole 11X composed of the first hole 11A defined by the mask film 18, the second hole 11D defined by the silicon film 22A, and the bottom hole 11C defined by the stopper film 5 is formed. Here, the first hole 11A, the second hole 11D, and the bottom hole 11C are continuously integrated, and the diameter is uniform from the first hole 11A to the bottom hole 11C. This can be achieved by using an amorphous silicon film (silicon film 22A) that can be easily etched as the cylinder interlayer film.

ホール１１Ｘの底部には、少なくともコンタクトプラグ４の一部が露出している。図では、サイドウォール２１の一部もホール１１Ｘの底部に露出している。 At least a part of the contact plug 4 is exposed at the bottom of the hole 11X. In the figure, part of the sidewall 21 is also exposed at the bottom of the hole 11X.

次に、図５に示すように、ウエットエッチング法によりシリコン膜２２Ａの一部を除去し、第２ホール１１Ｄの直径を拡大して、新たなホール１１を形成する。このとき、第１ホール１１Ａ及び底部ホール１１Ｃの直径が拡大することがないように、シリコン膜２２Ａが選択的にエッチングされるエッチング条件を用いる。マスク膜１８及びストッパー膜５がシリコン窒化膜の場合、アンモニア水（ＮＨ_３＋Ｈ_２Ｏ）を用いることで、非晶質シリコン膜からなるシリコン膜２２Ａだけをエッチングすることができる。 Next, as shown in FIG. 5, a part of the silicon film 22A is removed by a wet etching method, the diameter of the second hole 11D is enlarged, and a new hole 11 is formed. At this time, etching conditions under which the silicon film 22A is selectively etched are used so that the diameters of the first hole 11A and the bottom hole 11C do not increase. When the mask film 18 and the stopper film 5 are silicon nitride films, only the silicon film 22A made of an amorphous silicon film can be etched by using ammonia water (NH ₃ + H ₂ O).

新たに形成されたホール１１は、マスク膜１８で規定される第１ホール１１Ａ、シリコン膜２２Ａで規定される第３ホール１１Ｂ及びストッパー膜５で規定される底部ホール１１Ｃで構成される。ホール１１の底部には、少なくともコンタクトプラグ４の一部が依然露出している。 The newly formed hole 11 includes a first hole 11A defined by the mask film 18, a third hole 11B defined by the silicon film 22A, and a bottom hole 11C defined by the stopper film 5. At least a part of the contact plug 4 is still exposed at the bottom of the hole 11.

ここで、第３ホール１１Ｂの直径Ｘ２は、第１ホール１１Ａの直径Ｘ１及び底部ホール１１Ｃの直径Ｘ３よりも大きい。そして、第３ホール１１Ｂの側面は、第１ホール１１Ａ並びに底部ホール１１Ｃの側面よりも外周側に位置する。これにより、マスク膜１８の一部は第３ホール１１Ｂの上部に一部覆い被さるようにホール１１内に突き出して庇部１８Ａを形成する。 Here, the diameter X2 of the third hole 11B is larger than the diameter X1 of the first hole 11A and the diameter X3 of the bottom hole 11C. And the side surface of the 3rd hole 11B is located in the outer peripheral side rather than the side surface of 11A of 1st holes and bottom hole 11C. Thereby, a part of the mask film 18 protrudes into the hole 11 so as to partially cover the upper part of the third hole 11B, thereby forming the flange 18A.

この後、アニール処理を行い非晶質シリコン膜であるシリコン膜２２Ａを多結晶シリコン膜からなるシリコン膜２２に変質させる。アニール処理の温度は６００℃とすることができる。 Thereafter, annealing is performed to change the silicon film 22A, which is an amorphous silicon film, into a silicon film 22 made of a polycrystalline silicon film. The temperature of the annealing process can be set to 600 ° C.

次に、図６に示すように、第１ホール１１Ａ及び第３ホール１１Ｂの内表面を覆う絶縁膜３０を形成し、新たに第４ホール１１Ｙを形成する。絶縁膜３０の形成は、ホール１１の内表面を含む全面に絶縁膜３０となる絶縁膜を形成した後、異方性ドライエッチングによりその一部を除去することにより行われる。 Next, as shown in FIG. 6, an insulating film 30 covering the inner surfaces of the first hole 11A and the third hole 11B is formed, and a fourth hole 11Y is newly formed. The insulating film 30 is formed by forming an insulating film to be the insulating film 30 on the entire surface including the inner surface of the hole 11 and then removing a part thereof by anisotropic dry etching.

絶縁膜３０として膜厚５ｎｍのシリコン窒化膜を用いることができ、その成膜方法としてＣＶＤ法を用いることができる。ホール１１内に一様な膜厚で絶縁膜３０が形成され、マスク膜１８の庇部１８Ａの下面にも絶縁膜３０が形成されるように、その成膜を行う。 A silicon nitride film having a thickness of 5 nm can be used as the insulating film 30, and a CVD method can be used as the film formation method. The insulating film 30 is formed with a uniform film thickness in the hole 11, and the film is formed so that the insulating film 30 is also formed on the lower surface of the flange portion 18 A of the mask film 18.

また、絶縁膜３０となる絶縁膜の異方性エッチングには、フッ素含有プラズマを用いることができる。マスク膜１８上に形成された絶縁膜と、ホール１１の底面に形成された絶縁膜とを除去する。第４ホール１１Ｙの底面には、少なくともコンタクトプラグ４の上面の一部を露出させる。図では、マスク膜１８の側面に絶縁膜３０が残存しているが、マスク膜１８の側面の絶縁膜３０は除去されてもよい。また、ストッパー膜５の側面には絶縁膜３０が存在しないが、絶縁膜３０を残存させてもよい。いずれにしても、庇部１８Ａの底面に絶縁膜３０が形成されていること、及び、コンタクトプラグ４の少なくとも一部が露出していることが肝要である。 In addition, fluorine-containing plasma can be used for anisotropic etching of the insulating film to be the insulating film 30. The insulating film formed on the mask film 18 and the insulating film formed on the bottom surface of the hole 11 are removed. At least a part of the upper surface of the contact plug 4 is exposed on the bottom surface of the fourth hole 11Y. Although the insulating film 30 remains on the side surface of the mask film 18 in the drawing, the insulating film 30 on the side surface of the mask film 18 may be removed. Further, although the insulating film 30 does not exist on the side surface of the stopper film 5, the insulating film 30 may be left. In any case, it is important that the insulating film 30 is formed on the bottom surface of the flange portion 18A and that at least a part of the contact plug 4 is exposed.

異方性エッチングでは、プラズマを構成する電子やフッ素イオンなどの荷電粒子が、半導体基板に対して垂直に入射する。そして、荷電粒子が入射した領域においてエッチングが進行する。本実施の形態では、マスク膜１８の庇部１８Ａがホール１１の内側へ突き出している。このため、シリコン膜２２上に形成された絶縁膜３０は、庇部１８Ａによって荷電粒子から保護される。それゆえ、絶縁膜３０を形成する際の異方性ドライエッチングによって、シリコン膜２２の表面を覆う絶縁膜３０が荷電粒子の照射によるダメージを受けることはない。つまり、シリコン膜２２を覆う絶縁膜３０は、プラズマによるダメージを受けることなく良好な絶縁特性を示す。これにより、リーク電流の低減を図ることができる。また、シリコン膜２２を覆う絶縁膜３０の上端がエッチングされてシリコン膜２２が露出することもない。よって、この後形成される下部電極７とシリコン膜２２とがショートすることもない。 In anisotropic etching, charged particles such as electrons and fluorine ions constituting the plasma are perpendicularly incident on the semiconductor substrate. Etching proceeds in a region where charged particles are incident. In the present embodiment, the flange portion 18 A of the mask film 18 protrudes to the inside of the hole 11. For this reason, the insulating film 30 formed on the silicon film 22 is protected from charged particles by the flange portion 18A. Therefore, the insulating film 30 covering the surface of the silicon film 22 is not damaged by the irradiation of charged particles by anisotropic dry etching when forming the insulating film 30. That is, the insulating film 30 covering the silicon film 22 exhibits good insulating characteristics without being damaged by plasma. Thereby, the leakage current can be reduced. Further, the upper end of the insulating film 30 covering the silicon film 22 is not etched and the silicon film 22 is not exposed. Therefore, the lower electrode 7 and the silicon film 22 formed thereafter will not be short-circuited.

前述した特許文献１に記載された技術には、マスク膜１８の一部により形成される庇部１８Ａが存在しない。このため、ポリシリコン膜と酸化アルミニウム膜を同時にエッチバックすると、それらの上端がリセスし、下地である別のポリシリコン膜が露出し、露出したポリシリコン膜とその後形成される下部電極とがショートする恐れがある。これに対して、本実施の形態では、このようなショートが発生する恐れはない。 In the technique described in Patent Document 1 described above, the flange portion 18 A formed by a part of the mask film 18 does not exist. For this reason, if the polysilicon film and the aluminum oxide film are etched back at the same time, their upper ends are recessed, and another polysilicon film as a base is exposed, and the exposed polysilicon film and the lower electrode formed thereafter are short-circuited. There is a fear. On the other hand, in this embodiment, there is no possibility that such a short circuit occurs.

次に、図７に示すように、第４ホール１１Ｙの内表面を覆うように下部電極７を形成する。即ち、第４ホール１１Ｙの内表面を含む全面に下部電極７となる金属膜を形成し、フォトリソグラフィ法とドライエッチング法を用いてマスク膜１８上の金属膜を除去する。こうして、第４ホール１１Ｙの側面を覆い、第４ホール１１Ｙの底面に露出するコンタクトプラグ４の上面に接続される下部電極７が形成される。 Next, as shown in FIG. 7, the lower electrode 7 is formed so as to cover the inner surface of the fourth hole 11Y. That is, a metal film to be the lower electrode 7 is formed on the entire surface including the inner surface of the fourth hole 11Y, and the metal film on the mask film 18 is removed by using a photolithography method and a dry etching method. Thus, the lower electrode 7 is formed which covers the side surface of the fourth hole 11Y and is connected to the upper surface of the contact plug 4 exposed at the bottom surface of the fourth hole 11Y.

下部電極７となる金属膜として、ＳＦＤ（Sequential Flow Deposition）法を用いて形成した膜厚４ｎｍの窒化チタン膜（ＴｉＮ）を用いることができる。第４ホール１１Ｙは、下部電極７によって完全に埋め込まれることなく、下部電極７の内周側には空間が残留している。 As the metal film to be the lower electrode 7, a titanium nitride film (TiN) having a film thickness of 4 nm formed by using an SFD (Sequential Flow Deposition) method can be used. The fourth hole 11 Y is not completely filled with the lower electrode 7, and a space remains on the inner peripheral side of the lower electrode 7.

この後、公知の方法により、下部電極７の内表面を覆う容量絶縁膜８を形成する。さらに、容量絶縁膜８に囲まれる内部空間を埋設するとともに、その上部を覆う上部電極９を形成する。これによりキャパシタ１０が形成される。 Thereafter, a capacitor insulating film 8 covering the inner surface of the lower electrode 7 is formed by a known method. Further, an internal space surrounded by the capacitive insulating film 8 is buried, and an upper electrode 9 covering the upper portion is formed. Thereby, the capacitor 10 is formed.

さらに、公知の方法により、キャパシタ１０を埋め込む第２層間絶縁膜１２を形成し、第２コンタクトプラグ１３、第３コンタクトプラグ１５及び配線１６を形成し、第３層間絶縁膜１７を形成して、半導体装置１００が完成する。 Further, a second interlayer insulating film 12 for embedding the capacitor 10 is formed by a known method, a second contact plug 13, a third contact plug 15 and a wiring 16 are formed, and a third interlayer insulating film 17 is formed, The semiconductor device 100 is completed.

以上説明したように、本実施の形態に係る半導体装置の製造方法では、シリンダー層間膜として非晶質シリコンからなるシリコン膜２２Ａを用いるので、高アスペクト比のシリンダーホールを精度よく形成することができる。即ち、深さ方向に向かって径が縮小することなく、深さに拘わらずほぼ均一の径を持つシリンダーホールを形成することができる。 As described above, in the method of manufacturing a semiconductor device according to the present embodiment, since the silicon film 22A made of amorphous silicon is used as the cylinder interlayer film, a high aspect ratio cylinder hole can be formed with high accuracy. . That is, it is possible to form a cylinder hole having a substantially uniform diameter regardless of the depth without reducing the diameter in the depth direction.

また、第２ホール１１Ｄを規定するシリコン膜２２Ａの一部を選択的に除去し、マスク膜１８の一部に庇部１８Ａを形成するようにしたことで、シリコン膜２２の側面に形成された絶縁膜をドライエッチング時の荷電粒子から保護することができる。これにより、下部電極７とシリコン膜２２のショート防止及びこれらの間のリーク電流の低減を実現することができる。 Further, by selectively removing a part of the silicon film 22A defining the second hole 11D and forming the collar part 18A on a part of the mask film 18, it was formed on the side surface of the silicon film 22. The insulating film can be protected from charged particles during dry etching. Thereby, it is possible to prevent the lower electrode 7 and the silicon film 22 from being short-circuited and to reduce the leakage current therebetween.

以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく本発明の範囲内において種々の変形変更が加工である。特に、各膜の材料や成膜方法、膜厚等は例示に過ぎず、これらは適宜選択可能である。 As described above, the present invention has been described with reference to the embodiment. However, the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the present invention. In particular, the material of each film, the film forming method, the film thickness, etc. are merely examples, and these can be selected as appropriate.

１半導体基板
２第１層間絶縁膜
３層間絶縁膜
４コンタクトプラグ
５ストッパー膜
７下部電極
８容量絶縁膜
９上部電極
１０キャパシタ
１１，１１Ｘホール
１１Ａ第１ホール
１１Ｂ第３ホール
１１Ｃ底部ホール
１１Ｄ第２ホール
１１Ｙ第４ホール
１２第２層間絶縁膜
１３第２コンタクトプラグ
１５第３コンタクトプラグ
１６配線
１７第３層間絶縁膜
１８マスク膜
１８Ａ庇部
１９ビット線
２０第１マスク膜
２１サイドウォール絶縁膜
２２シリコン膜
２２Ａシリコン膜
２６第４コンタクトプラグ
３０絶縁膜
１００半導体装置
１０１メモリセル領域
１０２周辺回路領域 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 1st interlayer insulation film 3 Interlayer insulation film 4 Contact plug 5 Stopper film 7 Lower electrode 8 Capacitance insulation film 9 Upper electrode 10 Capacitor 11, 11X hole 11A 1st hole 11B 3rd hole 11C Bottom hole 11D 2nd hole 11Y 4th hole 12 2nd interlayer insulation film 13 2nd contact plug 15 3rd contact plug 16 wiring 17 3rd interlayer insulation film 18 mask film 18A buttock 19 bit line 20 1st mask film 21 side wall insulation film 22 silicon film 22A Silicon film 26 Fourth contact plug 30 Insulating film 100 Semiconductor device 101 Memory cell region 102 Peripheral circuit region

Claims

A contact plug forming step of forming a contact plug in an interlayer insulating film disposed on the semiconductor substrate;
An amorphous silicon film forming step of forming an amorphous silicon film above the contact plug;
A mask film forming step of forming a mask film on the amorphous silicon film;
A first hole forming step of forming a first hole at a position overlapping the contact plug of the mask film;
Forming a second hole by partially removing the amorphous silicon film located immediately below the first hole, and exposing a top surface of the contact plug;
Forming a third hole by enlarging the diameter of the second hole, thereby projecting a part of the mask film onto the third hole to form a flange;
A fourth hole forming step of forming an insulating film continuously covering a side surface of the third hole and a bottom surface of the flange, and forming a fourth hole having a side surface made of the insulating film;
Forming a lower electrode that covers a side surface of the fourth hole and is connected to an upper surface of the contact plug;
A method for manufacturing a semiconductor device, comprising:

The method of manufacturing a semiconductor device according to claim 1, wherein the third hole forming step is a step of selectively etching the amorphous silicon film.

3. The method of manufacturing a semiconductor device according to claim 1, further comprising a stopper film forming step of forming a stopper film that covers an upper surface of the contact plug before the amorphous silicon film forming step.

The second hole forming step is an anisotropic etching step using the mask film as a mask, and is a step of continuously etching the amorphous silicon film and the stopper film. 4. A method for manufacturing a semiconductor device according to 3.

A capacitor insulating film forming step of forming a capacitor insulating film covering the inner surface of the lower electrode;
An upper electrode forming step of forming an upper electrode covering the inner surface of the capacitive insulating film;
The method of manufacturing a semiconductor device according to claim 1, further comprising:

6. The method of manufacturing a semiconductor device according to claim 1, wherein the first hole forming step is a step of forming a plurality of the first holes arranged two-dimensionally.

A contact plug formed in an interlayer insulating film disposed on a semiconductor substrate;
A silicon film disposed above the interlayer insulating film;
A mask film disposed on the silicon film;
An insulating film covering a side surface of a hole formed so as to continuously penetrate the silicon film and the mask film at a position overlapping with the contact plug;
A lower electrode that covers the inner surface of the insulating film and is connected to the upper surface of the contact plug;
The mask film has a flange protruding inside the hole,
The insulating film has a portion in contact with the lower surface of the flange;
A semiconductor device.

The semiconductor device according to claim 7, wherein the insulating film covers a lower surface of the flange portion.

9. The semiconductor device according to claim 7, further comprising a stopper film disposed between the interlayer insulating film and the silicon film.

A capacitive insulating film covering the inner surface of the lower electrode;
An upper electrode covering the inner surface of the capacitive insulating film;
The semiconductor device according to claim 7, further comprising: