JP2016015611A - Imaging device and driving method therefor - Google Patents

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川野 藤雄
Fujio Kawano
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Abstract

PROBLEM TO BE SOLVED: To provide an imaging device in which the characteristic variation of amplifiers provided for each column is suppressed, while suppressing reduction of frame rate, and to provide a driving method therefor.SOLUTION: An imaging device has first calculation means for calculating the signals from optical black pixels amplified by a plurality of amplification means, respectively, and acquiring correction values for correcting the signals outputted from the plurality of amplification means, respectively, second calculation means for calculating the signals from effective pixels amplified by the plurality of amplification means, respectively, by using the correction values acquired by the first calculation means, and third calculation means for obtaining the difference between a signal from an optical black pixel, corrected by the correction value, and amplified by the amplification means, and the calculation result from the second calculation means.

Description

本発明は、撮像装置及びその駆動方法に関するものである。   The present invention relates to an imaging apparatus and a driving method thereof.

特許文献1には、画素回路が行列状に配置された画素アレイ部を有するCMOSイメージセンサが記載されている。画素回路は列ごとに共通接続された垂直信号線を介して信号(画素信号)を出力する。各列の画素信号は切り替えセレクタ回路を介して列アンプに入力されて増幅される。各列アンプの出力端子は水平走査回路によって制御される列信号読み出しスイッチを介して水平信号線に共通接続されている。水平走査回路によって選択された列の画素信号は水平信号線に出力され、出力バッファアンプを介して映像出力端子から出力される。   Patent Document 1 describes a CMOS image sensor having a pixel array section in which pixel circuits are arranged in a matrix. The pixel circuit outputs a signal (pixel signal) through a vertical signal line commonly connected to each column. The pixel signal of each column is input to the column amplifier via the switching selector circuit and amplified. The output terminals of the column amplifiers are commonly connected to the horizontal signal line via a column signal readout switch controlled by a horizontal scanning circuit. The pixel signals in the column selected by the horizontal scanning circuit are output to the horizontal signal line and output from the video output terminal via the output buffer amplifier.

各列の列アンプのゲイン等のアンプ特性は、ばらつきを持つ場合がある。この特性ばらつきは、固定パターンノイズの原因となることがある。そのため、特許文献1には、切り替えセレクタ回路によって列アンプの入力を垂直信号線からテスト電圧発生回路に切り替えることにより、列アンプの特性ばらつきを測定する技術が開示されている。   The amplifier characteristics such as the gain of the column amplifier of each column may vary. This characteristic variation may cause fixed pattern noise. For this reason, Patent Document 1 discloses a technique for measuring the characteristic variation of the column amplifier by switching the input of the column amplifier from the vertical signal line to the test voltage generation circuit by the switching selector circuit.

特開2008−306565号公報JP 2008-306565 A

しかしながら、特許文献1に開示された構成による読み出しフローは、列アンプのゲインを検出するためのテスト電圧の測定のための時間を要する。このためフレームレートの低下が問題となり得る。   However, the read flow according to the configuration disclosed in Patent Document 1 requires time for measuring the test voltage for detecting the gain of the column amplifier. For this reason, a decrease in the frame rate can be a problem.

本発明は上述の課題に鑑みてなされたものであり、その目的は、列ごとに設けられた増幅器の特性ばらつきを抑制するとともにフレームレートの低下も抑制された撮像装置及びその駆動方法を提供することである。   The present invention has been made in view of the above problems, and an object of the present invention is to provide an imaging apparatus that suppresses variations in characteristics of amplifiers provided for each column and suppresses a decrease in frame rate, and a driving method thereof. That is.

本発明の一実施形態に係る撮像装置は、入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された有効画素領域と、遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、複数の有効画素の各列に対応して配置された第1のオプティカルブラック画素領域と、各々が、各列の有効画素及び各列のオプティカルブラック画素に接続された複数の信号線と、有効画素及びオプティカルブラック画素から出力された信号を増幅する、複数の信号線の各々に、各々が接続された複数の増幅手段と、複数の増幅手段の各々により増幅されたオプティカルブラック画素からの信号を演算して、複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第1の演算手段と、第1の演算手段により取得された補正値を用いて、複数の増幅手段の各々により増幅された有効画素からの信号を演算する第2の演算手段と、補正値によって補正された、増幅手段によって増幅されたオプティカルブラック画素からの信号と、第2の演算手段による演算結果との差を得る第3の演算手段とを有する信号補正部とを備えることを特徴とする。   An imaging apparatus according to an embodiment of the present invention includes an effective pixel region in which a plurality of effective pixels including a photoelectric conversion unit that generates and accumulates charges according to an incident light amount are arranged in a matrix, and light-shielded photoelectric conversion. A plurality of optical black pixels each having a first optical black pixel region arranged corresponding to each column of the plurality of effective pixels, and each including an effective pixel in each column and an optical black pixel in each column A plurality of signal lines connected to each of the plurality of signal lines, and a plurality of amplification means respectively connected to each of the plurality of signal lines for amplifying signals output from the effective pixels and the optical black pixels, and each of the plurality of amplification means A first computing means for computing a signal from the optical black pixel amplified by step (a) and obtaining a correction value for correcting a signal output from each of the plurality of amplifying means; Using the correction value acquired by the calculation means, a second calculation means for calculating a signal from the effective pixel amplified by each of the plurality of amplification means, and the amplification means corrected by the correction value and amplified by the amplification means And a signal correction unit including a third calculation unit that obtains a difference between the signal from the optical black pixel and the calculation result of the second calculation unit.

本発明によれば、列ごとに設けられた増幅器の特性ばらつきを抑制するとともにフレームレートの低下も抑制された撮像装置及びその駆動方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the imaging device which suppressed the characteristic variation of the amplifier provided for every row | line | column and also suppressed the fall of the frame rate, and its drive method can be provided.

本発明の第1の実施形態に対応する撮像装置の一例を示すブロック図である。It is a block diagram which shows an example of the imaging device corresponding to the 1st Embodiment of this invention. 画素部の構成の一例を示す図である。It is a figure which shows an example of a structure of a pixel part. OB画素領域及び有効画素領域における画素回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the pixel circuit in an OB pixel area | region and an effective pixel area | region. 基準画素領域における画素回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the pixel circuit in a reference | standard pixel area. 第1及び第2の実施形態の動作を示すフローチャートである。It is a flowchart which shows operation | movement of 1st and 2nd embodiment. 本発明の第2の実施形態に対応する撮像装置の一例を示すブロック図である。It is a block diagram which shows an example of the imaging device corresponding to the 2nd Embodiment of this invention. 本発明の第3の実施形態に対応する撮像装置の一例を示すブロック図である。It is a block diagram which shows an example of the imaging device corresponding to the 3rd Embodiment of this invention. 第3の実施形態の動作を示すフローチャートである。It is a flowchart which shows operation | movement of 3rd Embodiment. 本発明の第4の実施形態に対応する撮像システムの一例を示す図である。It is a figure which shows an example of the imaging system corresponding to the 4th Embodiment of this invention.

以下、本発明に係る撮像装置を実施するための形態の例について、図面を参照して具体的に説明する。   Hereinafter, an example of an embodiment for implementing an imaging device according to the present invention will be specifically described with reference to the drawings.

(第1の実施形態)
図1は、本発明の第1の実施形態に係る撮像装置のブロック図である。撮像装置は、センサ部1、アナログゲイン制御回路9、ADコンバータ10、信号補正部50を備える。
(First embodiment)
FIG. 1 is a block diagram of an imaging apparatus according to the first embodiment of the present invention. The imaging apparatus includes a sensor unit 1, an analog gain control circuit 9, an AD converter 10, and a signal correction unit 50.

センサ部1は、入射光量に応じた画素信号及び画素信号の補正に用いる補正信号を出力する装置であり、画素部100、複数の可変ゲイン増幅器(増幅手段)5、複数のスイッチ6、列制御回路7及び垂直走査回路8を備える。画素部100は、有効画素領域2、基準画素領域3及びオプティカルブラック画素領域(OB画素領域)4を備える。   The sensor unit 1 is a device that outputs a pixel signal corresponding to the amount of incident light and a correction signal used to correct the pixel signal. The sensor unit 100, a plurality of variable gain amplifiers (amplifying means) 5, a plurality of switches 6, and column control. A circuit 7 and a vertical scanning circuit 8 are provided. The pixel unit 100 includes an effective pixel area 2, a reference pixel area 3, and an optical black pixel area (OB pixel area) 4.

信号補正部50は、制御回路11、乗算回路14、18、減算回路15、列データ平均化回路16、列アンプゲイン補正値算出回路17及び列アドレスコントローラ19を備える。制御回路11は列データ平均化回路12及び減算回路13を備える。   The signal correction unit 50 includes a control circuit 11, multiplication circuits 14 and 18, a subtraction circuit 15, a column data averaging circuit 16, a column amplifier gain correction value calculation circuit 17, and a column address controller 19. The control circuit 11 includes a column data averaging circuit 12 and a subtraction circuit 13.

図2は画素部100のより詳細な構成を示す図である。画素部100は、行列状に配列された複数の画素回路200、画素回路200に行ごとに共通接続された水平信号線202及び画素回路200に列ごとに共通接続された垂直信号線201を備える。垂直走査回路8は、水平信号線202を介して画素回路200に、行を選択するための制御信号を送信する。垂直走査回路によって選択された行に含まれる画素回路200は、アナログ信号である画素信号又は補正信号を垂直信号線201に出力する。   FIG. 2 is a diagram showing a more detailed configuration of the pixel unit 100. The pixel unit 100 includes a plurality of pixel circuits 200 arranged in a matrix, a horizontal signal line 202 commonly connected to the pixel circuit 200 for each row, and a vertical signal line 201 commonly connected to the pixel circuit 200 for each column. . The vertical scanning circuit 8 transmits a control signal for selecting a row to the pixel circuit 200 via the horizontal signal line 202. The pixel circuits 200 included in the row selected by the vertical scanning circuit output a pixel signal that is an analog signal or a correction signal to the vertical signal line 201.

有効画素領域2は入射光量を電気信号に変換して出力する有効画素を含む。有効画素領域2に含まれる有効画素の画素回路200の回路構成を図3に示す。画素回路200はトランジスタ203、204、206及び光電変換部205を備える。トランジスタ203、204、206はMOSFETなどにより構成される。以下の説明では、各トランジスタはNチャネル型のMOSFETであるものとする。光電変換部205は、入射された光に応じた電荷を生成して蓄積する。光電変換部205はフォトダイオードなどの光電変換素子によって構成される。光電変換部205のアノードはグラウンド(GND)に接続され、カソードはトランジスタ203のゲート及びトランジスタ206のソースに接続される。   The effective pixel area 2 includes effective pixels that convert the amount of incident light into an electrical signal and output it. FIG. 3 shows a circuit configuration of the pixel circuit 200 of the effective pixels included in the effective pixel region 2. The pixel circuit 200 includes transistors 203, 204, 206 and a photoelectric conversion unit 205. The transistors 203, 204, and 206 are configured with MOSFETs or the like. In the following description, each transistor is assumed to be an N-channel type MOSFET. The photoelectric conversion unit 205 generates and accumulates charges corresponding to incident light. The photoelectric conversion unit 205 is configured by a photoelectric conversion element such as a photodiode. The anode of the photoelectric conversion unit 205 is connected to the ground (GND), and the cathode is connected to the gate of the transistor 203 and the source of the transistor 206.

トランジスタ203のドレインは電源VCCに接続され、トランジスタ203のソースはトランジスタ204のドレインに接続される。トランジスタ204のゲートは水平信号線202に接続され、ソースは垂直信号線201に接続される。光電変換部205に蓄積された電荷はトランジスタ203によって増幅されて電圧信号に変換される。垂直走査回路8からの制御信号によりトランジスタ204がオンになったとき、この電圧信号は垂直信号線201に出力される。トランジスタ206のドレインにはリセット電圧VRESが供給されており、制御信号(不図示)によりトランジスタ206がオンになると光電変換部205で発生した電荷はリセットされる。   The drain of the transistor 203 is connected to the power supply VCC, and the source of the transistor 203 is connected to the drain of the transistor 204. The gate of the transistor 204 is connected to the horizontal signal line 202, and the source is connected to the vertical signal line 201. The charge accumulated in the photoelectric conversion unit 205 is amplified by the transistor 203 and converted into a voltage signal. When the transistor 204 is turned on by a control signal from the vertical scanning circuit 8, this voltage signal is output to the vertical signal line 201. A reset voltage VRES is supplied to the drain of the transistor 206. When the transistor 206 is turned on by a control signal (not shown), the charge generated in the photoelectric conversion unit 205 is reset.

OB画素領域4は有効画素領域2と同様の画素回路200を有する。しかしながら、OB画素領域4の画素回路200の光電変換部205には、光入射部にアルミニウムなどを材料とする遮光膜が設けられている。これにより、OB画素領域4の画素回路200には光が照射されても光電変換による電荷が生成されない。以下、このような光電変換部205が遮光された画素をオプティカルブラック画素(OB画素)と呼ぶ。OB画素から出力される信号は入射光がない場合でも光電変換部205で発生し得る暗電流等によるノイズの補正のために用いられる。OB画素領域4は少なくとも1行のOB画素を有する画素行を含む。平均化等の処理によりノイズ成分を低減させるため、OB画素領域4は複数の画素行を有することが好適である。   The OB pixel area 4 has the same pixel circuit 200 as the effective pixel area 2. However, the photoelectric conversion unit 205 of the pixel circuit 200 in the OB pixel region 4 is provided with a light shielding film made of aluminum or the like at the light incident part. As a result, even if the pixel circuit 200 in the OB pixel region 4 is irradiated with light, no charge is generated by photoelectric conversion. Hereinafter, a pixel in which the photoelectric conversion unit 205 is shielded from light is referred to as an optical black pixel (OB pixel). The signal output from the OB pixel is used for correcting noise due to dark current or the like that can be generated in the photoelectric conversion unit 205 even when there is no incident light. The OB pixel region 4 includes a pixel row having at least one OB pixel. The OB pixel region 4 preferably has a plurality of pixel rows in order to reduce a noise component by processing such as averaging.

基準画素領域3に含まれる画素回路200の構成を図4に示す。基準画素領域3は、光電変換部205が配置されていない点で有効画素領域2及びOB画素領域4と異なる構成となっている。以下、このように光電変換部205が配置されていない画素を基準画素と呼ぶ。その他の回路構成は同様であるため説明を省略する。基準画素から出力される信号は可変ゲイン増幅器5のオフセット電圧の除去等のために用いられる。基準画素領域3は、OB画素領域4と同様に、少なくとも1行の画素行を含む。平均化等の処理によりノイズ成分を低減するため、基準画素領域3も複数の画素行を有することが好適である。   The configuration of the pixel circuit 200 included in the reference pixel region 3 is shown in FIG. The reference pixel region 3 is different from the effective pixel region 2 and the OB pixel region 4 in that the photoelectric conversion unit 205 is not disposed. Hereinafter, a pixel in which the photoelectric conversion unit 205 is not arranged as described above is referred to as a reference pixel. Since other circuit configurations are the same, description thereof is omitted. The signal output from the reference pixel is used for removing the offset voltage of the variable gain amplifier 5 and the like. Similar to the OB pixel region 4, the reference pixel region 3 includes at least one pixel row. In order to reduce a noise component by processing such as averaging, it is preferable that the reference pixel region 3 also has a plurality of pixel rows.

再び図1を参照して画素部100から出力された信号の処理について説明する。垂直走査回路8は、基準画素領域3、OB画素領域4及び有効画素領域2に含まれる画素行を選択するための信号を出力する。垂直走査回路8は、基準画素領域3、OB画素領域4、有効画素領域2の順に走査を行う。これにより、画素回路200に蓄積された電気信号が行単位で順次読み出される。画素回路200から出力された電気信号は可変ゲイン増幅器5に入力される。可変ゲイン増幅器5のゲイン(増幅率)は可変であり、アナログゲイン制御回路9からの制御信号によって制御される。   With reference to FIG. 1 again, processing of signals output from the pixel unit 100 will be described. The vertical scanning circuit 8 outputs a signal for selecting a pixel row included in the reference pixel region 3, the OB pixel region 4, and the effective pixel region 2. The vertical scanning circuit 8 performs scanning in the order of the reference pixel region 3, the OB pixel region 4, and the effective pixel region 2. Thereby, the electrical signals accumulated in the pixel circuit 200 are sequentially read out in units of rows. The electric signal output from the pixel circuit 200 is input to the variable gain amplifier 5. The gain (amplification factor) of the variable gain amplifier 5 is variable and is controlled by a control signal from the analog gain control circuit 9.

可変ゲイン増幅器5から出力される信号はスイッチ6の一端に入力される。スイッチ6は列制御回路7により順次選択され、各列から順次読み出された信号がADコンバータ10に入力される。入力された信号はADコンバータ10によりアナログ信号からデジタル信号にAD変換して出力され、制御回路11に入力される。   A signal output from the variable gain amplifier 5 is input to one end of the switch 6. The switches 6 are sequentially selected by the column control circuit 7, and signals sequentially read from each column are input to the AD converter 10. The input signal is AD-converted from an analog signal to a digital signal by the AD converter 10, and is output to the control circuit 11.

制御回路11に入力されるデジタル信号は列データ平均化回路12又は減算回路13に入力される。列データ平均化回路12は、各行のデータを平均化して列ごとの平均値を算出し、メモリ等に保持する機能を有する。列データ平均化回路12は、列アドレスコントローラ19からの制御信号によって列が選択されると、該当する列のデータを出力し、減算回路13の一端に出力する。減算回路13は、ADコンバータ10から入力される信号から、列データ平均化回路12から入力される信号を減算し、その演算結果を出力する。減算回路13の出力は乗算回路14に入力される。   The digital signal input to the control circuit 11 is input to the column data averaging circuit 12 or the subtraction circuit 13. The column data averaging circuit 12 has a function of averaging the data of each row to calculate an average value for each column and holding it in a memory or the like. When a column is selected by a control signal from the column address controller 19, the column data averaging circuit 12 outputs the corresponding column data and outputs it to one end of the subtraction circuit 13. The subtraction circuit 13 subtracts the signal input from the column data averaging circuit 12 from the signal input from the AD converter 10, and outputs the calculation result. The output of the subtraction circuit 13 is input to the multiplication circuit 14.

乗算回路14には減算回路13の出力と列アンプゲイン補正値算出回路17の出力とが入力され、これらを乗算した演算結果が減算回路15及び列データ平均化回路16に入力される。列データ平均化回路16は各行のデータを平均化して列ごとの平均値を算出し、保持する。列データ平均化回路16は、列アドレスコントローラ19からの制御信号によって列が選択されると、該当する列のデータを出力し、列アンプゲイン補正値算出回路17及び乗算回路18に出力する。   The multiplication circuit 14 receives the output of the subtraction circuit 13 and the output of the column amplifier gain correction value calculation circuit 17, and the operation result obtained by multiplying them is input to the subtraction circuit 15 and the column data averaging circuit 16. The column data averaging circuit 16 averages the data of each row, calculates an average value for each column, and holds it. When a column is selected by a control signal from the column address controller 19, the column data averaging circuit 16 outputs data of the corresponding column and outputs it to the column amplifier gain correction value calculation circuit 17 and the multiplication circuit 18.

列アンプゲイン補正値算出回路17は、可変ゲイン増幅器5のゲイン補正値を算出して、乗算回路14及び乗算回路18に出力する。乗算回路18は、列データ平均化回路16及び列アンプゲイン補正値算出回路17から入力されたデータを乗算して減算回路15に出力する。減算回路15は、乗算回路14及び乗算回路18から入力されたデータを減算して後段の映像信号処理部(不図示)に出力する。   The column amplifier gain correction value calculation circuit 17 calculates the gain correction value of the variable gain amplifier 5 and outputs it to the multiplication circuit 14 and the multiplication circuit 18. The multiplication circuit 18 multiplies the data input from the column data averaging circuit 16 and the column amplifier gain correction value calculation circuit 17 and outputs the result to the subtraction circuit 15. The subtraction circuit 15 subtracts the data input from the multiplication circuit 14 and the multiplication circuit 18 and outputs the result to a subsequent video signal processing unit (not shown).

図5は、上述の撮像装置において行われる信号の補正動作を示すフローチャートである。図5に記載されたステップS300からステップS310は撮像装置の一フレーム期間内に行われる動作を表している。   FIG. 5 is a flowchart illustrating a signal correction operation performed in the above-described imaging apparatus. Steps S300 to S310 described in FIG. 5 represent operations performed within one frame period of the imaging apparatus.

ステップS300において、アナログゲイン制御回路9からの制御信号に基づいて、可変ゲイン増幅器5のゲインが設定される。   In step S300, the gain of the variable gain amplifier 5 is set based on the control signal from the analog gain control circuit 9.

ステップS301において、基準画素領域3から信号が読み出される。垂直走査回路8によって選択された行の画素回路200から垂直信号線201に出力される信号は可変ゲイン増幅器5によって増幅される。可変ゲイン増幅器5の後段のスイッチ6は列制御回路7によって順次選択され、可変ゲイン増幅器5の出力は、ADコンバータ10によってアナログ信号からデジタル信号に変換される。ADコンバータ10から出力されたデジタル信号は、制御回路11内の列データ平均化回路12に入力される。列データ平均化回路12は、列アドレスコントローラ19からの制御信号に応じて、各列のデータを順次保持する。   In step S301, a signal is read from the reference pixel region 3. A signal output from the pixel circuit 200 in the row selected by the vertical scanning circuit 8 to the vertical signal line 201 is amplified by the variable gain amplifier 5. The switch 6 at the subsequent stage of the variable gain amplifier 5 is sequentially selected by the column control circuit 7, and the output of the variable gain amplifier 5 is converted from an analog signal to a digital signal by the AD converter 10. The digital signal output from the AD converter 10 is input to the column data averaging circuit 12 in the control circuit 11. The column data averaging circuit 12 sequentially holds the data of each column in response to a control signal from the column address controller 19.

基準画素領域3が複数の行を含む場合、各行について同様の動作が行われる。2行目以降を読み出す際、列データ平均化回路12は、新たに読み出されたデータと前の行を読み出した際に保持されたデータとの平均化を行うことにより、複数行の信号が平均化されたデータを取得することができる。全ての行の加算をした後に行数で除算をすることにより平均化を行っても良い。平均化により列データ平均化回路12に保持されるデータDoffset_nは以下の式によって表される。なお、添字のnはデータの列番号を示しており、この演算処理は各列に対して行われる。

Figure 2016015611
(n:列番号、i:基準画素領域3の行数、D:入力データ) When the reference pixel region 3 includes a plurality of rows, the same operation is performed for each row. When reading the second and subsequent rows, the column data averaging circuit 12 averages the newly read data and the data held when the previous row is read, so that the signals of a plurality of rows are obtained. Averaged data can be acquired. Averaging may be performed by adding all rows and then dividing by the number of rows. Data D offset — n held in the column data averaging circuit 12 by averaging is expressed by the following equation. Note that the subscript n indicates the column number of the data, and this calculation process is performed for each column.
Figure 2016015611
(N: column number, i 1 : number of rows of reference pixel region 3, D n : input data)

ステップS302において、OB画素領域4の読み出しが行われる。ステップS301における基準画素領域3の読み出しと同様にして、ADコンバータ10から出力されたデジタル信号は制御回路11に入力される。   In step S302, reading of the OB pixel area 4 is performed. The digital signal output from the AD converter 10 is input to the control circuit 11 in the same manner as the reading of the reference pixel region 3 in step S301.

ステップS303において、OB画素領域4から読み出されたデータに対しては、列データ平均化回路12によるデータの平均化処理は行われず、減算回路13に入力される。これと並行して、列アドレスコントローラ19の制御信号によって指定された列の基準画素領域3の平均化データが、列データ平均化回路12から減算回路13に出力される。減算回路13は、当該列のOB画素領域4のデータから列データ平均化回路12の当該列のデータを減算し、その演算結果を乗算回路14に出力する。この動作により、基準画素領域3のデータから可変ゲイン増幅器5のオフセットの影響が補正される。   In step S <b> 303, the data read from the OB pixel region 4 is not subjected to data averaging processing by the column data averaging circuit 12 and is input to the subtraction circuit 13. In parallel with this, the averaged data of the reference pixel area 3 of the column designated by the control signal of the column address controller 19 is output from the column data averaging circuit 12 to the subtraction circuit 13. The subtraction circuit 13 subtracts the data of the column of the column data averaging circuit 12 from the data of the OB pixel region 4 of the column, and outputs the calculation result to the multiplication circuit 14. By this operation, the influence of the offset of the variable gain amplifier 5 is corrected from the data in the reference pixel region 3.

ステップS304において、乗算回路14は、減算回路13の出力と列アンプゲイン補正値算出回路17の出力を乗算する。この時点において、列アンプゲイン補正値算出回路17から出力されるデータの値は1とする。つまり減算回路13の出力値がそのまま乗算回路14から出力され、列データ平均化回路16に入力される。列データ平均化回路16は列アドレスコントローラ19によって制御され、各列のデータを順次保持する。列データ平均化回路16に保持されるデータDob_nは以下の式によって表される。

Figure 2016015611
(n:列番号、i:OB画素領域4の行数、D:入力データ) In step S <b> 304, the multiplication circuit 14 multiplies the output of the subtraction circuit 13 and the output of the column amplifier gain correction value calculation circuit 17. At this time, the value of data output from the column amplifier gain correction value calculation circuit 17 is 1. That is, the output value of the subtraction circuit 13 is output from the multiplication circuit 14 as it is and input to the column data averaging circuit 16. The column data averaging circuit 16 is controlled by the column address controller 19 and sequentially holds the data of each column. Data D ob — n held in the column data averaging circuit 16 is expressed by the following equation.
Figure 2016015611
(N: column number, i 2 : number of rows in the OB pixel area 4, D n : input data)

OB画素領域4が複数の行を含む場合、各行に対して同様の動作が行われる。2行目以降を読み出す際、列データ平均化回路16は、新たに読み出されたデータと前の行を読み出した際に保持されたデータとの平均化を行うことにより、複数行が平均化されたデータを取得することができる。全ての行の加算をした後に行数で除算をすることにより平均化を行っても良い。   When the OB pixel region 4 includes a plurality of rows, the same operation is performed for each row. When reading the second and subsequent rows, the column data averaging circuit 16 averages a plurality of rows by averaging the newly read data and the data held when the previous row is read. Obtained data can be acquired. Averaging may be performed by adding all rows and then dividing by the number of rows.

通常、基準画素領域3の基準画素から出力される信号とOB画素領域4のOB画素から出力される信号とは平均値が異なるためデータDob_nは0にはならない。しかしながら、基準画素領域3とOB画素領域4の出力信号の電圧が一致してデータDob_nが0となり、後述の補正値算出の際に0で除算してしまう可能性がある。その場合には、OB画素のリセット電圧VRESと基準画素のリセット電圧VRESを異ならせてデータDob_nが0にならないようにしてもよい。これにより、0での除算により補正値の算出ができなくなる問題が回避され、より確実な補正値の算出が可能となる。 Usually, since the average value of the signal output from the reference pixel in the reference pixel region 3 and the signal output from the OB pixel in the OB pixel region 4 are different, the data D ob_n does not become zero. However, there is a possibility that the voltages of the output signals of the reference pixel region 3 and the OB pixel region 4 coincide with each other and the data Dob_n becomes 0 and is divided by 0 when calculating a correction value described later. In that case, the reset voltage VRES of the OB pixel may be different from the reset voltage VRES of the reference pixel so that the data Dob_n does not become zero. This avoids the problem that the correction value cannot be calculated by division by 0, and the correction value can be calculated more reliably.

ステップS305において、有効画素領域2の読み出しが行われる。ステップS301、ステップS302と同様にして、画素から出力された信号はデジタル信号に変換されて制御回路11に入力される。   In step S305, the effective pixel region 2 is read. Similarly to Step S301 and Step S302, the signal output from the pixel is converted into a digital signal and input to the control circuit 11.

ステップS306において、制御回路11に入力された信号に対しては、ステップ303の場合と同様に列データ平均化回路12による平均化処理は行われず、減算回路13に入力される。減算回路13は有効画素領域2の読み出されたデータDpix_nから列データ平均化回路12に保持されたデータDoffset_nを減算して得たデータDpix1_nを乗算回路14に出力する。減算回路13において行われる減算は以下の式によって表される。

Figure 2016015611
In step S306, the signal input to the control circuit 11 is not subjected to the averaging process by the column data averaging circuit 12 as in the case of step 303, and is input to the subtraction circuit 13. The subtraction circuit 13 outputs data D pix1_n obtained by subtracting the data D offset_n held in the column data averaging circuit 12 from the read data D pix_n of the effective pixel region 2 to the multiplication circuit 14. The subtraction performed in the subtraction circuit 13 is expressed by the following equation.
Figure 2016015611

ステップS307において、列データ平均化回路16は列アドレスコントローラ19からの列を指定する制御信号に基づいて、当該列のデータを出力する。このデータは列アンプゲイン補正値算出回路17に入力され、補正値が出力される。補正値は以下のように定義される。

Figure 2016015611
(Am_n:補正値、REF:補正目標値、m:ゲイン、n:列番号) In step S307, the column data averaging circuit 16 outputs the data of the column based on the control signal designating the column from the column address controller 19. This data is input to the column amplifier gain correction value calculation circuit 17, and a correction value is output. The correction value is defined as follows.
Figure 2016015611
(A m — n : correction value, REF: correction target value, m: gain, n: column number)

次に乗算回路18において、列データ平均化回路16の出力と、列アンプゲイン補正値算出回路17の出力とが乗算され、下式に基づきデータREF×mが減算回路15に出力される。

Figure 2016015611
Next, the multiplication circuit 18 multiplies the output of the column data averaging circuit 16 and the output of the column amplifier gain correction value calculation circuit 17, and outputs data REF × m to the subtraction circuit 15 based on the following equation.
Figure 2016015611

なお、補正目標値REFは、可変ゲイン増幅器5の性能等を考慮してあらかじめ(例えば、工場出荷時に)決定することができる。例えば、可変ゲイン増幅器5のゲイン変動の絶対値が一定である場合は、全ての可変ゲイン増幅器5のゲイン変動の平均値に設定してもよい。   The correction target value REF can be determined in advance (for example, at the time of factory shipment) in consideration of the performance of the variable gain amplifier 5 and the like. For example, when the absolute value of the gain fluctuation of the variable gain amplifier 5 is constant, the average value of the gain fluctuations of all the variable gain amplifiers 5 may be set.

ステップS308において、乗算回路14は減算回路13から入力されたデータDpix1_nと列アンプゲイン補正値算出回路17から入力された補正値Am_nを乗算して補正後のデータDpix2_nを出力する、アンプゲイン補正が行われる。この補正は、次の式によって表される。

Figure 2016015611
In step S308, the multiplication circuit 14 outputs the data D Pix2_n corrected by multiplying a correction value A m_n input from the data D Pix1_n column amplifier gain correction value calculating circuit 17 which is inputted from the subtraction circuit 13, an amplifier Gain correction is performed. This correction is expressed by the following equation.
Figure 2016015611

ステップS309において、アンプゲイン補正後の有効画素領域2のデータDpix2_nと、乗算回路18から出力されたデータREF×mとが減算回路15に入力される。これにより、画素信号の暗電流補正が行われる。減算回路15から出力されるデータDpix_out_nは以下の式によって表される。

Figure 2016015611
In step S 309, the data D pix2 — n of the effective pixel region 2 after the amplifier gain correction and the data REF × m output from the multiplication circuit 18 are input to the subtraction circuit 15. Thereby, dark current correction of the pixel signal is performed. Data D pix_out_n output from the subtraction circuit 15 is represented by the following equation.
Figure 2016015611

ステップS310において、有効画素領域2からの読み出しが最終行まで行われたかどうかが判断される。最終行まで読み出しが完了した場合は当該フレームの読み出しが終了し、次フレームの読み出しが始まる。最終行でない場合はステップS305に戻り次の行の読み出しが行われる。   In step S310, it is determined whether reading from the effective pixel region 2 has been performed up to the last row. When the reading to the last row is completed, reading of the frame ends and reading of the next frame starts. If it is not the last line, the process returns to step S305 to read the next line.

以上のフローにより出力されるデータDpix_out_nは、画素信号の補正が列ごとに行われており、各列の可変ゲイン増幅器5のゲインのばらつきの影響が抑制されている。また、装置の温度変化によりゲインのばらつきが変動した場合であっても、その影響も抑制される。本実施形態では補正用の信号として、暗電流補正等に用いられるOB画素領域4のOB画素から出力される信号を用いているため、ゲインばらつきを補正するための基準電圧を別途読み出す必要がない。したがって、1フレーム当たりの読み出し時間が短縮されるので、撮像装置のフレームレートを向上させることができる。 In the data D pix_out_n output by the above flow, pixel signals are corrected for each column, and the influence of variations in gain of the variable gain amplifier 5 in each column is suppressed. Further, even when the gain variation fluctuates due to the temperature change of the apparatus, the influence is also suppressed. In the present embodiment, since a signal output from an OB pixel in the OB pixel region 4 used for dark current correction or the like is used as a correction signal, there is no need to separately read a reference voltage for correcting gain variation. . Therefore, since the readout time per frame is shortened, the frame rate of the imaging apparatus can be improved.

上述の例では、図4に示すように基準画素領域3の画素回路200は光電変換部205を有しない構成となっている。しかしながら、基準画素領域3をOB画素領域4と同様に遮光された画素により構成し、さらに基準画素領域3のリセット電圧VRESの値をOB画素領域4のリセット電圧VRESの値と異ならせてもよい。この場合、Dob_n>Doffset_nとなるようにVRESの値を設定し、有効画素領域2のリセット電圧は基準画素領域3と同様の値とする。この変形例においても、上述の撮像装置と同様の効果を得ることができる。 In the above example, as shown in FIG. 4, the pixel circuit 200 in the reference pixel region 3 has a configuration that does not include the photoelectric conversion unit 205. However, the reference pixel region 3 may be configured by a light-shielded pixel like the OB pixel region 4, and the value of the reset voltage VRES of the reference pixel region 3 may be different from the value of the reset voltage VRES of the OB pixel region 4. . In this case, the value of VRES is set so that D ob — n > D offset — n and the reset voltage of the effective pixel region 2 is set to the same value as that of the reference pixel region 3. Also in this modification, the same effect as that of the above-described imaging apparatus can be obtained.

(第2の実施形態)
図6は、本発明の第2の実施形態による撮像装置を示すブロック図である。本実施形態の第1の実施形態との差異点は、センサ部1内部の画素の読み出し回路である。本実施形態のセンサ部1では、可変ゲイン増幅器5が列ごとに備えられていない。これに代えて、各列の画素からの信号は2つの可変ゲイン増幅器(増幅手段)5a又は5bのいずれかに入力される構成となっている。垂直信号線201の出力は各列のスイッチ6の一端に接続される。スイッチ6の他端は共通信号線62a又は62bのいずれかに接続される。共通信号線62aは可変ゲイン増幅器5aに接続され、共通信号線62bは可変ゲイン増幅器5bに接続される。より具体的には、各列の垂直信号線201が1列おきに交互に可変ゲイン増幅器5a又は5bに接続されるように、スイッチ6及び共通信号線62a、62bが配置されている。例えば、奇数番目の列のスイッチ6が可変ゲイン増幅器5aに接続されるとすれば、偶数番目の列のスイッチ6は可変ゲイン増幅器5bに接続される。ただし、交互に接続されることは必須ではなく、複数のスイッチ6のうちの一部が共通信号線62aに接続され、他の一部が共通信号線62bに接続されていればよい。なお、可変ゲイン増幅器の個数及び画素領域の列数は適宜変更することが可能であるが、以下の説明では、可変ゲイン増幅器の個数は2個、画素領域の列数はn列(ただし、nは偶数)とする。
(Second Embodiment)
FIG. 6 is a block diagram showing an imaging apparatus according to the second embodiment of the present invention. A difference of the present embodiment from the first embodiment is a pixel readout circuit in the sensor unit 1. In the sensor unit 1 of the present embodiment, the variable gain amplifier 5 is not provided for each column. Instead of this, the signals from the pixels in each column are input to either of the two variable gain amplifiers (amplifying means) 5a or 5b. The output of the vertical signal line 201 is connected to one end of the switch 6 in each column. The other end of the switch 6 is connected to either the common signal line 62a or 62b. The common signal line 62a is connected to the variable gain amplifier 5a, and the common signal line 62b is connected to the variable gain amplifier 5b. More specifically, the switch 6 and the common signal lines 62a and 62b are arranged so that the vertical signal lines 201 of each column are alternately connected to the variable gain amplifier 5a or 5b every other column. For example, if the odd-numbered column switch 6 is connected to the variable gain amplifier 5a, the even-numbered column switch 6 is connected to the variable gain amplifier 5b. However, it is not essential to connect them alternately. It is only necessary that some of the plurality of switches 6 are connected to the common signal line 62a and the other part is connected to the common signal line 62b. Although the number of variable gain amplifiers and the number of columns in the pixel region can be changed as appropriate, in the following description, the number of variable gain amplifiers is two and the number of columns in the pixel region is n columns (however, n Is an even number).

可変ゲイン増幅器5a、5bの出力は、それぞれスイッチ61a、61bの一端に接続される。列制御回路7は、可変ゲイン増幅器5aに接続されたスイッチ6が選択されているときはスイッチ61aが選択され、可変ゲイン増幅器5bに接続されたスイッチ6が選択されているときはスイッチ61bが選択されるようにスイッチ61a、61bを制御する。スイッチ61a、61bの他端はADコンバータ10に接続される。これ以外の回路構成及び接続については第1の実施形態と同様であるため説明を省略する。   The outputs of the variable gain amplifiers 5a and 5b are connected to one ends of the switches 61a and 61b, respectively. The column control circuit 7 selects the switch 61a when the switch 6 connected to the variable gain amplifier 5a is selected, and selects the switch 61b when the switch 6 connected to the variable gain amplifier 5b is selected. Thus, the switches 61a and 61b are controlled. The other ends of the switches 61a and 61b are connected to the AD converter 10. Since other circuit configurations and connections are the same as those in the first embodiment, description thereof will be omitted.

第2の実施形態の撮像装置において、補正のフロー自体は第1の実施形態と同様であるが、各ステップで行われる処理と演算の式は第1の実施形態とは異なる。よって、図5のフローチャートを再び参照して第2の実施形態の撮像装置の動作を説明する。   In the imaging apparatus of the second embodiment, the correction flow itself is the same as that of the first embodiment, but the processing and calculation formulas performed in each step are different from those of the first embodiment. Therefore, the operation of the imaging apparatus according to the second embodiment will be described with reference to the flowchart of FIG. 5 again.

ステップS300において、アナログゲイン制御回路9からの制御信号に基づいて、可変ゲイン増幅器5a、5bのゲインが決定される。   In step S300, the gains of the variable gain amplifiers 5a and 5b are determined based on the control signal from the analog gain control circuit 9.

ステップS301において、基準画素領域3から信号が読み出される。垂直走査回路8によって選択された行の画素から出力された信号は可変ゲイン増幅器5a又は5bによって増幅される。増幅された信号はADコンバータ10に入力され、アナログ信号からデジタル信号に変換される。ADコンバータ10から出力されたデジタル信号は制御回路11の列データ平均化回路12に入力される。列データ平均化回路12は列アドレスコントローラ19によって制御され、各列のデータを順次保持する。このとき、可変ゲイン増幅器5aにより増幅された信号と可変ゲイン増幅器5bにより増幅された信号とは交互に保持され、増幅器ごとに個別に平均化される。列データ平均化回路12に保持されるデータは以下の式によって表される。なお、添字のアンプナンバーaは、平均化後のデータがどの可変ゲイン増幅器によって増幅されたものであるかを示すものであり、本実施形態では可変ゲイン増幅器は2個であるため、a=1又は2である。

Figure 2016015611
(a:アンプナンバー、n:列数、i:基準画素領域3の行数、Dop:入力データ、op:n/2の余りが1の場合a=1、余りが0の場合a=2) In step S301, a signal is read from the reference pixel region 3. The signal output from the pixel in the row selected by the vertical scanning circuit 8 is amplified by the variable gain amplifier 5a or 5b. The amplified signal is input to the AD converter 10 and converted from an analog signal to a digital signal. The digital signal output from the AD converter 10 is input to the column data averaging circuit 12 of the control circuit 11. The column data averaging circuit 12 is controlled by the column address controller 19 and sequentially holds the data of each column. At this time, the signal amplified by the variable gain amplifier 5a and the signal amplified by the variable gain amplifier 5b are held alternately and averaged individually for each amplifier. Data held in the column data averaging circuit 12 is represented by the following equation. The subscript amplifier number a indicates which variable gain amplifier the data after averaging is amplified. In this embodiment, since there are two variable gain amplifiers, a = 1. Or 2.
Figure 2016015611
(A: amplifier number, n: number of columns, i 1 : number of rows in the reference pixel region 3, D op : input data, op: n = 1 when remainder is 1, a = 1, remainder is 0, a = 2)

ステップS302において、OB画素領域4の読み出しが行われる。ステップS301における基準画素領域3の読み出しと同様にして、ADコンバータ10から出力されたデジタル信号は制御回路11に入力される。   In step S302, reading of the OB pixel area 4 is performed. The digital signal output from the AD converter 10 is input to the control circuit 11 in the same manner as the reading of the reference pixel region 3 in step S301.

ステップS303において、OB画素領域4から読み出されたデータに対しては、列データ平均化回路12によるデータの平均化処理は行われず、減算回路13に入力される。これと並行して、列アドレスコントローラ19の制御信号によって指定された列に対応する可変増幅器5a又は5bの平均化データが、列データ平均化回路12から減算回路13に出力される。減算回路13は、OB画素領域4のデータから列データ平均化回路12の該当する可変増幅器5a、5bのデータを減算し、その演算結果を乗算回路14に出力する。この動作により、基準画素領域3のデータから可変ゲイン増幅器5a、5bのオフセットの影響が補正される。   In step S <b> 303, the data read from the OB pixel region 4 is not subjected to data averaging processing by the column data averaging circuit 12 and is input to the subtraction circuit 13. In parallel with this, averaged data of the variable amplifier 5 a or 5 b corresponding to the column designated by the control signal of the column address controller 19 is output from the column data averaging circuit 12 to the subtraction circuit 13. The subtraction circuit 13 subtracts the data of the corresponding variable amplifiers 5 a and 5 b of the column data averaging circuit 12 from the data of the OB pixel region 4 and outputs the calculation result to the multiplication circuit 14. By this operation, the influence of the offset of the variable gain amplifiers 5a and 5b is corrected from the data in the reference pixel region 3.

ステップS304において、乗算回路14は、減算回路13の出力と列アンプゲイン補正値算出回路17の出力を乗算する。この時点において、列アンプゲイン補正値算出回路17から出力されるデータの値は1とする。つまり減算回路13の出力値がそのまま乗算回路14から出力され、列データ平均化回路16に入力される。列データ平均化回路16は列アドレスコントローラ19によって制御され、可変ゲイン増幅器5a、5bに対応する入力データを順次保持する。列データ平均化回路16に保持されるデータは以下の式によって表される。

Figure 2016015611
(i:OB画素領域4の行数) In step S <b> 304, the multiplication circuit 14 multiplies the output of the subtraction circuit 13 and the output of the column amplifier gain correction value calculation circuit 17. At this time, the value of data output from the column amplifier gain correction value calculation circuit 17 is 1. That is, the output value of the subtraction circuit 13 is output from the multiplication circuit 14 as it is and input to the column data averaging circuit 16. The column data averaging circuit 16 is controlled by a column address controller 19 and sequentially holds input data corresponding to the variable gain amplifiers 5a and 5b. Data held in the column data averaging circuit 16 is expressed by the following equation.
Figure 2016015611
(I 2 : number of rows in the OB pixel area 4)

OB画素領域4が複数の行を含む場合、各行に対して同様の動作が行われる。2行目以降を読み出す際、列データ平均化回路16は、新たに読み出されたデータと前の行を読み出した際に保持されたデータとの平均化を行うことにより、複数行が平均化されたデータを取得することができる。全ての行の加算をした後に行数で除算をすることにより平均化を行っても良い。   When the OB pixel region 4 includes a plurality of rows, the same operation is performed for each row. When reading the second and subsequent rows, the column data averaging circuit 16 averages a plurality of rows by averaging the newly read data and the data held when the previous row is read. Obtained data can be acquired. Averaging may be performed by adding all rows and then dividing by the number of rows.

ステップS305において、有効画素領域2の読み出しが行われる。ステップS301、ステップS302と同様にして、画素から出力された信号はデジタル信号に変換されて制御回路11に入力される。   In step S305, the effective pixel region 2 is read. Similarly to Step S301 and Step S302, the signal output from the pixel is converted into a digital signal and input to the control circuit 11.

ステップS306において、制御回路11に入力された信号に対しては、列データ平均化回路12によるデータの行の平均化処理は行われず、減算回路13に入力される。減算回路13は、有効画素領域2の読み出されたデータDpix1_nから列データ平均化回路12の可変ゲイン増幅器5a又は5bのデータを減算したものを乗算回路14に出力する。減算回路13において行われる減算は以下の式によって表される。

Figure 2016015611
In step S306, the signal input to the control circuit 11 is not subjected to data row averaging processing by the column data averaging circuit 12, and is input to the subtraction circuit 13. The subtracting circuit 13 outputs the data obtained by subtracting the data of the variable gain amplifier 5a or 5b of the column data averaging circuit 12 from the data D pix1_n read out from the effective pixel region 2 to the multiplying circuit 14. The subtraction performed in the subtraction circuit 13 is expressed by the following equation.
Figure 2016015611

ステップS307において、列データ平均化回路16は列アドレスコントローラ19からの列(又は列に対応する可変ゲイン増幅器)を指定する制御信号に基づいて、当該列(又は対応する可変ゲイン増幅器)に係るデータを出力する。このデータは列アンプゲイン補正値算出回路17に入力され、補正値が出力される。補正値は以下のように定義される。

Figure 2016015611
(Am_a:補正値、REF:補正目標値、m:ゲイン) In step S307, the column data averaging circuit 16 receives data related to the column (or the corresponding variable gain amplifier) based on the control signal designating the column (or the variable gain amplifier corresponding to the column) from the column address controller 19. Is output. This data is input to the column amplifier gain correction value calculation circuit 17, and a correction value is output. The correction value is defined as follows.
Figure 2016015611
(A m — a : correction value, REF: correction target value, m: gain)

次に、乗算回路18において、列データ平均化回路16の出力と、列アンプゲイン補正値算出回路17の出力とが乗算され、下式に基づきデータREF×mが減算回路15に出力される。

Figure 2016015611
Next, the multiplication circuit 18 multiplies the output of the column data averaging circuit 16 and the output of the column amplifier gain correction value calculation circuit 17 and outputs data REF × m to the subtraction circuit 15 based on the following equation.
Figure 2016015611

ステップS308において、乗算回路14は減算回路13から入力されたデータDpix1_nと列アンプゲイン補正値算出回路17から入力された補正値Am_aを乗算して補正後のデータDpix2_nを出力する、アンプゲイン補正が行われる。この補正は、次の式によって表される。

Figure 2016015611
In step S308, the multiplication circuit 14 multiplies the data D pix1_n input from the subtraction circuit 13 by the correction value Am_a input from the column amplifier gain correction value calculation circuit 17, and outputs corrected data D pix2_n. Gain correction is performed. This correction is expressed by the following equation.
Figure 2016015611

ステップS309において、アンプゲイン補正後の有効画素領域2のデータDpix2_nと、乗算回路18から出力されたデータREF×mとが減算回路15に入力される。これにより、画素信号の暗電流補正が行われる。減算回路15から出力されるデータDpix_out_nは以下によって表される。

Figure 2016015611
In step S 309, the data D pix2 — n of the effective pixel region 2 after the amplifier gain correction and the data REF × m output from the multiplication circuit 18 are input to the subtraction circuit 15. Thereby, dark current correction of the pixel signal is performed. Data D pix_out_n output from the subtraction circuit 15 is expressed by the following.
Figure 2016015611

ステップS310において、有効画素領域2からの読み出しが最終行まで行われたかどうかが判断される。最終行まで読み出しが完了した場合は当該フレームの読み出しが完了し、次フレームの読み出しが始まる。最終行でない場合はステップS305に戻り次の行の読み出しが行われる。   In step S310, it is determined whether reading from the effective pixel region 2 has been performed up to the last row. When reading to the last row is completed, reading of the frame is completed and reading of the next frame starts. If it is not the last line, the process returns to step S305 to read the next line.

以上のフローにより本実施形態の回路構成においても、第1の実施形態と同様に可変ゲイン増幅器5a、5bのゲインのばらつきの影響を抑制しつつ、撮像装置のフレームレートを向上させることができる。   With the above flow, in the circuit configuration of the present embodiment as well, the frame rate of the imaging apparatus can be improved while suppressing the influence of the gain variation of the variable gain amplifiers 5a and 5b as in the first embodiment.

(第3の実施形態)
図7は、本発明の第3の実施形態による撮像装置を示すブロック図である。本実施形態の第1の実施形態との差異点について説明する。本実施形態の撮像装置では、第1の実施形態の構成に加えて、信号補正部50が、減算回路20、乗算回路21、フレームメモリ22及びアドレスコントローラ23をさらに備える。
(Third embodiment)
FIG. 7 is a block diagram showing an imaging apparatus according to the third embodiment of the present invention. Differences between the present embodiment and the first embodiment will be described. In the imaging apparatus according to the present embodiment, in addition to the configuration of the first embodiment, the signal correction unit 50 further includes a subtraction circuit 20, a multiplication circuit 21, a frame memory 22, and an address controller 23.

減算回路15の前段の回路は第1の実施形態と同様であるため説明を省略する。減算回路15からの出力データは減算回路20及びフレームメモリ22に入力される。列アンプゲイン補正値算出回路17からの出力データは乗算回路21に入力される。乗算回路21にはさらにフレームメモリ22から出力されたデータが入力される。フレームメモリ22はアドレスコントローラ23によって制御される。乗算回路21からの出力データは減算回路20に入力される。   Since the previous circuit of the subtraction circuit 15 is the same as that of the first embodiment, the description thereof is omitted. Output data from the subtraction circuit 15 is input to the subtraction circuit 20 and the frame memory 22. Output data from the column amplifier gain correction value calculation circuit 17 is input to the multiplication circuit 21. The data output from the frame memory 22 is further input to the multiplication circuit 21. The frame memory 22 is controlled by an address controller 23. Output data from the multiplication circuit 21 is input to the subtraction circuit 20.

フレームメモリ22は、可変ゲイン増幅器5のゲインが1の場合における減算回路15の出力データを、有効画素領域2の全ての画素について、個別補正データDpixob_n,lとしてあらかじめ保持している。この個別補正データは、工場設定時などの実動作を行う前の時点に取得することができる。なお、工場設定時のゲインがPの場合、出力値を1/P倍した値をフレームメモリ22に保持させることで、ゲインが1の場合に相当する個別補正データDpixob_n,lを取得することができる。 The frame memory 22 holds in advance the output data of the subtraction circuit 15 when the gain of the variable gain amplifier 5 is 1 as the individual correction data D pixob_n, l for all the pixels in the effective pixel region 2. The individual correction data can be acquired at a time point before the actual operation such as factory setting. When the gain at the time of factory setting is P, the individual correction data D pixob_n, l corresponding to the case where the gain is 1 is acquired by holding the value obtained by multiplying the output value by 1 / P in the frame memory 22. Can do.

図8は第3の実施形態の撮像装置の動作を示すフローチャートである。ステップS300からステップS309までについては第1の実施形態と同様であるため説明を省略する。   FIG. 8 is a flowchart illustrating the operation of the imaging apparatus according to the third embodiment. Steps S300 to S309 are the same as those in the first embodiment, and a description thereof will be omitted.

ステップS309において、アンプゲイン補正が行われた有効画素領域2のデータが減算回路15に入力され、第1の暗電流補正(第1の実施形態におけるステップS309の暗電流補正と同様)が行われる。その後、ステップS311において第2の暗電流補正が行われる。このとき、フレームメモリ22はアドレスコントローラ23によって指定されたアドレス(画素の行及び列の座標)の有効画素領域2の個別補正データDpixob_n,lを乗算回路21に出力する。乗算回路21は、列アンプゲイン補正値算出回路17の出力と個別補正データとの乗算を行い第2の暗電流補正値Amb_n,lを得る。乗算回路21の出力は減算回路20に入力され、減算回路15の出力との減算が行われる。乗算回路21の出力データは以下の式によって表される。

Figure 2016015611
(n:列番号、l:行番号) In step S309, the data of the effective pixel region 2 subjected to the amplifier gain correction is input to the subtraction circuit 15, and the first dark current correction (similar to the dark current correction in step S309 in the first embodiment) is performed. . Thereafter, second dark current correction is performed in step S311. At this time, the frame memory 22 outputs the individual correction data D pixob_n, l of the effective pixel region 2 at the address (pixel row and column coordinates) designated by the address controller 23 to the multiplication circuit 21. The multiplication circuit 21 multiplies the output of the column amplifier gain correction value calculation circuit 17 and the individual correction data to obtain a second dark current correction value A mb_n, l . The output of the multiplication circuit 21 is input to the subtraction circuit 20, and subtraction with the output of the subtraction circuit 15 is performed. The output data of the multiplier circuit 21 is expressed by the following formula.
Figure 2016015611
(N: column number, l: row number)

減算回路20の出力データDpix_out2_n,lは以下の式によって表される。

Figure 2016015611
The output data D pix_out2_n, l of the subtraction circuit 20 is expressed by the following equation.
Figure 2016015611

以上のようにして、第2の暗電流補正を行った出力データDpix_out2_n,lを得ることができる。ステップS309における暗電流補正は列ごとに行われるため、画素ごとの暗電流のばらつきに対し補正が不十分な場合がある。本実施形態のステップS311における第2の暗電流補正は各画素に対して行われるため、第2の暗電流補正を追加することにより、このような画素ごとの暗電流のばらつきも補正することができる。よって、本実施形態では、第1の実施形態の効果に加え、暗電流のばらつき改善による精度向上の効果が得られる。 As described above, the output data D pix_out2_n, l subjected to the second dark current correction can be obtained. Since the dark current correction in step S309 is performed for each column, the correction may not be sufficient for the variation in dark current for each pixel. Since the second dark current correction in step S311 of this embodiment is performed for each pixel, the dark current variation for each pixel can be corrected by adding the second dark current correction. it can. Therefore, in this embodiment, in addition to the effect of the first embodiment, the effect of improving accuracy by improving the variation in dark current can be obtained.

(第4の実施形態)
図9は、本発明の第4の実施形態に係る撮像システム800の構成を示す図である。撮像システム800は、光学部810、撮像装置820、映像信号処理部830、記録・通信部840、タイミング制御部850、システム制御部860、及び再生・表示部870を含む。撮像装置820には、上述した第1乃至第3の実施形態の撮像装置が用いられる。
(Fourth embodiment)
FIG. 9 is a diagram showing a configuration of an imaging system 800 according to the fourth embodiment of the present invention. The imaging system 800 includes an optical unit 810, an imaging device 820, a video signal processing unit 830, a recording / communication unit 840, a timing control unit 850, a system control unit 860, and a playback / display unit 870. As the imaging device 820, the imaging devices of the first to third embodiments described above are used.

レンズ等の光学系である光学部810は、被写体からの光を撮像装置820の、画素部100に結像させ、被写体の像を形成する。撮像装置820は、タイミング制御部850からの信号に基づくタイミングで、画素部100に結像された光に応じた信号を出力する。撮像装置820から出力された信号は、映像信号処理部830に入力され、映像信号処理部830が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部830での処理によって得られた信号は画像データとして記録・通信部840に送られる。記録・通信部840は、画像を形成するための信号を再生・表示部870に送り、再生・表示部870に動画や静止画像を再生・表示させる。記録・通信部840は、また、映像信号処理部830からの信号を受けて、システム制御部860と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。   An optical unit 810 that is an optical system such as a lens forms an image of a subject by imaging light from the subject on the pixel unit 100 of the imaging device 820. The imaging device 820 outputs a signal corresponding to the light imaged on the pixel unit 100 at a timing based on the signal from the timing control unit 850. The signal output from the imaging device 820 is input to the video signal processing unit 830, and the video signal processing unit 830 performs signal processing according to a method determined by a program or the like. The signal obtained by the processing in the video signal processing unit 830 is sent to the recording / communication unit 840 as image data. The recording / communication unit 840 sends a signal for forming an image to the reproduction / display unit 870 and causes the reproduction / display unit 870 to reproduce / display a moving image or a still image. The recording / communication unit 840 receives a signal from the video signal processing unit 830 and communicates with the system control unit 860, and also records an operation for recording a signal for forming an image on a recording medium (not shown). Do.

システム制御部860は、撮像システムの動作を統括的に制御するものであり、光学部810、タイミング制御部850、記録・通信部840、及び再生・表示部870の駆動を制御する。また、システム制御部860は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部860は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部850は、システム制御部860による制御に基づいて撮像装置820及び映像信号処理部830の駆動タイミングを制御する。
尚、第1乃至第3の実施形態の撮像装置では、信号補正部50を、撮像装置820が有する例を説明した。他の例として、信号補正部50を、映像信号処理部830が有していても良い。
The system control unit 860 comprehensively controls the operation of the imaging system, and controls driving of the optical unit 810, the timing control unit 850, the recording / communication unit 840, and the reproduction / display unit 870. Further, the system control unit 860 includes a storage device (not shown) that is a recording medium, for example, and a program necessary for controlling the operation of the imaging system is recorded therein. Further, the system control unit 860 supplies a signal for switching the drive mode in accordance with, for example, a user operation in the imaging system. Specific examples include a change in a line to be read out and a line to be reset, a change in an angle of view associated with electronic zoom, and a shift in angle of view associated with electronic image stabilization. The timing control unit 850 controls the drive timing of the imaging device 820 and the video signal processing unit 830 based on control by the system control unit 860.
In the imaging devices of the first to third embodiments, the example in which the imaging device 820 includes the signal correction unit 50 has been described. As another example, the video signal processing unit 830 may include the signal correction unit 50.

第1乃至第3の実施形態の撮像装置は、列ごとに設けられた可変ゲイン増幅器の特性ばらつきが抑制されるとともにフレームレートの低下も抑制されている。したがって、本実施形態によれば、高精度かつ高速な撮像を実現する撮像システムを提供することができる。   In the imaging devices of the first to third embodiments, variation in characteristics of variable gain amplifiers provided for each column is suppressed, and a decrease in frame rate is also suppressed. Therefore, according to the present embodiment, it is possible to provide an imaging system that realizes high-accuracy and high-speed imaging.

1:センサ部、2:有効画素領域、3:基準画素領域、4:OB画素領域、5、5a、5b:可変ゲイン増幅器、6:スイッチ、7:列制御回路、8:垂直走査回路、9:アナログゲイン制御回路、10:ADコンバータ、11:制御回路、12:列データ平均化回路、13:減算回路、14:乗算回路、15:減算回路、16:列データ平均化回路、17:列アンプゲイン補正値算出回路、18:乗算回路、19:列アドレスコントローラ、50:信号補正部、100:画素部 1: sensor unit, 2: effective pixel area, 3: reference pixel area, 4: OB pixel area, 5, 5a, 5b: variable gain amplifier, 6: switch, 7: column control circuit, 8: vertical scanning circuit, 9 : Analog gain control circuit, 10: AD converter, 11: control circuit, 12: column data averaging circuit, 13: subtraction circuit, 14: multiplication circuit, 15: subtraction circuit, 16: column data averaging circuit, 17: column Amplifier gain correction value calculation circuit, 18: multiplication circuit, 19: column address controller, 50: signal correction unit, 100: pixel unit

Claims (16)

入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第1のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記複数の信号線の各々に、各々が接続された複数の増幅手段と、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第1の演算手段と、
前記第1の演算手段により取得された前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第2の演算手段と、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第2の演算手段による演算結果との差を得る第3の演算手段と
を有する信号補正部と
を備えることを特徴とする撮像装置。
An effective pixel region in which a plurality of effective pixels including a photoelectric conversion unit that generates and accumulates charge according to the amount of incident light is arranged in a matrix; and
A first optical black pixel region in which each of a plurality of optical black pixels having a light-shielded photoelectric conversion portion is arranged corresponding to each column of the plurality of effective pixels;
A plurality of signal lines each connected to the effective pixel in each column and the optical black pixel in each column;
A plurality of amplifying means connected to each of the plurality of signal lines for amplifying signals output from the effective pixels and the optical black pixels;
First computing means for computing a signal from the optical black pixel amplified by each of the plurality of amplifying means and obtaining a correction value for correcting a signal output from each of the plurality of amplifying means. When,
Second computing means for computing a signal from the effective pixel amplified by each of the plurality of amplifying means using the correction value acquired by the first computing means;
A signal correction unit having a third calculation unit that obtains a difference between the signal from the optical black pixel amplified by the amplification unit and corrected by the correction value, and a calculation result by the second calculation unit; An imaging apparatus comprising:
前記撮像装置は、前記光電変換部を含まない複数の基準画素の各々が、前記複数の有効画素の各列に対応して配置された基準画素領域をさらに有し、
前記第1の演算手段による演算は、前記補正値の取得の前に、前記複数の増幅手段から出力される信号と、前記基準画素領域からの信号との差を得ることをさらに含む
ことを特徴とする請求項1に記載の撮像装置。
The imaging apparatus further includes a reference pixel region in which each of a plurality of reference pixels not including the photoelectric conversion unit is disposed corresponding to each column of the plurality of effective pixels,
The calculation by the first calculation means further includes obtaining a difference between signals output from the plurality of amplification means and signals from the reference pixel region before obtaining the correction value. The imaging apparatus according to claim 1.
前記撮像装置は、複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第2のオプティカルブラック画素領域をさらに有し、
前記第1の演算手段による演算は、前記補正値の取得の前に、前記増幅手段から出力される信号と、前記第2のオプティカルブラック画素領域との差を得ることをさらに含む
ことを特徴とする請求項1に記載の撮像装置。
The imaging apparatus further includes a second optical black pixel region in which each of the plurality of optical black pixels is arranged corresponding to each column of the plurality of effective pixels,
The calculation by the first calculation unit further includes obtaining a difference between the signal output from the amplification unit and the second optical black pixel region before obtaining the correction value. The imaging device according to claim 1.
前記第2のオプティカルブラック画素領域の複数のオプティカルブラック画素に供給されるリセット電圧は、前記第1のオプティカルブラック画素領域の複数のオプティカルブラック画素に供給されるリセット電圧よりも低いことを特徴とする請求項3に記載の撮像装置。   The reset voltage supplied to the plurality of optical black pixels in the second optical black pixel region is lower than the reset voltage supplied to the plurality of optical black pixels in the first optical black pixel region. The imaging device according to claim 3. 入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された複数の有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第1のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記複数の信号線の各々に、各々の一端が接続される複数のスイッチと、
前記複数のスイッチのうちの一部のスイッチの各々の他端が接続される第1の共通信号線と、
前記複数のスイッチのうちの他の一部のスイッチの各々の他端が接続される第2の共通信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記第1の共通信号線と前記第2の共通信号線の各々に各々が接続された複数の増幅手段と、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第1の演算手段と、
前記第1の演算手段により取得された前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第2の演算手段と、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第2の演算手段による演算結果との差を得る第3の演算手段と
を有する信号補正部と
を備えることを特徴とする撮像装置。
A plurality of effective pixel regions in which a plurality of effective pixels including a photoelectric conversion unit that generates and accumulates charge according to the amount of incident light is arranged in a matrix; and
A first optical black pixel region in which each of a plurality of optical black pixels having a light-shielded photoelectric conversion portion is arranged corresponding to each column of the plurality of effective pixels;
A plurality of signal lines each connected to the effective pixel in each column and the optical black pixel in each column;
A plurality of switches each having one end connected to each of the plurality of signal lines;
A first common signal line to which the other end of each of the plurality of switches is connected;
A second common signal line to which the other end of each of some other switches of the plurality of switches is connected;
A plurality of amplifying means connected to each of the first common signal line and the second common signal line for amplifying signals output from the effective pixels and the optical black pixels;
First computing means for computing a signal from the optical black pixel amplified by each of the plurality of amplifying means and obtaining a correction value for correcting a signal output from each of the plurality of amplifying means. When,
Second computing means for computing a signal from the effective pixel amplified by each of the plurality of amplifying means using the correction value acquired by the first computing means;
A signal correction unit having a third calculation unit that obtains a difference between the signal from the optical black pixel amplified by the amplification unit and corrected by the correction value, and a calculation result by the second calculation unit; An imaging apparatus comprising:
前記信号補正部は、
前記有効画素領域の各有効画素の個別補正データを保持するフレームメモリと、
前記第1の演算手段により取得された前記補正値と、前記フレームメモリから出力される個別補正データとを演算する第4の演算手段と、
前記第3の演算手段の演算結果と、前記第4の演算手段の演算結果との差を得る第5の演算手段と
を備えることを特徴とする請求項1乃至5のいずれか1項に記載の撮像装置。
The signal correction unit is
A frame memory that holds individual correction data of each effective pixel in the effective pixel region;
Fourth calculation means for calculating the correction value acquired by the first calculation means and the individual correction data output from the frame memory;
6. The apparatus according to claim 1, further comprising a fifth calculation unit that obtains a difference between the calculation result of the third calculation unit and the calculation result of the fourth calculation unit. Imaging device.
入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第1のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記複数の信号線の各々に、各々が接続された複数の増幅手段と
を有する撮像装置の駆動方法であって、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第1のステップと、
前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第2のステップと、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第2のステップによる演算結果との差を取得する第3のステップと
を備えることを特徴とする撮像装置の駆動方法。
An effective pixel region in which a plurality of effective pixels including a photoelectric conversion unit that generates and accumulates charge according to the amount of incident light is arranged in a matrix; and
A first optical black pixel region in which each of a plurality of optical black pixels having a light-shielded photoelectric conversion portion is arranged corresponding to each column of the plurality of effective pixels;
A plurality of signal lines each connected to the effective pixel in each column and the optical black pixel in each column;
A method for driving an imaging apparatus, comprising: a plurality of amplifying means each connected to each of the plurality of signal lines, for amplifying signals output from the effective pixels and the optical black pixels,
A first step of calculating a signal from the optical black pixel amplified by each of the plurality of amplifying means to obtain a correction value for correcting a signal output from each of the plurality of amplifying means; ,
A second step of calculating a signal from the effective pixel amplified by each of the plurality of amplifying means using the correction value;
And a third step of obtaining a difference between the signal from the optical black pixel amplified by the amplifying means and corrected by the correction value, and a calculation result of the second step. Driving method of imaging apparatus.
前記撮像装置は有効画素領域と前記第1のオプティカルブラック画素領域からの信号の読み出しのための走査を行う垂直走査回路をさらに有し、
前記垂直走査回路が、前記第1のオプティカルブラック画素領域を走査した後に、前記有効画素領域の走査を行うことを特徴とする請求項7に記載の撮像装置の駆動方法。
The imaging apparatus further includes a vertical scanning circuit that performs scanning for reading signals from the effective pixel region and the first optical black pixel region;
8. The method of driving an image pickup apparatus according to claim 7, wherein the vertical scanning circuit scans the effective pixel area after scanning the first optical black pixel area.
前記垂直走査回路による、前記第1のオプティカルブラック画素領域と、前記有効画素領域の走査は、一フレーム期間内に行われることを特徴とする請求項8に記載の撮像装置の駆動方法。   9. The driving method of an imaging apparatus according to claim 8, wherein the scanning of the first optical black pixel area and the effective pixel area by the vertical scanning circuit is performed within one frame period. 請求項1乃至6のいずれか1項に記載の撮像装置と、前記撮像装置が出力する信号を用いて画像データを生成する映像信号処理部とを備えることを特徴とする撮像システム。   An imaging system comprising: the imaging apparatus according to claim 1; and a video signal processing unit that generates image data using a signal output from the imaging apparatus. 入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第1のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記複数の信号線の各々に、各々が接続された複数の増幅手段と
を有する撮像装置と、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第1の演算手段と、
前記第1の演算手段により取得された前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第2の演算手段と、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第2の演算手段による演算結果との差を得る第3の演算手段と
を有する信号補正部と
を備えることを特徴とする撮像システム。
An effective pixel region in which a plurality of effective pixels including a photoelectric conversion unit that generates and accumulates charge according to the amount of incident light is arranged in a matrix; and
A first optical black pixel region in which each of a plurality of optical black pixels having a light-shielded photoelectric conversion portion is arranged corresponding to each column of the plurality of effective pixels;
A plurality of signal lines each connected to the effective pixel in each column and the optical black pixel in each column;
An imaging device having a plurality of amplifying means each connected to each of the plurality of signal lines for amplifying signals output from the effective pixels and the optical black pixels;
First computing means for computing a signal from the optical black pixel amplified by each of the plurality of amplifying means and obtaining a correction value for correcting a signal output from each of the plurality of amplifying means. When,
Second computing means for computing a signal from the effective pixel amplified by each of the plurality of amplifying means using the correction value acquired by the first computing means;
A signal correction unit having a third calculation unit that obtains a difference between the signal from the optical black pixel amplified by the amplification unit and corrected by the correction value, and a calculation result by the second calculation unit; An imaging system comprising:
前記撮像装置は、前記光電変換部を含まない複数の基準画素の各々が、前記複数の有効画素の各列に対応して配置された基準画素領域をさらに有し、
前記第1の演算手段による演算は、前記補正値の取得の前に、前記複数の増幅手段から出力される信号と、前記基準画素領域からの信号との差を得ることをさらに含む
ことを特徴とする請求項11に記載の撮像システム。
The imaging apparatus further includes a reference pixel region in which each of a plurality of reference pixels not including the photoelectric conversion unit is disposed corresponding to each column of the plurality of effective pixels,
The calculation by the first calculation means further includes obtaining a difference between signals output from the plurality of amplification means and signals from the reference pixel region before obtaining the correction value. The imaging system according to claim 11.
前記撮像装置は、複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第2のオプティカルブラック画素領域をさらに有し、
前記第1の演算手段による演算は、前記補正値の取得の前に、前記増幅手段から出力される信号と、前記第2のオプティカルブラック画素領域との差を得ることをさらに含む
ことを特徴とする請求項11に記載の撮像システム。
The imaging apparatus further includes a second optical black pixel region in which each of the plurality of optical black pixels is arranged corresponding to each column of the plurality of effective pixels,
The calculation by the first calculation unit further includes obtaining a difference between the signal output from the amplification unit and the second optical black pixel region before obtaining the correction value. The imaging system according to claim 11.
前記第2のオプティカルブラック画素領域の複数のオプティカルブラック画素に供給されるリセット電圧は、前記第1のオプティカルブラック画素領域の複数のオプティカルブラック画素に供給されるリセット電圧よりも低いことを特徴とする請求項13に記載の撮像システム。   The reset voltage supplied to the plurality of optical black pixels in the second optical black pixel region is lower than the reset voltage supplied to the plurality of optical black pixels in the first optical black pixel region. The imaging system according to claim 13. 入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された複数の有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第1のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記複数の信号線の各々に、各々の一端が接続される複数のスイッチと、
前記複数のスイッチのうちの一部のスイッチの各々の他端が接続される第1の共通信号線と、 前記複数のスイッチのうちの他の一部のスイッチの各々の他端が接続される第2の共通信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記第1の共通信号線と前記第2の共通信号線の各々に各々が接続された複数の増幅手段と
を有する撮像装置と、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第1の演算手段と、
前記第1の演算手段により取得された前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第2の演算手段と、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第2の演算手段による演算結果との差を得る第3の演算手段と
を有する信号補正部と
を備えることを特徴とする撮像システム。
A plurality of effective pixel regions in which a plurality of effective pixels including a photoelectric conversion unit that generates and accumulates charge according to the amount of incident light is arranged in a matrix; and
A first optical black pixel region in which each of a plurality of optical black pixels having a light-shielded photoelectric conversion portion is arranged corresponding to each column of the plurality of effective pixels;
A plurality of signal lines each connected to the effective pixel in each column and the optical black pixel in each column;
A plurality of switches each having one end connected to each of the plurality of signal lines;
A first common signal line to which the other end of each of the plurality of switches is connected is connected to the other end of each of the other part of the plurality of switches. A second common signal line;
An imaging apparatus having a plurality of amplifying means connected to each of the first common signal line and the second common signal line, which amplifies signals output from the effective pixels and the optical black pixels; ,
First computing means for computing a signal from the optical black pixel amplified by each of the plurality of amplifying means and obtaining a correction value for correcting a signal output from each of the plurality of amplifying means. When,
Second computing means for computing a signal from the effective pixel amplified by each of the plurality of amplifying means using the correction value acquired by the first computing means;
A signal correction unit having a third calculation unit that obtains a difference between the signal from the optical black pixel amplified by the amplification unit and corrected by the correction value, and a calculation result by the second calculation unit; An imaging system comprising:
前記信号補正部は、
前記有効画素領域の各有効画素の個別補正データを保持するフレームメモリと、
前記第1の演算手段により取得された前記補正値と、前記フレームメモリから出力される個別補正データとを演算する第4の演算手段と、
前記第3の演算手段の演算結果と、前記第4の演算手段の演算結果との差を得る第5の演算手段と
を備えることを特徴とする請求項11乃至15のいずれか1項に記載の撮像システム。
The signal correction unit is
A frame memory that holds individual correction data of each effective pixel in the effective pixel region;
Fourth calculation means for calculating the correction value acquired by the first calculation means and the individual correction data output from the frame memory;
16. The apparatus according to claim 11, further comprising a fifth calculation unit that obtains a difference between the calculation result of the third calculation unit and the calculation result of the fourth calculation unit. Imaging system.
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