JP2016004810A - Electronic circuit device and manufacturing method of the same - Google Patents

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Teruyuki Ishihara
輝幸 石原
治彦 森田
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治彦 森田
苅谷　隆
Takashi Kariya
隆 苅谷
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Abstract

PROBLEM TO BE SOLVED: To provide an electronic circuit device which enables heat radiation or cooling of a heating component while reducing a thickness of a circuit board on which the heating component is mounted, and to provide a manufacturing method of the electronic circuit board.SOLUTION: An electronic circuit device 10 according to the invention includes: a circuit board 20; a heating component 11 mounted on the circuit board 20; a metal plate 15 which forms a part of an inner layer of the circuit board 20 and protrudes from a side surface of the circuit board 20 to be exposed to the exterior; and a heat pipe 13 connected with an exposed portion of the metal plate 15.

Description

本発明は、回路基板に発熱部品が搭載されている電子回路装置及びその製造方法に関する。   The present invention relates to an electronic circuit device in which a heat generating component is mounted on a circuit board and a method for manufacturing the same.

従来、この種の電子回路装置として、発熱部品を搭載する回路基板にヒートパイプが内蔵されているものが知られている（例えば、特許文献１参照）。   Conventionally, as this type of electronic circuit device, one in which a heat pipe is built in a circuit board on which a heat generating component is mounted is known (for example, see Patent Document 1).

特開２０００−１３８４８５号公報（［０００２］、図１）JP 2000-138485 A ([0002], FIG. 1)

しかしながら、上述した従来の電子回路装置では、回路基板の薄型化が困難になるという問題が考えられる。   However, in the above-described conventional electronic circuit device, there is a problem that it is difficult to reduce the thickness of the circuit board.

本発明は、上記事情に鑑みてなされたもので、発熱部品を搭載する回路基板の薄型化を図りつつ、発熱部品の放熱又は冷却が可能な電子回路装置及びその製造方法の提供を目的とする。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an electronic circuit device capable of radiating or cooling a heat generating component while reducing the thickness of a circuit board on which the heat generating component is mounted, and a manufacturing method thereof. .

上記目的を達成するためになされた本発明に係る電子回路装置は、回路基板と、回路基板に搭載される発熱部品と、回路基板の内層の一部を構成すると共に、回路基板の側面から突出して外部に露出する金属板と、金属板の露出部分に接続される外部放熱部材又は外部冷却部材と、を有する。   An electronic circuit device according to the present invention made to achieve the above object constitutes a circuit board, a heat generating component mounted on the circuit board, a part of the inner layer of the circuit board, and protrudes from the side surface of the circuit board. A metal plate exposed to the outside, and an external heat radiating member or an external cooling member connected to the exposed portion of the metal plate.

本発明の第１実施形態に係る電子回路装置を内蔵する電子機器の内部構造を示す平面図The top view which shows the internal structure of the electronic device which incorporates the electronic circuit device which concerns on 1st Embodiment of this invention. 電子回路装置の（Ａ）平面図、（Ｂ）Ａ−Ａ断面図(A) Plan view of electronic circuit device, (B) AA sectional view 回路基板の断面図Circuit board cross section 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 第２実施形態に係る電子回路装置の（Ａ）平面図、（Ｂ）Ｂ−Ｂ断面図(A) Top view of electronic circuit device concerning 2nd Embodiment, (B) BB sectional drawing 回路基板の断面図Circuit board cross section 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process 回路基板の製造工程を示す断面図Sectional view showing the circuit board manufacturing process

［第１実施形態］
以下、本発明の第１実施形態を図１〜図１２に基づいて説明する。本実施形態の電子回路装置１０は、図１に示される電子機器９０に内蔵される。電子機器９０は、例えば、携帯電話やノート型ＰＣ等であって、電子回路装置１０のほか、バッテリー９１、液晶表示装置９２等を備えている。 [First Embodiment]
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. The electronic circuit device 10 of this embodiment is built in the electronic device 90 shown in FIG. The electronic device 90 is, for example, a mobile phone, a notebook PC, or the like, and includes a battery 91, a liquid crystal display device 92, and the like in addition to the electronic circuit device 10.

図２（Ａ）に示すように、電子回路装置１０は、回路基板２０と、回路基板２０を支持する支持基板６０とを有している。回路基板２０は、チップと同じ大きさのＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）になっていて、この回路基板２０の上に本発明の「発熱部品」としての半導体素子１１が実装されている。支持基板６０は、マザーボードになっていて、回路基板２０と支持基板６０とは、半田によって接続されている。   As shown in FIG. 2A, the electronic circuit device 10 includes a circuit board 20 and a support board 60 that supports the circuit board 20. The circuit board 20 is a CSP (Chip Size Package) having the same size as the chip, and the semiconductor element 11 as the “heat generating component” of the present invention is mounted on the circuit board 20. The support substrate 60 is a mother board, and the circuit board 20 and the support substrate 60 are connected by solder.

図２（Ｂ）に示すように、回路基板２０は、本発明の「シールド部材」に相当するシールドカン１２によってシールドされている。シールドカン１２は、回路基板２０及び半導体素子１１の上方を覆う天井壁１２Ｔと、回路基板２０の四方を囲む包囲壁１２Ｈとを有し、包囲壁２０Ｈの脚部が支持基板６０に固定されている。詳細には、天井壁１２Ｔの一部は、回路基板２０及び支持基板６０の側方にはみ出している。シールドカン１２は、例えば、厚さ約０．２ｍｍの板金を加工してなる。   As shown in FIG. 2B, the circuit board 20 is shielded by a shield can 12 corresponding to the “shield member” of the present invention. The shield can 12 includes a ceiling wall 12T that covers the circuit board 20 and the semiconductor element 11 and a surrounding wall 12H that surrounds the circuit board 20, and legs of the surrounding wall 20H are fixed to the support substrate 60. Yes. Specifically, a part of the ceiling wall 12 </ b> T protrudes to the side of the circuit board 20 and the support board 60. The shield can 12 is formed by processing a sheet metal having a thickness of about 0.2 mm, for example.

図１に示すように、電子回路装置１０は、支持基板６０及び回路基板２０の側方に本発明の「外部冷却部材」としてのヒートパイプ１３を備えている。ヒートパイプ１３は、作動液が封入された中空管の内壁にメッシュが敷設された構造になっていて、ヒートパイプ１３の一端部が回路基板２０の側方に位置している。   As shown in FIG. 1, the electronic circuit device 10 includes a heat pipe 13 as an “external cooling member” of the present invention on the side of the support substrate 60 and the circuit substrate 20. The heat pipe 13 has a structure in which a mesh is laid on the inner wall of a hollow tube filled with hydraulic fluid, and one end of the heat pipe 13 is located on the side of the circuit board 20.

図３に示すように、回路基板２０は、コア基板２１の表裏の両面にビルドアップ絶縁層２５とビルドアップ導体層２６が交互に積層されると共に、最外のビルドアップ導体層２６がソルダーレジスト層２９で覆われている多層構造になっている。コア基板２１の厚さは、約１５０μｍになっていて、コア基板２１の表裏の両面には、コア導体層２２が形成されている。ビルドアップ絶縁層２５は、絶縁性材料で構成され、その厚さは約２５μｍとなっている。ビルドアップ導体層２６は、金属（例えば、銅）で構成され、その厚さは約１５μｍとなっている。ソルダーレジスト層２９の厚さは、約１５μｍになっている。   As shown in FIG. 3, the circuit board 20 has the build-up insulating layers 25 and the build-up conductor layers 26 alternately stacked on both front and back surfaces of the core substrate 21, and the outermost build-up conductor layer 26 is a solder resist. A multilayer structure covered with the layer 29 is formed. The thickness of the core substrate 21 is about 150 μm, and the core conductor layers 22 are formed on both the front and back surfaces of the core substrate 21. The build-up insulating layer 25 is made of an insulating material and has a thickness of about 25 μm. The buildup conductor layer 26 is made of metal (for example, copper) and has a thickness of about 15 μm. The thickness of the solder resist layer 29 is about 15 μm.

表側のコア導体層２２と裏側のコア導体層２２とは、コア基板２１を貫通するスルーホール導体２３によって接続されている。ビルドアップ絶縁層２５には、導電ビア４０Ａ，４３Ａが形成されていて、導電ビア４０Ａによってコア基板２１に最も近い最内のビルドアップ導体層２６とコア導体層２２とが接続されると共に、導電ビア４３Ａによって積層方向で隣り合うビルドアップ導体層２６，２６同士が接続されている。   The core conductor layer 22 on the front side and the core conductor layer 22 on the back side are connected by a through-hole conductor 23 that penetrates the core substrate 21. Conductive vias 40A and 43A are formed in the buildup insulating layer 25, and the innermost buildup conductor layer 26 and the core conductor layer 22 that are closest to the core substrate 21 are connected by the conductive via 40A. The build-up conductor layers 26 and 26 adjacent to each other in the stacking direction are connected by the via 43A.

図３に示すように、本実施形態の回路基板２０では、コア基板２１が金属板１５を内蔵する金属板内蔵絶縁層３０となっている。詳細には、金属板１５の一部が、コア基板２１のうち半導体素子１１の下方に位置する部分からヒートパイプ１３に近い側の縁部までの領域を構成し、金属板１５の残り部分が、図１（Ｂ）に示すように、回路基板２０の側面から張り出して外側に露出している。金属板１５の厚さは、コア基板２１の厚さとほぼ同じになっていていて、約１５０μｍとなっている。   As shown in FIG. 3, in the circuit board 20 of the present embodiment, the core substrate 21 is a metal plate built-in insulating layer 30 in which the metal plate 15 is built. Specifically, a part of the metal plate 15 constitutes a region from a portion of the core substrate 21 located below the semiconductor element 11 to an edge portion closer to the heat pipe 13, and the remaining portion of the metal plate 15 is As shown in FIG. 1B, the circuit board 20 protrudes from the side surface and is exposed to the outside. The thickness of the metal plate 15 is substantially the same as the thickness of the core substrate 21 and is about 150 μm.

ビルドアップ絶縁層２５のうち金属板１５に重なる部分には、伝熱ビア４０Ｂ，４３Ｂが形成されていて、伝熱ビア４０Ｂによって最内のビルドアップ導体層２６と金属板１５とが接続されると共に、伝熱ビア４３Ｂによって積層方向で隣り合うビルドアップ導体層２６，２６同士が接続されている。   Heat transfer vias 40B and 43B are formed in a portion of the buildup insulating layer 25 that overlaps the metal plate 15, and the innermost buildup conductor layer 26 and the metal plate 15 are connected by the heat transfer via 40B. At the same time, the build-up conductor layers 26 and 26 adjacent to each other in the stacking direction are connected by the heat transfer via 43B.

図２（Ｂ）に示すように、金属板１５のうち回路基板２０の外側に露出した部分は、シールドカン１２の包囲壁１２Ｈを貫通し、例えば、半田付けによって、ヒートパイプ１３に接続されている。なお、金属板１５は、導電テープによりヒートパイプ１３に接続されてもよいし、機械的に電子機器９０の筐体とヒートパイプ１３との間に挟みこまれることによりヒートパイプ１３との接触が図られてもよい。   As shown in FIG. 2B, the portion of the metal plate 15 exposed to the outside of the circuit board 20 penetrates the surrounding wall 12H of the shield can 12 and is connected to the heat pipe 13 by, for example, soldering. Yes. The metal plate 15 may be connected to the heat pipe 13 by a conductive tape, or the metal plate 15 is mechanically sandwiched between the housing of the electronic device 90 and the heat pipe 13 so that the contact with the heat pipe 13 is prevented. It may be illustrated.

次に、電子回路装置１０の製造方法について説明する。電子回路装置１０の製造方法では、まず、回路基板２０としてのＣＳＰに半導体素子１１が実装されると共に、このＣＳＰが支持基板６０としてのマザーボードに半田接続される。そして、シールドカン１２が支持基板６０に固定されると共に、回路基板２０から突出する金属板１５がシールドカン１２を貫通してヒートパイプ１３に接続されることにより製造される。   Next, a method for manufacturing the electronic circuit device 10 will be described. In the manufacturing method of the electronic circuit device 10, first, the semiconductor element 11 is mounted on the CSP as the circuit board 20, and the CSP is solder-connected to the motherboard as the support board 60. The shield can 12 is fixed to the support substrate 60, and the metal plate 15 protruding from the circuit board 20 penetrates the shield can 12 and is connected to the heat pipe 13.

回路基板２０は、以下のようにして製造される。
（１）図４（Ａ）に示すように、まず、コア基板２１が準備される。コア基板２１は、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材２１Ｋの表裏の両面に、銅箔２１Ｃがラミネートされている。 The circuit board 20 is manufactured as follows.
(1) As shown in FIG. 4A, first, the core substrate 21 is prepared. The core substrate 21 has copper foil 21C laminated on both front and back surfaces of an insulating base 21K made of a reinforcing material such as epoxy resin or BT (bismaleimide triazine) resin and glass cloth.

（２）図４（Ｂ）に示すように、コア基板２１に表側と裏側とから、例えば、ＣＯ２レーザが照射されてコア貫通孔３１が穿孔される。   (2) As shown in FIG. 4B, the core substrate 21 is irradiated with, for example, a CO 2 laser from the front side and the back side, and the core through hole 31 is drilled.

（３）無電解めっき処理が行われ、銅箔２１Ｃ上とコア貫通孔３１の内面とに無電解めっき膜（図示せず）が形成される。   (3) An electroless plating process is performed, and an electroless plating film (not shown) is formed on the copper foil 21 </ b> C and the inner surface of the core through hole 31.

（４）図４（Ｃ）に示すように、銅箔２１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３２が形成される。   (4) As shown in FIG. 4C, a predetermined pattern of plating resist 32 is formed on the electroless plating film on the copper foil 21C.

（５）図５（Ａ）に示すように、電解めっき処理が行われ、電解めっきがコア貫通孔３１内に充填されてスルーホール導体２３が形成される。また、コア基板２１の表裏両面の無電解めっき膜（図示せず）のうちめっきレジスト３２から露出している部分に電解めっき膜３３が形成される。   (5) As shown in FIG. 5 (A), electrolytic plating is performed, and electrolytic plating is filled into the core through-hole 31 to form the through-hole conductor 23. Moreover, the electroplating film 33 is formed in the part exposed from the plating resist 32 among the electroless plating films (not shown) on both the front and back surfaces of the core substrate 21.

（６）めっきレジスト３２が５％ＮａＯＨで剥離されると共に、めっきレジスト３２の下方の無電解めっき膜（図示せず）及び銅箔２１Ｃが除去され、図５（Ｂ）に示すように、残された電解めっき膜３２、無電解めっき膜及び銅箔２１Ｃ（図５（Ａ）を参照。図５（Ｂ）では省略して示されている。）により、コア基板２１の表裏の両面にコア導体層２２が形成される。   (6) The plating resist 32 is peeled off with 5% NaOH, and the electroless plating film (not shown) and the copper foil 21C below the plating resist 32 are removed. As shown in FIG. The electroplated film 32, the electroless plated film, and the copper foil 21C (see FIG. 5A, omitted in FIG. 5B), cores are formed on both the front and back surfaces of the core substrate 21. Conductive layer 22 is formed.

（７）図５（Ｃ）に示すように、ルータ加工等によってコア基板２１の中央部が切除されて、収容孔３５が形成される。   (7) As shown in FIG. 5C, the central portion of the core substrate 21 is cut out by router processing or the like, and the accommodation hole 35 is formed.

（８）収容孔３５に金属板１５が収容されると共に、コア基板２１の表裏の両側からビルドアップ絶縁層２５としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）が積層される。その際、ビルドアップ絶縁層２５に形成されている開口部２５Ａに仮接着層３７が形成される。この仮接着層３７は金属板１５上に配置され、金属板１５の外縁部は仮接着層３７より外側にはみ出す。そして、図６（Ａ）に示すように、ビルドアップ絶縁層２５と仮接着層３７の上に銅箔２５Ｃが積層されてから、加熱プレスが行われる。その際、金属板１５と収容孔３５の内周面との間の隙間３６がビルドアップ絶縁層２５，２５を構成する樹脂で充填される。   (8) The metal plate 15 is accommodated in the accommodation hole 35, and prepregs (B-stage resin sheets formed by impregnating a core material with resin) are laminated from both the front and back sides of the core substrate 21. . At that time, the temporary adhesive layer 37 is formed in the opening 25 </ b> A formed in the buildup insulating layer 25. The temporary adhesive layer 37 is disposed on the metal plate 15, and the outer edge portion of the metal plate 15 protrudes outside the temporary adhesive layer 37. Then, as shown in FIG. 6A, after the copper foil 25C is laminated on the build-up insulating layer 25 and the temporary adhesive layer 37, heating press is performed. At that time, the gap 36 between the metal plate 15 and the inner peripheral surface of the accommodation hole 35 is filled with the resin constituting the build-up insulating layers 25 and 25.

（９）図６（Ｂ）に示すように、コア基板２１の表側と裏側からビルドアップ絶縁層２５及び銅箔２５Ｃに、例えば、ＣＯ２レーザが照射されて、導電ビア形成孔３８Ａと伝熱ビア形成孔３８Ｂとが形成される。その際、導電ビア形成孔３８Ａによりコア導体層２２が露出され、伝熱ビア形成孔３８Ｂにより金属板１５が露出される。   (9) As shown in FIG. 6B, the build-up insulating layer 25 and the copper foil 25C are irradiated with, for example, CO 2 laser from the front side and the back side of the core substrate 21 to form the conductive via forming hole 38A and the heat transfer via. A formation hole 38B is formed. At that time, the core conductor layer 22 is exposed through the conductive via formation hole 38A, and the metal plate 15 is exposed through the heat transfer via formation hole 38B.

（１０）無電解めっき処理が行われ、銅箔２５Ｃ上と、導電ビア形成孔３８Ａの内面及び伝熱ビア形成孔３８Ｂの内面とに無電解めっき膜（図示せず）が形成される。   (10) An electroless plating process is performed to form an electroless plating film (not shown) on the copper foil 25C and on the inner surface of the conductive via formation hole 38A and the inner surface of the heat transfer via formation hole 38B.

（１１）図６（Ｃ）に示すように、銅箔２５Ｃの無電解めっき膜上に、所定パターンのめっきレジスト３９が形成される。   (11) As shown in FIG. 6C, a plating resist 39 having a predetermined pattern is formed on the electroless plating film of the copper foil 25C.

（１２）図７（Ａ）に示すように、電解めっき処理が行われ、電解めっきが導電ビア形成孔３８Ａ内と伝熱ビア形成孔３８Ｂ内に充填されて導電ビア４０Ａと伝熱ビア４０Ｂが形成される。また、ビルドアップ絶縁層２５上の無電解めっき膜（図示せず）のうちめっきレジスト３９から露出している部分に電解めっき膜４１が形成される。   (12) As shown in FIG. 7A, electrolytic plating is performed, and electrolytic plating is filled in the conductive via formation hole 38A and the heat transfer via formation hole 38B, so that the conductive via 40A and the heat transfer via 40B are formed. It is formed. In addition, an electrolytic plating film 41 is formed on a portion of the electroless plating film (not shown) on the buildup insulating layer 25 that is exposed from the plating resist 39.

（１３）めっきレジスト３９が除去されると共に、めっきレジスト３９の下方の無電解めっき膜（図示せず）が除去され、図７（Ｂ）に示すように、残された電解めっき膜４１、無電解めっき膜及び銅箔２５Ｃ（図７（Ａ）を参照。図７（Ｂ）では省略して示されている。）により、ビルドアップ絶縁層２５上にビルドアップ導体層２６が形成されると共に、仮接着層３７上にストッパー層３７Ｓが形成される。なお、詳細には、ストッパー層３７Ｓは、仮接着層３７より若干外側にはみ出る大きさに形成される。   (13) The plating resist 39 is removed, and the electroless plating film (not shown) below the plating resist 39 is removed. As shown in FIG. The build-up conductor layer 26 is formed on the build-up insulating layer 25 by the electrolytic plating film and the copper foil 25C (see FIG. 7A, omitted in FIG. 7B). A stopper layer 37S is formed on the temporary adhesive layer 37. In detail, the stopper layer 37 </ b> S is formed to a size that protrudes slightly outside the temporary adhesive layer 37.

（１４）図７（Ｃ）に示すように、コア基板２１の表側と裏側から、ビルドアップ導体層２６とストッパー層３７Ｓの上に、ビルドアップ絶縁層２５と銅箔２５Ｃが積層される。   (14) As shown in FIG. 7C, the buildup insulating layer 25 and the copper foil 25C are laminated on the buildup conductor layer 26 and the stopper layer 37S from the front side and the back side of the core substrate 21.

（１５）図８（Ａ）に示すように、最外に位置するビルドアップ絶縁層２５及び銅箔２５Ｃに、例えば、ＣＯ２レーザが照射されて、導電ビア形成孔４２Ａと伝熱ビア形成孔４２Ｂが形成されると共に、仮接着層３７の外縁部に沿ってスリット４２Ｓが形成され、ストッパー層３７Ｓが露出する。   (15) As shown in FIG. 8A, the outermost buildup insulating layer 25 and copper foil 25C are irradiated with, for example, CO 2 laser to form conductive via formation holes 42A and heat transfer via formation holes 42B. And a slit 42S is formed along the outer edge of the temporary adhesive layer 37 to expose the stopper layer 37S.

（１６）無電解めっき処理が行われ、銅箔２５Ｃ上と、導電ビア形成孔４２Ａ及び伝熱ビア形成孔４２Ｂの内面と、スリット４２Ｓの内面とに無電解めっき膜（図示せず）が形成される。   (16) An electroless plating process is performed, and an electroless plating film (not shown) is formed on the copper foil 25C, the inner surfaces of the conductive via formation holes 42A and the heat transfer via formation holes 42B, and the inner surfaces of the slits 42S. Is done.

（１７）図８（Ｂ）に示すように、銅箔２５Ｃの無電解めっき膜上に、所定パターンのめっきレジスト３９が形成される。   (17) As shown in FIG. 8B, a plating resist 39 having a predetermined pattern is formed on the electroless plating film of the copper foil 25C.

（１８）電解めっき処理が行われ、図９（Ａ）に示すように、電解めっきが導電ビア形成孔４２Ａ及び伝熱ビア形成孔４２Ｂ内に充填されて導電ビア４３Ａ及び伝熱ビア４３Ｂが形成されると共に、スリット４２Ｓ内にスリット内めっき膜４４が形成され、さらには、銅箔２５Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３９から露出している部分に電解めっき膜４５が形成される。   (18) The electrolytic plating process is performed, and as shown in FIG. 9A, the electrolytic plating is filled in the conductive via formation hole 42A and the heat transfer via formation hole 42B to form the conductive via 43A and the heat transfer via 43B. In addition, an in-slit plating film 44 is formed in the slit 42S, and further, an electroplating film 45 is formed on a portion of the electroless plating film (not shown) on the copper foil 25C exposed from the plating resist 39. Is formed.

（１９）めっきレジスト３９が除去されると共に、めっきレジスト３９の下方の無電解めっき膜（図示せず）及び銅箔２５Ｃが除去され、図９（Ｂ）に示すように、残された電解めっき膜４５、無電解めっき膜及び銅箔２５Ｃにより、ビルドアップ導体層２６が形成される。   (19) The plating resist 39 is removed, and the electroless plating film (not shown) and the copper foil 25C below the plating resist 39 are removed. As shown in FIG. The buildup conductor layer 26 is formed by the film 45, the electroless plating film, and the copper foil 25C.

（２０）図１０（Ａ）に示すように、コア基板２１の表側と裏側の両方からビルドアップ導体層２６，２６上にソルダーレジスト層２９，２９が積層される。   (20) As shown in FIG. 10A, solder resist layers 29 and 29 are laminated on the build-up conductor layers 26 and 26 from both the front side and the back side of the core substrate 21.

（２１）図１０（Ｂ）に示すように、ソルダーレジスト層２９の所定箇所にテーパー状のパッド用孔が形成されてビルドアップ導体層２６の一部がソルダーレジスト層２９から露出してパッドになると共に、最外のビルドアップ導体層２６及び最外のビルドアップ絶縁層２５のうち仮接着層３７に重ねられる部分を露出させる取出孔４７が形成される。   (21) As shown in FIG. 10 (B), a tapered pad hole is formed at a predetermined position of the solder resist layer 29, and a part of the build-up conductor layer 26 is exposed from the solder resist layer 29 to form a pad. In addition, an extraction hole 47 that exposes a portion of the outermost buildup conductor layer 26 and the outermost buildup insulating layer 25 that overlaps the temporary adhesive layer 37 is formed.

（２２）マスキング処理及びエッチング処理が行われて、図１１（Ａ）に示すように、ソルダーレジスト層２９上に所定パターンのマスクレジスト層４９が形成され、取出孔４７内の電解めっき膜４５とスリット４２Ｓ内のスリット内めっき膜４４及びストッパー層３７Ｓとが除去される。   (22) A masking process and an etching process are performed to form a mask resist layer 49 having a predetermined pattern on the solder resist layer 29 as shown in FIG. The in-slit plating film 44 and the stopper layer 37S in the slit 42S are removed.

（２３）図１１（Ｂ）に示すように、マスクレジスト層４９が除去されると共に、仮接着層３７と、仮接着層３７上に積層されたビルドアップ絶縁層２５と取出孔４７から取り出されて、金属板１５の一部が露出する。   (23) As shown in FIG. 11B, the mask resist layer 49 is removed, and the temporary adhesive layer 37, the build-up insulating layer 25 laminated on the temporary adhesive layer 37, and the extraction hole 47 are taken out. Thus, a part of the metal plate 15 is exposed.

（２４）図１２に示すように、金属板１５の露出部分が切断される。以上で回路基板２０が完成する。なお、詳細には、同図に示すように、金属板１５が露出する側のビルドアップ絶縁層２５の間には、ストッパー層３７Ｓの一部が残ることになるが、図３では、当該ストッパー層３７Ｓの一部が省略して示されている。   (24) As shown in FIG. 12, the exposed portion of the metal plate 15 is cut. Thus, the circuit board 20 is completed. In detail, as shown in the figure, a part of the stopper layer 37S remains between the build-up insulating layers 25 on the side where the metal plate 15 is exposed, but in FIG. A part of the layer 37S is omitted.

本実施形態の電子回路装置１０の構造及び製造方法に関する説明は以上である。次に、電子回路装置１０の作用効果について説明する。   This completes the description of the structure and manufacturing method of the electronic circuit device 10 of the present embodiment. Next, the function and effect of the electronic circuit device 10 will be described.

本実施形態の電子回路装置１０では、回路基板２０が内層の一部を構成する金属板１５が回路基板２０の側方に突出してヒートパイプ１３に接続されているので、金属板１５を介して半導体素子１１からの熱をヒートパイプ１３へ伝達することが可能であるとともに、従来のようにヒートパイプ１３を内蔵する回路基板よりも、回路基板２０の薄型化が図られる。しかも、回路基板２０の内部も放熱経路として使うことで電子回路装置１０全体での放熱効率を高めることが可能になる。   In the electronic circuit device 10 of this embodiment, the metal plate 15 in which the circuit board 20 constitutes a part of the inner layer protrudes to the side of the circuit board 20 and is connected to the heat pipe 13. The heat from the semiconductor element 11 can be transmitted to the heat pipe 13, and the circuit board 20 can be made thinner than the circuit board having the heat pipe 13 built therein as in the prior art. In addition, by using the inside of the circuit board 20 as a heat dissipation path, the heat dissipation efficiency of the entire electronic circuit device 10 can be increased.

また、本実施形態では、金属板１５は、回路基板２０のうち半導体素子１１の下方位置を含む一部の領域にのみ配置されているので、半導体素子１１から金属板１５への熱伝達経路を短くして熱伝達効率の向上が図られる。しかも、回路基板２０に半導体素子１１の下方位置で厚さ方向に延びて金属板１５に導通接続される伝熱ビア４３Ｂを有しているので、半導体素子１１から金属板１５への熱伝達効率のさらなる向上が図られる。   In the present embodiment, since the metal plate 15 is disposed only in a part of the circuit board 20 including the lower position of the semiconductor element 11, a heat transfer path from the semiconductor element 11 to the metal plate 15 is provided. Shortening can improve heat transfer efficiency. In addition, since the circuit board 20 has the heat transfer via 43B extending in the thickness direction at a position below the semiconductor element 11 and electrically connected to the metal plate 15, the heat transfer efficiency from the semiconductor element 11 to the metal plate 15 is achieved. Can be further improved.

［第２実施形態］
以下、本発明の第２実施形態を図１３〜図２１に基づいて説明する。図１３（Ａ）に示すように、本実施形態の電子回路装置１０Ｖは、回路基板２０Ｖと、回路基板２０Ｖの上に搭載される中継回路基板７０とを有している。本実施形態では、回路基板２０Ｖがマザーボードになっていて、中継回路基板７０が、チップと同じ大きさのＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）になっている。そして、中継回路基板７０上に本発明の「発熱部品」としての半導体素子１１が実装されている。 [Second Embodiment]
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 13A, the electronic circuit device 10V of the present embodiment includes a circuit board 20V and a relay circuit board 70 mounted on the circuit board 20V. In this embodiment, the circuit board 20V is a mother board, and the relay circuit board 70 is a CSP (Chip Size Package) having the same size as the chip. The semiconductor element 11 as the “heat generating component” of the present invention is mounted on the relay circuit board 70.

図１３（Ｂ）に示すように、中継回路基板７０は、上記第１実施形態で説明したシールドカン１２によってシールドされている。シールドカン１２の包囲壁１２Ｈは、中継回路基板７０の四方を囲むように配置され、包囲壁１２Ｈの脚部が回路基板２０Ｖに固定されている。   As shown in FIG. 13B, the relay circuit board 70 is shielded by the shield can 12 described in the first embodiment. The surrounding wall 12H of the shield can 12 is disposed so as to surround the four sides of the relay circuit board 70, and the legs of the surrounding wall 12H are fixed to the circuit board 20V.

図１４に示すように、回路基板２０Ｖは、上記第１実施形態と同様に、コア基板２１Ｖの表裏の両面に、ビルドアップ絶縁層２５Ｖ、ビルドアップ導体層２６Ｖ及びソルダーレジスト層２９Ｖを積層してなる多層構造になっている。ビルドアップ絶縁層２５Ｖとビルドアップ導体層２６Ｖは交互に積層され、最外のビルドアップ導体層２６Ｖがソルダーレジスト層２９Ｖで覆われている。各層の厚さについては、コア基板２１Ｖが約１００μｍ、ビルドアップ絶縁層２５Ｖの厚さが約５０μｍ、ビルドアップ導体層２６Ｖの厚さが約２０〜２５μｍ、ソルダーレジスト層２９が約１５μｍになっている。   As shown in FIG. 14, the circuit board 20V is formed by laminating a buildup insulating layer 25V, a buildup conductor layer 26V, and a solder resist layer 29V on both the front and back surfaces of the core substrate 21V, as in the first embodiment. It has a multilayer structure. The buildup insulating layers 25V and the buildup conductor layers 26V are alternately stacked, and the outermost buildup conductor layer 26V is covered with the solder resist layer 29V. Regarding the thickness of each layer, the core substrate 21V is about 100 μm, the build-up insulating layer 25V is about 50 μm, the build-up conductor layer 26V is about 20-25 μm, and the solder resist layer 29 is about 15 μm. Yes.

ビルドアップ絶縁層２５Ｖには、導電ビア４０Ａ，４３Ａ，５１Ａ，５４Ａが形成されていて、導電ビア４０Ａによってコア基板２１に最も近い最内のビルドアップ導体層２６とコア導体層２２とが接続されると共に、導電ビア４３Ａ，５１Ａ，５４Ａによって積層方向で隣り合うビルドアップ導体層２６，２６同士が接続されている。   Conductive vias 40A, 43A, 51A, 54A are formed in the buildup insulating layer 25V, and the innermost buildup conductor layer 26 and the core conductor layer 22 that are closest to the core substrate 21 are connected by the conductive via 40A. In addition, the build-up conductor layers 26 and 26 adjacent in the stacking direction are connected by the conductive vias 43A, 51A, and 54A.

本実施形態の回路基板２０Ｖでは、ビルドアップ絶縁層２５Ｖが金属板１５を内蔵する金属板内蔵絶縁層３０Ｖとなっている。詳細には、金属板１５Ｖの一部が、ビルドアップ絶縁層２５Ｖのうち半導体素子１１の下方に位置する部分からヒートパイプ１３に近い側の縁部までの領域を構成し、金属板１５Ｖの残りの部分が、回路基板２０の側面から突出して外側に露出している。そして、金属板１５Ｖのうち回路基板２０の外側に露出した部分が、例えば、半田付けによって、ヒートパイプ１３と熱的に接続されている。なお、金属板１５Ｖの厚さは、ビルドアップ絶縁層２５Ｖの厚さとほぼ同じであって、約５０μｍとなっている。   In the circuit board 20V of the present embodiment, the build-up insulating layer 25V is a metal plate built-in insulating layer 30V in which the metal plate 15 is built. Specifically, a part of the metal plate 15V constitutes a region from a portion of the buildup insulating layer 25V located below the semiconductor element 11 to an edge portion on the side close to the heat pipe 13, and the rest of the metal plate 15V This part protrudes from the side surface of the circuit board 20 and is exposed to the outside. And the part exposed to the outer side of the circuit board 20 among the metal plates 15V is thermally connected with the heat pipe 13 by soldering, for example. Note that the thickness of the metal plate 15V is substantially the same as the thickness of the build-up insulating layer 25V and is about 50 μm.

金属板内蔵絶縁層３０Ｖは、回路基板２０Ｖの厚さ方向の中心より表側に配置されている。図１４に示す例では、ビルドアップ絶縁層２５Ｖは、コア基板２１の表裏の両側に４つずつ積層され、最外のビルドアップ絶縁層２５Ｖより１つ内側のビルドアップ絶縁層２５Ｖが金属板内蔵絶縁層３０Ｖになっている。また、最外のビルドアップ絶縁層２５Ｖのうち金属板内蔵絶縁層３０Ｖの上に重なる部分には、伝熱ビア５４Ｂが形成されていて、伝熱ビア４０Ｂによって最外のビルドアップ導体層２６と金属板１５とが接続されている。   The metal plate built-in insulating layer 30V is arranged on the front side from the center in the thickness direction of the circuit board 20V. In the example shown in FIG. 14, four buildup insulating layers 25V are stacked on both sides of the front and back of the core substrate 21, and the buildup insulating layer 25V on the inner side of the outermost buildup insulating layer 25V is built in the metal plate. The insulating layer is 30V. A heat transfer via 54B is formed in a portion of the outermost buildup insulating layer 25V that overlaps with the metal plate built-in insulating layer 30V, and the outermost buildup conductor layer 26 is connected to the outermost buildup conductor layer 26 by the heat transfer via 40B. A metal plate 15 is connected.

本実施形態の電子回路装置１０Ｖのその他の構成については、上記第１実施形態と同様になっているので、同一符号を付すことで説明を省略する。次に、電子回路装置１０Ｖの製造方法について説明する。   Since the other configuration of the electronic circuit device 10V of the present embodiment is the same as that of the first embodiment, description thereof is omitted by attaching the same reference numerals. Next, a method for manufacturing the electronic circuit device 10V will be described.

上記第１実施形態と同様に、電子回路装置１０Ｖの製造方法では、まず、公知の方法により、中継回路基板７０としてのＣＳＰに半導体素子１１が実装されると共に、このＣＳＰが回路基板２０Ｖとしてのマザーボードに半田接続される。そして、シールドカン１２が回路基板２０Ｖに固定されると共に、回路基板２０Ｖから突出する金属板１５がシールドカン１２を貫通してヒートパイプ１３に接続されることにより電子回路装置１０Ｖが得られる。   As in the first embodiment, in the manufacturing method of the electronic circuit device 10V, first, the semiconductor element 11 is mounted on the CSP as the relay circuit board 70 by a known method, and this CSP is used as the circuit board 20V. Soldered to the motherboard. Then, the shield can 12 is fixed to the circuit board 20V, and the metal plate 15 protruding from the circuit board 20V passes through the shield can 12 and is connected to the heat pipe 13 to obtain the electronic circuit device 10V.

回路基板２０Ｖは、以下のようにして製造される。
（１）まず、図１５（Ａ）に示すように、まず、コア基板２１Ｖが準備される。コア基板２１Ｖは、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材２１Ｋの表裏の両面に、銅箔２１Ｃがラミネートされている。 The circuit board 20V is manufactured as follows.
(1) First, as shown in FIG. 15A, first, a core substrate 21V is prepared. In the core substrate 21V, copper foils 21C are laminated on both front and back surfaces of an insulating base material 21K made of a reinforcing material such as epoxy resin or BT (bismaleimide triazine) resin and glass cloth.

（２）コア基板２１Ｖに表側と裏側とから、例えば、ＣＯ２レーザが照射されてコア貫通孔３１が穿孔される。次いで、無電解めっき処理が行われ、銅箔２１Ｃ上とコア貫通孔３１の内面とに無電解めっき膜（図示せず）が形成される。そして、図１５（Ｂ）に示すように、銅箔２１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３２が形成される。   (2) The core substrate 21V is irradiated with, for example, a CO2 laser from the front side and the back side, and the core through hole 31 is drilled. Next, an electroless plating process is performed, and an electroless plating film (not shown) is formed on the copper foil 21 </ b> C and the inner surface of the core through hole 31. Then, as shown in FIG. 15B, a predetermined pattern of plating resist 32 is formed on the electroless plating film on the copper foil 21C.

（３）電解めっき処理が行われ、電解めっきがコア貫通孔３１内に充填されてスルーホール導体２３が形成される。また、コア基板２１Ｖの表裏両面の無電解めっき膜（図示せず）のうちめっきレジスト３２から露出している部分に電解めっき膜３３，３３が形成される。次いで、めっきレジスト３２が剥離されると共に、めっきレジスト３２の下方の無電解めっき膜（図示せず）及び銅箔２１Ｃが除去され、図１５（Ｃ）に示すように、残された電解めっき膜３２、無電解めっき膜及び銅箔２１Ｃ（図１５（Ｂ）を参照。図１５（Ｃ）では省略して示されている。）により、コア基板２１Ｖの表裏の両面にコア導体層２２Ｖが形成される。   (3) An electrolytic plating process is performed, and electrolytic plating is filled in the core through-hole 31 to form the through-hole conductor 23. Further, electrolytic plating films 33 and 33 are formed on portions exposed from the plating resist 32 in the electroless plating films (not shown) on both the front and back surfaces of the core substrate 21V. Next, the plating resist 32 is peeled off, and the electroless plating film (not shown) and the copper foil 21C below the plating resist 32 are removed. As shown in FIG. 15C, the remaining electrolytic plating film 32, the electroless plating film and the copper foil 21C (see FIG. 15B, omitted in FIG. 15C) form the core conductor layer 22V on both the front and back surfaces of the core substrate 21V. Is done.

（３）図１５（Ｄ）に示すように、コア基板２１Ｖの表側と裏側の両方からコア導体層２２Ｖ上にビルドアップ絶縁層２５Ｖとしてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔２５Ｃが積層されてから、加熱プレスされる。その際、コア導体層２２Ｖが形成されていない部分がプリプレグにて埋められる。なお、ビルドアップ絶縁層２５Ｖとしてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体層を形成することができる。   (3) As shown in FIG. 15D, a prepreg as a build-up insulating layer 25V on the core conductor layer 22V from both the front side and the back side of the core substrate 21V (resin sheet of B stage formed by impregnating a core material with resin) ) And the copper foil 25C are laminated and then heated and pressed. At that time, a portion where the core conductor layer 22V is not formed is filled with the prepreg. A resin film that does not include a core material may be used as the buildup insulating layer 25V instead of the prepreg. In that case, a conductor layer can be directly formed on the surface of the resin film by a semi-additive method without laminating a copper foil.

（４）コア基板２１Ｖの表側と裏側から銅箔２５ＣにＣＯ２レーザが照射されて、銅箔２５Ｃ及びビルドアップ絶縁層２５Ｖを貫通する導電ビア形成孔３８Ａが形成される。そして、無電解めっき処理が行われ、銅箔２５Ｃ上と導電ビア形成孔３８Ａの内面とに無電解めっき膜（図示せず）が形成される。次いで、図１６（Ａ）に示すように、銅箔２５Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３９が形成される。   (4) The copper foil 25C is irradiated with the CO2 laser from the front side and the back side of the core substrate 21V, and the conductive via forming hole 38A penetrating the copper foil 25C and the buildup insulating layer 25V is formed. Then, an electroless plating process is performed, and an electroless plating film (not shown) is formed on the copper foil 25C and the inner surface of the conductive via forming hole 38A. Next, as shown in FIG. 16A, a predetermined pattern of plating resist 39 is formed on the electroless plating film on the copper foil 25C.

（５）電解めっき処理が行われ、電解めっきが導電ビア形成孔３８Ａ内に充填されて導電ビア４０Ａが形成されると共に、銅箔２５Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３９から露出している部分に電解めっき膜４１が形成される。次いで、めっきレジスト３９が５％ＮａＯＨで除去されると共に、めっきレジスト３９の下方の無電解めっき膜（図示せず）及び銅箔２５Ｃが除去され、図１６（Ｂ）に示すように、残された電解めっき膜４１、無電解めっき膜及び銅箔２５Ｃ（図１６（Ａ）を参照。図１６（Ｂ）では省略して示されている。）により、ビルドアップ絶縁層２５Ｖ上にビルドアップ導体層２６Ｖが形成される。その際、表側のビルドアップ絶縁層２５Ｖ上には、電解めっき膜４１、無電解めっき膜及び銅箔２５Ｃにより、ストッパー層３７Ｓも形成される。   (5) Electrolytic plating is performed, and the electroplating is filled in the conductive via formation hole 38A to form the conductive via 40A, and the plating resist of the electroless plating film (not shown) on the copper foil 25C is formed. An electrolytic plating film 41 is formed in a portion exposed from 39. Next, the plating resist 39 is removed with 5% NaOH, and the electroless plating film (not shown) and the copper foil 25C below the plating resist 39 are removed, leaving the remaining as shown in FIG. The build-up conductor is formed on the build-up insulating layer 25V by the electroplating film 41, the electroless plating film and the copper foil 25C (see FIG. 16A, omitted in FIG. 16B). Layer 26V is formed. At that time, the stopper layer 37S is also formed on the front-side buildup insulating layer 25V by the electrolytic plating film 41, the electroless plating film, and the copper foil 25C.

（６）図１６（Ｃ）に示すように、コア基板２１Ｖの表側（図１６（Ｃ）の上側）からビルドアップ導体層２６Ｖ上に開口部２５Ａを有するビルドアップ絶縁層２５Ｖが積層されると共に、開口部２５Ａに仮接着層３７が充填され、それらビルドアップ絶縁層２５及び仮接着層３７の上に銅箔２５Ｃが積層される。その際、仮接着層３７は、ストッパー層３７Ｓ上に配置される。また、コア基板２１の裏側からビルドアップ導体層２６Ｖ上にビルドアップ絶縁層２５Ｖと銅箔２５Ｃが積層される。   (6) As shown in FIG. 16C, a buildup insulating layer 25V having an opening 25A is laminated on the buildup conductor layer 26V from the front side of the core substrate 21V (upper side of FIG. 16C). The temporary adhesive layer 37 is filled in the opening 25A, and the copper foil 25C is laminated on the build-up insulating layer 25 and the temporary adhesive layer 37. At that time, the temporary adhesive layer 37 is disposed on the stopper layer 37S. Also, a buildup insulating layer 25V and a copper foil 25C are laminated on the buildup conductor layer 26V from the back side of the core substrate 21.

（７）コア基板２１Ｖの表側と裏側から銅箔２５ＣにＣＯ２レーザが照射されて、銅箔２５Ｃ及びビルドアップ絶縁層２５Ｖを貫通する導電ビア形成孔４２Ａが形成される。そして、無電解めっき処理が行われ、銅箔２５Ｃ上と導電ビア形成孔４２Ａの内面とに無電解めっき膜（図示せず）が形成される。次いで、図１７（Ａ）に示すように、銅箔２５Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３９が形成される。   (7) The copper foil 25C is irradiated with the CO 2 laser from the front side and the back side of the core substrate 21V to form a conductive via forming hole 42A that penetrates the copper foil 25C and the buildup insulating layer 25V. Then, an electroless plating process is performed, and an electroless plating film (not shown) is formed on the copper foil 25C and the inner surface of the conductive via forming hole 42A. Next, as shown in FIG. 17A, a predetermined pattern of plating resist 39 is formed on the electroless plating film on the copper foil 25C.

（８）電解めっき処理が行われ、電解めっきが導電ビア形成孔４２Ａ内に充填されて導電ビア４３Ａが形成されると共に、銅箔２５Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３９から露出している部分に電解めっき膜４５が形成される。次いで、めっきレジスト３９が５％ＮａＯＨで除去されると共に、めっきレジスト３９の下方の無電解めっき膜（図示せず）及び銅箔２５Ｃが除去され、図１７（Ｂ）に示すように、残された電解めっき膜４５、無電解めっき膜及び銅箔２５Ｃ（図１７（Ａ）を参照。図１７（Ｂ）では省略して示されている。）により、ビルドアップ絶縁層２５Ｖ上にビルドアップ導体層２６Ｖが形成される。   (8) Electrolytic plating is performed, and the electroplating is filled in the conductive via formation hole 42A to form the conductive via 43A, and the plating resist of the electroless plating film (not shown) on the copper foil 25C is formed. An electrolytic plating film 45 is formed in a portion exposed from 39. Next, the plating resist 39 is removed with 5% NaOH, and the electroless plating film (not shown) and the copper foil 25C below the plating resist 39 are removed, leaving the remaining as shown in FIG. The build-up conductor is formed on the build-up insulating layer 25V by the electrolytic plating film 45, the electroless plating film, and the copper foil 25C (see FIG. 17A, omitted in FIG. 17B). Layer 26V is formed.

（９）図１７（Ｃ）に示すように、コア基板２１Ｖの表側（図１７（Ｃ）の上側）からビルドアップ導体層２６Ｖ上に収容孔３５Ｖを有するビルドアップ絶縁層２５Ｖが積層されると共に、収容孔３５Ｖに金属板１５Ｖが充填されて金属板内蔵絶縁層３０Ｖが形成され、さらに、その金属板内蔵絶縁層３０Ｖの上に銅箔２５Ｃが積層される。また、コア基板２１Ｖの裏側からビルドアップ導体層２６Ｖ上にビルドアップ絶縁層２５Ｖと銅箔２５Ｃが積層される。   (9) As shown in FIG. 17C, a build-up insulating layer 25V having an accommodation hole 35V is laminated on the build-up conductor layer 26V from the front side of the core substrate 21V (the upper side of FIG. 17C). The metal plate 15V is filled in the accommodation hole 35V to form the metal plate built-in insulating layer 30V, and the copper foil 25C is laminated on the metal plate built-in insulating layer 30V. Also, a buildup insulating layer 25V and a copper foil 25C are laminated on the buildup conductor layer 26V from the back side of the core substrate 21V.

（１０）図１６（Ｃ）〜図１７（Ｂ）と同様の処理によって、図１８（Ａ）に示すように、コア基板２１Ｖの表側と裏側からビルドアップ絶縁層２５Ｖ上にビルドアップ導体層２６Ｖが積層される。具体的には、コア基板２１Ｖの表側と裏側から銅箔２５ＣにＣＯ２レーザが照射されて、銅箔２５Ｃ及びビルドアップ絶縁層２５Ｖを貫通する導電ビア形成孔５０Ａが形成される。そして、無電解めっき処理が行われ、銅箔２５Ｃ上と導電ビア形成孔５０Ａの内面とに無電解めっき膜（図示せず）が形成される。次いで、銅箔２５Ｃ上の無電解めっき膜上に所定パターンのめっきレジストが形成される。その後、電解めっき処理によって、導電ビア形成孔５０Ａ内に導電ビア５１Ａが形成されると共に、めっきレジストから露出している部分に電解めっき膜５２が形成され、残された電解めっき膜５２、無電解めっき膜及び銅箔２５Ｃ（図１７（Ｃ）を参照。図１８（Ａ）では省略して示されている。）により、ビルドアップ絶縁層２５Ｖ上にビルドアップ導体層２６Ｖが形成される。   (10) By the same processing as in FIGS. 16C to 17B, as shown in FIG. 18A, the build-up conductor layer 26V is formed on the build-up insulating layer 25V from the front side and the back side of the core substrate 21V. Are stacked. Specifically, CO2 laser is irradiated to the copper foil 25C from the front side and the back side of the core substrate 21V to form a conductive via forming hole 50A that penetrates the copper foil 25C and the buildup insulating layer 25V. Then, an electroless plating process is performed, and an electroless plating film (not shown) is formed on the copper foil 25C and the inner surface of the conductive via forming hole 50A. Next, a predetermined pattern of plating resist is formed on the electroless plating film on the copper foil 25C. Thereafter, conductive via 51A is formed in conductive via formation hole 50A by electrolytic plating treatment, and electrolytic plating film 52 is formed in a portion exposed from the plating resist, and remaining electrolytic plating film 52, electroless A buildup conductor layer 26V is formed on the buildup insulating layer 25V by the plating film and the copper foil 25C (see FIG. 17C, omitted in FIG. 18A).

（１１）図１７（Ｂ）と同様の処理によって、図１８（Ｂ）に示すように、コア基板２１の表側からビルドアップ導体層２６Ｖ上に開口部２５Ａを有するビルドアップ絶縁層２５Ｖが積層されると共に、開口部２５Ａに仮接着層３７が充填され、それらビルドアップ絶縁層２５及び仮接着層３７の上に銅箔２５Ｃが積層される。また、コア基板２１の裏側からビルドアップ導体層２６Ｖ上にビルドアップ絶縁層２５Ｖと銅箔２５Ｃが積層される。   (11) By the same process as in FIG. 17B, the build-up insulating layer 25V having the opening 25A is laminated on the build-up conductor layer 26V from the front side of the core substrate 21 as shown in FIG. 18B. At the same time, the temporary adhesive layer 37 is filled in the opening 25A, and the copper foil 25C is laminated on the build-up insulating layer 25 and the temporary adhesive layer 37. Also, a buildup insulating layer 25V and a copper foil 25C are laminated on the buildup conductor layer 26V from the back side of the core substrate 21.

（１２）図１９（Ａ）に示すように、コア基板２１Ｖの表側からビルドアップ絶縁層２５Ｖ及び銅箔２５ＣにＣＯ２レーザが照射されて、導電ビア形成孔５３Ａと伝熱ビア形成孔５３Ｂが形成される。また、コア基板２１Ｖの裏側からビルドアップ絶縁層２５Ｖ及び銅箔２５ＣにＣＯ２レーザが照射されて、導電ビア形成孔５３Ａが形成されると共に、仮接着層３７の外縁部に沿ってスリット５３Ｓが形成され、ストッパー層３７Ｓが露出する。次いで、無電解めっき処理が行われ、銅箔２５Ｃ上と、導電ビア形成孔５３Ａ及び伝熱ビア形成孔５３Ｂの内面と、スリット５３Ｓの内面とに無電解めっき膜（図示せず）が形成される。その後、銅箔２５Ｃの無電解めっき膜上に、所定パターンのめっきレジスト３９が形成される。   (12) As shown in FIG. 19A, the buildup insulating layer 25V and the copper foil 25C are irradiated with CO2 laser from the front side of the core substrate 21V to form conductive via formation holes 53A and heat transfer via formation holes 53B. Is done. Further, the build-up insulating layer 25V and the copper foil 25C are irradiated with CO2 laser from the back side of the core substrate 21V to form the conductive via forming hole 53A, and the slit 53S is formed along the outer edge portion of the temporary adhesive layer 37. Then, the stopper layer 37S is exposed. Next, an electroless plating process is performed, and an electroless plating film (not shown) is formed on the copper foil 25C, the inner surfaces of the conductive via formation holes 53A and the heat transfer via formation holes 53B, and the inner surfaces of the slits 53S. The Thereafter, a plating resist 39 having a predetermined pattern is formed on the electroless plating film of the copper foil 25C.

（１３）電解めっき処理が行われ、電解めっきが導電ビア形成孔５３Ａ及び伝熱ビア形成孔５３Ｂ内に充填されて導電ビア５４Ａ及び伝熱ビア５４Ｂが形成されると共に、スリット５３Ｓ内にスリット内めっき膜５５が形成され、さらには、銅箔２５Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３９から露出している部分に電解めっき膜５６が形成される。次いで、めっきレジスト３９が除去されると共に、めっきレジスト３９の下方の無電解めっき膜（図示せず）及び銅箔２５Ｃが除去され、図１９（Ｂ）に示すように、残された電解めっき膜５６、無電解めっき膜及び銅箔２５Ｃにより、ビルドアップ導体層２６Ｖが形成される。   (13) The electrolytic plating process is performed, and the electrolytic plating is filled in the conductive via formation hole 53A and the heat transfer via formation hole 53B to form the conductive via 54A and the heat transfer via 54B, and in the slit 53S A plating film 55 is formed, and an electrolytic plating film 56 is formed on a portion of the electroless plating film (not shown) on the copper foil 25C exposed from the plating resist 39. Next, the plating resist 39 is removed, and the electroless plating film (not shown) and the copper foil 25C below the plating resist 39 are removed. As shown in FIG. 19B, the remaining electrolytic plating film 56, the build-up conductor layer 26V is formed by the electroless plating film and the copper foil 25C.

（１４）図２０（Ａ）に示すように、コア基板２１Ｖの表側と裏側とからビルドアップ導体層２６Ｖ上にソルダーレジスト層２９Ｖが積層される。   (14) As shown in FIG. 20A, the solder resist layer 29V is laminated on the buildup conductor layer 26V from the front side and the back side of the core substrate 21V.

（１５）図２０（Ｂ）に示すように、ソルダーレジスト層２９Ｖの所定箇所にテーパー状のパッド用孔が形成されて最外のビルドアップ導体層２６Ｖの一部がソルダーレジスト層２９Ｖから露出してパッドになると共に、最外のビルドアップ絶縁層２５Ｖのうち仮接着層３７に重ねられている部分を露出させる取出孔４７Ｖがソルダーレジスト層２９Ｖに形成される。   (15) As shown in FIG. 20B, a tapered pad hole is formed at a predetermined position of the solder resist layer 29V, and a part of the outermost buildup conductor layer 26V is exposed from the solder resist layer 29V. In addition, the solder resist layer 29V is formed with an extraction hole 47V that becomes a pad and exposes a portion of the outermost buildup insulating layer 25V that overlaps the temporary adhesive layer 37.

（１６）マスキング処理及びエッチング処理が行われて、図２１（Ａ）に示すように、ソルダーレジスト層２９Ｖ上に所定パターンのマスクレジスト層４９が形成され、取出孔４７Ｖ内の電解めっき膜５６とスリット５３Ｓ内のスリット内めっき膜５５及びストッパー層３７Ｓとが除去される。   (16) A masking process and an etching process are performed, and as shown in FIG. 21A, a mask resist layer 49 having a predetermined pattern is formed on the solder resist layer 29V, and the electrolytic plating film 56 in the extraction hole 47V The in-slit plating film 55 and the stopper layer 37S in the slit 53S are removed.

（１７）図２１（Ｂ）に示すように、仮接着層３７と、仮接着層３７上に積層されたビルドアップ絶縁層２５Ｖを取出孔４７から取り出されて、金属板１５Ｖの一部が露出する。   (17) As shown in FIG. 21B, the temporary adhesive layer 37 and the build-up insulating layer 25V laminated on the temporary adhesive layer 37 are taken out from the extraction hole 47, and a part of the metal plate 15V is exposed. To do.

（１８）金属板１５Ｖの露出部分が切断される。以上で回路基板２０Ｖが完成する。   (18) The exposed portion of the metal plate 15V is cut. Thus, the circuit board 20V is completed.

本実施形態の電子回路装置１０Ｖの構造及び製造方法に関する説明は以上である。次に、電子回路装置１０Ｖの作用効果について説明する。   This completes the description of the structure and manufacturing method of the electronic circuit device 10V of the present embodiment. Next, the effect of the electronic circuit device 10V will be described.

本実施形態の電子回路装置１０Ｖでは、上記第１実施形態と同様に、回路基板２０Ｖの薄型化を図りつつ、金属板１５Ｖを介して半導体素子１１からの熱をヒートパイプ１３へ伝達することができる。   In the electronic circuit device 10V of the present embodiment, the heat from the semiconductor element 11 can be transferred to the heat pipe 13 through the metal plate 15V while reducing the thickness of the circuit board 20V, as in the first embodiment. it can.

また、本実施形態では、金属板１５Ｖが回路基板２０Ｖの厚さ方向の中心より半導体素子１１に近い側に配置されているので、半導体素子１１から金属板１５Ｖまでの距離を短くして熱伝達効率の向上が図られる。   In the present embodiment, since the metal plate 15V is disposed closer to the semiconductor element 11 than the center in the thickness direction of the circuit board 20V, the distance from the semiconductor element 11 to the metal plate 15V is shortened to transfer heat. Efficiency is improved.

［他の実施形態］
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。 [Other Embodiments]
The present invention is not limited to the above-described embodiment. For example, the embodiments described below are also included in the technical scope of the present invention, and various modifications are possible within the scope of the invention other than the following. It can be changed and implemented.

（１）上記第１実施形態では、金属板１５が回路基板２０の厚さ方向の中心に配置される構成であったが、回路基板２０の厚さ方向の中心より半導体素子１１に近い側に配置される構成であってもよい。なお、本構成は、上記第２実施形態と同様にして、ビルドアップ絶縁層２５の一部を金属板１５で構成することにより実現可能である。   (1) In the first embodiment, the metal plate 15 is arranged at the center in the thickness direction of the circuit board 20, but closer to the semiconductor element 11 than the center in the thickness direction of the circuit board 20. It may be arranged. In addition, this structure is realizable by comprising a part of buildup insulating layer 25 with the metal plate 15 similarly to the said 2nd Embodiment.

（２）上記第２実施形態及び上記（１）の構成において、回路基板２０，２０Ｖがコア基板２１を有さない、所謂、コアレス基板であってもよい。   (2) In the configurations of the second embodiment and (1), the circuit boards 20 and 20V may be so-called coreless boards that do not have the core board 21.

（３）上記実施形態では、本発明の「外部冷却部材」として、ヒートパイプ１３を例示したが、ヒートシンクであってもよい。また、「外部冷却部材」の代わりに、本発明の「外部放熱部材」としてのアルミ部材、グラファイト部材等を用いてもよい。   (3) In the above embodiment, the heat pipe 13 is exemplified as the “external cooling member” of the present invention, but a heat sink may be used. Instead of the “external cooling member”, an aluminum member, a graphite member, or the like as the “external heat radiating member” of the present invention may be used.

１０，１０Ｖ 電子回路装置
１１ 半導体素子（発熱部品）
１２ シールドカン（シールド部材）
１３ ヒートパイプ（外部冷却部材）
１５，１５Ｖ 金属板
２０，２０Ｖ 回路基板
６０ 支持基板
７０ 中継回路基板 10,10V Electronic circuit device 11 Semiconductor element (heat-generating component)
12 Shield can (shield member)
13 Heat pipe (external cooling member)
15, 15V metal plate 20, 20V circuit board 60 support board 70 relay circuit board

Claims (11)

回路基板と、
前記回路基板に搭載される発熱部品と、
前記回路基板の内層の一部を構成すると共に、前記回路基板の側面から突出して外部に露出する金属板と、
前記金属板の露出部分に接続される外部放熱部材又は外部冷却部材と、を有する電子回路装置。 A circuit board;
A heat generating component mounted on the circuit board;
A part of the inner layer of the circuit board and a metal plate protruding from the side surface of the circuit board and exposed to the outside;
An electronic circuit device comprising: an external heat dissipation member or an external cooling member connected to an exposed portion of the metal plate. 請求項１に記載の電子回路装置において、
前記金属板は、前記外部冷却部材としてのヒートパイプに接続される。 The electronic circuit device according to claim 1,
The metal plate is connected to a heat pipe as the external cooling member. 請求項１又は２に記載の電子回路装置において、
前記金属板は、前記回路基板の内層のうち前記半導体素子の下方位置を含む一部の領域に配置されている。 The electronic circuit device according to claim 1 or 2,
The metal plate is arranged in a part of the inner layer of the circuit board including a position below the semiconductor element. 請求項３に記載の電子回路装置において、
前記回路基板には、前記発熱部品の下方位置で前記回路基板の厚さ方向に延びて前記金属板に導通接続される伝熱ビアが形成されている。 The electronic circuit device according to claim 3,
The circuit board is formed with a heat transfer via that extends in the thickness direction of the circuit board at a position below the heat generating component and is conductively connected to the metal plate. 請求項１乃至４のうち何れか１の請求項に記載の電子回路装置において、
前記回路基板を搭載する支持基板と、
前記支持基板に支持されて前記回路基板をシールドするシールド部材と、をさらに備えている。 In the electronic circuit device according to any one of claims 1 to 4,
A support substrate on which the circuit board is mounted;
And a shield member that is supported by the support substrate and shields the circuit board. 請求項５に記載の電子回路装置において、
前記シールド部材は、前記回路基板の四方を囲むように配置され、
前記金属板が、前記シールド部材を貫通している。 The electronic circuit device according to claim 5,
The shield member is disposed so as to surround four sides of the circuit board,
The metal plate penetrates the shield member. 請求項１乃至４のうち何れか１の請求項に記載の電子回路装置において、
前記回路基板に搭載されて、前記発熱部品を実装する中継回路基板と、
前記回路基板に支持されて前記中継回路基板をシールドするシールド部材と、をさらに備えている。 In the electronic circuit device according to any one of claims 1 to 4,
A relay circuit board mounted on the circuit board for mounting the heat generating component;
A shield member supported by the circuit board and shielding the relay circuit board. 請求項１乃至７のうち何れか１の請求項に記載の電子回路装置において、
前記金属板は、前記回路基板の厚さ方向の中心より前記発熱部品に近い側に配置されている。 The electronic circuit device according to any one of claims 1 to 7,
The metal plate is disposed closer to the heat generating component than the center of the circuit board in the thickness direction. 電子回路装置の製造方法であって、
絶縁層と導体層を交互に積層され金属板を内蔵する回路基板と、外部放熱部品又は外部冷却部品と、発熱部品とをそれぞれ準備することと、
前記回路基板の一部を除去して前記金属板の端部を側面から露出させることと、
前記金属板の端部に前記外部放熱部品又は前記外部冷却部品を接続することと、
前記回路基板に前記発熱部品を搭載すること、とを有する。 A method for manufacturing an electronic circuit device, comprising:
Preparing a circuit board having insulating layers and conductor layers alternately stacked and incorporating a metal plate, an external heat dissipation component or an external cooling component, and a heat generating component,
Removing a part of the circuit board and exposing an end of the metal plate from a side surface;
Connecting the external heat dissipation component or the external cooling component to an end of the metal plate;
Mounting the heat generating component on the circuit board. 請求項９に記載の電子回路装置の製造方法において、
前記回路基板を準備するにあたり、前記絶縁層に前記導体層と前記金属板とを接続する伝熱ビアを形成する。 In the manufacturing method of the electronic circuit device according to claim 9,
In preparing the circuit board, a heat transfer via for connecting the conductor layer and the metal plate is formed in the insulating layer. 請求項９又は１０に記載の電子回路装置の製造方法において、
前記回路基板を準備するにあたり、前記絶縁層のうち厚さ方向の中心より前記発熱部品に近い側に配置される前記絶縁層に前記金属板を内蔵する。 In the manufacturing method of the electronic circuit device according to claim 9 or 10,
In preparing the circuit board, the metal plate is built in the insulating layer disposed on the side closer to the heat generating component than the center in the thickness direction of the insulating layer.
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