JP2015515076A5 - - Google Patents

Claims (10)

1. １つ以上のロックレスリスト構造内で保管される複数のメモリ要素の割当てを管理する方法であって、前記ロックレスリスト構造は、マルチコアプロセッサのオペレーティングシステム環境内でアクセス可能であり、当該方法は、
   前記１つ以上のロックレスリスト構造を区分化するステップと、
   先ず、前記１つ以上のロックレスリスト構造の間で前記複数のメモリ要素を区分化するステップと、
   メモリ要素をコアプロセッサに割り当てることの要求を受けて、利用可能なメモリ要素に関して前記１つ以上のロックレスリスト構造を探索するステップと、
   前記利用可能なメモリ要素を発見したことを受けて、前記利用可能なメモリ要素を前記コアプロセッサに割り当てるステップと、
   好適な均等化メトリックに従って、前記１つ以上のロックレスリスト構造の間で前記メモリ要素を動的に均等化するステップと
   を有する、方法。
2. 前記１つ以上のロックレスリスト構造を区分化するステップは更に、前記１つ以上のロックレスリスト構造を第１のデータ構造へと区分化することを有する、請求項１に記載の方法。
3. 前記第１のデータ構造は、ハッシュ構造と動的リストスワッピングデータ構造とを有する群のうちの１つである、請求項２に記載の方法。
4. 前記ハッシュ構造は、前記マルチコアプロセッサのアーキテクチャに従ってキーイングされる、請求項３に記載の方法。
5. 前記ハッシュ構造は、プロセッサインデックスに従ってキーイングされる、請求項３に記載の方法。
6. 前記ハッシュ構造は、ＮＵＭＡノード番号に従ってキーイングされる、請求項３に記載の方法。
7. 前記動的リストスワッピングデータ構造は更に、ポップロックレスリスト構造とプッシュロックレスリスト構造とを有し、前記１つ以上のロックレスリスト構造を区分化するステップは更に、メモリ資源を均等化させるメトリックに従って、前記ポップロックレスリスト構造と前記プッシュロックレスリスト構造との間でポインタを交換することを有する、請求項３に記載の方法。
8. １つ以上のロックレスリスト構造内で保管される複数のメモリ要素の割当てを管理するシステムであって、前記ロックレスリスト構造は、マルチコアプロセッサのオペレーティングシステム環境内でアクセス可能であり、当該システムは、
   複数のコアプロセッサであり、前記コアプロセッサは一組のプロセッサソケットへと区分化されている、複数のコアプロセッサと、
   一組の共有メモリであり、前記共有メモリは前記プロセッサソケットのうちの少なくとも１つを用いてアクセス可能である、一組の共有メモリと、
   少なくとも２つの前記プロセッサソケット間の通信経路と、
   一組の１つ以上のロックレスリスト構造であり、前記ロックレスリスト構造は各々、少なくとも１つのメモリ要素を保管することが可能であり、当該一組の１つ以上のロックレスリスト構造は、メモリ要素割当ての要求を受けて前記コアプロセッサへの前記メモリ要素の割当てを可能にするよう区分化されることが可能である、一組の１つ以上のロックレスリスト構造と、
   前記複数のコアプロセッサからメモリ要素割当ての要求を受信することが可能な割当てモジュールと
   を有し、
   前記割当てモジュールは、好適な均等化メトリックに従って、前記一組の１つ以上のロックレスリスト構造の間でメモリ要素を動的に調整することが可能である、
   システム。
9. 前記割当てモジュールは、前記コアプロセッサのうちの１つ上で実行されることが可能である、請求項８に記載のシステム。
10. 前記好適な均等化メトリックは、前記ロックレスリスト構造の間でメモリ要素の数的均等性を実質的に維持することと、メモリ資源の過大な割当てを回避することと、を有する群のうちの１つである、請求項９に記載のシステム。