JP2015220397A

JP2015220397A - Semiconductor device

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Publication number: JP2015220397A
Application number: JP2014104359A
Authority: JP
Inventors: 裕正武田; Hiromasa Takeda; 藤澤　宏樹; Hiroki Fujisawa; 宏樹藤澤
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2014-05-20
Filing date: 2014-05-20
Publication date: 2015-12-07

Abstract

PROBLEM TO BE SOLVED: To reduce the power supply impedance of a semiconductor device.SOLUTION: A semiconductor device comprises: a semiconductor chip 4 including a peripheral circuit 40 which controls a memory cell array 11, and a data output circuit 42 which outputs the data read from the memory cell array 11 to the outside; and a package substrate 2 having a first surface 2a on which the semiconductor chip 4 is mounted and a second surface 2b which comprises a plurality of solder balls SB. The plurality of solder balls SB include: a first solder ball which receives a power supply potential VSS supplied to the peripheral circuit 40; and a second solder ball which receives a power supply potential VSSQ supplied to the data output circuit 42. The first and second solder balls are connected to each other by a wiring pattern provided on the second surface 2b. According to the present invention, power supply noise can be reduced because power supply impedance is reduced.

Description

本発明は半導体装置に関し、特に、パッケージ基板上に半導体チップが搭載されてなる半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a semiconductor chip is mounted on a package substrate.

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、通常の電源端子の他に、一部の回路ブロックに専用の電源端子が設けられることがある。例えば、特許文献１，２に記載された半導体装置では、電源電位ＶＳＳが供給される半田ボールの他に、データ出力回路用の電源電位ＶＳＳＱが供給される半田ボールを備えている。電源電位ＶＳＳと電源電位ＶＳＳＱは互いに同電位であるが、パッケージ基板上及び半導体チップ内において互いに分離することにより、データ出力回路が発生する電源ノイズの伝搬を防止している。 In a semiconductor device such as a DRAM (Dynamic Random Access Memory), a dedicated power supply terminal may be provided in some circuit blocks in addition to a normal power supply terminal. For example, the semiconductor devices described in Patent Documents 1 and 2 include a solder ball to which the power supply potential VSSQ for the data output circuit is supplied in addition to the solder ball to which the power supply potential VSS is supplied. Although the power supply potential VSS and the power supply potential VSSQ are the same, they are separated from each other on the package substrate and in the semiconductor chip, thereby preventing propagation of power supply noise generated by the data output circuit.

特開２０１１−１５５２０３号公報JP 2011-155203 A 特開２００７−９５９１１号公報JP 2007-95911 A

しかしながら、近年におけるチップサイズの縮小により、半導体チップに設けられた電源パッドと、パッケージ基板に設けられた半田ボールとを接続する配線パターンが長くなる傾向があり、これに伴って電源インピーダンスが増大するという問題が顕在化している。 However, due to the recent reduction in chip size, there is a tendency for the wiring pattern connecting the power supply pads provided on the semiconductor chip and the solder balls provided on the package substrate to become longer, and the power supply impedance increases accordingly. The problem has become apparent.

本発明による半導体装置は、メモリセルアレイと、前記メモリセルアレイを制御する周辺回路と、前記メモリセルアレイから読み出されるデータを外部へ出力するデータ出力回路とを含む半導体チップと、前記半導体チップを第１の面に搭載し、前記第１の面に対向する第２の面に複数の半田ボールを備えるパッケージ基板と、を備え、前記複数の半田ボールは、前記周辺回路に供給される第１の電源電位を受ける第１の半田ボールと、前記データ出力回路に供給される第２の電源電位を受ける第２の半田ボールとを含み、少なくとも前記第１及び第２の半田ボールは、前記第２の面に設けられる配線パターンによって互いに接続されることを特徴とする。 A semiconductor device according to the present invention includes a semiconductor chip including a memory cell array, a peripheral circuit that controls the memory cell array, and a data output circuit that outputs data read from the memory cell array to the outside. And a package substrate having a plurality of solder balls on a second surface facing the first surface, wherein the plurality of solder balls are supplied with a first power supply potential supplied to the peripheral circuit. And a second solder ball that receives a second power supply potential supplied to the data output circuit, and at least the first and second solder balls have the second surface. They are connected to each other by a wiring pattern provided on the board.

本発明によれば、データ出力回路に供給する電源電位のインピーダンスを低下させることができる。これにより、周辺回路用の電源配線パターンとデータ出力回路用の電源配線パターンを分離するよりも、むしろ電源ノイズをより効果的に抑制することが可能となる。 According to the present invention, the impedance of the power supply potential supplied to the data output circuit can be reduced. As a result, it is possible to suppress power supply noise more effectively rather than separating the power supply wiring pattern for the peripheral circuit and the power supply wiring pattern for the data output circuit.

本発明の一実施形態による半導体装置１０の構成を示す図であり、（ａ）は実装面方向から見た平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った断面図である。1A and 1B are diagrams illustrating a configuration of a semiconductor device 10 according to an embodiment of the present invention, in which FIG. 1A is a plan view viewed from a mounting surface direction, and FIG. is there. 半導体装置１０を含むシステムのブロック図である。1 is a block diagram of a system including a semiconductor device 10. FIG. 半導体チップ４の回路構成を示すブロック図である。4 is a block diagram showing a circuit configuration of a semiconductor chip 4. FIG. 各電源電位のレベルを説明するための図である。It is a figure for demonstrating the level of each power supply potential. 第１の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。FIG. 3 is a block diagram for explaining a connection relationship of power supply wirings in a semiconductor chip 4 in the first embodiment. 第１の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。It is a typical top view for demonstrating the structure of the wiring pattern L of the package board | substrate 2 in 1st Embodiment. 第２の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。It is a typical top view for demonstrating the structure of the wiring pattern L of the package board | substrate 2 in 2nd Embodiment. 第２の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。It is a block diagram for demonstrating the connection relation of the power supply wiring in the semiconductor chip 4 in 2nd Embodiment. 第３の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。It is a typical top view for demonstrating the structure of the wiring pattern L of the package board | substrate 2 in 3rd Embodiment. 第３の実施形態におけるパッケージ基板２の配線パターンＬの構成をより具体的な示す平面図である。It is a top view which shows more concretely the structure of the wiring pattern L of the package board | substrate 2 in 3rd Embodiment. 第３の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。It is a block diagram for demonstrating the connection relation of the power supply wiring in the semiconductor chip 4 in 3rd Embodiment. 第１〜第３の実施形態による効果をまとめた表である。It is the table | surface which put together the effect by 1st-3rd embodiment.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の一実施形態による半導体装置１０の構成を示す図であり、（ａ）は実装面方向から見た平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った断面図である。 1A and 1B are diagrams showing a configuration of a semiconductor device 10 according to an embodiment of the present invention, in which FIG. 1A is a plan view viewed from a mounting surface direction, and FIG. FIG.

図１（ａ），（ｂ）に示すように、本実施形態による半導体装置１０は、パッケージ基板２及びこれに搭載された半導体チップ４からなる。パッケージ基板２は、第１の面２ａ及びこれに対向する第２の面２ｂを有する単層基板であり、第１の面２ａに半導体チップ４が搭載され、第２の面２ｂに複数の半田ボールＳＢが設けられている。尚、図１（ａ），（ｂ）に示す半田ボールＳＢは、図面の見やすさを考慮して、実際の数よりも少なく図示されている。 As shown in FIGS. 1A and 1B, the semiconductor device 10 according to the present embodiment includes a package substrate 2 and a semiconductor chip 4 mounted thereon. The package substrate 2 is a single layer substrate having a first surface 2a and a second surface 2b opposite to the first surface 2a. A semiconductor chip 4 is mounted on the first surface 2a, and a plurality of solders are mounted on the second surface 2b. A ball SB is provided. Incidentally, the solder balls SB shown in FIGS. 1A and 1B are shown in fewer than the actual number in consideration of the visibility of the drawings.

パッケージ基板２の第２の面２ｂには、半田ボールＳＢに接続された複数の配線パターンＬが形成されている。これに対し、第１の面２ａには配線パターンＬは形成されていない。また、第１の面２ａと第２の面２ｂとの間に位置する内層配線パターンも設けられておらず、これにより、パッケージ基板２の製造コストが低減されている。 A plurality of wiring patterns L connected to the solder balls SB are formed on the second surface 2 b of the package substrate 2. On the other hand, the wiring pattern L is not formed on the first surface 2a. Further, the inner layer wiring pattern located between the first surface 2a and the second surface 2b is not provided, and the manufacturing cost of the package substrate 2 is thereby reduced.

パッケージ基板２の中央部には貫通孔３が設けられており、貫通孔３を介して半導体チップ４のパッド電極Ｐが露出している。そして、半導体チップ４のパッド電極Ｐと、パッケージ基板２の配線パターンＬは、貫通孔３を通過するボンディングワイヤＢＷによってワイヤボンディングされている。このように、パッケージ基板２は、いわゆるウィンドウＢＧＡ構成を有している。 A through hole 3 is provided in the center of the package substrate 2, and the pad electrode P of the semiconductor chip 4 is exposed through the through hole 3. The pad electrode P of the semiconductor chip 4 and the wiring pattern L of the package substrate 2 are wire bonded by a bonding wire BW that passes through the through hole 3. Thus, the package substrate 2 has a so-called window BGA configuration.

このような構成を有する半導体装置１０は、図１（ｂ）に示すように、半田ボールＳＢを介して実装基板６に実装される。実装基板６の種類は、半導体装置１０が用いられるシステムによって相違する。 The semiconductor device 10 having such a configuration is mounted on a mounting substrate 6 via solder balls SB as shown in FIG. The type of the mounting substrate 6 differs depending on the system in which the semiconductor device 10 is used.

例えば、図２（ａ）に示すシステムでは、メモリモジュールＭＭ１，ＭＭ２を構成するモジュール基板６ａに複数の半導体装置１０が実装される。図２（ａ）に示す例では、１つのコントローラＣＮＴに２つのメモリモジュールＭＭ１，ＭＭ２が割り当てられており、これらメモリモジュールＭＭ１，ＭＭ２にはアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭが共通に入力される。 For example, in the system shown in FIG. 2A, a plurality of semiconductor devices 10 are mounted on the module substrate 6a constituting the memory modules MM1 and MM2. In the example shown in FIG. 2A, two memory modules MM1 and MM2 are assigned to one controller CNT, and the address signal ADD, bank address signal BADD, and command signal COM are common to these memory modules MM1 and MM2. Is input.

一方、図２（ｂ）に示すシステムでは、マザーボード６ｂに複数の半導体装置１０が実装される。図２（ｂ）に示す例では、マザーボード６ｂにコントローラＣＮＴが実装されており、このコントローラＣＮＴに２つの半導体装置１０が割り当てられている。そして、これら半導体装置１０にはアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭが共通に入力される。 On the other hand, in the system shown in FIG. 2B, a plurality of semiconductor devices 10 are mounted on the mother board 6b. In the example shown in FIG. 2B, the controller CNT is mounted on the mother board 6b, and two semiconductor devices 10 are assigned to the controller CNT. These semiconductor devices 10 are commonly supplied with an address signal ADD, a bank address signal BADD, and a command signal COM.

そして、いずれのシステムにおいても、チップセレクト信号ＣＳ１，ＣＳ２を用いて、一方のメモリモジュールＭＭ又は半導体装置１０が選択される。 In any system, one memory module MM or the semiconductor device 10 is selected using the chip select signals CS1 and CS2.

図３は、半導体チップ４の回路構成を示すブロック図である。 FIG. 3 is a block diagram showing a circuit configuration of the semiconductor chip 4.

半導体チップ４はＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、図３に示すように、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７を有している。各バンクＢＡＮＫ０〜ＢＡＮＫ７は非排他的に動作可能であり、互いに独立してコマンドを実行することができる。各バンクＢＡＮＫ０〜ＢＡＮＫ７は、それぞれメモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３及びメインアンプ１４を有している。本実施形態では、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３及びメインアンプ１４からなる部分をメモリセルアレイブロックＭＢと総称することがある。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。 The semiconductor chip 4 is a DDR4 (Double Data Rate 4) type DRAM and has eight memory banks BANK0 to BANK7 as shown in FIG. Each of the banks BANK0 to BANK7 can operate non-exclusively and can execute a command independently of each other. Each of the banks BANK0 to BANK7 has a memory cell array 11, a row decoder 12, a column decoder 13, and a main amplifier 14. In the present embodiment, the portion including the memory cell array 11, the row decoder 12, the column decoder 13, and the main amplifier 14 may be collectively referred to as a memory cell array block MB. The memory cell array 11 includes a plurality of word lines WL and a plurality of bit lines BL, / BL, and has a configuration in which memory cells MC are arranged at intersections thereof. Selection of the word line WL is performed by the row decoder 12, and selection of the bit line BL is performed by the column decoder 13.

対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプ１４によってシングルエンド形式の信号に変換され、データバスＤＢを介してデータ入出力回路３９に供給される。 The paired bit lines BL and / BL are connected to a sense amplifier SAMP provided in the memory cell array 11. The sense amplifier SAMP amplifies the potential difference generated between the bit lines BL and / BL and supplies the read data obtained thereby to the complementary local IO lines LIOT / LIOB. Read data supplied to the local IO lines LIOT / LIOB is transferred to the complementary main IO lines MIOT / MIOB via the switch circuit TG. The read data on the main IO line MIOT / MIOB is converted into a single-ended signal by the main amplifier 14 and supplied to the data input / output circuit 39 through the data bus DB.

また、半導体チップ４にはパッド電極Ｐとして、アドレス端子２０、コマンド端子２１、クロック端子２２、電源端子２３〜２９、データ入出力端子ＤＱ及びキャリブレーション端子ＺＱが設けられている。 The semiconductor chip 4 is provided with an address terminal 20, a command terminal 21, a clock terminal 22, power supply terminals 23 to 29, a data input / output terminal DQ, and a calibration terminal ZQ as pad electrodes P.

アドレス端子２０は、外部からアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤが入力される端子である。アドレス端子２０に入力されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤは、アドレス入力回路３１を介してアドレス制御回路３２に供給される。アドレス制御回路３２に供給されたバンクアドレス信号ＢＡＤＤは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のいずれかを選択するための信号として用いられる。また、アドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについては選択されたメモリバンクのロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについては選択されたメモリバンクのカラムデコーダ１３に供給される。 The address terminal 20 is a terminal to which an address signal ADD and a bank address signal BADD are input from the outside. The address signal ADD and the bank address signal BADD input to the address terminal 20 are supplied to the address control circuit 32 via the address input circuit 31. The bank address signal BADD supplied to the address control circuit 32 is used as a signal for selecting one of the memory banks BANK0 to BANK7. Among the address signals ADD, the row address XADD is supplied to the row decoder 12 of the selected memory bank, and the column address YADD is supplied to the column decoder 13 of the selected memory bank.

コマンド端子２１は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２１に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコーダ３４に供給される。コマンドデコーダ３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、キャリブレーション信号ＺＱＣなどがある。 The command terminal 21 is a terminal to which a command signal COM is input from the outside. The command signal COM input to the command terminal 21 is supplied to the command decoder 34 via the command input circuit 33. The command decoder 34 is a circuit that generates various internal commands by decoding the command signal COM. Examples of the internal command include an active signal ACT, a read signal READ, a write signal WRITE, and a calibration signal ZQC.

アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２に供給されたロウアドレスＸＡＤＤが、選択されたメモリバンクのロウデコーダ１２に供給される。これにより、当該メモリセルアレイ１１に含まれるワード線がロウアドレスＸＡＤＤによって選択される。 The active signal ACT is a signal that is activated when the command signal COM indicates a row access (active command). When the active signal ACT is activated, the row address XADD supplied to the address control circuit 32 is supplied to the row decoder 12 of the selected memory bank. As a result, the word line included in the memory cell array 11 is selected by the row address XADD.

リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２に供給されたカラムアドレスＹＡＤＤが、選択されたメモリバンクのカラムデコーダ１３に供給される。これにより、当該メモリセルアレイ１１に含まれるビット線ＢＬ又は／ＢＬがカラムアドレスＹＡＤＤによって選択される。 The read signal READ and the write signal WRITE are signals that are activated when the command signal COM indicates a read command and a write command, respectively. When the read signal READ or the write signal WRITE is activated, the column address YADD supplied to the address control circuit 32 is supplied to the column decoder 13 of the selected memory bank. As a result, the bit line BL or / BL included in the memory cell array 11 is selected by the column address YADD.

したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、メインアンプ１４及びデータ入出力回路３９を介して、データ入出力端子ＤＱから外部に出力される。 Therefore, when an active command and a read command are input and a row address XADD and a column address YADD are input in synchronization with these, read data is read from the memory cell MC specified by the row address XADD and the column address YADD. . The read data is output to the outside from the data input / output terminal DQ via the main amplifier 14 and the data input / output circuit 39.

一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子ＤＱにライトデータを入力すれば、ライトデータはデータ入出力回路３９及びメインアンプ１４を介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。 On the other hand, when an active command and a write command are input, a row address XADD and a column address YADD are input in synchronization therewith, and then write data is input to the data input / output terminal DQ, the write data is stored in the data input / output circuit 39 and the main amplifier 14 are supplied to the memory cell array 11 and are written in the memory cells MC specified by the row address XADD and the column address YADD.

キャリブレーション信号ＺＱＣは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、キャリブレーション回路３０はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥを生成する。 The calibration signal ZQC is a signal that is activated when the command signal COM indicates a calibration command. When the calibration signal ZQC is activated, the calibration circuit 30 executes a calibration operation, thereby generating an impedance code ZQCODE.

ここで、半導体装置１０に設けられたパッド電極Ｐの説明に戻ると、クロック端子２２には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路３９に供給され、リードデータの出力タイミングを決めるタイミング信号として用いられる。 Here, returning to the description of the pad electrode P provided in the semiconductor device 10, the external clock signals CK and / CK are input to the clock terminal 22. The external clock signal CK and the external clock signal / CK are complementary signals, and both are supplied to the clock input circuit 35. Clock input circuit 35 receives external clock signals CK and / CK and generates internal clock signal PCLK. The internal clock signal PCLK is supplied to the internal clock generation circuit 36, whereby the phase-controlled internal clock signal LCLK is generated. Although not particularly limited, a DLL circuit can be used as the internal clock generation circuit 36. The internal clock signal LCLK is supplied to the data input / output circuit 39 and used as a timing signal for determining the output timing of read data.

また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、ロウデコーダ１２やカラムデコーダ１３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。 The internal clock signal PCLK is also supplied to the timing generator 37, thereby generating various internal clock signals ICLK. Various internal clock signals ICLK generated by the timing generator 37 are supplied to circuit blocks such as the row decoder 12 and the column decoder 13, and define the operation timing of these circuit blocks.

電源端子２３〜２６は、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＤＤＰ，ＶＳＳＰが供給される端子である。電源端子２３〜２６に供給される電源電位ＶＤＤ，ＶＳＳ，ＶＤＤＰ，ＶＳＳＰは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳ，ＶＳＳＰに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦは、キャリブレーション回路３０にて使用される基準電位である。 The power supply terminals 23 to 26 are terminals to which power supply potentials VDD, VSS, VDDP, and VSSSP are supplied, respectively. The power supply potentials VDD, VSS, VDDP and VSSSP supplied to the power supply terminals 23 to 26 are supplied to the internal power supply generation circuit 38. The internal power supply generation circuit 38 generates various internal potentials VPP, VOD, VARY, VPERI and a reference potential ZQVREF based on the power supply potentials VDD, VSS, VSSP. The internal potential VPP is a potential mainly used in the row decoder 12, the internal potentials VOD and VARY are potentials used in the sense amplifier SAMP in the memory cell array 11, and the internal potential VPERI is used in many other circuit blocks. The potential used. On the other hand, the reference potential ZQVREF is a reference potential used in the calibration circuit 30.

電源端子２７，２８は、それぞれ電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２７，２８に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路３９に供給され、データ入出力回路３９の動作電位として用いられる。また、電源端子２９は、電源電位ＶＳＳＳＡが供給される端子である。電源電位ＶＳＳＳＡは、メモリセルアレイ１１に供給され、センスアンプＳＡＭＰの動作電位として用いられる。 The power supply terminals 27 and 28 are terminals to which power supply potentials VDDQ and VSSQ are supplied, respectively. The power supply potentials VDDQ and VSSQ supplied to the power supply terminals 27 and 28 are supplied to the data input / output circuit 39 and used as the operation potential of the data input / output circuit 39. The power supply terminal 29 is a terminal to which the power supply potential VSSSA is supplied. The power supply potential VSSSA is supplied to the memory cell array 11 and used as the operating potential of the sense amplifier SAMP.

ここで、電源電位ＶＳＳ，ＶＳＳＰ，ＶＳＳＱ，ＶＳＳＳＡのレベルは、図４に示すようにいずれも接地レベルＧＮＤであり、互いに同電位である。また、電源電位ＶＤＤ，ＶＤＤＱ，ＶＤＤＰは接地レベルＧＮＤよりも高電位であり、且つ、互いに同電位である。このように、電源電位ＶＳＳ，ＶＳＳＰ，ＶＳＳＱ，ＶＳＳＳＡは互いに同電位であり、且つ、電源電位ＶＤＤ，ＶＤＤＱ，ＶＤＤＰは互いに同電位であるものの、回路間による電源ノイズの伝搬を防止すべく、仕様上、これらに対応するパッド電極Ｐが分離されている。尚、内部電位ＶＰＰは、電源電位ＶＤＤ，ＶＤＤＱ，ＶＤＤＰよりもさらに高電位である。 Here, the power supply potentials VSS, VSSP, VSSQ, and VSSSA are all at the ground level GND as shown in FIG. 4 and are at the same potential. Further, the power supply potentials VDD, VDDQ, and VDDP are higher than the ground level GND and are the same potential. Thus, although the power supply potentials VSS, VSSP, VSSQ, and VSSSA are the same potential, and the power supply potentials VDD, VDDQ, and VDDP are the same potential, the specification is to prevent propagation of power supply noise between circuits. In addition, the pad electrodes P corresponding to these are separated. Note that the internal potential VPP is higher than the power supply potentials VDD, VDDQ, and VDDP.

キャリブレーション端子ＺＱは、キャリブレーション回路３０に接続されている。キャリブレーション回路３０は、キャリブレーション信号ＺＱＣによって活性化されると、外部に設けられたリファレンス抵抗ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路３９に供給され、これによって、データ入出力回路３９に含まれるデータ出力回路のインピーダンスが指定される。 The calibration terminal ZQ is connected to the calibration circuit 30. When the calibration circuit 30 is activated by the calibration signal ZQC, the calibration circuit 30 performs a calibration operation with reference to the impedance of the reference resistor RZQ provided outside and the reference potential ZQVREF. The impedance code ZQCODE obtained by the calibration operation is supplied to the data input / output circuit 39, whereby the impedance of the data output circuit included in the data input / output circuit 39 is designated.

図５は、第１の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。 FIG. 5 is a block diagram for explaining the connection relation of the power supply wirings in the semiconductor chip 4 in the first embodiment.

図５に示すように、第１の実施形態においては、電源端子２４と電源端子２８が半導体チップ４の内部で電源配線ＳＬ１を介して短絡されている。電源配線ＳＬ１は、半導体チップ４を構成する多数の回路ブロックに供給され、電源配線ＳＬ１を介して供給される電源電位ＶＳＳ＋ＶＳＳＱはこれら回路ブロックの電源電位として用いられる。ここで、「ＶＳＳ＋ＶＳＳＱ」とは、電源電位ＶＳＳと電源電位ＶＳＳＱが同じ電源配線ＳＬ１を介して短絡されていることを意味する。電源配線ＳＬ１は、メモリセルアレイブロックＭＢ、内部電源発生回路３８ｂ、データ入出力回路３９及び周辺回路４０に接続されている。 As shown in FIG. 5, in the first embodiment, the power supply terminal 24 and the power supply terminal 28 are short-circuited inside the semiconductor chip 4 via the power supply line SL1. The power supply line SL1 is supplied to a number of circuit blocks constituting the semiconductor chip 4, and the power supply potential VSS + VSSQ supplied via the power supply line SL1 is used as the power supply potential of these circuit blocks. Here, “VSS + VSSQ” means that the power supply potential VSS and the power supply potential VSSQ are short-circuited via the same power supply wiring SL1. The power supply line SL1 is connected to the memory cell array block MB, the internal power supply generation circuit 38b, the data input / output circuit 39, and the peripheral circuit 40.

内部電源発生回路３８は、内部電位ＶＰＰを生成する内部電源発生回路３８ａと、内部電位ＶＰＥＲＩを生成する内部電源発生回路３８ｂを含んでいる。内部電源発生回路３８ａは、電源端子２５，２６を介して供給される電源電位ＶＤＤＰ，ＶＳＳＰに基づいたポンピング動作を行うことにより、昇圧された内部電位ＶＰＰを発生する電圧昇圧回路である。内部電源発生回路３８ａによって生成される内部電位ＶＰＰは、メモリセルアレイブロックＭＢに含まれるロウデコーダ１２に供給され、メモリセルアレイ１１に含まれる図示しないワードドライバの動作電位として用いられる。一方、内部電源発生回路３８ｂは、電源端子２３を介して供給される電源電位ＶＤＤと、電源端子２４，２８を介して供給される電源電位ＶＳＳ＋ＶＳＳＱに基づき、降圧された内部電位ＶＰＥＲＩを発生する。内部電源発生回路３８ｂによって生成される内部電位ＶＰＥＲＩは、周辺回路４０に供給される。 The internal power generation circuit 38 includes an internal power generation circuit 38a that generates the internal potential VPP and an internal power generation circuit 38b that generates the internal potential VPERI. The internal power supply generation circuit 38a is a voltage booster circuit that generates a boosted internal potential VPP by performing a pumping operation based on the power supply potentials VDDP and VSSSP supplied via the power supply terminals 25 and 26. The internal potential VPP generated by the internal power supply generation circuit 38a is supplied to the row decoder 12 included in the memory cell array block MB, and is used as the operating potential of a word driver (not shown) included in the memory cell array 11. On the other hand, the internal power generation circuit 38b generates a lowered internal potential VPERI based on the power supply potential VDD supplied via the power supply terminal 23 and the power supply potential VSS + VSSQ supplied via the power supply terminals 24 and 28. The internal potential VPERI generated by the internal power supply generation circuit 38b is supplied to the peripheral circuit 40.

周辺回路４０は、図３に示した回路ブロックのうち、メモリセルアレイブロックＭＢ、内部電源発生回路３８及びデータ入出力回路３９を除く全ての回路ブロックに相当する。周辺回路４０は、主に内部電位ＶＰＥＲＩ及び電源電位ＶＳＳ＋ＶＳＳＱを動作電位として動作する。したがって、周辺回路４０からメモリセルアレイブロックＭＢに供給される内部信号Ｓｉｇ１は、電源電位ＶＳＳ＋ＶＳＳＱから内部電位ＶＰＥＲＩまでの振幅を有する。 The peripheral circuit 40 corresponds to all of the circuit blocks shown in FIG. 3 except the memory cell array block MB, the internal power supply generation circuit 38, and the data input / output circuit 39. The peripheral circuit 40 operates mainly using the internal potential VPERI and the power supply potential VSS + VSSQ as operation potentials. Therefore, the internal signal Sig1 supplied from the peripheral circuit 40 to the memory cell array block MB has an amplitude from the power supply potential VSS + VSSQ to the internal potential VPERI.

また、データ入出力回路３９は、ＦＩＦＯ回路４１、データ出力回路４２及びデータ入力回路４３を含む。ＦＩＦＯ回路４１は、リードデータのパラレルシリアル変換及びライトデータのシリアルパラレル変換などを行う回路であり、周辺回路４０と同様、内部電位ＶＰＥＲＩ及び電源電位ＶＳＳ＋ＶＳＳＱを動作電位として動作する。したがって、ＦＩＦＯ回路４１とメモリセルアレイブロックＭＢとの間で転送されるデータ信号Ｓｉｇ２についても、電源電位ＶＳＳ＋ＶＳＳＱから内部電位ＶＰＥＲＩまでの振幅を有する。 The data input / output circuit 39 includes a FIFO circuit 41, a data output circuit 42, and a data input circuit 43. The FIFO circuit 41 is a circuit that performs parallel-serial conversion of read data, serial-parallel conversion of write data, and the like, and operates with the internal potential VPERI and the power supply potential VSS + VSSQ as operating potentials, like the peripheral circuit 40. Therefore, the data signal Sig2 transferred between the FIFO circuit 41 and the memory cell array block MB also has an amplitude from the power supply potential VSS + VSSQ to the internal potential VPERI.

ＦＩＦＯ回路４１から出力されるリードデータＳｉｇ３は、データ出力回路４２に供給される。データ出力回路４２は、電源電位ＶＤＤＱ及び電源電位ＶＳＳ＋ＶＳＳＱを動作電源として動作し、リードデータＳｉｇ３をデータ入出力端子ＤＱから外部に出力する。また、外部からデータ入出力端子ＤＱに入力されるライトデータＳｉｇ４は、データ入力回路４３を介してＦＩＦＯ回路４１に転送される。データ入力回路４３は、電源電位ＶＤＤ及び電源電位ＶＳＳ＋ＶＳＳＱを動作電源として動作する。 The read data Sig3 output from the FIFO circuit 41 is supplied to the data output circuit 42. The data output circuit 42 operates using the power supply potential VDDQ and the power supply potential VSS + VSSQ as operation power supplies, and outputs read data Sig3 from the data input / output terminal DQ to the outside. The write data Sig4 input from the outside to the data input / output terminal DQ is transferred to the FIFO circuit 41 via the data input circuit 43. The data input circuit 43 operates using the power supply potential VDD and the power supply potential VSS + VSSQ as operation power supplies.

このように、本実施形態では、電源電位ＶＳＳと電源電位ＶＳＳＱが同じ電源配線ＳＬ１を介して短絡されている。これに対し、電源電位ＶＤＤ、電源電位ＶＤＤＱおよび電源電位ＶＤＤＰは、半導体チップ４の内部で短絡されることなく分離されている。 Thus, in this embodiment, the power supply potential VSS and the power supply potential VSSQ are short-circuited via the same power supply line SL1. On the other hand, the power supply potential VDD, the power supply potential VDDQ, and the power supply potential VDDP are separated without being short-circuited inside the semiconductor chip 4.

図６は、第１の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。 FIG. 6 is a schematic plan view for explaining the configuration of the wiring pattern L of the package substrate 2 in the first embodiment.

図６に示すように、パッケージ基板２の第２の面２ｂに設けられた半田ボールＳＢは、Ｘ方向及びＹ方向にマトリクス状に配置されている。そして、Ｘ座標にＡ〜Ｎの符号を割り当て、Ｙ座標に１〜３及び７〜９の番号を割り当てることにより、各半田ボールＳＢを特定する。例えば、１Ａの位置とは、Ｙ座標が１でありＸ座標がＡである半田ボールＳＢを指し、該半田ボールをＳＢ_１Ａと表記する。半田ボールＳＢのレイアウトは仕様によって定められているため、仕様を遵守した半導体装置１０においては、半田ボールＳＢのレイアウトを自由に変更することはできない。 As shown in FIG. 6, the solder balls SB provided on the second surface 2b of the package substrate 2 are arranged in a matrix in the X direction and the Y direction. Each solder ball SB is specified by assigning codes A to N to the X coordinate and assigning numbers 1 to 3 and 7 to 9 to the Y coordinate. For example, the position of 1A indicates a solder ball SB having a Y coordinate of 1 and an X coordinate of A, and the solder ball is denoted as SB _1A . Since the layout of the solder balls SB is determined by the specifications, the layout of the solder balls SB cannot be freely changed in the semiconductor device 10 that complies with the specifications.

図６に示す第１の実施形態では、電源電位ＶＳＳが供給される半田ボールＳＢと電源電位ＶＳＳＱが供給される半田ボールＳＢが配線パターンＬによって短絡されている。具体的に説明すると、パッケージ基板２のＹ方向における一方側（図６の上側）においては、電源電位ＶＳＳが供給される半田ボールＳＢ_１Ｊ，ＳＢ_１Ｌがそれぞれ配線パターンＬ０，Ｌ１を介して半導体チップ４の電源端子２４に接続される。また、電源電位ＶＳＳＱが供給される半田ボールＳＢ_１Ｄ，ＳＢ_２Ｂは、それぞれ配線パターンＬ２，Ｌ３を介して半導体チップ４の電源端子２８に接続される。そして、半田ボールＳＢ_１Ｊ，ＳＢ_１Ｌと半田ボールＳＢ_１Ｄ，ＳＢ_２Ｂは、配線パターンＬ４を介して短絡されている。 In the first embodiment shown in FIG. 6, the solder ball SB supplied with the power supply potential VSS and the solder ball SB supplied with the power supply potential VSSQ are short-circuited by the wiring pattern L. More specifically, on one side in the Y direction of the package substrate 2 (upper side in FIG. 6), the solder balls SB _1J and SB _{1L to} which the power supply potential VSS is supplied are connected to the semiconductor chip via the wiring patterns L0 and L1, respectively. 4 power terminals 24. The solder balls SB _1D and SB _2B to which the power supply potential VSSQ is supplied are connected to the power supply terminal 28 of the semiconductor chip 4 through the wiring patterns L2 and L3, respectively. The solder balls SB _1J and SB _1L and the solder balls SB _1D and SB _2B are short-circuited via the wiring pattern L4.

さらに、パッケージ基板２のＹ方向における他方側（図６の下側）においては、電源電位ＶＳＳが供給される半田ボールＳＢ_８Ｄ，ＳＢ_９Ｊ，ＳＢ_９Ｌがそれぞれ配線パターンＬ５〜Ｌ７を介して半導体チップ４の電源端子２４に接続される。また、電源電位ＶＳＳＱが供給される半田ボールＳＢ_８Ｂは、配線パターンＬ８を介して半田ボールＳＢ_９Ｃに接続され、半田ボールＳＢ_９Ｃは配線パターンＬ９を介して半田ボールＳＢ_９Ｄに接続される。半田ボールＳＢ_９Ｄは、配線パターンＬ１０を介して半導体チップ４の電源端子２８に接続される。そして、半田ボールＳＢ_８Ｄは配線パターンＬ１０にも接続され、さらに、半田ボールＳＢ_９Ｌ，ＳＢ_９Ｌは、配線パターンＬ１１を介して配線パターンＬ９にも接続されている。 Furthermore, on the other side in the Y direction of the package substrate 2 (lower side in FIG. 6), the solder balls SB _8D , SB _9J , and SB _{9L to} which the power supply potential VSS is supplied are respectively connected to the semiconductor chip via the wiring patterns L5 to L7. 4 power terminals 24. Further, the solder balls _{SB 8B} power supply potential VSSQ is supplied, it is connected to the solder balls _{SB 9C} through the wiring pattern L8, solder balls _{SB 9C} is connected to the solder balls _{SB 9D} through the wiring pattern L9. The solder ball SB _9D is connected to the power supply terminal 28 of the semiconductor chip 4 through the wiring pattern L10. The solder balls SB _8D are also connected to the wiring pattern L10, and the solder balls SB _9L and SB _9L are also connected to the wiring pattern L9 via the wiring pattern L11.

このように、第１の実施形態においては、パッケージ基板２のＹ方向における一方側（図６の上側）において電源電位ＶＳＳと電源電位ＶＳＳＱが短絡され、パッケージ基板２のＹ方向における他方側（図６の下側）においても電源電位ＶＳＳと電源電位ＶＳＳＱが短絡されている。但し、電源電位ＶＳＳが供給される一部の半田ボールＳＢ_８Ｆについては、パッケージ基板２上で電源電位ＶＳＳＱに接続されることなく、配線パターンＬ１２を介して半導体チップ４の電源端子２４に接続されている。つまり、電源電位ＶＳＳが供給される半田ボールＳＢと電源電位ＶＳＳＱが供給される半田ボールＳＢを全てパッケージ基板２上で接続する必要はない。 Thus, in the first embodiment, the power supply potential VSS and the power supply potential VSSQ are short-circuited on one side in the Y direction of the package substrate 2 (upper side in FIG. 6), and the other side in the Y direction of the package substrate 2 (see FIG. Also on the lower side of 6, the power supply potential VSS and the power supply potential VSSQ are short-circuited. However, some solder balls SB _8F to which the power supply potential VSS is supplied are connected to the power supply terminal 24 of the semiconductor chip 4 via the wiring pattern L12 without being connected to the power supply potential VSSQ on the package substrate 2. ing. That is, it is not necessary to connect all the solder balls SB supplied with the power supply potential VSS and the solder balls SB supplied with the power supply potential VSSQ on the package substrate 2.

これに対し、電源電位ＶＳＳＰが供給される半田ボールＳＢについては、他の電位が供給される半田ボールＳＢと接続されることなく、半導体チップ４の電源端子２６に接続される。例えば、電源電位ＶＳＳＰが供給される半田ボールＳＢ_１Ａ，ＳＢ_２Ａは、他の半田ボールＳＢと接続されることなく、配線パターンＬ１３を介して半導体チップ４の電源端子２６に接続される。また、電源電位ＶＳＳＰが供給される半田ボールＳＢ_１Ｎは、他の半田ボールＳＢと接続されることなく、配線パターンＬ１４を介して半導体チップ４の電源端子２６に接続される。 On the other hand, the solder ball SB supplied with the power supply potential VSSP is connected to the power supply terminal 26 of the semiconductor chip 4 without being connected to the solder ball SB supplied with another potential. For example, the solder balls SB _1A and SB _2A supplied with the power supply potential VSSP are connected to the power supply terminal 26 of the semiconductor chip 4 through the wiring pattern L13 without being connected to the other solder balls SB. The solder ball SB _1N to which the power supply potential VSSP is supplied is connected to the power supply terminal 26 of the semiconductor chip 4 through the wiring pattern L14 without being connected to the other solder balls SB.

同様に、電源電位ＶＳＳＳＡが供給される半田ボールＳＢについても、他の電位が供給される半田ボールＳＢと接続されることなく、半導体チップ４の電源端子２９に接続される。例えば、電源電位ＶＳＳＰが供給される半田ボールＳＢ_８８，ＳＢ_２Ｆ，ＳＢ_９Ｎは、他の半田ボールＳＢと接続されることなく、それぞれ配線パターンＬ１５〜Ｌ１７を介して半導体チップ４の電源端子２９に接続される。 Similarly, the solder ball SB supplied with the power supply potential VSSSA is also connected to the power supply terminal 29 of the semiconductor chip 4 without being connected to the solder ball SB supplied with another potential. For example, the solder balls SB ₈₈ , SB _2F and SB _9N to which the power supply potential VSSP is supplied are connected to the power supply terminals 29 of the semiconductor chip 4 via the wiring patterns L15 to L17, respectively, without being connected to the other solder balls SB. Connected.

図示しないが、電源電位ＶＤＤが供給される半田ボールＳＢと、電源電位ＶＤＤＱが供給される半田ボールＳＢと、電源電位ＶＤＤＰが供給される半田ボールＳＢについても、配線パターンＬによって接続されることなく、パッケージ基板２上において分離されている。 Although not shown, the solder balls SB supplied with the power supply potential VDD, the solder balls SB supplied with the power supply potential VDDQ, and the solder balls SB supplied with the power supply potential VDDP are also not connected by the wiring pattern L. Are separated on the package substrate 2.

以上説明したように、第１の実施形態においては、パッケージ基板２の第２の表面２ｂ上において電源電位ＶＳＳと電源電位ＶＳＳＱが短絡されるとともに、半導体チップ４の内部においても電源電位ＶＳＳと電源電位ＶＳＳＱが短絡されている。その結果、データ出力回路４２が発生する電源ノイズが周辺回路４０に伝搬しやすい条件となるものの、電源電位ＶＳＳＱを供給する配線パターンのインピーダンスが低下することから、むしろ電源電位ＶＳＳ＋ＶＳＳＱが安定化される。このため、電源電位ＶＳＳと電源電位ＶＳＳＱを分離するよりも、むしろ電源ノイズを効果的に抑制することが可能となる。 As described above, in the first embodiment, the power supply potential VSS and the power supply potential VSSQ are short-circuited on the second surface 2b of the package substrate 2, and the power supply potential VSS and the power supply are also inside the semiconductor chip 4. The potential VSSQ is short-circuited. As a result, although the power supply noise generated by the data output circuit 42 is easily propagated to the peripheral circuit 40, the impedance of the wiring pattern that supplies the power supply potential VSSQ is lowered, so that the power supply potential VSS + VSSQ is stabilized. . For this reason, rather than separating the power supply potential VSS and the power supply potential VSSQ, it is possible to effectively suppress power supply noise.

図７は、第２の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。 FIG. 7 is a schematic plan view for explaining the configuration of the wiring pattern L of the package substrate 2 in the second embodiment.

図７に示す第２の実施形態は、配線パターンＬ１８，Ｌ１９が追加されている点において、図６に示した第１の実施形態と相違している。その他の点は、図６に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。 The second embodiment shown in FIG. 7 is different from the first embodiment shown in FIG. 6 in that wiring patterns L18 and L19 are added. Since the other points are the same as those of the first embodiment shown in FIG. 6, the same reference numerals are given to the same elements, and duplicate descriptions are omitted.

配線パターンＬ１８は、配線パターンＬ４と配線パターンＬ１５を接続する。このような配線パターンＬ１８を設けることにより、電源電位ＶＳＳ及び電源電位ＶＳＳＱと、電源電位ＶＳＳＳＡがパッケージ基板２上で短絡されるとともに、パッケージ基板２のＹ方向における上下の配線パターンが短絡される。また、配線パターンＬ１９は、電源電位ＶＳＳＳＡが供給される半田ボールＳＢ_８Ａと、電源電位ＶＳＳＱが供給される半田ボールＳＢ_８Ｂとを接続する。さらに、配線パターンＬ１１は、配線パターンＬ１７にも接続されている。 The wiring pattern L18 connects the wiring pattern L4 and the wiring pattern L15. By providing such a wiring pattern L18, the power supply potential VSS, the power supply potential VSSQ, and the power supply potential VSSSA are short-circuited on the package substrate 2, and upper and lower wiring patterns in the Y direction of the package substrate 2 are short-circuited. The wiring pattern L19 connects the solder ball SB _{8A to} which the power supply potential VSSSA is supplied and the solder ball SB _8B to which the power supply potential VSSQ is supplied. Furthermore, the wiring pattern L11 is also connected to the wiring pattern L17.

図８は、第２の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。 FIG. 8 is a block diagram for explaining the connection relationship of the power supply wirings in the semiconductor chip 4 in the second embodiment.

図８に示すように、第２の実施形態においては、電源端子２４，２８，２９が半導体チップ４の内部で電源配線ＳＬ２を介して短絡されている点において、図５に示した第１の実施形態と相違している。その他の点は、図５に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。電源配線ＳＬ２を介して供給される電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡは、メモリセルアレイブロックＭＢ、内部電源発生回路３８ｂ、データ入出力回路３９及び周辺回路４０の電源電位として用いられる。ここで、「ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ」とは、電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡが同じ電源配線ＳＬ２を介して短絡されていることを意味する。 As shown in FIG. 8, in the second embodiment, the power terminals 24, 28, and 29 are short-circuited inside the semiconductor chip 4 via the power line SL2, so that the first embodiment shown in FIG. This is different from the embodiment. Since the other points are the same as those of the first embodiment shown in FIG. 5, the same reference numerals are given to the same elements, and duplicate descriptions are omitted. The power supply potential VSS + VSSQ + VSSA supplied through the power supply line SL2 is used as the power supply potential of the memory cell array block MB, the internal power supply generation circuit 38b, the data input / output circuit 39, and the peripheral circuit 40. Here, “VSS + VSSQ + VSSSA” means that the power supply potential VSS, the power supply potential VSSQ, and the power supply potential VSSSA are short-circuited via the same power supply line SL2.

このように、第２の実施形態においては、パッケージ基板２の第２の表面２ｂ上において電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡが全て短絡されるとともに、半導体チップ４の内部においても電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡが全て短絡されている。その結果、センスアンプＳＡＭＰが発生する電源ノイズが周辺回路４０に伝搬しやすい条件となるものの、電源電位ＶＳＳＳＡを供給する配線パターンのインピーダンスが低下することから、むしろ電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡが安定化される。このため、電源電位ＶＳＳＡと電源電位ＶＳＳおよび電源電位ＶＳＳＱを分離するよりも、むしろ電源ノイズを効果的に抑制することが可能となる。 As described above, in the second embodiment, the power supply potential VSS, the power supply potential VSSQ, and the power supply potential VSSSA are all short-circuited on the second surface 2b of the package substrate 2, and the power supply potential is also provided inside the semiconductor chip 4. VSS, power supply potential VSSQ, and power supply potential VSSSA are all short-circuited. As a result, although the power supply noise generated by the sense amplifier SAMP is easily propagated to the peripheral circuit 40, the impedance of the wiring pattern for supplying the power supply potential VSSSA is lowered, so that the power supply potential VSS + VSSQ + VSSA is stabilized. Therefore, it is possible to effectively suppress power supply noise rather than separating the power supply potential VSSA, the power supply potential VSS, and the power supply potential VSSQ.

図９は、第３の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。また、図１０は、より具体的な配線パターンＬの構成を示す平面図である。 FIG. 9 is a schematic plan view for explaining the configuration of the wiring pattern L of the package substrate 2 in the third embodiment. FIG. 10 is a plan view showing a more specific configuration of the wiring pattern L. FIG.

図９に示す第３の実施形態は、配線パターンＬ１３，Ｌ１４の接続関係が変更されている点において、図７に示した第２の実施形態と相違している。その他の点は、図７に示した第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。 The third embodiment shown in FIG. 9 is different from the second embodiment shown in FIG. 7 in that the connection relationship between the wiring patterns L13 and L14 is changed. Since the other points are the same as those of the second embodiment shown in FIG. 7, the same reference numerals are given to the same elements, and duplicate descriptions are omitted.

第３の実施形態においては、配線パターンＬ１３，Ｌ１４がいずれも配線パターンＬ４に接続されている。これにより、電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡと、電源電位ＶＳＳＰがパッケージ基板２上で短絡される。 In the third embodiment, both the wiring patterns L13 and L14 are connected to the wiring pattern L4. As a result, the power supply potential VSS, the power supply potential VSSQ, the power supply potential VSSSA, and the power supply potential VSSP are short-circuited on the package substrate 2.

図１１は、第３の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。 FIG. 11 is a block diagram for explaining a connection relation of power supply wirings in the semiconductor chip 4 in the third embodiment.

図１１に示すように、第３の実施形態においては、電源端子２４，２６，２８，２９が半導体チップ４の内部で電源配線ＳＬ３を介して短絡されている点において、図８に示した第２の実施形態と相違している。その他の点は、図８に示した第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。電源配線ＳＬ３を介して供給される電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ＋ＶＳＳＰは、メモリセルアレイブロックＭＢ、内部電源発生回路３８、データ入出力回路３９及び周辺回路４０の電源電位として用いられる。ここで、「ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ＋ＶＳＳＰ」とは、電源電位ＶＳＳ、電源電位ＶＳＳＱ、電源電位ＶＳＳＳＡ及び電源電位ＶＳＳＰが同じ電源配線ＳＬ３を介して短絡されていることを意味する。 As shown in FIG. 11, in the third embodiment, the power terminals 24, 26, 28, and 29 are short-circuited inside the semiconductor chip 4 via the power wiring SL3. This is different from the second embodiment. Since the other points are the same as those of the second embodiment shown in FIG. 8, the same reference numerals are given to the same elements, and duplicate descriptions are omitted. The power supply potential VSS + VSSQ + VSSA + VSSP supplied via the power supply line SL3 is used as the power supply potential of the memory cell array block MB, the internal power supply generation circuit 38, the data input / output circuit 39, and the peripheral circuit 40. Here, “VSS + VSSQ + VSSSA + VSSP” means that the power supply potential VSS, the power supply potential VSSQ, the power supply potential VSSSA, and the power supply potential VSSP are short-circuited through the same power supply wiring SL3.

このように、第３の実施形態においては、パッケージ基板２の第２の表面２ｂ上において電源電位ＶＳＳ、電源電位ＶＳＳＱ、電源電位ＶＳＳＳＡ及び電源電位ＶＳＳＰが全て短絡されるとともに、半導体チップ４の内部においても電源電位ＶＳＳ、電源電位ＶＳＳＱ、電源電位ＶＳＳＳＡ及び電源電位ＶＳＳＰが全て短絡されている。その結果、内部電源発生回路３８ａが発生する電源ノイズが周辺回路４０に伝搬しやすい条件となるものの、電源電位ＶＳＳＰを供給する配線パターンのインピーダンスが低下することから、むしろ電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ＋ＶＳＳＰが安定化される。このため、電源電位ＶＳＳＰと電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡを分離するよりも、むしろ電源ノイズを効果的に抑制することが可能となる。 As described above, in the third embodiment, the power supply potential VSS, the power supply potential VSSQ, the power supply potential VSSSA, and the power supply potential VSSP are all short-circuited on the second surface 2b of the package substrate 2, and the inside of the semiconductor chip 4 In FIG. 5, the power supply potential VSS, the power supply potential VSSQ, the power supply potential VSSSA, and the power supply potential VSSP are all short-circuited. As a result, although the power supply noise generated by the internal power supply generation circuit 38a is easily propagated to the peripheral circuit 40, the impedance of the wiring pattern that supplies the power supply potential VSSP is lowered. The For this reason, rather than separating the power supply potential VSSP, the power supply potential VSS, the power supply potential VSSQ, and the power supply potential VSSSA, it is possible to effectively suppress power supply noise.

図１２は、第１〜第３の実施形態による効果をまとめた表である。 FIG. 12 is a table summarizing the effects of the first to third embodiments.

図１２に示すように、電源電位ＶＳＳ＋ＶＳＳＱを用いる第１の実施形態では、これらを分離した参考例に比べてＶＳＳＱノイズを低減することができる。また、電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡを用いる第２の実施形態では、第１の実施形態に比べてＶＳＳＳＡノイズを低減することができる。さらに、電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ＋ＶＳＳＰを用いる第３の実施形態では、第２の実施形態に比べてＶＤＤＱノイズ、ＶＳＳＳＡノイズ及びＶＳＳＰノイズをいずれも低減することができる。 As shown in FIG. 12, in the first embodiment using the power supply potential VSS + VSSQ, VSSQ noise can be reduced as compared with the reference example in which these are separated. In the second embodiment using the power supply potential VSS + VSSQ + VSSA, VSSSA noise can be reduced as compared with the first embodiment. Furthermore, in the third embodiment using the power supply potential VSS + VSSQ + VSSA + VSSP, it is possible to reduce all of VDDQ noise, VSSSA noise, and VSSP noise as compared with the second embodiment.

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.

例えば、第１〜第３の実施形態においては、パッケージ基板２の第２の面２ｂ上で短絡した電源同士を半導体チップ４の内部においても短絡しているが、本発明においてこの点は必須でなく、少なくともパッケージ基板２の第２の面２ｂにおいて所定の電源を短絡すればよい。 For example, in the first to third embodiments, the power supplies that are short-circuited on the second surface 2b of the package substrate 2 are also short-circuited inside the semiconductor chip 4, but this point is essential in the present invention. Instead, a predetermined power source may be short-circuited at least on the second surface 2 b of the package substrate 2.

２パッケージ基板
２ａパッケージ基板の第１面
２ｂパッケージ基板の第２面
３貫通孔
４半導体チップ
６実装基板
６ａモジュール基板
６ｂマザーボード
１０半導体装置
１１メモリセルアレイ
１２ロウデコーダ
１３カラムデコーダ
１４メインアンプ
２０アドレス端子
２１コマンド端子
２２クロック端子
２３〜２９電源端子
３０キャリブレーション回路
３１アドレス入力回路
３２アドレス制御回路
３３コマンド入力回路
３４コマンドデコーダ
３５クロック入力回路
３６内部クロック発生回路
３７タイミングジェネレータ
３８，３８ａ，３８ｂ内部電源発生回路
３９データ入出力回路
４０周辺回路
４１ＦＩＦＯ回路
４２データ出力回路
４３データ入力回路
ＢＡＮＫ０〜ＢＡＮＫ７メモリバンク
ＢＬ，／ＢＬビット線
ＢＷボンディングワイヤ
ＣＮＴコントローラ
ＤＢデータバス
ＤＱデータ入出力端子
Ｌ，Ｌ０〜Ｌ１９配線パターン
ＭＢメモリセルアレイブロック
ＭＣメモリセル
ＭＭ１，ＭＭ２メモリモジュール
Ｐパッド電極
ＲＺＱリファレンス抵抗
ＳＡＭＰセンスアンプ
ＳＢ半田ボール
ＳＬ１〜ＳＬ３電源配線
ＷＬワード線
ＺＱキャリブレーション端子 2 package substrate 2a first surface 2b of package substrate second surface 3 of package substrate 3 through hole 4 semiconductor chip 6 mounting substrate 6a module substrate 6b motherboard 10 semiconductor device 11 memory cell array 12 row decoder 13 column decoder 14 main amplifier 20 address terminal 21 Command terminal 22 Clock terminal 23 to 29 Power supply terminal 30 Calibration circuit 31 Address input circuit 32 Address control circuit 33 Command input circuit 34 Command decoder 35 Clock input circuit 36 Internal clock generation circuit 37 Timing generators 38, 38a, 38b Internal power generation circuit 39 Data input / output circuit 40 Peripheral circuit 41 FIFO circuit 42 Data output circuit 43 Data input circuit BANK0 to BANK7 Memory bank BL, / BL Bit line BW Bond Ing wire CNT controller DB data bus DQ data input / output terminals L, L0 to L19 wiring pattern MB memory cell array block MC memory cell MM1, MM2 memory module P pad electrode RZQ reference resistance SAMP sense amplifier SB solder ball SL1 to SL3 power supply wiring WL word line ZQ calibration terminal

Claims

A semiconductor chip including a memory cell array, a peripheral circuit that controls the memory cell array, and a data output circuit that outputs data read from the memory cell array to the outside;
A package substrate having the semiconductor chip mounted on a first surface and a plurality of solder balls on a second surface opposite to the first surface;
The plurality of solder balls include a first solder ball that receives a first power supply potential supplied to the peripheral circuit, and a second solder ball that receives a second power supply potential supplied to the data output circuit. Including
At least the first and second solder balls are connected to each other by a wiring pattern provided on the second surface.

The semiconductor chip further includes a first power supply wiring for supplying the first power supply potential to the peripheral circuit, and a second power supply wiring for supplying the second power supply potential to the data output circuit,
2. The semiconductor device according to claim 1, wherein the first and second power supply wirings are connected in the semiconductor chip.

The plurality of solder balls further include a third solder ball that receives a third power supply potential supplied to the memory cell array,
The semiconductor device according to claim 1, wherein the third solder ball is connected to the first and second solder balls by the wiring pattern.

The semiconductor chip further includes a third power supply wiring for supplying the third power supply potential to the memory cell array,
4. The semiconductor device according to claim 3, wherein the first, second, and third power supply wirings are connected in the semiconductor chip.

5. The semiconductor device according to claim 3, wherein the third power supply potential is an operating potential of a sense amplifier included in the memory cell array.

The semiconductor chip includes an internal power generation circuit,
The plurality of solder balls further include a fourth solder ball that receives a fourth power supply potential supplied to the internal power generation circuit,
6. The semiconductor device according to claim 3, wherein the fourth solder ball is connected to the first, second, and third solder balls by the wiring pattern.

The semiconductor chip further includes a fourth power supply wiring for supplying the fourth power supply potential to the internal power supply generation circuit,
The semiconductor device according to claim 6, wherein the first, second, third, and fourth power supply wirings are connected in the semiconductor chip.

8. The semiconductor device according to claim 6, wherein the internal power supply generation circuit is a voltage boosting circuit that generates an internal potential boosted by a pumping operation.

9. The semiconductor device according to claim 8, wherein the voltage booster circuit generates an operating potential of a word driver included in the memory cell array.

The semiconductor device according to claim 1, wherein the first and second power supply potentials are ground potentials.

The plurality of solder balls include a fifth solder ball that receives a fifth power supply potential supplied to the peripheral circuit, and a sixth solder ball that receives a sixth power supply potential supplied to the data output circuit. Including
The fifth and sixth power supply potentials are higher than the ground potential and the same potential as each other,
The semiconductor device according to claim 10, wherein the fifth and sixth solder balls are separated from each other without being connected by the wiring pattern.

The semiconductor chip further includes a fifth power supply wiring for supplying the fifth power supply potential to the peripheral circuit, and a sixth power supply wiring for supplying the sixth power supply potential to the data output circuit,
12. The semiconductor device according to claim 11, wherein the fifth and sixth power supply lines are separated from each other without being connected in the semiconductor chip.

13. The package substrate according to claim 1, wherein the package substrate is a single layer substrate that does not include an inner layer wiring pattern located between the first surface and the second surface. Semiconductor device.

14. The semiconductor according to claim 1, wherein the package substrate has a through hole, and the semiconductor chip and the wiring pattern are wire-bonded through the through hole. apparatus.