JP2015216401A - Semiconductor light emission device - Google Patents

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Yosuke Akimoto
陽介 秋元
杉崎 吉昭
Yoshiaki Sugizaki
吉昭 杉崎
小島 章弘
Akihiro Kojima
章弘 小島
美代子 島田
Miyoko Shimada
美代子 島田
英之 富澤
Hideyuki Tomizawa
英之 富澤
古山 英人
Hideto Furuyama
英人 古山
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor light emission device that can be enhanced in light emission efficiency.SOLUTION: A semiconductor light emission device has a first semiconductor layer, a light emission layer provided on a second face of the first semiconductor device, a second semiconductor layer provided on the light emission layer, a p-side electrode which is provided on the second semiconductor layer and has reflectivity for light emitted from the light emission layer, plural n-side electrodes provided onto the second face, an insulation film provided on the second semiconductor layer between the plural n-side electrodes, plural n-side vias provided on the plural n-side electrodes, a connection portion which is provided on the insulation film and connects the plural n-side vias, and an n-side reflection electrode which has higher reflectivity for light emitted from the light emission layer than the n-side electrode and is formed of the same material as the p-side electrode.

Description

本発明の実施形態は、半導体発光装置に関する。   Embodiments described herein relate generally to a semiconductor light emitting device.

発光層を含む半導体層における光取り出し面の反対側の面にp側電極とn側電極が形成された構造が知られている。この構造では、電極が光取り出し面からの光取り出しを妨げないため、電極の形状やレイアウトの自由度が高い。電極の形状やレイアウトは、電気特性や発光効率に影響するため、適切なデザインが求められる。   A structure in which a p-side electrode and an n-side electrode are formed on a surface opposite to a light extraction surface in a semiconductor layer including a light emitting layer is known. In this structure, since the electrode does not prevent light extraction from the light extraction surface, the degree of freedom of the shape and layout of the electrode is high. Since the shape and layout of the electrodes affect the electrical characteristics and light emission efficiency, an appropriate design is required.

特表2007−527123号公報Special table 2007-527123 gazette 特開2008−135789号公報JP 2008-135789 A

本発明の実施形態は、発光効率を向上できる半導体発光装置を提供する。   Embodiments of the present invention provide a semiconductor light emitting device capable of improving light emission efficiency.

実施形態によれば、半導体発光装置は、第1の面と、前記第1の面の反対側に設けられた第2の面と、を有する第1の半導体層と、前記第2の面上に設けられた発光層と、前記発光層上に設けられた第2の半導体層と、前記第2の半導体層上に設けられ、前記発光層の発光光に対して反射性を有するp側電極と、前記第2の面上に設けられた複数のn側電極と、前記複数のn側電極間の前記第2の半導体層上に設けられた絶縁膜と、前記複数のn側電極のそれぞれの上に設けられた複数のn側ビアと、前記絶縁膜上に設けられ、前記複数のn側ビアをつなぐ連結部とを有し、前記n側電極よりも前記発光層の発光光に対する反射率が高く、前記p側電極と同じ材料のn側反射電極と、を備えている。   According to the embodiment, the semiconductor light emitting device includes a first semiconductor layer having a first surface and a second surface provided on the opposite side of the first surface, and the second surface. A light-emitting layer provided on the light-emitting layer, a second semiconductor layer provided on the light-emitting layer, and a p-side electrode provided on the second semiconductor layer and having reflectivity with respect to light emitted from the light-emitting layer A plurality of n-side electrodes provided on the second surface, an insulating film provided on the second semiconductor layer between the plurality of n-side electrodes, and each of the plurality of n-side electrodes. A plurality of n-side vias provided on the insulating film, and a connecting portion provided on the insulating film and connecting the plurality of n-side vias, and reflecting light emitted from the light-emitting layer more than the n-side electrode. And an n-side reflective electrode made of the same material as the p-side electrode.

第1実施形態の半導体発光装置の模式平面図。1 is a schematic plan view of a semiconductor light emitting device according to a first embodiment. 図1におけるA−A’断面図。FIG. 2 is a cross-sectional view taken along line A-A ′ in FIG. 1. 図1におけるB−B’断面図。B-B 'sectional drawing in FIG. 第1実施形態の半導体発光装置の製造方法を示す模式平面図。FIG. 3 is a schematic plan view showing the method for manufacturing the semiconductor light emitting device of the first embodiment. 第1実施形態の半導体発光装置の製造方法を示す模式平面図。FIG. 3 is a schematic plan view showing the method for manufacturing the semiconductor light emitting device of the first embodiment. 第1実施形態の半導体発光装置の製造方法を示す模式平面図。FIG. 3 is a schematic plan view showing the method for manufacturing the semiconductor light emitting device of the first embodiment. 第1実施形態の半導体発光装置の製造方法を示す模式平面図。FIG. 3 is a schematic plan view showing the method for manufacturing the semiconductor light emitting device of the first embodiment. 第1実施形態の半導体発光装置の製造方法を示す模式平面図。FIG. 3 is a schematic plan view showing the method for manufacturing the semiconductor light emitting device of the first embodiment. 第1実施形態の半導体発光装置の製造方法を示す模式断面図。FIG. 3 is a schematic cross-sectional view showing the method for manufacturing the semiconductor light emitting device of the first embodiment. 第1実施形態の半導体発光装置の製造方法を示す模式断面図。FIG. 3 is a schematic cross-sectional view showing the method for manufacturing the semiconductor light emitting device of the first embodiment. 第1実施形態の半導体発光装置の変形例を示す模式断面図。FIG. 6 is a schematic cross-sectional view showing a modification of the semiconductor light emitting device of the first embodiment. 第2実施形態の半導体発光装置の模式平面図。The schematic plan view of the semiconductor light-emitting device of 2nd Embodiment. 図12におけるC−C’断面図。C-C 'sectional drawing in FIG. 図12におけるD−D’断面図。D-D 'sectional drawing in FIG. 第2実施形態の半導体発光装置の製造方法を示す模式平面図。The schematic plan view which shows the manufacturing method of the semiconductor light-emitting device of 2nd Embodiment. 第2実施形態の半導体発光装置の製造方法を示す模式平面図。The schematic plan view which shows the manufacturing method of the semiconductor light-emitting device of 2nd Embodiment. 第2実施形態の半導体発光装置の製造方法を示す模式平面図。The schematic plan view which shows the manufacturing method of the semiconductor light-emitting device of 2nd Embodiment. 第2実施形態の半導体発光装置の製造方法を示す模式断面図。FIG. 9 is a schematic cross-sectional view illustrating a method for manufacturing a semiconductor light emitting device according to a second embodiment. 第2実施形態の半導体発光装置の製造方法を示す模式断面図。FIG. 9 is a schematic cross-sectional view illustrating a method for manufacturing a semiconductor light emitting device according to a second embodiment. 第2実施形態の半導体発光装置の変形例を示す模式断面図。FIG. 9 is a schematic cross-sectional view showing a modification of the semiconductor light emitting device of the second embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第3実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 3rd Embodiment. 第4実施形態の半導体発光装置の製造方法を示す模式図。FIG. 10 is a schematic view showing a method for manufacturing the semiconductor light emitting device of the fourth embodiment. 第4実施形態の半導体発光装置の製造方法を示す模式図。FIG. 10 is a schematic view showing a method for manufacturing the semiconductor light emitting device of the fourth embodiment. 第3〜5実施形態の半導体発光装置の変形例の模式平面図。The schematic plan view of the modification of the semiconductor light-emitting device of 3rd-5th embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第5実施形態の半導体発光装置の製造方法を示す模式図。The schematic diagram which shows the manufacturing method of the semiconductor light-emitting device of 5th Embodiment. 第6実施形態の半導体発光装置の模式断面図。FIG. 10 is a schematic cross-sectional view of a semiconductor light emitting device according to a sixth embodiment. 第6実施形態の半導体発光装置の模式平面図。The schematic plan view of the semiconductor light-emitting device of 6th Embodiment. 第6実施形態の半導体発光装置の模式平面図。The schematic plan view of the semiconductor light-emitting device of 6th Embodiment. 第7実施形態の半導体発光装置の模式平面図。The schematic plan view of the semiconductor light-emitting device of 7th Embodiment. 第3実施形態の半導体発光装置の変形例の模式平面図。The schematic plan view of the modification of the semiconductor light-emitting device of 3rd Embodiment.

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。   Hereinafter, embodiments will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same element in each drawing.

(第1実施形態)
図1は、第1実施形態の半導体発光装置1の模式平面図である。
図2は、図1におけるA−A’断面図である。
図3は、図1におけるB−B’断面図である。
(First embodiment)
FIG. 1 is a schematic plan view of the semiconductor light emitting device 1 of the first embodiment.
FIG. 2 is a cross-sectional view taken along the line AA ′ in FIG.
3 is a cross-sectional view taken along the line BB ′ in FIG.

図1は、半導体層15の第1の面15aの反対側の第2の面側を示し、絶縁膜及び樹脂層を除いた要素の平面レイアウトを示す。   FIG. 1 shows a second surface side opposite to the first surface 15a of the semiconductor layer 15, and shows a planar layout of elements excluding the insulating film and the resin layer.

図2、3に示すように、半導体発光装置1は、半導体層15を有する。半導体層15は、第1の半導体層11と、第2の半導体層12と、発光層13とを含む。第1の半導体層11、第2の半導体層12および発光層13は、いずれも、InAlGa1−x−yN(0≦x≦1、0≦y≦1、x+y≦1)で表される窒化物半導体である。なお、導電型を制御するために添加される不純物を含むものも「窒化物半導体」に含まれるものとする。 As shown in FIGS. 2 and 3, the semiconductor light emitting device 1 has a semiconductor layer 15. The semiconductor layer 15 includes a first semiconductor layer 11, a second semiconductor layer 12, and a light emitting layer 13. All of the first semiconductor layer 11, the second semiconductor layer 12, and the light emitting layer 13 are In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1). It is a nitride semiconductor represented by It should be noted that the “nitride semiconductor” includes an impurity added to control the conductivity type.

第1の半導体層11は、第1の面15aと、第1の面15aの反対側に設けられた第2の面とを有する。さらに、第2の面は、p側領域14aとn側領域14bとを有する。第1の半導体層11は、例えば、下地バッファ層、n型GaN層を含む。   The first semiconductor layer 11 has a first surface 15a and a second surface provided on the opposite side of the first surface 15a. Furthermore, the second surface has a p-side region 14a and an n-side region 14b. The first semiconductor layer 11 includes, for example, a base buffer layer and an n-type GaN layer.

第1の半導体層11の第2の面におけるp側領域14a上に、発光層(活性層)13が設けられている。発光層13は、例えば、InGaN井戸層と、GaNまたはInGaN障壁層との対を複数対積層させたInGaN系多重量子井戸構造を有し、青、紫、青紫、紫外光などを発光する。   A light emitting layer (active layer) 13 is provided on the p-side region 14 a on the second surface of the first semiconductor layer 11. The light emitting layer 13 has, for example, an InGaN multiple quantum well structure in which a plurality of pairs of InGaN well layers and GaN or InGaN barrier layers are stacked, and emits blue, purple, blue-violet, ultraviolet light, and the like.

発光層13上には、p型GaN層を含む第2の半導体層12が設けられている。発光層13は、第1の半導体層11と第2の半導体層12との間に設けられている。第1の半導体層11の第2の面におけるn側領域14bには、発光層13及び第2の半導体層12が設けられていない。   A second semiconductor layer 12 including a p-type GaN layer is provided on the light emitting layer 13. The light emitting layer 13 is provided between the first semiconductor layer 11 and the second semiconductor layer 12. In the n-side region 14 b on the second surface of the first semiconductor layer 11, the light emitting layer 13 and the second semiconductor layer 12 are not provided.

n側領域14bは、第1の半導体層11の第2の面の全面に形成された発光層13及び第2の半導体層12の一部を選択的に除去することで、第1の半導体層11の表面が露出されて形成される。   The n-side region 14 b is formed by selectively removing a part of the light emitting layer 13 and the second semiconductor layer 12 formed on the entire second surface of the first semiconductor layer 11, thereby forming the first semiconductor layer. 11 is exposed and formed.

第1の半導体層11の第1の面15aは光の主な取り出し面として機能し、発光層13の発光光は、第1の面15aから主に半導体層15の外部に出射される。第1の面15aの反対側に、以下に説明するp側電極、n側電極、p側配線部、n側配線部が設けられている。   The first surface 15a of the first semiconductor layer 11 functions as a main light extraction surface, and the emitted light of the light emitting layer 13 is emitted from the first surface 15a mainly to the outside of the semiconductor layer 15. A p-side electrode, an n-side electrode, a p-side wiring portion, and an n-side wiring portion, which will be described below, are provided on the opposite side of the first surface 15a.

第2の半導体層12上に、p側電極16aが設けられている。p側電極16aは第2の半導体層12にオーミック接触している。第1の半導体層11の第2の面におけるn側領域14bには、n側電極17aが設けられている。n側電極17aは、第1の半導体層11にオーミック接触している。   A p-side electrode 16 a is provided on the second semiconductor layer 12. The p-side electrode 16 a is in ohmic contact with the second semiconductor layer 12. An n-side electrode 17 a is provided in the n-side region 14 b on the second surface of the first semiconductor layer 11. The n-side electrode 17 a is in ohmic contact with the first semiconductor layer 11.

p側電極16a及びn側電極17aは、半導体層15における主な光取り出し面である第1の面15aの反対側の同じ面側に設けられ、p側電極16aは発光層13を含む領域上に設けられ、n側電極17aは発光層13を含まないn側領域14b上に設けられている。   The p-side electrode 16a and the n-side electrode 17a are provided on the same surface side opposite to the first surface 15a which is the main light extraction surface in the semiconductor layer 15, and the p-side electrode 16a is on the region including the light emitting layer 13. The n-side electrode 17 a is provided on the n-side region 14 b that does not include the light emitting layer 13.

さらに、p側電極16aの表面及び側面に、p側電極16aを覆うp側パッド16bが設けられている。p側電極16aは、発光層13の発光光に対する反射率が高い材料、例えばAg、Ag合金などを含む。p側パッド16bは、p側電極16aを腐食から保護する材料、例えばAl、Ti、Ni、Auなどを含む。   Furthermore, a p-side pad 16b that covers the p-side electrode 16a is provided on the surface and side surfaces of the p-side electrode 16a. The p-side electrode 16a includes a material having a high reflectance with respect to the light emitted from the light emitting layer 13, such as Ag or an Ag alloy. The p-side pad 16b includes a material that protects the p-side electrode 16a from corrosion, such as Al, Ti, Ni, Au, and the like.

また、n側電極17aの表面及び側面に、n側電極17aを覆うn側パッド17bが設けられている。n側電極17aは、半導体層15に含まれるガリウム(Ga)と合金を形成可能な、例えば、ニッケル(Ni)、金(Au)およびロジウム(Rh)のうちの少なくとも1つを含む。n側パッド17bは、n側電極17aを腐食から保護する材料、例えばAl、Ti、Ni、Auなどを含む。   An n-side pad 17b that covers the n-side electrode 17a is provided on the surface and side surfaces of the n-side electrode 17a. The n-side electrode 17a includes, for example, at least one of nickel (Ni), gold (Au), and rhodium (Rh) that can form an alloy with gallium (Ga) included in the semiconductor layer 15. The n-side pad 17b includes a material that protects the n-side electrode 17a from corrosion, such as Al, Ti, Ni, Au, and the like.

図4は、第2の面上における、p側領域14a、n側領域14b、p側電極16a、p側パッド16b、n側電極17a、およびn側パッド17bの平面レイアウトを示す。   FIG. 4 shows a planar layout of the p-side region 14a, the n-side region 14b, the p-side electrode 16a, the p-side pad 16b, the n-side electrode 17a, and the n-side pad 17b on the second surface.

第2の面全体に広がるp側領域14a内に、複数のn側領域14bが均等に散在している。それぞれのn側領域14bは、例えば円形の領域として形成されている。第2の面において、複数のn側領域14bはつながらずに互いに分離され、それぞれのn側領域14bのまわりをp側領域14aが囲んでいる。   A plurality of n-side regions 14b are evenly scattered in the p-side region 14a extending over the entire second surface. Each n-side region 14b is formed as a circular region, for example. In the second surface, the plurality of n-side regions 14b are not connected to each other and are separated from each other, and the p-side region 14a surrounds each n-side region 14b.

複数のn側領域14bのそれぞれの上にn側電極17aが設けられている。複数のn側電極17aは、第2の面上にドット状または島状に均等に散在している。   An n-side electrode 17a is provided on each of the plurality of n-side regions 14b. The plurality of n-side electrodes 17a are evenly scattered in the form of dots or islands on the second surface.

図2に示すように、それぞれのn側電極17a及びn側パッド17bのまわりを第2の半導体層12が囲んでいる。第1の半導体層11のn側領域14b、そのn側領域14b上に設けられたn側電極17a、およびn側電極17aを覆うn側パッド17bは、発光層13および発光層13上に積層された第2の半導体層12によって仕切られ、第2の面上で複数に分離されている。   As shown in FIG. 2, the second semiconductor layer 12 surrounds each n-side electrode 17a and n-side pad 17b. The n-side region 14 b of the first semiconductor layer 11, the n-side electrode 17 a provided on the n-side region 14 b, and the n-side pad 17 b covering the n-side electrode 17 a are stacked on the light emitting layer 13 and the light emitting layer 13. The second semiconductor layer 12 is partitioned and separated into a plurality on the second surface.

図2、3に示すように、半導体層15の第2の面側に、第1の絶縁膜(以下、単に絶縁膜と言う)18が設けられている。絶縁膜18は、n側領域14b、第2の半導体層12の表面、第2の半導体層12の側面、発光層13の側面、p側パッド16bおよびn側パッド17bを覆っている。   As shown in FIGS. 2 and 3, a first insulating film (hereinafter simply referred to as an insulating film) 18 is provided on the second surface side of the semiconductor layer 15. The insulating film 18 covers the n-side region 14b, the surface of the second semiconductor layer 12, the side surface of the second semiconductor layer 12, the side surface of the light emitting layer 13, the p-side pad 16b and the n-side pad 17b.

なお、絶縁膜18と半導体層15との間に別の絶縁膜(例えばシリコン酸化膜)が設けられることもある。絶縁膜18は、例えば、微細開口のパターニング性に優れたポリイミド等の樹脂である。あるいは、絶縁膜18としてシリコン酸化膜やシリコン窒化膜等の無機膜を用いてもよい。   Note that another insulating film (for example, a silicon oxide film) may be provided between the insulating film 18 and the semiconductor layer 15. The insulating film 18 is, for example, a resin such as polyimide having excellent patterning characteristics for fine openings. Alternatively, an inorganic film such as a silicon oxide film or a silicon nitride film may be used as the insulating film 18.

絶縁膜18における、半導体層15とは反対側の表面上には、図2に示すn側配線層(第1のn側配線層)22と、図3に示すp側配線層(第1のp側配線層)21が設けられている。   On the surface of the insulating film 18 opposite to the semiconductor layer 15, an n-side wiring layer (first n-side wiring layer) 22 shown in FIG. 2 and a p-side wiring layer (first first layer) shown in FIG. p-side wiring layer) 21 is provided.

図2に示すように、それぞれのn側パッド17b上には、絶縁膜18を貫通してn側ビア22aが設けられている。n側配線層22は、それぞれのn側ビア22aを通じて、それぞれのn側パッド17b及びn側電極17aと電気的に接続されている。   As shown in FIG. 2, an n-side via 22 a is provided on each n-side pad 17 b so as to penetrate the insulating film 18. The n-side wiring layer 22 is electrically connected to each n-side pad 17b and n-side electrode 17a through each n-side via 22a.

図3に示すように、p側パッド16b上には、絶縁膜18を貫通して複数のp側ビア21aが設けられている。p側配線層21は、複数の第1のp側ビア21aを通じてp側パッド16b及びp側電極16aと電気的に接続されている。   As shown in FIG. 3, a plurality of p-side vias 21 a are provided on the p-side pad 16 b so as to penetrate the insulating film 18. The p-side wiring layer 21 is electrically connected to the p-side pad 16b and the p-side electrode 16a through a plurality of first p-side vias 21a.

図5は、n側ビア22aおよびp側ビア21aの平面レイアウトを示し、図6は、図5に対してn側配線層22およびp側配線層21を重ねた平面図を示す。   FIG. 5 shows a planar layout of the n-side via 22a and the p-side via 21a, and FIG. 6 shows a plan view in which the n-side wiring layer 22 and the p-side wiring layer 21 are superimposed on FIG.

第2の面上で分離して設けられた複数(図6では例えば3つ)のn側電極17aが、図6において第1の方向Xに延びる1つの共通のn側配線層22に対して、それぞれn側ビア22aを介して接続されている。図2に示すように、p側電極16a及びp側パッド16bの上を絶縁膜18を介してまたぐように、1つのn側配線層22は複数のn側電極17aに対して共通に接続されている。   A plurality of (for example, three in FIG. 6) n-side electrodes 17a provided separately on the second surface are connected to one common n-side wiring layer 22 extending in the first direction X in FIG. Are connected via n-side vias 22a. As shown in FIG. 2, one n-side wiring layer 22 is commonly connected to a plurality of n-side electrodes 17a so as to straddle the p-side electrode 16a and the p-side pad 16b with an insulating film 18 interposed therebetween. ing.

n側配線層22は複数設けられ、それぞれのn側配線層22は、図6において第1の方向Xに延びている。第1の方向Xに対して直交する第2の方向Yで隣り合うn側配線層22の間の領域に、p側配線層21が設けられている。   A plurality of n-side wiring layers 22 are provided, and each n-side wiring layer 22 extends in the first direction X in FIG. A p-side wiring layer 21 is provided in a region between the n-side wiring layers 22 adjacent in the second direction Y orthogonal to the first direction X.

複数のn側配線層22と、複数のp側配線層21とが、絶縁膜18上で、第2の方向Yに互いに離間して交互に配列されている。   A plurality of n-side wiring layers 22 and a plurality of p-side wiring layers 21 are alternately arranged on the insulating film 18 so as to be separated from each other in the second direction Y.

図2及び図3に示すように、絶縁膜18上、n側配線層22上およびp側配線層21上には、絶縁膜41が設けられている。絶縁膜41も、絶縁膜18と同様の材料、例えば、シリコン酸化膜等の無機絶縁膜、ポリイミド等の樹脂膜である。絶縁膜41は、n側配線層22およびp側配線層21を覆っている。   As shown in FIGS. 2 and 3, an insulating film 41 is provided on the insulating film 18, the n-side wiring layer 22, and the p-side wiring layer 21. The insulating film 41 is also the same material as the insulating film 18, for example, an inorganic insulating film such as a silicon oxide film, or a resin film such as polyimide. The insulating film 41 covers the n-side wiring layer 22 and the p-side wiring layer 21.

絶縁膜41上には、n側配線層(第2のn側配線層)32と、p側配線層(第2のp側配線層)31が設けられている。   On the insulating film 41, an n-side wiring layer (second n-side wiring layer) 32 and a p-side wiring layer (second p-side wiring layer) 31 are provided.

図2に示すように、n側配線層22上には、絶縁膜41を貫通してn側ビア33が設けられている。n側配線層32は、n側ビア33を通じて、n側配線層22と電気的に接続されている。   As shown in FIG. 2, an n-side via 33 is provided on the n-side wiring layer 22 so as to penetrate the insulating film 41. The n-side wiring layer 32 is electrically connected to the n-side wiring layer 22 through the n-side via 33.

図3に示すように、p側配線層21上には、絶縁膜41を貫通してp側ビア34が設けられている。p側配線層31は、p側ビア34を通じて、p側配線層21と電気的に接続されている。   As shown in FIG. 3, a p-side via 34 is provided on the p-side wiring layer 21 through the insulating film 41. The p-side wiring layer 31 is electrically connected to the p-side wiring layer 21 through the p-side via 34.

図7は、n側ビア33およびp側ビア34の平面レイアウトを示し、図8は、図7に対してn側配線層32およびp側配線層31を重ねた平面図を示す。   FIG. 7 shows a planar layout of the n-side via 33 and the p-side via 34, and FIG. 8 shows a plan view in which the n-side wiring layer 32 and the p-side wiring layer 31 are superimposed on FIG.

1つのn側配線層22に対して1つのn側ビア33が設けられている。したがって、n側配線層22の数に対応して、複数のn側ビア33が、第2の方向Yに配列されている。   One n-side via 33 is provided for one n-side wiring layer 22. Therefore, a plurality of n-side vias 33 are arranged in the second direction Y corresponding to the number of n-side wiring layers 22.

1つのp側配線層21に対して1つのp側ビア34が設けられている。したがって、p側配線層21の数に対応して、複数のp側ビア34が、第2の方向Yに配列されている。   One p-side via 34 is provided for one p-side wiring layer 21. Therefore, a plurality of p-side vias 34 are arranged in the second direction Y corresponding to the number of p-side wiring layers 21.

複数のn側ビア33と複数のp側ビア34とは、第1の方向Xの中心に対して、左右に分かれて設けられている。図7及び8において第1の方向Xの中心よりも左側の領域にn側ビア33が設けられ、第1の方向Xの中心よりも右側の領域にp側ビア34が設けられている。   The plurality of n-side vias 33 and the plurality of p-side vias 34 are provided separately on the left and right with respect to the center in the first direction X. 7 and 8, an n-side via 33 is provided in a region on the left side of the center in the first direction X, and a p-side via 34 is provided in a region on the right side of the center in the first direction X.

n側配線層32は、図8において第1の方向Xの中心よりも左側の領域に広がっている。複数のn側配線層22が、1つの共通のn側配線層32に対してn側ビア33を介して接続されている。   The n-side wiring layer 32 extends to a region on the left side of the center in the first direction X in FIG. A plurality of n-side wiring layers 22 are connected to one common n-side wiring layer 32 through n-side vias 33.

p側配線層31は、図8において第1の方向Xの中心よりも右側の領域に広がっている。複数のp側配線層21が、1つの共通のp側配線層31に対してp側ビア34を介して接続されている。   The p-side wiring layer 31 extends in a region on the right side of the center in the first direction X in FIG. A plurality of p-side wiring layers 21 are connected to one common p-side wiring layer 31 through p-side vias 34.

第1の方向Xの中心を挟んで、n側配線層32とp側配線層31とが、同じ面積で左右に分かれて広がっている。n側配線層32とp側配線層31とは、絶縁膜41上で互いに離間している。   The n-side wiring layer 32 and the p-side wiring layer 31 are spread in the left and right directions with the same area across the center in the first direction X. The n-side wiring layer 32 and the p-side wiring layer 31 are separated from each other on the insulating film 41.

図2、3に示すように、p側配線層31上には、p側金属ピラー23が設けられている。p側配線層21、p側配線層31、およびp側金属ピラー23は、本実施形態におけるp側配線部を構成する。   As shown in FIGS. 2 and 3, a p-side metal pillar 23 is provided on the p-side wiring layer 31. The p-side wiring layer 21, the p-side wiring layer 31, and the p-side metal pillar 23 constitute a p-side wiring portion in the present embodiment.

n側配線層32上には、n側金属ピラー24が設けられている。n側配線層22、n側配線層32、およびn側金属ピラー24は、本実施形態におけるn側配線部を構成する。   An n-side metal pillar 24 is provided on the n-side wiring layer 32. The n-side wiring layer 22, the n-side wiring layer 32, and the n-side metal pillar 24 constitute the n-side wiring portion in the present embodiment.

絶縁膜41上には、第2の絶縁膜として例えば樹脂層25が積層されている。樹脂層25は、n側配線層32の周囲、n側金属ピラー24の周囲、p側配線層31の周囲、およびp側金属ピラー23の周囲を覆っている。また、樹脂層25は、p側配線層31とn側配線層32との間、およびp側金属ピラー23とn側金属ピラー24との間に充填されている。   On the insulating film 41, for example, a resin layer 25 is stacked as a second insulating film. The resin layer 25 covers the periphery of the n-side wiring layer 32, the periphery of the n-side metal pillar 24, the periphery of the p-side interconnect layer 31, and the periphery of the p-side metal pillar 23. The resin layer 25 is filled between the p-side wiring layer 31 and the n-side wiring layer 32 and between the p-side metal pillar 23 and the n-side metal pillar 24.

p側金属ピラー23の側面およびn側金属ピラー24の側面は、樹脂層25で覆われている。p側金属ピラー23におけるp側配線層31に対する反対側の面は、樹脂層25から露出し、p側外部端子23aとして機能する。n側金属ピラー24におけるn側配線層32に対する反対側の面は、樹脂層25から露出し、n側外部端子24aとして機能する。   The side surface of the p-side metal pillar 23 and the side surface of the n-side metal pillar 24 are covered with a resin layer 25. The surface of the p-side metal pillar 23 opposite to the p-side wiring layer 31 is exposed from the resin layer 25 and functions as the p-side external terminal 23a. The surface of the n-side metal pillar 24 opposite to the n-side wiring layer 32 is exposed from the resin layer 25 and functions as the n-side external terminal 24a.

p側外部端子23a及びn側外部端子24aは、図示しない実装基板に形成されたパッドに、はんだなどを介して接合される。   The p-side external terminal 23a and the n-side external terminal 24a are joined to a pad formed on a mounting board (not shown) via solder or the like.

樹脂層25における同じ面(図2及び3における上面)で露出するp側外部端子23aとn側外部端子24aとの間の距離は、絶縁膜41上でのp側配線層31とn側配線層32との間の距離よりも大きい。また、p側外部端子23aとn側外部端子24aとの間の距離は、絶縁膜18上でのp側配線層21とn側配線層22との間の距離よりも大きい。   The distance between the p-side external terminal 23a and the n-side external terminal 24a exposed on the same surface (the upper surface in FIGS. 2 and 3) of the resin layer 25 is the same as the p-side wiring layer 31 and the n-side wiring on the insulating film 41. It is larger than the distance between the layers 32. Further, the distance between the p-side external terminal 23 a and the n-side external terminal 24 a is larger than the distance between the p-side wiring layer 21 and the n-side wiring layer 22 on the insulating film 18.

p側外部端子23aとn側外部端子24aとは、実装基板への実装時にはんだによって相互に短絡しない距離を隔てて離れている。   The p-side external terminal 23a and the n-side external terminal 24a are separated by a distance that is not short-circuited by solder when mounted on the mounting board.

p側配線層21は、プロセス上の限界まで、n側配線層22に近づけることができ、p側配線層31の面積を広くできる。p側配線層31も、プロセス上の限界まで、n側配線層32に近づけることができる。この結果、p側配線層21およびp側配線層31の面積を広くでき、電流分布及び放熱性を向上できる。   The p-side wiring layer 21 can be brought close to the n-side wiring layer 22 up to the process limit, and the area of the p-side wiring layer 31 can be increased. The p-side wiring layer 31 can also be brought close to the n-side wiring layer 32 to the limit in the process. As a result, the areas of the p-side wiring layer 21 and the p-side wiring layer 31 can be increased, and current distribution and heat dissipation can be improved.

p側配線層21が複数のp側ビア21aを通じてp側パッド16bと接する面積は、n側配線層22が複数のn側ビア22aを通じてn側パッド17bと接する面積よりも大きい。よって、発光層13への電流分布が向上し、且つ発光層13の熱の放熱性が向上できる。   The area where the p-side wiring layer 21 contacts the p-side pad 16b through the plurality of p-side vias 21a is larger than the area where the n-side wiring layer 22 contacts the n-side pad 17b through the plurality of n-side vias 22a. Therefore, the current distribution to the light emitting layer 13 can be improved, and the heat dissipation of the light emitting layer 13 can be improved.

絶縁膜18上に広がるn側配線層22の面積は、n側配線層22が、n側ビア22aを介してn側パッド17bと接続する面積よりも大きい。   The area of the n-side wiring layer 22 extending on the insulating film 18 is larger than the area where the n-side wiring layer 22 is connected to the n-side pad 17b through the n-side via 22a.

実施形態によれば、n側電極17aよりも広い領域にわたって広がる発光層13によって高い光出力を得ることができる。なおかつ、発光層13を含む領域よりも狭いn側領域14bに設けられたn側電極17aが、より面積の大きなn側配線層22として、光取り出し面(第1の面15a)の反対側に引き出されている。   According to the embodiment, a high light output can be obtained by the light emitting layer 13 extending over a wider area than the n-side electrode 17a. Further, the n-side electrode 17a provided in the n-side region 14b narrower than the region including the light emitting layer 13 is formed on the opposite side of the light extraction surface (first surface 15a) as the n-side wiring layer 22 having a larger area. Has been pulled out.

図2に示すように、第1の半導体層11は、n側電極17a、n側パッド17b、n側ビア22a、n側配線層22、n側ビア33、n側配線層32、およびn側金属ピラー24を介して、n側外部端子24aと電気的に接続されている。   As shown in FIG. 2, the first semiconductor layer 11 includes an n-side electrode 17a, an n-side pad 17b, an n-side via 22a, an n-side wiring layer 22, an n-side via 33, an n-side wiring layer 32, and an n-side. The metal pillar 24 is electrically connected to the n-side external terminal 24a.

図3に示すように、第2の半導体層12は、p側電極16a、p側パッド16b、p側ビア21a、p側配線層21、p側ビア34、p側配線層31、およびp側金属ピラー23を介して、p側外部端子23aと電気的に接続されている。   As shown in FIG. 3, the second semiconductor layer 12 includes a p-side electrode 16a, a p-side pad 16b, a p-side via 21a, a p-side wiring layer 21, a p-side via 34, a p-side wiring layer 31, and a p-side. The p-side external terminal 23 a is electrically connected through the metal pillar 23.

p側金属ピラー23は、p側配線層21よりも厚く、p側配線層31よりも厚い。n側金属ピラー24は、n側配線層22よりも厚く、n側配線層32よりも厚い。p側金属ピラー23、n側金属ピラー24および樹脂層25のそれぞれの厚さは、半導体層15よりも厚い。なお、ここでの「厚さ」は、図2及び3において上下方向の厚さを表す。   The p-side metal pillar 23 is thicker than the p-side wiring layer 21 and thicker than the p-side wiring layer 31. The n-side metal pillar 24 is thicker than the n-side wiring layer 22 and thicker than the n-side wiring layer 32. Each of the p-side metal pillar 23, the n-side metal pillar 24, and the resin layer 25 is thicker than the semiconductor layer 15. The “thickness” here represents the thickness in the vertical direction in FIGS.

また、p側金属ピラー23及びn側金属ピラー24のそれぞれの厚さは、半導体層15、p側電極16a、p側パッド16b、n側電極17aおよびn側パッド17bを含むチップの厚さよりも厚い。なお、各金属ピラー23、24のアスペクト比(平面サイズに対する厚みの比)は1以上であることに限らず、その比は1よりも小さくてもよい。すなわち、金属ピラー23、24は、その平面サイズよりも厚さが小さくてもよい。   The thicknesses of the p-side metal pillar 23 and the n-side metal pillar 24 are larger than the thickness of the chip including the semiconductor layer 15, the p-side electrode 16a, the p-side pad 16b, the n-side electrode 17a, and the n-side pad 17b. thick. In addition, the aspect ratio (ratio of the thickness to the plane size) of each metal pillar 23 and 24 is not limited to 1 or more, and the ratio may be smaller than 1. That is, the thickness of the metal pillars 23 and 24 may be smaller than the planar size.

実施形態によれば、半導体層15を形成するために使用した基板が除去されても、p側金属ピラー23、n側金属ピラー24および樹脂層25を含む支持体によって、半導体層15を安定して支持し、半導体発光装置1の機械的強度を高めることができる。   According to the embodiment, even if the substrate used to form the semiconductor layer 15 is removed, the semiconductor layer 15 is stabilized by the support including the p-side metal pillar 23, the n-side metal pillar 24, and the resin layer 25. The mechanical strength of the semiconductor light emitting device 1 can be increased.

p側ビア21a、p側配線層21、p側ビア34、p側配線層31、p側金属ピラー23、n側ビア22a、n側配線層22、n側ビア33、n側配線層32、n側金属ピラー24の材料としては、銅、金、ニッケル、銀などを用いることができる。これらのうち、銅を用いると、良好な熱伝導性、高いマイグレーション耐性及び絶縁材料との優れた密着性が得られる。   p-side via 21a, p-side wiring layer 21, p-side via 34, p-side wiring layer 31, p-side metal pillar 23, n-side via 22a, n-side wiring layer 22, n-side via 33, n-side wiring layer 32, As a material of the n-side metal pillar 24, copper, gold, nickel, silver or the like can be used. Among these, when copper is used, good thermal conductivity, high migration resistance, and excellent adhesion with an insulating material can be obtained.

樹脂層25は、p側金属ピラー23及びn側金属ピラー24を補強する。樹脂層25は、実装基板と熱膨張率が同じもしくは近いものを用いるのが望ましい。そのような樹脂層25として、例えばエポキシ樹脂、シリコーン樹脂、フッ素樹脂などを一例として挙げることができる。   The resin layer 25 reinforces the p-side metal pillar 23 and the n-side metal pillar 24. It is desirable to use a resin layer 25 having the same or close thermal expansion coefficient as the mounting substrate. As such a resin layer 25, an epoxy resin, a silicone resin, a fluororesin, etc. can be mentioned as an example, for example.

また、p側外部端子23a及びn側外部端子24aを介して、半導体発光装置1を実装基板に実装した状態において、はんだを介して半導体層15に加わる応力を、p側金属ピラー23とn側金属ピラー24が吸収することで緩和することができる。   Further, in the state where the semiconductor light emitting device 1 is mounted on the mounting substrate via the p-side external terminal 23a and the n-side external terminal 24a, the stress applied to the semiconductor layer 15 via the solder is applied to the p-side metal pillar 23 and the n-side. It can be mitigated by absorption by the metal pillar 24.

半導体層15を形成するときに使った基板は第1の面15a上から除去される。このため、半導体発光装置1を低背化できる。   The substrate used when forming the semiconductor layer 15 is removed from the first surface 15a. For this reason, the semiconductor light emitting device 1 can be reduced in height.

第1の面15a上には、図11に示すように、蛍光体層50を設けることができる。蛍光体層50は、透明媒体としての透明樹脂51と、透明樹脂51中に分散された複数の粒子状の蛍光体52とを有する。   A phosphor layer 50 can be provided on the first surface 15a as shown in FIG. The phosphor layer 50 includes a transparent resin 51 as a transparent medium and a plurality of particulate phosphors 52 dispersed in the transparent resin 51.

透明樹脂51は、発光層13の発光光及び蛍光体52の発光光に対する透過性を有し、例えば、シリコーン樹脂、アクリル樹脂、フェニル樹脂などを用いることができる。   The transparent resin 51 has transparency with respect to the light emitted from the light emitting layer 13 and the light emitted from the phosphor 52. For example, a silicone resin, an acrylic resin, a phenyl resin, or the like can be used.

蛍光体52は、発光層13の発光光(励起光)を吸収し波長変換光を発光可能である。このため、実施形態の半導体発光装置は、発光層13の発光光と、蛍光体52の波長変換光との混合光を出射可能である。   The phosphor 52 can absorb the light emitted from the light emitting layer 13 (excitation light) and emit wavelength converted light. For this reason, the semiconductor light emitting device of the embodiment can emit mixed light of the light emitted from the light emitting layer 13 and the wavelength converted light from the phosphor 52.

例えば、蛍光体52が黄色光を発光する黄色蛍光体とすると、InGaN系材料である発光層13の青色光と、蛍光体52における波長変換光である黄色光との混合色として、白色または電球色などを得ることができる。なお、蛍光体層50は、複数種の蛍光体(例えば、赤色光を発光する赤色蛍光体と、緑色光を発光する緑色蛍光体)を含む構成であってもよい。   For example, when the phosphor 52 is a yellow phosphor that emits yellow light, a mixed color of blue light of the light emitting layer 13 that is an InGaN-based material and yellow light that is wavelength converted light in the phosphor 52 is white or a light bulb. Color can be obtained. The phosphor layer 50 may include a plurality of types of phosphors (for example, a red phosphor that emits red light and a green phosphor that emits green light).

実施形態の半導体発光装置1は、光の主な取り出し面である第1の面15aの反対側の第2の面にp側電極16aとn側電極17aが設けられている。したがって、第1の面15aからの光取り出しが電極によって妨げられない。p側電極16aは、発光層13を含む領域上に設けられている。n側電極17aは、発光層13を含まない第1の半導体層11上に設けられている。   In the semiconductor light emitting device 1 of the embodiment, the p-side electrode 16a and the n-side electrode 17a are provided on the second surface opposite to the first surface 15a that is a main light extraction surface. Therefore, light extraction from the first surface 15a is not hindered by the electrodes. The p-side electrode 16 a is provided on the region including the light emitting layer 13. The n-side electrode 17 a is provided on the first semiconductor layer 11 that does not include the light emitting layer 13.

実施形態によれば、n側電極17aと第1の半導体層11とのコンタクト面、すなわち第1の半導体層11の第2の面におけるn側領域14bが、ドット状に第2の面に均等配置されている。このため、発光層13を含まない領域を小さくして発光面積の拡大を図りつつも、発光層13の面方向の均一電流分布を実現できる。   According to the embodiment, the contact surface between the n-side electrode 17a and the first semiconductor layer 11, that is, the n-side region 14b on the second surface of the first semiconductor layer 11 is evenly formed in a dot shape on the second surface. Is arranged. Therefore, a uniform current distribution in the surface direction of the light emitting layer 13 can be realized while reducing the area not including the light emitting layer 13 to increase the light emitting area.

正孔は、p側電極16aから、p側電極16aと第2の半導体層12とのコンタクト面を通じて発光層13へと供給される、電子は、n側電極17aからn側電極17aと第1の半導体層11とのコンタクト面を通じて発光層13へと供給される。発光層13における電流密度はn側電極17aに近い領域で高くなりやすい。   The holes are supplied from the p-side electrode 16a to the light emitting layer 13 through the contact surface between the p-side electrode 16a and the second semiconductor layer 12, and the electrons are supplied from the n-side electrode 17a to the n-side electrode 17a. The light emitting layer 13 is supplied through a contact surface with the semiconductor layer 11. The current density in the light emitting layer 13 tends to increase in a region near the n-side electrode 17a.

実施形態によれば、n側領域14b及びn側電極17aのまわりのすべてにp側領域14a及び発光層13が存在している。したがって、図4において模式的に破線で表すように、1つのn側電極17aからその周囲360度方向に電流が広がり、発光層13の全領域に効率良く電流を供給できる。したがって、実施形態によれば、発光層13の全領域を効率良く発光させることができる。   According to the embodiment, the p-side region 14a and the light emitting layer 13 exist all around the n-side region 14b and the n-side electrode 17a. Therefore, as schematically represented by a broken line in FIG. 4, the current spreads from one n-side electrode 17 a in the direction of 360 degrees around it, and the current can be efficiently supplied to the entire region of the light emitting layer 13. Therefore, according to the embodiment, the entire region of the light emitting layer 13 can emit light efficiently.

複数のn側電極17aは、第1の半導体層11の第2の面上では互いに分離されているが、光取り出し面(第1の面15a)の反対側で、実装基板との実装を担う共通のn側配線部に対して接続されている。このため、複数のn側電極17aのそれぞれに対してワイヤボンディングをすることなく、簡単な構成で複数のn側電極17aに同電位を与えることができる。   The plurality of n-side electrodes 17a are separated from each other on the second surface of the first semiconductor layer 11, but are responsible for mounting on the mounting substrate on the opposite side of the light extraction surface (first surface 15a). It is connected to the common n-side wiring part. Therefore, the same potential can be applied to the plurality of n-side electrodes 17a with a simple configuration without wire bonding to each of the plurality of n-side electrodes 17a.

次に、図4〜図10(b)を参照して、第1実施形態の半導体発光装置1の製造方法について説明する。   Next, with reference to FIGS. 4-10 (b), the manufacturing method of the semiconductor light-emitting device 1 of 1st Embodiment is demonstrated.

図9(a)は、図4におけるA−A’断面を表し、図9(b)は、図4におけるB−B’断面を表す。   FIG. 9A represents the A-A ′ section in FIG. 4, and FIG. 9B represents the B-B ′ section in FIG. 4.

半導体層15は基板10上に形成される。まず、基板10の主面上に第1の半導体層11が形成され、その上に発光層13が形成され、その上に第2の半導体層12が形成される。   The semiconductor layer 15 is formed on the substrate 10. First, the first semiconductor layer 11 is formed on the main surface of the substrate 10, the light emitting layer 13 is formed thereon, and the second semiconductor layer 12 is formed thereon.

InAlGa1−x−yN(0≦x≦1、0≦y≦1、x+y≦1)で表される窒化物半導体である半導体層15は、例えばサファイア基板上にMOCVD(metal organic chemical vapor deposition)法で結晶成長させることができる。あるいは、基板10としてはシリコン基板を用いることもできる。 The semiconductor layer 15 that is a nitride semiconductor represented by In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1) is formed on, for example, a MOCVD (metal Crystal growth can be achieved by organic chemical vapor deposition). Alternatively, a silicon substrate can be used as the substrate 10.

半導体層15は基板10の全面に形成される。その後、図示しないレジストを用いた例えばRIE(Reactive Ion Etching)法で、図9(a)に示すように、発光層13及び第2の半導体層12の一部を除去して、第1の半導体層11の一部を露出させる。第1の半導体層11は、ドット状もしくは島状に選択的に露出される。   The semiconductor layer 15 is formed on the entire surface of the substrate 10. Thereafter, as shown in FIG. 9A, a part of the light emitting layer 13 and the second semiconductor layer 12 is removed by, for example, RIE (Reactive Ion Etching) using a resist (not shown) to form the first semiconductor. A portion of layer 11 is exposed. The first semiconductor layer 11 is selectively exposed in a dot shape or an island shape.

第1の半導体層11が露出された領域は、発光層13及び第2の半導体層12を含まないn側領域14bとなる。第2の半導体層12及び発光層13が残された領域は、p側領域14aとなる。   The region where the first semiconductor layer 11 is exposed becomes an n-side region 14 b that does not include the light emitting layer 13 and the second semiconductor layer 12. The region where the second semiconductor layer 12 and the light emitting layer 13 are left becomes a p-side region 14a.

n側領域14b上にはn側電極17a及びn側パッド17bが形成される。p側領域14aの第2の半導体層12の表面上には、p側電極16a及びp側パッド16bが形成される。   An n-side electrode 17a and an n-side pad 17b are formed on the n-side region 14b. A p-side electrode 16a and a p-side pad 16b are formed on the surface of the second semiconductor layer 12 in the p-side region 14a.

p側パッド16bとn側パッド17bとの間や、発光層13の端面(側面)にパッシベーション膜として、例えばシリコン窒化膜やシリコン酸化膜をCVD(chemical vapor deposition)法で形成してもよい。   For example, a silicon nitride film or a silicon oxide film may be formed as a passivation film between the p-side pad 16b and the n-side pad 17b or on the end face (side face) of the light emitting layer 13 by a CVD (chemical vapor deposition) method.

次に、基板10の主面上の露出している部分すべてを図10(a)及び(b)に示す絶縁膜18で覆った後、エッチングにより絶縁膜18をパターニングし、絶縁膜18に選択的に第1の開口18aと第2の開口18bを形成する。図10(a)及び(b)は、それぞれ、図9(a)及び(b)の断面に対応する。   Next, after all the exposed portions on the main surface of the substrate 10 are covered with the insulating film 18 shown in FIGS. 10A and 10B, the insulating film 18 is patterned by etching and selected as the insulating film 18. Thus, the first opening 18a and the second opening 18b are formed. FIGS. 10A and 10B correspond to the cross sections of FIGS. 9A and 9B, respectively.

図10(b)に示すように、第1の開口18aは複数形成され、それぞれの第1の開口18aはp側パッド16bに達する。図10(a)に示すように、複数のn側パッド17bのそれぞれの上に第2の開口18bが形成され、それぞれの第2の開口18bはn側パッド17bに達する。   As shown in FIG. 10B, a plurality of first openings 18a are formed, and each first opening 18a reaches the p-side pad 16b. As shown in FIG. 10A, a second opening 18b is formed on each of the plurality of n-side pads 17b, and each second opening 18b reaches the n-side pad 17b.

図10(a)は、図4における第1の方向Xに沿った断面を表し、その第1の方向Xで隣り合うn側領域14bの間のp側パッド16b上には、第1の開口18aは形成されない。したがって、第1の開口18a内に埋め込まれるp側ビア21aも、第1の方向Xで隣り合うn側領域14bの間のp側パッド16b上には形成されない。   FIG. 10A shows a cross section along the first direction X in FIG. 4, and the first opening is formed on the p-side pad 16 b between the n-side regions 14 b adjacent in the first direction X. 18a is not formed. Therefore, the p-side via 21a embedded in the first opening 18a is not formed on the p-side pad 16b between the n-side regions 14b adjacent in the first direction X.

絶縁膜18としては、例えば、感光性ポリイミド、ベンゾシクロブテン(Benzocyclobutene)などの有機材料を用いることができる。この場合、レジストを使わずに、絶縁膜18に対して直接露光及び現像が可能である。   As the insulating film 18, for example, an organic material such as photosensitive polyimide or benzocyclobutene can be used. In this case, the insulating film 18 can be directly exposed and developed without using a resist.

あるいは、シリコン窒化膜やシリコン酸化膜などの無機膜を絶縁膜18として使用してもよい。絶縁膜18が無機膜の場合、絶縁膜18上に形成したレジストをパターニングした後のエッチングによって第1の開口18a及び第2の開口18bが形成される。   Alternatively, an inorganic film such as a silicon nitride film or a silicon oxide film may be used as the insulating film 18. When the insulating film 18 is an inorganic film, the first opening 18 a and the second opening 18 b are formed by etching after patterning the resist formed on the insulating film 18.

次に、絶縁膜18の表面、第1の開口18aの内壁(側壁及び底部)、および第2の開口18bの内壁(側壁及び底部)に、図示しない金属膜を形成した後、その金属膜をシードメタル(電流経路)としたCu電解めっきを行う。   Next, after forming a metal film (not shown) on the surface of the insulating film 18, the inner wall (side wall and bottom part) of the first opening 18a, and the inner wall (side wall and bottom part) of the second opening 18b, the metal film is Cu electrolytic plating using seed metal (current path) is performed.

これにより、図2、3および5に示すように、第1の開口18a内にp側ビア21aが形成され、第2の開口18b内にn側ビア22aが形成され、絶縁膜18上にp側配線層21とn側配線層22が形成される。p側ビア21a、n側ビア22a、p側配線層21およびn側配線層22は、図示しないめっきレジストを用いためっき法により同時に形成される例えば銅材料からなる。   As a result, as shown in FIGS. 2, 3 and 5, a p-side via 21 a is formed in the first opening 18 a, an n-side via 22 a is formed in the second opening 18 b, and p is formed on the insulating film 18. A side wiring layer 21 and an n-side wiring layer 22 are formed. The p-side via 21a, the n-side via 22a, the p-side wiring layer 21 and the n-side wiring layer 22 are made of, for example, a copper material that is simultaneously formed by a plating method using a plating resist (not shown).

次に、図2および3に示すように、p側配線層21上およびn側配線層22上に絶縁膜41を形成する。そして、前述したp側ビア21a、n側ビア22a、p側配線層21およびn側配線層22を含む1層目の配線部と同様に、Cu電解めっき法により、図2、3、7および8に示す、p側ビア34、n側ビア33、p側配線層31およびn側配線層32を含む2層目の配線部を形成する。さらに、やはり、Cu電解めっき法により、p側配線層31上にp側金属ピラー23を形成し、n側配線層32上にn側金属ピラー24を形成する。   Next, as shown in FIGS. 2 and 3, an insulating film 41 is formed on the p-side wiring layer 21 and the n-side wiring layer 22. Then, in the same manner as the first-layer wiring portion including the p-side via 21a, the n-side via 22a, the p-side wiring layer 21, and the n-side wiring layer 22, the Cu electrolytic plating method is used to perform FIGS. As shown in FIG. 8, a second wiring portion including the p-side via 34, the n-side via 33, the p-side wiring layer 31, and the n-side wiring layer 32 is formed. Further, the p-side metal pillar 23 is formed on the p-side wiring layer 31 and the n-side metal pillar 24 is formed on the n-side wiring layer 32 by Cu electrolytic plating.

p側金属ピラー23およびn側金属ピラー24を形成した後、絶縁膜41上に樹脂層25を積層する。樹脂層25は、p側配線層31、n側配線層32、p側金属ピラー23及びn側金属ピラー24を覆う。   After forming the p-side metal pillar 23 and the n-side metal pillar 24, the resin layer 25 is laminated on the insulating film 41. The resin layer 25 covers the p-side wiring layer 31, the n-side wiring layer 32, the p-side metal pillar 23 and the n-side metal pillar 24.

次に、半導体層15を形成するために使った前述した基板10を除去する。基板10がサファイア基板の場合、例えばレーザーリフトオフ法によって基板10を除去することができる。具体的には、基板10の裏面側から第1の半導体層11に向けてレーザ光が照射される。レーザ光は、基板10に対して透過性を有し、第1の半導体層11に対しては吸収領域となる波長を有する。   Next, the aforementioned substrate 10 used for forming the semiconductor layer 15 is removed. When the substrate 10 is a sapphire substrate, the substrate 10 can be removed by, for example, a laser lift-off method. Specifically, laser light is irradiated from the back surface side of the substrate 10 toward the first semiconductor layer 11. The laser beam is transmissive to the substrate 10 and has a wavelength that serves as an absorption region for the first semiconductor layer 11.

レーザ光が基板10と第1の半導体層11との界面に到達すると、その界面付近の第1の半導体層11はレーザ光のエネルギーを吸収して分解する。第1の半導体層11はガリウム(Ga)と窒素ガスに分解する。この分解反応により、基板10と第1の半導体層11との間に微小な隙間が形成され、基板10と第1の半導体層11とが分離する。   When the laser light reaches the interface between the substrate 10 and the first semiconductor layer 11, the first semiconductor layer 11 near the interface absorbs the energy of the laser light and decomposes. The first semiconductor layer 11 is decomposed into gallium (Ga) and nitrogen gas. By this decomposition reaction, a minute gap is formed between the substrate 10 and the first semiconductor layer 11, and the substrate 10 and the first semiconductor layer 11 are separated.

レーザ光の照射を、設定された領域ごとに複数回に分けてウェーハ全体にわたって行い、基板10を除去する。   Laser light irradiation is performed over the entire wafer in multiple times for each set region, and the substrate 10 is removed.

基板10がシリコン基板の場合には、エッチングによって基板10を除去することができる。   When the substrate 10 is a silicon substrate, the substrate 10 can be removed by etching.

基板10の主面上に形成された前述した積層体は、半導体層15よりも厚いp側金属ピラー23、n側金属ピラー24および樹脂層25によって補強されているため、基板10がなくなっても、ウェーハ状態を保つことが可能である。   Since the above-described laminate formed on the main surface of the substrate 10 is reinforced by the p-side metal pillar 23, the n-side metal pillar 24, and the resin layer 25 that are thicker than the semiconductor layer 15, even if the substrate 10 disappears. It is possible to keep the wafer state.

また、樹脂層25も、p側金属ピラー23及びn側金属ピラー24を構成する金属も、半導体層15に比べて柔軟な材料である。そのような柔軟な支持体に半導体層15は支持されている。そのため、基板10上に半導体層15をエピタキシャル成長させる際に生じた大きな内部応力が、基板10の剥離時に一気に開放されても、半導体層15が破壊されるのを回避できる。   The resin layer 25 and the metal constituting the p-side metal pillar 23 and the n-side metal pillar 24 are also flexible materials compared to the semiconductor layer 15. The semiconductor layer 15 is supported on such a flexible support. Therefore, even if a large internal stress generated when the semiconductor layer 15 is epitaxially grown on the substrate 10 is released at a time when the substrate 10 is peeled off, the semiconductor layer 15 can be prevented from being destroyed.

基板10が除去された半導体層15の第1の面15aは洗浄される。例えば、希フッ酸等で、第1の面15aに付着したガリウム(Ga)を除去する。   The first surface 15a of the semiconductor layer 15 from which the substrate 10 has been removed is cleaned. For example, gallium (Ga) attached to the first surface 15a is removed with dilute hydrofluoric acid or the like.

その後、例えば、KOH(水酸化カリウム)水溶液やTMAH(水酸化テトラメチルアンモニウム)等で、第1の面15aをウェットエッチングする。これにより、結晶面方位に依存したエッチング速度の違いによって、第1の面15aに凹凸が形成される。あるいは、レジストでパターニングした後にエッチングを行って、第1の面15aに凹凸を形成してもよい。第1の面15aに凹凸が形成されることで、光取り出し効率を向上できる。   Thereafter, the first surface 15a is wet-etched with, for example, a KOH (potassium hydroxide) aqueous solution or TMAH (tetramethylammonium hydroxide). Thereby, unevenness is formed on the first surface 15a due to the difference in the etching rate depending on the crystal plane orientation. Alternatively, etching may be performed after patterning with a resist to form irregularities on the first surface 15a. The light extraction efficiency can be improved by forming irregularities on the first surface 15a.

必要に応じて、第1の面15a上には、図11に示す蛍光体層50が形成される。蛍光体52が分散された液状の透明樹脂51を、例えば、印刷、ポッティング、モールド、圧縮成形などの方法によって第1の面15a上に供給した後、熱硬化させる。   If necessary, the phosphor layer 50 shown in FIG. 11 is formed on the first surface 15a. The liquid transparent resin 51 in which the phosphor 52 is dispersed is supplied onto the first surface 15a by, for example, a method such as printing, potting, molding, or compression molding, and then thermoset.

その後、上記積層体を切断し、複数の半導体発光装置1に個片化する。例えば、ダイシングブレードを用いて切断する。あるいは、レーザ照射によって、切断してもよい。   Thereafter, the stacked body is cut and separated into a plurality of semiconductor light emitting devices 1. For example, cutting is performed using a dicing blade. Or you may cut | disconnect by laser irradiation.

個片化された半導体発光装置1は、ひとつの半導体層15を含むシングルチップ構造でも、複数の半導体層15を含むマルチチップ構造であってもよい。   The separated semiconductor light emitting device 1 may have a single chip structure including one semiconductor layer 15 or a multichip structure including a plurality of semiconductor layers 15.

ダイシングされる前までの前述した各工程は、ウェーハ状態で一括して行われるため、個片化された個々のデバイスごとに、配線及びパッケージングを行う必要がなく、大幅な生産コストの低減が可能になる。すなわち、個片化された状態で、すでに配線及びパッケージングが済んでいる。このため、生産性を高めることができ、その結果として価格低減が容易となる。   The above-described processes before dicing are performed all at once in the wafer state, so there is no need to perform wiring and packaging for each individual device, and the production cost can be greatly reduced. It becomes possible. That is, wiring and packaging have already been completed in the state of being separated. For this reason, productivity can be improved and as a result, price reduction becomes easy.

(第2実施形態)
図12は、第2実施形態の半導体発光装置2の模式平面図である。
図13は、図12におけるC−C’断面図である。
図14は、図12におけるD−D’断面図である。
(Second Embodiment)
FIG. 12 is a schematic plan view of the semiconductor light emitting device 2 of the second embodiment.
13 is a cross-sectional view taken along the line CC ′ in FIG.
14 is a cross-sectional view along the line DD ′ in FIG.

第2実施形態の半導体発光装置2も半導体層15を有し、半導体層15は、InAlGa1−x−yN(0≦x≦1、0≦y≦1、x+y≦1)で表される第1の半導体層11と、第2の半導体層12と、発光層13とを含む。 The semiconductor light emitting device 2 of the second embodiment also has a semiconductor layer 15, and the semiconductor layer 15 is In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1). The 1st semiconductor layer 11 represented by these, the 2nd semiconductor layer 12, and the light emitting layer 13 are included.

図12は、半導体層15の第1の面15aの反対側の第2の面側を示し、絶縁膜及び樹脂層を除いた要素の平面レイアウトを示す。   FIG. 12 shows the second surface side opposite to the first surface 15a of the semiconductor layer 15, and shows a planar layout of elements excluding the insulating film and the resin layer.

第2実施形態においても、発光層13及び第2の半導体層12を含まない第1の半導体層11のn側領域14b上に、n側電極17a及びn側パッド17bが設けられている。   Also in the second embodiment, the n-side electrode 17 a and the n-side pad 17 b are provided on the n-side region 14 b of the first semiconductor layer 11 that does not include the light emitting layer 13 and the second semiconductor layer 12.

第1の半導体層11の第2の面におけるn側領域14b以外の領域であるp側領域14a上には、発光層13及び第2の半導体層12が設けられている。その第2の半導体層12の表面上に、p側電極16a及びp側パッド16bが設けられている。   The light emitting layer 13 and the second semiconductor layer 12 are provided on the p-side region 14a that is a region other than the n-side region 14b on the second surface of the first semiconductor layer 11. A p-side electrode 16 a and a p-side pad 16 b are provided on the surface of the second semiconductor layer 12.

第2実施形態によれば、n側領域14b、その上に設けられたn側電極17a及びn側パッド17bの平面レイアウトが第1実施形態と異なる。   According to the second embodiment, the planar layout of the n-side region 14b and the n-side electrode 17a and the n-side pad 17b provided thereon is different from that of the first embodiment.

図15は、第2の面上における、p側領域14a、n側領域14b、p側電極16a、p側パッド16b、n側電極17a、およびn側パッド17bの平面レイアウトを示す。   FIG. 15 shows a planar layout of the p-side region 14a, the n-side region 14b, the p-side electrode 16a, the p-side pad 16b, the n-side electrode 17a, and the n-side pad 17b on the second surface.

第2の面全体に広がるp側領域14a内に、複数(図示では例えば3つ)のn側領域14bが均等に配置されている。それぞれのn側領域14bは、例えば矩形状の領域として形成されている。第2の面において、複数のn側領域14bはつながらずに互いに分離され、それぞれのn側領域14bのまわりをp側領域14aが囲んでいる。   A plurality (for example, three in the figure) of n-side regions 14b are evenly arranged in the p-side region 14a extending over the entire second surface. Each n-side region 14b is formed as a rectangular region, for example. In the second surface, the plurality of n-side regions 14b are not connected to each other and are separated from each other, and the p-side region 14a surrounds each n-side region 14b.

複数のn側領域14bのそれぞれの上にn側電極17aが設けられている。複数のn側電極17aは、第2の面上で矩形状に形成されている。   An n-side electrode 17a is provided on each of the plurality of n-side regions 14b. The plurality of n-side electrodes 17a are formed in a rectangular shape on the second surface.

それぞれのn側電極17a及びn側パッド17bのまわりは、図13に示すように、第2の半導体層12が囲んでいる。第1の半導体層11のn側領域14b、そのn側領域14b上に設けられたn側電極17a、およびn側電極17aを覆うn側パッド17bは、発光層13および発光層13上に積層された第2の半導体層12によって仕切られ、第2の面上で複数に分離されている。   As shown in FIG. 13, the second semiconductor layer 12 surrounds the n-side electrode 17a and the n-side pad 17b. The n-side region 14 b of the first semiconductor layer 11, the n-side electrode 17 a provided on the n-side region 14 b, and the n-side pad 17 b covering the n-side electrode 17 a are stacked on the light emitting layer 13 and the light emitting layer 13. The second semiconductor layer 12 is partitioned and separated into a plurality on the second surface.

図13、14に示すように、半導体層15の第2の面側に、絶縁膜18が設けられている。絶縁膜18は、n側領域14b、第2の半導体層12の表面、第2の半導体層12の側面、発光層13の側面、p側パッド16bおよびn側パッド17bを覆っている。   As shown in FIGS. 13 and 14, an insulating film 18 is provided on the second surface side of the semiconductor layer 15. The insulating film 18 covers the n-side region 14b, the surface of the second semiconductor layer 12, the side surface of the second semiconductor layer 12, the side surface of the light emitting layer 13, the p-side pad 16b and the n-side pad 17b.

なお、絶縁膜18と半導体層15との間に別の絶縁膜(例えばシリコン酸化膜)が設けられることもある。絶縁膜18は、例えば、微細開口のパターニング性に優れたポリイミド等の樹脂である。あるいは、絶縁膜18としてシリコン酸化膜やシリコン窒化膜等の無機膜を用いてもよい。   Note that another insulating film (for example, a silicon oxide film) may be provided between the insulating film 18 and the semiconductor layer 15. The insulating film 18 is, for example, a resin such as polyimide having excellent patterning characteristics for fine openings. Alternatively, an inorganic film such as a silicon oxide film or a silicon nitride film may be used as the insulating film 18.

第2実施形態では、第1実施形態と異なり、絶縁膜18上には単層構造のp側配線層とn側配線層が設けられている。絶縁膜18における、半導体層15とは反対側の表面上には、n側配線層32とp側配線層31が設けられている。   In the second embodiment, unlike the first embodiment, a p-side wiring layer and an n-side wiring layer having a single layer structure are provided on the insulating film 18. An n-side wiring layer 32 and a p-side wiring layer 31 are provided on the surface of the insulating film 18 opposite to the semiconductor layer 15.

図13及び16に示すように、複数のn側パッド17bのそれぞれの上には、絶縁膜18を貫通してn側ビア22aが設けられている。n側配線層32は、n側ビア22aを通じて、n側パッド17b及びn側電極17aと電気的に接続されている。   As shown in FIGS. 13 and 16, an n-side via 22 a is provided on each of the plurality of n-side pads 17 b so as to penetrate the insulating film 18. The n-side wiring layer 32 is electrically connected to the n-side pad 17b and the n-side electrode 17a through the n-side via 22a.

図14及び16に示すように、p側パッド16b上には、絶縁膜18を貫通して複数のp側ビア21aが設けられている。p側配線層31は、p側ビア21aを通じて、p側パッド16b及びp側電極16aと電気的に接続されている。   As shown in FIGS. 14 and 16, a plurality of p-side vias 21 a are provided on the p-side pad 16 b so as to penetrate the insulating film 18. The p-side wiring layer 31 is electrically connected to the p-side pad 16b and the p-side electrode 16a through the p-side via 21a.

図16は、n側ビア22aおよびp側ビア21aの平面レイアウトを示し、図17は、図16に対してn側配線層32およびp側配線層31を重ねた平面図を示す。   16 shows a planar layout of the n-side via 22a and the p-side via 21a, and FIG. 17 shows a plan view in which the n-side wiring layer 32 and the p-side wiring layer 31 are overlaid on FIG.

n側ビア22aとp側ビア21aとは、第1の方向Xの中心に対して、左右に分かれて設けられている。図16及び17おいて第1の方向Xの中心よりも左側の領域にn側ビア22aが設けられ、第1の方向Xの中心よりも右側の領域にp側ビア21aが設けられている。   The n-side via 22a and the p-side via 21a are provided separately on the left and right with respect to the center in the first direction X. 16 and 17, an n-side via 22a is provided in a region on the left side of the center in the first direction X, and a p-side via 21a is provided in a region on the right side of the center in the first direction X.

n側配線層32は、図17において第1の方向Xの中心よりも左側の領域に広がっている。複数のn側電極17aが、1つの共通のn側配線層32に対して、それぞれn側ビア22aを介して電気的に接続されている。   The n-side wiring layer 32 extends to a region on the left side of the center in the first direction X in FIG. A plurality of n-side electrodes 17a are electrically connected to one common n-side wiring layer 32 through n-side vias 22a.

p側配線層31は、図17において第1の方向Xの中心よりも右側の領域に広がっている。n側領域14b以外の第2の面全体に広がるp側電極16aが、1つの共通のp側配線層31に対して複数のp側ビア21aを介して電気的に接続されている。   The p-side wiring layer 31 extends in a region on the right side of the center in the first direction X in FIG. A p-side electrode 16a extending over the entire second surface other than the n-side region 14b is electrically connected to one common p-side wiring layer 31 via a plurality of p-side vias 21a.

第1の方向Xの中心を挟んで、n側配線層32とp側配線層31とが、同じ面積で左右に分かれて広がっている。n側配線層32とp側配線層31とは、絶縁膜18上で互いに離間している。   The n-side wiring layer 32 and the p-side wiring layer 31 are spread in the left and right directions with the same area across the center in the first direction X. The n-side wiring layer 32 and the p-side wiring layer 31 are separated from each other on the insulating film 18.

図12、13および14に示すように、p側配線層31上には、p側金属ピラー23が設けられている。p側配線層31およびp側金属ピラー23は、本実施形態におけるp側配線部を構成する。n側配線層32上には、n側金属ピラー24が設けられている。n側配線層32およびn側金属ピラー24は、本実施形態におけるn側配線部を構成する。   As shown in FIGS. 12, 13 and 14, a p-side metal pillar 23 is provided on the p-side wiring layer 31. The p-side wiring layer 31 and the p-side metal pillar 23 constitute a p-side wiring part in the present embodiment. An n-side metal pillar 24 is provided on the n-side wiring layer 32. The n-side wiring layer 32 and the n-side metal pillar 24 constitute an n-side wiring portion in the present embodiment.

絶縁膜18上には、樹脂層25が積層されている。樹脂層25は、n側配線層32の周囲、n側金属ピラー24の周囲、p側配線層31の周囲、およびp側金属ピラー23の周囲を覆っている。また、樹脂層25は、p側配線層31とn側配線層32との間、およびp側金属ピラー23とn側金属ピラー24との間に充填されている。   A resin layer 25 is laminated on the insulating film 18. The resin layer 25 covers the periphery of the n-side wiring layer 32, the periphery of the n-side metal pillar 24, the periphery of the p-side interconnect layer 31, and the periphery of the p-side metal pillar 23. The resin layer 25 is filled between the p-side wiring layer 31 and the n-side wiring layer 32 and between the p-side metal pillar 23 and the n-side metal pillar 24.

p側金属ピラー23の側面およびn側金属ピラー24の側面は、樹脂層25で覆われている。p側金属ピラー23におけるp側配線層31に対する反対側の面は、樹脂層25から露出し、p側外部端子23aとして機能する。n側金属ピラー24におけるn側配線層32に対する反対側の面は、樹脂層25から露出し、n側外部端子24aとして機能する。   The side surface of the p-side metal pillar 23 and the side surface of the n-side metal pillar 24 are covered with a resin layer 25. The surface of the p-side metal pillar 23 opposite to the p-side wiring layer 31 is exposed from the resin layer 25 and functions as the p-side external terminal 23a. The surface of the n-side metal pillar 24 opposite to the n-side wiring layer 32 is exposed from the resin layer 25 and functions as the n-side external terminal 24a.

p側外部端子23a及びn側外部端子24aは、図示しない実装基板に形成されたパッドに、はんだなどを介して接合される。   The p-side external terminal 23a and the n-side external terminal 24a are joined to a pad formed on a mounting board (not shown) via solder or the like.

p側配線層31が複数のp側ビア21aを通じてp側パッド16bと接する面積は、n側配線層32が複数のn側ビア22aを通じてn側パッド17bと接する面積よりも大きい。よって、発光層13への電流分布が向上し、且つ発光層13の熱の放熱性が向上できる。   The area where the p-side wiring layer 31 contacts the p-side pad 16b through the plurality of p-side vias 21a is larger than the area where the n-side wiring layer 32 contacts the n-side pad 17b through the plurality of n-side vias 22a. Therefore, the current distribution to the light emitting layer 13 can be improved, and the heat dissipation of the light emitting layer 13 can be improved.

絶縁膜18上に広がるn側配線層32の面積は、n側配線層32が、n側ビア22aを介してn側パッド17bと接続する面積よりも大きい。   The area of the n-side wiring layer 32 extending on the insulating film 18 is larger than the area where the n-side wiring layer 32 is connected to the n-side pad 17b through the n-side via 22a.

第2実施形態によれば、n側電極17aよりも広い領域にわたって広がる発光層13によって高い光出力を得ることができる。なおかつ、発光層13を含む領域よりも狭いn側領域14bに設けられたn側電極17aが、より面積の大きなn側配線層32として、光取り出し面(第1の面15a)の反対側に引き出されている。   According to the second embodiment, a high light output can be obtained by the light emitting layer 13 extending over a wider area than the n-side electrode 17a. Further, the n-side electrode 17a provided in the n-side region 14b narrower than the region including the light emitting layer 13 is formed on the opposite side of the light extraction surface (first surface 15a) as the n-side wiring layer 32 having a larger area. Has been pulled out.

図13に示すように、第1の半導体層11は、n側電極17a、n側パッド17b、n側ビア22a、n側配線層32、およびn側金属ピラー24を介して、n側外部端子24aと電気的に接続されている。   As shown in FIG. 13, the first semiconductor layer 11 includes an n-side external terminal via an n-side electrode 17a, an n-side pad 17b, an n-side via 22a, an n-side wiring layer 32, and an n-side metal pillar 24. 24a is electrically connected.

図14に示すように、第2の半導体層12は、p側電極16a、p側パッド16b、p側ビア21a、p側配線層31、およびp側金属ピラー23を介して、p側外部端子23aと電気的に接続されている。   As shown in FIG. 14, the second semiconductor layer 12 includes a p-side external terminal through a p-side electrode 16a, a p-side pad 16b, a p-side via 21a, a p-side wiring layer 31, and a p-side metal pillar 23. 23a is electrically connected.

p側金属ピラー23は、p側配線層21よりも厚く、p側配線層31よりも厚い。n側金属ピラー24は、n側配線層22よりも厚く、n側配線層32よりも厚い。p側金属ピラー23、n側金属ピラー24および樹脂層25のそれぞれの厚さは、半導体層15よりも厚い。また、p側金属ピラー23及びn側金属ピラー24のそれぞれの厚さは、半導体層15、p側電極16a、p側パッド16b、n側電極17aおよびn側パッド17bを含むチップの厚さよりも厚い。   The p-side metal pillar 23 is thicker than the p-side wiring layer 21 and thicker than the p-side wiring layer 31. The n-side metal pillar 24 is thicker than the n-side wiring layer 22 and thicker than the n-side wiring layer 32. Each of the p-side metal pillar 23, the n-side metal pillar 24, and the resin layer 25 is thicker than the semiconductor layer 15. The thicknesses of the p-side metal pillar 23 and the n-side metal pillar 24 are larger than the thickness of the chip including the semiconductor layer 15, the p-side electrode 16a, the p-side pad 16b, the n-side electrode 17a, and the n-side pad 17b. thick.

第2実施形態によれば、半導体層15を形成するために使用した基板が除去されても、p側金属ピラー23、n側金属ピラー24および樹脂層25を含む支持体によって、半導体層15を安定して支持し、半導体発光装置1の機械的強度を高めることができる。   According to the second embodiment, even if the substrate used to form the semiconductor layer 15 is removed, the semiconductor layer 15 is formed by the support including the p-side metal pillar 23, the n-side metal pillar 24, and the resin layer 25. It can support stably and can raise the mechanical strength of the semiconductor light-emitting device 1. FIG.

また、p側外部端子23a及びn側外部端子24aを介して、半導体発光装置2を実装基板に実装した状態において、はんだを介して半導体層15に加わる応力を、p側金属ピラー23とn側金属ピラー24が吸収することで緩和することができる。   Further, in the state where the semiconductor light emitting device 2 is mounted on the mounting substrate via the p-side external terminal 23a and the n-side external terminal 24a, the stress applied to the semiconductor layer 15 via the solder is applied to the p-side metal pillar 23 and the n-side. It can be mitigated by absorption by the metal pillar 24.

半導体層15を形成するときに使った基板は第1の面15a上から除去される。このため、半導体発光装置2を低背化できる。   The substrate used when forming the semiconductor layer 15 is removed from the first surface 15a. For this reason, the semiconductor light emitting device 2 can be reduced in height.

第1の面15a上には、図20に示すように、蛍光体層50を設けることができる。蛍光体層50は、透明媒体としての透明樹脂51と、透明樹脂51中に分散された複数の粒子状の蛍光体52とを有する。   A phosphor layer 50 can be provided on the first surface 15a as shown in FIG. The phosphor layer 50 includes a transparent resin 51 as a transparent medium and a plurality of particulate phosphors 52 dispersed in the transparent resin 51.

透明樹脂51は、発光層13の発光光及び蛍光体52の発光光に対する透過性を有し、例えば、シリコーン樹脂、アクリル樹脂、フェニル樹脂などを用いることができる。   The transparent resin 51 has transparency with respect to the light emitted from the light emitting layer 13 and the light emitted from the phosphor 52. For example, a silicone resin, an acrylic resin, a phenyl resin, or the like can be used.

蛍光体52は、発光層13の発光光(励起光)を吸収し波長変換光を発光可能である。このため、第2実施形態の半導体発光装置は、発光層13の発光光と、蛍光体52の波長変換光との混合光を出射可能である。   The phosphor 52 can absorb the light emitted from the light emitting layer 13 (excitation light) and emit wavelength converted light. For this reason, the semiconductor light emitting device of the second embodiment can emit mixed light of the light emitted from the light emitting layer 13 and the wavelength converted light from the phosphor 52.

例えば、蛍光体52が黄色光を発光する黄色蛍光体とすると、InGaN系材料である発光層13の青色光と、蛍光体52における波長変換光である黄色光との混合色として、白色または電球色などを得ることができる。なお、蛍光体層50は、複数種の蛍光体(例えば、赤色光を発光する赤色蛍光体と、緑色光を発光する緑色蛍光体)を含む構成であってもよい。   For example, when the phosphor 52 is a yellow phosphor that emits yellow light, a mixed color of blue light of the light emitting layer 13 that is an InGaN-based material and yellow light that is wavelength converted light in the phosphor 52 is white or a light bulb. Color can be obtained. The phosphor layer 50 may include a plurality of types of phosphors (for example, a red phosphor that emits red light and a green phosphor that emits green light).

第2実施形態の半導体発光装置2は、光の主な取り出し面である第1の面15aの反対側の第2の面にp側電極16aとn側電極17aが設けられている。したがって、第1の面15aからの光取り出しが電極によって妨げられない。p側電極16aは、発光層13を含む領域上に設けられている。n側電極17aは、発光層13を含まない第1の半導体層11上に設けられている。   In the semiconductor light emitting device 2 of the second embodiment, a p-side electrode 16a and an n-side electrode 17a are provided on the second surface opposite to the first surface 15a, which is a main light extraction surface. Therefore, light extraction from the first surface 15a is not hindered by the electrodes. The p-side electrode 16 a is provided on the region including the light emitting layer 13. The n-side electrode 17 a is provided on the first semiconductor layer 11 that does not include the light emitting layer 13.

第2実施形態によれば、n側電極17aと第1の半導体層11とのコンタクト面、すなわち第1の半導体層11の第2の面におけるn側領域14bが、第2の面に均等配置されている。このため、発光層13を含まない領域を小さくして発光面積の拡大を図りつつも、発光層13の面方向の均一電流分布を実現できる。   According to the second embodiment, the contact surface between the n-side electrode 17a and the first semiconductor layer 11, that is, the n-side region 14b in the second surface of the first semiconductor layer 11 is evenly arranged on the second surface. Has been. Therefore, a uniform current distribution in the surface direction of the light emitting layer 13 can be realized while reducing the area not including the light emitting layer 13 to increase the light emitting area.

また、第2実施形態においても、n側領域14b及びn側電極17aのまわりのすべてにp側領域14a及び発光層13が存在している。したがって、1つのn側電極17aからその周辺領域すべてに電流が広がり、発光層13の全領域に効率良く電流を供給できる。したがって、第2実施形態によれば、発光層13の全領域を効率良く発光させることができる。   Also in the second embodiment, the p-side region 14a and the light emitting layer 13 exist all around the n-side region 14b and the n-side electrode 17a. Therefore, a current spreads from one n-side electrode 17a to the entire peripheral region, and the current can be efficiently supplied to the entire region of the light emitting layer 13. Therefore, according to the second embodiment, the entire region of the light emitting layer 13 can be made to emit light efficiently.

複数のn側電極17aは、第1の半導体層11の第2の面上では互いに分離されているが、光取り出し面(第1の面15a)の反対側で、実装基板との実装を担う共通のn側配線部に対して接続されている。このため、複数のn側電極17aのそれぞれに対してワイヤボンディングをすることなく、簡単な構成で複数のn側電極17aに同電位を与えることができる。   The plurality of n-side electrodes 17a are separated from each other on the second surface of the first semiconductor layer 11, but are responsible for mounting on the mounting substrate on the opposite side of the light extraction surface (first surface 15a). It is connected to the common n-side wiring part. Therefore, the same potential can be applied to the plurality of n-side electrodes 17a with a simple configuration without wire bonding to each of the plurality of n-side electrodes 17a.

次に、図15〜図19(b)を参照して、第2実施形態の半導体発光装置2の製造方法について説明する。   Next, with reference to FIGS. 15 to 19B, a method for manufacturing the semiconductor light emitting device 2 of the second embodiment will be described.

図18(a)は、図15におけるC−C’断面を表し、図18(b)は、図15におけるD−D’断面を表す。   FIG. 18A shows a C-C ′ cross section in FIG. 15, and FIG. 18B shows a D-D ′ cross section in FIG. 15.

第1実施形態と同様、半導体層15は基板10の全面に形成される。その後、図示しないレジストを用いた例えばRIE法で、図18(a)に示すように、発光層13及び第2の半導体層12の一部を除去して、第1の半導体層11の一部を露出させる。第1の半導体層11は、矩形状に選択的に露出される。   Similar to the first embodiment, the semiconductor layer 15 is formed on the entire surface of the substrate 10. Thereafter, as shown in FIG. 18A, a part of the first semiconductor layer 11 is removed by removing a part of the light emitting layer 13 and the second semiconductor layer 12 by, for example, RIE using a resist (not shown). To expose. The first semiconductor layer 11 is selectively exposed in a rectangular shape.

第1の半導体層11が露出された領域は、発光層13及び第2の半導体層12を含まないn側領域14bとなる。第2の半導体層12及び発光層13が残された領域は、p側領域14aとなる。   The region where the first semiconductor layer 11 is exposed becomes an n-side region 14 b that does not include the light emitting layer 13 and the second semiconductor layer 12. The region where the second semiconductor layer 12 and the light emitting layer 13 are left becomes a p-side region 14a.

n側領域14b上にはn側電極17a及びn側パッド17bが形成される。p側領域14aの第2の半導体層12の表面上には、p側電極16a及びp側パッド16bが形成される。   An n-side electrode 17a and an n-side pad 17b are formed on the n-side region 14b. A p-side electrode 16a and a p-side pad 16b are formed on the surface of the second semiconductor layer 12 in the p-side region 14a.

p側パッド16bとn側パッド17bとの間や、発光層13の端面(側面)にパッシベーション膜として、例えばシリコン窒化膜やシリコン酸化膜をCVD法で形成してもよい。   For example, a silicon nitride film or a silicon oxide film may be formed as a passivation film between the p-side pad 16b and the n-side pad 17b or on the end face (side surface) of the light emitting layer 13 by a CVD method.

次に、基板10の主面上の露出している部分すべてを図19(a)及び(b)に示す絶縁膜18で覆った後、エッチングにより絶縁膜18をパターニングし、絶縁膜18に選択的に第1の開口18aと第2の開口18bを形成する。図19(a)及び(b)は、それぞれ、図18(a)及び(b)の断面に対応する。   Next, after all the exposed portions on the main surface of the substrate 10 are covered with the insulating film 18 shown in FIGS. 19A and 19B, the insulating film 18 is patterned by etching and selected as the insulating film 18. Thus, the first opening 18a and the second opening 18b are formed. FIGS. 19A and 19B correspond to the cross sections of FIGS. 18A and 18B, respectively.

図19(b)に示すように、第1の開口18aは複数形成され、それぞれの第1の開口18aはp側パッド16bに達する。図19(a)に示すように、複数のn側パッド17bのそれぞれの上に第2の開口18bが形成され、それぞれの第2の開口18bはn側パッド17bに達する。   As shown in FIG. 19B, a plurality of first openings 18a are formed, and each first opening 18a reaches the p-side pad 16b. As shown in FIG. 19A, a second opening 18b is formed on each of the plurality of n-side pads 17b, and each second opening 18b reaches the n-side pad 17b.

次に、絶縁膜18の表面、第1の開口18aの内壁(側壁及び底部)、および第2の開口18bの内壁(側壁及び底部)に、図示しない金属膜を形成した後、その金属膜をシードメタル(電流経路)としたCu電解めっきを行う。   Next, after forming a metal film (not shown) on the surface of the insulating film 18, the inner wall (side wall and bottom part) of the first opening 18a, and the inner wall (side wall and bottom part) of the second opening 18b, the metal film is Cu electrolytic plating using seed metal (current path) is performed.

これにより、図13、14、16および17に示すように、第1の開口18a内にp側ビア21aが形成され、第2の開口18b内にn側ビア22aが形成され、絶縁膜18上にp側配線層31とn側配線層32が形成される。p側ビア21a、n側ビア22a、p側配線層31およびn側配線層32は、図示しないめっきレジストを用いためっき法により同時に形成される例えば銅材料からなる。   As a result, as shown in FIGS. 13, 14, 16 and 17, a p-side via 21a is formed in the first opening 18a, an n-side via 22a is formed in the second opening 18b, and the insulating film 18 is formed. The p-side wiring layer 31 and the n-side wiring layer 32 are formed. The p-side via 21a, the n-side via 22a, the p-side wiring layer 31, and the n-side wiring layer 32 are made of, for example, a copper material that is simultaneously formed by a plating method using a plating resist (not shown).

さらに、やはり、Cu電解めっき法により、p側配線層31上にp側金属ピラー23を形成し、n側配線層32上にn側金属ピラー24を形成する。   Further, the p-side metal pillar 23 is formed on the p-side wiring layer 31 and the n-side metal pillar 24 is formed on the n-side wiring layer 32 by Cu electrolytic plating.

p側金属ピラー23およびn側金属ピラー24を形成した後、絶縁膜41上に樹脂層25を積層する。樹脂層25は、p側配線層31、n側配線層32、p側金属ピラー23及びn側金属ピラー24を覆う。   After forming the p-side metal pillar 23 and the n-side metal pillar 24, the resin layer 25 is laminated on the insulating film 41. The resin layer 25 covers the p-side wiring layer 31, the n-side wiring layer 32, the p-side metal pillar 23 and the n-side metal pillar 24.

次に、半導体層15を形成するために使った前述した基板10を除去する。基板10がサファイア基板の場合、例えばレーザーリフトオフ法によって基板10を除去することができる。基板10がシリコン基板の場合には、エッチングによって基板10を除去することができる。   Next, the aforementioned substrate 10 used for forming the semiconductor layer 15 is removed. When the substrate 10 is a sapphire substrate, the substrate 10 can be removed by, for example, a laser lift-off method. When the substrate 10 is a silicon substrate, the substrate 10 can be removed by etching.

基板10の主面上に形成された前述した積層体は、半導体層15よりも厚いp側金属ピラー23、n側金属ピラー24および樹脂層25によって補強されているため、基板10がなくなっても、ウェーハ状態を保つことが可能である。   Since the above-described laminate formed on the main surface of the substrate 10 is reinforced by the p-side metal pillar 23, the n-side metal pillar 24, and the resin layer 25 that are thicker than the semiconductor layer 15, even if the substrate 10 disappears. It is possible to keep the wafer state.

また、樹脂層25も、p側金属ピラー23及びn側金属ピラー24を構成する金属も、半導体層15に比べて柔軟な材料である。そのような柔軟な支持体に半導体層15は支持されている。そのため、基板10上に半導体層15をエピタキシャル成長させる際に生じた大きな内部応力が、基板10の剥離時に一気に開放されても、半導体層15が破壊されるのを回避できる。   The resin layer 25 and the metal constituting the p-side metal pillar 23 and the n-side metal pillar 24 are also flexible materials compared to the semiconductor layer 15. The semiconductor layer 15 is supported on such a flexible support. Therefore, even if a large internal stress generated when the semiconductor layer 15 is epitaxially grown on the substrate 10 is released at a time when the substrate 10 is peeled off, the semiconductor layer 15 can be prevented from being destroyed.

基板10が除去された半導体層15の第1の面15aは洗浄される。その後、例えば、KOH(水酸化カリウム)水溶液やTMAH(水酸化テトラメチルアンモニウム)等で、第1の面15aをウェットエッチングする。これにより、結晶面方位に依存したエッチング速度の違いによって、第1の面15aに凹凸が形成される。あるいは、レジストでパターニングした後にエッチングを行って、第1の面15aに凹凸を形成してもよい。第1の面15aに凹凸が形成されることで、光取り出し効率を向上できる。   The first surface 15a of the semiconductor layer 15 from which the substrate 10 has been removed is cleaned. Thereafter, the first surface 15a is wet-etched with, for example, a KOH (potassium hydroxide) aqueous solution or TMAH (tetramethylammonium hydroxide). Thereby, unevenness is formed on the first surface 15a due to the difference in the etching rate depending on the crystal plane orientation. Alternatively, etching may be performed after patterning with a resist to form irregularities on the first surface 15a. The light extraction efficiency can be improved by forming irregularities on the first surface 15a.

必要に応じて、第1の面15a上には、図20に示す蛍光体層50が形成される。蛍光体52が分散された液状の透明樹脂51を、例えば、印刷、ポッティング、モールド、圧縮成形などの方法によって第1の面15a上に供給した後、熱硬化させる。   As necessary, the phosphor layer 50 shown in FIG. 20 is formed on the first surface 15a. The liquid transparent resin 51 in which the phosphor 52 is dispersed is supplied onto the first surface 15a by, for example, a method such as printing, potting, molding, or compression molding, and then thermoset.

その後、上記積層体を切断し、複数の半導体発光装置2に個片化する。例えば、ダイシングブレードを用いて切断する。あるいは、レーザ照射によって、切断してもよい。   Thereafter, the stacked body is cut and separated into a plurality of semiconductor light emitting devices 2. For example, cutting is performed using a dicing blade. Or you may cut | disconnect by laser irradiation.

個片化された半導体発光装置1は、ひとつの半導体層15を含むシングルチップ構造でも、複数の半導体層15を含むマルチチップ構造であってもよい。   The separated semiconductor light emitting device 1 may have a single chip structure including one semiconductor layer 15 or a multichip structure including a plurality of semiconductor layers 15.

ダイシングされる前までの前述した各工程は、ウェーハ状態で一括して行われるため、個片化された個々のデバイスごとに、配線及びパッケージングを行う必要がなく、大幅な生産コストの低減が可能になる。すなわち、個片化された状態で、すでに配線及びパッケージングが済んでいる。このため、生産性を高めることができ、その結果として価格低減が容易となる。   The above-described processes before dicing are performed all at once in the wafer state, so there is no need to perform wiring and packaging for each individual device, and the production cost can be greatly reduced. It becomes possible. That is, wiring and packaging have already been completed in the state of being separated. For this reason, productivity can be improved and as a result, price reduction becomes easy.

前述した実施形態において、p側金属ピラー23及びn側金属ピラー24を設けずに、p側配線層31及びn側配線層32を実装基板のパッドに対して接合させてもよい。   In the embodiment described above, the p-side wiring layer 31 and the n-side wiring layer 32 may be bonded to the pads of the mounting substrate without providing the p-side metal pillar 23 and the n-side metal pillar 24.

また、p側配線層31とp側金属ピラー23とは別体であることに限らず、p側配線層31とp側金属ピラー23とを同じ工程で一体に設けてもよい。同様に、n側配線層32とn側金属ピラー24とは別体であることに限らず、n側配線層32とn側金属ピラー24とを同じ工程で一体に設けてもよい。   In addition, the p-side wiring layer 31 and the p-side metal pillar 23 are not limited to being separate bodies, and the p-side wiring layer 31 and the p-side metal pillar 23 may be integrally provided in the same process. Similarly, the n-side wiring layer 32 and the n-side metal pillar 24 are not limited to being separate bodies, and the n-side wiring layer 32 and the n-side metal pillar 24 may be integrally provided in the same process.

(第3実施形態)
図32(a)は、第3実施形態の半導体発光装置3の模式平面図であり、図32(b)は、第3実施形態の半導体発光装置3の模式断面図である。
図32(a)は、ウェーハ状態から個片化された例えば4つの半導体発光装置3を示す。図32(b)は、図32(a)におけるE−E’断面図である。
(Third embodiment)
FIG. 32A is a schematic plan view of the semiconductor light emitting device 3 of the third embodiment, and FIG. 32B is a schematic cross-sectional view of the semiconductor light emitting device 3 of the third embodiment.
FIG. 32A shows, for example, four semiconductor light emitting devices 3 separated from the wafer state. FIG. 32B is a cross-sectional view taken along the line EE ′ in FIG.

第3実施形態の半導体発光装置3も、上記第1、第2実施形態と同様、半導体層15を有する。半導体層15は、第1の半導体層11と、第2の半導体層12と、発光層13とを含む。   The semiconductor light emitting device 3 of the third embodiment also has a semiconductor layer 15 as in the first and second embodiments. The semiconductor layer 15 includes a first semiconductor layer 11, a second semiconductor layer 12, and a light emitting layer 13.

第1の半導体層11は、第1の面15aと、第1の面15aの反対側に設けられた第2の面とを有する。さらに、第2の面は、図32(b)に示すように、p側領域80aとn側領域80bとを有する。第1の半導体層11は、例えば、下地バッファ層、n型GaN層を含む。   The first semiconductor layer 11 has a first surface 15a and a second surface provided on the opposite side of the first surface 15a. Furthermore, as shown in FIG. 32B, the second surface has a p-side region 80a and an n-side region 80b. The first semiconductor layer 11 includes, for example, a base buffer layer and an n-type GaN layer.

第1の半導体層11の第2の面におけるp側領域80a上に、発光層(活性層)13が設けられている。発光層13は、例えば、InGaN井戸層と、GaNまたはInGaN障壁層との対を複数対積層させたInGaN系多重量子井戸構造を有し、青、紫、青紫、紫外光などを発光する。   A light emitting layer (active layer) 13 is provided on the p-side region 80 a on the second surface of the first semiconductor layer 11. The light emitting layer 13 has, for example, an InGaN multiple quantum well structure in which a plurality of pairs of InGaN well layers and GaN or InGaN barrier layers are stacked, and emits blue, purple, blue-violet, ultraviolet light, and the like.

発光層13上には、p型GaN層を含む第2の半導体層12が設けられている。発光層13は、第1の半導体層11と第2の半導体層12との間に設けられている。第1の半導体層11の第2の面におけるn側領域80bには、発光層13及び第2の半導体層12が設けられていない。   A second semiconductor layer 12 including a p-type GaN layer is provided on the light emitting layer 13. The light emitting layer 13 is provided between the first semiconductor layer 11 and the second semiconductor layer 12. The light emitting layer 13 and the second semiconductor layer 12 are not provided in the n-side region 80 b on the second surface of the first semiconductor layer 11.

第1の半導体層11の第1の面15aは光の主な取り出し面として機能し、発光層13の発光光は、第1の面15aから主に半導体層15の外部に出射される。第1の面15aの反対側に、以下に説明するp側電極62、n側電極61、n側反射電極63が設けられている。   The first surface 15a of the first semiconductor layer 11 functions as a main light extraction surface, and the emitted light of the light emitting layer 13 is emitted from the first surface 15a mainly to the outside of the semiconductor layer 15. A p-side electrode 62, an n-side electrode 61, and an n-side reflective electrode 63 described below are provided on the opposite side of the first surface 15a.

第2の半導体層12の表面に、p側電極62が設けられている。第1の半導体層11の第2の面におけるn側領域80b上に、n側電極61が設けられている。   A p-side electrode 62 is provided on the surface of the second semiconductor layer 12. An n-side electrode 61 is provided on the n-side region 80 b on the second surface of the first semiconductor layer 11.

図22(a)及び(b)に示すように、n側領域80bは、第1の半導体層11の第2の面の全面に形成された発光層13及び第2の半導体層12の一部を選択的に除去することで、第1の半導体層11の表面が露出されて形成される。   As shown in FIGS. 22A and 22B, the n-side region 80 b is a part of the light emitting layer 13 and the second semiconductor layer 12 formed on the entire second surface of the first semiconductor layer 11. By selectively removing, the surface of the first semiconductor layer 11 is exposed.

ひとつのチップにつき、複数箇所(例えば2箇所)にn側領域80bが形成される。それぞれのn側領域80bの上にn側電極61が設けられている。2つのn側電極61は、第2の半導体層12を第2の面の面方向に挟んで位置している。   For one chip, n-side regions 80b are formed at a plurality of locations (for example, two locations). An n-side electrode 61 is provided on each n-side region 80b. The two n-side electrodes 61 are located with the second semiconductor layer 12 sandwiched in the surface direction of the second surface.

2つのn側電極61に挟まれた第2の半導体層12上には絶縁膜71が設けられ、p側電極62は設けられていない。2つのn側電極61上、およびそれらn側電極61で挟まれた第2の半導体層12上の絶縁膜71上には、n側反射電極63が設けられている。   An insulating film 71 is provided on the second semiconductor layer 12 sandwiched between the two n-side electrodes 61, and the p-side electrode 62 is not provided. An n-side reflective electrode 63 is provided on the two n-side electrodes 61 and on the insulating film 71 on the second semiconductor layer 12 sandwiched between the n-side electrodes 61.

すなわち、n側反射電極63は、2つのn側電極61のそれぞれの上に設けられた2つのn側ビア63aと、それら2つのn側ビア63a間をつなぐ連結部63bとを有し、n側ビア63aおよび連結部63bは同じ材料で一体に設けられている。連結部63bは、2つのn側ビア63aをつなぐ方向に延び、2つのn側電極61で挟まれた第2の半導体層12上に絶縁膜71を介して設けられている。   That is, the n-side reflective electrode 63 has two n-side vias 63a provided on each of the two n-side electrodes 61, and a connecting portion 63b that connects the two n-side vias 63a. The side via 63a and the connecting portion 63b are integrally formed of the same material. The connecting portion 63 b extends in the direction connecting the two n-side vias 63 a and is provided on the second semiconductor layer 12 sandwiched between the two n-side electrodes 61 via the insulating film 71.

n側反射電極63は、2つのn側電極61間に設けられた第2の半導体層12をまたぐように設けられ、n側反射電極63の平面形状は、図25(a)に示すように、矩形状に形成されている。   The n-side reflective electrode 63 is provided so as to straddle the second semiconductor layer 12 provided between the two n-side electrodes 61, and the planar shape of the n-side reflective electrode 63 is as shown in FIG. It is formed in a rectangular shape.

n側反射電極63が延びる方向を第1の方向X、図25(a)の平面図上で第1の方向Xに対して直交する方向を第2の方向Yとする。n側反射電極63の第2の方向Yの両側には、発光層13、第2の半導体層12およびp側電極62が設けられている。p側電極62は、第2の方向Yにn側反射電極63を挟んでいる。   A direction in which the n-side reflective electrode 63 extends is defined as a first direction X, and a direction orthogonal to the first direction X in the plan view of FIG. The light emitting layer 13, the second semiconductor layer 12, and the p-side electrode 62 are provided on both sides of the n-side reflective electrode 63 in the second direction Y. The p-side electrode 62 sandwiches the n-side reflective electrode 63 in the second direction Y.

p側電極62、n側電極61およびn側反射電極63は、半導体層15における主な光取り出し面である第1の面15aの反対側の同じ面側に設けられている。p側電極62は発光層13を含む領域上に設けられ、n側電極61は発光層13を含まないn側領域80b上に設けられている。n側反射電極63は、n側電極61上、およびn側電極61間の発光層13上に設けられている。   The p-side electrode 62, the n-side electrode 61, and the n-side reflective electrode 63 are provided on the same surface side opposite to the first surface 15 a that is the main light extraction surface in the semiconductor layer 15. The p-side electrode 62 is provided on the region including the light emitting layer 13, and the n-side electrode 61 is provided on the n-side region 80 b not including the light emitting layer 13. The n-side reflective electrode 63 is provided on the n-side electrode 61 and on the light emitting layer 13 between the n-side electrodes 61.

p側電極62は、第2の半導体層12と接触し、第2の半導体層12に含まれるガリウム(Ga)と合金を形成可能な、例えば、ニッケル(Ni)、金(Au)およびロジウム(Rh)のうちの少なくとも1つを含むコンタクト層を含む。さらに、p側電極62は、コンタクト層上に設けられ、コンタクト層よりも発光層13の発光光に対する反射率が高く、主成分として例えば銀(Ag)を含む反射層を含む。   The p-side electrode 62 is in contact with the second semiconductor layer 12 and can form an alloy with gallium (Ga) contained in the second semiconductor layer 12, for example, nickel (Ni), gold (Au), and rhodium ( A contact layer including at least one of Rh). Furthermore, the p-side electrode 62 is provided on the contact layer, has a higher reflectance for the emitted light of the light emitting layer 13 than the contact layer, and includes a reflective layer containing, for example, silver (Ag) as a main component.

n側電極61は、第1の半導体層11と接触し、第1の半導体層11に含まれるガリウム(Ga)と合金を形成可能な、例えば、ニッケル(Ni)、金(Au)およびロジウム(Rh)のうちの少なくとも1つを含む。   The n-side electrode 61 is in contact with the first semiconductor layer 11 and can form an alloy with gallium (Ga) contained in the first semiconductor layer 11. For example, nickel (Ni), gold (Au), and rhodium ( At least one of Rh).

n側反射電極63は、p側電極62と同材料で同時に形成される。n側反射電極63は、n側電極61よりも発光層13の発光光に対する反射率が高く、主成分として例えば銀(Ag)を含む。   The n-side reflective electrode 63 is formed of the same material as the p-side electrode 62 at the same time. The n-side reflective electrode 63 has a higher reflectance with respect to the emitted light of the light-emitting layer 13 than the n-side electrode 61 and contains, for example, silver (Ag) as a main component.

絶縁膜71上、p側電極62上およびn側反射電極63上には、絶縁膜76が設けられている。絶縁膜76は、p側電極62上およびn側反射電極63を覆っている。   An insulating film 76 is provided on the insulating film 71, the p-side electrode 62, and the n-side reflective electrode 63. The insulating film 76 covers the p-side electrode 62 and the n-side reflective electrode 63.

絶縁膜76は、例えば、ポリイミド等の樹脂である。あるいは、絶縁膜76としてシリコン酸化膜やシリコン窒化膜等の無機膜を用いてもよい。   The insulating film 76 is, for example, a resin such as polyimide. Alternatively, an inorganic film such as a silicon oxide film or a silicon nitride film may be used as the insulating film 76.

絶縁膜76上には、p側配線層65とn側配線層66とが互いに離間して設けられている。p側配線層65及びn側配線層66は、後述するように電解めっき法により形成される。そのめっき時のシードメタルとして使われる金属膜64も含めてp側配線層65とする。同様に、シードメタルとして使われる金属膜64も含めてn側配線層66とする。   A p-side wiring layer 65 and an n-side wiring layer 66 are provided on the insulating film 76 so as to be separated from each other. The p-side wiring layer 65 and the n-side wiring layer 66 are formed by electrolytic plating as will be described later. The p-side wiring layer 65 including the metal film 64 used as a seed metal at the time of plating is used. Similarly, the n-side wiring layer 66 including the metal film 64 used as a seed metal is formed.

p側配線層65は、絶縁膜76を介してp側電極62上に設けられている。絶縁膜76にはp側電極62に達する第1の開口が形成され、その第1の開口内に設けられたp側ビアを通じて、p側配線層65はp側電極62と電気的に接続されている。   The p-side wiring layer 65 is provided on the p-side electrode 62 through the insulating film 76. A first opening reaching the p-side electrode 62 is formed in the insulating film 76, and the p-side wiring layer 65 is electrically connected to the p-side electrode 62 through a p-side via provided in the first opening. ing.

n側配線層66は、絶縁膜76を介してn側反射電極63上に設けられている。絶縁膜76にはn側反射電極63に達する第2の開口が形成され、その第2の開口内に設けられたn側ビアを通じて、n側配線層66はn側反射電極63及びn側電極61と電気的に接続されている。   The n-side wiring layer 66 is provided on the n-side reflective electrode 63 via the insulating film 76. A second opening reaching the n-side reflective electrode 63 is formed in the insulating film 76, and the n-side wiring layer 66 is connected to the n-side reflective electrode 63 and the n-side electrode through an n-side via provided in the second opening. 61 is electrically connected.

p側配線層65上には、p側金属ピラー67が設けられている。p側配線層65及びp側金属ピラー67は、本実施形態におけるp側配線部を構成する。n側配線層66上には、n側金属ピラー68が設けられている。n側配線層66及びn側金属ピラー68は、本実施形態におけるn側配線部を構成する。   A p-side metal pillar 67 is provided on the p-side wiring layer 65. The p-side wiring layer 65 and the p-side metal pillar 67 constitute a p-side wiring part in the present embodiment. An n-side metal pillar 68 is provided on the n-side wiring layer 66. The n-side wiring layer 66 and the n-side metal pillar 68 constitute an n-side wiring portion in the present embodiment.

絶縁膜76上には、他の絶縁膜として樹脂層77が積層されている。樹脂層77は、p側配線部の周囲及びn側配線部の周囲を覆っている。また、樹脂層77は、p側金属ピラー67とn側金属ピラー68との間に充填されている。   On the insulating film 76, a resin layer 77 is laminated as another insulating film. The resin layer 77 covers the periphery of the p-side wiring portion and the periphery of the n-side wiring portion. The resin layer 77 is filled between the p-side metal pillar 67 and the n-side metal pillar 68.

p側金属ピラー67の側面およびn側金属ピラー68の側面は、樹脂層77で覆われている。p側金属ピラー67におけるp側配線層65に対する反対側の面は、樹脂層77から露出し、p側外部端子67aとして機能する。n側金属ピラー68におけるn側配線層66に対する反対側の面は、樹脂層77から露出し、n側外部端子68aとして機能する。p側外部端子67a及びn側外部端子68aは、図示しない実装基板に形成されたパッドに、はんだなどを介して接合される。   The side surface of the p-side metal pillar 67 and the side surface of the n-side metal pillar 68 are covered with a resin layer 77. The surface of the p-side metal pillar 67 opposite to the p-side wiring layer 65 is exposed from the resin layer 77 and functions as the p-side external terminal 67a. A surface of the n-side metal pillar 68 opposite to the n-side wiring layer 66 is exposed from the resin layer 77 and functions as an n-side external terminal 68a. The p-side external terminal 67a and the n-side external terminal 68a are joined to a pad formed on a mounting board (not shown) via solder or the like.

樹脂層77における同じ面(図32(b)における上面)で露出するp側外部端子67aとn側外部端子68aとの間の距離は、絶縁膜76上でのp側配線層65とn側配線層66との間の距離よりも大きい。p側外部端子67aとn側外部端子68aとは、実装基板への実装時にはんだ等によって相互に短絡しない距離を隔てて離れている。   The distance between the p-side external terminal 67a and the n-side external terminal 68a exposed on the same surface of the resin layer 77 (upper surface in FIG. 32B) is the p-side wiring layer 65 on the insulating film 76 and the n-side. It is larger than the distance between the wiring layer 66. The p-side external terminal 67a and the n-side external terminal 68a are separated by a distance that is not short-circuited by solder or the like when mounted on the mounting board.

p側配線層65とn側配線層66とはプロセス上の限界まで近づけることができ、それらp側配線層65及びn側配線層66の面積を広くできる。この結果、電流分布及び放熱性を向上できる。   The p-side wiring layer 65 and the n-side wiring layer 66 can be brought close to the process limit, and the areas of the p-side wiring layer 65 and the n-side wiring layer 66 can be increased. As a result, current distribution and heat dissipation can be improved.

絶縁膜76上に広がるn側配線層66の面積は、第2の面上における複数のn側電極61の総面積よりも大きい。   The area of the n-side wiring layer 66 extending on the insulating film 76 is larger than the total area of the plurality of n-side electrodes 61 on the second surface.

第3実施形態によれば、n側電極61よりも広い領域にわたって形成された発光層13によって高い光出力を得ることができる。なおかつ、発光層13を含む領域よりも狭い領域に設けられたn側電極61が、より面積の大きなn側配線層66として実装面側に引き出されている。   According to the third embodiment, a high light output can be obtained by the light emitting layer 13 formed over a region wider than the n-side electrode 61. In addition, the n-side electrode 61 provided in a region narrower than the region including the light emitting layer 13 is drawn out to the mounting surface side as an n-side wiring layer 66 having a larger area.

p側金属ピラー67はp側配線層65よりも厚く、n側金属ピラー68はn側配線層66よりも厚い。p側金属ピラー67、n側金属ピラー68および樹脂層77のそれぞれの厚さは、半導体層15よりも厚い。なお、ここでの「厚さ」は、図32(b)において上下方向の厚さを表す。   The p-side metal pillar 67 is thicker than the p-side wiring layer 65, and the n-side metal pillar 68 is thicker than the n-side wiring layer 66. Each of the p-side metal pillar 67, the n-side metal pillar 68, and the resin layer 77 is thicker than the semiconductor layer 15. Here, “thickness” represents the thickness in the vertical direction in FIG.

また、p側金属ピラー67及びn側金属ピラー68のそれぞれの厚さは、半導体層15、p側電極62、n側電極61およびn側反射電極63を含む積層体(チップ)の厚さよりも厚い。なお、各金属ピラー67、68のアスペクト比(平面サイズに対する厚みの比)は1以上であることに限らず、その比は1よりも小さくてもよい。すなわち、金属ピラー67、68は、その平面サイズよりも厚さが小さくてもよい。   The thickness of each of the p-side metal pillar 67 and the n-side metal pillar 68 is larger than the thickness of the stacked body (chip) including the semiconductor layer 15, the p-side electrode 62, the n-side electrode 61, and the n-side reflective electrode 63. thick. The aspect ratio (ratio of thickness to plane size) of each metal pillar 67 and 68 is not limited to 1 or more, and the ratio may be smaller than 1. That is, the metal pillars 67 and 68 may have a thickness smaller than the planar size.

第3実施形態によれば、半導体層15を形成するために使用した後述する基板10が除去されても、p側金属ピラー67、n側金属ピラー68および樹脂層77を含む支持体によって、半導体層15を安定して支持し、半導体発光装置3の機械的強度を高めることができる。   According to the third embodiment, even if a substrate 10 (to be described later) used to form the semiconductor layer 15 is removed, the support including the p-side metal pillar 67, the n-side metal pillar 68, and the resin layer 77 provides a semiconductor The layer 15 can be stably supported, and the mechanical strength of the semiconductor light emitting device 3 can be increased.

p側配線層65、n側配線層66、p側金属ピラー67およびn側金属ピラー68の材料としては、銅、金、ニッケル、銀などを用いることができる。これらのうち、銅を用いると、良好な熱伝導性、高いマイグレーション耐性及び絶縁材料との優れた密着性が得られる。   As a material for the p-side wiring layer 65, the n-side wiring layer 66, the p-side metal pillar 67, and the n-side metal pillar 68, copper, gold, nickel, silver, or the like can be used. Among these, when copper is used, good thermal conductivity, high migration resistance, and excellent adhesion with an insulating material can be obtained.

樹脂層77は、p側金属ピラー67及びn側金属ピラー68を補強する。樹脂層77は、実装基板と熱膨張率が同じもしくは近いものを用いるのが望ましい。そのような樹脂層25として、例えばエポキシ樹脂、シリコーン樹脂、フッ素樹脂などを一例として挙げることができる。   The resin layer 77 reinforces the p-side metal pillar 67 and the n-side metal pillar 68. It is desirable to use a resin layer 77 having the same or similar thermal expansion coefficient as that of the mounting substrate. As such a resin layer 25, an epoxy resin, a silicone resin, a fluororesin, etc. can be mentioned as an example, for example.

p側外部端子67a及びn側外部端子68aを介して、半導体発光装置3を実装基板に実装した状態において、はんだを介して半導体層15に加わる応力を、p側金属ピラー67とn側金属ピラー68が吸収することで緩和することができる。   In a state where the semiconductor light emitting device 3 is mounted on the mounting substrate via the p-side external terminal 67a and the n-side external terminal 68a, the stress applied to the semiconductor layer 15 via solder is applied to the p-side metal pillar 67 and the n-side metal pillar. It can relieve because 68 absorbs.

後述するように、半導体層15を形成するときに使った基板10は第1の面15a上から除去される。このため、半導体発光装置3を低背化できる。   As will be described later, the substrate 10 used for forming the semiconductor layer 15 is removed from the first surface 15a. For this reason, the semiconductor light emitting device 3 can be reduced in height.

第1の面15a上には、蛍光体層50が設けられている。蛍光体層50は、透明媒体としての透明樹脂51と、透明樹脂51中に分散された複数の粒子状の蛍光体52とを有する。   A phosphor layer 50 is provided on the first surface 15a. The phosphor layer 50 includes a transparent resin 51 as a transparent medium and a plurality of particulate phosphors 52 dispersed in the transparent resin 51.

透明樹脂51は、発光層13の発光光及び蛍光体52の発光光に対する透過性を有し、例えば、シリコーン樹脂、アクリル樹脂、フェニル樹脂などを用いることができる。   The transparent resin 51 has transparency with respect to the light emitted from the light emitting layer 13 and the light emitted from the phosphor 52. For example, a silicone resin, an acrylic resin, a phenyl resin, or the like can be used.

蛍光体52は、発光層13の発光光(励起光)を吸収し波長変換光を発光可能である。このため、第3実施形態の半導体発光装置3は、発光層13の発光光と、蛍光体52の波長変換光との混合光を出射可能である。   The phosphor 52 can absorb the light emitted from the light emitting layer 13 (excitation light) and emit wavelength converted light. For this reason, the semiconductor light emitting device 3 of the third embodiment can emit mixed light of the light emitted from the light emitting layer 13 and the wavelength converted light from the phosphor 52.

例えば、蛍光体52が黄色光を発光する黄色蛍光体とすると、InGaN系材料である発光層13の青色光と、蛍光体52における波長変換光である黄色光との混合色として、白色または電球色などを得ることができる。なお、蛍光体層50は、複数種の蛍光体(例えば、赤色光を発光する赤色蛍光体と、緑色光を発光する緑色蛍光体)を含む構成であってもよい。   For example, when the phosphor 52 is a yellow phosphor that emits yellow light, a mixed color of blue light of the light emitting layer 13 that is an InGaN-based material and yellow light that is wavelength converted light in the phosphor 52 is white or a light bulb. Color can be obtained. The phosphor layer 50 may include a plurality of types of phosphors (for example, a red phosphor that emits red light and a green phosphor that emits green light).

第3実施形態の半導体発光装置3は、光の主な取り出し面である第1の面15aの反対側の第2の面にp側電極62、n側電極61およびn側反射電極63が設けられている。したがって、第1の面15aからの光取り出しが電極によって妨げられない。   In the semiconductor light emitting device 3 of the third embodiment, the p-side electrode 62, the n-side electrode 61, and the n-side reflective electrode 63 are provided on the second surface opposite to the first surface 15a, which is the main light extraction surface. It has been. Therefore, light extraction from the first surface 15a is not hindered by the electrodes.

第1の半導体層11の第2の面におけるn側領域80b、およびそのn側領域80b上に設けられたn側電極61は、ドット状もしくは島状に第2の面に散在されている。このため、発光層13を含まない領域を小さくして発光面積の拡大を図りつつも、発光層13の面方向の均一電流分布を実現できる。   The n-side region 80b on the second surface of the first semiconductor layer 11 and the n-side electrode 61 provided on the n-side region 80b are scattered on the second surface in the form of dots or islands. Therefore, a uniform current distribution in the surface direction of the light emitting layer 13 can be realized while reducing the area not including the light emitting layer 13 to increase the light emitting area.

さらに、図25(a)に示すように、光取り出し面(第1の面15a)の反対側の面のほぼ全面にわたって、いずれも発光層13の発光光に対して高い反射性を有するp側電極62およびn側反射電極63が広がっている。したがって、発光層13から光取り出し面(第1の面15a)の反対側に放射された光の反射面積を広くでき、高い光取り出し効率が得られる。   Furthermore, as shown in FIG. 25 (a), the p side having high reflectivity with respect to the light emitted from the light emitting layer 13 over almost the entire surface opposite to the light extraction surface (first surface 15a). The electrode 62 and the n-side reflective electrode 63 are spread. Therefore, the reflection area of the light emitted from the light emitting layer 13 to the opposite side of the light extraction surface (first surface 15a) can be increased, and high light extraction efficiency can be obtained.

n側電極61は、第1の半導体層11の第2の面上では複数に分離されている。それら複数のn側電極61は、複数のn側電極61間に存在する第2の半導体層12上に絶縁膜71を介して設けられたn側反射電極63によって互いに電気的に接続されている。   The n-side electrode 61 is separated into a plurality on the second surface of the first semiconductor layer 11. The plurality of n-side electrodes 61 are electrically connected to each other by an n-side reflecting electrode 63 provided on the second semiconductor layer 12 existing between the plurality of n-side electrodes 61 via an insulating film 71. .

複数のn側電極61を接続するための電極として、反射率の高い例えば銀を含む材料を用いることで、光取り出し面の反対側の反射面積を拡大できる。なおかつ、そのn側反射電極63を、p側電極62の形成時に、p側電極62と同じ材料で形成することで、工程の増加をまねかず、コスト低減を図れる。   As an electrode for connecting a plurality of n-side electrodes 61, a reflective area on the opposite side of the light extraction surface can be enlarged by using a material having a high reflectance such as silver. In addition, when the n-side reflective electrode 63 is formed of the same material as the p-side electrode 62 when the p-side electrode 62 is formed, the number of processes is not increased and the cost can be reduced.

次に、図21(a)〜図32(b)を参照して、第3実施形態の半導体発光装置3の製造方法について説明する。図21(a)〜図32(b)は、ウェーハ状態における一部領域を表す。   Next, with reference to FIGS. 21A to 21B, a method for manufacturing the semiconductor light emitting device 3 of the third embodiment will be described. FIG. 21A to FIG. 32B show a partial region in the wafer state.

図21(b)、図22(b)、図23(b)、図24(b)、図25(b)、図26(b)、図27(b)、図28(b)、図29(b)、図30(b)、図32(b)は、それぞれ、図21(a)、図22(a)、図23(a)、図24(a)、図25(a)、図26(a)、図27(a)、図28(a)、図29(a)、図30(a)、図32(a)におけるE−E’断面を表す。   21 (b), FIG. 22 (b), FIG. 23 (b), FIG. 24 (b), FIG. 25 (b), FIG. 26 (b), FIG. 27 (b), FIG. (B), FIG. 30 (b), and FIG. 32 (b) are respectively shown in FIG. 21 (a), FIG. 22 (a), FIG. 23 (a), FIG. 24 (a), FIG. 26 (a), FIG. 27 (a), FIG. 28 (a), FIG. 29 (a), FIG. 30 (a), and FIG.

図21(b)に示すように、半導体層15は基板10上に形成される。まず、基板10の主面上に第1の半導体層11が形成され、その上に発光層13が形成され、その上に第2の半導体層12が形成される。   As shown in FIG. 21B, the semiconductor layer 15 is formed on the substrate 10. First, the first semiconductor layer 11 is formed on the main surface of the substrate 10, the light emitting layer 13 is formed thereon, and the second semiconductor layer 12 is formed thereon.

InAlGa1−x−yN(0≦x≦1、0≦y≦1、x+y≦1)で表される窒化物半導体である半導体層15は、例えばサファイア基板上にMOCVD法で結晶成長させることができる。あるいは、基板10としてはシリコン基板を用いることもできる。 The semiconductor layer 15 which is a nitride semiconductor represented by In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1) is formed on a sapphire substrate by MOCVD, for example. Crystals can be grown. Alternatively, a silicon substrate can be used as the substrate 10.

半導体層15は基板10の全面に形成される。その後、図示しないレジストを用いた例えばRIE法で、図22(a)及び(b)に示すように、発光層13及び第2の半導体層12の一部を除去して、第1の半導体層11の一部を露出させる。また、半導体層15は、例えば格子状平面パターンで形成された溝73により、基板10上で複数に分離される。   The semiconductor layer 15 is formed on the entire surface of the substrate 10. After that, as shown in FIGS. 22A and 22B, the light emitting layer 13 and the second semiconductor layer 12 are partially removed by, for example, RIE using a resist (not shown) to form the first semiconductor layer. A part of 11 is exposed. Further, the semiconductor layer 15 is separated into a plurality on the substrate 10 by grooves 73 formed, for example, in a lattice-like plane pattern.

第1の半導体層11が露出された領域は、発光層13及び第2の半導体層12を含まないn側領域80bとなる。   The region where the first semiconductor layer 11 is exposed becomes an n-side region 80 b that does not include the light emitting layer 13 and the second semiconductor layer 12.

次に、基板10上の露出部分のすべてを図23(a)及び(b)に示す絶縁膜71で覆った後、絶縁膜71に選択的に開口74を形成する。絶縁膜71は、樹脂膜、あるいはシリコン窒化膜やシリコン酸化膜などの無機膜である。   Next, after all the exposed portions on the substrate 10 are covered with the insulating film 71 shown in FIGS. 23A and 23B, the openings 74 are selectively formed in the insulating film 71. The insulating film 71 is a resin film or an inorganic film such as a silicon nitride film or a silicon oxide film.

開口74は、第1の半導体層11が露出された部分(n側領域80b)の上に形成され、n側領域80bの表面に達する。その開口74内には、n側電極61が形成される。   The opening 74 is formed on a portion where the first semiconductor layer 11 is exposed (n-side region 80b) and reaches the surface of the n-side region 80b. An n-side electrode 61 is formed in the opening 74.

次に、第2の半導体層12の表面を覆っていた絶縁膜71の一部を、図24(a)及び(b)に示すように除去して、第2の半導体層12上の絶縁膜71に開口75を形成する。n側電極61によってX方向に挟まれた第2の半導体層12上には開口75が形成されず、n側電極61間の第2の半導体層12の表面は絶縁膜71で覆われたままである。   Next, a part of the insulating film 71 covering the surface of the second semiconductor layer 12 is removed as shown in FIGS. 24A and 24B, and the insulating film on the second semiconductor layer 12 is removed. An opening 75 is formed in 71. No opening 75 is formed on the second semiconductor layer 12 sandwiched between the n-side electrodes 61 in the X direction, and the surface of the second semiconductor layer 12 between the n-side electrodes 61 remains covered with the insulating film 71. is there.

図25(a)及び(b)に示すように、開口74内のn側電極61上にn側ビア63aが形成され、n側電極61間の第2の半導体層12上の絶縁膜71上に連結部63bが形成され、開口75内の第2の半導体層12の表面上にp側電極62が形成される。すなわち、p側電極62と、n側反射電極63とが同材料で同時に形成される。p側電極62およびn側反射電極63は、例えば図示しないマスクを用いたスパッタ法で形成することができる。   As shown in FIGS. 25A and 25B, an n-side via 63 a is formed on the n-side electrode 61 in the opening 74, and on the insulating film 71 on the second semiconductor layer 12 between the n-side electrodes 61. The connecting portion 63b is formed, and the p-side electrode 62 is formed on the surface of the second semiconductor layer 12 in the opening 75. That is, the p-side electrode 62 and the n-side reflective electrode 63 are simultaneously formed of the same material. The p-side electrode 62 and the n-side reflective electrode 63 can be formed, for example, by sputtering using a mask (not shown).

次に、基板10主面上の露出している部分すべてを図26(b)に示す絶縁膜76で覆った後、p側電極62上の絶縁膜76の一部を除去して第1の開口76aを形成し、n側反射電極63上の絶縁膜76の一部を除去して第2の開口76bを形成する。第1の開口76aにはp側電極62が露出し、第2の開口76bにはn側反射電極63が露出する。   Next, after all the exposed portions on the main surface of the substrate 10 are covered with the insulating film 76 shown in FIG. 26B, a part of the insulating film 76 on the p-side electrode 62 is removed to remove the first An opening 76a is formed, and a part of the insulating film 76 on the n-side reflective electrode 63 is removed to form a second opening 76b. The p-side electrode 62 is exposed in the first opening 76a, and the n-side reflective electrode 63 is exposed in the second opening 76b.

次に、絶縁膜76の表面、第1の開口76aの内壁(側壁及び底部)、および第2の開口76bの内壁(側壁及び底部)に、図27(b)に示すように、金属膜64を形成する。金属膜64は、後述するめっきのシードメタルとして使われる。   Next, as shown in FIG. 27B, a metal film 64 is formed on the surface of the insulating film 76, the inner wall (side wall and bottom) of the first opening 76a, and the inner wall (side wall and bottom) of the second opening 76b. Form. The metal film 64 is used as a seed metal for plating described later.

金属膜64は、例えばスパッタ法で形成される。金属膜64は、例えば、下層側から順に積層されたチタン(Ti)と銅(Cu)との積層膜を含む。あるいは、チタン膜の代わりにアルミニウム膜を使ってもかまわない。   The metal film 64 is formed by sputtering, for example. The metal film 64 includes, for example, a laminated film of titanium (Ti) and copper (Cu) laminated in order from the lower layer side. Alternatively, an aluminum film may be used instead of the titanium film.

そして、金属膜64上に選択的にレジスト81を形成し、金属膜64を電流経路としたCu電解めっきを行う。   Then, a resist 81 is selectively formed on the metal film 64, and Cu electrolytic plating using the metal film 64 as a current path is performed.

これにより、金属膜64上に、選択的にp側配線層65とn側配線層66が形成される。p側配線層65及びn側配線層66はめっき法により同時に形成される例えば銅材料からなる。   Thereby, the p-side wiring layer 65 and the n-side wiring layer 66 are selectively formed on the metal film 64. The p-side wiring layer 65 and the n-side wiring layer 66 are made of, for example, a copper material that is simultaneously formed by plating.

次に、図28(a)及び(b)に示すように、金属ピラー形成用のレジスト82を形成する。レジスト82は、前述のレジスト81よりも厚い。なお、前の工程でレジスト81は除去せずに残し、そのレジスト81にレジスト82を重ねて形成してもよい。   Next, as shown in FIGS. 28A and 28B, a metal pillar forming resist 82 is formed. The resist 82 is thicker than the resist 81 described above. Note that the resist 81 may be left without being removed in the previous step, and the resist 82 may be overlapped with the resist 81.

そして、レジスト82をマスクに用いて、金属膜64を電流経路としたCu電解めっきを行う。これにより、p側配線層65上にp側金属ピラー67が、n側配線層66上にn側金属ピラー68が形成される。p側金属ピラー67及びn側金属ピラー68は、めっき法により同時に形成される例えば銅材料からなる。   Then, Cu electrolytic plating using the metal film 64 as a current path is performed using the resist 82 as a mask. As a result, the p-side metal pillar 67 is formed on the p-side wiring layer 65, and the n-side metal pillar 68 is formed on the n-side wiring layer 66. The p-side metal pillar 67 and the n-side metal pillar 68 are made of, for example, a copper material that is simultaneously formed by a plating method.

レジスト82は、例えば溶剤もしくは酸素プラズマを用いて図29(b)に示すように除去される。この後、シードメタルとして使った金属膜64の露出している部分をウェットエッチングにより除去する。これにより、図29(b)に示すように、p側配線層65とn側配線層66との金属膜64を通じた電気的接続が分断される。   The resist 82 is removed as shown in FIG. 29B using, for example, a solvent or oxygen plasma. Thereafter, the exposed portion of the metal film 64 used as the seed metal is removed by wet etching. As a result, as shown in FIG. 29B, the electrical connection through the metal film 64 between the p-side wiring layer 65 and the n-side wiring layer 66 is broken.

次に、図30(a)及び(b)に示すように、p側配線層65、n側配線層66、p側金属ピラー67およびn側金属ピラー68を覆う樹脂層77を形成した後、樹脂層77を研削し、p側金属ピラー67の端面(p側外部端子67a)と、n側金属ピラー68の端面(n側外部端子68a)を樹脂層77から露出させる。   Next, as shown in FIGS. 30A and 30B, after forming a resin layer 77 covering the p-side wiring layer 65, the n-side wiring layer 66, the p-side metal pillar 67, and the n-side metal pillar 68, The resin layer 77 is ground to expose the end face of the p-side metal pillar 67 (p-side external terminal 67 a) and the end face of the n-side metal pillar 68 (n-side external terminal 68 a) from the resin layer 77.

樹脂層77は、絶縁性を有する。また、樹脂層77に、例えばカーボンブラックを含有させて、発光層13の発光光に対して遮光性を与えてもよい。   The resin layer 77 has insulating properties. Further, for example, carbon black may be contained in the resin layer 77 so as to give a light shielding property to the light emitted from the light emitting layer 13.

次に、図31(a)に示すように、基板10を除去する。基板10がサファイア基板の場合、例えばレーザーリフトオフ法によって基板10を除去することができる。具体的には、基板10の裏面側から第1の半導体層11に向けてレーザ光が照射される。レーザ光は、基板10に対して透過性を有し、第1の半導体層11に対しては吸収領域となる波長を有する。   Next, as shown in FIG. 31A, the substrate 10 is removed. When the substrate 10 is a sapphire substrate, the substrate 10 can be removed by, for example, a laser lift-off method. Specifically, laser light is irradiated from the back surface side of the substrate 10 toward the first semiconductor layer 11. The laser beam is transmissive to the substrate 10 and has a wavelength that serves as an absorption region for the first semiconductor layer 11.

レーザ光が基板10と第1の半導体層11との界面に到達すると、その界面付近の第1の半導体層11はレーザ光のエネルギーを吸収して分解する。第1の半導体層11はガリウム(Ga)と窒素ガスに分解する。この分解反応により、基板10と第1の半導体層11との間に微小な隙間が形成され、基板10と第1の半導体層11とが分離する。   When the laser light reaches the interface between the substrate 10 and the first semiconductor layer 11, the first semiconductor layer 11 near the interface absorbs the energy of the laser light and decomposes. The first semiconductor layer 11 is decomposed into gallium (Ga) and nitrogen gas. By this decomposition reaction, a minute gap is formed between the substrate 10 and the first semiconductor layer 11, and the substrate 10 and the first semiconductor layer 11 are separated.

レーザ光の照射を、設定された領域ごとに複数回に分けてウェーハ全体にわたって行い、基板10を除去する。   Laser light irradiation is performed over the entire wafer in multiple times for each set region, and the substrate 10 is removed.

基板10がシリコン基板の場合には、エッチングによって基板10を除去することができる。   When the substrate 10 is a silicon substrate, the substrate 10 can be removed by etching.

基板10の主面上に形成された前述した積層体は、半導体層15よりも厚いp側金属ピラー67、n側金属ピラー68および樹脂層77によって補強されているため、基板10がなくなっても、ウェーハ状態を保つことが可能である。   Since the above-described laminate formed on the main surface of the substrate 10 is reinforced by the p-side metal pillar 67, the n-side metal pillar 68, and the resin layer 77 that are thicker than the semiconductor layer 15, even if the substrate 10 disappears. It is possible to keep the wafer state.

また、樹脂層77も、p側金属ピラー67及びn側金属ピラー68を構成する金属も、半導体層15に比べて柔軟な材料である。そのような柔軟な支持体に半導体層15は支持されている。そのため、基板10上に半導体層15をエピタキシャル成長させる際に生じた大きな内部応力が、基板10の剥離時に一気に開放されても、半導体層15が破壊されるのを回避できる。   The resin layer 77 and the metal constituting the p-side metal pillar 67 and the n-side metal pillar 68 are also flexible materials compared to the semiconductor layer 15. The semiconductor layer 15 is supported on such a flexible support. Therefore, even if a large internal stress generated when the semiconductor layer 15 is epitaxially grown on the substrate 10 is released at a time when the substrate 10 is peeled off, the semiconductor layer 15 can be prevented from being destroyed.

基板10の除去により露出された第1の面15a上には、図31(b)に示すように、蛍光体層50が形成される。なお、前述の樹脂層77の研削工程は、基板10の除去工程後に行っても良いし、蛍光体層50の形成後に行っても構わない。   A phosphor layer 50 is formed on the first surface 15a exposed by removing the substrate 10 as shown in FIG. The above-described grinding process of the resin layer 77 may be performed after the removal process of the substrate 10 or may be performed after the formation of the phosphor layer 50.

蛍光体52が分散された液状の透明樹脂51を、例えば、印刷、ポッティング、モールド、圧縮成形などの方法によって第1の面15a上に供給した後、熱硬化させ、蛍光体層50が形成される。   The liquid transparent resin 51 in which the phosphor 52 is dispersed is supplied onto the first surface 15a by, for example, a method such as printing, potting, molding, and compression molding, and then thermally cured to form the phosphor layer 50. The

次に、前述した図22(a)に示す溝73の位置で、樹脂層77、絶縁膜76、絶縁膜71、第1の半導体層11、および蛍光体層50を切断し、図32(a)及び(b)に示すように、複数の半導体発光装置3に個片化する。   Next, the resin layer 77, the insulating film 76, the insulating film 71, the first semiconductor layer 11, and the phosphor layer 50 are cut at the position of the groove 73 shown in FIG. ) And (b), the semiconductor light emitting devices 3 are separated into individual pieces.

なお、個片化された半導体発光装置3は、ひとつの半導体層15を含むシングルチップ構造でも、複数の半導体層15を含むマルチチップ構造であってもよい。   The separated semiconductor light emitting device 3 may have a single chip structure including one semiconductor layer 15 or a multichip structure including a plurality of semiconductor layers 15.

ダイシングされる前までの前述した各工程は、ウェーハ状態で一括して行われるため、個片化された個々のデバイスごとに、配線及びパッケージングを行う必要がなく、大幅な生産コストの低減が可能になる。すなわち、個片化された状態で、すでに配線及びパッケージングが済んでいる。このため、生産性を高めることができ、その結果として価格低減が容易となる。   The above-described processes before dicing are performed all at once in the wafer state, so there is no need to perform wiring and packaging for each individual device, and the production cost can be greatly reduced. It becomes possible. That is, wiring and packaging have already been completed in the state of being separated. For this reason, productivity can be improved and as a result, price reduction becomes easy.

(第4実施形態)
図34(a)は、第4実施形態の半導体発光装置4の模式平面図であり、図34(b)は、第4実施形態の半導体発光装置4の模式断面図である。
(Fourth embodiment)
FIG. 34A is a schematic plan view of the semiconductor light emitting device 4 of the fourth embodiment, and FIG. 34B is a schematic cross-sectional view of the semiconductor light emitting device 4 of the fourth embodiment.

図34(a)は、ウェーハ状態から個片化された例えば4つの半導体発光装置4を示す。図34(b)は、図34(a)におけるE−E’断面図である。   FIG. 34 (a) shows, for example, four semiconductor light emitting devices 4 separated from the wafer state. FIG. 34B is a cross-sectional view taken along the line E-E ′ in FIG.

第4実施形態の半導体発光装置4は、金属ピラー67、68および樹脂層77を有しない点で第3実施形態の半導体発光装置3と異なる。   The semiconductor light emitting device 4 of the fourth embodiment is different from the semiconductor light emitting device 3 of the third embodiment in that the metal pillars 67 and 68 and the resin layer 77 are not provided.

第4実施形態の半導体発光装置4では、第1の面15a上に、半導体層15の成長に用いた基板10が残され、その基板10が半導体層15の支持体として機能する。基板10は、発光層13の発光光に対して透過性を有する例えばサファイア基板である。   In the semiconductor light emitting device 4 of the fourth embodiment, the substrate 10 used for the growth of the semiconductor layer 15 is left on the first surface 15 a, and the substrate 10 functions as a support for the semiconductor layer 15. The substrate 10 is, for example, a sapphire substrate that is transparent to the light emitted from the light emitting layer 13.

GaN層、サファイア基板、空気の屈折率は、それぞれ、2.4、1.8、1.0であり、光が取り出される方向に媒質の屈折率が段階的に変化している。このため、光の取り出し効率を向上できる。なお、基板10上に、蛍光体層50を設けてもよい。   The refractive indexes of the GaN layer, sapphire substrate, and air are 2.4, 1.8, and 1.0, respectively, and the refractive index of the medium changes stepwise in the direction in which light is extracted. For this reason, the light extraction efficiency can be improved. A phosphor layer 50 may be provided on the substrate 10.

p側配線層65上にははんだ91が設けられ、n側配線層66上にははんだ92が設けられ、半導体発光装置4は、はんだ91及び92を実装基板のパッドに接合させて、実装基板上に実装される。   Solder 91 is provided on the p-side wiring layer 65, and solder 92 is provided on the n-side wiring layer 66. The semiconductor light emitting device 4 joins the solders 91 and 92 to the pads of the mounting board, Implemented above.

図27(a)及び(b)に示す工程までは、上記第3実施形態と同様に進められる。その後、レジスト81をマスクにしためっき法により、図33(a)及び(b)に示すように、p側配線層65上にはんだ91を、n側配線層66上にはんだ92を形成する。   The steps up to the steps shown in FIGS. 27A and 27B are performed in the same manner as in the third embodiment. Thereafter, as shown in FIGS. 33A and 33B, solder 91 is formed on the p-side wiring layer 65 and solder 92 is formed on the n-side wiring layer 66 by plating using the resist 81 as a mask.

その後、レジスト81を除去し、めっきのシードメタルとして使った金属膜64の露出部を、図34(b)に示すように除去する。これにより、p側配線層65とn側配線層66との金属膜64を通じた電気的接続が分断される。   Thereafter, the resist 81 is removed, and the exposed portion of the metal film 64 used as a seed metal for plating is removed as shown in FIG. Thereby, the electrical connection through the metal film 64 between the p-side wiring layer 65 and the n-side wiring layer 66 is cut off.

その後、絶縁膜76、絶縁膜71、第1の半導体層11および基板10を切断して、複数の半導体発光装置4に個片化する。   Thereafter, the insulating film 76, the insulating film 71, the first semiconductor layer 11, and the substrate 10 are cut and separated into a plurality of semiconductor light emitting devices 4.

(第5実施形態)
図47(a)は、第5実施形態の半導体発光装置5の模式平面図であり、図47(b)は、第5実施形態の半導体発光装置5の模式断面図である。
図47(a)は、ウェーハ状態から個片化された例えば4つの半導体発光装置5を示す。図47(b)は、図47(a)におけるE−E’断面図である。
(Fifth embodiment)
FIG. 47A is a schematic plan view of the semiconductor light emitting device 5 of the fifth embodiment, and FIG. 47B is a schematic cross-sectional view of the semiconductor light emitting device 5 of the fifth embodiment.
FIG. 47A shows, for example, four semiconductor light emitting devices 5 separated from the wafer state. FIG. 47B is a cross-sectional view taken along the line EE ′ in FIG.

第5実施形態の半導体発光装置5は、前述した第3実施形態の半導体発光装置3の各要素に加えて、透明電極95を有する。透明電極95は、発光層13の発光光に対して透過性を有し(透明であり)、透明電極95の材料は、例えばITO(Indium Tin Oxide)である。   The semiconductor light emitting device 5 of the fifth embodiment includes a transparent electrode 95 in addition to the elements of the semiconductor light emitting device 3 of the third embodiment described above. The transparent electrode 95 is transmissive to the light emitted from the light emitting layer 13 (transparent), and the material of the transparent electrode 95 is, for example, ITO (Indium Tin Oxide).

透明電極95は、第2の半導体層12上に設けられ、n側領域80bには設けられていない。透明電極95は、p側電極62と第2の半導体層12との間に設けられ、p側電極62及び第2の半導体層12と電気的に接続されている。   The transparent electrode 95 is provided on the second semiconductor layer 12 and is not provided in the n-side region 80b. The transparent electrode 95 is provided between the p-side electrode 62 and the second semiconductor layer 12 and is electrically connected to the p-side electrode 62 and the second semiconductor layer 12.

さらに、透明電極95は、n側反射電極63の下の第2の半導体層12上にも設けられている。n側反射電極63と透明電極95との間には絶縁膜71が設けられ、n側反射電極63と透明電極95とは接続されていない。   Further, the transparent electrode 95 is also provided on the second semiconductor layer 12 below the n-side reflective electrode 63. An insulating film 71 is provided between the n-side reflective electrode 63 and the transparent electrode 95, and the n-side reflective electrode 63 and the transparent electrode 95 are not connected.

透明電極95の上面図を表す図37(a)に示すように、透明電極95は第2の半導体層12と同じ平面パターンで第2の半導体層12上に設けられている。   As shown in FIG. 37A showing a top view of the transparent electrode 95, the transparent electrode 95 is provided on the second semiconductor layer 12 in the same plane pattern as the second semiconductor layer 12.

p側電極62の下の透明電極95と、n側反射電極63の下の透明電極95は、一体につながっている。したがって、n側反射電極63の下の発光層13には、透明電極95を通じてp側電極62から電流を供給することができる。   The transparent electrode 95 below the p-side electrode 62 and the transparent electrode 95 below the n-side reflective electrode 63 are connected together. Therefore, current can be supplied from the p-side electrode 62 to the light emitting layer 13 below the n-side reflective electrode 63 through the transparent electrode 95.

n型GaNに比べて高抵抗なp型GaNを含む第2の半導体層12は、横方向(厚さ方向に垂直な方向)に電流を流す能力が、n型GaNを含む第1の半導体層11よりも劣る。   The second semiconductor layer 12 containing p-type GaN, which has higher resistance than n-type GaN, has a capability of flowing current in the lateral direction (direction perpendicular to the thickness direction), and the first semiconductor layer containing n-type GaN. It is inferior to 11.

しかしながら、第5実施形態によれば、第2の半導体層12上に透明電極95を設けることで、第2の半導体層12側から発光層13に供給される電流の、横方向に流れる能力を向上できる。この結果、特に、p側電極62が設けられていない、n側反射電極63の下の領域での発光強度を高めることができる。   However, according to the fifth embodiment, by providing the transparent electrode 95 on the second semiconductor layer 12, the ability of the current supplied from the second semiconductor layer 12 side to the light emitting layer 13 to flow in the lateral direction is improved. It can be improved. As a result, it is possible to increase the emission intensity particularly in the region under the n-side reflective electrode 63 where the p-side electrode 62 is not provided.

また、発光層13とn側反射電極63との間の距離が、発光層13の発光波長の1/2になるように、透明電極95の厚さを制御することで、干渉による反射ロスが抑制でき、高い反射効率が得られる。   Further, by controlling the thickness of the transparent electrode 95 so that the distance between the light emitting layer 13 and the n-side reflective electrode 63 is ½ of the light emitting wavelength of the light emitting layer 13, reflection loss due to interference can be reduced. It can be suppressed and high reflection efficiency is obtained.

次に、図36(a)〜図47(b)を参照して、第5実施形態の半導体発光装置5の製造方法について説明する。図36(a)〜図47(b)は、ウェーハ状態における一部領域を表す。   Next, with reference to FIGS. 36A to 47B, a method for manufacturing the semiconductor light emitting device 5 of the fifth embodiment will be described. FIG. 36A to FIG. 47B show a partial region in the wafer state.

図36(b)、図37(b)、図38(b)、図39(b)、図40(b)、図41(b)、図42(b)、図43(b)、図44(b)、図45(b)、図47(b)は、それぞれ、図36(a)、図37(a)、図38(a)、図39(a)、図40(a)、図41(a)、図42(a)、図43(a)、図44(a)、図45(a)、図47(a)におけるE−E’断面を表す。   36 (b), 37 (b), 38 (b), 39 (b), 40 (b), 41 (b), 42 (b), 43 (b), and 44. (B), FIG. 45 (b), and FIG. 47 (b) are respectively FIG. 36 (a), FIG. 37 (a), FIG. 38 (a), FIG. 39 (a), FIG. 41 (a), FIG. 42 (a), FIG. 43 (a), FIG. 44 (a), FIG. 45 (a), and FIG.

図36(b)に示すように、第1の半導体層11、発光層13および第2の半導体層12を含む半導体層15を基板10上に形成した後、第2の半導体層12上の全面に、透明電極95を形成する。   As shown in FIG. 36B, after the semiconductor layer 15 including the first semiconductor layer 11, the light emitting layer 13, and the second semiconductor layer 12 is formed on the substrate 10, the entire surface of the second semiconductor layer 12 is formed. Then, the transparent electrode 95 is formed.

次に、図示しないレジストを用いた例えばRIE法で、図37(a)及び(b)に示すように、透明電極95、第2の半導体層12および発光層13の積層膜の一部を除去して、第1の半導体層11の一部を露出させる。第1の半導体層11が露出された領域は、透明電極95、第2の半導体層12および発光層13を含まないn側領域80bとなる。   Next, as shown in FIGS. 37A and 37B, a part of the laminated film of the transparent electrode 95, the second semiconductor layer 12, and the light emitting layer 13 is removed by, for example, RIE using a resist (not shown). Then, a part of the first semiconductor layer 11 is exposed. The region where the first semiconductor layer 11 is exposed becomes an n-side region 80b that does not include the transparent electrode 95, the second semiconductor layer 12, and the light emitting layer 13.

次に、基板10上の露出部分のすべてを図38(a)及び(b)に示す絶縁膜71で覆った後、絶縁膜71に選択的に開口74を形成する。また、透明電極95の表面を覆っていた絶縁膜71の一部を、図39(a)及び(b)に示すように除去して、透明電極95上の絶縁膜71に開口75を形成する。   Next, after all of the exposed portion on the substrate 10 is covered with the insulating film 71 shown in FIGS. 38A and 38B, an opening 74 is selectively formed in the insulating film 71. Further, a part of the insulating film 71 covering the surface of the transparent electrode 95 is removed as shown in FIGS. 39A and 39B to form an opening 75 in the insulating film 71 on the transparent electrode 95. .

図40(a)及び(b)に示すように、開口74内のn側電極61上にn側ビア63aが形成され、n側電極61間の第2の半導体層12上の絶縁膜71上に連結部63bが形成され、開口75内の透明電極95の表面上にp側電極62が形成される。   As shown in FIGS. 40A and 40B, an n-side via 63a is formed on the n-side electrode 61 in the opening 74, and on the insulating film 71 on the second semiconductor layer 12 between the n-side electrodes 61. The connecting portion 63 b is formed, and the p-side electrode 62 is formed on the surface of the transparent electrode 95 in the opening 75.

次に、基板10主面上の露出している部分すべてを図41(b)に示す絶縁膜76で覆った後、p側電極62上の絶縁膜76の一部を除去して第1の開口76aを形成し、n側反射電極63上の絶縁膜76の一部を除去して第2の開口76bを形成する。第1の開口76aにはp側電極62が露出し、第2の開口76bにはn側反射電極63が露出する。   Next, after all the exposed portions on the main surface of the substrate 10 are covered with the insulating film 76 shown in FIG. 41B, a part of the insulating film 76 on the p-side electrode 62 is removed to remove the first film. An opening 76a is formed, and a part of the insulating film 76 on the n-side reflective electrode 63 is removed to form a second opening 76b. The p-side electrode 62 is exposed in the first opening 76a, and the n-side reflective electrode 63 is exposed in the second opening 76b.

次に、絶縁膜76の表面、第1の開口76aの内壁(側壁及び底部)、および第2の開口76bの内壁(側壁及び底部)に、図42(b)に示すように、金属膜64を形成する。   Next, as shown in FIG. 42B, a metal film 64 is formed on the surface of the insulating film 76, the inner wall (sidewall and bottom) of the first opening 76a, and the inner wall (sidewall and bottom) of the second opening 76b. Form.

そして、金属膜64上に選択的にレジスト81を形成し、金属膜64を電流経路としたCu電解めっきを行う。これにより、金属膜64上に、選択的にp側配線層65とn側配線層66が形成される。   Then, a resist 81 is selectively formed on the metal film 64, and Cu electrolytic plating using the metal film 64 as a current path is performed. Thereby, the p-side wiring layer 65 and the n-side wiring layer 66 are selectively formed on the metal film 64.

次に、図43(a)及び(b)に示すように、金属ピラー形成用のレジスト82を形成する。そして、レジスト82をマスクに用いて、金属膜64を電流経路としたCu電解めっきを行う。これにより、p側配線層65上にp側金属ピラー67が、n側配線層66上にn側金属ピラー68が形成される。   Next, as shown in FIGS. 43A and 43B, a resist 82 for forming metal pillars is formed. Then, Cu electrolytic plating using the metal film 64 as a current path is performed using the resist 82 as a mask. As a result, the p-side metal pillar 67 is formed on the p-side wiring layer 65, and the n-side metal pillar 68 is formed on the n-side wiring layer 66.

レジスト82は、例えば溶剤もしくは酸素プラズマを用いて図44(b)に示すように除去される。この後、シードメタルとして使った金属膜64の露出している部分をウェットエッチングにより除去する。これにより、図44(b)に示すように、p側配線層65とn側配線層66との金属膜64を通じた電気的接続が分断される。   The resist 82 is removed as shown in FIG. 44B using, for example, a solvent or oxygen plasma. Thereafter, the exposed portion of the metal film 64 used as the seed metal is removed by wet etching. Thereby, as shown in FIG. 44B, the electrical connection through the metal film 64 between the p-side wiring layer 65 and the n-side wiring layer 66 is broken.

次に、図45(a)及び(b)に示すように、p側配線層65、n側配線層66、p側金属ピラー67およびn側金属ピラー68を覆う樹脂層77を形成した後、樹脂層77を研削し、p側金属ピラー67の端面(p側外部端子67a)と、n側金属ピラー68の端面(n側外部端子68a)を樹脂層77から露出させる。   Next, as shown in FIGS. 45A and 45B, after forming a resin layer 77 covering the p-side wiring layer 65, the n-side wiring layer 66, the p-side metal pillar 67, and the n-side metal pillar 68, The resin layer 77 is ground to expose the end face of the p-side metal pillar 67 (p-side external terminal 67 a) and the end face of the n-side metal pillar 68 (n-side external terminal 68 a) from the resin layer 77.

次に、図46(a)に示すように、基板10を除去する。基板10がサファイア基板の場合、例えばレーザーリフトオフ法によって基板10を除去することができる。基板10がシリコン基板の場合には、エッチングによって基板10を除去することができる。   Next, as shown in FIG. 46A, the substrate 10 is removed. When the substrate 10 is a sapphire substrate, the substrate 10 can be removed by, for example, a laser lift-off method. When the substrate 10 is a silicon substrate, the substrate 10 can be removed by etching.

基板10の除去により露出された第1の面15a上には、図46(b)に示すように、蛍光体層50が形成される。なお、前述の樹脂層77の研削工程は、基板10の除去工程後に行っても良いし、蛍光体層50の形成後に行っても構わない。   A phosphor layer 50 is formed on the first surface 15a exposed by removing the substrate 10 as shown in FIG. The above-described grinding process of the resin layer 77 may be performed after the removal process of the substrate 10 or may be performed after the formation of the phosphor layer 50.

次に、図37(a)に示す溝73の位置で、樹脂層77、絶縁膜76、絶縁膜71、第1の半導体層11、および蛍光体層50を切断し、図47(a)及び(b)に示すように、複数の半導体発光装置5に個片化する。   Next, the resin layer 77, the insulating film 76, the insulating film 71, the first semiconductor layer 11, and the phosphor layer 50 are cut at the position of the groove 73 shown in FIG. As shown in (b), the semiconductor light emitting devices 5 are separated into individual pieces.

本実施形態においても、ダイシングされる前までの前述した各工程は、ウェーハ状態で一括して行われるため、個片化された個々のデバイスごとに、配線及びパッケージングを行う必要がなく、大幅な生産コストの低減が可能になる。すなわち、個片化された状態で、すでに配線及びパッケージングが済んでいる。このため、生産性を高めることができ、その結果として価格低減が容易となる。   Also in this embodiment, each process described before dicing is performed collectively in a wafer state, so there is no need to perform wiring and packaging for each individual device, which is greatly reduced. Production cost can be reduced. That is, wiring and packaging have already been completed in the state of being separated. For this reason, productivity can be improved and as a result, price reduction becomes easy.

図35は、第3〜5実施形態の半導体発光装置の変形例を表し、図25(a)の平面図におけるひとつのチップ領域に対応する。   FIG. 35 shows a modification of the semiconductor light emitting device of the third to fifth embodiments, and corresponds to one chip region in the plan view of FIG.

すなわち、図35の構造では、前述した第1、第2実施形態と同様に、n側領域80b及びその上に設けられたn側電極61のまわりのすべてにp側領域80a、発光層13及び第2の半導体層12が存在している。   That is, in the structure of FIG. 35, as in the first and second embodiments described above, the p-side region 80a, the light emitting layer 13 and the n-side region 80b and the n-side electrode 61 provided thereon are all formed around the n-side region 80b. A second semiconductor layer 12 is present.

したがって、1つのn側電極61からその周辺領域すべてに電流が広がり、発光層13の全領域に効率良く電流を供給できる。したがって、発光層13の全領域を効率良く発光させることができる。   Therefore, a current spreads from one n-side electrode 61 to the entire peripheral region, and the current can be efficiently supplied to the entire region of the light emitting layer 13. Therefore, the entire region of the light emitting layer 13 can be made to emit light efficiently.

(第6実施形態)
図48は、第6実施形態の半導体発光装置6の模式断面図である。
図50(c)は、第6実施形態の半導体発光装置6の模式平面図であり、図48は、図50(c)におけるF−F’断面に対応する。
図49(a)〜図50(b)は、第6実施形態の半導体発光装置6における第2の面側の各要素の模式平面図である。
(Sixth embodiment)
FIG. 48 is a schematic cross-sectional view of the semiconductor light emitting device 6 of the sixth embodiment.
FIG. 50C is a schematic plan view of the semiconductor light emitting device 6 according to the sixth embodiment, and FIG. 48 corresponds to the FF ′ cross section in FIG.
FIG. 49A to FIG. 50B are schematic plan views of elements on the second surface side in the semiconductor light emitting device 6 of the sixth embodiment.

第6実施形態の半導体発光装置6も、上記実施形態と同様、半導体層15を有する。半導体層15は、第1の半導体層11と、第2の半導体層12と、発光層13とを含む。   The semiconductor light emitting device 6 of the sixth embodiment also has a semiconductor layer 15 as in the above embodiment. The semiconductor layer 15 includes a first semiconductor layer 11, a second semiconductor layer 12, and a light emitting layer 13.

n型GaN層を含む第1の半導体層11は、第1の面15aと、第1の面15aの反対側に設けられた第2の面とを有する。さらに、第2の面は、図49(a)に示すように、p側領域80aとn側領域80bとを有する。   The first semiconductor layer 11 including the n-type GaN layer has a first surface 15a and a second surface provided on the opposite side of the first surface 15a. Furthermore, as shown in FIG. 49A, the second surface has a p-side region 80a and an n-side region 80b.

第1の半導体層11の第2の面におけるp側領域80a上に、発光層(活性層)13が設けられ、その発光層13上に、p型GaN層を含む第2の半導体層12が設けられている。発光層13は、第1の半導体層11と第2の半導体層12との間に設けられている。第1の半導体層11の第2の面におけるn側領域80bには、発光層13及び第2の半導体層12が設けられていない。   A light emitting layer (active layer) 13 is provided on the p-side region 80 a on the second surface of the first semiconductor layer 11, and the second semiconductor layer 12 including a p-type GaN layer is formed on the light emitting layer 13. Is provided. The light emitting layer 13 is provided between the first semiconductor layer 11 and the second semiconductor layer 12. The light emitting layer 13 and the second semiconductor layer 12 are not provided in the n-side region 80 b on the second surface of the first semiconductor layer 11.

第2の半導体層12の表面に、p側電極62が設けられている。第1の半導体層11の第2の面におけるn側領域80b上に、n側電極61が設けられている。   A p-side electrode 62 is provided on the surface of the second semiconductor layer 12. An n-side electrode 61 is provided on the n-side region 80 b on the second surface of the first semiconductor layer 11.

n側領域80bは、第1の半導体層11の第2の面の全面に形成された発光層13及び第2の半導体層12の一部を選択的に除去することで、第1の半導体層11の表面が露出されて形成される。   The n-side region 80b is formed by selectively removing a part of the light emitting layer 13 and the second semiconductor layer 12 formed on the entire second surface of the first semiconductor layer 11, thereby allowing the first semiconductor layer to be removed. 11 is exposed and formed.

図49(a)に示すように、ひとつのチップにつき、複数箇所(例えば2箇所)にn側領域80bが形成される。図49(b)に示すように、それぞれのn側領域80bの上にn側電極61が設けられている。   As shown in FIG. 49A, n-side regions 80b are formed at a plurality of locations (for example, 2 locations) per chip. As shown in FIG. 49B, an n-side electrode 61 is provided on each n-side region 80b.

2つのn側電極61に挟まれた第2の半導体層12上にも、p側電極62が設けられている。p側電極62は発光層13を含む領域上に設けられ、n側電極61は発光層13を含まないn側領域80b上に設けられている。   A p-side electrode 62 is also provided on the second semiconductor layer 12 sandwiched between the two n-side electrodes 61. The p-side electrode 62 is provided on the region including the light emitting layer 13, and the n-side electrode 61 is provided on the n-side region 80 b not including the light emitting layer 13.

p側電極62上には絶縁膜71が設けられている。n側電極61の側面、発光層13の側面、第2の半導体層12の側面、およびp側電極62の側面にも、絶縁膜71が設けられている。   An insulating film 71 is provided on the p-side electrode 62. An insulating film 71 is also provided on the side surface of the n-side electrode 61, the side surface of the light emitting layer 13, the side surface of the second semiconductor layer 12, and the side surface of the p-side electrode 62.

p側電極62は、第2の半導体層12と接触し、第2の半導体層12に含まれるガリウム(Ga)と合金を形成可能な、例えば、ニッケル(Ni)、金(Au)およびロジウム(Rh)のうちの少なくとも1つを含むコンタクト層を含む。さらに、p側電極62は、コンタクト層上に設けられ、コンタクト層よりも発光層13の発光光に対する反射率が高く、主成分として例えば銀(Ag)を含む反射層を含む。   The p-side electrode 62 is in contact with the second semiconductor layer 12 and can form an alloy with gallium (Ga) contained in the second semiconductor layer 12, for example, nickel (Ni), gold (Au), and rhodium ( A contact layer including at least one of Rh). Furthermore, the p-side electrode 62 is provided on the contact layer, has a higher reflectance for the emitted light of the light emitting layer 13 than the contact layer, and includes a reflective layer containing, for example, silver (Ag) as a main component.

絶縁膜71上には、金属膜64を介して、p側配線層65とn側配線層66とが互いに離間して設けられている。
図50(a)に、p側配線層65とn側配線層66の平面レイアウトを示す。
On the insulating film 71, a p-side wiring layer 65 and an n-side wiring layer 66 are provided so as to be separated from each other with a metal film 64 interposed therebetween.
FIG. 50A shows a planar layout of the p-side wiring layer 65 and the n-side wiring layer 66.

p側配線層65及びn側配線層66は、上記実施形態と同様、電解めっき法により形成される。金属膜64は、そのめっき時のシードメタルとして使われる。   The p-side wiring layer 65 and the n-side wiring layer 66 are formed by an electrolytic plating method as in the above embodiment. The metal film 64 is used as a seed metal at the time of plating.

絶縁膜71には、図49(c)に示すように、p側電極62に達する第1の開口71aが形成され、その第1の開口71a内に設けられたp側ビア65a(図48に示す)を通じて、p側配線層65はp側電極62と電気的に接続されている。   As shown in FIG. 49C, a first opening 71a reaching the p-side electrode 62 is formed in the insulating film 71, and a p-side via 65a (shown in FIG. 48) provided in the first opening 71a is formed. The p-side wiring layer 65 is electrically connected to the p-side electrode 62.

絶縁膜71には、図49(c)に示すように、n側電極61に達する第2の開口71bが形成され、その第2の開口71b内に設けられたn側ビア66a(図48に示す)を通じて、n側配線層66はn側電極61と電気的に接続されている。   As shown in FIG. 49C, the insulating film 71 has a second opening 71b reaching the n-side electrode 61, and an n-side via 66a (shown in FIG. 48) provided in the second opening 71b. The n-side wiring layer 66 is electrically connected to the n-side electrode 61.

さらに、n側配線層66は、2つのn側電極61間の半導体層15上の絶縁膜71上にも設けられている。   Further, the n-side wiring layer 66 is also provided on the insulating film 71 on the semiconductor layer 15 between the two n-side electrodes 61.

p側配線層65上には、p側金属ピラー67が設けられている。n側配線層66上には、n側金属ピラー68が設けられている。
図50(b)に、p側金属ピラー67とn側金属ピラー66の平面レイアウトを示す。
A p-side metal pillar 67 is provided on the p-side wiring layer 65. An n-side metal pillar 68 is provided on the n-side wiring layer 66.
FIG. 50B shows a planar layout of the p-side metal pillar 67 and the n-side metal pillar 66.

p側配線層65及びp側金属ピラー67は、本実施形態におけるp側配線部を構成する。n側配線層66及びn側金属ピラー68は、本実施形態におけるn側配線部を構成する。   The p-side wiring layer 65 and the p-side metal pillar 67 constitute a p-side wiring part in the present embodiment. The n-side wiring layer 66 and the n-side metal pillar 68 constitute an n-side wiring portion in the present embodiment.

絶縁膜71上には、樹脂層77が積層されている。樹脂層77は、p側配線部の周囲及びn側配線部の周囲を覆っている。また、樹脂層77は、p側金属ピラー67とn側金属ピラー68との間に充填されている。   A resin layer 77 is laminated on the insulating film 71. The resin layer 77 covers the periphery of the p-side wiring portion and the periphery of the n-side wiring portion. The resin layer 77 is filled between the p-side metal pillar 67 and the n-side metal pillar 68.

第6実施形態においても、n側電極61よりも広い領域にわたって形成された発光層13によって高い光出力を得ることができる。なおかつ、発光層13を含む領域よりも狭い領域に設けられたn側電極61が、より面積の大きなn側配線層66として実装面側に引き出されている。   Also in the sixth embodiment, a high light output can be obtained by the light emitting layer 13 formed over a region wider than the n-side electrode 61. In addition, the n-side electrode 61 provided in a region narrower than the region including the light emitting layer 13 is drawn out to the mounting surface side as an n-side wiring layer 66 having a larger area.

p側電極62は、単層配線(p側配線層65)を介して、実装時の外部端子67aを有するp側金属ピラー67に接続されている。n側電極61は、単層配線(n側配線層66)を介して、実装時の外部端子68aを有するp側金属ピラー68に接続されている。   The p-side electrode 62 is connected to a p-side metal pillar 67 having an external terminal 67a at the time of mounting via a single layer wiring (p-side wiring layer 65). The n-side electrode 61 is connected to a p-side metal pillar 68 having an external terminal 68a at the time of mounting through a single layer wiring (n-side wiring layer 66).

第1の面15a上には、蛍光体層50が設けられている。蛍光体層50は、透明媒体としての透明樹脂51と、透明樹脂51中に分散された複数の粒子状の蛍光体52とを有する。   A phosphor layer 50 is provided on the first surface 15a. The phosphor layer 50 includes a transparent resin 51 as a transparent medium and a plurality of particulate phosphors 52 dispersed in the transparent resin 51.

第6実施形態の半導体発光装置6においても、光の主な取り出し面である第1の面15aの反対側の第2の面にp側電極62およびn側電極61が設けられているため、第1の面15aからの光取り出しが電極によって妨げられない。   Also in the semiconductor light emitting device 6 of the sixth embodiment, the p-side electrode 62 and the n-side electrode 61 are provided on the second surface opposite to the first surface 15a, which is the main light extraction surface. Light extraction from the first surface 15a is not hindered by the electrodes.

第1の半導体層11の第2の面におけるn側領域80b、およびそのn側領域80b上に設けられたn側電極61は、ドット状もしくは島状に第2の面に散在されている。このため、発光層13を含まない領域を小さくして発光面積の拡大を図りつつも、発光層13の面方向の均一電流分布を実現できる。   The n-side region 80b on the second surface of the first semiconductor layer 11 and the n-side electrode 61 provided on the n-side region 80b are scattered on the second surface in the form of dots or islands. Therefore, a uniform current distribution in the surface direction of the light emitting layer 13 can be realized while reducing the area not including the light emitting layer 13 to increase the light emitting area.

さらに、図49(b)に示すように、第2の面のほぼ全面にわたって、発光層13の発光光に対して高い反射性を有するp側電極62が広がっている。したがって、発光層13から光取り出し面(第1の面15a)の反対側に放射された光の反射面積を広くでき、高い光取り出し効率が得られる。   Further, as shown in FIG. 49B, the p-side electrode 62 having high reflectivity with respect to the light emitted from the light-emitting layer 13 spreads over substantially the entire second surface. Therefore, the reflection area of the light emitted from the light emitting layer 13 to the opposite side of the light extraction surface (first surface 15a) can be increased, and high light extraction efficiency can be obtained.

また、図48、図49(a)及び(b)に示すように、n側領域80b及びn側電極61のまわりのすべてに発光層13及びp側電極62が存在している。したがって、1つのn側電極61からその周囲360度方向に電流が広がり、発光層13の全領域に効率良く電流を供給できる。したがって、本実施形態によれば、発光層13の全領域を効率良く発光させることができる。   Further, as shown in FIGS. 48, 49A, and 49B, the light emitting layer 13 and the p-side electrode 62 exist all around the n-side region 80b and the n-side electrode 61. Therefore, a current spreads from one n-side electrode 61 in the direction of 360 degrees around it, and the current can be efficiently supplied to the entire region of the light emitting layer 13. Therefore, according to the present embodiment, the entire region of the light emitting layer 13 can be made to emit light efficiently.

また、第6実施形態の構造において、前述した第5実施形態のように、第2の半導体層12とp側電極62との間に透明電極を設けてもよい。発光層13とp側電極62との間の距離が、発光層13の発光波長の1/2になるように、透明電極の厚さを制御することで、干渉による反射ロスが抑制でき、高い反射効率が得られる。   In the structure of the sixth embodiment, a transparent electrode may be provided between the second semiconductor layer 12 and the p-side electrode 62 as in the fifth embodiment described above. By controlling the thickness of the transparent electrode so that the distance between the light emitting layer 13 and the p-side electrode 62 is ½ of the light emitting wavelength of the light emitting layer 13, reflection loss due to interference can be suppressed and high. Reflective efficiency is obtained.

(第7実施形態)
図51(a)〜(d)は、第7実施形態の半導体発光装置7における第2の面側の各要素の模式平面図である。
(Seventh embodiment)
51A to 51D are schematic plan views of elements on the second surface side in the semiconductor light emitting device 7 of the seventh embodiment.

第7実施形態の半導体発光装置7は、p側領域80a、n側領域80b、p側電極62、n側電極61、p側配線層65、n側配線層66、p側金属ピラー67およびn側金属ピラー68の平面レイアウトが、上記第6実施形態の半導体発光装置6と異なる。   The semiconductor light emitting device 7 of the seventh embodiment includes a p-side region 80a, an n-side region 80b, a p-side electrode 62, an n-side electrode 61, a p-side wiring layer 65, an n-side wiring layer 66, a p-side metal pillar 67 and n. The planar layout of the side metal pillar 68 is different from that of the semiconductor light emitting device 6 of the sixth embodiment.

図51(a)は、上記第6実施形態の図49(b)に対応し、第7実施形態の半導体発光装置7におけるp側電極62とn側電極61の平面レイアウトを示す。
図51(b)は、上記第6実施形態の図49(c)に対応し、第7実施形態の半導体発光装置7における絶縁膜71及び開口71a、71bの平面図を示す。
図51(c)は、上記第6実施形態の図50(a)に対応し、第7実施形態の半導体発光装置7におけるp側配線層65とn側配線層66の平面レイアウトを示す。
図51(d)は、上記第6実施形態の図50(b)に対応し、第7実施形態の半導体発光装置7におけるp側金属ピラー67とn側金属ピラー68の平面レイアウトを示す。
FIG. 51A corresponds to FIG. 49B of the sixth embodiment, and shows a planar layout of the p-side electrode 62 and the n-side electrode 61 in the semiconductor light emitting device 7 of the seventh embodiment.
FIG. 51B corresponds to FIG. 49C of the sixth embodiment, and shows a plan view of the insulating film 71 and the openings 71a and 71b in the semiconductor light emitting device 7 of the seventh embodiment.
FIG. 51C corresponds to FIG. 50A of the sixth embodiment, and shows a planar layout of the p-side wiring layer 65 and the n-side wiring layer 66 in the semiconductor light emitting device 7 of the seventh embodiment.
FIG. 51D corresponds to FIG. 50B of the sixth embodiment, and shows a planar layout of the p-side metal pillar 67 and the n-side metal pillar 68 in the semiconductor light emitting device 7 of the seventh embodiment.

上記実施形態と同様、n側領域80bは、第1の半導体層11の第2の面の全面に形成された発光層13及び第2の半導体層12の一部を選択的に除去することで、第1の半導体層11の表面が露出されて形成される。   As in the above embodiment, the n-side region 80b is formed by selectively removing a part of the light emitting layer 13 and the second semiconductor layer 12 formed on the entire second surface of the first semiconductor layer 11. The surface of the first semiconductor layer 11 is exposed.

ひとつのチップにつき、複数箇所にn側領域80bが形成される。本実施形態では、例えばチップの4隅に4つのn側領域80bが形成される。そして、それぞれのn側領域80bの上にn側電極61が設けられている。図51(a)の平面視にて、n側電極61の間にもp側電極62が設けられている。   N-side regions 80b are formed at a plurality of locations per chip. In the present embodiment, for example, four n-side regions 80b are formed at the four corners of the chip. An n-side electrode 61 is provided on each n-side region 80b. A p-side electrode 62 is also provided between the n-side electrodes 61 in the plan view of FIG.

そして、上記実施形態と同様、図51(c)に示すように、絶縁膜71上に、p側配線層65とn側配線層66とが互いに離間して設けられている。   As in the above embodiment, as shown in FIG. 51C, the p-side wiring layer 65 and the n-side wiring layer 66 are provided on the insulating film 71 so as to be separated from each other.

絶縁膜71には、図51(b)に示すように、p側電極62に達する第1の開口71aが形成され、その第1の開口71a内に設けられたp側ビアを通じて、p側配線層65はp側電極62と電気的に接続されている。   As shown in FIG. 51B, a first opening 71a reaching the p-side electrode 62 is formed in the insulating film 71, and a p-side wiring is formed through a p-side via provided in the first opening 71a. The layer 65 is electrically connected to the p-side electrode 62.

また、絶縁膜71には、図51(b)に示すように、n側電極61に達する第2の開口71bが形成され、その第2の開口71b内に設けられたn側ビアを通じて、n側配線層66はn側電極61と電気的に接続されている。   Further, as shown in FIG. 51B, a second opening 71b reaching the n-side electrode 61 is formed in the insulating film 71, and n through a n-side via provided in the second opening 71b. The side wiring layer 66 is electrically connected to the n-side electrode 61.

複数のn側電極61は第2の面上ではつながらずに互いに分離されている。それら複数のn側電極61は、絶縁膜71上に広がる共通のn側配線層66に対して接続されている。   The plurality of n-side electrodes 61 are not connected to each other on the second surface and are separated from each other. The plurality of n-side electrodes 61 are connected to a common n-side wiring layer 66 extending on the insulating film 71.

図51(d)に示すように、p側配線層65上にはp側金属ピラー67が設けられ、n側配線層66上にはn側金属ピラー68が設けられている。   As shown in FIG. 51D, a p-side metal pillar 67 is provided on the p-side wiring layer 65, and an n-side metal pillar 68 is provided on the n-side wiring layer 66.

p側電極62は、単層配線(p側配線層65)を介してp側金属ピラー67に接続されている。n側電極61は、単層配線(n側配線層66)を介してp側金属ピラー68に接続されている。   The p-side electrode 62 is connected to the p-side metal pillar 67 through a single layer wiring (p-side wiring layer 65). The n-side electrode 61 is connected to the p-side metal pillar 68 through a single layer wiring (n-side wiring layer 66).

第7実施形態においても、n側電極61よりも広い領域にわたって形成された発光層13によって高い光出力を得ることができる。なおかつ、発光層13を含む領域よりも狭い領域に設けられたn側電極61が、より面積の大きなn側配線層66として実装面側に引き出されている。   Also in the seventh embodiment, a high light output can be obtained by the light emitting layer 13 formed over a region wider than the n-side electrode 61. In addition, the n-side electrode 61 provided in a region narrower than the region including the light emitting layer 13 is drawn out to the mounting surface side as an n-side wiring layer 66 having a larger area.

また、n側領域80b、およびそのn側領域80b上に設けられたn側電極61は、ドット状もしくは島状に第2の面に散在されている。このため、発光層13を含まない領域を小さくして発光面積の拡大を図りつつも、発光層13の面方向の均一電流分布を実現できる。   The n-side region 80b and the n-side electrode 61 provided on the n-side region 80b are scattered on the second surface in the form of dots or islands. Therefore, a uniform current distribution in the surface direction of the light emitting layer 13 can be realized while reducing the area not including the light emitting layer 13 to increase the light emitting area.

さらに、図51(a)に示すように、四隅以外の第2の面のほぼ全面にわたって、発光層13の発光光に対して高い反射性を有するp側電極62が広がっている。したがって、発光層13から光取り出し面(第1の面15a)の反対側に放射された光の反射面積を広くでき、高い光取り出し効率が得られる。   Further, as shown in FIG. 51A, the p-side electrode 62 having high reflectivity with respect to the light emitted from the light emitting layer 13 is spread over almost the entire second surface other than the four corners. Therefore, the reflection area of the light emitted from the light emitting layer 13 to the opposite side of the light extraction surface (first surface 15a) can be increased, and high light extraction efficiency can be obtained.

図52(a)〜(d)は、前述した第3実施形態の半導体発光装置3における第2の面側の各要素の平面レイアウトの変形例を示す模式平面図である。   52A to 52D are schematic plan views showing modifications of the planar layout of each element on the second surface side in the semiconductor light emitting device 3 of the third embodiment described above.

図52(a)は、上記図25(a)に対応し、p側電極62、n側電極61およびn側反射電極63の平面レイアウトを示す。
図52(b)は、上記図26(a)に対応し、絶縁膜76及び開口76a、76bの平面図を示す。
図52(c)は、上記図27(a)に対応し、p側配線層65とn側配線層66の平面レイアウトを示す。
図52(d)は、上記図29(a)に対応し、p側金属ピラー67とn側金属ピラー68の平面レイアウトを示す。
FIG. 52A corresponds to FIG. 25A and shows a planar layout of the p-side electrode 62, the n-side electrode 61, and the n-side reflective electrode 63.
FIG. 52B corresponds to FIG. 26A and shows a plan view of the insulating film 76 and the openings 76a and 76b.
FIG. 52C corresponds to FIG. 27A and shows a planar layout of the p-side wiring layer 65 and the n-side wiring layer 66.
FIG. 52 (d) corresponds to FIG. 29 (a) and shows a planar layout of the p-side metal pillar 67 and the n-side metal pillar 68.

この変形例でも、ひとつのチップにつき、複数箇所(例えば3箇所)にn側領域80bが形成され、それぞれのn側領域80bの上にn側電極61が設けられている。3つのn側電極61は、例えばチップの長手方向(図25(a)におけるX方向)に配列されている。   Also in this modification, n-side regions 80b are formed at a plurality of locations (for example, 3 locations) per chip, and the n-side electrode 61 is provided on each n-side region 80b. The three n-side electrodes 61 are arranged in the longitudinal direction of the chip (X direction in FIG. 25A), for example.

この変形例では、上記第3実施形態と異なり、図52(a)に示すように、ひとつのチップ内で、p側電極62がn側反射電極63によって2つに分断されている。n側反射電極63は、n側電極61上、およびn側電極61間の発光層13上に設けられている。   In this modification, unlike the third embodiment, as shown in FIG. 52A, the p-side electrode 62 is divided into two by the n-side reflective electrode 63 in one chip. The n-side reflective electrode 63 is provided on the n-side electrode 61 and on the light emitting layer 13 between the n-side electrodes 61.

p側電極62およびn側反射電極63上に設けられた絶縁膜76には、図52(b)に示すように、1つの(第2の)開口76bと、2つの(第1の)p側開口76aが形成されている。   As shown in FIG. 52B, the insulating film 76 provided on the p-side electrode 62 and the n-side reflective electrode 63 has one (second) opening 76b and two (first) p. A side opening 76a is formed.

開口76bは、n側反射電極63上に形成され、n側反射電極63に通じている。n側反射電極63によって分断された2つのp側電極62のそれぞれの上に開口76aが形成され、開口76aはp側電極62に通じている。   The opening 76 b is formed on the n-side reflective electrode 63 and communicates with the n-side reflective electrode 63. An opening 76 a is formed on each of the two p-side electrodes 62 divided by the n-side reflective electrode 63, and the opening 76 a communicates with the p-side electrode 62.

図52(c)に示すように、絶縁膜76上に、p側配線層65およびn側配線層66が互いに離間して設けられている。   As shown in FIG. 52C, the p-side wiring layer 65 and the n-side wiring layer 66 are provided on the insulating film 76 so as to be separated from each other.

絶縁膜76に形成された開口76a内に設けられたp側ビアを通じて、p側配線層65はp側電極62と電気的に接続されている。絶縁膜76に形成された開口76b内に設けられたn側ビアを通じて、n側配線層66はn側反射電極63及びn側電極61と電気的に接続されている。   The p-side wiring layer 65 is electrically connected to the p-side electrode 62 through a p-side via provided in the opening 76 a formed in the insulating film 76. The n-side wiring layer 66 is electrically connected to the n-side reflective electrode 63 and the n-side electrode 61 through an n-side via provided in the opening 76 b formed in the insulating film 76.

図52(d)に示すように、p側配線層65上にはp側金属ピラー67が設けられ、n側配線層66上にはn側金属ピラー68が設けられている。   As shown in FIG. 52D, a p-side metal pillar 67 is provided on the p-side wiring layer 65, and an n-side metal pillar 68 is provided on the n-side wiring layer 66.

この変形例においても、n側電極61よりも広い領域にわたって形成された発光層13によって高い光出力を得ることができる。なおかつ、発光層13を含む領域よりも狭い領域に設けられたn側電極61が、より面積の大きなn側配線層66として実装面側に引き出されている。   Also in this modification, a high light output can be obtained by the light emitting layer 13 formed over a region wider than the n-side electrode 61. In addition, the n-side electrode 61 provided in a region narrower than the region including the light emitting layer 13 is drawn out to the mounting surface side as an n-side wiring layer 66 having a larger area.

また、n側領域80b、およびそのn側領域80b上に設けられたn側電極61は、ドット状もしくは島状に第2の面に散在されている。このため、発光層13を含まない領域を小さくして発光面積の拡大を図りつつも、発光層13の面方向の均一電流分布を実現できる。   The n-side region 80b and the n-side electrode 61 provided on the n-side region 80b are scattered on the second surface in the form of dots or islands. Therefore, a uniform current distribution in the surface direction of the light emitting layer 13 can be realized while reducing the area not including the light emitting layer 13 to increase the light emitting area.

さらに、図52(a)に示すように、光取り出し面(第1の面15a)の反対側の面のほぼ全面にわたって、いずれも発光層13の発光光に対して高い反射性を有するp側電極62およびn側反射電極63が広がっている。したがって、発光層13から光取り出し面(第1の面15a)の反対側に放射された光の反射面積を広くでき、高い光取り出し効率が得られる。   Further, as shown in FIG. 52 (a), the p side having high reflectivity with respect to the light emitted from the light emitting layer 13 over almost the entire surface opposite to the light extraction surface (first surface 15a). The electrode 62 and the n-side reflective electrode 63 are spread. Therefore, the reflection area of the light emitted from the light emitting layer 13 to the opposite side of the light extraction surface (first surface 15a) can be increased, and high light extraction efficiency can be obtained.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

1〜7…半導体発光装置、11…第1の半導体層、12…第2の半導体層、13…発光層、15…半導体層、14a,80a…p側領域、14b,80b…n側領域、15a…第1の面、16a,62…p側電極、17a,61…n側電極、21,31,65…p側配線層、22,32,66…n側配線層、23,67…p側金属ピラー、24,68…n側金属ピラー、50…蛍光体層、63…n側反射電極、63a…n側ビア、63b…連結部、95…透明電極   DESCRIPTION OF SYMBOLS 1-7 ... Semiconductor light-emitting device, 11 ... 1st semiconductor layer, 12 ... 2nd semiconductor layer, 13 ... Light emitting layer, 15 ... Semiconductor layer, 14a, 80a ... p side area | region, 14b, 80b ... n side area | region, 15a ... first surface, 16a, 62 ... p-side electrode, 17a, 61 ... n-side electrode, 21, 31, 65 ... p-side wiring layer, 22, 32, 66 ... n-side wiring layer, 23, 67 ... p Side metal pillar, 24, 68 ... n side metal pillar, 50 ... phosphor layer, 63 ... n side reflection electrode, 63a ... n side via, 63b ... connecting portion, 95 ... transparent electrode

Claims (7)

第1の面と、前記第1の面の反対側に設けられた第2の面と、を有する第1の半導体層と、
前記第2の面上に設けられた発光層と、
前記発光層上に設けられた第2の半導体層と、
前記第2の半導体層上に設けられ、前記発光層の発光光に対して反射性を有するp側電極と、
前記第2の面上に設けられた複数のn側電極と、
前記複数のn側電極間の前記第2の半導体層上に設けられた絶縁膜と、
前記複数のn側電極のそれぞれの上に設けられた複数のn側ビアと、前記絶縁膜上に設けられ、前記複数のn側ビアをつなぐ連結部とを有し、前記n側電極よりも前記発光層の発光光に対する反射率が高く、前記p側電極と同じ材料のn側反射電極と、
を備えた半導体発光装置。
A first semiconductor layer having a first surface and a second surface provided on the opposite side of the first surface;
A light emitting layer provided on the second surface;
A second semiconductor layer provided on the light emitting layer;
A p-side electrode provided on the second semiconductor layer and having reflectivity with respect to light emitted from the light emitting layer;
A plurality of n-side electrodes provided on the second surface;
An insulating film provided on the second semiconductor layer between the plurality of n-side electrodes;
A plurality of n-side vias provided on each of the plurality of n-side electrodes, and a connecting portion provided on the insulating film and connecting the plurality of n-side vias; A high reflectance of the light emitting layer with respect to the emitted light, and an n-side reflective electrode of the same material as the p-side electrode;
A semiconductor light emitting device comprising:
前記p側電極及び前記n側反射電極は、銀を含む請求項1記載の半導体発光装置。   The semiconductor light-emitting device according to claim 1, wherein the p-side electrode and the n-side reflective electrode contain silver. 前記n側反射電極と前記第2の半導体層との間で前記第2の半導体層上に設けられた透明電極をさらに備えた請求項1または2に記載の半導体発光装置。   The semiconductor light-emitting device according to claim 1, further comprising a transparent electrode provided on the second semiconductor layer between the n-side reflective electrode and the second semiconductor layer. 前記複数のn側電極が、前記第2の面上にドット状に散在している請求項1〜3のいずれか1つに記載の半導体発光装置。   The semiconductor light-emitting device according to claim 1, wherein the plurality of n-side electrodes are scattered in a dot shape on the second surface. 前記p側電極上に設けられたp側配線層と、
前記p側配線層上に設けられ、前記p側配線層よりも厚いp側金属ピラーと、
前記n側反射電極上に設けられたn側配線層と、
前記n側配線層上に設けられ、前記n側配線層よりも厚いn側金属ピラーと、
をさらに備えた請求項1〜4のいずれか1つに記載の半導体発光装置。
A p-side wiring layer provided on the p-side electrode;
A p-side metal pillar provided on the p-side wiring layer and thicker than the p-side wiring layer;
An n-side wiring layer provided on the n-side reflective electrode;
An n-side metal pillar provided on the n-side wiring layer and thicker than the n-side wiring layer;
The semiconductor light-emitting device according to claim 1, further comprising:
前記p側金属ピラーと前記n側金属ピラーとの間に設けられた第2の絶縁膜をさらに備えた請求項5記載の半導体発光装置。   The semiconductor light-emitting device according to claim 5, further comprising a second insulating film provided between the p-side metal pillar and the n-side metal pillar. 前記第2の絶縁膜は、前記p側金属ピラーの周囲及び前記n側金属ピラーの周囲を連続して覆っている請求項6記載の半導体発光装置。   The semiconductor light emitting device according to claim 6, wherein the second insulating film continuously covers the periphery of the p-side metal pillar and the periphery of the n-side metal pillar.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7570863B2 (en) 2020-09-24 2024-10-22 スタンレー電気株式会社 Semiconductor light emitting device and semiconductor light emitting module

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010525586A (en) * 2007-04-26 2010-07-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング Optoelectronic component and method for manufacturing optoelectronic component
JP2011066304A (en) * 2009-09-18 2011-03-31 Toyoda Gosei Co Ltd Light-emitting element
JP2011119491A (en) * 2009-12-04 2011-06-16 Showa Denko Kk Semiconductor light-emitting element, electronic apparatus, and light-emitting device
JP2011254033A (en) * 2010-06-04 2011-12-15 Toshiba Corp Semiconductor light-emitting device
JP2011258667A (en) * 2010-06-07 2011-12-22 Toshiba Corp Semiconductor light-emitting device and method for producing the sane
JP2012019217A (en) * 2010-07-08 2012-01-26 Samsung Led Co Ltd Semiconductor light-emitting device and method of manufacturing the same, illuminating device and backlight

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010525586A (en) * 2007-04-26 2010-07-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング Optoelectronic component and method for manufacturing optoelectronic component
JP2011066304A (en) * 2009-09-18 2011-03-31 Toyoda Gosei Co Ltd Light-emitting element
JP2011119491A (en) * 2009-12-04 2011-06-16 Showa Denko Kk Semiconductor light-emitting element, electronic apparatus, and light-emitting device
JP2011254033A (en) * 2010-06-04 2011-12-15 Toshiba Corp Semiconductor light-emitting device
JP2011258667A (en) * 2010-06-07 2011-12-22 Toshiba Corp Semiconductor light-emitting device and method for producing the sane
JP2012019217A (en) * 2010-07-08 2012-01-26 Samsung Led Co Ltd Semiconductor light-emitting device and method of manufacturing the same, illuminating device and backlight

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7570863B2 (en) 2020-09-24 2024-10-22 スタンレー電気株式会社 Semiconductor light emitting device and semiconductor light emitting module

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