JP2015186067A - Power conversion device and method of synchronization between nodes - Google Patents
Power conversion device and method of synchronization between nodes Download PDFInfo
- Publication number
- JP2015186067A JP2015186067A JP2014061114A JP2014061114A JP2015186067A JP 2015186067 A JP2015186067 A JP 2015186067A JP 2014061114 A JP2014061114 A JP 2014061114A JP 2014061114 A JP2014061114 A JP 2014061114A JP 2015186067 A JP2015186067 A JP 2015186067A
- Authority
- JP
- Japan
- Prior art keywords
- timer
- node
- power conversion
- cycle
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
本発明は，電力変換装置並びにノード間の同期方法に関する。
The present invention relates to a power conversion device and a synchronization method between nodes.
電力系統の運用等において電力変換装置が多く用いられている。特に，高電圧に耐え得るように，電力変換の機能を持ったセルを直列に接続したものが用いられている。このような電力変換装置では，セルの間の同期をとることが必要であり，例えば，特開２０１１−２４３９３号公報（特許文献１）に記載のように，中央制御装置と各セルと同電位の近傍に設置したセル制御装置とから構成して，中央制御装置と各セル制御装置とを光ファイバケーブルでデイジーチェーン接続し，セルの間の同期をとるようにセル制御装置を介して制御している。 Many power converters are used in power system operations and the like. In particular, cells with a power conversion function connected in series to withstand high voltages are used. In such a power conversion device, it is necessary to synchronize the cells. For example, as described in Japanese Patent Application Laid-Open No. 2011-24393 (Patent Document 1), the central control device and each cell have the same potential. The central control unit and each cell control unit are daisy-chained with optical fiber cables and controlled via the cell control unit so as to synchronize the cells. ing.
このセル制御装置に電圧指令等の指令を送るためには，リングネットワーク等が利用される。このネットワークについては，例えば特開２００２−９４４９１号公報（特許文献２）に記載のように，２ファイバリングネットワークで右回りと左回りで順次時刻同期を確立する技術が知られている。また，例えば特開２０１２−５０４２号公報（特許文献３）に記載のように，論理的なリング型ネットワークを構成してノード間のタイマー値の同期を容易且つ的確に行う技術が知られている。
A ring network or the like is used to send a command such as a voltage command to the cell control device. As for this network, for example, as described in Japanese Patent Application Laid-Open No. 2002-94491 (Patent Document 2), a technique is known in which time synchronization is sequentially established clockwise and counterclockwise in a two-fiber ring network. Also, as described in, for example, Japanese Patent Application Laid-Open No. 2012-5042 (Patent Document 3), a technique for configuring a logical ring network to easily and accurately synchronize timer values between nodes is known. .
特許文献１に記載の技術では，予め設定された遅延バランス時間に従って各ノードの動作タイミングが決まる。各セル制御装置は，伝送フレームを受信し，遅延バランス時間を待ってＰＷＭのキャリア信号をリセットすると共にＰＷＭの変調度の切り替えを行っている。このように，中央制御装置が送信する伝送フレームのタイミングで各セル制御装置の制御周期とＰＷＭのキャリア信号が決定するため，ノード数が増加すると中央制御装置が送信する伝送フレームのタイミングの精度が重要になってくる。また，各セル制御装置の制御周期とＰＷＭのキャリア信号は独立に制御できないため，ＰＷＭのキャリア信号を電力を供給する側の系統電力の周期や位相に一致させようとしても，制御周期，即ち伝送フレームの周期時間以下には合せ込むことができない。このように，従来技術では，ＰＷＭのキャリア信号等の信号を系統電力の周期や位相に一致することが難しいとの問題が生じている。 In the technique described in Patent Document 1, the operation timing of each node is determined according to a preset delay balance time. Each cell control device receives a transmission frame, waits for a delay balance time, resets the PWM carrier signal, and switches the PWM modulation degree. In this way, since the control cycle of each cell controller and the PWM carrier signal are determined at the timing of the transmission frame transmitted by the central controller, the accuracy of the timing of the transmission frame transmitted by the central controller increases as the number of nodes increases. It becomes important. In addition, since the control cycle of each cell controller and the PWM carrier signal cannot be controlled independently, even if the PWM carrier signal is made to match the cycle or phase of the system power on the power supply side, the control cycle, i.e. transmission It cannot be adjusted below the cycle time of the frame. Thus, in the prior art, there is a problem that it is difficult to match a signal such as a PWM carrier signal with the cycle or phase of the system power.
特許文献２の技術では，時刻マスターと時刻スレーブ間で時刻情報を送受信することにより時刻差を求め，その時刻差を用いて時刻スレーブ側で補正された時刻情報を得る時刻同期を用いている。このような特許文献２の装置では，隣接したノード間の時刻を適宜一致化させることが可能である。しかし，特許文献２の装置の場合には，各ノードはスレーブノードであっても，時刻を合せる時，一時的にマスターになる必要があり，処理が複雑である。また，合せる時刻の変動に際しては，対向する２つのノード間で遂次的に処理が行われるため，ノードの数に応じて処理時間が増加するとの問題が生じている。 In the technique of Patent Literature 2, time synchronization is obtained by transmitting and receiving time information between a time master and a time slave, and using the time difference to obtain time information corrected on the time slave side. In such an apparatus of Patent Document 2, it is possible to appropriately match the times between adjacent nodes. However, in the case of the device of Patent Document 2, even if each node is a slave node, it is necessary to temporarily become a master when setting the time, and the processing is complicated. In addition, when the time to be combined changes, processing is sequentially performed between two opposing nodes, and thus there is a problem that processing time increases according to the number of nodes.
特許文献３の技術では，マスターノードはシステム同期処理を行って，各ノードでのタイマラッチ指示メッセージの往き及び戻り時の受信タイミングにおけるタイマー値を収集し，各ノードでのタイマ値に基づき各スレーブノードとの間の伝送遅延時間を演算して各スレーブノードに通知するネットワークシステムの同期をとっている。このような特許文献３の装置では，各ノードのタイマー値を容易に一致化することが可能である。また，二重化されたリングネットワークであるため，伝送路に異常が発生しても，異常個所でループバックさせることでネットワーク機能を維持できる信頼性もある。しかし，特許文献３の装置では，伝送路の経路長が長くなってしまい伝送遅延時間も遅くなる。リングネットワークを使用している時間は，各ノードを伝送フレームの通過時間である伝送遅延と伝送フレームの長さで決まる伝送時間を加えたもので，システムの制御周期を支配する。装置の規模が大きくなりノード数が増えた場合は，上記従来技術では，伝送遅延時間の問題が生じている。 In the technique of Patent Document 3, the master node performs system synchronization processing, collects timer values at the reception timing of the timer latch instruction message at each node, and collects the timer values at each node, based on the timer values at each node. The network system that calculates the transmission delay time between the two and notifies each slave node is synchronized. In such an apparatus of Patent Document 3, it is possible to easily match the timer values of the respective nodes. In addition, because it is a duplicated ring network, even if an abnormality occurs in the transmission line, there is reliability that can maintain the network function by looping back at the abnormal part. However, in the apparatus of Patent Document 3, the path length of the transmission path becomes long and the transmission delay time also becomes slow. The time during which the ring network is used is determined by adding the transmission delay determined by the transmission frame transit time to each node and the transmission time determined by the length of the transmission frame, and dominates the system control cycle. When the scale of the device increases and the number of nodes increases, the above-described prior art has a problem of transmission delay time.
このように，上記の従来技術では，処理時間或いは伝送時間の遅延の問題が生じている。 As described above, the above-described prior art has a problem of delay in processing time or transmission time.
そこで，本発明は，上記の少なくとも１つの問題を解消することが可能な，電力変換装置およびノード間の同期方法を提供することにある。
Accordingly, the present invention is to provide a power conversion device and a synchronization method between nodes, which can solve at least one of the above problems.
上記目的を達成するために，本発明では，複数の電力変換機能を持ったセルを直列に接続した電力変換装置において，系統との間で電力変換を行うものであって，前記複数のセルへの制御信号を生成する複数の制御回路がネットワークで接続されており，前記複数の制御回路の各々は，系統電力の周期に同期したタイマーを有し，前記タイマーは前記ネットワークを介して同期がとられ，前記タイマーの記憶内容に基づいて制御信号を生成するように構成した。 In order to achieve the above object, according to the present invention, in a power conversion device in which cells having a plurality of power conversion functions are connected in series, power conversion is performed with a system. A plurality of control circuits that generate the control signal are connected by a network, and each of the plurality of control circuits has a timer synchronized with a cycle of system power, and the timer is synchronized with the network via the network. The control signal is generated based on the stored contents of the timer.
あるいは，複数の電力変換機能を持ったセルを直列に接続した電力変換装置において，前記複数のセルへの制御信号を生成する複数の制御回路がネットワークで接続されており，前記複数の制御回路の各々は，指令と搬送波を比較して前記制御信号を生成するものであり，前記指令について同期した第１のタイマーと，前記搬送波について同期した第２のタイマーを有し，前記第１のタイマーと前記第２のタイマーは前記ネットワークを介して同期がとられ，前記第１のタイマーの記憶内容と前記第２のタイマーの記憶内容に基づいて前記制御信号を生成するように構成した。 Alternatively, in a power conversion device in which cells having a plurality of power conversion functions are connected in series, a plurality of control circuits that generate control signals to the plurality of cells are connected by a network, and the plurality of control circuits Each generates a control signal by comparing a command and a carrier wave, and includes a first timer synchronized with the command, and a second timer synchronized with the carrier wave, The second timer is synchronized via the network, and is configured to generate the control signal based on the storage content of the first timer and the storage content of the second timer.
あるいは，反対向きに二重化したリングネットワークの一方におけるホストノードからスレーブノードへのディレイ値と，もう一方のネットワークにおけるホストノードからスレーブノードへの遅延値を該二重化したネットワークで設定し，ホストノードに持つタイマー値を二重化したネットワークで伝送し，それぞれの前記ディレイ値を加算して設定された２つのタイマー値の差を前記二重化したネットワークのいずれかを用いてホストノードに伝送するように構成した。
Alternatively, the delay value from the host node to the slave node in one of the ring networks duplexed in the opposite direction and the delay value from the host node to the slave node in the other network are set in the duplexed network and held in the host node The timer value is transmitted through a duplexed network, and the difference between two timer values set by adding the respective delay values is transmitted to the host node using either of the duplexed networks.
本発明によれば，ＰＷＭのキャリア信号等の信号を系統電力等の周期或いは位相に一致させることが可能となる。また，処理時間或いは伝送時間の向上が可能となる。 According to the present invention, it is possible to make a signal such as a PWM carrier signal coincide with the cycle or phase of system power or the like. In addition, the processing time or transmission time can be improved.
上記した以外の課題，構成及び効果は，以下の実施形態の説明により明らかにされる。
Problems, configurations, and effects other than those described above will be clarified by the following description of embodiments.
以下，実施例を図面を用いて説明する。 Hereinafter, embodiments will be described with reference to the drawings.
本実施例では，電力変換装置（１００）とそれに用いるノード間の同期方法（９４０）の例を説明する。
図１は，本実施例の電力変換装置（１００）の構成を示す図である。電力変換装置（１００）は，系統電力（１１６）を受け取り，リアクトル（１１９）と複数の電力変換用のセル回路（６００），（７００），（８００）を使って直流に変換し，負荷Ｚ（１２２）に直流の電力を供給する装置である。全体を制御するマスターノードＭ（２００）は，電圧計（１１７）と電流計（１２０）のデータをケーブル（１１８）と（１２１）により取得し，また各セル回路（６００），（７００），（８００）の内部電圧を各スレーブノード（３００），（４００），（５００）を介して取得し，セル回路全体に対する電圧指令値を求め各スレーブノード（３００），（４００），（５００）に与える。各スレーブノードはこの電圧指令値から対応するセル回路に対して，素子のＯＮ，ＯＦＦ信号を生成し出力する。セル回路の内部電圧を合計すると，負荷Ｚ（１２２）にかかる電圧に等しく，この電圧が一定値になるように電力変換制御を行う。
In the present embodiment, an example of a power conversion apparatus (100) and a synchronization method (940) between nodes used therefor will be described.
FIG. 1 is a diagram illustrating a configuration of a power conversion device (100) of the present embodiment. The power converter (100) receives the system power (116), converts it into direct current using the reactor (119) and a plurality of cell circuits (600), (700), (800) for power conversion, and loads Z This is a device for supplying DC power to (122). The master node M (200) that controls the whole acquires the data of the voltmeter (117) and the ammeter (120) by the cables (118) and (121), and each cell circuit (600), (700), The internal voltage of (800) is acquired via each of the slave nodes (300), (400), (500), and the voltage command value for the entire cell circuit is obtained to determine each slave node (300), (400), (500). To give. Each slave node generates and outputs an element ON / OFF signal from the voltage command value to the corresponding cell circuit. When the internal voltages of the cell circuits are summed, the power conversion control is performed so that the voltage is equal to the voltage applied to the load Z (122) and this voltage becomes a constant value.
さて，ここで各セル回路（６００），（７００），（８００）の内部電圧は，ケーブル（１１１），（１１３），（１１５）によって各スレーブノード（３００），（４００），（５００）が受け取り，スレーブノードは，二重になったリングネットを介してノードＭ（２００）に伝送する。具体的には，ノードＭ（２００）は，各セル回路の内部電圧を取得するためのフレーム（ここではコマンド１のフレームと呼ぶ）をスレーブノードＳ１（３００）に対してケーブル（１０６）を使って右回りに送信し，また，スレーブノードＳ３（５００）に対してケーブル（１０１）を使って左回りに送信する。スレーブノードＳ１（３００）は，ケーブル（１０６）からコマンド１のフレームを受信すると，ケーブル（１１１）で取得した電圧値をフレームの自分のノードに対応するフィールドにセットしケーブル（１０７）から送信する。同様に，ケーブル（１０３）からコマンド１を受信すると，ケーブル（１１１）で取得した電圧値をフレームにセットしケーブル（１０４）から送信する。セル回路全体に対する電圧指令値をスレーブノードに伝える場合には，ノードＭ（２００）は，電圧指令値をスレーブノードに与えるフレーム（ここではコマンド２のフレームと呼ぶ）をスレーブノードＳ１（３００）に対して右回りに送信する。また，左回りに，ケーブル（１０１）を使ってノードＳ３（５００）に送信する。このようにして，セル回路全体に対する電圧指令値が，二重になったリングネットを介して全スレーブノードに伝送される。 Now, the internal voltages of the cell circuits (600), (700), (800) are respectively connected to the slave nodes (300), (400), (500) by the cables (111), (113), (115). And the slave node transmits it to the node M (200) via the duplicated ring net. Specifically, the node M (200) uses a cable (106) for the slave node S1 (300) as a frame for acquiring the internal voltage of each cell circuit (herein referred to as a command 1 frame). Then, the data is transmitted clockwise, and transmitted to the slave node S3 (500) counterclockwise using the cable (101). When the slave node S1 (300) receives the command 1 frame from the cable (106), the slave node S1 (300) sets the voltage value acquired by the cable (111) in the field corresponding to the node of the frame and transmits from the cable (107). . Similarly, when the command 1 is received from the cable (103), the voltage value acquired by the cable (111) is set in the frame and transmitted from the cable (104). When the voltage command value for the entire cell circuit is transmitted to the slave node, the node M (200) sends a frame (referred to as a command 2 frame here) that gives the voltage command value to the slave node to the slave node S1 (300). Send clockwise. Moreover, it transmits counterclockwise to node S3 (500) using a cable (101). In this way, the voltage command value for the entire cell circuit is transmitted to all slave nodes via the double ring net.
上記のように，マスターノードＭ（２００）が各部の電圧，電流を元にセル回路を制御することで交流を直流に変換することが出来るが，その規模が大きくなるとタイミングがずれる問題が出てくる。系統電力は，一般に６０Ｈzあるいは５０Ｈzの信号であるから１６．６６ｍｓまたは２０ｍｓの正弦波である。例えばセル回路を２０個とし，その制御を５倍の周期で制御させると１６６．６μｓの時間内で電圧，電流の取得と演算，指令を行わなければならない。制御理論的に考えると，それぞれのセル回路が同じ時間に電圧値を取り込んで，セル回路全体に対する電圧指令値を全てのスレーブノードで同時に更新することが望ましい。しかし，スレーブのノード数が増えるとマスターノードに近いスレーブノードには，早くフレームが伝送されるが，リングの最後の方のスレーブノードにはフレームが遅く到着する。例えば，１００Ｍｂｐｓのネットワークメディアを使い，１００ビットのフレームを送信すると，スレーブノードを通過するのに１μｓかかるが，スレーブノードが２０個あると２０μｓのずれが発生する。このように，フレームの受信にずれがある場合でも，電圧，電流の取得，セル回路全体に対する電圧指令値の更新が全てのスレーブノードで同時であればよい。そのため，全てのノードにタイマー１を設けた。これは，いわゆる制御周期のタイマーであり，システムの応答時間に対して十分に早い必要がある。タイマー１は，リングネットワークで右回りでタイマー１右にセットされ，左回りでタイマー１左にセットされる。ここで，受信したタイマー１をそのままセットするとノード間の遅延分ずれるので，予め算出あるいは測定したノード間の遅延時間をタイマー１に加算しタイマー１右あるいはタイマー１左にセットする。このタイマー１（右，左）に同期してスレーブノードを動作させれば，全ノードが同時刻に処理を行うようにすることができる。但し，それぞれのノードは別のクロック発振子でカウントするためその精度により次第に同期がずれる。例えば，１００ｐｐｍの４０ＭＨｚの水晶発振子でカウントアップするタイマー１（あるいは右，左）は，１ｓ後には１００μｓずれる可能性がある。１０ｎｓ以下で一致させたい場合は，１００μｓに一度タイマーを合せる必要がある。 As described above, the master node M (200) can convert the alternating current into direct current by controlling the cell circuit based on the voltage and current of each part, but the problem arises that the timing is shifted as the scale increases. come. Since the system power is generally a signal of 60 Hz or 50 Hz, it is a sine wave of 16.66 ms or 20 ms. For example, if there are 20 cell circuits and the control is performed at a cycle of 5 times, the acquisition, calculation and command of voltage and current must be performed within a time of 166.6 μs. In terms of control theory, it is desirable that each cell circuit captures a voltage value at the same time, and the voltage command value for the entire cell circuit is updated simultaneously on all slave nodes. However, when the number of slave nodes increases, a frame is transmitted early to a slave node close to the master node, but the frame arrives late at the slave node at the end of the ring. For example, if a 100-bit frame is transmitted using a network medium of 100 Mbps, it takes 1 μs to pass through the slave nodes, but if there are 20 slave nodes, a deviation of 20 μs occurs. As described above, even when there is a difference in frame reception, it is sufficient that the acquisition of voltage and current and the update of the voltage command value for the entire cell circuit are performed simultaneously on all slave nodes. Therefore, a timer 1 is provided for all nodes. This is a so-called control period timer, and needs to be sufficiently fast with respect to the response time of the system. Timer 1 is set clockwise to timer 1 right on the ring network and counterclockwise to timer 1 left. Here, if the received timer 1 is set as it is, the delay between nodes is shifted, so the delay time between nodes calculated or measured in advance is added to the timer 1 and set to the timer 1 right or timer 1 left. If the slave nodes are operated in synchronization with the timer 1 (right and left), all nodes can perform processing at the same time. However, since each node counts with a different clock oscillator, the synchronization gradually shifts depending on its accuracy. For example, the timer 1 (or right or left) that counts up with a 100 ppm 40 MHz crystal oscillator may shift 100 μs after 1 s. If it is desired to match within 10 ns or less, it is necessary to set the timer once every 100 μs.
以上のようにすれば，全てのノード間でタイミングを合わせて同期的に動作させることが可能である。しかし，電力変換装置の場合，さらに系統電力に合わせてセル回路のＯＮ，ＯＦＦを制御する必要がある。系統電力は，電力の受給関係によって周波数や電圧が随時変化している。この系統電力の周期に合わせてセル回路のＯＮ，ＯＦＦを行うことにより，電力変換装置から放出する高調波成分は系統電力の高調波にすることが出来る。そうでなければ，制御周期に依存した予期せぬ高調波が放出される可能性がある。そのため，電力変換装置（１００）では，各ノードに系統電力に同期したタイマー２とそのコピーであるタイマー２右，タイマー２左を設けた。マスターノードＭ（２００）は，電圧計（１１７）を観測すれば，系統電力のゼロクロス点を抽出し，系統電力の位相と周期をマスターノードＭ内のタイマー２を初期化する。これを１００μｓに一度程度フレームで送信し，一致化すれば全てのスレーブノードから出力するセル回路のＯＮ，ＯＦＦ信号を系統電力の周期，位相に合わせることができる。 By doing so, it is possible to synchronize the operation between all nodes at the same time. However, in the case of a power converter, it is necessary to control ON / OFF of the cell circuit in accordance with the system power. The frequency and voltage of the grid power change from time to time depending on the power receiving relationship. By turning the cell circuit on and off in accordance with the cycle of the system power, the harmonic component emitted from the power converter can be made a harmonic of the system power. Otherwise, unexpected harmonics depending on the control period may be emitted. Therefore, in the power conversion device (100), the timer 2 synchronized with the system power and the timer 2 right and the timer 2 left which are copies thereof are provided at each node. When the master node M (200) observes the voltmeter (117), the master node M (200) extracts the zero cross point of the system power, and initializes the timer 2 in the master node M with the phase and cycle of the system power. If this is transmitted once every 100 μs in a frame and matched, the ON / OFF signals of the cell circuits output from all slave nodes can be matched to the cycle and phase of the system power.
さて，本実施例では，二重のリングネットワークで，タイマー１，タイマー２に対して右回り，左回りのタイマーを設けた。これは，後述するノード間の遅延時間を算出するために，システムの立ち上げ時に使用する。通常の運転時は，正常に動作している一方を選択して動作させている。 In this embodiment, the timers 1 and 2 are clockwise and counterclockwise with a double ring network. This is used when starting up the system in order to calculate the delay time between nodes, which will be described later. During normal operation, one that is operating normally is selected and operated.
次に，図２を用いてセル回路（６００）の例を示す。セル回路は，直列に２個接続した例えばＩＧＢＴ（６０３）（６０４）と逆流防止のダイオードと，それに挟まれたコンデンサ（６０５），光ファイバ（１１０）からセル回路のＯＮ，ＯＦＦの指示を受ける光電変換器（６０１）と，実際にＩＧＢＴのゲートゲートをＯＮ，ＯＦＦするドライバ（６０２），コンデンサ（６０５）の電圧を測定する電圧センサ（６０８）とそれを光の信号にして光ファイバ（１１１）に送出する電光変換器（６０９）からなる。これは，いわゆる一般的なチョッパ型の電力変換セルで，セル回路のＯＮ，ＯＦＦとコンデンサ（６０５）の充放電の状態で，交流を直流に変換したり，直流を交流に変換することができる。セル回路（７００），（８００）も同様の構成であり，セル回路のＯＮ，ＯＦＦを指示する光ファイバ（１１２），（１１４），コンデンサの電圧を伝える光ファイバ（１１３），（１１５）が各スレーブノード（４００），（５００）と接続される。また，セル回路（６００）の負極端子（６０６）と正極端子（６０７）は，セル回路（７００），（８００）の負極端子，正極端子と直列に接続し，更に系統電力（１１６）とリアクトル（１１９）に接続される。 Next, an example of the cell circuit (600) will be described with reference to FIG. The cell circuit receives instructions to turn the cell circuit on and off from, for example, two IGBTs (603) and (604) connected in series, a backflow prevention diode, a capacitor (605) sandwiched between them, and an optical fiber (110). A photoelectric converter (601), a driver (602) that actually turns on and off the gate of the IGBT, a voltage sensor (608) that measures the voltage of the capacitor (605), and an optical fiber (111) ) To a light-emitting converter (609). This is a so-called general chopper type power conversion cell, which can convert alternating current to direct current or direct current to alternating current with the cell circuit ON / OFF and the charge / discharge state of the capacitor (605). . The cell circuits (700) and (800) have the same configuration, and optical fibers (112) and (114) for instructing ON / OFF of the cell circuit, and optical fibers (113) and (115) for transmitting the voltage of the capacitor. It is connected to each slave node (400), (500). The negative terminal (606) and the positive terminal (607) of the cell circuit (600) are connected in series with the negative terminal and the positive terminal of the cell circuits (700) and (800), and further, the system power (116) and the reactor are connected. (119).
さて，光ファイバ（１１０）からのセル回路のＯＮ，ＯＦＦを指定する信号は，ＯＮ，ＯＦＦをそのまま２値の信号としてもかまわないが，ここでは，コード化しＣＲＣを付加してシリアル化した信号として光電変換器（６０１）で受信する。ドライバ（６０２）は，受信したコードを復号し，ＣＲＣを確認して，セルのＯＮ，ＯＦＦの指示を得る。そしてドライバ（６０２）は，この指示に従ってＩＧＢＴ（６０３）（６０４）のゲート信号を出力する。一方，電圧センサ（６０８）の電圧値もデジタル化しＣＲＣを付加して光ファイバ（１１１）に常時出力する。スレーブノードＳ１（３００）は，これを受信し，電圧値に復号するとともにＣＲＣのチェックを行い，内部のレジスタに取り込む。マスターノードＭ（２００）が，各セル回路の内部電圧を取得するためのコマンド１のフレームを送信し，スレーブノードＳ１（３００）が受信すると，ここで保持した電圧値を平均してフレームに乗せて転送する。 Now, the signal specifying ON / OFF of the cell circuit from the optical fiber (110) may be ON / OFF as it is as a binary signal, but here it is a signal that is coded and serialized with CRC added. Is received by the photoelectric converter (601). The driver (602) decodes the received code, confirms the CRC, and obtains an ON / OFF instruction for the cell. Then, the driver (602) outputs the gate signal of the IGBT (603) (604) in accordance with this instruction. On the other hand, the voltage value of the voltage sensor (608) is also digitized, added with a CRC, and always output to the optical fiber (111). The slave node S1 (300) receives this, decodes it into a voltage value, checks the CRC, and loads it into an internal register. When the master node M (200) transmits a frame of command 1 for acquiring the internal voltage of each cell circuit and the slave node S1 (300) receives it, the voltage values held here are averaged and placed on the frame. Forward.
次に，図３を用いて，このコマンド１のフレーム（９１０）の例を説明する。例えば，スレーブノードＳ１（３００）がコマンド１のフレーム（９１０）を受信すると，セル電圧１のフィールドに光ファイバ（１１１）から受け取った電圧値を平均したものを設定する。ここで，各スレーブノードには，何番目のノードか判るようにノードＩＤが設定されており，これによってどのフィールドに設定すべきかどうかを判定することができる。スレーブノードＳ１（３００）は，ケーブル（１０６）から受信が始まると，そのままケーブル（１０７）に受信データを送信するが，コマンド１のフレーム（９１０）であることを認識したときは，ノードＩＤと一致するセル電圧１のフィールドだけ入れ替えて送信する。同時に，この受信しているフレームのＣＲＣと，送信しているフレームのＣＲＣを計算する。もし，受信しているフレームのＣＲＣが正しければ，ＣＲＣも送信しているフレームのＣＲＣに入れ替えて送信する。もし，ＣＲＣが正しくなかったら，転送しているフレームを無効にする必要がある。ここでは，送信しているフレームのＣＲＣを不正なものに入れ替える操作，例えば，ＣＲＣの最後の部分を反転したり，数ビットデータを追加したりすることでＣＲＣを不正にし，フレームを無効化することができる。スレーブノード（４００）（５００）の場合も同様に，セル回路から受信した電圧値を平均化し，コマンド１のフレーム（９１０）の該当するフィールドに設定して送信する。マスターノードＭ（２００）は，このコマンド１のフレーム（９１０）を受信することで，全てのスレーブノードから電圧値を取り込むことができる。ここで，各スレーブノードは，セル回路から取得した電圧値の平均をとっているが，これは，セル回路の電圧センサ（６０８）のノイズ対策の目的もあるが，回路を簡単にするため，取得した電圧の最新値を使用してもよい。また，ここでは，１つスレーブノードが１個のセル回路と接続する構成を例に説明しているが，例えば１つのスレーブノードが８個のセル回路を制御する場合には，コマンド１のフレーム（９１０）に乗せるセル電圧１は，８個のセル回路のそれぞれの電圧を平均し，それらを加算した値となる。 Next, an example of the command 1 frame (910) will be described with reference to FIG. For example, when the slave node S1 (300) receives the command 1 frame (910), an average of the voltage values received from the optical fiber (111) is set in the cell voltage 1 field. Here, a node ID is set for each slave node so that it can be identified what number node, and it can be determined which field should be set. When the slave node S1 (300) starts receiving from the cable (106), it transmits the received data to the cable (107) as it is. When the slave node S1 (300) recognizes that it is the frame (910) of the command 1, Only the field of the matching cell voltage 1 is exchanged and transmitted. At the same time, the CRC of the received frame and the CRC of the transmitting frame are calculated. If the CRC of the received frame is correct, the CRC is also replaced with the CRC of the transmitting frame and transmitted. If the CRC is not correct, it is necessary to invalidate the frame being transferred. Here, the operation of replacing the CRC of the frame being transmitted with an invalid one, for example, by inverting the last part of the CRC or adding several bits of data, invalidates the CRC and invalidates the frame. be able to. Similarly, in the case of the slave nodes (400) and (500), the voltage values received from the cell circuit are averaged, set in the corresponding field of the command 1 frame (910), and transmitted. The master node M (200) can take in the voltage values from all the slave nodes by receiving this command 1 frame (910). Here, each slave node takes the average of the voltage values acquired from the cell circuit. This is also for the purpose of noise suppression of the voltage sensor (608) of the cell circuit, but in order to simplify the circuit, The latest value of the acquired voltage may be used. In addition, here, a configuration in which one slave node is connected to one cell circuit is described as an example. For example, when one slave node controls eight cell circuits, the frame of command 1 is used. The cell voltage 1 put on (910) is a value obtained by averaging the voltages of the eight cell circuits and adding them.
次に，図４を用いてセル回路全体に対する電圧指令値をスレーブノードに与えるコマンド２のフレーム（９００）の例を説明する。コマンド２には，電圧指令値を指定するフィールドがあり，受信したスレーブノードは指令値レジスタ（９０４）に格納する。特許文献１の例では，変調信号として，ある一定時間の遅延で内部に取り込む構成になっている。本実施例では，コマンド２のフレーム（９００）にさらに，系統周期位相と制御周期位相を指定するフィールドを追加した。スレーブノードはコマンド２のフレーム（９００）を受信すると，マスターノードＭ（２００）からそのスレーブノードに到達する時間であるノードディレイ（９０１）を加え，制御周期位相のフィールドの値をタイマー１（９０２）に，系統周期位相のフィールドをタイマー２（９０３）にセットする。マスターノードＭ（２００）上には制御周期のタイマーと系統周期のタイマーがあり，コマンド２のフレーム（９００）が送信されるとき，ソフトウェアの介在なしに，各タイマー値を直接取得し，送信する。そのため，ノードディレイ（９０１）が正しく設定されていれば，マスターノードＭ（２００）のタイマー値と各スレーブノードのタイマー値は一致化することができる。さて，ここで，ノードディレイ（９０１）は，頻繁に変わる値ではないため別のコマンドのフレームで予め設定する。制御周期タイマー１（９０２）と系統周期タイマー２（９０３）はコマンド２のフレーム（９００）を受信した時に上記のようにタイマー値を設定するが，それ以外では常時カウントを続けるカウンタである。例えば，４０ＭＨｚのクロックで５０μｓの制御周期をカウントする場合，制御周期のタイマー１（９０２）は０からカウントアップし，１９９９までカウントしたら０に戻す。系統周期のタイマー２（９０３）は，５０Ｈｚの場合０から７９９９９９までカウントして０に戻す。このようにカウントしているタイマー１は，予め決めた値を越える時，受信したフレーム（９００）の指令値を指令値レジスタ（９０４）にセットする。例えば，タイマー値が１０００を越える時に既に受信してＣＲＣが正しいフレーム（９００）の指令値を指令値レジスタ（９０４）にセットする。ただし，指令値レジスタ（９０４）にセットする電圧指令値は，受信したフレーム（９００）の指令値を，セル回路の数で割り，それがセル回路のコンデンサ（６０５）の電圧値より大きい場合は，少し小さく，小さい場合は，少し大きくする操作をしてセットする。これによって，複数のセル回路のコンデンサにかかる電圧が偏らず一定になるようにすることができる。さらに，指令値レジスタ（９０４）に格納する値は，ＰＷＭキャリア（９０５）の最大値に比例する係数を乗じたものが設定される。これは，ＰＷＭキャリア（９０５）の最大値が，系統周期の周期によって変動するために行う。系統周期の位相を示すタイマー２（９０３）は，５０Ｈｚのとき０から始まり例えば７９９９９９までカウントして０に戻るが，４９Ｈｚの時は，８１６３２５までカウントする。６０Ｈｚの時は，０から６６６６６５までカウントする。このタイマー２（９０３）の値からＰＷＭキャリア（９０５）は系統周期の５倍の周期の三角波と生成しＰＷＭパルス生成（９０６）に出力する。三角波は０から１ずつ増え，途中で１ずつ減るような正弦波に近い三角波とすれば，タイマー２の値を系統周期の１０分の１で割り算した余りとしてＰＷＭキャリア（９０５）の出力が得られる。５０Ｈzの系統周期では，０から７９９９９まで増加し，その後０まで減少する値を５回繰り返す。４９Ｈｚの時は，８１６３１まで増加してから減少する。６０Ｈｚの時は，６６６６５まで増加してから減少する。この，三角波の最大値が係数の１．０に相当するため，変調波である電圧指令値（９０４）は相当する係数をかけることでＰＷＭパルス生成（９０６）の回路が簡単になる。即ち，ＰＷＭパルス生成（９０６）は，指令値レジスタ（９０４）の出力と，ＰＷＭキャリア（９０５）の値を常時比較し，指令値レジスタ（９０４）の方が大きい時にＰＷＭゲートパルスをＯＮにする。このＰＷＭゲートパルスが光ファイバ（１１０）を介してセル回路（６００）に伝送される。前述のように，セル回路のＯＮ，ＯＦＦを指定するＰＷＭゲートパルスは，２値のままでも構わないが，コード化し，ＣＲＣを付加して伝送することでノイズの影響を少なくすることができる。上記は，１個目のセル回路の動きである。２個目，３個目のセル回路に対しては，ＰＷＭキャリア（９０４）の出力する三角波は，セル個数分だけ位相をずらしたものを出力する。例えば，５０Ｈｚの場合，スレーブノードＳ２（４００）はタイマー２（９０３）が２６６６６のとき０を出力し，以降８００００の周期で三角波を出力する。スレーブノードはＳ３（５００）は，タイマー２（９０３）が５３３３３のとき０を出力し，以降８００００の周期で三角波を出力する。なお，コマンド２のフレーム（９００）は，電圧指令値に一つのフィールドしか与えなかったが，三相交流を系統電力とする場合は，３相分の電圧指令値を与える。前述のノードＩＤによって自分のノードが担当する相の電圧指令値を選択して指令値（９０４）にセットすれば良い。 Next, an example of a command 2 frame (900) for giving a voltage command value for the entire cell circuit to the slave node will be described with reference to FIG. Command 2 has a field for designating a voltage command value, and the received slave node is stored in the command value register (904). In the example of Patent Document 1, a configuration is adopted in which a modulation signal is taken in with a certain time delay. In this embodiment, fields for designating the system cycle phase and the control cycle phase are added to the frame (900) of the command 2. When the slave node receives the command 2 frame (900), it adds a node delay (901) that is the time to reach the slave node from the master node M (200), and sets the value of the control period phase field to the timer 1 (902). ), The system periodic phase field is set in the timer 2 (903). The master node M (200) has a control period timer and a system period timer. When the command 2 frame (900) is transmitted, each timer value is directly acquired and transmitted without software intervention. . Therefore, if the node delay (901) is set correctly, the timer value of the master node M (200) and the timer value of each slave node can be matched. Now, since the node delay (901) is not a value that changes frequently, it is preset in another command frame. The control cycle timer 1 (902) and the system cycle timer 2 (903) are counters that set the timer values as described above when the command 2 frame (900) is received, but always count continuously. For example, when a control period of 50 μs is counted with a 40 MHz clock, the timer 1 (902) of the control period counts up from 0 and returns to 0 when it counts up to 1999. The system cycle timer 2 (903) counts from 0 to 799999 and returns to 0 in the case of 50 Hz. When the timer 1 counting in this way exceeds a predetermined value, the command value of the received frame (900) is set in the command value register (904). For example, when the timer value exceeds 1000, the command value of the frame (900) already received and having the correct CRC is set in the command value register (904). However, the voltage command value to be set in the command value register (904) is obtained by dividing the command value of the received frame (900) by the number of cell circuits, which is larger than the voltage value of the capacitor (605) of the cell circuit. If it is a little small or small, set it a little larger. As a result, the voltage applied to the capacitors of the plurality of cell circuits can be kept constant without being biased. Further, the value stored in the command value register (904) is set by multiplying a coefficient proportional to the maximum value of the PWM carrier (905). This is done because the maximum value of the PWM carrier (905) varies with the period of the system cycle. The timer 2 (903) indicating the phase of the system cycle starts from 0 at 50 Hz and counts up to 799999, for example, and returns to 0, but at 49 Hz, it counts up to 816325. At 60 Hz, it counts from 0 to 666665. From the value of the timer 2 (903), the PWM carrier (905) generates a triangular wave having a period five times the system period and outputs it to the PWM pulse generation (906). If the triangular wave is a sine wave that increases by 1 from 0 and decreases by 1 on the way, the output of the PWM carrier (905) is obtained as the remainder of dividing the value of timer 2 by 1/10 of the system cycle. It is done. In the system cycle of 50 Hz, the value that increases from 0 to 79999 and then decreases to 0 is repeated five times. At 49 Hz, it increases to 81633 and then decreases. At 60 Hz, it increases to 66665 and then decreases. Since the maximum value of the triangular wave corresponds to a coefficient of 1.0, the circuit for PWM pulse generation (906) is simplified by applying the corresponding coefficient to the voltage command value (904) that is a modulated wave. That is, the PWM pulse generation (906) constantly compares the output of the command value register (904) and the value of the PWM carrier (905), and turns on the PWM gate pulse when the command value register (904) is larger. . This PWM gate pulse is transmitted to the cell circuit (600) via the optical fiber (110). As described above, the PWM gate pulse for designating ON / OFF of the cell circuit may be binary, but the influence of noise can be reduced by encoding, adding CRC, and transmitting. The above is the movement of the first cell circuit. For the second and third cell circuits, the triangular wave output from the PWM carrier (904) is output with the phase shifted by the number of cells. For example, in the case of 50 Hz, the slave node S2 (400) outputs 0 when the timer 2 (903) is 26666, and thereafter outputs a triangular wave with a period of 80000. The slave node S0 (500) outputs 0 when the timer 2 (903) is 53333, and thereafter outputs a triangular wave with a period of 80000. In the frame (900) of command 2, only one field is given to the voltage command value, but when the three-phase AC is used as the system power, the voltage command value for three phases is given. The voltage command value of the phase that the node is in charge of may be selected according to the node ID and set to the command value (904).
以上示してきた電力変換装置（１００）の動作の例をタイムチャートにしたのが図５である。系統電力の電圧値Ｖｓは，電圧計（１１７）で常時取り込まれ，０クロスする時刻を算出する。この時刻に合わせてマスターノードＭの系統周期カウンタを０にする。次の０クロス点までの時間が系統周期となるので，これをクロックで割った値を系統周期のカウント最大値として登録する。系統周期カウンタであるタイマー２（９０３）は０から（系統周期÷クロック周期-１）の数だけ増加し，０に戻る動作をくり変えす。電圧計（１１７），電流系（１２０），各セル回路の内部電圧の合計から，負荷Ｚ（１1２）が一定になるように電圧指令値を求めてコマンド１のフレーム（９００）を発行すると，スレーブノードＳ１（３００）のＰＷＭキャリア１（実線），スレーブノードＳ２（４００）のＰＷＭキャリア２（点線），スレーブノードＳ３（５００）のＰＷＭキャリア３（点線）が，位相がずれた三角波となって出力される。この値と，電圧指令値を比較して，電圧指令値が大きい時，スレーブノードＳ１（３００）のケーブル（１１０）から図のゲート１ＯＮに示したようなパルス信号が出力される。 FIG. 5 is a time chart showing an example of the operation of the power conversion apparatus (100) shown above. The voltage value Vs of the system power is always taken in by the voltmeter (117), and the time of zero crossing is calculated. The system cycle counter of the master node M is set to 0 in accordance with this time. Since the time until the next zero crossing is the system cycle, a value obtained by dividing this by the clock is registered as the maximum count of the system cycle. Timer 2 (903), which is a system cycle counter, increases from 0 by the number of (system cycle / clock cycle-1) and repeats the operation of returning to 0. When a voltage command value is obtained from the sum of internal voltages of the voltmeter (117), current system (120), and each cell circuit so that the load Z (112) is constant, and a frame (900) of command 1 is issued, The PWM carrier 1 (solid line) of the slave node S1 (300), the PWM carrier 2 (dotted line) of the slave node S2 (400), and the PWM carrier 3 (dotted line) of the slave node S3 (500) become triangular waves that are out of phase. Is output. When this value is compared with the voltage command value, when the voltage command value is large, a pulse signal as shown at the gate 1ON in the figure is output from the cable (110) of the slave node S1 (300).
これを，より細かく見たのが図６のタイミングチャートである。マスターノードＭ（２００）には制御周期カウンタがあり，コマンド２のフレームを送信することで，全てのスレーブノードのタイマー１（９０２）と一致化する。制御周期カウンタは，（制御周期÷クロック周期−１）までカウントアップし，０に戻る動作を繰り返す。一方，セル回路は，この周期とは無関係に，ＡＤ変換器の特性に従って電圧センサ（６０８）の出力を電光変換（６０９）を介してスレーブノードに送信し続ける。スレーブノードはこれを常時受け取り積算しながら平均を計算する。マスターノードＭ（２００）は，制御周期に同期してコマンド１のフレーム（９１０）をスレーブノードに送信する。スレーブノードは，コマンド１のフレーム（９１０）を受信するとそれまで求めたセル回路の内部電圧の平均をフレームの対応するフィールドにセットし次ノードに転送する。各スレーブノードは，この内部電圧の平均を送信すると同時にリセットし，次の平均の計算に備えることができる。このコマンド１のフレーム（９１０）を送信することで，セル回路の内部電圧を取り込むことができるので，それと，系統の電圧，電流からセル回路全体に対する電圧指令値を出力としてコマンド２のフレーム（９００）を使って送信する。スレーブノードは，コマンド２のフレーム（９００）を受信すると，電圧指令値を取り込むが，制御周期カウンタと同期するタイマー１がある決められた値を越える時，係数をかけた値を電圧指令値レジスタ（９０４）にセットする。図６では，タイマー１が０になるときセットする例を示した。ＰＷＭキャリアは，マスターノードＭ（２００）内部の系統周期タイマーに同期して更新されているが，毎クロック電圧指令値レジスタ（９０４）と比較され，大小関係が切り替わるとき，ゲートＯＮ指示の信号としてＯＮからＯＦＦ，ＯＦＦからＯＮをコード化した信号をシリアル化してセル回路に光ファイバを介して出力する。以上示したように，系統電力の位相に同期したＰＷＭキャリアに基づくＰＷＭ制御を一定周期の制御周期の下に行える。 The timing chart of FIG. 6 shows this in more detail. The master node M (200) has a control cycle counter, which is matched with the timers 1 (902) of all slave nodes by transmitting the command 2 frame. The control cycle counter counts up to (control cycle ÷ clock cycle−1) and repeats the operation of returning to 0. On the other hand, the cell circuit continues to transmit the output of the voltage sensor (608) to the slave node via the electro-optic conversion (609) according to the characteristics of the AD converter regardless of this period. The slave node always receives this and calculates the average while accumulating. The master node M (200) transmits the frame (910) of the command 1 to the slave node in synchronization with the control cycle. When the slave node receives the frame (910) of the command 1, the slave node sets the average of the internal voltage of the cell circuit obtained so far to the corresponding field of the frame and transfers it to the next node. Each slave node resets at the same time as sending the average of this internal voltage, and can prepare for the next average calculation. By transmitting this command 1 frame (910), the internal voltage of the cell circuit can be taken in, and from this, the voltage command value for the entire cell circuit is output from the system voltage and current, and the command 2 frame (900) ) To send. When the slave node receives the frame (900) of the command 2, it takes in the voltage command value, but when the timer 1 synchronized with the control cycle counter exceeds a predetermined value, the value multiplied by the coefficient is stored in the voltage command value register. Set to (904). FIG. 6 shows an example of setting when the timer 1 becomes 0. The PWM carrier is updated in synchronization with the system cycle timer in the master node M (200), but when compared with the clock voltage command value register (904) and the magnitude relationship is switched, A signal coded from ON to OFF and from OFF to ON is serialized and output to the cell circuit via an optical fiber. As described above, the PWM control based on the PWM carrier synchronized with the phase of the system power can be performed under a constant control cycle.
次に，図７にマスターノードＭ（２００）の例を示す。マスターノードＭ（２００）は，全体を制御するＣＰＵ（２０４）と，電圧，電流の入力回路（２０５），右回りの通信部（２０１）と左回りの通信部（２０２），２つのタイマー（２０３）からなり，それぞれのレジスタはＣＰＵ（２０４）からアクセスすることができる。右回り通信部（２０１）は，ＣＰＵ（２０４）が送信バッファＴＸＢＵＦにセットした送信データを送信回路ＴＸを介してケーブル（１０１）に出力する。ケーブル（１０４）からの受信データは，受信回路ＲＸを介して受信バッファＲＸＢＵＦに格納されＣＰＵ（２０４）から読み出すことができる。２つのタイマー（２０３）は，ＣＰＵ（２０４）が与えたカウントの最大値に従って常時カウントアップしている。コマンド２を送信するときは，フレームの該当するフィールドにカウンタの値が直接セットされる。そのため，ＣＰＵ（２０４）の送信起動によって，送信部ＴＸは，送信バッファＴＸＢＵＦとタイマー（２０３）を選択して送信する。ここで，右回りの通信部（２０１）にあるＴＲＴＩＭＥレジスタは，ＣＰＵ（２０４）からの送信起動から，ネットワークを一周し戻ってくるまでの時間を計測するカウンタである。後述するように，スレーブノードまでの遅延時間を算出するために使用する。左回りの通信部（２０２）も同様に，送信バッファＴＸＢＵＦに書き込んだデータがケーブル（１０６）を介して出力し，ケーブル（１０５）の受信データが，受信バッファＲＸＢＵＦに格納されると同時に一回りの時間がＴＲＴＩＭＥレジスタに格納される。 Next, FIG. 7 shows an example of the master node M (200). The master node M (200) includes a CPU (204) for controlling the whole, a voltage / current input circuit (205), a clockwise communication unit (201) and a counterclockwise communication unit (202), two timers ( 203), and each register can be accessed from the CPU (204). The clockwise communication unit (201) outputs the transmission data set in the transmission buffer TXBUF by the CPU (204) to the cable (101) via the transmission circuit TX. The reception data from the cable (104) is stored in the reception buffer RXBUF via the reception circuit RX and can be read from the CPU (204). The two timers (203) are always counting up according to the maximum count value given by the CPU (204). When command 2 is transmitted, the counter value is directly set in the corresponding field of the frame. Therefore, the transmission unit TX selects and transmits the transmission buffer TXBUF and the timer (203) when the CPU (204) starts transmission. Here, the TRTIME register in the clockwise communication unit (201) is a counter that measures the time from the start of transmission from the CPU (204) until it returns around the network. As will be described later, this is used to calculate the delay time to the slave node. Similarly, the counterclockwise communication unit (202) outputs the data written in the transmission buffer TXBUF via the cable (106) and the received data of the cable (105) is stored in the reception buffer RXBUF. Is stored in the TRTIME register.
次に，図８を用いてスレーブノードの構成の例を示す。スレーブノードは，ＣＰＵ（３０４）と右回りの通信部（３０１）と左回りの通信部（３０２）と，右回りと左回りの選択をする系選択レジスタ（３０５）と，セル電圧の積算と制御周期のタイマー１の右回りと左回りの差を求める共通部（３０３）と，セレクタ（３０６），（３０７），（３０８），ケーブル（１１０）と接続する光電変換，ケーブル（１１１）と接続する電光変換，ＰＷＭパルス生成回路（３０９），ＰＷＭキャリア生成回路（３１０），キャリア周期保持レジスタ（３１２），ノードＩＤを読み出せる入力ポート（３１１），ＣＰＵ（３０４）がアクセスするバス（３１３）からなる。ＣＰＵ（３０４）は始め右回りの通信部（３０１）を有効にするように系選択レジスタ（３０５）を指定する。ケーブル（１０３）から右回りの受信データが入力されると，そのままケーブル（１０４）への送信データとして送信部ＴＸへ渡される。同時に受信バッファＲＸＢＵＦに格納するとともに，フレームのコマンド種に従ってノードディレイ，タイマー１，タイマー２，指令値にセットする。但し，これらは，受信したフレームのＣＲＣが正しいと判定するまで一時バッファに蓄え，ＣＲＣが正しいと判断したところで実際にセットする。ＣＰＵ（３０４）は，右回り通信部（３０１）の状態をステータスレジスタで読み出すことが可能で，受信の完了を認識することができる。さて，右回りの通信部（３０１）のノードディレイは，図４に示したように，タイマー１，タイマー２にコマンド２のフレーム上のタイマー値を加算するのに使われる。右回りの通信部（３０１）と左回りの通信部（３０２）のタイマー１は，セレクタ（３０６）を介してＣＰＵ（３０４）に接続する。これは，タイマー１が０の時に割込みをＣＰＵ（３０４）に入れられることを意味している。タイマー２は，セレクタ（３０８）を介してＰＷＭキャリア生成（３１０）に接続されている。指令値はセレクタ（３０７）を介してＰＷＭパルス生成（３０９）に変調波信号入力として入る。前述のように，個々のセル回路の指令値は，セル回路全体に対して与えられた電圧指令値をセル回路の個数で割り，定数をかけて求める。ここでは，その回路をＰＷＭパルス生成（３０９）で行うように記した。ＣＰＵ（３０４）が計算することも可能である。さて，タイマー２がセレクタ（３０８）を介して出力した系統周期の位相は，キャリア周期（３１２）の値からＰＷＭキャリア（３１０）が計算してＰＷＭのキャリアである三角波を生成する。系統周期のカウント値に対して，系統周期時間を１０分の１にした数値をキャリア周期（３１２）に格納して使えば，５倍周期のＰＷＭキャリアは容易に生成することができる。入力ポート（３１１）は，ノードＩＤを読み出すもので，この実施例ではプリント基板上で０，１を固定する形で実装する。これにより，自ノードが何番目のスレーブノードかを判定することができる。キャリアの位相（３１２）をスレーブノード毎にずらすには，このノードＩＤを使う。次に，ケーブル（１１０）からのセル回路の内部電圧を積算する回路であるが，系選択レジスタ（３０５）で選択された系のセレクタ（３０６）の出力するタイマー１のタイミングに従って演算しセットする。即ち，順次取り込まれるセル回路の内部電圧は，順次積算し平均値を求める。例えば，タイマー１が０になる時，求めた平均値をコマンド１のフレームにセットする電圧値としてセットする。右回りまたは，左回りの通信部からコマンド１のフレームを受信した時，この平均値をそれぞれの送信部からケーブル（１０４）またはケーブル（１０７）に送信する。次に，ＴＤＩＦＦは，右回りの通信部（３０１）と左回りの通信部（３０２）のタイマー１の差分を格納するレジスタである。専用のコマンドのフレームを用いることで，ケーブル（１０４）または，ケーブル（１０７）に送信できる。 Next, an example of the configuration of the slave node is shown using FIG. The slave node includes a CPU (304), a clockwise communication unit (301), a counterclockwise communication unit (302), a system selection register (305) for selecting clockwise and counterclockwise, and integration of cell voltages. Common part (303) for obtaining the clockwise and counterclockwise difference of timer 1 in the control cycle, photoelectric conversion connected to selectors (306), (307), (308) and cable (110), cable (111) Connected electro-optic conversion, PWM pulse generation circuit (309), PWM carrier generation circuit (310), carrier cycle holding register (312), input port (311) from which node ID can be read, bus (313) accessed by CPU (304) ). The CPU (304) first designates the system selection register (305) to validate the clockwise communication unit (301). When the clockwise reception data is input from the cable (103), it is passed to the transmission unit TX as transmission data to the cable (104) as it is. At the same time, it is stored in the reception buffer RXBUF, and is set to the node delay, timer 1, timer 2 and command value according to the command type of the frame. However, these are stored in a temporary buffer until it is determined that the CRC of the received frame is correct, and is actually set when it is determined that the CRC is correct. The CPU (304) can read the state of the clockwise communication unit (301) with the status register and can recognize the completion of reception. The node delay of the clockwise communication unit (301) is used to add the timer value on the frame of command 2 to timer 1 and timer 2 as shown in FIG. The timer 1 of the clockwise communication unit (301) and the counterclockwise communication unit (302) is connected to the CPU (304) via the selector (306). This means that when the timer 1 is 0, an interrupt can be entered into the CPU (304). The timer 2 is connected to the PWM carrier generation (310) via the selector (308). The command value enters the PWM pulse generation (309) via the selector (307) as a modulation wave signal input. As described above, the command value of each cell circuit is obtained by dividing the voltage command value given to the entire cell circuit by the number of cell circuits and multiplying by a constant. Here, the circuit is described as performing PWM pulse generation (309). It is also possible for the CPU (304) to calculate. Now, the phase of the system cycle output from the timer 2 via the selector (308) is calculated by the PWM carrier (310) from the value of the carrier cycle (312) to generate a triangular wave which is a PWM carrier. If a numerical value obtained by reducing the system cycle time to 1/10 of the count value of the system cycle is stored and used in the carrier cycle (312), a PWM carrier having a 5 times cycle can be easily generated. The input port (311) reads the node ID. In this embodiment, the input port (311) is mounted so that 0 and 1 are fixed on the printed circuit board. As a result, it is possible to determine what number of slave node the own node is. This node ID is used to shift the carrier phase (312) for each slave node. Next, a circuit for accumulating the internal voltage of the cell circuit from the cable (110) is calculated and set according to the timing of the timer 1 output from the selector (306) of the system selected by the system selection register (305). . That is, the internal voltages of the cell circuits that are sequentially taken are sequentially integrated to obtain an average value. For example, when the timer 1 becomes 0, the obtained average value is set as a voltage value to be set in the command 1 frame. When the command 1 frame is received from the clockwise or counterclockwise communication unit, the average value is transmitted from the respective transmission units to the cable (104) or the cable (107). Next, TDIFF is a register for storing a difference between the timer 1 of the clockwise communication unit (301) and the counterclockwise communication unit (302). By using a dedicated command frame, it can be transmitted to the cable (104) or the cable (107).
次に，図９を使って，図１で示したコマンド１のフレームと，図４に示したコマンド２のフレーム以外のコマンドの例を示す。まず，（Ａ）は，図８に示したＴＤＩＦＦを読み出すコマンド３のフレーム（９２０）である。ノードＩＤが一致するスレーブノードの右回りと左回りのタイマー１の差を読み出すことができる。（Ｂ）は（Ａ）の代替案で同じコマンド３であるが，右回りのタイマー１と左回りのタイマー１をそのまま読み出すフレーム（９２１）である。２つのタイマー１の大小関係が明確であることと，引き算が不要になるメリットがあるが，フレーム長が長くなる。次に，（Ｃ）の各スレーブノードに対するノードディレイを指定するコマンド４のフレーム（９３０）がある。右回りと左回りのそれぞれに違ったディレイ値を設定することができる。（Ｄ）には，汎用のレジスタアクセスコマンド５のフレーム（９３１）を示す。アドレスには，ノードＩＤを含み，予め割り付けられたレジスタアドレスに対してリード，ライト出来る。例えば，キャリア周期レジスタ（３１２）をセットする場合は，マスターノード（Ｍ）は，ノードＩＤにアクセスするスレーブノードのノードＩＤを設定し，アドレスには，キャリア周期レジスタ（３１２）へのライトを示すアドレスを設定し，ライトするデータをデータのフィールドに設定して送信する。スレーブノードは，フレームを受信が完了すると，ＣＰＵ（３０４）は受信バッファＲＸＢＵＦを読出し，ノードＩＤが一致するスレーブノードでコマンド５のフレーム（９３１）であることを認識すると，指定されたようにキャリア周期レジスタ（３１２）にライトデータをセットする。コマンド５のフレーム（９３１）のアドレスフィールドにキャリア周期レジスタ（３１２）のリードのアドレスを指定すると，該当するノードＩＤのキャリア周期レジスタ（３１２）の値をデータフィールドにセットして次段に転送する。このように，リードの場合は，ＣＰＵ（３０４）は動作せず，フレームが自動的に転送されるように動作する。 Next, FIG. 9 shows an example of commands other than the command 1 frame shown in FIG. 1 and the command 2 frame shown in FIG. First, (A) is a frame (920) of command 3 for reading out TDIFF shown in FIG. The difference between the clockwise and counterclockwise timers 1 of the slave nodes having the same node ID can be read out. (B) is a frame (921) in which the same command 3 is used in the alternative of (A), but the clockwise timer 1 and the counterclockwise timer 1 are read as they are. Although there is a merit that the magnitude relation between the two timers 1 is clear and subtraction is not necessary, the frame length becomes long. Next, there is a command 4 frame (930) for designating a node delay for each slave node in (C). Different delay values can be set for clockwise and counterclockwise rotation. (D) shows a frame (931) of the general-purpose register access command 5. The address includes a node ID and can be read from and written to a pre-assigned register address. For example, when the carrier cycle register (312) is set, the master node (M) sets the node ID of the slave node that accesses the node ID, and the address indicates a write to the carrier cycle register (312). Set the address, set the data to be written in the data field, and send. When the slave node completes the reception of the frame, the CPU (304) reads the reception buffer RXBUF and recognizes that it is the frame (931) of the command 5 at the slave node with the matching node ID. Write data is set in the period register (312). When the read address of the carrier cycle register (312) is designated in the address field of the frame (931) of command 5, the value of the carrier cycle register (312) of the corresponding node ID is set in the data field and transferred to the next stage. . Thus, in the case of reading, the CPU (304) does not operate, but operates so that the frame is automatically transferred.
さて，図１０を使って，マスターノードＭ（２００）とスレーブノードのノードディレイを測定し，同期させる方法を説明する。まずステップ（９４１）と（９４２）で設定するスレーブノードの右回りのノードディレイＭと左回りのノードディレイＨをコマンド４のフレーム（９３０）を使って設定する。最初は初期値であるから，おおよその値を設定すれば良い。例えば，一周分の伝送時間は図７で示したＴＲＴＩＭＥレジスタを読み出せば判るので，スレーブノードの位置からおおよそのディレイ時間を計算出来る。例えば，ＴＲＴＩＭＥが１０μｓで，スレーブノードが３個ある場合，ノード間のディレイは単純平均で２．５μｓである。この時，右回りのいちばん近いスレーブノードに対するノードディレイＭは２．５μｓ（実際は２．５μｓをクロック周期で割った値）で，ノードディレイＨは７．５μｓとなる。次に，ステップ（９４３）と（９４４）で右回りのタイマー１左回りのタイマー１をコマンド２のフレーム（９００）を使って設定する。この後，ステップ（９４５）でタイマー１の差を取得する。右回りか左回りでコマンド３のフレーム（９３０），あるいは（９３１）を送信すればコマンド３のフレームの該当するフィールドから取得できる。次にステップ（９４６）でタイマー差の符号を判定し，右回りのタイマー値が大きい時はステップ（９４８）でその半分を右回りのノードディレイ値から引き，左周りのノードディレイ値に加える。左周りのタイマー値が大きい場合は，ステップ（９４７）で逆にタイマー差の半分を左回りのノードディレイから引き，右回りのノードディレイに加える。以上を数回実施し，タイマー差が０に近い値になるようにノードディレイ値を決定する。このように，右回りの遅延時間と右回りの遅延時間の合計が，通信パケット一周分に等しく，右回りで設定したタイマー１と左回りで設定したタイマー１が同じ値になれば，そのスレーブノードのタイマー１はマスターノードＭ（２００）の制御周期タイマーに一致する。これを各スレーブノード全てについて実施する。各スレーブノード間のディレイは通常変化しないので，システム立ち上げ時に一度実行し，設定すれば良い。 Now, a method of measuring and synchronizing the node delays of the master node M (200) and the slave node will be described with reference to FIG. First, the clockwise node delay M and the counterclockwise node delay H of the slave node set in steps (941) and (942) are set using the frame (930) of command 4. Since the initial value is the initial value, an approximate value can be set. For example, since the transmission time for one round can be found by reading the TRTIME register shown in FIG. 7, the approximate delay time can be calculated from the position of the slave node. For example, when TRTIME is 10 μs and there are three slave nodes, the delay between the nodes is 2.5 μs on a simple average. At this time, the node delay M for the closest clockwise slave node is 2.5 μs (actually, 2.5 μs divided by the clock period), and the node delay H is 7.5 μs. Next, in steps (943) and (944), the clockwise timer 1 and the counterclockwise timer 1 are set using the frame (900) of the command 2. Thereafter, the difference of timer 1 is acquired in step (945). If the command 3 frame (930) or (931) is transmitted clockwise or counterclockwise, it can be acquired from the corresponding field of the command 3 frame. Next, in step (946), the sign of the timer difference is determined. If the clockwise timer value is large, half of the clockwise timer delay value is subtracted from the clockwise node delay value and added to the counterclockwise node delay value. If the counter value of the counterclockwise counterclockwise is large, half of the timer difference is subtracted from the counterclockwise node delay and added to the counterclockwise node delay in step (947). The above is performed several times, and the node delay value is determined so that the timer difference becomes a value close to zero. Thus, if the sum of the clockwise delay time and the clockwise delay time is equal to one round of the communication packet, and the timer 1 set clockwise and the timer 1 set counterclockwise have the same value, the slave The timer 1 of the node coincides with the control cycle timer of the master node M (200). This is performed for all the slave nodes. Since the delay between each slave node does not normally change, it can be executed once when the system is started up and set.
以上説明した実施例は，一相の交流電源を整流して直流に変換する電力変換器の例を示したものである。一般的には，系統電力は三相交流であり図１に示した電力変換装置は，三相の変圧器で電圧を変換し，それぞれの相に対してセル回路を直列に接続する構成となる。そのとき，全体を制御するマスターノードＭ（２００）はそのまま１個で，セル回路に必要なスレーブノードをネットワークで結ぶことになる。また，図１に示した電力変換装置（１００）は，負荷Ｚ（１２２）を取り外し，系統電力の無効電力を供給するように制御すれば，無効電力補償装置となる。また，それを二台直流部分で接続すると，直流送電装置になる。二台の系統の周波数を５０Ｈｚと６０Ｈｚにすれば，周波数変換の電力変換装置となる。その一方をモータに接続すればモータ制御装置となる。このように，ここで示した本発明の実施例電力変換装置（１００）は，電力変換装置の一部を示したものである。このように，本発明は上記示した実施例に限定されるものではなく，様々な変形例が含まれる。例えば，上記した実施例は本発明を判り易く説明するために詳細に説明したものであり，必ずしも説明した全ての構成を備えるものに限定されるものではない。また，上記の各構成，機能，処理部，処理手段等は，それらの一部または全部を，例えば集積回路で設計する等によりハードウェアで実現しても良い。また，上記に各構成，機能等は，プロセッサがそれぞれの機能を実現するプログラムを解釈し，実行することによりソフトウェアで実現しても良い。また，制御線や情報線は説明上必要と考えられるものを示しており，製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際にはほとんどすべての構成が相互に接続されていると考えてよい。 The embodiment described above shows an example of a power converter that rectifies a single-phase AC power source and converts it into DC. In general, the system power is three-phase AC, and the power converter shown in FIG. 1 is configured to convert voltage with a three-phase transformer and connect cell circuits in series for each phase. . At that time, there is only one master node M (200) for controlling the whole, and slave nodes necessary for the cell circuit are connected by a network. Further, the power conversion apparatus (100) shown in FIG. 1 becomes a reactive power compensator if the load Z (122) is removed and control is performed so as to supply reactive power of the system power. Moreover, when it is connected by two DC parts, it becomes a DC power transmission device. If the frequency of the two systems is 50 Hz and 60 Hz, a power conversion device for frequency conversion is obtained. If one of them is connected to a motor, a motor control device is obtained. Thus, the embodiment power converter (100) of the present invention shown here is a part of the power converter. Thus, the present invention is not limited to the above-described embodiments, and includes various modifications. For example, the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described. Each of the above-described configurations, functions, processing units, processing means, etc. may be realized by hardware by designing a part or all of them, for example, with an integrated circuit. In addition, each configuration, function, and the like described above may be realized by software by the processor interpreting and executing a program that realizes each function. In addition, control lines and information lines are those that are considered necessary for explanation, and not all control lines and information lines on the product are necessarily shown. In practice, it can be considered that almost all configurations are connected to each other.
以上の通り，各ノードに持つタイマーの一つを系統電力の周期に同期したタイマーと一致化することができるため，ＰＷＭのキャリア波形を系統電力に対して任意に変更することができる。従来，例えば制御周期が１００μｓの場合，ＰＷＭのキャリア波形を系統電力と同期させようとすると，制御周期の１００μｓの範囲でしか一致させることができないが，本発明によれば，数十ｎｓのノード数倍程度で一致化することができる。 As described above, since one of the timers in each node can be matched with the timer synchronized with the cycle of the system power, the PWM carrier waveform can be arbitrarily changed with respect to the system power. Conventionally, for example, when the control cycle is 100 μs, if it is attempted to synchronize the PWM carrier waveform with the system power, it can be matched only within the range of 100 μs of the control cycle. Matching can be achieved several times.
また，本発明によれば，二重化したネットワークを用いて設定した２つのタイマー値の差をマスターノードで観測可能で，それに応じてディレイ値を制御可能であり，ネットワーク上のスレーブノードのタイマー値がクロックレベルで一致化することができる。
In addition, according to the present invention, the difference between two timer values set using a duplicated network can be observed at the master node, the delay value can be controlled accordingly, and the timer value of the slave node on the network can be controlled. Can be matched at the clock level.
１００ 電力変換装置
２００ ノードＭ
３００ ノードＳ１
４００ ノードＳ２
５００ ノードＳ３
６００ セル回路
７００ セル回路
８００ セル回路
９０１ タイマー１
９０２ タイマー２
９０４ 指令値レジスタ
９０５ ＰＷＭキャリアのレジスタ
９０６ ＰＷＭパルス生成
100 Power converter 200 Node M
300 nodes S1
400 node S2
500 nodes S3
600 cell circuit 700 cell circuit 800 cell circuit 901 timer 1
902 Timer 2
904 Command value register 905 PWM carrier register 906 PWM pulse generation
Claims (8)
In a power conversion device in which cells having a plurality of power conversion functions are connected in series, a power conversion device performs power conversion with a system, and a plurality of control circuits for generating control signals to the plurality of cells are provided in a network. And each of the plurality of control circuits has a timer synchronized with a cycle of system power, the timer is synchronized via the network, and the timer which is a storage content of the timer is A power conversion device that generates the control signal based on phase information that is indicated.
The power conversion device according to claim 1, wherein a plurality of power conversion devices that convert a plurality of system powers into the same DC voltage in synchronization with each cycle are combined to change the system power to different voltages, phases, and frequencies. Power conversion device to convert.
The power conversion device according to claim 1, wherein the predetermined control circuit generates a common control signal for a plurality of cells, and the plurality of control circuits are connected by a ring network. Power conversion device.
2. The power conversion device according to claim 1, wherein the timer value synchronized with the cycle of the system power is synchronized with a cycle that is an integral multiple of the grid power.
5. The power conversion device according to claim 4, wherein the timer value synchronized with the cycle of the system power is synchronized with a cycle five times as long as the system power.
2. The power conversion device according to claim 1, wherein a timer value to be matched among a plurality of control circuits is at least a timer value synchronized with a cycle of the system power and a timer having a control cycle for counting a fixed time interval. The power converter characterized by including a value.
In a power conversion device in which cells having a plurality of power conversion functions are connected in series, a plurality of control circuits that generate control signals to the plurality of cells are connected by a network, and each of the plurality of control circuits is The control signal is generated by comparing the command and the carrier signal, and includes a first timer synchronized with the command and a second timer synchronized with the carrier signal, and the first timer is Synchronization is established via the network, and the second timer is synchronized via the network, and the control signal is transmitted based on the storage content of the first timer and the storage content of the second timer. The power converter characterized by producing | generating.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014061114A JP2015186067A (en) | 2014-03-25 | 2014-03-25 | Power conversion device and method of synchronization between nodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014061114A JP2015186067A (en) | 2014-03-25 | 2014-03-25 | Power conversion device and method of synchronization between nodes |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015186067A true JP2015186067A (en) | 2015-10-22 |
Family
ID=54352165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014061114A Pending JP2015186067A (en) | 2014-03-25 | 2014-03-25 | Power conversion device and method of synchronization between nodes |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2015186067A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111277347A (en) * | 2018-12-04 | 2020-06-12 | 深圳市中兴微电子技术有限公司 | Power statistical method, device and computer readable storage medium |
| JP2022029510A (en) * | 2020-08-05 | 2022-02-18 | 株式会社明電舎 | Optical communication system and optical communication method for power conversion device |
-
2014
- 2014-03-25 JP JP2014061114A patent/JP2015186067A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111277347A (en) * | 2018-12-04 | 2020-06-12 | 深圳市中兴微电子技术有限公司 | Power statistical method, device and computer readable storage medium |
| CN111277347B (en) * | 2018-12-04 | 2023-01-10 | 深圳市中兴微电子技术有限公司 | Power statistical method, device and computer readable storage medium |
| JP2022029510A (en) * | 2020-08-05 | 2022-02-18 | 株式会社明電舎 | Optical communication system and optical communication method for power conversion device |
| JP7415837B2 (en) | 2020-08-05 | 2024-01-17 | 株式会社明電舎 | Optical communication system and optical communication method for power conversion equipment |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6141818B2 (en) | Parallel inverter controller | |
| CN105391089B (en) | The control method for parallel and circuit of a kind of inverter | |
| JP3424901B2 (en) | Synchronization method and synchronization method for multiplex system controller | |
| US20140056042A1 (en) | Power layer generation of inverter gate drive signals | |
| JP5398380B2 (en) | PWM semiconductor power converter system and PWM semiconductor power converter | |
| US8392730B2 (en) | Current sharing method of DC power supply and device thereof | |
| KR20150139794A (en) | Inverter electric generator system and inverter electric generator thereof | |
| EP2898418B1 (en) | Branch circuit monitoring | |
| JP2012141178A (en) | Partial discharge detecting system | |
| US9948209B2 (en) | Digital controller architecture for three-phase AC sources | |
| JP6029433B2 (en) | Microcomputer | |
| JP2015186067A (en) | Power conversion device and method of synchronization between nodes | |
| EP3352363A1 (en) | Power converter control device | |
| US20140258573A1 (en) | Systems and methods for master arbitration | |
| JP6601668B2 (en) | Power converter | |
| CN112327707A (en) | Timing control method, device and system of servo driver | |
| JP5573867B2 (en) | Clock phase synchronization apparatus and clock phase synchronization method | |
| KR100625482B1 (en) | PWM Synchronization Method And System For Parallel Operation Of Three-phase Uninterruptible Power Supply | |
| CN114142502A (en) | Parallel operation control method for energy storage converter and energy storage converter | |
| CN110912228B (en) | Charge and discharge control method, charge and discharge control device and UPS | |
| JPWO2017047068A1 (en) | Switching power supply device, switching power supply driving method, and switching power supply drive program | |
| JP2016019058A (en) | Control system, power conversion device, and controlling method | |
| JP7439474B2 (en) | Programmable controller systems and modules | |
| CN202309647U (en) | Pulse generator and power conditioning system | |
| CN115360914A (en) | Switching power supply control method and device and power supply system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170110 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170112 |