JP2015185933A

JP2015185933A - Δσa/d converter

Info

Publication number: JP2015185933A
Application number: JP2014058935A
Authority: JP
Inventors: 直紀杉山; Naoki Sugiyama; 渡辺　光; Hikari Watanabe; 光渡辺
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2014-03-20
Filing date: 2014-03-20
Publication date: 2015-10-22

Abstract

PROBLEM TO BE SOLVED: To reduce the circuit scale of a correction circuit performing gain error correction, in a ΔΣA/D converter.SOLUTION: A ΔΣA/D converter 10 includes a ΔΣ modulator 14 outputting bit data of a first predetermined number of bits obtained by performing ΔΣ modulation of an analog input signal, for each sampling, a correction circuit 16 performing gain error correction with correction data of a second predetermined number of bits, for the bit data outputted from the ΔΣ modulator, and a filter 18 outputting data of third predetermined number of bits, larger than the first predetermined number of bits, as the A/D conversion output, by filtering the data of second predetermined number of bits, outputted from the correction circuit.

Description

本発明は、ΔΣＡ／Ｄ変換器に係り、特に、ΔΣ変調器とフィルタとを備えるΔΣＡ／Ｄ変換器に関する。 The present invention relates to a ΔΣ A / D converter, and more particularly to a ΔΣ A / D converter including a ΔΣ modulator and a filter.

従来、高分解能のＡ／Ｄ変換器が知られている（例えば、特許文献１参照）。Ａ／Ｄ変換器は、入力されるアナログ入力信号をデジタル信号に変換して出力する回路である。上記した特許文献１記載のＡ／Ｄ変換器の後段には、乗算器が設けられている。この乗算器は、Ａ／Ｄ変換器の出力データに所定ビット数のゲインエラー補正係数を乗算することによりゲインエラー補正を行う補正回路である。 Conventionally, a high resolution A / D converter is known (for example, refer to Patent Document 1). The A / D converter is a circuit that converts an input analog input signal into a digital signal and outputs the digital signal. A multiplier is provided at the subsequent stage of the A / D converter described in Patent Document 1 described above. This multiplier is a correction circuit that performs gain error correction by multiplying the output data of the A / D converter by a gain error correction coefficient having a predetermined number of bits.

特開２０００−２９５１０２号公報JP 2000-295102 A

ところで、Ａ／Ｄ変換器では、要求される精度が高いほど出力データのビット数が増加する。この点、多ビットの出力データを出力するＡ／Ｄ変換器の後段に、所定ビット数のゲインエラー補正係数でゲインエラー補正を行う補正回路を設けるものとすると、その補正回路において、Ａ／Ｄ変換器からの多ビットの出力データと所定ビット数のゲインエラー補正係数との乗算（すなわち、多ビットデータ同士の乗算）を行うことが必要となるので、その補正回路の回路規模が増大してしまう。 By the way, in the A / D converter, the higher the required accuracy, the greater the number of bits of output data. In this regard, if a correction circuit that performs gain error correction with a gain error correction coefficient having a predetermined number of bits is provided after the A / D converter that outputs multi-bit output data, the A / D Since it is necessary to multiply the multi-bit output data from the converter by a gain error correction coefficient having a predetermined number of bits (that is, multiplication between multi-bit data), the circuit scale of the correction circuit increases. End up.

本発明は、上述の点に鑑みてなされたものであり、ゲインエラー補正を行う補正回路の回路規模を低減することが可能なΔΣＡ／Ｄ変換器を提供することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to provide a ΔΣ A / D converter capable of reducing the circuit scale of a correction circuit that performs gain error correction.

上記の目的は、１サンプリングごとに、アナログ入力信号をΔΣ変調した第１所定ビット数のビットデータを出力するΔΣ変調器と、前記ΔΣ変調器から出力される前記ビットデータに対して第２所定ビット数の補正データでゲインエラー補正を行う補正回路と、前記補正回路から出力される前記第２所定ビット数のデータにフィルタリング処理を施すことにより、前記第１所定ビット数に比して多い第３所定ビット数のデータをＡ／Ｄ変換出力として出力するフィルタと、を備えるΔΣＡ／Ｄ変換器により達成される。 The above object is to provide, for each sampling, a ΔΣ modulator that outputs ΔΣ modulated bit data of an analog input signal and a second predetermined value for the bit data output from the ΔΣ modulator. A correction circuit that performs gain error correction using the correction data of the number of bits, and filtering processing is performed on the data of the second predetermined number of bits output from the correction circuit, so that a larger number than the first predetermined number of bits is obtained. And a filter that outputs data of a predetermined number of bits as an A / D conversion output.

本発明によれば、ゲインエラー補正を行う補正回路の回路規模を低減することができる。 According to the present invention, the circuit scale of a correction circuit that performs gain error correction can be reduced.

本発明の一実施例であるΔΣＡ／Ｄ変換器の構成図である。1 is a configuration diagram of a ΔΣ A / D converter according to an embodiment of the present invention. 本実施例のΔΣＡ／Ｄ変換器が備える補正回路の構成図である。It is a block diagram of the correction circuit with which the ΔΣ A / D converter of this embodiment is provided. ΔΣ変換器のゲインエラーを説明するための図である。It is a figure for demonstrating the gain error of a delta-sigma converter. ΔΣ変換器のオフセットを説明するための図である。It is a figure for demonstrating the offset of a delta-sigma converter. 本発明の変形例であるΔΣＡ／Ｄ変換器が備える補正回路及びフィルタの一部の構成図である。FIG. 6 is a partial configuration diagram of a correction circuit and a filter provided in a ΔΣ A / D converter that is a modification of the present invention.

以下、図面を用いて、本発明に係るΔΣＡ／Ｄ変換器の具体的な実施の形態について説明する。 Hereinafter, specific embodiments of the ΔΣ A / D converter according to the present invention will be described with reference to the drawings.

図１は、本発明の一実施例であるΔΣＡ／Ｄ変換器１０を備える変換装置１２の構成図を示す。図２は、本実施例のΔΣＡ／Ｄ変換器１０が備えるゲインエラー補正回路の構成図を示す。図３は、ΔΣＡ／Ｄ変換器１０のゲインエラーを説明するための図を示す。また、図４は、ΔΣＡ／Ｄ変換器１０のオフセットを説明するための図を示す。 FIG. 1 shows a configuration diagram of a conversion device 12 including a ΔΣ A / D converter 10 according to an embodiment of the present invention. FIG. 2 shows a configuration diagram of a gain error correction circuit provided in the ΔΣ A / D converter 10 of the present embodiment. FIG. 3 is a diagram for explaining a gain error of the ΔΣ A / D converter 10. FIG. 4 is a diagram for explaining the offset of the ΔΣ A / D converter 10.

本実施例の変換装置１２は、ΔΣＡ／Ｄ変換器１０を用いて、入力されるアナログ入力信号をデジタルデータに変換して出力するアナログ−デジタル変換装置である。変換装置１２は、例えば車載エレクトロニクス制御に用いられるセンサ検知やモータ／ソレノイド電流検出，負荷短絡／オープン検出などに適用される。図１に示す如く、変換装置１２は、ΔΣＡ／Ｄ変換器１０を備えている。ΔΣＡ／Ｄ変換器１０は、ΔΣ変調器１４と、ゲインエラー補正回路１６と、デジタルフィルタ１８と、を備えている。 The conversion device 12 of this embodiment is an analog-digital conversion device that converts an input analog input signal into digital data using the ΔΣ A / D converter 10 and outputs the digital data. The converter 12 is applied to sensor detection, motor / solenoid current detection, load short-circuit / open detection, and the like used for on-vehicle electronics control, for example. As shown in FIG. 1, the conversion device 12 includes a ΔΣ A / D converter 10. The ΔΣ A / D converter 10 includes a ΔΣ modulator 14, a gain error correction circuit 16, and a digital filter 18.

ΔΣ変調器１４には、アナログ入力信号としてアナログ入力電圧Ｖｉｎが入力される。ΔΣ変調器１４は、１サンプリングごとに、入力されるアナログ入力電圧ＶｉｎをΔΣ変調した所定ビット数のデータを出力する回路である。具体的には、ΔΣ変調器１４は、所定時間ごとに、入力されるアナログ入力電圧Ｖｉｎを積分し、その積分値を所定閾値と比較することで１ビット又は数ビットの所定ビット数で量子化して、デジタルデータに変換する回路である。尚、以下、本実施例では、ΔΣ変調器１４の出力するデジタルデータは、１ビットで構成されるものとする。ΔΣ変調器１４は、１サンプリングごとに変化し得る１ビットのデジタルデータ（ビットデータ）を出力する。 An analog input voltage Vin is input to the ΔΣ modulator 14 as an analog input signal. The ΔΣ modulator 14 is a circuit that outputs data of a predetermined number of bits obtained by ΔΣ modulation of the input analog input voltage Vin every sampling. Specifically, the delta-sigma modulator 14 integrates the input analog input voltage Vin every predetermined time and compares the integrated value with a predetermined threshold value to quantize it with a predetermined number of bits of 1 bit or several bits. This is a circuit for converting into digital data. In the following, in this embodiment, digital data output from the ΔΣ modulator 14 is assumed to be composed of 1 bit. The ΔΣ modulator 14 outputs 1-bit digital data (bit data) that can change every sampling.

ΔΣ変調器１４の出力には、ゲインエラー補正回路１６の入力が接続されている。ΔΣ変調器１４の出力する１ビットのビットデータは、ゲインエラー補正回路１６に入力される。ゲインエラー補正回路１６は、図３に示す如く、ΔΣＡ／Ｄ変換器１０（具体的には、ΔΣ変調器１４）におけるアナログ入力電圧Ｖｉｎに対する入出力特性の傾きのズレ（誤差）であるゲインエラーを補正する回路である。ゲインエラー補正回路１６は、入力されるΔΣ変調器１４からの１ビットのビットデータに対して所定ビット数の補正データでゲインエラー補正を行う。 The input of the gain error correction circuit 16 is connected to the output of the ΔΣ modulator 14. The 1-bit bit data output from the ΔΣ modulator 14 is input to the gain error correction circuit 16. As shown in FIG. 3, the gain error correction circuit 16 is a gain error that is a deviation (error) of the slope of the input / output characteristics with respect to the analog input voltage Vin in the ΔΣ A / D converter 10 (specifically, the ΔΣ modulator 14). Is a circuit for correcting The gain error correction circuit 16 performs gain error correction on the 1-bit bit data from the input ΔΣ modulator 14 with correction data having a predetermined number of bits.

ゲインエラー補正回路１６における補正データは、例えば１５ビットのデータであるゲインエラー補正係数であって、予め所定値に維持される。尚、以下、本実施例では、ゲインエラー補正係数は、１５ビットで構成されるものとし、例えば図２に示す如く"１０１１１０１０１１００１１０"のデータ列である。 The correction data in the gain error correction circuit 16 is a gain error correction coefficient that is, for example, 15-bit data, and is maintained at a predetermined value in advance. In the following, in this embodiment, the gain error correction coefficient is assumed to be composed of 15 bits, for example, a data string “101110101100110” as shown in FIG.

ゲインエラー補正回路１６は、図２に示す如く、ゲインエラー補正係数のビット数に合わせて複数（本実施例では、１５個）のＡＮＤ回路１６−ｍ（但し、ｍは１〜ｎの自然数である。また、ｎはゲインエラー補正係数のビット数と同じ値である。）を有している。ＡＮＤ回路１６−１〜１６−１５には、ゲインエラー補正係数の各ビットのデータが入力される。また、すべてのＡＮＤ回路１６−１〜１６−１５には、ΔΣ変調器１４から出力される１ビットのビットデータが入力される。 As shown in FIG. 2, the gain error correction circuit 16 includes a plurality (15 in this embodiment) of AND circuits 16-m (where m is a natural number of 1 to n) according to the number of bits of the gain error correction coefficient. N is the same value as the number of bits of the gain error correction coefficient. Data of each bit of the gain error correction coefficient is input to the AND circuits 16-1 to 16-15. Further, 1-bit bit data output from the ΔΣ modulator 14 is input to all the AND circuits 16-1 to 16-15.

ＡＮＤ回路１６−１〜１６−１５はそれぞれ、入力されるゲインエラー補正係数の当該ビットのデータとΔΣ変調器１４からの１ビットのビットデータとの論理積演算（ＡＮＤ演算）を行う回路である。各ＡＮＤ回路１６−１〜１６−１５におけるＡＮＤ演算は、１ビットのデータ同士の乗算と等価である。ゲインエラー補正回路１６は、各ＡＮＤ回路１６−１〜１６−１５の演算結果を一つに纏めた１５ビットのデータを出力する。ゲインエラー補正回路１６は、１サンプリングごとに変化し得る１５ビットのデータを出力する。 Each of the AND circuits 16-1 to 16-15 is a circuit that performs a logical product operation (AND operation) between the bit data of the input gain error correction coefficient and the 1-bit bit data from the ΔΣ modulator 14. . An AND operation in each of the AND circuits 16-1 to 16-15 is equivalent to multiplication of 1-bit data. The gain error correction circuit 16 outputs 15-bit data in which the calculation results of the AND circuits 16-1 to 16-15 are combined. The gain error correction circuit 16 outputs 15-bit data that can change every sampling.

ゲインエラー補正回路１６の出力には、デジタルフィルタ１８の入力が接続されている。ゲインエラー補正回路１６の出力する１５ビットのデータは、デジタルフィルタ１８に入力される。デジタルフィルタ１８は、入力されるゲインエラー補正回路１６からの１５ビットのデータにフィルタリング処理を施すことでノイズを除去する回路である。デジタルフィルタ１８は、ゲインエラー補正回路１６からの１５ビットのデータにフィルタリング処理を施して得られたデータをΔΣＡ／Ｄ変換器１０のデジタルデータとして出力する。デジタルフィルタ１８の出力するデジタルデータは、ΔΣ変調器１４の出力するビットデータのビット数（１ビット）に比して多く更にはゲインエラー補正回路１６の出力するデータのビット数（１５ビット）に比して多いビット数（以下では、１６ビットとする。）で構成される。 The input of the digital filter 18 is connected to the output of the gain error correction circuit 16. The 15-bit data output from the gain error correction circuit 16 is input to the digital filter 18. The digital filter 18 is a circuit that removes noise by filtering the 15-bit data from the input gain error correction circuit 16. The digital filter 18 outputs data obtained by subjecting the 15-bit data from the gain error correction circuit 16 to filtering processing as digital data of the ΔΣ A / D converter 10. The digital data output from the digital filter 18 is larger than the bit number (1 bit) of the bit data output from the ΔΣ modulator 14 and further to the bit number (15 bits) of the data output from the gain error correction circuit 16. Compared with a larger number of bits (hereinafter referred to as 16 bits).

変換装置１２は、また、加算器２０を備えている。加算器２０の入力には、ΔΣＡ／Ｄ変換器１０の出力が接続されている。ΔΣＡ／Ｄ変換器１０の出力するデジタルデータは、加算器２０に入力される。加算器２０は、図４に示す如く、ΔΣＡ／Ｄ変換器１０におけるアナログ入力電圧Ｖｉｎに対するＡ／Ｄ変換の結果の一定量のズレ（誤差）であるオフセットを補正する回路である。加算器２０は、入力されるΔΣＡ／Ｄ変換器１０からの１６ビットのデータに対して所定のオフセット補正係数を加算するオフセット補正を行う。加算器２０は、オフセット補正して得られたデータを変換装置１２の最終的なＡ／Ｄ変換出力として出力する。 The conversion device 12 also includes an adder 20. The output of the ΔΣ A / D converter 10 is connected to the input of the adder 20. The digital data output from the ΔΣ A / D converter 10 is input to the adder 20. As shown in FIG. 4, the adder 20 is a circuit that corrects an offset that is a certain amount of deviation (error) as a result of A / D conversion with respect to the analog input voltage Vin in the ΔΣ A / D converter 10. The adder 20 performs offset correction by adding a predetermined offset correction coefficient to the 16-bit data from the input ΔΣ A / D converter 10. The adder 20 outputs the data obtained by the offset correction as the final A / D conversion output of the conversion device 12.

このように、本実施例のΔΣＡ／Ｄ変換器１０においては、ΔΣ変調器１４が１サンプリングごとにアナログ入力電圧ＶｉｎをΔΣ変調して出力する１ビットのビットデータに対して、１５個のＡＮＤ回路１６−１〜１６−１５からなるゲインエラー補正回路１６を用いてゲインエラー補正を行い、そのうえで、ゲインエラー補正回路１６が出力する１５ビットのデータに対して、デジタルフィルタ１８を用いてフィルタリング処理を行う。 As described above, in the ΔΣ A / D converter 10 of this embodiment, the ΔΣ modulator 14 performs 15 AND operations on 1-bit bit data output by performing ΔΣ modulation on the analog input voltage Vin every sampling. Gain error correction is performed using a gain error correction circuit 16 including circuits 16-1 to 16-15, and then 15-bit data output from the gain error correction circuit 16 is filtered using a digital filter 18. I do.

ΔΣ変調器が出力するビットデータに対してデジタルフィルタを用いてフィルタリング処理を行った後に、そのフィルタリング処理後のデータに対してゲインエラー補正を行う構成（以下、対比構成と称す。）では、デジタルフィルタが出力する多ビットのデータに対してゲインエラー補正を行うことが必要であり、結果として、多ビットのデータ同士を乗算する乗算器を設けることが必要であるので、ゲインエラー補正回路の回路規模が増大する。 In a configuration (hereinafter referred to as a “contrast configuration”) in which gain error correction is performed on data after filtering processing is performed on the bit data output from the ΔΣ modulator using a digital filter. Since it is necessary to perform gain error correction on the multi-bit data output from the filter, and as a result, it is necessary to provide a multiplier that multiplies the multi-bit data, the circuit of the gain error correction circuit Scale increases.

これに対して、本実施例の構成においては、ゲインエラー補正回路１６によるゲインエラー補正が、ΔΣ変調器１４が出力する１ビットのビットデータに対して行われるだけである従って、本実施例によれば、上記の対比構成と異なり、多ビットのデータ同士を乗算する乗算器を設けることは不要であり、広大な回路面積を占めるかかる乗算器を削減することが可能である。このため、本実施例のΔΣＡ／Ｄ変換器１０によれば、ゲインエラー補正を行うゲインエラー補正回路１６の回路規模を、上記の対比構成のものに比べて低減することができる。 On the other hand, in the configuration of this embodiment, the gain error correction by the gain error correction circuit 16 is only performed on the 1-bit bit data output from the ΔΣ modulator 14. Therefore, unlike the above-described comparison configuration, it is not necessary to provide a multiplier that multiplies multi-bit data, and it is possible to reduce such a multiplier that occupies a large circuit area. Therefore, according to the ΔΣ A / D converter 10 of the present embodiment, the circuit scale of the gain error correction circuit 16 that performs gain error correction can be reduced as compared with the above-described comparison configuration.

本実施例の如くゲインエラー補正回路１６によるゲインエラー補正がΔΣ変調器１４が出力する１ビットのビットデータに対して行われるものであっても、上記の対比構成のものと同様に、ΔΣＡ／Ｄ変換器１０における入出力特性の傾きのズレは適切に解消される。従って、本実施例によれば、ゲインエラー補正回路１６の回路規模を低減しつつそのゲインエラー補正回路１６によるゲインエラー補正を適切に行うことができる。 Even if the gain error correction by the gain error correction circuit 16 is performed on 1-bit bit data output from the ΔΣ modulator 14 as in the present embodiment, ΔΣA / The deviation of the slope of the input / output characteristics in the D converter 10 is appropriately eliminated. Therefore, according to the present embodiment, the gain error correction by the gain error correction circuit 16 can be appropriately performed while reducing the circuit scale of the gain error correction circuit 16.

尚、上記の実施例においては、ΔΣ変調器１４が特許請求の範囲に記載した「ΔΣ変調器」に、ゲインエラー補正回路１６が特許請求の範囲に記載した「補正回路」に、デジタルフィルタ１８が特許請求の範囲に記載した「フィルタ」に、それぞれ相当している。 In the above embodiment, the ΔΣ modulator 14 is added to the “ΔΣ modulator” described in the claims, the gain error correction circuit 16 is added to the “correction circuit” described in the claims, and the digital filter 18. Corresponds to the “filter” described in the claims.

上記の実施例においては、ΔΣ変調器１４の出力するデジタルデータが１ビットで構成されるものとした。しかし、本発明はこれに限定されるものではなく、ΔΣ変調器１４の出力するデジタルデータが、ゲインエラー補正係数のビット数（本実施例では１５ビット）に比して少ないビット数で構成されるものであればよく、例えば２ビットや３ビットで構成されるものとしてもよい。 In the above embodiment, the digital data output from the ΔΣ modulator 14 is composed of 1 bit. However, the present invention is not limited to this, and the digital data output from the ΔΣ modulator 14 is configured with a smaller number of bits than the number of bits of the gain error correction coefficient (15 bits in this embodiment). For example, it may be composed of 2 bits or 3 bits.

また、上記の実施例においては、ゲインエラー補正を行うゲインエラー補正回路１６を、複数のＡＮＤ回路１６−１〜１６−１５からなるものとした。しかし、本発明はこれに限定されるものではなく、ゲインエラー補正回路１６を、ＡＮＤ回路以外のＮＡＮＤ回路やその他の論理動作を行う論理回路に置き換えたものからなるものであってもよい。ＡＮＤ回路やＮＡＮＤ回路は、一般的に、複合ゲート等を用いて後段の他の論理回路と容易に一体化して簡単化を図ることが可能であるので、ゲインエラー補正回路１６に対して上記の置き換えを行うことにより、回路規模の更なる低減を図ることができる。 In the above embodiment, the gain error correction circuit 16 that performs gain error correction is composed of a plurality of AND circuits 16-1 to 16-15. However, the present invention is not limited to this, and the gain error correction circuit 16 may be replaced with a NAND circuit other than the AND circuit or a logic circuit that performs other logic operations. In general, the AND circuit and the NAND circuit can be easily integrated with other logic circuits in the subsequent stage by using a composite gate or the like, and can be simplified. By performing the replacement, the circuit scale can be further reduced.

例えば、ゲインエラー補正回路１６が、複数のＡＮＤ回路１６−ｍからなり、かつ、デジタルフィルタ１８が、ゲインエラー補正回路１６に接続する入力側に１つのＡＮＤ回路３０と２つのＮＯＲ回路３２，３４とからなる半加算器３６を有する図５（Ａ）に示す如き構成では、そのゲインエラー補正回路１６のＡＮＤ回路１６−ｍ及びそのデジタルフィルタ１８の半加算器３６に代えて、図５（Ｂ）に示す如く、１つのＡＮＤ回路４０と１つのＮＯＲ回路４２とが接続した機能を有する複合ゲートＡＮＤ−ＮＯＲ４４と、３入力ＡＮＤ回路４６と、ＮＯＲ回路４８と、を用いることで、ゲインエラー補正回路１６のＡＮＤ回路１６−ｍとデジタルフィルタ１８の半加算器３６とを一体化することとしてもよい。かかる構成においては、論理演算を行う素子数を低減することができるので、回路規模の更なる低減を図ることができる。 For example, the gain error correction circuit 16 includes a plurality of AND circuits 16-m, and the digital filter 18 has one AND circuit 30 and two NOR circuits 32 and 34 on the input side connected to the gain error correction circuit 16. In the configuration shown in FIG. 5A having the half adder 36 consisting of the following, instead of the AND circuit 16-m of the gain error correction circuit 16 and the half adder 36 of the digital filter 18, FIG. ), A gain error correction is achieved by using a composite gate AND-NOR 44 having a function of connecting one AND circuit 40 and one NOR circuit 42, a three-input AND circuit 46, and a NOR circuit 48. The AND circuit 16-m of the circuit 16 and the half adder 36 of the digital filter 18 may be integrated. In such a configuration, since the number of elements that perform logical operations can be reduced, the circuit scale can be further reduced.

更に、上記の実施例においては、ゲインエラー補正回路１６の出力するデータにフィルタリング処理を施すフィルタを、デジタル演算を行うデジタルフィルタ１８を用いることとした。しかし、本発明はこれに限定されるものではなく、例えばアナログ演算を行うフィルタを用いることとしてもよい。 Furthermore, in the above embodiment, the digital filter 18 that performs digital calculation is used as the filter that performs the filtering process on the data output from the gain error correction circuit 16. However, the present invention is not limited to this, and for example, a filter that performs analog computation may be used.

１０ ΔΣＡ／Ｄ変換器
１２変換装置
１４ ΔΣ変調器
１６ゲインエラー補正回路
１８デジタルフィルタ
２０加算器 10 ΔΣ A / D converter 12 Conversion device 14 ΔΣ modulator 16 Gain error correction circuit 18 Digital filter 20 Adder

Claims

A ΔΣ modulator that outputs bit data of a first predetermined number of bits obtained by ΔΣ-modulating an analog input signal for each sampling;
A correction circuit that performs gain error correction with correction data of a second predetermined number of bits for the bit data output from the ΔΣ modulator;
By filtering the data having the second predetermined number of bits output from the correction circuit, data having a third predetermined number of bits larger than the first predetermined number of bits is output as an A / D conversion output. Filters,
A ΔΣ A / D converter comprising: