JP2015154006A

JP2015154006A - Semiconductor device and manufacturing method therefor

Info

Publication number: JP2015154006A
Application number: JP2014028858A
Authority: JP
Inventors: 原田　直樹; Naoki Harada; 直樹原田
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2014-02-18
Filing date: 2014-02-18
Publication date: 2015-08-24

Abstract

PROBLEM TO BE SOLVED: To achieve a highly reliable semiconductor device combining mobility characteristics of high graphene and low leakage current.SOLUTION: A graphene transistor is constituted to include an emitter having first graphene 1a, a base having a second graphene 1b, a collector having a third graphene 1c, a first BCN layer 2a inserted between the first graphene 1a and second graphene 1b, and a second BCN layer 2b inserted between the second graphene 1b and a third graphene 1c.

Description

本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

グラフェンは、高い移動度(２００，０００ｃｍ²／Ｖｓ以上)、２次元構造という特徴を持ち、グラフェンをチャネルとした電界効果トランジスタ（グラフェンＦＥＴ)の研究開発が盛んである。ところが、単層のグラフェンはバンドギャップを有しないため、グラフェンＦＥＴはリーク電流が多く、良好なオフ特性を示さない。このリーク電流を抑制するべく、グラフェンにバンドギャップを持たせる試みが多く提案されてきた。例えば、グラフェン・ナノリボン、グラフェン・ナノメッシュ、２層グラフェン等が開発されている。 Graphene has a feature of high mobility (200,000 cm ² / Vs or more) and a two-dimensional structure, and research and development of a field effect transistor (graphene FET) using graphene as a channel is active. However, since single-layer graphene does not have a band gap, the graphene FET has a large leakage current and does not exhibit good off characteristics. Many attempts have been made to give the graphene a band gap in order to suppress this leakage current. For example, graphene nanoribbons, graphene nanomesh, bilayer graphene, and the like have been developed.

N. Harada et al., Jpn. J. of Appl. Phys. 52, 094301 (2013).N. Harada et al., Jpn. J. of Appl. Phys. 52, 094301 (2013). M. P. Levendorf et al., nature 488, 627 (2012).M. P. Levendorf et al., Nature 488, 627 (2012). G. Fiori et al., ACS Nano 6, 2642 (2012).G. Fiori et al., ACS Nano 6, 2642 (2012). K. S. Novoselov et al., science 306, 666 (2004).K. S. Novoselov et al., Science 306, 666 (2004).

しかしながら、グラフェンにバンドギャップを持たせると、グラフェンに電子のバンド構造が同時に変化し、電子に有限な有効質量が生じてしまう。
グラフェンにおける電子の分散関係（エネルギ−波数関係）を図９に示す。（ａ）にバンドギャップを有する場合を、（ｂ）にバンドギャップを有しない場合をそれぞれ表示する。 However, if the graphene has a band gap, the electron band structure simultaneously changes in the graphene and a finite effective mass is generated in the electrons.
FIG. 9 shows an electron dispersion relationship (energy-wave number relationship) in graphene. (A) shows a case with a band gap, and (b) shows a case with no band gap.

グラフェンに有効質量が発生して電子の分散関係が直線（図９（ａ））から放物線（図９（ｂ））になると、分散関係の傾きから決まる電子速度が低下する。その結果、グラフェンの特長である高移動度は失われてしまう。グラフェン・ナノリボンの場合のバンドギャップ−電子有効質量関係は、例えば非特許文献１に見ることができるが、既存の半導体材料と比較して必ずしも有利（軽い有効質量）とは言えない。このため、グラフェン材料において高移動度とバンドギャップとを両立することができず、実用化の妨げとなっている。 When effective mass is generated in graphene and the electron dispersion relation changes from a straight line (FIG. 9A) to a parabola (FIG. 9B), the electron velocity determined from the slope of the dispersion relation decreases. As a result, the high mobility characteristic of graphene is lost. The band gap-electron effective mass relationship in the case of graphene nanoribbons can be seen, for example, in Non-Patent Document 1, but is not necessarily advantageous (light effective mass) as compared with existing semiconductor materials. For this reason, in a graphene material, high mobility and a band gap cannot be made compatible, and are hindering practical use.

近年、グラフェンとＢＮからなる横方向ヘテロ接合が作製されている（非特許文献２）。更に、上記のヘテロ接合を用いた新規なデバイスが提案されている（非特許文献３）。上記文献３では、グラフェンとＢＮとの混晶であるｈＢＣＮ(hexagonal boron carbon nitride)をチャネルとしたグラフェンＦＥＴが提案されている。ＢＮは、バンドギャップが５ｅＶ程度あって絶縁体であるが、ＢＣＮ混晶ではバンドギャップを制御することができる。グラフェンとＢＮとが１：１の場合（ＢＣ₂Ｎ）の単位格子を図１０（ａ）に、エネルギーバンドの計算結果を図１０（ｂ）に示す。バンドギャップは、１．９８ｅＶと半導体的な値を示している。このヘテロ接合を用いることにより、グラフェンを基本としたバンドエンジニアリングが可能となる。 In recent years, a lateral heterojunction composed of graphene and BN has been fabricated (Non-patent Document 2). Furthermore, a novel device using the above heterojunction has been proposed (Non-Patent Document 3). Document 3 proposes a graphene FET using hBCN (hexagonal boron carbon nitride), which is a mixed crystal of graphene and BN, as a channel. BN is an insulator having a band gap of about 5 eV, but the band gap can be controlled in a BCN mixed crystal. When the graphene and BN are 1: 1 (BC ₂ N), the unit cell is shown in FIG. 10A, and the energy band calculation result is shown in FIG. The band gap shows a semiconductor value of 1.98 eV. By using this heterojunction, band engineering based on graphene becomes possible.

しかしながら、ＢＣ₂Ｎの電子有効質量は０．５７ｍ₀と大きい。このことから、ＢＣＮを用いたとしても、グラフェンＦＥＴにおいて高移動度特性及び低リーク電流を両立させることは達成されておらず、今後の課題として残されている。 However, the effective electron mass of BC ₂ N is as large as 0.57 m ₀ . For this reason, even if BCN is used, it is not achieved to achieve both high mobility characteristics and low leakage current in the graphene FET, which remains as a future problem.

本発明は、上記の課題に鑑みてなされたものであり、グラフェンの高い移動度特性と低いリーク電流とを兼ね備えた信頼性の高い半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a highly reliable semiconductor device having both high mobility characteristics of graphene and low leakage current, and a method for manufacturing the same.

本発明の半導体装置は、第１のグラフェンを有するエミッタと、第２のグラフェンを有するベースと、第３のグラフェンを有するコレクタと、前記第１のグラフェンと前記第２のグラフェンとの間に挿入された第１のＢＣＮ層と、前記第２のグラフェンと前記第３のグラフェンとの間に挿入された第２のＢＣＮ層とを含む。 A semiconductor device of the present invention is inserted between an emitter having first graphene, a base having second graphene, a collector having third graphene, and the first graphene and the second graphene. And a second BCN layer inserted between the second graphene and the third graphene.

本発明の半導体装置の製造方法は、各々間隔を置いて、第１のグラフェン、第２のグラフェン及び第３のグラフェンを形成する工程と、前記第１のグラフェンと前記第２のグラフェンとの間に第１のＢＣＮ層を、前記第２のグラフェンと前記第３のグラフェンとの間に第２のＢＣＮ層を、それぞれ挿入形成する工程と、前記第１のグラフェン上にエミッタ電極を、前記第２のグラフェン上にベース電極を、前記第３のグラフェンのグラフェン上にコレクタ電極を、それぞれ形成する工程とを含む。 In the method for manufacturing a semiconductor device of the present invention, a step of forming the first graphene, the second graphene, and the third graphene at intervals, and between the first graphene and the second graphene A first BCN layer, a second BCN layer inserted between the second graphene and the third graphene, and an emitter electrode on the first graphene. Forming a base electrode on the second graphene and a collector electrode on the graphene of the third graphene.

本発明によれば、グラフェンの高い移動度特性と低いリーク電流とを兼ね備えた信頼性の高い半導体装置を実現することができる。 According to the present invention, a highly reliable semiconductor device having both high mobility characteristics of graphene and low leakage current can be realized.

第１の実施形態のグラフェン・トランジスタの概略構成を示す斜視図である。It is a perspective view which shows schematic structure of the graphene transistor of 1st Embodiment. 第１の実施形態のグラフェン・トランジスタのエネルギーバンドの状態を示す模式図である。It is a schematic diagram which shows the state of the energy band of the graphene transistor of 1st Embodiment. 第１の実施形態のグラフェン・トランジスタにおけるＢＣＮ層の近傍部分を拡大して示す模式図である。It is a schematic diagram which expands and shows the vicinity part of the BCN layer in the graphene transistor of 1st Embodiment. エミッタからコレクタへの電子の透過率の計算結果を示す特性図である。It is a characteristic view which shows the calculation result of the transmission factor of the electron from an emitter to a collector. 第１の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す模式図である。It is a schematic diagram which shows the manufacturing method of the graphene transistor by 1st Embodiment to process order. 図５に引き続き、第１の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す模式図である。FIG. 6 is a schematic view illustrating the graphene transistor manufacturing method according to the first embodiment in the order of steps subsequent to FIG. 5. 図６に引き続き、第１の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す模式図である。FIG. 7 is a schematic diagram illustrating the graphene transistor manufacturing method according to the first embodiment in the order of steps, following FIG. 6. 第２の実施形態のグラフェン・トランジスタの概略構成を示す斜視図である。It is a perspective view which shows schematic structure of the graphene transistor of 2nd Embodiment. グラフェンにおける電子の分散関係（エネルギ−波数関係）を特性図である。It is a characteristic view of the electron dispersion relationship (energy-wave number relationship) in graphene. ＢＣ₂Ｎの単位格子及びエネルギーバンドの計算結果を示す図である。Is a graph showing the calculation results of the unit cell and the energy band of BC ₂ N.

以下、半導体装置及びその製造方法の具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、半導体装置としてグラフェンを用いたグラフェン・トランジスタを開示する。 Hereinafter, specific embodiments of a semiconductor device and a manufacturing method thereof will be described in detail with reference to the drawings. In the following embodiments, a graphene transistor using graphene as a semiconductor device is disclosed.

（第１の実施形態）
図１は、第１の実施形態のグラフェン・トランジスタの概略構成を示す斜視図である。
このグラフェン・トランジスタは、第１のグラフェン層１ａを有するエミッタと、第２のグラフェン層１ｂを有するベースと、第３のグラフェン層１ｃを有するコレクタと、第１のグラフェン層１ａと第２のグラフェン１ｂとの間に挿入された第１のＢＣＮ層２ａと、第２のグラフェン層１ｂと第３のグラフェン１ｃとの間に挿入された第２のＢＣＮ層２ｂとを備えて構成されている。 (First embodiment)
FIG. 1 is a perspective view illustrating a schematic configuration of the graphene transistor according to the first embodiment.
The graphene transistor includes an emitter having a first graphene layer 1a, a base having a second graphene layer 1b, a collector having a third graphene layer 1c, a first graphene layer 1a, and a second graphene layer. The first BCN layer 2a inserted between the second graphene layer 1b and the second BCN layer 2b inserted between the second graphene layer 1b and the third graphene 1c.

エミッタは、第１のグラフェン層１ａ上にエミッタ電極３が設けられている。ベースは、第２のグラフェン層１ｂ上にベース電極４が設けられている。コレクタは、第３のグラフェン層１ｃ上にコレクタ電極５が設けられている。
本実施形態では、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃと、第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂとは、平面上、例えば表面が平坦な所定の基板上に平面状に配置されている。 The emitter is provided with an emitter electrode 3 on the first graphene layer 1a. The base is provided with a base electrode 4 on the second graphene layer 1b. The collector is provided with a collector electrode 5 on the third graphene layer 1c.
In the present embodiment, the first graphene 1a, the second graphene 1b, and the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b have a predetermined planar surface, for example, a flat surface. It is arrange | positioned planarly on the board | substrate.

このグラフェン・トランジスタでは、電子の走行するチャネル（ベース）には第２のグラフェン１ｂを用い、エミッタ及びコレクタには第１及び第３のグラフェン１ａ，１ｃを用いる。チャネルとエミッタとの間には第１のＢＣＮ層２ａを、チャネルとコレクタとの間には第２のＢＣＮ層２ｂをそれぞれ介在させる。 In this graphene transistor, the second graphene 1b is used for the channel (base) through which electrons travel, and the first and third graphenes 1a and 1c are used for the emitter and collector. A first BCN layer 2a is interposed between the channel and the emitter, and a second BCN layer 2b is interposed between the channel and the collector.

電子はエミッタにおける第１のグラフェン１ａから第１のＢＣＮ層２ａをトンネル効果により透過して高移動度のベースにおける第２のグラフェン１ｂに注入され、高速で走行した後、第２のＢＣＮ層２ｂを走行し、コレクタにおける第３のグラフェン１ｃに到達する。図２に本実施形態のグラフェン・トランジスタにおけるエネルギーバンドの状態を示す。ベースの第２のグラフェン層１ｂはバンドギャップを持たないため、移動度、ひいては電子速度が高く保たれる。また、グラフェン層における電子の平均自由行程は４００ｎｍ程度と十分に大きいため（非特許文献４を参照）、ベース層の長さがそれよりも小さければ、殆どの電子はベースの第２のグラフェン層１ｂを通過することが期待される。ベースとコレクタとの間の第２のＢＣＮ層２ｂは、前述のように約２ｅＶのバンドギャップを有するため、ベースとコレクタとの間のリーク電流は十分に小さい。 The electrons pass through the first BCN layer 2a from the first graphene 1a in the emitter by the tunnel effect, are injected into the second graphene 1b in the high mobility base, and travel at a high speed, and then the second BCN layer 2b. To reach the third graphene 1c in the collector. FIG. 2 shows an energy band state in the graphene transistor of this embodiment. Since the base second graphene layer 1b does not have a band gap, the mobility and the electron velocity are kept high. Further, since the mean free path of electrons in the graphene layer is sufficiently large as about 400 nm (see Non-Patent Document 4), if the length of the base layer is smaller than that, most of the electrons are in the second graphene layer of the base It is expected to pass 1b. Since the second BCN layer 2b between the base and the collector has a band gap of about 2 eV as described above, the leakage current between the base and the collector is sufficiently small.

このように、本実施形態のグラフェン・トランジスタにおいては、電子速度を高く保ったままで電源オフ時のリーク電流を低く抑えることが可能であり、高い移動度特性と低いリーク電流を両立することができる。 As described above, in the graphene transistor of this embodiment, it is possible to keep the leakage current when the power is turned off while keeping the electron velocity high, and it is possible to achieve both high mobility characteristics and low leakage current. .

図３は、本実施形態のグラフェン・トランジスタにおけるＢＣＮ層の近傍部分を拡大して示す模式図である。ＢＣＮ層の長さは２．３ｎｍ程度（２０原子層程度）である。図３では、ＢＣＮ層の幅方向においては１周期分のみを表示しており、実際は複数周期繰り返して配置されている。エミッタからコレクタへの電子の透過率の計算結果を図４に示す。約２ｅＶの範囲で電子の透過率がほぼ０となっており、トランスポートギャップが形成されていることが判る。これは、本実施形態のグラフェン・トランジスタにおいて、リーク電流を十分に低くできることを示している。このときのベース層の長さは１０ｎｍ程度である。 FIG. 3 is an enlarged schematic view showing the vicinity of the BCN layer in the graphene transistor of this embodiment. The length of the BCN layer is about 2.3 nm (about 20 atomic layers). In FIG. 3, only one period is displayed in the width direction of the BCN layer, and the plurality of periods are actually repeated. FIG. 4 shows the calculation result of the transmittance of electrons from the emitter to the collector. In the range of about 2 eV, the electron transmittance is almost 0, indicating that a transport gap is formed. This indicates that the leakage current can be sufficiently reduced in the graphene transistor of this embodiment. At this time, the length of the base layer is about 10 nm.

以下、本実施形態によるグラフェン・トランジスタの製造方法について説明する。
図５〜図７は、本実施形態によるグラフェン・トランジスタの製造方法を工程順に示す模式図である。図５〜図７における（ａ）〜（ｃ）及び（ｄ）では、下図が断面図、上図が平面図である。 Hereinafter, the manufacturing method of the graphene transistor according to the present embodiment will be described.
5 to 7 are schematic views showing the method of manufacturing the graphene transistor according to the present embodiment in the order of steps. 5A to 7C, the lower diagram is a cross-sectional view, and the upper diagram is a plan view.

先ず、図５（ａ）に示すように、グラフェン膜１を成膜する。
詳細には、例えばＳｉ基板１１上にＳｉＯ₂層１２を成膜し、ＳｉＯ₂層１２上にスパッタ法等によりＣｕ層１３を成膜する。Ｃｕ層１３は、例えば３００ｎｍ程度〜１０００ｎｍ程度の厚みに堆積する。
次に、例えばＣＨ₄ガス、Ｈ₂ガス、及びＡｒガスとの混合ガスを原料として、ＣＶＤ法により、Ｃｕ層１３上に単原子層のグラフェン膜１を成膜する。 First, as shown in FIG. 5A, a graphene film 1 is formed.
Specifically, for example, the SiO ₂ layer 12 is formed on the Si substrate 11, and the Cu layer 13 is formed on the SiO ₂ layer 12 by sputtering or the like. The Cu layer 13 is deposited to a thickness of about 300 nm to 1000 nm, for example.
Next, a monoatomic graphene film 1 is formed on the Cu layer 13 by CVD using, for example, a mixed gas of CH ₄ gas, H ₂ gas, and Ar gas as a raw material.

続いて、図５（ｂ）に示すように、グラフェン膜１を加工して、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃを形成する。
詳細には、例えば電子ビームリソグラフィーによりパターニングした後、例えばＯ₂プラズマを用いたプラズマエッチング法により、グラフェン膜１におけるＢＣＮ層の形成予定部分を除去する。これにより、グラフェン膜１が溝１Ａ，１Ｂで分断され、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃが形成される。
なお、リソグラフィープロセスを経ずに、ＨｅイオンやＡｒイオンを用いたイオンビームエッチングにより、グラフェン膜１を加工することもできる。 Subsequently, as shown in FIG. 5B, the graphene film 1 is processed to form the first graphene 1a, the second graphene 1b, and the third graphene 1c.
Specifically, after patterning by, for example, electron beam lithography, a portion where the BCN layer is to be formed in the graphene film 1 is removed by, for example, a plasma etching method using O ₂ plasma. Thereby, the graphene film 1 is divided by the grooves 1A and 1B, and the first graphene 1a, the second graphene 1b, and the third graphene 1c are formed.
Note that the graphene film 1 can also be processed by ion beam etching using He ions or Ar ions without going through a lithography process.

続いて、図５（ｃ）に示すように、溝１Ａ，１Ｂに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂを挿入形成する。
詳細には、例えばＣＨ₄ガス、アンモニアジボラン、Ｈ₂ガス、及びＡｒガスの混合ガスを原料として、ＣＶＤ法により、１Ａ，１Ｂに単原子層の第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂを挿入形成する。第１及び第２のＢＣＮ層２ａ，２ｂにおけるＣとＢＮとの組成比は上記原料ガスの混合比を適切に選択ことにより決定される。 Subsequently, as shown in FIG. 5C, the first BCN layer 2a and the second BCN layer 2b are inserted and formed in the grooves 1A and 1B.
Specifically, for example, a first BCN layer 2a and a second BCN layer that are monoatomic layers of 1A and 1B are formed by CVD using a mixed gas of CH ₄ gas, ammonia diborane, H ₂ gas, and Ar gas as a raw material. Insert 2b. The composition ratio of C and BN in the first and second BCN layers 2a and 2b is determined by appropriately selecting the mixing ratio of the source gases.

続いて、図６（ａ）に示すように、ＰＭＭＡ樹脂１４を塗布形成する。
詳細には、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂの全面にＰＭＭＡ樹脂１４を塗布形成する。 Subsequently, as shown in FIG. 6A, a PMMA resin 14 is formed by coating.
Specifically, the PMMA resin 14 is applied and formed on the entire surface of the first graphene 1a, the second graphene 1b, the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b.

続いて、図６（ｂ）に示すように、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂをＳｉ基板１１から切り離す。
詳細には、例えば塩化鉄溶液を用いてＣｕ層１３を溶解する。これにより、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂがＳｉ基板１１から離間される。 Subsequently, as shown in FIG. 6B, the first graphene 1a, the second graphene 1b and the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b are removed from the Si substrate 11. Separate.
Specifically, for example, the Cu layer 13 is dissolved using an iron chloride solution. As a result, the first graphene 1 a, the second graphene 1 b and the third graphene 1 c, and the first BCN layer 2 a and the second BCN layer 2 b are separated from the Si substrate 11.

続いて、図６（ｃ）に示すように、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂを別のＳｉ基板２１に転写する。
詳細には、表面にＳｉＯ₂層２２が成膜された基板、ここではＳｉ基板２１を用意し、ＳｉＯ₂層２２上に、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂを貼付する。転写する基板としては、Ｓｉ基板２１の代わりに、ガラス基板、サファイア基板、更にはポリイミド等の各種フレキシブル基板等、目的に応じて選択される。 Subsequently, as shown in FIG. 6C, the first graphene 1a, the second graphene 1b and the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b are separated from another Si substrate. Transfer to 21.
More specifically, a substrate having a SiO ₂ layer 22 formed on the surface, here, a Si substrate 21 is prepared, and the first graphene 1a, the second graphene 1b, and the third graphene 1c are formed on the SiO ₂ layer 22. The first BCN layer 2a and the second BCN layer 2b are pasted. As a substrate to be transferred, a glass substrate, a sapphire substrate, and various flexible substrates such as polyimide are selected according to the purpose instead of the Si substrate 21.

続いて、図６（ｄ）に示すように、ＰＭＭＡ樹脂１４を除去する。
詳細には、所定の有機溶剤を用いて、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂの上に存するＰＭＭＡ樹脂１４を溶解除去する。 Subsequently, as shown in FIG. 6D, the PMMA resin 14 is removed.
Specifically, the PMMA resin existing on the first graphene 1a, the second graphene 1b and the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b using a predetermined organic solvent. 14 is dissolved and removed.

続いて、図７（ａ）に示すように、レジストパターン２３を形成する。
詳細には、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂの上にレジストを塗布し、このレジストをリソグラフィーによりパターニングする。以上により、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂの上にレジストパターン２３が形成される。 Subsequently, as shown in FIG. 7A, a resist pattern 23 is formed.
Specifically, a resist is applied on the first graphene 1a, the second graphene 1b, the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b, and the resist is patterned by lithography. To do. As described above, the resist pattern 23 is formed on the second graphene 1b and the third graphene 1c, and on the first BCN layer 2a and the second BCN layer 2b.

続いて、図７（ｂ）に示すように、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂを加工する。
詳細には、レジストパターン２３をエッチングマスクとして用いて、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂを、例えばＨｅイオンビームを用いて除去して加工する。 Subsequently, as shown in FIG. 7B, the first graphene 1a, the second graphene 1b and the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b are processed.
Specifically, using the resist pattern 23 as an etching mask, the first graphene 1a, the second graphene 1b, the third graphene 1c, the first BCN layer 2a, and the second BCN layer 2b are made, for example, He. Removal and processing using an ion beam.

続いて、図７（ｃ）に示すように、エミッタ電極３、ベース電極４及びコレクタ電極５を形成する。
詳細には、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃ、並びに第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂを覆うようにＳｉＯ₂層２２の全面にレジストを塗布する。リソグラフィーによりレジストをパターニングし、第１のグラフェン１ａの一部、第２のグラフェン１ｂの一部、第３のグラフェン１ｃの一部を露出させるように、エミッタ電極、ベース電極、コレクタ電極の形成予定部位に形成する。これにより、レジストパターンが形成される。 Subsequently, as shown in FIG. 7C, the emitter electrode 3, the base electrode 4, and the collector electrode 5 are formed.
Specifically, a resist is applied to the entire surface of the SiO ₂ layer 22 so as to cover the first graphene 1a, the second graphene 1b, the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b. To do. The resist is patterned by lithography, and an emitter electrode, a base electrode, and a collector electrode are to be formed so as to expose a part of the first graphene 1a, a part of the second graphene 1b, and a part of the third graphene 1c. Form on site. Thereby, a resist pattern is formed.

このレジストパターンをマスクとして用いて、例えば真空蒸着法により、各開口を埋め込むようにレジストパターンの全面に電極材料、例えばＴｉ及びＡｕを順次堆積する。Ｔｉの厚みを１０ｎｍ程度、Ａｕの厚みを２００ｎｍ程度とする。その後、リフトオフ法により、レジストパターン及びその上の電極材料を除去する。
以上により、第１のグラフェン１ａの一部、第２のグラフェン１ｂの一部、第３のグラフェン１ｃの一部とそれぞれ重畳するように、エミッタ電極３、ベース電極４及びコレクタ電極５が形成される。 Using this resist pattern as a mask, electrode materials such as Ti and Au are sequentially deposited on the entire surface of the resist pattern so as to embed each opening by, for example, vacuum deposition. The thickness of Ti is about 10 nm, and the thickness of Au is about 200 nm. Thereafter, the resist pattern and the electrode material thereon are removed by a lift-off method.
Thus, the emitter electrode 3, the base electrode 4, and the collector electrode 5 are formed so as to overlap with a part of the first graphene 1a, a part of the second graphene 1b, and a part of the third graphene 1c, respectively. The

以上説明したように、本実施形態によれば、グラフェンの高い移動度特性と低いリーク電流とを兼ね備えた信頼性の高いグラフェン・トランジスタを実現することができる。 As described above, according to the present embodiment, it is possible to realize a highly reliable graphene transistor having both high mobility characteristics of graphene and low leakage current.

（第２の実施形態）
以下、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様にグラフェン・トランジスタを開示するが、ベース電極下に絶縁膜を有する点で第１の実施形態と相違する。 (Second Embodiment)
Hereinafter, the second embodiment will be described. In the present embodiment, a graphene transistor is disclosed as in the first embodiment, but differs from the first embodiment in that an insulating film is provided under the base electrode.

図８は、第２の実施形態のグラフェン・トランジスタの概略構成を示す斜視図である。
このグラフェン・トランジスタは、第１の実施形態と同様に、第１のグラフェン層１ａを有するエミッタと、第２のグラフェン層１ｂを有するベースと、第３のグラフェン層１ｃを有するコレクタと、第１のグラフェン層１ａと第２のグラフェン１ｂとの間に挿入された第１のＢＣＮ層２ａと、第２のグラフェン層１ｂと第３のグラフェン１ｃとの間に挿入された第２のＢＣＮ層２ｂとを備えて構成されている。 FIG. 8 is a perspective view illustrating a schematic configuration of the graphene transistor according to the second embodiment.
As in the first embodiment, the graphene transistor includes an emitter having a first graphene layer 1a, a base having a second graphene layer 1b, a collector having a third graphene layer 1c, a first The first BCN layer 2a inserted between the graphene layer 1a and the second graphene 1b, and the second BCN layer 2b inserted between the second graphene layer 1b and the third graphene 1c And is configured.

エミッタは、第１のグラフェン層１ａ上にエミッタ電極３が設けられている。ベースは、第２のグラフェン層１ｂ上に、薄い絶縁膜６を介してベース電極７が設けられている。コレクタは、第３のグラフェン層１ｃ上にコレクタ電極５が設けられている。
本実施形態では、第１のグラフェン１ａ、第２のグラフェン１ｂ及び第３のグラフェン１ｃと、第１のＢＣＮ層２ａ及び第２のＢＣＮ層２ｂとは、平面上、例えば表面が平坦な所定の基板上に平面状に配置されている。 The emitter is provided with an emitter electrode 3 on the first graphene layer 1a. The base is provided with a base electrode 7 on the second graphene layer 1b with a thin insulating film 6 interposed therebetween. The collector is provided with a collector electrode 5 on the third graphene layer 1c.
In the present embodiment, the first graphene 1a, the second graphene 1b, and the third graphene 1c, and the first BCN layer 2a and the second BCN layer 2b have a predetermined planar surface, for example, a flat surface. It is arrange | positioned planarly on the board | substrate.

本実施形態によるグラフェン・トランジスタでは、第２のグラフェン層１ｂ上に絶縁膜６を介してベース電極７が形成されており、絶縁ゲート型電界効果トランジスタと同様に、絶縁膜７を介してチャネルの電位を制御する。本実施形態のグラフェン・トランジスタは、第１の実施形態のグラフェン・トランジスタに較べて、素子面積を縮小することができるという利点がある。 In the graphene transistor according to the present embodiment, the base electrode 7 is formed on the second graphene layer 1b with the insulating film 6 interposed therebetween. Similarly to the insulated gate field effect transistor, the channel electrode is formed through the insulating film 7. Control the potential. The graphene transistor of this embodiment has an advantage that the element area can be reduced as compared with the graphene transistor of the first embodiment.

本実施形態によるグラフェン・トランジスタの製造方法は、絶縁膜７を形成する工程が付加されること以外は、第１の実施形態と同様である。
絶縁膜７を形成する際には、例えば原子層堆積法（Atomic Layer Deposition法）等の手法を用いて、Ａｌ₂Ｏ₃やＨｆＯ₂等を第２のグラフェン１ｂ上に堆積して形成すれば良い。 The manufacturing method of the graphene transistor according to the present embodiment is the same as that of the first embodiment except that the step of forming the insulating film 7 is added.
When the insulating film 7 is formed, for example, Al ₂ O ₃ , HfO _2, or the like is deposited on the second graphene 1b using a technique such as atomic layer deposition (Atomic Layer Deposition). good.

以下、半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the semiconductor device and its manufacturing method will be collectively described as additional notes.

（付記１）第１のグラフェンを有するエミッタと、
第２のグラフェンを有するベースと、
第３のグラフェンを有するコレクタと、
前記第１のグラフェンと前記第２のグラフェンとの間に挿入された第１のＢＣＮ層と、
前記第２のグラフェンと前記第３のグラフェンとの間に挿入された第２のＢＣＮ層と
を含むことを特徴とする半導体装置。 (Supplementary note 1) an emitter having first graphene;
A base having second graphene;
A collector having third graphene;
A first BCN layer inserted between the first graphene and the second graphene;
A semiconductor device comprising: a second BCN layer inserted between the second graphene and the third graphene.

（付記２）前記第１のグラフェン、前記第２のグラフェン及び前記第３のグラフェンと、前記第１のＢＣＮ層及び前記第２のＢＣＮ層とは、平面上に配置されていることを特徴とする付記１に記載の半導体装置。 (Supplementary Note 2) The first graphene, the second graphene, and the third graphene, and the first BCN layer and the second BCN layer are disposed on a plane. The semiconductor device according to appendix 1.

（付記３）前記ベースは、前記第２のグラフェン上に絶縁膜を介してベース電極が形成されてなるものであることを特徴とする付記１又は２に記載の半導体装置。 (Supplementary note 3) The semiconductor device according to Supplementary note 1 or 2, wherein the base is formed by forming a base electrode on the second graphene via an insulating film.

（付記４）各々間隔を置いて、第１のグラフェン、第２のグラフェン及び第３のグラフェンを形成する工程と、
前記第１のグラフェンと前記第２のグラフェンとの間に第１のＢＣＮ層を、前記第２のグラフェンと前記第３のグラフェンとの間に第２のＢＣＮ層を、それぞれ挿入形成する工程と、
前記第１のグラフェン上にエミッタ電極を、前記第２のグラフェン上にベース電極を、前記第３のグラフェンのグラフェン上にコレクタ電極を、それぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。 (Appendix 4) Forming the first graphene, the second graphene, and the third graphene at intervals, and
Inserting and forming a first BCN layer between the first graphene and the second graphene and a second BCN layer between the second graphene and the third graphene, respectively. ,
Forming a emitter electrode on the first graphene, a base electrode on the second graphene, and a collector electrode on the graphene of the third graphene, respectively. Production method.

（付記５）前記第１のグラフェン、前記第２のグラフェン及び前記第３のグラフェンと、前記第１のＢＣＮ層及び前記第２のＢＣＮ層とを、平面上に配置されていることを特徴とする付記４に記載の半導体装置の製造方法。 (Supplementary Note 5) The first graphene, the second graphene, and the third graphene, and the first BCN layer and the second BCN layer are disposed on a plane. A method for manufacturing a semiconductor device according to appendix 4.

（付記６）前記ベースを、前記第２のグラフェン上に絶縁膜を介して形成することを特徴とする付記４又は５に記載の半導体装置の製造方法。 (Supplementary note 6) The method for manufacturing a semiconductor device according to supplementary note 4 or 5, wherein the base is formed on the second graphene via an insulating film.

１グラフェン膜
１ａ第１のグラフェン層
１ｂ第２のグラフェン層
１ｃ第３のグラフェン層
２ａ第１のＢＣＮ層
２ｂ第２のＢＣＮ層
３エミッタ電極
４，７ベース電極
５コレクタ電極
６絶縁膜
１１，２１Ｓｉ基板
１２，２２ＳｉＯ₂層
１３Ｃｕ層
１４ＰＭＭＡ樹脂
２３レジストパターン DESCRIPTION OF SYMBOLS 1 Graphene film 1a 1st graphene layer 1b 2nd graphene layer 1c 3rd graphene layer 2a 1st BCN layer 2b 2nd BCN layer 3 Emitter electrode 4, 7 Base electrode 5 Collector electrode 6 Insulating films 11, 21 Si substrate 12, 22 SiO ₂ layer 13 Cu layer 14 PMMA resin 23 Resist pattern

Claims

An emitter having first graphene;
A base having second graphene;
A collector having third graphene;
A first BCN layer inserted between the first graphene and the second graphene;
A semiconductor device comprising: a second BCN layer inserted between the second graphene and the third graphene.

2. The first graphene, the second graphene, and the third graphene, and the first BCN layer and the second BCN layer are arranged on a plane. A semiconductor device according to 1.

The semiconductor device according to claim 1, wherein the base is formed by forming a base electrode on the second graphene via an insulating film.

Forming the first graphene, the second graphene and the third graphene at intervals, respectively;
Inserting and forming a first BCN layer between the first graphene and the second graphene and a second BCN layer between the second graphene and the third graphene, respectively. ,
Forming a emitter electrode on the first graphene, a base electrode on the second graphene, and a collector electrode on the graphene of the third graphene, respectively. Production method.

5. The first graphene, the second graphene, and the third graphene, and the first BCN layer and the second BCN layer are arranged on a plane. The manufacturing method of the semiconductor device as described in any one of.

6. The method for manufacturing a semiconductor device according to claim 4, wherein the base is formed on the second graphene via an insulating film.