JP2015141500A - Digital signal processor system and signal processor - Google Patents
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Abstract
Description
本発明の実施形態は、デジタルシグナルプロセッサシステムおよび信号処理装置に関する。 Embodiments described herein relate generally to a digital signal processor system and a signal processing apparatus.
複数のデジタルシグナルプロセッサ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ；ＤＳＰ）とフラッシュＲＯＭ（Ｆｌａｓｈ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とを搭載したＤＳＰカードが知られている。ＤＳＰカードに搭載された複数のＤＳＰは、フラッシュＲＯＭから読み込んだプログラムデータを実行することにより、デジタル信号処理を行う。従来のＤＳＰカードでは、信号処理の目的に応じてプログラムデータを選択したり上位バージョンに更新したりできる、プログラムデータの変更に対する柔軟性と、耐タンパ性とを両立させることが困難であった。 2. Description of the Related Art A DSP card equipped with a plurality of digital signal processors (DSP) and a flash ROM (Flash Read Only Memory) is known. A plurality of DSPs mounted on the DSP card perform digital signal processing by executing program data read from the flash ROM. In the conventional DSP card, it is difficult to achieve both the flexibility for changing the program data and the tamper resistance, which can select the program data according to the purpose of the signal processing or update to a higher version.
本発明が解決しようとする課題は、デジタルシグナルプロセッサのプログラムデータの変更に対する柔軟性と耐タンパ性とを両立させることができる、デジタルシグナルプロセッサシステムおよび信号処理装置を提供することである。 The problem to be solved by the present invention is to provide a digital signal processor system and a signal processing device that can achieve both flexibility and tamper resistance against changes in program data of the digital signal processor.
実施形態のデジタルシグナルプロセッサシステムは、第１のデジタルシグナルプロセッサと、第２のデジタルシグナルプロセッサと、不揮発性メモリと、揮発性メモリと、復号部とを持つ。不揮発性メモリは、前記第１のデジタルシグナルプロセッサおよび前記第２のデジタルシグナルプロセッサを第１起動させるための起動プログラムデータを記憶する。揮発性メモリは、外部装置から転送される暗号化プログラムデータを記憶する。復号部は、前記暗号化プログラムデータを復号する。そして、前記第１のデジタルシグナルプロセッサおよび前記第２のデジタルシグナルプロセッサそれぞれが、前記不揮発性メモリから前記起動プログラムデータを読み込んで実行し前記第１起動すると、前記第１のデジタルシグナルプロセッサが、前記外部装置から復号命令を受け付け可能な状態になり、その後、前記復号命令を受信すると、前記揮発性メモリに記憶された前記暗号化プログラムデータを前記復号部によって復号させ、前記外部装置から取り込む起動命令にしたがって、前記第２のデジタルシグナルプロセッサに、前記復号されたプログラムデータを実行させて第２起動するよう起動制御し、前記復号されたプログラムデータを実行し前記第２起動する。 The digital signal processor system of the embodiment includes a first digital signal processor, a second digital signal processor, a nonvolatile memory, a volatile memory, and a decoding unit. The non-volatile memory stores start program data for first starting the first digital signal processor and the second digital signal processor. The volatile memory stores encrypted program data transferred from an external device. The decryption unit decrypts the encrypted program data. When each of the first digital signal processor and the second digital signal processor reads and executes the activation program data from the nonvolatile memory and performs the first activation, the first digital signal processor When the decryption command is received from the external device and then the decryption command is received, the decryption unit decrypts the encrypted program data stored in the volatile memory, and the activation command is fetched from the external device Accordingly, the second digital signal processor is caused to execute the decrypted program data to perform a second activation so as to execute the decrypted program data and perform the second activation.
以下、実施形態のデジタルシグナルプロセッサシステムを、図面を参照して説明する。
図１は、実施形態のデジタルシグナルプロセッサシステムおよび信号処理装置を含む信号処理システム全体の構成図である。同図に示すように、信号処理システムは、ファイルサーバ１００と、信号処理装置５０とを含む。ファイルサーバ１００と信号処理装置５０とは、ネットワーク２００を介して接続される。
Hereinafter, a digital signal processor system according to an embodiment will be described with reference to the drawings.
FIG. 1 is a configuration diagram of an entire signal processing system including a digital signal processor system and a signal processing device according to an embodiment. As shown in the figure, the signal processing system includes a
ネットワーク２００は、例えば、インターネットプロトコル（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ；ＩＰ）により通信可能なコンピュータネットワークである。ネットワーク２００は、有線によるネットワークおよび無線によるネットワークの組み合わせであってもよいし、いずれかであってもよい。 The network 200 is a computer network capable of communication using, for example, the Internet protocol (IP). The network 200 may be a combination of a wired network and a wireless network, or any one of them.
図１に示すように、ファイルサーバ１００は、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）１０１と、暗号化部１０２と、ＬＡＮコントローラ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ Ｃｏｎｔｒｏｌｌｅｒ）１０３と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０４と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０５とを備える。
As shown in FIG. 1, a
ＨＤＤ１０１は、信号処理装置５０に搭載されるデジタルシグナルプロセッサが実行するためのプログラムデータ（ＤＳＰプログラムデータ）をファイル化して記憶する。ＨＤＤ１０１は、ＤＳＰによる信号処理目的別に、複数種類のプログラムデータを記憶している。
ＣＰＵ１０４は、ＲＡＭ１０５に展開された信号処理装置管理プログラムのコードを実行することにより、後述する信号処理装置５０の管理処理を行う。ＬＡＮコントローラ１０３は、ＣＰＵ１０４の制御に基づいて、信号処理装置５０と通信を行う。
The HDD 101 stores program data (DSP program data) to be executed by a digital signal processor mounted on the
The
暗号化部１０２は、ＨＤＤ１０１に格納された複数種類のプログラムデータの中から、ユーザによって選択されたプログラムデータを暗号化して暗号化プログラムデータを生成し、この暗号化プログラムデータをＲＡＭ１０５に記憶する。暗号化部１０２は、例えば、転置法によってプログラムデータの暗号化を行う。
なお、暗号化部１０２は、ハードウェアにより実現されてもよいし、ＣＰＵ１０４が実行するソフトウェアにより実現されてもよい。
The
The
信号処理装置５０の管理処理として、ファイルサーバ１００は、例えばユーザの操作によって選択されたプログラムデータを暗号化し、暗号化プログラムデータを生成する。また、ファイルサーバ１００は、生成した暗号化プログラムデータと、この暗号化プログラムデータを復号するための復号鍵とを、信号処理装置５０に送信する。また、ファイルサーバ１００は、信号処理装置５０に暗号化プログラムデータを復号させるための復号命令を信号処理装置５０に送信する。また、ファイルサーバ１００は、信号処理装置５０から復号結果を受信した後、ＤＳＰにプログラムデータを実行させるための起動命令を信号処理装置５０に送信する。
As a management process of the
図１に示すように、信号処理装置５０は、ＣＰＵカード４０（外部装置）と、ＤＳＰカード１０−１と、ＤＳＰカード１０−２とを備える。ＣＰＵカード４０と、ＤＳＰカード１０−１と、ＤＳＰカード１０−２とは、バス２０を介して接続されている。バス２０は、例えば、ＶＭＥバス（ＶＥＲＳＡｍｏｄｕｌｅ Ｅｕｒｏｃａｒｄ Ｂｕｓ）である。
As shown in FIG. 1, the
なお、以下の説明において、ＤＳＰカード１０−１とＤＳＰカード１０−２とを区別しないで述べる場合は、単にＤＳＰカード１０（デジタルシグナルプロセッサシステム）と記載する場合がある。本実施形態において、信号処理装置５０は、２枚のＤＳＰカード１０を備える例であるが、ＤＳＰカード１０の枚数は２枚に限定されず、１枚でもよいし、３枚以上でもよい。
In the following description, when the DSP card 10-1 and the DSP card 10-2 are not distinguished from each other, they may be simply referred to as the DSP card 10 (digital signal processor system). In the present embodiment, the
図１に示すように、ＣＰＵカード４０は、ホストＣＰＵ３０と、ＲＡＭＤＩＳＫ３１とを備える。
As shown in FIG. 1, the CPU card 40 includes a
ホストＣＰＵ３０は、ファイルサーバ１００とＤＳＰカード１０とを中継する処理部であり、また、ＲＡＭＤＩＳＫ３１の制御部である。ホストＣＰＵ３０には、ＲＡＭＤＩＳＫ３１が接続されている。ホストＣＰＵ３０は、制御プログラムを実行することによって動作する。この制御プログラムは、ホストＣＰＵ３０に内蔵されていてもよいし、ファイルサーバ１００からホストＣＰＵ３０にダウンロードされてもよい。
The
ホストＣＰＵ３０は、ファイルサーバ１００が送信した暗号化プログラムデータを受信すると、この暗号化プログラムデータをＲＡＭＤＩＳＫ３１に記憶（ロード）させる。また、ホストＣＰＵ３０は、ＲＡＭＤＩＳＫ３１から暗号化プログラムデータを読み出して、この暗号化プログラムデータをＤＳＰカード１０に送信する。また、ホストＣＰＵ３０は、ファイルサーバ１００が送信した復号鍵を受信すると、この復号鍵を内蔵するメモリに記憶させる。また、ホストＣＰＵ３０は、そのメモリから復号鍵を読み出して、この復号鍵をＤＳＰカード１０に送信する。
When the
ＲＡＭＤＩＳＫ３１は、機械的な駆動部を具備しない大容量の外部記憶装置である。ＲＡＭＤＩＳＫ３１は、例えば、揮発性の半導体メモリにより構成されたソリッドステートドライブである。ＣＰＵカード４０に搭載されるＲＡＭＤＩＳＫ３１をソリッドステートドライブにより実現することにより、信号処理装置５０を、機械的な駆動部を具備しない装置のみで構成することができる。この構成により、信号処理装置５０の耐震性および防塵性を向上させることができる。
The RAMDISK 31 is a large-capacity external storage device that does not include a mechanical drive unit. The RAMDISK 31 is a solid state drive configured by, for example, a volatile semiconductor memory. By realizing the RAMDISK 31 mounted on the CPU card 40 by a solid state drive, the
図１に示すように、ＤＳＰカード１０−１は、ＤＳＰ１−１（第１のデジタルシグナルプロセッサ）と、ＤＳＰ１−２（第２のデジタルシグナルプロセッサ）と、バスブリッジ３と、ＲＡＭ４と、復号部５と、ＲＯＭ６とを備える。ＲＡＭ４は、バス９を介してバスブリッジ３に接続されている。ＤＳＰ１−１とＤＳＰ１−２とは、バス７を介してバスブリッジ３に接続されている。復号部５とＲＯＭ６とは、バス８を介してバスブリッジ３に接続されている。
As shown in FIG. 1, the DSP card 10-1 includes a DSP 1-1 (first digital signal processor), a DSP 1-2 (second digital signal processor), a bus bridge 3, a RAM 4, and a decoding unit. 5 and
ＤＳＰカード１０−２も、ＤＳＰカード１０−１と同様の構成を有する。よって、本実施形態では、ＤＳＰカード１０−１についてその構成の詳細を説明する。 The DSP card 10-2 has the same configuration as the DSP card 10-1. Therefore, in the present embodiment, details of the configuration of the DSP card 10-1 will be described.
ＤＳＰ１−１は、マスタＤＳＰとも呼ばれる。また、ＤＳＰ１−２は、スレーブＤＳＰとも呼ばれる。ＤＳＰカード１０には、１個のマスタＤＳＰが搭載される。本実施形態では、ＤＳＰカード１０は、１個のスレーブＤＳＰ（ＤＳＰ１−２）を備える例であるが、スレーブＤＳＰの個数は１個に限定されず、２個以上でもよい。なお、以下の説明において、ＤＳＰ１−１とＤＳＰ１−２とを区別しないで述べる場合は、単にＤＳＰ１と記載する場合がある。 The DSP 1-1 is also called a master DSP. The DSP 1-2 is also called a slave DSP. One master DSP is mounted on the DSP card 10. In the present embodiment, the DSP card 10 is an example including one slave DSP (DSP1-2), but the number of slave DSPs is not limited to one and may be two or more. In the following description, when DSP1-1 and DSP1-2 are not distinguished from each other, they may be simply referred to as DSP1.
ＲＯＭ６は、ＤＳＰ１−１およびＤＳＰ１−２を起動（第１起動）させるための起動プログラムデータを記憶する。ＲＯＭ６は、例えば、フラッシュＲＯＭ（Ｆｌａｓｈ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の不揮発性メモリにより実現される。
ＲＡＭ４は、ホストＣＰＵ３０により転送される暗号化プログラムデータを格納する揮発性メモリである。また、ＲＡＭ４は、復号部５がＲＡＭ４に記憶された暗号化プログラムを復号することによって得られたプログラムデータを記憶する。
The
The RAM 4 is a volatile memory that stores encrypted program data transferred by the
バスブリッジ３は、バス２０と、ＤＳＰカード１０内部のバス７、バス８、およびバス９との間でバスプロトコルを変換するためのバスプロトコル変換部である。また、バスブリッジ３は、ＣＰＵカード４０が転送する復号鍵を記憶するための記憶領域を有する。信号処理装置５０に電源が投入された後、バスブリッジ３の当該記憶領域は、例えば“０（ゼロ）”に初期化される。
The bus bridge 3 is a bus protocol conversion unit for converting a bus protocol between the
図１に示すように、ＤＳＰ１−１およびＤＳＰ１−２それぞれは、内部メモリと、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）とを内蔵する。内部メモリは、揮発性メモリである。ＤＳＰ１は、ＲＯＭ６から内部メモリに読み込んだ起動プログラムデータを実行することにより起動（第１起動）する。
ＤＳＰ１−１およびＤＳＰ１−２それぞれが、ＲＯＭ６から起動プログラムデータを読み込んで実行し第１起動すると、ＤＳＰ１−１（マスタＤＳＰ）は、ＣＰＵカード４０から復号命令を受け付け可能な状態になり、その後、復号命令を受信すると、ＲＡＭ４に記憶された暗号化プログラムデータを復号部５によって復号させ、復号されたプログラムデータをＲＡＭ４に記憶させる。
そして、ＤＳＰ１−１は、ＣＰＵカード４０から取り込む起動命令にしたがって、ＲＡＭ４からＤＳＰ１−２（スレーブＤＳＰ）の内部メモリに、ＤＭＡＣを用いてプログラムデータを読み込ませて、このプログラムデータを実行させて起動（第２起動）するよう起動制御する。
そして、ＤＳＰ１−１は、ＲＡＭ４からＤＳＰ１−１自身の内部メモリに、ＤＭＡＣを用いてプログラムデータを読み込んで、このプログラムデータを実行し起動（第２起動）する。
As shown in FIG. 1, each of the DSP 1-1 and the DSP 1-2 includes an internal memory and a DMAC (Direct Memory Access Controller). The internal memory is a volatile memory. The
When each of the DSP 1-1 and the DSP 1-2 reads and executes the startup program data from the
Then, in accordance with the activation instruction fetched from the CPU card 40, the DSP 1-1 reads program data from the RAM 4 into the internal memory of the DSP 1-2 (slave DSP) using the DMAC, and executes the program data to activate. The activation is controlled so as to perform (second activation).
Then, the DSP 1-1 reads program data from the RAM 4 into the DSP 1-1's own internal memory using the DMAC, executes the program data, and activates it (second activation).
これにより、ＤＳＰ１−１およびＤＳＰ１−２は、起動プログラムデータの実行によって一旦起動（第１起動）した後、リセット動作を伴うことなく、ＲＡＭ４に展開されたプログラムデータを実行するための第２起動を行うことができる。 As a result, the DSP 1-1 and the DSP 1-2 are first activated by executing the activation program data (first activation), and then the second activation for executing the program data expanded in the RAM 4 without a reset operation. It can be performed.
次に、本実施形態における信号処理システムの動作について説明する。
図２は、ファイルサーバ１００の処理手順の一例を示すフローチャートである。ファイルサーバ１００のＣＰＵ１０４が信号処理装置管理プログラムを実行することにより、ファイルサーバ１００は、同図のフローチャートにしたがった処理を行う。
Next, the operation of the signal processing system in this embodiment will be described.
FIG. 2 is a flowchart illustrating an example of a processing procedure of the
ステップＳ１において、暗号化部１０２は、ユーザによって選択されたプログラムデータを暗号化して暗号化プログラムデータを生成し、この暗号化プログラムデータと暗号化に用いた鍵（復号に用いる復号鍵）とをＲＡＭ１０５に記憶させる。
次に、ステップＳ２において、ＬＡＮコントローラ１０３は、ＲＡＭ１０５に記憶された暗号化プログラムデータをＣＰＵカード４０に送信する。
次に、ステップＳ３において、ＬＡＮコントローラ１０３は、暗号化プログラムデータを復号するための復号鍵をＣＰＵカード４０に送信する。
なお、ステップＳ２の処理とステップＳ３の処理との順序は、逆であってもよい。
In step S1, the
Next, in step S <b> 2, the
Next, in step S <b> 3, the
Note that the order of the process of step S2 and the process of step S3 may be reversed.
次に、ステップＳ４において、ＬＡＮコントローラ１０３は、復号命令をＣＰＵカード４０に送信する。
次に、ＬＡＮコントローラ１０３がＣＰＵカード４０から復号結果を受信すると（ステップＳ５：ＹＥＳ）、ステップＳ６において、ＬＡＮコントローラ１０３は、起動命令をＣＰＵカード４０に送信する。
Next, in step S4, the
Next, when the
図３および図４は、ＣＰＵカード４０の処理手順の一例を示すフローチャートである。ＣＰＵカード４０のホストＣＰＵ３０が制御プログラムを実行することにより、ＣＰＵカード４０は、図３および図４のフローチャートにしたがった処理を行う。
ステップＳ１１において、ホストＣＰＵ３０は、ファイルサーバ１００のＬＡＮコントローラ１０３が送信した暗号化プログラムデータを受信し、この暗号化プログラムをＲＡＭＤＩＳＫ３１に記憶させる。
次に、ステップＳ１２において、ホストＣＰＵ３０は、ＬＡＮコントローラ１０３が送信した復号鍵を受信し内蔵するメモリに記憶させる。
3 and 4 are flowcharts showing an example of the processing procedure of the CPU card 40. When the
In step S <b> 11, the
Next, in step S12, the
ホストＣＰＵ３０は、ファイルサーバ１００から復号命令を受信すると（ステップＳ１３：ＹＥＳ）、ＲＡＭＤＩＳＫ３１から読み出した暗号化プログラムデータを、各ＤＳＰカード１０のＲＡＭ４に転送（ロード）する（ステップＳ１４〜ステップＳ１６）。このとき、ＤＳＰ１はＲＡＭ４に対するアクセスを行わず、バス７に対してフローティング状態となっている。
When the
次に、ホストＣＰＵ３０は、内蔵するメモリに記憶された復号鍵を、各ＤＳＰカード１０のバスブリッジ３に転送（ロード）する（ステップＳ１７〜ステップＳ１９）。
次に、ホストＣＰＵ３０は、ファイルサーバ１００から復号命令を受信したことにしたがって、復号命令を各ＤＳＰカード１０のＤＳＰ１−１（ホストＤＳＰ）に送信する（ステップＳ２０〜ステップＳ２２）。
Next, the
Next, the
次に、ホストＣＰＵ３０は、各ＤＳＰカード１０から復号結果を受信すると（ステップＳ２３：ＹＥＳ）、ステップＳ２４において、その復号結果をファイルサーバ１００に送信する。
次に、ホストＣＰＵ３０は、ファイルサーバ１００から起動命令を受信すると（ステップＳ２５：ＹＥＳ）、起動命令を各ＤＳＰカード１０のＤＳＰ１−１（ホストＤＳＰ）に送信する（ステップＳ２６〜ステップＳ２８）。
Next, when receiving the decryption result from each DSP card 10 (step S23: YES), the
Next, when receiving the activation command from the file server 100 (step S25: YES), the
図５および図６は、ＤＳＰカード１０のマスタＤＳＰ（ＤＳＰ１−１）の起動の処理手順の一例を示すフローチャートである。 FIG. 5 and FIG. 6 are flowcharts showing an example of a processing procedure for starting the master DSP (DSP 1-1) of the DSP card 10.
ステップＳ３１において、ＤＳＰ１−１は、ＲＯＭ６から起動プログラムデータを読み込んで実行を開始する。起動プログラムデータの実行を開始したＤＳＰ１−１は、ＲＡＭ４に対するアクセスを行わず、バス７に対してフローティング状態となっている。
次に、ＤＳＰ１−１は、ＣＰＵカード４０から復号命令を受信すると（ステップＳ３２：ＹＥＳ）、ステップＳ３３において、バスブリッジ３から復号鍵を取り込む。
In step S31, the DSP 1-1 reads the activation program data from the
Next, when receiving a decryption command from the CPU card 40 (step S32: YES), the DSP 1-1 takes in a decryption key from the bus bridge 3 in step S33.
次に、ＤＳＰ１−１は、取り込んだ復号鍵の値と起動プログラムデータの実行により得られる初期値とを比較する。そして、ＤＳＰ１−１は、復号鍵の値と初期値とが等しくない場合（ステップＳ３４：ＹＥＳ）はステップＳ３５の処理に移し、復号鍵の値と初期値とが等しい場合（ステップＳ３５：ＮＯ）はステップＳ３８の処理に移す。復号鍵の値と初期値（例えば“０（ゼロ）”）とが等しい場合とは、バスブリッジ３における復号鍵の記憶領域に復号鍵がロードされていないことを示し、言い換えると、復号しないことを示す。 Next, the DSP 1-1 compares the fetched decryption key value with the initial value obtained by executing the startup program data. When the value of the decryption key is not equal to the initial value (step S34: YES), the DSP 1-1 proceeds to the process of step S35, and when the value of the decryption key is equal to the initial value (step S35: NO). Goes to step S38. The case where the value of the decryption key is equal to the initial value (for example, “0 (zero)”) indicates that the decryption key is not loaded in the storage area of the decryption key in the bus bridge 3, in other words, the decryption key is not decrypted. Indicates.
ステップＳ３５において、ＤＳＰ１−１は、入力アドレスとデータサイズと出力アドレスとを復号部５に設定し、ＲＡＭ４に記憶された暗号化プログラムデータを復号部５により復号させ、復号されたプログラムデータをＲＡＭ４に記憶させる。このとき、スレーブＤＳＰ（ＤＳＰ１−２）は、ＲＡＭ４に対するアクセスを行わず、バス７に対してフローティング状態となっている。
次に、ステップＳ３６において、ＤＳＰ１−１は、バスブリッジ３に記憶された復号鍵を削除する。具体的に、例えば、ＤＳＰ１−１は、バスブリッジ３における復号鍵の記憶領域に“０（ゼロ）”を書き込む。
In step S35, the DSP 1-1 sets the input address, the data size, and the output address in the
Next, in step S36, the DSP 1-1 deletes the decryption key stored in the bus bridge 3. Specifically, for example, the DSP 1-1 writes “0 (zero)” in the storage area of the decryption key in the bus bridge 3.
次に、ステップＳ３７において、ＤＳＰ１−１は、復号結果をＣＰＵカード４０に送信する。具体的に例えば、暗号化プログラムデータの復号処理が正常終了した場合、ＤＳＰ１−１は、正常終了を表す復号結果をＣＰＵカード４０に送信する。一方、暗号化プログラムデータの復号処理が異常終了した場合、ＤＳＰ１−１は、異常終了を表す復号結果をＣＰＵカード４０に送信する。 Next, in step S <b> 37, the DSP 1-1 transmits the decryption result to the CPU card 40. Specifically, for example, when the decryption process of the encrypted program data ends normally, the DSP 1-1 transmits a decryption result indicating the normal end to the CPU card 40. On the other hand, when the decryption process of the encrypted program data ends abnormally, the DSP 1-1 transmits a decryption result indicating the abnormal end to the CPU card 40.
ＤＳＰ１−１は、ＣＰＵカード４０から起動命令を受信すると（ステップＳ３８：ＹＥＳ）、起動命令をスレーブＤＳＰ（ＤＳＰ１−２）に送信する（ステップＳ３９〜ステップＳ４１）。このとき、スレーブＤＳＰ（ＤＳＰ１−２）は、ＲＡＭ４に対するアクセスを行わず、バス７に対してフローティング状態となっている。
ただし、スレーブＤＳＰが複数ある場合に、ＤＳＰ１−１は、第１起動した複数のスレーブＤＳＰを順次、起動制御する。
When the DSP 1-1 receives the activation command from the CPU card 40 (step S38: YES), the DSP 1-1 transmits the activation command to the slave DSP (DSP 1-2) (step S39 to step S41). At this time, the slave DSP (DSP 1-2) does not access the RAM 4 and is in a floating state with respect to the bus 7.
However, when there are a plurality of slave DSPs, the DSP 1-1 sequentially controls the activation of the first activated slave DSPs.
次に、ステップＳ４２において、ＤＳＰ１−１は、内蔵するＤＭＡＣのＤＭＡ転送完了ベクタに、内部メモリの先頭アドレスを設定する。
次に、ステップＳ４３において、ＤＳＰ１−１は、ＤＭＡＣを用いて、ＲＡＭ４から復号されたプログラムデータを内部メモリに転送（ロード）する。
次に、ステップＳ４４において、ＤＳＰ１−１は、ＤＭＡＣからのＤＭＡ転送完了割り込みを受けて、ロードされたプログラムデータの先頭から実行を開始する（第２起動）。
Next, in step S42, the DSP 1-1 sets the start address of the internal memory in the DMA transfer completion vector of the built-in DMAC.
Next, in step S43, the DSP 1-1 uses the DMAC to transfer (load) the program data decoded from the RAM 4 to the internal memory.
Next, in step S44, the DSP 1-1 receives the DMA transfer completion interrupt from the DMAC, and starts execution from the top of the loaded program data (second activation).
図７は、ＤＳＰカード１０のスレーブＤＳＰ（ＤＳＰ１−２）の起動の処理手順の一例を示すフローチャートである。 FIG. 7 is a flowchart illustrating an example of a processing procedure for starting the slave DSP (DSP 1-2) of the DSP card 10.
ステップＳ５１において、ＤＳＰ１−２は、ＲＯＭ６から起動プログラムデータを読み込んで実行を開始する。起動プログラムデータの実行を開始したＤＳＰ１−２は、ＲＡＭ４に対するアクセスを行わず、バス７に対してフローティング状態となっている。
次に、ＤＳＰ１−２は、ＤＳＰ１−１からの起動命令を受信すると（ステップＳ５２：ＹＥＳ）、ステップＳ５３において、ＤＳＰ１−２は、内蔵するＤＭＡＣのＤＭＡ転送完了ベクタに、内部メモリの先頭アドレスを設定する。
次に、ステップＳ５４において、ＤＳＰ１−２は、ＤＭＡＣを用いて、ＲＡＭ４から復号されたプログラムデータを内部メモリに転送（ロード）する。
次に、ステップＳ５５において、ＤＳＰ１−２は、ＤＭＡＣからのＤＭＡ転送完了割り込みを受けて、ロードされたプログラムデータの先頭から実行を開始する。
In step S51, the DSP 1-2 reads the startup program data from the
Next, when the DSP 1-2 receives the start command from the DSP 1-1 (step S52: YES), in step S53, the DSP 1-2 sets the start address of the internal memory to the DMA transfer completion vector of the built-in DMAC. Set.
Next, in step S54, the DSP 1-2 uses DMAC to transfer (load) the program data decoded from the RAM 4 to the internal memory.
Next, in step S55, the DSP 1-2 receives the DMA transfer completion interrupt from the DMAC, and starts executing from the top of the loaded program data.
以上、詳述したとおり、実施形態のＤＳＰカード１０は、マスタＤＳＰであるＤＳＰ１−１と、スレーブＤＳＰであるＤＳＰ１−２と、ＤＳＰ１−１およびＤＳＰ１−２を第１起動させるための起動プログラムデータを記憶するＲＯＭ６と、ＣＰＵカード４０により転送される、暗号化されたプログラムデータである暗号化プログラムデータが記憶されるＲＡＭ４と、暗号化プログラムデータを復号する復号部５とを備える。そして、ＤＳＰカード１０は、ＤＳＰ１−１およびＤＳＰ１−２それぞれが、ＲＯＭ６から起動プログラムデータを読み込んで実行し第１起動すると、ＤＳＰ１−１が、ＣＰＵカード４０から復号命令を受け付け可能な状態になる。その後、ＤＳＰ１−１は、復号命令を受信すると、ＲＡＭ４に記憶された暗号化プログラムデータを復号部５によって復号される。そして、ＤＳＰ１−１は、ＣＰＵカード４０から取り込む起動命令にしたがって、ＤＳＰ１−２に、復号されたプログラムデータを実行させて第２起動するよう起動制御し、復号されたプログラムデータを実行し第２起動する。
As described above in detail, the DSP card 10 according to the embodiment includes the DSP 1-1 that is the master DSP, the DSP 1-2 that is the slave DSP, and the startup program data for first starting the DSP 1-1 and the DSP 1-2.
この構成により、ＤＳＰカード１０は、ＤＳＰ１−１およびＤＳＰ１−２を第１起動させるための起動プログラムデータのみを予めＲＯＭ６に記憶させ、信号処理を行わせるための暗号化プログラムデータおよび復号後のプログラムデータをＲＡＭ４に記憶させることになる。よって、信号処理用のプログラムデータはＲＯＭ６に記憶されないため、ＲＯＭ６の記憶容量を圧迫することがなく、また、リバースエンジニアリングによってＲＯＭ６からプログラムデータが読み出されることがない。信号処理用のプログラムデータは、ＲＡＭ４に展開されるため、信号処理装置５０の電源が落とされた場合やＤＳＰカード１０が抜き取られた場合にＲＡＭ４から消滅する。よって、ＤＳＰカード１０として、プログラムデータに対する耐タンパ性が高い。また、ＣＰＵカード４０は、任意の暗号化プログラムデータをＲＡＭ４にロードすることができるため、信号処理の目的に応じてプログラムデータを選択できる柔軟性が高い。
With this configuration, the DSP card 10 stores only the activation program data for first activation of the DSP 1-1 and DSP1-2 in the
なお、ＤＳＰカード１０に複数のスレーブＤＳＰが搭載されている場合、マスタＤＳＰ（ＤＳＰ１−１）が、第１起動した複数のスレーブＤＳＰのいずれかを選択して起動制御するようにしてもよい。
この構成により、信号処理の目的に応じた回路規模のデジタルシグナルプロセッサシステムを実現することができる。
When a plurality of slave DSPs are mounted on the DSP card 10, the master DSP (DSP 1-1) may select one of the first activated slave DSPs to perform activation control.
With this configuration, a digital signal processor system having a circuit scale according to the purpose of signal processing can be realized.
また、復号部５は、複数種類の復号処理方法の中から復号鍵の内容に応じた種類の復号処理方法を選択するように構成してもよい。
この構成により、復号部５自体の耐タンパ性をより高めることができる。
Further, the decrypting
With this configuration, the tamper resistance of the
以上説明した少なくともひとつの実施形態によれば、ＤＳＰ１−１およびＤＳＰ１−２それぞれが、ＲＯＭ６から起動プログラムデータを読み込んで実行し第１起動すると、ＤＳＰ１−１が、ＣＰＵカード４０から復号命令を受け付け可能な状態になり、その後、復号命令を受信すると、ＲＡＭ４に記憶された暗号化プログラムデータを復号部５によって復号させ、ＣＰＵカード４０から取り込む起動命令にしたがって、ＤＳＰ１−２に、復号されたプログラムデータを実行させて第２起動するよう起動制御し、復号されたプログラムデータを実行し第２起動することにより、ＤＳＰ１−１およびＤＳＰ１−２のプログラムデータの変更に対する柔軟性と耐タンパ性とを両立させることができる。
According to at least one embodiment described above, when the DSP 1-1 and the DSP 1-2 each read and execute the startup program data from the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and their modifications are included in the scope and gist of the invention, and are also included in the invention described in the claims and the equivalents thereof.
１−１…ＤＳＰ、１−２…ＤＳＰ、３…バスブリッジ、４…ＲＡＭ、５…復号部、６…ＲＯＭ、７…バス、８…バス、９…バス、１０−１…ＤＳＰカード（デジタルシグナルプロセッサシステム）、１０−２…ＤＳＰカード（デジタルシグナルプロセッサシステム）、２０…バス、３０…ホストＣＰＵ、３１…ＲＡＭＤＩＳＫ、４０…ＣＰＵカード、５０…信号処理装置、１００…ファイルサーバ、１０１…ＨＤＤ、１０２…暗号化部、１０３…ＬＡＮコントローラ、１０４…ＣＰＵ、１０５…ＲＡＭ、２００…ネットワーク 1-1 ... DSP, 1-2 ... DSP, 3 ... bus bridge, 4 ... RAM, 5 ... decoding unit, 6 ... ROM, 7 ... bus, 8 ... bus, 9 ... bus, 10-1 ... DSP card (digital Signal processor system), 10-2 ... DSP card (digital signal processor system), 20 ... bus, 30 ... host CPU, 31 ... RAMDISK, 40 ... CPU card, 50 ... signal processing device, 100 ... file server, 101 ... HDD , 102 ... Encryption unit, 103 ... LAN controller, 104 ... CPU, 105 ... RAM, 200 ... network
Claims (5)
第２のデジタルシグナルプロセッサと、
前記第１のデジタルシグナルプロセッサおよび前記第２のデジタルシグナルプロセッサを第１起動させるための起動プログラムデータを記憶する不揮発性メモリと、
外部装置により転送される、暗号化されたプログラムデータである暗号化プログラムデータが記憶される揮発性メモリと、
前記暗号化プログラムデータを復号する復号部と、
を備え、
前記第１のデジタルシグナルプロセッサおよび前記第２のデジタルシグナルプロセッサそれぞれが、前記不揮発性メモリから前記起動プログラムデータを読み込んで実行し前記第１起動すると、前記第１のデジタルシグナルプロセッサが、前記外部装置から復号命令を受け付け可能な状態になり、その後、前記復号命令を受信すると、前記揮発性メモリに記憶された前記暗号化プログラムデータを前記復号部によって復号させ、前記外部装置から取り込む起動命令にしたがって、前記第２のデジタルシグナルプロセッサに、前記復号されたプログラムデータを実行させて第２起動するよう起動制御し、前記復号されたプログラムデータを実行し前記第２起動する、
デジタルシグナルプロセッサシステム。 A first digital signal processor;
A second digital signal processor;
A non-volatile memory for storing start program data for first starting the first digital signal processor and the second digital signal processor;
A volatile memory that stores encrypted program data, which is encrypted program data, transferred by an external device;
A decryption unit for decrypting the encrypted program data;
With
When each of the first digital signal processor and the second digital signal processor reads and executes the activation program data from the nonvolatile memory and performs the first activation, the first digital signal processor causes the external device to After receiving the decryption command, the decryption unit decrypts the encrypted program data stored in the volatile memory, and in accordance with an activation command fetched from the external device , Causing the second digital signal processor to execute the decrypted program data to perform a second start-up, execute the decrypted program data, and start the second
Digital signal processor system.
請求項１記載のデジタルシグナルプロセッサシステム。 The decryption unit decrypts the encrypted program data using a decryption key transferred from the external device along with the transfer of the encrypted program data;
The digital signal processor system according to claim 1.
前記第１起動した前記第１のデジタルシグナルプロセッサが、前記第１起動した前記複数の第２のデジタルシグナルプロセッサを順次起動制御する、
請求項１または２いずれか記載のデジタルシグナルプロセッサシステム。 A plurality of the second digital signal processors;
The first digital signal processor that has been first activated sequentially controls activation of the plurality of second digital signal processors that have been first activated.
The digital signal processor system according to claim 1 or 2.
請求項３記載のデジタルシグナルプロセッサシステム。 The first digital signal processor activated first selects and controls activation of the plurality of second digital signal processors activated first;
The digital signal processor system according to claim 3.
前記外部装置と、
を備える信号処理装置。 A digital signal processor system according to any one of claims 1 to 4,
The external device;
A signal processing apparatus comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014013255A JP2015141500A (en) | 2014-01-28 | 2014-01-28 | Digital signal processor system and signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014013255A JP2015141500A (en) | 2014-01-28 | 2014-01-28 | Digital signal processor system and signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015141500A true JP2015141500A (en) | 2015-08-03 |
Family
ID=53771827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014013255A Pending JP2015141500A (en) | 2014-01-28 | 2014-01-28 | Digital signal processor system and signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2015141500A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023528845A (en) * | 2020-06-19 | 2023-07-06 | チップワン テクノロジー（ベイジン）カンパニー，リミティド | Chip activation control method, chip, display panel and electronic device |
| US11960902B2 (en) | 2020-06-19 | 2024-04-16 | Chipone Technology (Beijing) Co., Ltd. | Chip booting control method, chip, and display panel |
-
2014
- 2014-01-28 JP JP2014013255A patent/JP2015141500A/en active Pending
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| JP2023528845A (en) * | 2020-06-19 | 2023-07-06 | チップワン テクノロジー（ベイジン）カンパニー，リミティド | Chip activation control method, chip, display panel and electronic device |
| US11960902B2 (en) | 2020-06-19 | 2024-04-16 | Chipone Technology (Beijing) Co., Ltd. | Chip booting control method, chip, and display panel |
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