JP2015139099A

JP2015139099A - Radiation imaging apparatus and radiation imaging system

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Publication number: JP2015139099A
Application number: JP2014009752A
Authority: JP
Inventors: 八木　朋之; Tomoyuki Yagi; 朋之八木; 登志男亀島; Toshio Kameshima; 竹中　克郎; Katsuro Takenaka; 克郎竹中; 翔佐藤; Sho Sato; 貴司岩下; Takashi Iwashita; 恵梨子菅原; Eriko Sugawara; 英之岡田; Hideyuki Okada; 拓哉笠; Takuya Ryu
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2014-01-22
Filing date: 2014-01-22
Publication date: 2015-07-30

Abstract

PROBLEM TO BE SOLVED: To provide a radiation imaging apparatus and a radiation imaging system in which conversion devices can perform sufficient accumulation of electric charges as image signals while outputting the electric charges during radiation irradiation.SOLUTION: A radiation imaging apparatus comprises: conversion devices (S11-S33) which convert radiations into electric charges; transfer transistors (T11-T33) which transfer the electric charges converted by the conversion devices to signal lines; and a gate driver (138) which resets the conversion devices by supplying a first OFF-state voltage to the gates of the transfer transistors in a first period during the radiation irradiation, and supplying pulses of an ON-state voltage and a second OFF-state voltage to the gates of the transfer transistors in a second period other than the first period. The first OFF-state voltage is a voltage between the ON-state voltage and the second OFF-state voltage.

Description

本発明は、放射線撮像装置及び放射線撮像システムに関する。 The present invention relates to a radiation imaging apparatus and a radiation imaging system.

医療分野などにおいて、被写体を透過した放射線の照射を受けて被写体に関する画像信号を保持し、その保持された放射線画像に応じた電荷信号を出力する放射線撮像装置が実用化されている。上記のような放射線撮像装置としては、照射された放射線の量に応じた電荷を発生する半導体材料や、蛍光体と光センサを組み合わせたものがある。この放射線撮像装置は、ガラス基板上に主にアモルファスシリコンによって、２次元状に形成されたＴＦＴ（Thin film Transistor）スイッチなどのトランジスタと放射線を電荷に変換する変換素子を含む。 2. Description of the Related Art In the medical field or the like, a radiation imaging apparatus that receives an irradiation of radiation transmitted through a subject, holds an image signal related to the subject, and outputs a charge signal corresponding to the held radiation image has been put into practical use. Examples of the radiation imaging apparatus as described above include a semiconductor material that generates an electric charge according to the amount of irradiated radiation, and a combination of a phosphor and an optical sensor. This radiation imaging apparatus includes a transistor such as a TFT (Thin Film Transistor) switch formed in a two-dimensional shape mainly on amorphous glass on a glass substrate, and a conversion element that converts radiation into electric charges.

特許文献１では、放射線照射中にトランジスタにオン電圧を供給して画素信号の読み出しを行う。特許文献１では、読み出された画素信号を用いて、画素の電荷蓄積量を予め調べる手段を開示している。 In Patent Document 1, an on-voltage is supplied to a transistor during radiation irradiation to read out a pixel signal. Japanese Patent Application Laid-Open No. 2004-133867 discloses means for previously checking the charge accumulation amount of a pixel by using a read pixel signal.

特開２００３−３２２６８１号公報JP 2003-326881 A

しかし、特許文献１では、短期間の放射線に対応できない場合がある。その理由は、画素に蓄積した電荷を読み出すのに時間がかかるためである。放射線撮像装置の読み出し動作は、ＴＦＴの性能及び読み出し回路の速度に依存し、短くできても１行当たり数十μｓｅｃ程度である。これは、ゲート線に現れるゲートパルスの応答や、ゲートパルスが信号線へ伝達されることによる読み出し回路の応答等の各種応答を待たなくては、画素から出力される電荷を正確に読み出せないためである。この応答の待ち時間によって、読み出し速度向上が制限される。さらに、一般的な放射線撮像装置であれば、画素が２０００行ほどあるため、全てのラインの走査を行うと２０ｍｓｅｃ以上の時間が必要となる。放射線の照射時間は、最も短い場合では５ｍｓ程度の場合もあるので、読み出しの間に放射線照射が終了してしまい、放射線画像信号を大きく失うことになる。そのため、放射線照射中に画像信号として利用するために十分な電荷の蓄積を変換素子が行えない恐れがあった。 However, Patent Document 1 may not be able to cope with short-term radiation. This is because it takes time to read out the charges accumulated in the pixels. The readout operation of the radiation imaging apparatus depends on the performance of the TFT and the speed of the readout circuit, and is about several tens of microseconds per row even if it can be shortened. This is because the charge output from the pixel cannot be read accurately without waiting for various responses such as the response of the gate pulse appearing on the gate line and the response of the readout circuit due to the transmission of the gate pulse to the signal line. Because. This response waiting time limits the reading speed improvement. Furthermore, in the case of a general radiation imaging apparatus, since there are about 2000 pixels, scanning of all lines requires a time of 20 msec or more. Since the radiation irradiation time may be about 5 ms in the shortest case, the radiation irradiation is completed during reading, and the radiation image signal is greatly lost. For this reason, there is a possibility that the conversion element cannot perform charge accumulation sufficient for use as an image signal during radiation irradiation.

本発明の目的は、放射線照射中に変換素子から電荷を出力しつつ画像信号として十分な電荷の蓄積を変換素子が行い得る放射線撮像装置及び放射線撮像システムを提供することである。 An object of the present invention is to provide a radiation imaging apparatus and a radiation imaging system in which a conversion element can accumulate sufficient charges as an image signal while outputting charges from the conversion element during radiation irradiation.

本発明の放射線撮像装置は、放射線を電荷に変換する変換素子と、前記変換素子により変換された電荷を信号線に転送する転送トランジスタと、放射線照射中の第１の期間に前記転送トランジスタのゲートに第１のオフ電圧を供給し、前記第１の期間を除く第２の期間に前記転送トランジスタのゲートにオン電圧及び第２のオフ電圧のパルスを供給することにより前記変換素子をリセットするゲートドライバと、を有し、前記第１のオフ電圧は、前記オン電圧及び前記第２のオフ電圧の間の電圧であることを特徴とする。 The radiation imaging apparatus of the present invention includes a conversion element that converts radiation into electric charge, a transfer transistor that transfers the electric charge converted by the conversion element to a signal line, and a gate of the transfer transistor in a first period during radiation irradiation. A gate for resetting the conversion element by supplying a first off voltage to the gate of the transfer transistor and supplying a pulse of an on voltage and a second off voltage to the gate of the transfer transistor in a second period excluding the first period. And the first off voltage is a voltage between the on voltage and the second off voltage.

放射線照射中に変換素子から電荷を出力しつつ画像信号として十分な電荷の蓄積を変換素子が行うことができる。 The conversion element can accumulate sufficient charge as an image signal while outputting the charge from the conversion element during radiation irradiation.

第１の実施形態による放射線撮像システムの構成例を示す図である。It is a figure which shows the structural example of the radiation imaging system by 1st Embodiment. 放射線撮像装置の構成例を示す図である。It is a figure which shows the structural example of a radiation imaging device. 列アンプの構成例を示す回路図である。It is a circuit diagram which shows the structural example of a column amplifier. 放射線撮像装置を示す回路図及びタイミングチャートである。It is the circuit diagram and timing chart which show a radiation imaging device. 放射線撮像システムの制御方法を示すタイミングチャートである。It is a timing chart which shows the control method of a radiation imaging system. 放射線撮像システムの他の制御方法を示すタイミングチャートである。It is a timing chart which shows the other control method of a radiation imaging system. 放射線撮像システムの他の制御方法を示すタイミングチャートである。It is a timing chart which shows the other control method of a radiation imaging system. 放射線撮像システムの他の制御方法を示すタイミングチャートである。It is a timing chart which shows the other control method of a radiation imaging system. 放射線撮像装置の一部の構成例を示す図である。It is a figure which shows the structural example of a part of radiation imaging device. 放射線撮像装置の一部を示す図である。It is a figure which shows a part of radiation imaging device. 放射線撮像装置の一部の構成例を示す図である。It is a figure which shows the structural example of a part of radiation imaging device. 放射線撮像装置の一部の構成例を示す図である。It is a figure which shows the structural example of a part of radiation imaging device. 放射線撮像装置の一部の構成例を示す図である。It is a figure which shows the structural example of a part of radiation imaging device.

（第１の実施形態）
図１は、本発明の第１の実施形態による放射線撮像システムの構成例を示す図である。放射線撮像システムは、放射線撮像装置１０１、放射線発生装置１０２及び制御システム１０３を有する。放射線撮像装置１０１は、バッテリ１３１、エリアセンサ部１３２及び信号処理部１３３を有する。エリアセンサ部１３２は、２次元センサ１３５、読み出し回路１３６、制御回路１３７、ゲートドライバ１３８及び電源回路１３９を有する。バッテリ１３１は、電源回路１３９に接続される。信号処理部１３３は、演算部１３４を有する。放射線発生装置１０２は、管球１１１、放射線制御部１１２及び曝射スイッチ１１３を有する。制御システム１０３は、コンピュータ１２１、ディスプレイ１２２及び無線通信器１２３を有する。曝射スイッチ１１３が押されると、放射線制御部１１２は、コンピュータ１２１の制御の下、管球１１１の放射線照射開始及び終了を制御する。管球１１１は、被写体を介して、放射線撮像装置１０１に放射線（例えばＸ線）を照射する。放射線撮像装置１０１は、入射した放射線に応じた画像信号を生成し、コンピュータ１０３に出力する。コンピュータ１０３は、画像信号を処理し、ディスプレイ１２２に表示する。 (First embodiment)
FIG. 1 is a diagram showing a configuration example of a radiation imaging system according to the first embodiment of the present invention. The radiation imaging system includes a radiation imaging apparatus 101, a radiation generation apparatus 102, and a control system 103. The radiation imaging apparatus 101 includes a battery 131, an area sensor unit 132, and a signal processing unit 133. The area sensor unit 132 includes a two-dimensional sensor 135, a readout circuit 136, a control circuit 137, a gate driver 138, and a power supply circuit 139. The battery 131 is connected to the power supply circuit 139. The signal processing unit 133 includes a calculation unit 134. The radiation generating apparatus 102 includes a tube 111, a radiation control unit 112, and an exposure switch 113. The control system 103 includes a computer 121, a display 122, and a wireless communication device 123. When the exposure switch 113 is pressed, the radiation control unit 112 controls the start and end of radiation irradiation of the tube 111 under the control of the computer 121. The tube 111 irradiates the radiation imaging apparatus 101 with radiation (for example, X-rays) through the subject. The radiation imaging apparatus 101 generates an image signal corresponding to the incident radiation and outputs it to the computer 103. The computer 103 processes the image signal and displays it on the display 122.

図２は、図１の放射線撮像装置１０１の構成例を示す図である。２次元センサ１３５には、変換素子Ｓ１１〜Ｓ３３及び薄膜トランジスタ（ＴＦＴ）Ｔ１１〜Ｔ３３を含む画素が２次元行列状に配置されている。変換素子Ｓ１１〜Ｓ３３は、放射線を電荷（電子）に変換する。なお、変換素子Ｓ１１〜Ｓ３３は、放射線を電荷に直接変換する直接型でもよいし、放射線を光を変換した後にその光を電荷に変換する間接型でもよい。間接型の場合、光電変換を行う素子は、Ｎ型半導体とＰ型半導体と組み合わせたフォトダイオードであり、光電変換素子のＮ型半導体側の電極とＮチャネルトランジスタＴ１１〜Ｔ３３のソース電極が接続される。第１のゲート線Ｖｇ１は、第１行の画素の薄膜トランジスタＴ１１，Ｔ１２，Ｔ１３のゲートに接続される。第２のゲート線Ｖｇ２は、第２行の画素の薄膜トランジスタＴ２１，Ｔ２２，Ｔ２３のゲートに接続される。第３のゲート線Ｖｇ３は、第３行の画素の薄膜トランジスタＴ３１，Ｔ３２，Ｔ３３のゲートに接続される。ゲートドライバ１３８は、ゲート線Ｖｇ１〜Ｖｇ３の電圧を順次ハイレベルに制御する。第１の信号線Ｓｉｇ１は、第１列の薄膜トランジスタＴ１１，Ｔ２１，Ｔ３１のドレインに接続される。第２の信号線Ｓｉｇ２は、第２列の薄膜トランジスタＴ１２，Ｔ２２，Ｔ３２のドレインに接続される。第３の信号線Ｓｉｇ３は、第３列の薄膜トランジスタＴ１３，Ｔ２３，Ｔ３３のドレインに接続される。ゲート線Ｖｇ１〜Ｖｇ３の電圧がそれぞれハイレベルになると、薄膜トランジスタ（転送トランジスタ）Ｔ１１〜Ｔ３３は、それぞれオンし、変換素子Ｓ１１〜Ｓ３３の電荷をそれぞれ信号線Ｓｉｇ１〜Ｓｉｇ３に転送する。 FIG. 2 is a diagram illustrating a configuration example of the radiation imaging apparatus 101 of FIG. In the two-dimensional sensor 135, pixels including conversion elements S11 to S33 and thin film transistors (TFTs) T11 to T33 are arranged in a two-dimensional matrix. The conversion elements S11 to S33 convert radiation into charges (electrons). The conversion elements S11 to S33 may be a direct type that directly converts radiation into electric charge, or may be an indirect type that converts light into light after converting the radiation into light. In the indirect type, an element that performs photoelectric conversion is a photodiode that is a combination of an N-type semiconductor and a P-type semiconductor, and the N-type semiconductor side electrode of the photoelectric conversion element is connected to the source electrodes of the N-channel transistors T11 to T33. The The first gate line Vg1 is connected to the gates of the thin film transistors T11, T12, T13 of the pixels in the first row. The second gate line Vg2 is connected to the gates of the thin film transistors T21, T22, T23 of the pixels in the second row. The third gate line Vg3 is connected to the gates of the thin film transistors T31, T32, and T33 of the pixels in the third row. The gate driver 138 sequentially controls the voltages of the gate lines Vg1 to Vg3 to a high level. The first signal line Sig1 is connected to the drains of the thin film transistors T11, T21, T31 in the first column. The second signal line Sig2 is connected to the drains of the thin film transistors T12, T22, T32 in the second column. The third signal line Sig3 is connected to the drains of the third column thin film transistors T13, T23, and T33. When the voltages of the gate lines Vg1 to Vg3 become high level, the thin film transistors (transfer transistors) T11 to T33 are turned on, and the charges of the conversion elements S11 to S33 are transferred to the signal lines Sig1 to Sig3, respectively.

読み出し回路１３６は、列アンプ２０１〜２０３、マルチプレクサ２１１、サンプルホールドアンプＳＨ−ＡＭＰ及びアナログデジタル変換器２１２を有する。列アンプ２０１〜２０３は、信号線Ｓｉｇ１〜Ｓｉｇ３の電荷を電圧に変換して増幅する。第１の列アンプ２０１は、第１の信号線Ｓｉｇ１の電荷を電圧に変換し、変換素子Ｓ１１〜Ｓ３３及び第１の列アンプ２０１のリセット時のノイズ信号と変換素子Ｓ１１〜Ｓ３３及び第１の列アンプ２０１の非リセット時の画素信号とをサンプルホールドして出力する。第２の列アンプ２０１は、第２の信号線Ｓｉｇ２の電荷を電圧に変換し、変換素子Ｓ１１〜Ｓ３３及び第２の列アンプ２０２のリセット時のノイズ信号と変換素子Ｓ１１〜Ｓ３３及び第２の列アンプ２０２の非リセット時の画素信号とをサンプルホールドして出力する。第３の列アンプ２０３は、第３の信号線Ｓｉｇ３の電荷を電圧に変換し、変換素子Ｓ１１〜Ｓ３３及び第３の列アンプ２０３のリセット時のノイズ信号と変換素子Ｓ１１〜Ｓ３３及び第３の列アンプ２０３の非リセット時の画素信号とをサンプルホールドして出力する。マルチプレクサ２１１は、列アンプ２０１〜２０３が出力するノイズ信号及び画素信号を順次選択して出力する。サンプルホールドアンプＳＨ−ＡＭＰは、マルチプレクサ２１１により出力される画素信号及びノイズ信号を差分処理を行い、ノイズが除去された画素信号を出力する。アナログデジタル変換器２１２は、サンプルホールドアンプＳＨ−ＡＭＰにより出力された画素信号をアナログからデジタルに変換し、画素信号ＡＤＣ−ＯＵＴを出力する。信号処理部１３３は、画素信号ＡＤＣ−ＯＵＴを信号処理し、制御システム１０３に出力する。 The read circuit 136 includes column amplifiers 201 to 203, a multiplexer 211, a sample hold amplifier SH-AMP, and an analog / digital converter 212. The column amplifiers 201 to 203 convert the charges of the signal lines Sig1 to Sig3 into voltages and amplify them. The first column amplifier 201 converts the charge of the first signal line Sig1 into a voltage, the noise signal at the time of resetting the conversion elements S11 to S33 and the first column amplifier 201, the conversion elements S11 to S33, and the first Sample and hold the pixel signal when the column amplifier 201 is not reset, and output it. The second column amplifier 201 converts the electric charge of the second signal line Sig2 into a voltage, the noise signal at the time of resetting the conversion elements S11 to S33 and the second column amplifier 202, the conversion elements S11 to S33, and the second Sample and hold the pixel signal when the column amplifier 202 is not reset, and output it. The third column amplifier 203 converts the electric charge of the third signal line Sig3 into a voltage, the noise signal at the time of resetting the conversion elements S11 to S33 and the third column amplifier 203, the conversion elements S11 to S33, and the third Sample and hold the pixel signal when the column amplifier 203 is not reset, and output it. The multiplexer 211 sequentially selects and outputs the noise signal and the pixel signal output from the column amplifiers 201 to 203. The sample-and-hold amplifier SH-AMP performs a differential process on the pixel signal and noise signal output from the multiplexer 211, and outputs a pixel signal from which noise has been removed. The analog-digital converter 212 converts the pixel signal output by the sample hold amplifier SH-AMP from analog to digital, and outputs a pixel signal ADC-OUT. The signal processing unit 133 performs signal processing on the pixel signal ADC-OUT and outputs it to the control system 103.

変換素子Ｓ１１〜Ｓ３３は、一端がそれぞれ薄膜トランジスタＴ１１〜Ｔ３３に接続され、他端がセンサバイアス電圧Ｖｓのノードに接続される。電源回路１３９は、オン電圧Ｖｏｎをゲートドライバ１３８に供給する。オン電圧Ｖｏｎは、薄膜トランジスタＴ１１〜Ｔ３３をオンさせるためにゲート線Ｖｇ１〜Ｖｇ３に供給される電圧である。また、電源回路１３９は、スイッチ２２１により、第１のオフ電圧Ｖｏｆｆ２又は第２のオフ電圧Ｖｏｆｆ１をゲートドライバ１３８に供給する。オフ電圧Ｖｏｆｆ１及びＶｏｆｆ２は、薄膜トランジスタＴ１１〜Ｔ３３をオフさせるためにゲート線Ｖｇ１〜Ｖｇ３に供給される電圧である。また、電源回路１３９は、電源電圧ＶＤＤ−Ｄｒｖをゲートドライバ１３８に供給し、電源電圧ＶＤＤ−Ｄｉｇｉｔａｌを信号処理部１３３及び制御回路１３７に供給し、電源電圧ＶＤＤ−Ａｎａｌｏｇを読み出し回路１３６に供給する。また、電源回路１３９は、基準電圧Ｖｒｅｆを列アンプ２０１〜２０３に供給する。制御回路１３７は、ゲートドライバ１３８、電源回路１３９のスイッチ２２１、及び読み出し回路１３６を制御する。ところで、放射線撮像装置のアンプのゲインの決定は、予め予測された放射線量範囲と画素の感度や読み出し回路のノイズに基づいて設定される。しかしながら、放射線撮像装置の性能や、被写体と放射線撮像装置との位置関係によって、予め設定されたゲインでは不都合が生じる場合がある。すなわち、被写体との位置によっては、予想していない過大放射線量が入射される場合や、被写体が厚く予想以上に放射線撮像装置に放射線が到達しないことがある。この場合、過大放射線量や過小放射線量の影響で、もっとも診断したい領域（関心領域）の画像品位が低下する可能性がある。特許文献１では、放射線照射中にトランジスタにオン電圧を供給して画素信号の読み出しを行って、画素の電荷蓄積量を予め調べる手段を開示している。しかし、特許文献１では、画像の輝度を適正化したい場所及び範囲を自由に設定できる半面、短期間の放射線に対応できない場合がある。その理由は、画素に蓄積した電荷を読み出すのに時間がかかるためである。放射線撮像装置の読み出し動作は、ＴＦＴの性能及び読み出し回路の速度に依存し、短くできても１行当たり数十μｓｅｃ程度である。これは、ゲート線に現れるゲートパルスの応答や、ゲートパルスが信号線へ伝達されることによる読み出し回路の応答等の各種応答を待たなくては、画素から出力される電荷を正確に読み出せないためである。この応答の待ち時間によって、読み出し速度向上が制限される。さらに、一般的な放射線撮像装置であれば、画素が２０００行ほどあるため、全てのラインの走査を行うと２０ｍｓｅｃ以上の時間が必要となる。放射線の照射時間は、最も短い場合では５ｍｓ程度の場合もあるので、ゲインを設定するための読み出しの間に放射線照射が終了してしまい、正確なゲイン設定が出来ないばかりか、放射線画像信号を大きく失うことになる。仮に、走査範囲を狭めたとすると、今度は輝度を適正化したい範囲が狭まってしまう。 One end of each of the conversion elements S11 to S33 is connected to the thin film transistors T11 to T33, and the other end is connected to a node of the sensor bias voltage Vs. The power supply circuit 139 supplies the on voltage Von to the gate driver 138. The on voltage Von is a voltage supplied to the gate lines Vg1 to Vg3 in order to turn on the thin film transistors T11 to T33. Further, the power supply circuit 139 supplies the first off voltage Voff2 or the second off voltage Voff1 to the gate driver 138 by the switch 221. The off voltages Voff1 and Voff2 are voltages supplied to the gate lines Vg1 to Vg3 in order to turn off the thin film transistors T11 to T33. The power supply circuit 139 supplies the power supply voltage VDD-Drv to the gate driver 138, supplies the power supply voltage VDD-Digital to the signal processing unit 133 and the control circuit 137, and supplies the power supply voltage VDD-Analog to the reading circuit 136. . The power supply circuit 139 supplies the reference voltage Vref to the column amplifiers 201 to 203. The control circuit 137 controls the gate driver 138, the switch 221 of the power supply circuit 139, and the reading circuit 136. By the way, the determination of the gain of the amplifier of the radiation imaging apparatus is set based on the radiation dose range predicted in advance, the sensitivity of the pixel, and the noise of the readout circuit. However, there may be a problem with the preset gain depending on the performance of the radiation imaging apparatus and the positional relationship between the subject and the radiation imaging apparatus. That is, depending on the position of the subject, an unexpected excessive radiation dose may be incident, or the subject may be thick and the radiation may not reach the radiation imaging apparatus more than expected. In this case, the image quality of the region (region of interest) most desired to be diagnosed may be deteriorated due to the influence of the excessive radiation dose or the excessive radiation dose. Japanese Patent Application Laid-Open No. 2004-228561 discloses means for previously checking a charge accumulation amount of a pixel by supplying an on voltage to a transistor during radiation irradiation and reading a pixel signal. However, in Patent Literature 1, a place and a range where the brightness of an image is desired to be optimized can be freely set, but there are cases where it is not possible to deal with radiation for a short time. This is because it takes time to read out the charges accumulated in the pixels. The readout operation of the radiation imaging apparatus depends on the performance of the TFT and the speed of the readout circuit, and is about several tens of microseconds per row even if it can be shortened. This is because the charge output from the pixel cannot be read accurately without waiting for various responses such as the response of the gate pulse appearing on the gate line and the response of the readout circuit due to the transmission of the gate pulse to the signal line. Because. This response waiting time limits the reading speed improvement. Furthermore, in the case of a general radiation imaging apparatus, since there are about 2000 pixels, scanning of all lines requires a time of 20 msec or more. Since the radiation irradiation time may be about 5 ms in the shortest case, the radiation irradiation is completed during reading for setting the gain, and not only the gain setting cannot be performed accurately, but also the radiation image signal is obtained. You will lose a lot. If the scanning range is narrowed, the range in which the luminance is to be optimized is narrowed.

図３は、図２の第１の列アンプ２０１の構成例を示す回路図である。列アンプ２０２及び２０３も列アンプ２０１と同様の構成を有する。列アンプ２０１は、積分アンプ３０１、抵抗ＲＬ、スイッチＳＷ＿ＣＤＳ１，ＳＷ＿ＣＤＳ２、及び容量Ｃｓｈ１，Ｃｓｈ２を有する。スイッチＳＷ＿ＣＤＳ１及び容量Ｃｓｈ１は第１のサンプルホールド回路を構成し、スイッチＳＷ＿ＣＤＳ２及び容量Ｃｓｈ２は第２のサンプルホールド回路を構成する。積分アンプ３０１は、差動アンプ３０２、スイッチＳＷ＿ＲＳＴ，ＳＷ＿ｃｆ１，ＳＷ＿ｃｆ２、及び帰還容量Ｃｆ１，Ｃｆ２を有する。差動アンプ３０２は、正入力端子が基準電圧Ｖｒｅｆのノードに接続され、負入力端子が第１の信号線Ｓｉｇ１に接続される。リセットスイッチＳＷ＿ＲＳＴは、差動アンプ３０２の負入力端子及び出力端子間に接続される。帰還容量Ｃｆ１及びスイッチＳＷ＿ｃｆ１の直列接続回路は、差動アンプ３０２の負入力端子及び出力端子間に接続される。帰還容量Ｃｆ２及びスイッチＳＷ＿ｃｆ２の直列接続回路は、差動アンプ３０２の負入力端子及び出力端子間に接続される。制御信号ＣＦ１によりスイッチＳＷ＿ｃｆ１がオンすると、帰還容量Ｃｆ１は、差動アンプ３０２の負入力端子及び出力端子に接続される。同様に、制御信号ＣＦ２によりスイッチＳＷ＿ｃｆ２がオンすると、帰還容量Ｃｆ２は、差動アンプ３０２の負入力端子及び出力端子に接続される。積分アンプ３０１は、接続された帰還容量Ｃｆ１及び／又はＣｆ２により、第１の信号線Ｓｉｇ１の電荷を蓄積し、電圧に変換して増幅する。接続された帰還容量Ｃｆ１及び／又はＣｆ２の容量値によって積分アンプ３０１のゲインが決定される。リセットスイッチＳＷ＿ＲＳＴは、制御信号ＲＳＴによりオンすると、帰還容量Ｃｆ１及びＣｆ２に蓄積された電荷をリセットする。スイッチＳＷ＿ＲＳＴがオンすることにより、帰還容量Ｃｆ１及びＣｆ２の両端の電圧が基準電圧Ｖｒｅｆと同じになり、リセットされる。積分アンプ３０１の出力端子に接続される抵抗ＲＬは、その後段に接続されるサンプルホールド回路と組み合わせて、積分アンプ３０１の出力ノイズを減ずるローパスフィルタとして機能する。スイッチＳＷ＿ＣＤＳ１，ＳＷ＿ＣＤＳ２、及び容量Ｃｓｈ１，Ｃｓｈ２を含むサンプルホールド回路は、相関２重サンプリングを行うためのサンプルホールド回路である。変換素子Ｓ１１〜Ｓ３３及び積分回路３０１のリセット時に、スイッチＳＷ＿ＣＤＳ１をオンすることにより、積分アンプ３０１が出力するノイズ信号を容量Ｃｓｈ１に書き込む。その後に、スイッチＳＷ＿ＣＤＳ１をオフすることにより容量Ｃｓｈ１のノイズ信号を保持する。また、変換素子Ｓ１１〜Ｓ３３及び積分回路３０１の非リセット時に、スイッチＳＷ＿ＣＤＳ２をオンすることにより、積分アンプ３０１が出力する画素信号を容量Ｃｓｈ２に書き込む。その後に、スイッチＳＷ＿ＣＤＳ２をオフすることにより容量Ｃｓｈ２の画素信号を保持する。容量Ｃｓｈ１のノイズ信号及び容量Ｃｓｈ２の画素信号は、図２のサンプルホールドアンプＳＨ−ＡＭＰにより差分処理され、ノイズが除去された画素信号が生成される。 FIG. 3 is a circuit diagram showing a configuration example of the first column amplifier 201 of FIG. The column amplifiers 202 and 203 have the same configuration as that of the column amplifier 201. The column amplifier 201 includes an integrating amplifier 301, a resistor RL, switches SW_CDS1 and SW_CDS2, and capacitors Csh1 and Csh2. The switch SW_CDS1 and the capacitor Csh1 constitute a first sample and hold circuit, and the switch SW_CDS2 and the capacitor Csh2 constitute a second sample and hold circuit. The integrating amplifier 301 includes a differential amplifier 302, switches SW_RST, SW_cf1, SW_cf2, and feedback capacitors Cf1, Cf2. The differential amplifier 302 has a positive input terminal connected to the node of the reference voltage Vref and a negative input terminal connected to the first signal line Sig1. The reset switch SW_RST is connected between the negative input terminal and the output terminal of the differential amplifier 302. A series connection circuit of the feedback capacitor Cf1 and the switch SW_cf1 is connected between the negative input terminal and the output terminal of the differential amplifier 302. A series connection circuit of the feedback capacitor Cf2 and the switch SW_cf2 is connected between the negative input terminal and the output terminal of the differential amplifier 302. When the switch SW_cf1 is turned on by the control signal CF1, the feedback capacitor Cf1 is connected to the negative input terminal and the output terminal of the differential amplifier 302. Similarly, when the switch SW_cf2 is turned on by the control signal CF2, the feedback capacitor Cf2 is connected to the negative input terminal and the output terminal of the differential amplifier 302. The integrating amplifier 301 accumulates the charge of the first signal line Sig1 by the connected feedback capacitors Cf1 and / or Cf2, converts it to a voltage, and amplifies it. The gain of the integrating amplifier 301 is determined by the capacitance value of the connected feedback capacitors Cf1 and / or Cf2. When the reset switch SW_RST is turned on by the control signal RST, the charge accumulated in the feedback capacitors Cf1 and Cf2 is reset. When the switch SW_RST is turned on, the voltages at both ends of the feedback capacitors Cf1 and Cf2 become the same as the reference voltage Vref and are reset. The resistor RL connected to the output terminal of the integration amplifier 301 functions as a low-pass filter that reduces output noise of the integration amplifier 301 in combination with a sample hold circuit connected to the subsequent stage. A sample and hold circuit including switches SW_CDS1 and SW_CDS2 and capacitors Csh1 and Csh2 is a sample and hold circuit for performing correlated double sampling. When the conversion elements S11 to S33 and the integration circuit 301 are reset, the noise signal output from the integration amplifier 301 is written in the capacitor Csh1 by turning on the switch SW_CDS1. Thereafter, the noise signal of the capacitor Csh1 is held by turning off the switch SW_CDS1. Further, when the conversion elements S11 to S33 and the integration circuit 301 are not reset, the pixel signal output from the integration amplifier 301 is written into the capacitor Csh2 by turning on the switch SW_CDS2. Thereafter, the pixel signal of the capacitor Csh2 is held by turning off the switch SW_CDS2. The noise signal of the capacitor Csh1 and the pixel signal of the capacitor Csh2 are subjected to differential processing by the sample and hold amplifier SH-AMP in FIG. 2 to generate a pixel signal from which noise has been removed.

図４（Ａ）は図２の放射線撮像装置の一部を示す回路図であり、図４（Ｂ）は図４（Ａ）の回路の動作を示すタイミングチャートである。帰還容量Ｃｆは、図３の帰還容量Ｃｆ１及び／又はＣｆ２に対応する。信号ＩｎｔＯｕｔは、差動アンプ３０２の出力信号である。変換素子Ｓ１１は、変換素子４０１及び容量Ｃ１を有し、放射線ｈνを電荷（電子）に変換して蓄積する。変換素子４０１は、間接型の場合、Ｎ型半導体とＰ型半導体と組み合わせたフォトダイオード（光電変換素子）である。薄膜トランジスタＴ１１は、Ｎチャネルトランジスタであり、ソースＳが変換素子Ｓ１１のＮ型半導体の電極に接続され、ドレインＤが差動アンプ３０２に接続される。ソース電圧ＶＳは、薄膜トランジスタＴ１１のソースＳの電圧である。 4A is a circuit diagram showing a part of the radiation imaging apparatus of FIG. 2, and FIG. 4B is a timing chart showing the operation of the circuit of FIG. 4A. The feedback capacitor Cf corresponds to the feedback capacitors Cf1 and / or Cf2 in FIG. A signal IntOut is an output signal of the differential amplifier 302. The conversion element S11 includes a conversion element 401 and a capacitor C1, and converts the radiation hν into electric charge (electrons) and accumulates it. In the case of the indirect type, the conversion element 401 is a photodiode (photoelectric conversion element) combined with an N-type semiconductor and a P-type semiconductor. The thin film transistor T11 is an N-channel transistor, and the source S is connected to the N-type semiconductor electrode of the conversion element S11, and the drain D is connected to the differential amplifier 302. The source voltage VS is a voltage of the source S of the thin film transistor T11.

薄膜トランジスタＴ１１は、第１のゲート線Ｖｇ１の電圧及びソース電圧ＶＳの差によってオン／オフの状態が変わる。よって、薄膜トランジスタＴ１１がオンするためには、第１のゲート線Ｖｇ１の電圧がソース電圧ＶＳ及び閾値電圧Ｖｔｈの和を上回るようにすればよい。画素信号を読み出す時は、薄膜トランジスタＴ１１がｎ型であれば、第１のゲート線Ｖｇ１に高い正電圧Ｖｏｎをかけて薄膜トランジスタＴ１１をオンさせる。 The on / off state of the thin film transistor T11 is changed depending on the difference between the voltage of the first gate line Vg1 and the source voltage VS. Therefore, in order to turn on the thin film transistor T11, the voltage of the first gate line Vg1 may be set to exceed the sum of the source voltage VS and the threshold voltage Vth. When reading the pixel signal, if the thin film transistor T11 is n-type, the thin film transistor T11 is turned on by applying a high positive voltage Von to the first gate line Vg1.

一方で、第１のゲート線Ｖｇ１の電圧Ｖｏｆｆがソース電圧ＶＳ及び閾値電圧Ｖｔｈの和より低い電圧の状態であっても、ソース電圧ＶＳを下げて、第１のゲート線Ｖｇ１の電圧Ｖｏｆｆがソース電圧ＶＳ及び閾値電圧Ｖｔｈの和より高くことができる。これにより、薄膜トランジスタＴ１１をオンさせることが可能である。 On the other hand, even when the voltage Voff of the first gate line Vg1 is lower than the sum of the source voltage VS and the threshold voltage Vth, the source voltage VS is lowered and the voltage Voff of the first gate line Vg1 becomes the source. It can be higher than the sum of the voltage VS and the threshold voltage Vth. Thereby, the thin film transistor T11 can be turned on.

初期時、放射線ｈνは、照射されておらず、薄膜トランジスタＴ１１のオンにより、薄膜トランジスタＴ１１のソース電圧ＶＳ及び変換素子Ｓ１１は基準電圧（リセット電圧）Ｖｒｅｆにリセットされている。放射線ｈνの照射が開始されると、変換素子Ｓ１１は電子を生成するので、薄膜トランジスタＴ１１のソース電圧ＶＳは時間経過と共に低下する。放射線ｈνが照射され続け、第１のゲート線Ｖｇ１の電圧Ｖｏｆｆがソース電圧ＶＳ及び閾値電圧Ｖｔｈの和より高くなれば、放射線ｈνの照射中に薄膜トランジスタＴ１１はオンし、ソース電圧ＶＳはＶｏｆｆ−Ｖｔｈになる。この特性を用いて、放射線ｈνの照射期間中に意図的に第１のゲート線Ｖｇ１の電圧Ｖｏｆｆをオフ電圧Ｖｏｆｆ１よりも高いオフ電圧Ｖｏｆｆ２に設定する。これにより、放射線照射中に変換素子Ｓ１１に蓄積した電荷によって薄膜トランジスタＴ１１がオンするように制御し、信号処理部１３３は、オンした画素の出力信号ＩｎｔＯｕｔを検知し、変換素子Ｓ１１にどれくらいの電荷が蓄積されているかを演算する。電荷量は、第１のゲート線Ｖｇ１に印加したオフ電圧Ｖｏｆｆ、薄膜トランジスタＴ１１の閾値電圧Ｖｔｈ、及び放射線ｈνの照射開始から出力信号ＩｎｔＯｕｔを検知するまでの時間を基に演算可能である。なお、Ｖｓ＜Ｖｏｆｆ＜Ｖｒｅｆ＋Ｖｔｈの関係が成り立つ。すなわち、Ｖｓ＜Ｖｏｆｆ１＜Ｖｏｆｆ２＜Ｖｒｅｆ＋Ｖｔｈの関係が成り立つ。オフ電圧Ｖｏｆｆ２は、リセット電圧Ｖｒｅｆ及び薄膜トランジスタＴ１１の閾値電圧Ｖｔｈの和より低い。 At the initial stage, the radiation hν is not irradiated, and the source voltage VS and the conversion element S11 of the thin film transistor T11 are reset to the reference voltage (reset voltage) Vref by turning on the thin film transistor T11. When the irradiation of the radiation hν is started, the conversion element S11 generates electrons, so that the source voltage VS of the thin film transistor T11 decreases with time. If the radiation hν continues to be irradiated and the voltage Voff of the first gate line Vg1 becomes higher than the sum of the source voltage VS and the threshold voltage Vth, the thin film transistor T11 is turned on during the irradiation of the radiation hν, and the source voltage VS is Voff−Vth. become. Using this characteristic, the voltage Voff of the first gate line Vg1 is intentionally set to an off voltage Voff2 higher than the off voltage Voff1 during the irradiation period of the radiation hν. Thus, the thin film transistor T11 is controlled to be turned on by the charge accumulated in the conversion element S11 during radiation irradiation, and the signal processing unit 133 detects the output signal IntOut of the turned-on pixel, and how much charge is in the conversion element S11. Calculate whether it is accumulated. The amount of charge can be calculated based on the off voltage Voff applied to the first gate line Vg1, the threshold voltage Vth of the thin film transistor T11, and the time from the start of irradiation with the radiation hν until the output signal IntOut is detected. Note that the relationship Vs <Voff <Vref + Vth is established. That is, the relationship Vs <Voff1 <Voff2 <Vref + Vth is established. The off voltage Voff2 is lower than the sum of the reset voltage Vref and the threshold voltage Vth of the thin film transistor T11.

図５は、図１の放射線撮像システムの制御方法を示すタイミングチャートである。出力信号ＩｎｔＯｕｔ２は、列アンプ２０２の出力信号である。放射線が照射される前では、画素リセット期間で、ゲートドライバ１３８は、ゲート線Ｖｇ１〜Ｖｇ３にゲートパルスを順次出力する。まず、ゲート線Ｖｇ１がハイレベルになると第１行の薄膜トランジスタＴ１１，Ｔ１２，Ｔ１３がオンし、変換素子Ｓ１１，Ｓ１２，Ｓ１３が基準電圧Ｖｒｅｆにリセットされる。次に、ゲート線Ｖｇ２がハイレベルになると第２行の薄膜トランジスタＴ２１，Ｔ２２，Ｔ２３がオンし、変換素子Ｓ２１，Ｓ２２，Ｓ２３が基準電圧Ｖｒｅｆにリセットされる。次に、ゲート線Ｖｇ３がハイレベルになると第３行の薄膜トランジスタＴ３１，Ｔ３２，Ｔ３３がオンし、変換素子Ｓ３１，Ｓ３２，Ｓ３３が基準電圧Ｖｒｅｆにリセットされる。上記の画素リセット期間の動作が繰り返される。これにより、変換素子Ｓ１１〜Ｓ３３の内部で生じる暗電流による電荷を放出し、変換素子Ｓ１１〜Ｓ３３をリセットすることができる。この動作によって、画像診断に不要な電荷が捨てられ、画質が向上する。このとき、制御信号ＣｏｆｆＣがローレベルであるので、スイッチ２２１により、ゲート線Ｖｇ１〜Ｖｇ３のオフ電圧は、オフ電圧Ｖｏｆｆ１に設定される。オフ電圧Ｖｏｆｆ１は、画素リセット期間、読み出し動作期間、及び蓄積動作期間の一部に使用される。上述のように、ゲート線Ｖｇ１〜Ｖｇ３のオフ電圧によって変換素子Ｓ１１〜Ｓ３３に蓄積できる電荷が決まるため、必要とされる最大電荷量を変換素子Ｓ１１〜Ｓ３３が蓄積できるようにオフ電圧Ｖｏｆｆ１は設定される。 FIG. 5 is a timing chart showing a control method of the radiation imaging system of FIG. The output signal IntOut2 is an output signal of the column amplifier 202. Before the irradiation with radiation, the gate driver 138 sequentially outputs gate pulses to the gate lines Vg1 to Vg3 during the pixel reset period. First, when the gate line Vg1 becomes high level, the thin film transistors T11, T12, T13 in the first row are turned on, and the conversion elements S11, S12, S13 are reset to the reference voltage Vref. Next, when the gate line Vg2 becomes high level, the thin film transistors T21, T22, T23 in the second row are turned on, and the conversion elements S21, S22, S23 are reset to the reference voltage Vref. Next, when the gate line Vg3 becomes high level, the thin film transistors T31, T32, T33 in the third row are turned on, and the conversion elements S31, S32, S33 are reset to the reference voltage Vref. The operation in the pixel reset period is repeated. Thereby, the electric charge by the dark current which arises inside conversion element S11-S33 is discharge | released, and conversion element S11-S33 can be reset. By this operation, charges unnecessary for image diagnosis are discarded, and the image quality is improved. At this time, since the control signal CoffC is at a low level, the off voltage of the gate lines Vg1 to Vg3 is set to the off voltage Voff1 by the switch 221. The off voltage Voff1 is used for a part of the pixel reset period, the read operation period, and the accumulation operation period. As described above, since the charges that can be accumulated in the conversion elements S11 to S33 are determined by the off voltages of the gate lines Vg1 to Vg3, the off voltage Voff1 is set so that the conversion elements S11 to S33 can accumulate the required maximum charge amount. Is done.

曝射スイッチ１１３が押されると、制御回路１３７は、制御システム１０３の制御により、ゲートドライバ１３８によるゲート線Ｖｇ１〜Ｖｇ３の走査を停止し、蓄積動作に移行する。蓄積動作期間では、制御回路１３７は、制御信号ＶｏｆｆＣをハイレベルにする。すると、スイッチ２２１により、ゲート線Ｖｇ２のオフ電圧がオフ電圧Ｖｏｆｆ２に切り替わる。これと同時に、制御信号ＲＳＴがハイレベルになり、リセットスイッチＳＷ＿ＲＳＴがオンし、積分アンプ３０１がリセットされる。これは、オフ電圧の切り替えに伴うゲート線Ｖｇ２から信号線Ｓｉｇ２への電荷注入分の電荷をリセットするためである。また、リセットと同時に、制御信号ＣＤＳ１がハイレベルになり、スイッチＳＷ＿ＣＤＳ１がハイレベルになり、ノイズ信号がサンプリングされて容量Ｃｓｈ１に書き込まれる。書き込みが完了した後、制御システム１０３は、放射線制御部１１２に放射線の照射開始を指示する。これにより、管球１１１は、放射線の照射を開始する。ここで、第２行第２列の画素の輝度を適正値にする場合を例に説明する。放射線が照射されている間、画像の出力を最適化したい画素の行のゲート線Ｖｇ２のみオフ電圧Ｖｏｆｆ２が供給され、それ以外の行のゲート線Ｖｇ１及びＶｇ２にはオフ電圧Ｖｏｆｆ１が供給される。図４（Ｂ）と同様に、放射線の照射に伴い、変換素子Ｓ１１〜Ｓ３３には電荷が蓄積され、薄膜トランジスタＴ１１〜Ｔ３３のソース電圧ＶＳは徐々に低下する。このとき、ソース電圧ＶＳがＶＳ＜Ｖｏｆｆ２−Ｖｔｈとなったとき、第２行の薄膜トランジスタＴ２１，Ｔ２２，Ｔ２３がオンし、変換素子Ｓ２１，Ｓ２２，Ｓ２３から積分アンプ３０１へ電荷が転送される。放射線照射中に変換素子Ｓ２１，Ｓ２２，Ｓ２３から電荷を出力しつつ画像信号として十分な電荷の蓄積を変換素子Ｓ２１，Ｓ２２，Ｓ２３が行うことができる。制御信号ＣＤＳ２のパルスが定期的に出力され、画素信号がサンプリングされて順次容量Ｃｓｈ２に書き込まれる。アナログデジタル変換器２１２は、第２行の変換素子Ｓ２１，Ｓ２２，Ｓ２３の画素信号を出力する。上記の画素信号のサンプリングは、１０〜２０μｓ間隔で行われる。また、ゲート線Ｖｇ１〜Ｖｇ３が走査されるわけでは無いので、電荷量の推定対象は、オフ電圧Ｖｏｆｆ２が供給されたゲート線Ｖｇ２の第２行第２列の画素となる。故に、短期間の放射線照射であっても電荷量の演算が可能となる。 When the exposure switch 113 is pressed, the control circuit 137 stops scanning of the gate lines Vg1 to Vg3 by the gate driver 138 under the control of the control system 103, and shifts to the accumulation operation. In the accumulation operation period, the control circuit 137 sets the control signal VoffC to a high level. Then, the switch 221 switches the off voltage of the gate line Vg2 to the off voltage Voff2. At the same time, the control signal RST goes high, the reset switch SW_RST is turned on, and the integrating amplifier 301 is reset. This is because the charge corresponding to the charge injection from the gate line Vg2 to the signal line Sig2 accompanying the switching of the off voltage is reset. Simultaneously with the reset, the control signal CDS1 becomes high level, the switch SW_CDS1 becomes high level, and the noise signal is sampled and written to the capacitor Csh1. After the writing is completed, the control system 103 instructs the radiation control unit 112 to start radiation irradiation. Thereby, the tube 111 starts radiation irradiation. Here, an example in which the luminance of the pixels in the second row and second column is set to an appropriate value will be described. While the radiation is being applied, the off voltage Voff2 is supplied only to the gate line Vg2 in the row of the pixel whose image output is to be optimized, and the off voltage Voff1 is supplied to the gate lines Vg1 and Vg2 in the other rows. Similar to FIG. 4B, charges are accumulated in the conversion elements S11 to S33 along with the irradiation of radiation, and the source voltage VS of the thin film transistors T11 to T33 gradually decreases. At this time, when the source voltage VS becomes VS <Voff2-Vth, the thin film transistors T21, T22, T23 in the second row are turned on, and charges are transferred from the conversion elements S21, S22, S23 to the integrating amplifier 301. The conversion elements S21, S22, and S23 can accumulate sufficient charges as an image signal while outputting charges from the conversion elements S21, S22, and S23 during radiation irradiation. A pulse of the control signal CDS2 is periodically output, and the pixel signal is sampled and sequentially written into the capacitor Csh2. The analog / digital converter 212 outputs the pixel signals of the conversion elements S21, S22, and S23 in the second row. The sampling of the pixel signal is performed at intervals of 10 to 20 μs. Further, since the gate lines Vg1 to Vg3 are not scanned, the charge amount estimation target is the pixel in the second row and second column of the gate line Vg2 to which the off voltage Voff2 is supplied. Therefore, the amount of charge can be calculated even with short-term irradiation.

出力信号ＩｎｔＯｕｔ２は、第２の列アンプ２０２の出力信号である。ゲート線Ｖｇ２にはオフ電圧Ｖｏｆｆ２が供給されているので、出力信号ＩｎｔＯｕｔ２は、第２行第２列の画素の信号になる。アナログデジタル変換器２１２は、デジタルデータＡＤＣ−ＯＵＴを信号処理部１３３に出力する。信号処理部１３３は、第２行第２列の画素信号ＩｎｔＯｕｔ２に対応するデジタルデータＡＤＣ−ＯＵＴと閾値とを比較し、そのデジタルデータＡＤＣ−ＯＵＴが閾値より大きくなったときに、制御回路１３７に制御信号を出力する。すると、制御回路１３７は、制御電圧ＶｏｆｆＣをローレベルにし、ゲート線Ｖｇ２のオフ電圧をオフ電圧Ｖｏｆｆ１へ戻すとともに、制御信号ＲＳＴをハイレベルにし、リセットスイッチＳＷ＿ＲＳＴをオンし、積分アンプ３０１をリセットする。その後、制御回路１３７は、制御システム１０３を介して、放射線発生装置１０２の放射線照射を停止させる。 The output signal IntOut2 is an output signal of the second column amplifier 202. Since the off voltage Voff2 is supplied to the gate line Vg2, the output signal IntOut2 becomes a pixel signal of the second row and second column. The analog / digital converter 212 outputs the digital data ADC-OUT to the signal processing unit 133. The signal processing unit 133 compares the digital data ADC-OUT corresponding to the pixel signal IntOut2 in the second row and second column with the threshold value, and when the digital data ADC-OUT becomes larger than the threshold value, the signal processing unit 133 Output a control signal. Then, the control circuit 137 sets the control voltage VoffC to the low level, returns the off voltage of the gate line Vg2 to the off voltage Voff1, sets the control signal RST to the high level, turns on the reset switch SW_RST, and resets the integration amplifier 301. . Thereafter, the control circuit 137 stops the radiation irradiation of the radiation generator 102 via the control system 103.

この動作と同時に、信号処理部１３３は、放射線量の推定を行う。放射線量の推定は、画像の出力を最適化したい部分、すなわちオフ電圧Ｖｏｆｆ２が供給されているゲート線Ｖｇ２の第２行第２列の画素に限られる。オフ電圧Ｖｏｆｆ２は、ゲート線Ｖｇ２の第２行第２列の画素が適正な画素値のときに薄膜トランジスタＴ２２がオンするように設定される。 Simultaneously with this operation, the signal processing unit 133 estimates the radiation dose. The estimation of the radiation dose is limited to the portion where the output of the image is to be optimized, that is, the pixel in the second row and second column of the gate line Vg2 to which the off voltage Voff2 is supplied. The off voltage Voff2 is set so that the thin film transistor T22 is turned on when the pixels in the second row and second column of the gate line Vg2 have appropriate pixel values.

ここで、変換素子が蓄積した電荷量をＱｓ（ｑ）、適正画素値をＤｏｕｔ＿Ｓ（ＬＳＢ）、画像読み出しに使う帰還容量をＣｆ（Ｆ）、変換素子の容量をＣｓ（Ｆ）とする。また、アナログデジタル変換器２１２の分解能をＶｒ（＝Ｖ／ＬＳＢ）、積分アンプ３０１の基準電位をＶｒｅｆ（Ｖ）とする。この場合、次式（１）及び（２）の関係が成り立つ。
Ｑｓ／Ｃｓ＝｜Ｖｏｆｆ２−Ｖｔｈ｜−Ｖｒｅｆ・・・（１）
Ｑｓ＝Ｄｏｕｔ＿Ｓ×Ｖｒ×Ｃｆ・・・（２） Here, it is assumed that the charge amount accumulated in the conversion element is Qs (q), the appropriate pixel value is Dout_S (LSB), the feedback capacitance used for image reading is Cf (F), and the capacitance of the conversion element is Cs (F). Further, the resolution of the analog-digital converter 212 is Vr (= V / LSB), and the reference potential of the integrating amplifier 301 is Vref (V). In this case, the relationship of following Formula (1) and (2) is materialized.
Qs / Cs = | Voff2-Vth | -Vref (1)
Qs = Dout_S × Vr × Cf (2)

式（１）及び（２）より、次式（３）が成り立つ。
｜Ｖｏｆｆ２−Ｖｔｈ｜＝Ｄｏｕｔ＿Ｓ×Ｖｒ×Ｃｆ／Ｃｓ＋Ｖｒｅｆ・・・（３） From the equations (1) and (2), the following equation (3) is established.
| Voff2-Vth | = Dout_S × Vr × Cf / Cs + Vref (3)

以上より、Ｄｏｕｔ＿Ｓ、Ｖｒ、Ｃｆ、Ｃｓ、ＶｒｅｆとＶｔｈを基にオフ電圧Ｖｏｆｆ２を決定できる。式（３）を用いて、オフ電圧Ｖｏｆｆ２を設定した場合、オフ電圧Ｖｏｆｆ２を供給している画素に貯まった電荷量は適正値となっている。また、信号処理部１３３は、デジタルデータＡＤＣ−ＯＵＴが適正画素値Ｄｏｕｔ＿Ｓに達すると、変換素子の蓄積電荷量がＱｓに達したと判断できる。信号処理部１３３は、デジタルデータＡＤＣ−ＯＵＴを基に変換素子の蓄積電荷量Ｑｓを演算することができる。 As described above, the off voltage Voff2 can be determined based on Dout_S, Vr, Cf, Cs, Vref, and Vth. When the off voltage Voff2 is set using the equation (3), the amount of charge stored in the pixel supplying the off voltage Voff2 is an appropriate value. Further, when the digital data ADC-OUT reaches the appropriate pixel value Dout_S, the signal processing unit 133 can determine that the accumulated charge amount of the conversion element has reached Qs. The signal processing unit 133 can calculate the accumulated charge amount Qs of the conversion element based on the digital data ADC-OUT.

次に、読み出し動作期間に移行する。まず、制御信号ＲＳＴのハイレベルにより積分アンプ３０１がリセットされ、制御信号ＣＤＳ１をハイレベルにすることにより、ノイズ信号が容量Ｃｓｈ１に書き込まれる。次に、ゲート線Ｖｇ１がオン電圧Ｖｏｎになり、第１行の薄膜トランジスタＴ１１，Ｔ１２，Ｔ１３がオンし、変換素子Ｓ１１，Ｓ１２，Ｓ１３の電荷がそれぞれ信号線Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に出力される。次に、制御信号ＣＤＳ２をハイレベルにすることにより、画素信号が容量Ｃｓｈ２に書き込まれる。サンプルホールドアンプＳＨ−ＡＭＰは、画素信号とノイズ信号との差分を出力する。 Next, the reading operation period starts. First, the integration amplifier 301 is reset by the high level of the control signal RST, and the noise signal is written to the capacitor Csh1 by setting the control signal CDS1 to the high level. Next, the gate line Vg1 becomes the on voltage Von, the thin film transistors T11, T12, and T13 in the first row are turned on, and the charges of the conversion elements S11, S12, and S13 are output to the signal lines Sig1, Sig2, and Sig3, respectively. Next, the pixel signal is written into the capacitor Csh2 by setting the control signal CDS2 to a high level. The sample hold amplifier SH-AMP outputs a difference between the pixel signal and the noise signal.

次に、制御信号ＲＳＴのハイレベルにより積分アンプ３０１がリセットされ、制御信号ＣＤＳ１をハイレベルにすることにより、ノイズ信号が容量Ｃｓｈ１に書き込まれる。次に、ゲート線Ｖｇ２がオン電圧Ｖｏｎになり、第２行の薄膜トランジスタＴ２１，Ｔ２２，Ｔ２３がオンし、変換素子Ｓ２１，Ｓ２２，Ｓ２３の電荷がそれぞれ信号線Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に出力される。次に、制御信号ＣＤＳ２をハイレベルにすることにより、画素信号が容量Ｃｓｈ２に書き込まれる。サンプルホールドアンプＳＨ−ＡＭＰは、画素信号とノイズ信号との差分を出力する。 Next, the integration amplifier 301 is reset by the high level of the control signal RST, and the noise signal is written to the capacitor Csh1 by setting the control signal CDS1 to the high level. Next, the gate line Vg2 becomes the on voltage Von, the thin film transistors T21, T22, and T23 in the second row are turned on, and the charges of the conversion elements S21, S22, and S23 are output to the signal lines Sig1, Sig2, and Sig3, respectively. Next, the pixel signal is written into the capacitor Csh2 by setting the control signal CDS2 to a high level. The sample hold amplifier SH-AMP outputs a difference between the pixel signal and the noise signal.

次に、制御信号ＲＳＴのハイレベルにより積分アンプ３０１がリセットされ、制御信号ＣＤＳ１をハイレベルにすることにより、ノイズ信号が容量Ｃｓｈ１に書き込まれる。次に、ゲート線Ｖｇ３がオン電圧Ｖｏｎになり、第３行の薄膜トランジスタＴ３１，Ｔ３２，Ｔ３３がオンし、変換素子Ｓ３１，Ｓ３２，Ｓ３３の電荷がそれぞれ信号線Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に出力される。次に、制御信号ＣＤＳ２をハイレベルにすることにより、画素信号が容量Ｃｓｈ２に書き込まれる。サンプルホールドアンプＳＨ−ＡＭＰは、画素信号とノイズ信号との差分を出力する。 Next, the integration amplifier 301 is reset by the high level of the control signal RST, and the noise signal is written to the capacitor Csh1 by setting the control signal CDS1 to the high level. Next, the gate line Vg3 becomes the on voltage Von, the thin film transistors T31, T32, and T33 in the third row are turned on, and the charges of the conversion elements S31, S32, and S33 are output to the signal lines Sig1, Sig2, and Sig3, respectively. Next, the pixel signal is written into the capacitor Csh2 by setting the control signal CDS2 to a high level. The sample hold amplifier SH-AMP outputs a difference between the pixel signal and the noise signal.

読み出された画像の内、オフ電圧Ｖｏｆｆ２が供給されたゲート線Ｖｇ２の行の画素は、薄膜トランジスタＴ２１，Ｔ２２，Ｔ２３がオンするため、僅かだが信号が失われる。この部分は、読み出された信号を基に補正を行っても良い。このとき、オフ電圧Ｖｏｆｆ２を供給したゲート線が複数ある場合、読み出された信号は列毎に画素が転送した信号の総和となるので列毎に補正を行う必要がある。また、補正方法は周囲の画素情報を基に補正しても良い。このとき、オフ電圧Ｖｏｆｆ２を供給する複数の行を隣接しないように偶数行又は奇数行毎や複数本の間隔を空けて供給することが望ましい。 Among the read images, the pixels in the row of the gate line Vg2 to which the off voltage Voff2 is supplied are slightly lost because the thin film transistors T21, T22, and T23 are turned on. This portion may be corrected based on the read signal. At this time, when there are a plurality of gate lines to which the off-voltage Voff2 is supplied, the read signal is the sum of the signals transferred by the pixels for each column, and thus it is necessary to perform correction for each column. The correction method may be corrected based on surrounding pixel information. At this time, it is desirable to supply a plurality of rows to be supplied with the off-voltage Voff2 at every even-numbered or odd-numbered rows or at a plurality of intervals so as not to be adjacent to each other.

ここで、２次元センサ１３５の画素数は３×３に限定されるものではなく、２０００×２０００画素であっても実施可能である。さらに、上記説明では、Ｎチャネル薄膜トランジスタを前提に説明したが、ｐチャネル薄膜トランジスタであっても同じ原理が用いることができる。また、センサバイアス電圧Ｖｓ及びオフ電圧Ｖｏｆｆ１は、システムが必要とする最大電荷量やリニアリティを満たすように設定される。また、画質上の観点から、Ｖｓ＞Ｖｏｆｆ１とするのが望ましい。 Here, the number of pixels of the two-dimensional sensor 135 is not limited to 3 × 3, and can be implemented even with 2000 × 2000 pixels. Furthermore, in the above description, the description is made on the assumption that the N-channel thin film transistor is used, but the same principle can be used for the p-channel thin film transistor. Further, the sensor bias voltage Vs and the off voltage Voff1 are set so as to satisfy the maximum charge amount and linearity required by the system. From the viewpoint of image quality, it is desirable that Vs> Voff1.

以上のように、放射線照射中の第１の期間には、ゲートドライバ１３８は、薄膜トランジスタＴ２１，Ｔ２２，Ｔ２３のゲートにオフ電圧Ｖｏｆｆ２を供給する。第１の期間を除く第２の期間（放射線照射前及び放射線照射後）には、ゲートドライバ１３８は、薄膜トランジスタＴ１１〜Ｔ３３のゲートにオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ１のパルスを供給することにより変換素子Ｓ１１〜Ｓ３３をリセットする。オフ電圧Ｖｏｆｆ２は、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ１の間の電圧である。 As described above, in the first period during radiation irradiation, the gate driver 138 supplies the off voltage Voff2 to the gates of the thin film transistors T21, T22, and T23. In the second period (before and after radiation irradiation) excluding the first period, the gate driver 138 supplies the pulses of the on voltage Von and the off voltage Voff1 to the gates of the thin film transistors T11 to T33, thereby converting the conversion element. S11 to S33 are reset. The off voltage Voff2 is a voltage between the on voltage Von and the off voltage Voff1.

被写体の位置によっては、予想していない過大放射線量が入射される場合や、被写体が厚く予想以上に放射線撮像装置１０１に放射線が到達しないことがある。この場合、過大放射線量や過小放射線量の影響で、もっとも診断したい領域（関心領域）の画像品位が低下する可能性がある。本実施形態によれば、蓄積動作期間において、第２行第２列の画素信号ＩｎｔＯｕｔ２に対応するデジタルデータＡＤＣ−ＯＵＴが閾値より大きくなったときに、放射線照射を停止させるので、第２行第２列の画素の関心領域の画像品位を向上させることができる。 Depending on the position of the subject, an unexpected excessive radiation dose may be incident, or the subject may be thick and radiation may not reach the radiation imaging apparatus 101 more than expected. In this case, the image quality of the region (region of interest) most desired to be diagnosed may be deteriorated due to the influence of the excessive radiation dose or the excessive radiation dose. According to the present embodiment, in the accumulation operation period, when the digital data ADC-OUT corresponding to the pixel signal IntOut2 in the second row and second column becomes larger than the threshold value, the radiation irradiation is stopped. The image quality of the region of interest of the two columns of pixels can be improved.

図６は、図１の放射線撮像システムの他の制御方法を示すタイミングチャートである。図６では、図５と異なり、画素信号が適正値になったら放射線を止めるという方法をとらない。予め、すぐに薄膜トランジスタＴ２１，Ｔ２２，Ｔ３２がオンするように、オフ電圧Ｖｏｆｆ２を決定しておく。読み出し回路１３６は、薄膜トランジスタＴ２１，Ｔ２２，Ｔ２３がオンした画素から転送される信号を検知するまでの時間を計測し、その時間を基に照射するべき放射線の時間を推定し、放射線の照射を停止させる。この場合、単位時間に画素に発生する電荷量Ｑｓは、積分アンプ３０１の出力信号が閾値を超えるまでの時間をＴ１とすると、次式（４）で表される。
Ｑｓ＝（｜Ｖｏｆｆ２−Ｖｔｈ｜−Ｖｒｅｆ）×Ｃｓ／Ｔ１・・・（４） FIG. 6 is a timing chart showing another control method of the radiation imaging system of FIG. Unlike FIG. 5, FIG. 6 does not take a method of stopping radiation when the pixel signal reaches an appropriate value. The off voltage Voff2 is determined in advance so that the thin film transistors T21, T22, T32 are turned on immediately. The readout circuit 136 measures the time until detection of a signal transferred from a pixel in which the thin film transistors T21, T22, and T23 are turned on, estimates the time of radiation to be irradiated based on the time, and stops radiation irradiation. Let In this case, the amount of charge Qs generated in the pixel per unit time is expressed by the following equation (4), where T1 is the time until the output signal of the integrating amplifier 301 exceeds the threshold.
Qs = (| Voff2-Vth | -Vref) × Cs / T1 (4)

最適な画素値での画素に蓄積した電荷量は、式（２）より求まるので、式（３）及び（４）より放線線の照射時間Ｔは、次式（５）で決定される。
Ｔ＝（Ｄｏｕｔ＿Ｓ×Ｖｒ×Ｃｆ）／（（｜Ｖｏｆｆ２−Ｖｔｈ｜−Ｖｒｅｆ）×Ｃｓ／Ｔ１）・・・（５） Since the amount of charge accumulated in the pixel at the optimum pixel value is obtained from the equation (2), the irradiation time T of the ray is determined by the following equation (5) from the equations (3) and (4).
T = (Dout_S × Vr × Cf) / ((| Voff2-Vth | −Vref) × Cs / T1) (5)

式（５）の放射線照射時間Ｔから、時間Ｔ１の経過後の残り照射時間を決定し、残り照射時間後に放射線の照射を停止させる。 The remaining irradiation time after the elapse of time T1 is determined from the irradiation time T of the formula (5), and the irradiation of radiation is stopped after the remaining irradiation time.

一方、システム上、放射線の停止が出来ない場合は、予め設定された放射線の照射時間を照射した後、読み出し動作の時に適正なゲインとなるように、帰還容量Ｃｆの値を切り換える必要がある。 On the other hand, when the radiation cannot be stopped in the system, it is necessary to switch the value of the feedback capacitor Cf so as to obtain an appropriate gain at the time of the read operation after irradiating a preset radiation irradiation time.

放射線照射開始から、積分アンプ３０１の出力信号が閾値を超えるまでの時間をＴ１、放射線の照射時間をＴとすると、単位時間当たりの電荷蓄積量ｉＸ［Ｖ／ｓｅｃ］は、次式（６）で表せる。信号処理部１３３は、電荷蓄積量ｉＸ［Ｖ／ｓｅｃ］を演算する。
ｉＸ＝｜｜Ｖｏｆｆ１−Ｖｔｈ｜−Ｖｒｅｆ｜／Ｔ１・・・（６） When the time from the start of radiation irradiation until the output signal of the integrating amplifier 301 exceeds the threshold is T1, and the radiation irradiation time is T, the charge accumulation amount iX [V / sec] per unit time is expressed by the following equation (6). It can be expressed as The signal processing unit 133 calculates the charge accumulation amount iX [V / sec].
iX = || Voff1-Vth | -Vref | / T1 (6)

放射線照射終了時に画素に蓄積される電荷による電圧Ｖ＿Ｓは、次式（７）で表せる。
Ｖ＿Ｓ＝ｉＸ×Ｔ・・・（７） The voltage V_S due to the charge accumulated in the pixel at the end of radiation irradiation can be expressed by the following equation (7).
V_S = iX × T (7)

この時、最適な帰還容量Ｃｆは、次式（８）になる。
Ｃｆ＝Ｖ＿Ｓ×Ｃｓ／Ｄｏｕｔ−ｓ／Ｖｒ・・・（８） At this time, the optimum feedback capacitance Cf is expressed by the following equation (8).
Cf = V_S * Cs / Dout-s / Vr (8)

信号処理部１３３は、式（８）の帰還容量Ｃｆを演算する。制御回路１３７は、その帰還容量Ｃｆを制御することにより、積分アンプ３０１のゲインを制御する。実際に設定される帰還容量Ｃｆの値は、式（８）で導き出される値に最も近い値が用いられる。以上の演算は、信号処理部１３３で行っても良いし、制御回路１３７で行っても良い。演算に用いるパラメータは、予め、制御回路１３７に保持しておく必要がある。例えば、Ｃｓ及びＶｔｈは、検査工程にて測定を行い、制御システム１０３に保持しておく。また、閾値電圧Ｖｔｈは、経時変化するため、定期的に放射線撮像装置１０１で取得してもよい。Ｖｔｈの取得は、オフ電圧Ｖｏｆｆの電源を可変電圧源で構成し、この電源の電圧をゲート線Ｖｇ１〜Ｖｇ３に供給したまま、放射線を照射して読み出すことで可能となる。このとき、放射線の信号が読み出せる最も小さいオフ電圧Ｖｏｆｆと信号線Ｓｉｇ１〜Ｓｉｇ３の電位の差がＶｔｈとなる。また、適正画素値Ｄｏｕｔ＿Ｓは、使用者が撮影毎に設定した好みの画像の濃度を基に算出してもよく、また放射線撮像装置１０１の性能上、最も画質が良い数値を用いても良い。 The signal processing unit 133 calculates the feedback capacitance Cf of Expression (8). The control circuit 137 controls the gain of the integrating amplifier 301 by controlling the feedback capacitor Cf. As the value of the feedback capacitance Cf that is actually set, a value closest to the value derived from the equation (8) is used. The above calculation may be performed by the signal processing unit 133 or the control circuit 137. The parameters used for the calculation need to be held in the control circuit 137 in advance. For example, Cs and Vth are measured in the inspection process and held in the control system 103. Further, since the threshold voltage Vth changes with time, it may be periodically acquired by the radiation imaging apparatus 101. Vth can be obtained by configuring the power source of the off-voltage Voff as a variable voltage source, and reading it by irradiating radiation while supplying the power source voltage to the gate lines Vg1 to Vg3. At this time, the difference between the lowest off voltage Voff from which the radiation signal can be read and the potentials of the signal lines Sig1 to Sig3 becomes Vth. Further, the appropriate pixel value Dout_S may be calculated based on the density of a favorite image set by the user for each photographing, or a numerical value with the best image quality may be used in terms of the performance of the radiation imaging apparatus 101.

（第２の実施形態）
図７は、本発明の第２の実施形態による放射線撮像システムの制御方法を示すタイミングチャートである。本実施形態では、蓄積動作期間において、放射線照射時の列アンプ２０１〜２０３は、制御信号ＣＤＳ１によるノイズ信号サンプリングと制御信号ＣＤＳ２による画素信号サンプリングを交互に行うようになっている。本実施形態では、積分アンプ３０１の出力信号に現れるドリフトを補正することができ、より高精度に薄膜トランジスタによる電荷転送を検知できる。 (Second Embodiment)
FIG. 7 is a timing chart showing a control method of the radiation imaging system according to the second embodiment of the present invention. In the present embodiment, during the accumulation operation period, the column amplifiers 201 to 203 at the time of radiation irradiation alternately perform noise signal sampling by the control signal CDS1 and pixel signal sampling by the control signal CDS2. In this embodiment, the drift appearing in the output signal of the integrating amplifier 301 can be corrected, and charge transfer by the thin film transistor can be detected with higher accuracy.

また、図８に示すように、制御信号ＣＤＳ１によるノイズ信号サンプリング時に、制御信号ＲＳＴにより積分アンプ３０１をリセットしても、同様の効果を得ることができる。図８のような方法をとると、ドリフトによる積分アンプ３０１の出力飽和を回避できる効果が得られる。 Further, as shown in FIG. 8, the same effect can be obtained even when the integrating amplifier 301 is reset by the control signal RST when the noise signal is sampled by the control signal CDS1. When the method as shown in FIG. 8 is adopted, an effect of avoiding output saturation of the integrating amplifier 301 due to drift can be obtained.

以上のサンプリング方法をとった場合、読み出される信号は、図６に示した駆動とは異なり、時間微分の形となる。よって、デジタル処理的に読み出されたデータを加算し、積分するのが望ましい。また、上記方法では、図６に比べ、サンプリング間隔が減少するが、信号のサンプリング間隔が数十μｓｅｃであるため、５ｍｓ程度の短期間の放射線であっても、数百サンプリングできる。そのため、サンプリング回数の低下によって、本実施形態の効果が低下するものではない。 When the above sampling method is adopted, the read signal is in the form of time differentiation, unlike the driving shown in FIG. Therefore, it is desirable to add and integrate the data read out digitally. Further, in the above method, the sampling interval is reduced as compared with FIG. 6, but since the sampling interval of the signal is several tens of microseconds, even a short-term radiation of about 5 ms can be sampled several hundreds. Therefore, the effect of the present embodiment does not decrease due to the decrease in the number of samplings.

（第３の実施形態）
図９は、本発明の第３の実施形態による放射線撮像装置１０１の一部の構成例を示す図であり、画素値を適正化したい画素が複数ある場合を示す。放射線撮像装置１０１は、例えば３行３列の画素Ｐ１１〜Ｐ３３を有する。画素Ｐ１１は図２の変換素子Ｓ１１及び薄膜トランジスタＴ１１を有し、画素Ｐ１２は図２の変換素子Ｓ１２及び薄膜トランジスタＴ１２を有する。列アンプ２０１は信号ＩｎｔＯｕｔ１を出力し、列アンプ２０２は信号ＩｎｔＯｕｔ２を出力し、列アンプ２０３は信号ＩｎｔＯｕｔ３を出力する。例えば、同じ行の２個の画素Ｐ２１及びＰ２３の画素値を適正化する場合を説明する。画素Ｐ２１及びＰ２３は、第２のゲート線Ｖｇ２に接続されているので、図５〜図８と同様に、蓄積動作期間では、ゲート線Ｖｇ２にオフ電圧Ｖｏｆｆ２を供給し、ゲート線Ｖｇ１及びＶｇ３にオフ電圧Ｖｏｆｆ１を供給すればよい。この時、列アンプ２０１の出力信号ＩｎｔＯｕｔ１は第２行第１列の画素Ｐ２１の信号になり、列アンプ２０３の出力信号ＩｎｔＯｕｔ３は第２行第３列の画素Ｐ２３の信号になる。信号処理部１３３は、画素Ｐ２１の信号ＩｎｔＯｕｔ１に対応する信号及び画素Ｐ２３の信号ＩｎｔＯｕｔ３に対応する信号を閾値と比較する。信号処理部１３３は、画素Ｐ２１の信号ＩｎｔＯｕｔ１に対応する信号及び画素Ｐ２３の信号ＩｎｔＯｕｔ３に対応する信号のいずれか一方が閾値より大きくなった場合に、ゲート線Ｖｇ２をオフ電圧Ｖｏｆｆ１に切り替え、放射線照射を終了させる。また、信号処理部１３３は、画素Ｐ２１の信号ＩｎｔＯｕｔ１に対応する信号及び画素Ｐ２３の信号ＩｎｔＯｕｔ３に対応する信号の両方が閾値より大きくなった場合に、ゲート線Ｖｇ２をオフ電圧Ｖｏｆｆ１に切り替え、放射線照射を終了させてもよい。 (Third embodiment)
FIG. 9 is a diagram illustrating a configuration example of a part of the radiation imaging apparatus 101 according to the third embodiment of the present invention, and illustrates a case where there are a plurality of pixels whose pixel values are to be optimized. The radiation imaging apparatus 101 includes, for example, pixels P11 to P33 in 3 rows and 3 columns. The pixel P11 has the conversion element S11 and the thin film transistor T11 in FIG. 2, and the pixel P12 has the conversion element S12 and the thin film transistor T12 in FIG. The column amplifier 201 outputs a signal IntOut1, the column amplifier 202 outputs a signal IntOut2, and the column amplifier 203 outputs a signal IntOut3. For example, a case where the pixel values of two pixels P21 and P23 in the same row are optimized will be described. Since the pixels P21 and P23 are connected to the second gate line Vg2, as in FIGS. 5 to 8, the off-voltage Voff2 is supplied to the gate line Vg2 and the gate lines Vg1 and Vg3 are supplied during the accumulation operation period. The off voltage Voff1 may be supplied. At this time, the output signal IntOut1 of the column amplifier 201 becomes the signal of the pixel P21 in the second row and first column, and the output signal IntOut3 of the column amplifier 203 becomes the signal of the pixel P23 in the second row and third column. The signal processing unit 133 compares the signal corresponding to the signal IntOut1 of the pixel P21 and the signal corresponding to the signal IntOut3 of the pixel P23 with a threshold value. When either one of the signal corresponding to the signal IntOut1 of the pixel P21 and the signal corresponding to the signal IntOut3 of the pixel P23 becomes larger than the threshold value, the signal processing unit 133 switches the gate line Vg2 to the off voltage Voff1 and performs radiation irradiation. End. In addition, when both the signal corresponding to the signal IntOut1 of the pixel P21 and the signal corresponding to the signal IntOut3 of the pixel P23 become larger than the threshold, the signal processing unit 133 switches the gate line Vg2 to the off voltage Voff1 and performs radiation irradiation. May be terminated.

図１０（Ａ）は３個の画素Ｐ２１，Ｐ２３，Ｐ３２の画素値を適正化したい場合の放射線撮像装置１０１の一部の構成例を示し、図１０（Ｂ）は放射線撮像装置１０１の駆動方法を示すタイミングチャートである。画素Ｐ２１及びＰ２３は第２のゲート線Ｖｇ２に接続され、画素Ｐ３２は第３のゲート線Ｖｇ３に接続される。蓄積動作期間では、ゲート線Ｖｇ２には、オフ電圧Ｖｏｆｆ１及びオフ電圧Ｖｏｆｆ２が交互に印加され、ゲート線Ｖｇ３にも、オフ電圧Ｖｏｆｆ１及びオフ電圧Ｖｏｆｆ２が交互に印加される。ただし、ゲート線Ｖｇ２にオフ電圧Ｖｏｆｆ２が供給されている期間では、ゲート線Ｖｇ３にオフ電圧Ｖｏｆｆ１が供給される。また、ゲート線Ｖｇ３にオフ電圧Ｖｏｆｆ２が供給されている期間では、ゲート線Ｖｇ２にオフ電圧Ｖｏｆｆ１が供給される。 FIG. 10A shows a configuration example of a part of the radiation imaging apparatus 101 when it is desired to optimize the pixel values of the three pixels P21, P23, and P32. FIG. 10B shows a driving method of the radiation imaging apparatus 101. It is a timing chart which shows. The pixels P21 and P23 are connected to the second gate line Vg2, and the pixel P32 is connected to the third gate line Vg3. In the accumulation operation period, the off voltage Voff1 and the off voltage Voff2 are alternately applied to the gate line Vg2, and the off voltage Voff1 and the off voltage Voff2 are alternately applied to the gate line Vg3. However, the off-voltage Voff1 is supplied to the gate line Vg3 during the period when the off-voltage Voff2 is supplied to the gate line Vg2. Further, the off voltage Voff1 is supplied to the gate line Vg2 during the period in which the off voltage Voff2 is supplied to the gate line Vg3.

ゲート線Ｖｇ２がオフ電圧Ｖｏｆｆ２である期間では、信号ＩｎｔＯｕｔ１は画素Ｐ２１の信号であり、信号ＩｎｔＯｕｔ３は画素Ｐ２３の信号である。また、ゲート線Ｖｇ３がオフ電圧Ｖｏｆｆ２である期間では、信号ＩｎｔＯｕｔ２は画素Ｐ３２の信号である。信号処理部１３３は、画素Ｐ２１、Ｐ２３及びＰ３２のうちのいずれか１個の信号が閾値より大きくなった場合に、ゲート線Ｖｇ２及びＶｇ３をオフ電圧Ｖｏｆｆ１に切り替え、演算された時間後に放射線照射を停止させる。また、信号処理部１３３は、画素Ｐ２１、Ｐ２３及びＰ３２のすべての信号が閾値より大きくなった場合に、ゲート線Ｖｇ２及びＶｇ３をオフ電圧Ｖｏｆｆ１に切り替え、演算された時間後に放射線照射を停止させてもよい。 In a period in which the gate line Vg2 is at the off voltage Voff2, the signal IntOut1 is a signal of the pixel P21, and the signal IntOut3 is a signal of the pixel P23. Further, the signal IntOut2 is a signal of the pixel P32 during the period in which the gate line Vg3 is at the off voltage Voff2. The signal processing unit 133 switches the gate lines Vg2 and Vg3 to the off voltage Voff1 when any one of the pixels P21, P23, and P32 becomes larger than the threshold, and performs radiation irradiation after the calculated time. Stop. Further, the signal processing unit 133 switches the gate lines Vg2 and Vg3 to the off voltage Voff1 when all the signals of the pixels P21, P23, and P32 become larger than the threshold value, and stops radiation irradiation after the calculated time. Also good.

なお、予め輝度差が少ない画素であることが判っている場合は問題ないが、輝度差が極端に大きい画素が含まれる場合は、オフ電圧Ｖｏｆｆ２を低くすることが好ましい。これにより、ゲート線Ｖｇ２及びＶｇ３の電圧切り替えに伴う応答時間を短縮できる。 Note that there is no problem when it is known in advance that the pixel has a small luminance difference, but it is preferable to lower the off voltage Voff2 when a pixel having an extremely large luminance difference is included. Thereby, the response time accompanying the voltage switching of the gate lines Vg2 and Vg3 can be shortened.

図１１は、１ブロック１１０１の画素の画素値を適正化したい場合の放射線撮像装置１０１の一部の構成例を示す図である。９行９列の画素は、それぞれ、ゲート線Ｖｇ１〜Ｖｇ９及び信号線Ｓｉｇ１〜Ｓｉｇ９に接続される。列アンプ２０１〜２０９は、それぞれ、信号線Ｓｉｇ１〜Ｓｉｇ９の電荷を基に信号ＩｎｔＯｕｔ１〜ＩｎｔＯｕｔ９を出力する。実際の身体の構造や放射線撮像装置１０１の光学的特性上、１画素毎に放射線の強度は大きく変わらないため、複数の画素を１ブロック１１０１とし、ブロック毎に画素に蓄積される電荷をモニタする。１ブロック１１０１は、例えば６行６列の画素Ｐ２３〜Ｐ６７を有する。このとき、１ブロック１１０１内のオフ電圧Ｖｏｆｆ２を供給するゲート線は、前述のように隣接しないようにするのが望ましい。例えば、偶数番目のゲート線Ｖｇ２，Ｖｇ４，Ｖｇ６に、オフ電圧Ｖｏｆｆ２が供給される。ゲート線Ｖｇ２がオフ電圧Ｖｏｆｆ２の時には、信号ＩｎｔＯｕｔ３〜ＩｎｔＯｕｔ７は、画素Ｐ２３〜Ｐ２７の信号に対応する。ゲート線Ｖｇ４がオフ電圧Ｖｏｆｆ２の時には、信号ＩｎｔＯｕｔ３〜ＩｎｔＯｕｔ７は、画素Ｐ４３〜Ｐ４７の信号に対応する。ゲート線Ｖｇ６がオフ電圧Ｖｏｆｆ２の時には、信号ＩｎｔＯｕｔ３〜ＩｎｔＯｕｔ１７は、画素Ｐ６３〜Ｐ６７の信号に対応する。読み出す列は、画像値を適正化したい画素のみであれば良く、他の列は読み出しを行わなくてよいので、読み出し速度向上が図れたり、読み出しに必要な電力を下げることができる。これにより、１ブロック１１０１内の画素Ｐ２３〜Ｐ２７，Ｐ４３〜Ｐ４７，Ｐ６３〜Ｐ６７の電荷量をモニタすることができる。 FIG. 11 is a diagram illustrating a configuration example of a part of the radiation imaging apparatus 101 when it is desired to optimize the pixel values of the pixels of one block 1101. The pixels in 9 rows and 9 columns are connected to gate lines Vg1 to Vg9 and signal lines Sig1 to Sig9, respectively. The column amplifiers 201 to 209 output signals IntOut1 to IntOut9 based on the charges of the signal lines Sig1 to Sig9, respectively. Since the intensity of radiation does not change greatly for each pixel due to the actual body structure and optical characteristics of the radiation imaging apparatus 101, a plurality of pixels are set as one block 1101, and charges accumulated in the pixels are monitored for each block. . One block 1101 has, for example, pixels P23 to P67 in 6 rows and 6 columns. At this time, it is desirable that the gate line supplying the off voltage Voff2 in one block 1101 is not adjacent as described above. For example, the off voltage Voff2 is supplied to the even-numbered gate lines Vg2, Vg4, and Vg6. When the gate line Vg2 is the off voltage Voff2, the signals IntOut3 to IntOut7 correspond to the signals of the pixels P23 to P27. When the gate line Vg4 is the off voltage Voff2, the signals IntOut3 to IntOut7 correspond to the signals of the pixels P43 to P47. When the gate line Vg6 is at the off voltage Voff2, the signals IntOut3 to IntOut17 correspond to the signals of the pixels P63 to P67. The column to be read only needs to be a pixel for which the image value is to be optimized, and other columns need not be read, so that the reading speed can be improved and the power required for reading can be reduced. Thereby, the charge amount of the pixels P23 to P27, P43 to P47, and P63 to P67 in one block 1101 can be monitored.

（第４の実施形態）
図１２は、本発明の第４の実施形態による放射線撮像装置１０１の一部の構成例を示す図である。ゲートドライバ１３８ａ〜１３８ｃは、図２のゲートドライバ１３８に対応する。電源回路１３０は、オン電圧Ｖｏｎをすべてのゲートドライバ１３８ａ〜１３８ｃに供給する。スイッチ１２０１ａは、オフ電圧Ｖｏｆｆ１又はオフ電圧Ｖｏｆｆ２をゲートドライバ１３８ａに供給する。スイッチ１２０１ｂは、オフ電圧Ｖｏｆｆ１又はオフ電圧Ｖｏｆｆ２をゲートドライバ１３８ｂに供給する。スイッチ１２０１ｃは、オフ電圧Ｖｏｆｆ１又はオフ電圧Ｖｏｆｆ２をゲートドライバ１３８ｃに供給する。ゲートドライバ１３８ａ〜１３８ｃは、それぞれ、ゲート線Ｖｇ１〜Ｖｇ３に対して、オン電圧Ｖｏｎ、オフ電圧Ｖｏｆｆ１又はオフ電圧Ｖｏｆｆ２を供給する。 (Fourth embodiment)
FIG. 12 is a diagram showing a configuration example of a part of the radiation imaging apparatus 101 according to the fourth embodiment of the present invention. The gate drivers 138a to 138c correspond to the gate driver 138 in FIG. The power supply circuit 130 supplies the ON voltage Von to all the gate drivers 138a to 138c. The switch 1201a supplies the off voltage Voff1 or the off voltage Voff2 to the gate driver 138a. The switch 1201b supplies an off voltage Voff1 or an off voltage Voff2 to the gate driver 138b. The switch 1201c supplies the off voltage Voff1 or the off voltage Voff2 to the gate driver 138c. The gate drivers 138a to 138c supply the on voltage Von, the off voltage Voff1, or the off voltage Voff2 to the gate lines Vg1 to Vg3, respectively.

図１３は、本発明の第４の実施形態による他の放射線撮像装置１０１の一部の構成例を示す図である。電源回路１３０は、オフ電圧Ｖｏｆｆ１をすべてのゲートドライバ１３８ａ〜１３８ｃに供給する。スイッチ１３０１ａは、オン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆ２をゲートドライバ１３８ａに供給する。スイッチ１３０１ｂは、オン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆ２をゲートドライバ１３８ｂに供給する。スイッチ１３０１ｃは、オン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆ２をゲートドライバ１３８ｃに供給する。ゲートドライバ１３８ａ〜１３８ｃは、それぞれ、ゲート線Ｖｇ１〜Ｖｇ３に対して、オン電圧Ｖｏｎ、オフ電圧Ｖｏｆｆ１又はオフ電圧Ｖｏｆｆ２を供給する。 FIG. 13 is a diagram illustrating a configuration example of a part of another radiation imaging apparatus 101 according to the fourth embodiment of the present invention. The power supply circuit 130 supplies the off voltage Voff1 to all the gate drivers 138a to 138c. The switch 1301a supplies an on voltage Von or an off voltage Voff2 to the gate driver 138a. The switch 1301b supplies an on voltage Von or an off voltage Voff2 to the gate driver 138b. The switch 1301c supplies an on voltage Von or an off voltage Voff2 to the gate driver 138c. The gate drivers 138a to 138c supply the on voltage Von, the off voltage Voff1, or the off voltage Voff2 to the gate lines Vg1 to Vg3, respectively.

（第５の実施形態）
本発明の第５の実施形態では、図１の読み出し回路１３６から出力される画像情報を演算部１３４に記憶させる。演算部１３４は、上記のように、放射線の照射時間制御やゲイン制御に必要な情報を演算する。演算部１３４は、放射線発生装置１０２の情報を保持し、放射線照射時間制御又はゲイン制御の演算の補正に用いる。放射線発生装置１０２の情報とは、放射線パルス波形の情報等である。演算部１０２は、放射線発生装置１０２の情報を用いることにより、より正確に放射線の照射時間制御やゲイン制御を行うことができる。一般に、放射線発生装置１０２が照射する放射線の波形は矩形波ではなく、一定時間の立ち上がり期間と立ち下がり期間が存在する。それぞれの期間は、放射線発生装置１０２の固体や放射線発生の方式、放射線発生条件によって異なる。よって、放射線の波形の立ち上がり中に、画素にどれくらいの電荷が蓄積しているかの推定に誤差が生じやすい。これを回避するために、演算部１３４は、放射線の波形情報（時間と強さ）をルックアップテーブルＬＵＴ（ｔ）として記憶し、放射線照射時間制御又はゲイン制御の演算の補正を行う。補正を用いた場合、上式（５）は、下式のようになる。 (Fifth embodiment)
In the fifth embodiment of the present invention, image information output from the readout circuit 136 of FIG. As described above, the calculation unit 134 calculates information necessary for radiation irradiation time control and gain control. The calculation unit 134 holds information of the radiation generation apparatus 102 and is used for correction of calculation of radiation irradiation time control or gain control. The information of the radiation generator 102 is information of a radiation pulse waveform. The calculation unit 102 can perform radiation irradiation time control and gain control more accurately by using information of the radiation generation apparatus 102. In general, the radiation waveform emitted by the radiation generation apparatus 102 is not a rectangular wave, but has a rising period and a falling period of a certain time. Each period varies depending on the solid state of the radiation generation apparatus 102, the radiation generation method, and the radiation generation conditions. Therefore, an error is likely to occur in the estimation of how much charge is accumulated in the pixel during the rising of the radiation waveform. In order to avoid this, the calculation unit 134 stores the radiation waveform information (time and intensity) as a lookup table LUT (t), and corrects the radiation irradiation time control or gain control calculation. When correction is used, the above equation (5) becomes the following equation.

ここで、ＬＵＴ（ｔ）は、放射線の波形情報である。演算部１３４は、この式を満たすＴを演算によって求めることにより、放射線の波形によらない画素に蓄積した電荷量の推定が可能となる。 Here, LUT (t) is radiation waveform information. The calculation unit 134 can estimate the amount of charge accumulated in the pixel regardless of the radiation waveform by calculating T satisfying this equation.

なお、薄膜トランジスタＴ１１〜Ｔ３３は、Ｐチャネルトランジスタでもよい。その場合、変換素子Ｓ１１〜Ｓ３３は、Ｎ型半導体とＰ型半導体と組み合わせたフォトダイオードを有し、変換素子Ｓ１１〜Ｓ３３のＰ型半導体電極とＰチャネルトランジスタＴ１１〜Ｔ３３のソース電極が接続される。オフ電圧Ｖｏｆｆ２は、オフ電圧Ｖｏｆｆ１より低い。また、Ｖｏｆｆ１＞Ｖｓ＞Ｖｏｆｆ２＞Ｖｒｅｆ−Ｖｔｈの関係を有する。 The thin film transistors T11 to T33 may be P channel transistors. In that case, the conversion elements S11 to S33 have photodiodes combined with an N-type semiconductor and a P-type semiconductor, and the P-type semiconductor electrodes of the conversion elements S11 to S33 and the source electrodes of the P-channel transistors T11 to T33 are connected. . The off voltage Voff2 is lower than the off voltage Voff1. Further, there is a relationship of Voff1> Vs> Voff2> Vref−Vth.

変換素子Ｓ１１〜Ｓ３３は、間接型の場合、波長変換体及び光電変換素子を有する。波長変換体は、ＧＯＳなどの希土類蛍光体又はＣｓＩ:Ｔｌ（ヨウ化セシウム）である。光電変換素子は、例えば、ＰＩＮ型光電変換素子であり、第１の電極層と、光電変換層と、エレクトロンブロッキング層と、第２の電極層とを有する。第１の電極層は、絶縁性の基板上にアルミニウムやクロム、又はアルミニウムやクロムの合金などの金属よって形成される。光電変換層は、光電変換層への正の電荷の流入を遮断するＮ⁺型アモルファスシリコンによって形成されるホールブロッキング層とホールブロッキング層上にあって、光の量に比例した電荷を生成する水素化アモルファスシリコンによって形成される。エレクトロンブロッキング層は、光電変換層へ負の電荷の流入を遮断するＰ⁺型アモルファスシリコンによって形成される。第２の電極層は、エレクトロンブロッキング層上にあって、可視光に対し透明なＩＴＯ薄膜によって形成される透明電極層及びアルミニウムやクロム又はそれらとの合金で形成される。 In the case of the indirect type, the conversion elements S11 to S33 include a wavelength converter and a photoelectric conversion element. The wavelength converter is a rare earth phosphor such as GOS or CsI: Tl (cesium iodide). The photoelectric conversion element is, for example, a PIN type photoelectric conversion element, and includes a first electrode layer, a photoelectric conversion layer, an electron blocking layer, and a second electrode layer. The first electrode layer is formed using a metal such as aluminum or chromium or an alloy of aluminum or chromium on an insulating substrate. The photoelectric conversion layer is on a hole blocking layer and a hole blocking layer formed of N ⁺ type amorphous silicon that blocks inflow of positive charges into the photoelectric conversion layer, and generates hydrogen in proportion to the amount of light. Formed of amorphous silicon. The electron blocking layer is formed of P ⁺ type amorphous silicon that blocks inflow of negative charges to the photoelectric conversion layer. The second electrode layer is on the electron blocking layer and is formed of a transparent electrode layer formed of an ITO thin film transparent to visible light and aluminum, chromium, or an alloy thereof.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

Ｓ１１〜Ｓ３３変換素子、Ｔ１１〜Ｔ３３薄膜トランジスタ（転送トランジスタ）、１３８ゲートドライバ S11 to S33 Conversion element, T11 to T33 Thin film transistor (transfer transistor), 138 Gate driver

Claims

A conversion element for converting radiation into electric charge;
A transfer transistor for transferring the charge converted by the conversion element to a signal line;
A first off voltage is supplied to the gate of the transfer transistor in a first period during radiation irradiation, and an on voltage and a second off voltage are applied to the gate of the transfer transistor in a second period excluding the first period. A gate driver that resets the conversion element by supplying a pulse of
The radiation imaging apparatus according to claim 1, wherein the first off voltage is a voltage between the on voltage and the second off voltage.

And a signal processing unit that calculates a charge amount converted by the conversion element based on a charge amount of the signal line when the first off-voltage is supplied to the gate of the transfer transistor. The radiation imaging apparatus according to claim 1.

An amplifier that amplifies the voltage of the signal line;
2. The control circuit according to claim 1, further comprising a control circuit that controls a gain of the amplifier based on a charge amount of the signal line when the first off voltage is supplied to a gate of the transfer transistor. Radiation imaging device.

4. The radiation imaging apparatus according to claim 3, wherein the control circuit controls the gain of the amplifier based on radiation waveform information.

And a signal processing unit that calculates a radiation irradiation time based on a charge amount of the signal line when the first off-voltage is supplied to a gate of the transfer transistor. The radiation imaging apparatus according to 1.

6. The radiation imaging apparatus according to claim 5, wherein the signal processing unit calculates a radiation irradiation time based on radiation waveform information.

The transfer transistor is an N-channel transistor whose source is connected to the conversion element,
The radiation imaging apparatus according to claim 1, wherein the conversion element converts radiation into electrons.

The radiation imaging apparatus according to claim 7, wherein the first off voltage is higher than the second off voltage.

The conversion element is reset to a reset voltage;
The radiation imaging apparatus according to claim 8, wherein the first off voltage is lower than a sum of the reset voltage and a threshold voltage of the transfer transistor.

The radiation imaging apparatus according to any one of claims 1 to 9,
A radiation imaging system comprising: a radiation generation apparatus that emits radiation.