JP2015089000A - Phase-locked loop - Google Patents

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翔 池田
Sho Ikeda
翔 池田
龍也 上村
Tatsuya Kamimura
龍也 上村
尚曄 李
Sang Yeop Lee
尚曄 李
伊藤　浩之
Hiroyuki Ito
浩之 伊藤
昇 石原
Noboru Ishihara
昇 石原
益　一哉
Kazuya Eki
一哉 益
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a phase-locked loop that has a pre-scaler with a wide lock range.SOLUTION: A phase-locked loop 1 has a voltage-controlled oscillator 10, a pre-scaler 20 for frequency-dividing an oscillation signal output from the voltage-controlled oscillator 10, and a division circuit 30 for further frequency-dividing the signal frequency-divided by the pre-scaler. The pre-scaler 20 has an injection-locked frequency division circuit 21 for outputting a signal that is a frequency division of the oscillation signal output from the voltage-controlled oscillator 10, and a free running frequency calibration circuit 22 for calibrating a free running frequency of the injection-locked frequency division circuit 21 such that the frequency of the signal output from the division circuit 30 during free running oscillation of the injection-locked frequency division circuit 21 matches the frequency of a reference signal.

Description

本発明は、位相同期回路に関する。   The present invention relates to a phase synchronization circuit.

種々のデータを検出するセンサと、検出したデータを送信する無線通信回路とを有するセンサノード等の無線通信機器のバッテリの寿命を延ばすために、無線通信回路の低消費電力化が望まれている。従来の無線通信回路の中で消費電力が大きい構成素子は、位相同期回路（Phase-Locked Loop、ＰＬＬ）である。   In order to extend the battery life of a wireless communication device such as a sensor node having a sensor for detecting various data and a wireless communication circuit for transmitting the detected data, it is desired to reduce the power consumption of the wireless communication circuit. . A component having high power consumption in the conventional wireless communication circuit is a phase-locked loop (PLL).

図１（ａ）は従来の位相同期回路の一例の回路ブロック図であり、図１（ｂ）は従来の電圧制御発振器の一例の回路ブロック図であり、図１（ｃ）は従来のブリスケーラの一例の回路ブロック図である。   FIG. 1A is a circuit block diagram of an example of a conventional phase locked loop, FIG. 1B is a circuit block diagram of an example of a conventional voltage controlled oscillator, and FIG. It is a circuit block diagram of an example.

位相同期回路１００は、電圧制御発振器（Voltage Controlled Oscillator、ＶＣＯ）１０１と、プリスケーラ１０２と、分周回路１０３と、位相周波数検出器１０４と、チャージポンプ１０５と、ローパスフィルタ１０６とを有する。プリスケーラ１０２は、電圧制御発振器１０１から出力される高周波信号をある程度の周波数まで分周する。分周回路１０３は、プリスケーラ１０２が分周した信号を更に分周する。位相周波数検出器１０４は、分周回路１０３が分周した信号及び参照信号Ｒｅｆの位相差及び周波数差を検出して制御信号を出力する。チャージポンプ１０５は、位相周波数検出器１０４から出力された制御信号に応じたレベル信号を生成する。ローパスフィルタ１０６は、位相周波数検出器１０４が生成したレベル信号の低周波成分を抽出して低周波制御信号として出力する。電圧制御発振器１０１は、ローパスフィルタ１０６から出力された低周波信号に応じて発振周波数を変化させる。   The phase locked loop 100 includes a voltage controlled oscillator (VCO) 101, a prescaler 102, a frequency divider 103, a phase frequency detector 104, a charge pump 105, and a low pass filter 106. The prescaler 102 divides the high frequency signal output from the voltage controlled oscillator 101 to a certain frequency. The frequency dividing circuit 103 further divides the signal divided by the prescaler 102. The phase frequency detector 104 detects a phase difference and a frequency difference between the signal divided by the frequency dividing circuit 103 and the reference signal Ref, and outputs a control signal. The charge pump 105 generates a level signal corresponding to the control signal output from the phase frequency detector 104. The low pass filter 106 extracts a low frequency component of the level signal generated by the phase frequency detector 104 and outputs it as a low frequency control signal. The voltage controlled oscillator 101 changes the oscillation frequency according to the low frequency signal output from the low pass filter 106.

電圧制御発振器１０１は、ソース及びゲートがクロス結合された第１トランジスタ１０１１及び第２トランジスタ１０１２と、一端が電源電圧に接続された第１インダクタ１０１３及び第２インダクタ１０１４と、キャパシタ１０１５とを有する。電圧制御発振器１０１は、第１インダクタ１０１３及び第２インダクタ１０１４と、キャパシタ１０１５との共振周波数を正帰還することにより発振する。   The voltage controlled oscillator 101 includes a first transistor 1011 and a second transistor 1012 whose sources and gates are cross-coupled, a first inductor 1013 and a second inductor 1014 whose one ends are connected to a power supply voltage, and a capacitor 1015. The voltage controlled oscillator 101 oscillates by positively feeding back the resonance frequency of the first inductor 1013 and the second inductor 1014 and the capacitor 1015.

プリスケーラ１０２は、第１トランジスタ１０２１〜第６トランジスタ１０２６と、第１抵抗１０２７と、第２抵抗１０２８とを有するコモンモード型Ｄラッチによる分周回路であり、分周数は２〜５分周程度である。   The prescaler 102 is a frequency dividing circuit by a common mode type D latch having a first transistor 1021 to a sixth transistor 1026, a first resistor 1027, and a second resistor 1028, and the frequency dividing number is about 2 to 5 It is.

また、プリスケーラとして、プリスケーラ１０２の代わりに、注入同期型周波数分周回路（Injection-Locked Frequency Divider）を使用することが知られている。注入同期型周波数分周回路は、注入同期端子に入力される高周波信号の周波数よりも低い周波数で発振する発振器であり、注入同期端子に入力される高周波信号と発振周波数を同期させることより、見かけ上の分周動作を実現する。注入同期型周波数分周回路では、発振周波数を注入同期端子に入力される高周波信号の周波数の整数分の１に設定することにより、分周数を任意に設定できる。しかしながら、注入同期型周波数分周回路では、注入同期型周波数分周回路が自走発振するときの自走周波数と注入同期端子に入力される信号との比が整数倍に近いときにのみに同期するので、分周可能な周波数帯（以下、ロックレンジとも称する）が狭くなる。   In addition, it is known to use an injection-locked frequency divider instead of the prescaler 102 as a prescaler. An injection-locked frequency divider circuit is an oscillator that oscillates at a frequency lower than the frequency of the high-frequency signal input to the injection-locking terminal. The above dividing operation is realized. In the injection locking type frequency dividing circuit, the frequency dividing number can be arbitrarily set by setting the oscillation frequency to 1 / integer of the frequency of the high frequency signal input to the injection locking terminal. However, the injection-locked frequency divider circuit is synchronized only when the ratio between the free-running frequency when the injection-locked frequency divider circuit is free-running and the signal input to the injection-locked terminal is close to an integral multiple. Therefore, the frequency band that can be divided (hereinafter also referred to as a lock range) is narrowed.

非特許文献１及び２には、位相同期回路に供給される電圧を低くすることにより、位相同期回路で消費される電力を抑制することが記載されている。しかしながら、電圧制御発振器１０１では、電源電圧を低くすることに伴って出力信号の振幅が小さくなり、位相雑音特性が劣化する。電圧制御発振器１０１に電流を多く供給することにより、電圧制御発振器１０１の位相雑音特性を向上させることが可能である。しかしながら、電圧制御発振器１０１に供給される電流量を増加させると消費電力が増加することになり、低電圧化による低消費電力化の効果が十分に得られない。また、非特許文献３及び４には、電源電圧が低いときでも、良好な位相雑音特性を有するＣ級電圧制御発振器が記載されているがＣ級電圧制御発振器が搭載された位相同期回路は知られていない。   Non-Patent Documents 1 and 2 describe that the power consumed in the phase synchronization circuit is suppressed by lowering the voltage supplied to the phase synchronization circuit. However, in the voltage controlled oscillator 101, as the power supply voltage is lowered, the amplitude of the output signal is reduced, and the phase noise characteristic is deteriorated. By supplying a large amount of current to the voltage controlled oscillator 101, the phase noise characteristics of the voltage controlled oscillator 101 can be improved. However, when the amount of current supplied to the voltage controlled oscillator 101 is increased, the power consumption increases, and the effect of reducing the power consumption due to the low voltage cannot be obtained sufficiently. Non-Patent Documents 3 and 4 describe a class C voltage controlled oscillator having good phase noise characteristics even when the power supply voltage is low. However, a phase locked loop equipped with a class C voltage controlled oscillator is known. It is not done.

また、プリスケーラ１０２では、電源電圧を低くすることに伴って動作速度が低下してしまうので、動作速度を向上させるために供給される電流を多くすることになり、低電圧化による低消費電力化の効果が十分に得られない。   In the prescaler 102, the operation speed decreases as the power supply voltage is lowered. Therefore, the current supplied to increase the operation speed is increased, and the power consumption is reduced by lowering the voltage. The effect of is not sufficiently obtained.

「A 0.65-V 2.5-GHz Fractional-N Synthesizer With Two-Point 2-Mb/s GFSK Data Modulation」, Shih-An Yu, Member, IEEE, and Peter Kinget, Senior Member, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 9, SEPTEMBER 2009`` A 0.65-V 2.5-GHz Fractional-N Synthesizer With Two-Point 2-Mb / s GFSK Data Modulation '', Shih-An Yu, Member, IEEE, and Peter Kinget, Senior Member, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 9, SEPTEMBER 2009 「A Low-Power Quadrature VCO and Its Application to a 0.6-V 2.4-GHz PLL」, Chung-Ting Lu, Student Member, IEEE, Hsieh-Hung Hsieh, Member, IEEE, and Liang-Hung Lu, Member, IEEE, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS−I: REGULAR PAPERS, VOL. 57, NO. 4, APRIL 2010`` A Low-Power Quadrature VCO and Its Application to a 0.6-V 2.4-GHz PLL '', Chung-Ting Lu, Student Member, IEEE, Hsieh-Hung Hsieh, Member, IEEE, and Liang-Hung Lu, Member, IEEE, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I: REGULAR PAPERS, VOL. 57, NO. 4, APRIL 2010 「Class-C Harmonic CMOS VCOs, With a General Result on Phase Noise」, Andrea Mazzanti, Member, IEEE, and Pietro Andreani, Senior Member, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, NO. 12, DECEMBER 2008`` Class-C Harmonic CMOS VCOs, With a General Result on Phase Noise '', Andrea Mazzanti, Member, IEEE, and Pietro Andreani, Senior Member, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, NO. 12, DECEMBER 2008 「High-Swing Class-C VCO」Massoud Tohidian, Ali Fotowat-Ahmadi, Mahmoud Kamarei, Fabien Ndagijimana, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 9, SEPTEMBER 2009"High-Swing Class-C VCO" Massoud Tohidian, Ali Fotowat-Ahmadi, Mahmoud Kamarei, Fabien Ndagijimana, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 9, SEPTEMBER 2009

注入同期型周波数分周回路の分周数を大きくすることにより、位相同期回路全体の消費電力を低くすることが提案されている。しかしながら、注入同期型周波数分周回路の分周数を大きくすると、注入同期型周波数分周回路のロックレンジが更に狭くなるという問題がある。ロックレンジが狭い場合、位相同期回路が搭載される半導体装置の製造条件、及び位相同期回路の動作条件等により、ロックレンジが変位すると、注入同期型周波数分周回路が所望の分周信号を出力できなくなるおそれがある。また、ロックレンジが異なる複数の注入同期型周波数分周回路を搭載することにより、複数のロックレンジを用意することができるが、回路規模が大きくなり、好ましくない。   It has been proposed to reduce the power consumption of the entire phase locked loop by increasing the frequency division number of the injection locked frequency divider. However, when the frequency division number of the injection locked frequency divider circuit is increased, there is a problem that the lock range of the injection locked frequency divider circuit is further narrowed. When the lock range is narrow, the injection-locked frequency divider outputs the desired frequency-divided signal when the lock range is displaced due to the manufacturing conditions of the semiconductor device on which the phase-locked loop is mounted and the operating conditions of the phase-locked loop There is a risk that it will not be possible. In addition, a plurality of lock ranges can be prepared by installing a plurality of injection-locked frequency dividing circuits having different lock ranges, but this is not preferable because the circuit scale becomes large.

そこで、本発明は、ロックレンジが広い注入同期型周波数分周回路を有する位相同期回路を提供することを目的とする。   Accordingly, an object of the present invention is to provide a phase locked loop circuit having an injection locked frequency divider circuit with a wide lock range.

本発明に係る位相同期回路は、電圧制御発振器と、電圧制御発振器が出力する発振信号を分周するプリスケーラと、プリスケーラが分周した信号を更に分周する分周回路と、を有する位相同期回路であって、プリスケーラは、電圧制御発振器が出力する発振信号を分周した信号を出力する注入同期型周波数分周回路と、注入同期型周波数分周回路が自走発振しているときに分周回路から出力される信号の周波数が、参照信号の周波数に一致するように、注入同期型周波数分周回路の自走周波数を較正する自走周波数較正回路と、を有することを特徴とする。   A phase locked loop circuit according to the present invention includes a voltage controlled oscillator, a prescaler that divides an oscillation signal output from the voltage controlled oscillator, and a frequency divider that further divides a signal divided by the prescaler. The prescaler performs frequency division when the injection-locked frequency divider circuit that outputs a signal obtained by dividing the oscillation signal output from the voltage-controlled oscillator and the injection-locked frequency divider circuit is free-running. And a free-running frequency calibration circuit that calibrates the free-running frequency of the injection-locked frequency dividing circuit so that the frequency of the signal output from the circuit matches the frequency of the reference signal.

また、本発明に係る位相同期回路では、注入同期型周波数分周回路は、リング接続された遅延素子を有し、自走周波数較正回路は、分周回路から出力される信号の周波数を計数する第１カウンタと、参照信号の周波数を計数する第２カウンタと、第１カウンタが計数した周波数と、第２カウンタが計数した周波数とを比較する周波数比較部と、周波数比較部の比較結果に応じて変化する周波数較正信号を遅延素子に出力することによって、遅延素子の遅延値を較正する遅延値較正部と、周波数比較部が、第１カウンタが計数した周波数と第２カウンタが計数した周波数とが等しくなったと判定したときに、遅延値較正部が出力する周波数較正信号を一定値に固定する較正信号固定部と、を有することが好ましい。   In the phase locked loop circuit according to the present invention, the injection locked frequency divider circuit has a ring-connected delay element, and the free-running frequency calibration circuit counts the frequency of the signal output from the divider circuit. According to the comparison result of the first counter, the second counter that counts the frequency of the reference signal, the frequency that is counted by the first counter, and the frequency that is counted by the second counter, and the frequency comparison unit A delay value calibrating unit that calibrates a delay value of the delay element by outputting a frequency calibration signal that changes in response to the delay element, and a frequency comparison unit that counts the frequency counted by the first counter and the frequency counted by the second counter. It is preferable to include a calibration signal fixing unit that fixes the frequency calibration signal output from the delay value calibration unit to a constant value when it is determined that the two are equal.

また、本発明に係る位相同期回路では、自走周波数較正回路は、参照信号が何周期入力されたかを計数して、所定の周期毎に第１カウンタ及び第２カウンタをリセットするカウンタリセット部を更に有することが好ましい。   In the phase locked loop circuit according to the present invention, the free-running frequency calibration circuit includes a counter reset unit that counts how many reference signals are input and resets the first counter and the second counter every predetermined period. Furthermore, it is preferable to have.

また、本発明に係る位相同期回路の遅延素子は、フォワードボディバイアスされたトランジスタを含むことが好ましい。   Further, the delay element of the phase locked loop circuit according to the present invention preferably includes a forward body biased transistor.

また、本発明に係る位相同期回路は、電圧制御発振器は、ゲートが接地され且つフォワードボディバイアスされたトランジスタを有するバラクタを有することが好ましい。   In the phase locked loop circuit according to the present invention, it is preferable that the voltage controlled oscillator has a varactor having a transistor whose gate is grounded and forward body biased.

本発明に係る位相同期回路では、自走周波数較正回路が、注入同期型周波数分周回路が自走発振しているときに分周回路から出力される信号の周波数が、参照信号の周波数に一致するように、注入同期型周波数分周回路の自走周波数を較正するので、注入同期型周波数分周回路のロックレンジを広くすることが可能になった。   In the phase-locked loop according to the present invention, the free-running frequency calibration circuit matches the frequency of the reference signal with the frequency of the signal output from the frequency-dividing circuit when the injection-locked frequency dividing circuit is free-running. Thus, since the free-running frequency of the injection-locked frequency divider circuit is calibrated, the lock range of the injection-locked frequency divider circuit can be widened.

（ａ）は従来の位相同期回路の一例の回路ブロック図であり、（ｂ）は従来の電圧制御発振器の一例の回路ブロック図であり、（ｃ）は従来のブリスケーラの一例の回路ブロック図である。(A) is a circuit block diagram of an example of a conventional phase locked loop circuit, (b) is a circuit block diagram of an example of a conventional voltage controlled oscillator, and (c) is a circuit block diagram of an example of a conventional briscaler. is there. 本発明に係る位相同期回路の回路ブロック図である。It is a circuit block diagram of a phase locked loop circuit according to the present invention. 本発明に係る電圧制御発振器の内部回路ブロック図である。It is an internal circuit block diagram of the voltage controlled oscillator which concerns on this invention. （ａ）は比較用の電圧制御発振器の制御入力電圧と発振周波数との関係を示す図であり、（ｂ）は比較用の電圧制御発振器及び本発明に係る電圧制御発振器の制御入力電圧と発振周波数及び利得との関係を示す図である。(A) is a figure which shows the relationship between the control input voltage and oscillation frequency of the voltage-controlled oscillator for a comparison, (b) is the control input voltage and oscillation of the voltage-controlled oscillator for a comparison and the voltage-controlled oscillator which concerns on this invention It is a figure which shows the relationship between a frequency and a gain. （ａ）は本発明に係る注入同期型周波数分周回路の内部回路ブロック図であり、（ｂ）は（ａ）に示す注入同期型周波数分周回路に含まれる反転素子の内部回路ブロック図であり、（ｃ）は（ｂ）に示す反転素子に含まれる素子の内部回路ブロック図である。(A) is an internal circuit block diagram of an injection locking type frequency dividing circuit according to the present invention, and (b) is an internal circuit block diagram of an inverting element included in the injection locking type frequency dividing circuit shown in (a). FIG. 6C is an internal circuit block diagram of an element included in the inverting element shown in FIG. 本発明に係る自走周波数較正回路の内部回路ブロック図である。It is an internal circuit block diagram of the free-running frequency calibration circuit according to the present invention. （ａ）は分周回路として使用される回路の一例を示す回路ブロック図であり、（ｂ）は分周回路として使用される回路の他の例を示す回路ブロック図であり、（ｃ）は（ｂ）に示す回路の内部回路の一例を示す回路ブロック図である。(A) is a circuit block diagram showing an example of a circuit used as a frequency divider, (b) is a circuit block diagram showing another example of a circuit used as a frequency divider, (c) It is a circuit block diagram which shows an example of the internal circuit of the circuit shown to (b). （ａ）は位相周波数検出器として使用される回路の一例を示す回路ブロック図であり、（ｂ）は位相周波数検出器として使用される回路の他の例を示す回路ブロック図であり、（ｃ）はチャージポンプとして使用される回路の一例を示す回路ブロック図である。(A) is a circuit block diagram showing an example of a circuit used as a phase frequency detector, (b) is a circuit block diagram showing another example of a circuit used as a phase frequency detector, (c) ) Is a circuit block diagram showing an example of a circuit used as a charge pump. 自走周波数較正処理の処理フローを示すフローチャートである。It is a flowchart which shows the processing flow of a self-running frequency calibration process. 本発明に係る注入同期型周波数分周回路のロックレンジと他の注入同期型周波数分周回路のロックレンジとの比較を示す図である。It is a figure which shows the comparison with the lock range of the injection locking type | mold frequency divider circuit which concerns on this invention, and the lock range of another injection locking type | mold frequency divider circuit. 実施例に係る位相同期回路を搭載したチップ写真である。It is a chip photograph which mounts the phase locked loop concerning an example. 図１１に示すチップに搭載された位相同期回路のスペクトラムを示す図である。It is a figure which shows the spectrum of the phase-locked loop circuit mounted in the chip | tip shown in FIG. 図１１に示すチップに搭載された位相同期回路の位相雑音特性を示す図である。It is a figure which shows the phase noise characteristic of the phase locked loop circuit mounted in the chip | tip shown in FIG. （ａ）は実施例と比較例の消費電力の比較を示す図であり、（ｂ）は実施例と比較例の位相雑音の比較を示す図である。(A) is a figure which shows the comparison of the power consumption of an Example and a comparative example, (b) is a figure which shows the comparison of the phase noise of an Example and a comparative example.

以下図面を参照して、本発明に係る位相同期回路について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。   A phase synchronization circuit according to the present invention will be described below with reference to the drawings. However, it should be noted that the technical scope of the present invention is not limited to these embodiments, and extends to equivalents to the invention described in the claims.

図２は、本発明に係る位相同期回路の回路ブロック図である。   FIG. 2 is a circuit block diagram of a phase locked loop circuit according to the present invention.

位相同期回路１は、Ｃ級ＶＣＯである電圧制御発振器１０と、プリスケーラ２０と、分周回路３０と、位相周波数検出器４０と、チャージポンプ５０と、ローパスフィルタ６０とを有する。   The phase synchronization circuit 1 includes a voltage controlled oscillator 10 that is a class C VCO, a prescaler 20, a frequency dividing circuit 30, a phase frequency detector 40, a charge pump 50, and a low-pass filter 60.

図３は、電圧制御発振器１０の内部回路ブロック図である。   FIG. 3 is an internal circuit block diagram of the voltage controlled oscillator 10.

電圧制御発振器１０は、第１インダクタ１１１〜第２インダクタ１１２と、第１キャパシタ１２１〜第６キャパシタ１２６と、第１抵抗１３１〜第４抵抗１３４とを有する。電圧制御発振器１０は、第１トランジスタ１４１〜第５トランジスタ１４５と、バラクタ用第１トランジスタ１５１と、バラクタ用第２トランジスタ１５２とを更に有する。第１トランジスタ１４１、第２トランジスタ１４２、第４トランジスタ１４４及び第５トランジスタ１４５は、ｎＭＯＳトランジスタである。第３トランジスタ１４３、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２は、ｐＭＯＳトランジスタである。   The voltage controlled oscillator 10 includes a first inductor 111 to a second inductor 112, a first capacitor 121 to a sixth capacitor 126, and a first resistor 131 to a fourth resistor 134. The voltage controlled oscillator 10 further includes a first transistor 141 to a fifth transistor 145, a varactor first transistor 151, and a varactor second transistor 152. The first transistor 141, the second transistor 142, the fourth transistor 144, and the fifth transistor 145 are nMOS transistors. The third transistor 143, the first varactor transistor 151, and the second varactor transistor 152 are pMOS transistors.

第１インダクタ１１１及び第２インダクタ１１２はそれぞれ一端が電源電圧に接続される。第１インダクタ１１１の他端は、第１キャパシタ１２１、第３キャパシタ１２３及び第４キャパシタ１２４の一端、第１トランジスタ１４１のドレイン及び第１出力端子１７１に接続される。第２インダクタ１１２の他端は、第２キャパシタ１２２及び第５キャパシタ１２５の一端、第３キャパシタ１２３の他端、第２トランジスタ１４２のドレイン及び第２出力端子１７２に接続される。   One end of each of the first inductor 111 and the second inductor 112 is connected to the power supply voltage. The other end of the first inductor 111 is connected to one end of the first capacitor 121, the third capacitor 123, and the fourth capacitor 124, the drain of the first transistor 141, and the first output terminal 171. The other end of the second inductor 112 is connected to one ends of the second capacitor 122 and the fifth capacitor 125, the other end of the third capacitor 123, the drain of the second transistor 142, and the second output terminal 172.

第１キャパシタ１２１の他端は第１抵抗１３１の一端及びバラクタ用第１トランジスタ１５１のゲートに接続され、第２キャパシタ１２２の他端は第２抵抗１３２の一端及びバラクタ用第２トランジスタ１５２のゲートに接続される。第４キャパシタ１２４の他端は、第４抵抗１３４の一端及び第２トランジスタ１４２及び第４トランジスタ１４４のゲートに接続される。第５キャパシタ１２５の他端は、第３抵抗１３３の一端及び第１トランジスタ１４１及び第５トランジスタ１４５のゲートに接続される。第６キャパシタ１２６の一端は第３トランジスタ１４３〜第５トランジスタ１４５のドレイン並びに第３抵抗１３３及び第４抵抗１３４の他端と共にバイアス入力端子１６１に接続され、第６キャパシタ１２６の他端は接地される。   The other end of the first capacitor 121 is connected to one end of the first resistor 131 and the gate of the varactor first transistor 151, and the other end of the second capacitor 122 is one end of the second resistor 132 and the gate of the varactor second transistor 152. Connected to. The other end of the fourth capacitor 124 is connected to one end of the fourth resistor 134 and the gates of the second transistor 142 and the fourth transistor 144. The other end of the fifth capacitor 125 is connected to one end of the third resistor 133 and the gates of the first transistor 141 and the fifth transistor 145. One end of the sixth capacitor 126 is connected to the bias input terminal 161 together with the drains of the third transistor 143 to the fifth transistor 145 and the other ends of the third resistor 133 and the fourth resistor 134, and the other end of the sixth capacitor 126 is grounded. The

第１抵抗１３１及び第２抵抗１３２の他端は接地される。第１トランジスタ１４１、第２トランジスタ１４２、第４トランジスタ１４４及び第５トランジスタ１４５のソースは接地され、第３トランジスタ１４３のソースは電源電圧に接続される。   The other ends of the first resistor 131 and the second resistor 132 are grounded. The sources of the first transistor 141, the second transistor 142, the fourth transistor 144, and the fifth transistor 145 are grounded, and the source of the third transistor 143 is connected to the power supply voltage.

バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のソース及びドレインは制御入力端子１６２に接続される。また、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のバックゲートは、他の接地レベルの電位よりも電位が高い第２接地レベル１８０に接地される。第２接地レベル１８０の電位が他の接地レベルの電位よりも高いので、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のバックゲートには他の接地レベルと比較して順方向の基板バイアスが印加されるような電圧が印加される。すなわち、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２は、フォワードボディバイアス（Forward Body Bias、ＦＢＢ）される。バラクタ用第１トランジスタ１５１は、ゲートが第１抵抗１３１を介して接地され且つフォワードボディバイアスされる。また、バラクタ用第２トランジスタ１５２は、ゲートが第２抵抗１３２を介して接地され且つフォワードボディバイアスされる。このような構成により、電圧制御発振器１０では、制御入力端子１６２に入力される電圧に応じて変化する電圧制御発振器１０の発振周波数の変化量が大きい領域が低電圧側にシフトする。一例では、第２接地レベルの電位は電源電圧と等しい。   The sources and drains of the first varactor transistor 151 and the second varactor transistor 152 are connected to the control input terminal 162. The back gates of the first varactor transistor 151 and the second varactor transistor 152 are grounded to a second ground level 180 having a higher potential than other ground level potentials. Since the potential of the second ground level 180 is higher than the potential of the other ground level, the substrate bias in the forward direction is applied to the back gates of the first varactor transistor 151 and the second varactor transistor 152 compared to the other ground levels. A voltage such that is applied is applied. That is, the first varactor transistor 151 and the second varactor transistor 152 are forward body biased (Forward Body Bias, FBB). The first transistor 151 for varactor is grounded via the first resistor 131 and forward body biased. The varactor second transistor 152 is grounded via the second resistor 132 and forward body biased. With such a configuration, in the voltage controlled oscillator 10, a region where the change amount of the oscillation frequency of the voltage controlled oscillator 10 that changes according to the voltage input to the control input terminal 162 is shifted to the low voltage side. In one example, the potential of the second ground level is equal to the power supply voltage.

図４（ａ）は比較用の電圧制御発振器の制御入力電圧と発振周波数との関係を示す図であり、図４（ｂ）は比較用の電圧制御発振器及び電圧制御発振器１０の制御入力電圧と発振周波数及び利得との関係を示す図である。図４（ａ）及び４（ｂ）に示される比較用の電圧制御発振器は、バラクタ用トランジスタのゲートが抵抗を介して接地されていないこと、及びバラクタ用トランジスタがフォワードボディバイアスされていないことが電圧制御発振器１０と相違する。図４（ａ）において、横軸は制御入力電圧を示し、縦軸は発振周波数を示す。図４（ｂ）において、横軸は制御入力電圧を示し、左縦軸は発振周波数を示し、右縦軸は電圧制御発振器の利得を示す。図４（ｂ）において、実線は電圧制御発振器１０の制御入力電圧と発振周波数との関係を示す曲線であり、破線は比較用の電圧制御発振器の制御入力電圧と発振周波数との関係を示す曲線である。また、一点鎖線は電圧制御発振器１０の制御入力電圧と利得との関係を示す曲線であり、二点鎖線は比較用の電圧制御発振器の制御入力電圧と利得との関係を示す曲線である。   4A is a diagram showing the relationship between the control input voltage and the oscillation frequency of the voltage controlled oscillator for comparison, and FIG. 4B is the control input voltage of the voltage controlled oscillator 10 and the voltage controlled oscillator 10 for comparison. It is a figure which shows the relationship between an oscillation frequency and a gain. In the comparative voltage-controlled oscillator shown in FIGS. 4A and 4B, the gate of the varactor transistor is not grounded via a resistor, and the varactor transistor is not forward body biased. Different from the voltage controlled oscillator 10. In FIG. 4A, the horizontal axis indicates the control input voltage, and the vertical axis indicates the oscillation frequency. In FIG. 4B, the horizontal axis represents the control input voltage, the left vertical axis represents the oscillation frequency, and the right vertical axis represents the gain of the voltage controlled oscillator. In FIG. 4B, the solid line is a curve showing the relationship between the control input voltage of the voltage controlled oscillator 10 and the oscillation frequency, and the broken line is a curve showing the relationship between the control input voltage of the comparative voltage controlled oscillator and the oscillation frequency. It is. The alternate long and short dash line is a curve showing the relationship between the control input voltage and the gain of the voltage controlled oscillator 10, and the alternate long and two short dashes line is a curve showing the relationship between the control input voltage and the gain of the comparative voltage controlled oscillator.

図４（ａ）において矢印Ａで示される領域は、電源電圧が０．５Ｖ程度のときの動作領域を示す。図４（ａ）において矢印Ｂで示される領域は、制御電圧に応じて変化する電圧制御発振器の発振周波数の変化量が大きい領域、すなわち電圧制御発振器の利得が大きい領域を示す。図４（ａ）において矢印Ｂで示される電圧制御発振器の利得が大きい領域は０．５Ｖ程度であり、電源電圧が０．５Ｖ程度のときにこの領域を使用することはできない。   An area indicated by an arrow A in FIG. 4A indicates an operation area when the power supply voltage is about 0.5V. The region indicated by arrow B in FIG. 4A indicates a region where the amount of change in the oscillation frequency of the voltage controlled oscillator that changes according to the control voltage is large, that is, a region where the gain of the voltage controlled oscillator is large. The region where the gain of the voltage controlled oscillator indicated by the arrow B in FIG. 4A is large is about 0.5V, and this region cannot be used when the power supply voltage is about 0.5V.

図４（ｂ）において矢印Ｃで示されるように、電圧制御発振器１０では、比較用の電圧制御発振器と比較して、利得が最大になる電圧が低電圧側にシフトして０．３Ｖ程度になる。電圧制御発振器１０では、利得が最大になる電圧が０．３Ｖ程度であるので、電源電圧が０．５Ｖ程度である場合でも、利得が比較的大きくなる領域を使用することができる。   As indicated by an arrow C in FIG. 4B, in the voltage controlled oscillator 10, the voltage at which the gain is maximized is shifted to the low voltage side to be about 0.3 V as compared with the voltage controlled oscillator for comparison. Become. In the voltage controlled oscillator 10, since the voltage at which the gain is maximized is about 0.3V, a region where the gain is relatively large can be used even when the power supply voltage is about 0.5V.

電圧制御発振器１０は、発振信号を検出した後に、Ｂ級のバイアス点動作からＣ級のバイアス点動作に移行する。また、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のゲートを接地し且つフォワードボディバイアスすることにより、周波数が大きく変化する制御電圧範囲を低電圧領域に移行している。これにより、電圧制御発振器１０は、０．５Ｖ程度の電源でも高いＶＣＯ利得を得ることができる。   After detecting the oscillation signal, the voltage controlled oscillator 10 shifts from the class B bias point operation to the class C bias point operation. Further, by grounding the gates of the first varactor transistor 151 and the second varactor transistor 152 and forward body biasing, the control voltage range in which the frequency changes greatly is shifted to the low voltage region. Thereby, the voltage controlled oscillator 10 can obtain a high VCO gain even with a power supply of about 0.5V.

プリスケーラ２０は、電圧制御発振器１０の発振周波数を４分周する注入同期型周波数分周回路２１と、注入同期型周波数分周回路２１が自走発振するときの自走周波数を較正する自走周波数較正回路２２とを有する。   The prescaler 20 includes an injection-locked frequency dividing circuit 21 that divides the oscillation frequency of the voltage-controlled oscillator 10 by 4, and a free-running frequency that calibrates the free-running frequency when the injection-locked frequency dividing circuit 21 self-runs. And a calibration circuit 22.

図５（ａ）は注入同期型周波数分周回路２１の内部回路ブロック図であり、図５（ｂ）は注入同期型周波数分周回路２１に含まれる反転素子の内部回路ブロック図であり、図５（ｃ）は図５（ｂ）に示す反転素子に含まれる素子の内部回路ブロック図である。   5A is an internal circuit block diagram of the injection-locked frequency dividing circuit 21, and FIG. 5B is an internal circuit block diagram of an inverting element included in the injection-locked frequency dividing circuit 21. FIG. 5C is an internal circuit block diagram of elements included in the inverting element shown in FIG.

注入同期型周波数分周回路２１は、第１遅延素子２１１と、第２遅延素子２１２とを有する。第１遅延素子２１１及び第２遅延素子２１２はそれぞれ、正入力端子、負入力端子、正出力端子、負出力端子、第１注入端子、第２注入端子、第１較正入力端子及び第２較正端子を有する。第１遅延素子２１１の負出力端子は第２遅延素子２１２の正入力端子に接続され、第１遅延素子２１１の正出力端子は第２遅延素子２１２の負入力端子に接続される。第２遅延素子２１２の正出力端子は第１遅延素子２１１の正入力端子に接続され、第２遅延素子２１２の負出力端子は第１遅延素子２１１の負入力端子に接続される。第１遅延素子２１１及び第２遅延素子２１２の注入端子は、電圧制御発振器１０の発振周波数に対応する信号Ｖinjが入力される。第１遅延素子２１１及び第２遅延素子２１２の第１較正端子及び第２較正端子はそれぞれ、自走周波数較正回路２２から出力される信号Ｖbp及びＶbnが入力される。 The injection locking type frequency divider circuit 21 includes a first delay element 211 and a second delay element 212. The first delay element 211 and the second delay element 212 are respectively a positive input terminal, a negative input terminal, a positive output terminal, a negative output terminal, a first injection terminal, a second injection terminal, a first calibration input terminal, and a second calibration terminal. Have The negative output terminal of the first delay element 211 is connected to the positive input terminal of the second delay element 212, and the positive output terminal of the first delay element 211 is connected to the negative input terminal of the second delay element 212. The positive output terminal of the second delay element 212 is connected to the positive input terminal of the first delay element 211, and the negative output terminal of the second delay element 212 is connected to the negative input terminal of the first delay element 211. A signal V inj corresponding to the oscillation frequency of the voltage controlled oscillator 10 is input to the injection terminals of the first delay element 211 and the second delay element 212. Signals V bp and V bn output from the free-running frequency calibration circuit 22 are input to the first calibration terminal and the second calibration terminal of the first delay element 211 and the second delay element 212, respectively.

第１遅延素子２１１は、第１可変遅延素子２１１１と、第２可変遅延素子２１１２と、第１ラッチ反転素子２１１３と、第２ラッチ反転素子２１１４と、第１注入トランジスタ２１１５ｐと、第２注入トランジスタ２１１５ｎとを有する。第１注入トランジスタ２１１５ｐはｐＭＯＳトランジスタであり、第２注入トランジスタ２１１５ｎはｎＭＯＳトランジスタである。   The first delay element 211 includes a first variable delay element 2111, a second variable delay element 2112, a first latch inversion element 2113, a second latch inversion element 2114, a first injection transistor 2115p, and a second injection transistor. 2115n. The first injection transistor 2115p is a pMOS transistor, and the second injection transistor 2115n is an nMOS transistor.

第１可変遅延素子２１１１は、第１トランジスタ２１１６と、第２トランジスタ２１１７と、第３トランジスタ２１１８と、第４トランジスタ２１１９とを有する。第１トランジスタ２１１６及び第２トランジスタ２１１７はｐＭＯＳトランジスタであり、第３トランジスタ２１１８及び第４トランジスタ２１１９はｎＭＯＳトランジスタである。第１トランジスタ２１１６、第２トランジスタ２１１７、第３トランジスタ２１１８及び第４トランジスタ２１１９はそれぞれ、フォワードボディバイアスされている。第１トランジスタ２１１６は、ゲートが第１較正入力端子に接続され、ソースが電源電圧に接続され、ドレインが第２トランジスタ２１１７のソースの接続される。第２トランジスタ２１１７は、ゲートが第３トランジスタ２１１８のゲートに接続され、ソースが第１トランジスタ２１１６のドレインに接続され、ドレインが第３トランジスタ２１１８のドレインの接続される。第３トランジスタ２１１８は、ゲートが第２トランジスタ２１１７のゲートに接続され、ソースが第４トランジスタ２１１９のドレインに接続され、ドレインが第２トランジスタ２１１７のドレインの接続される。第４トランジスタ２１１９は、ゲートが第２較正入力端子に接続され、ソースが接地され、ドレインが第３トランジスタ２１１８のソースの接続される。第２トランジスタ２１１７及び第３トランジスタ２１１８のゲートは第１遅延素子２１１の正入力端子となり、第２トランジスタ２１１７及び第３トランジスタ２１１８のドレインは第１遅延素子２１１の負出力端子となる。第２トランジスタ２１１７及び第３トランジスタ２１１８のドレインは、第１ラッチ反転素子２１１３の入力端子、第２ラッチ反転素子２１１４の出力端子、第１注入トランジスタ２１１５ｐのソース及び第２注入トランジスタ２１１５ｎのドレインに更に接続される。第１注入トランジスタ２１１５ｐ及び第２注入トランジスタ２１１５ｎはそれぞれ、フォワードボディバイアスされている。   The first variable delay element 2111 includes a first transistor 2116, a second transistor 2117, a third transistor 2118, and a fourth transistor 2119. The first transistor 2116 and the second transistor 2117 are pMOS transistors, and the third transistor 2118 and the fourth transistor 2119 are nMOS transistors. The first transistor 2116, the second transistor 2117, the third transistor 2118, and the fourth transistor 2119 are each forward body biased. The first transistor 2116 has a gate connected to the first calibration input terminal, a source connected to the power supply voltage, and a drain connected to the source of the second transistor 2117. The second transistor 2117 has a gate connected to the gate of the third transistor 2118, a source connected to the drain of the first transistor 2116, and a drain connected to the drain of the third transistor 2118. The third transistor 2118 has a gate connected to the gate of the second transistor 2117, a source connected to the drain of the fourth transistor 2119, and a drain connected to the drain of the second transistor 2117. The fourth transistor 2119 has a gate connected to the second calibration input terminal, a source grounded, and a drain connected to the source of the third transistor 2118. The gates of the second transistor 2117 and the third transistor 2118 serve as the positive input terminal of the first delay element 211, and the drains of the second transistor 2117 and the third transistor 2118 serve as the negative output terminal of the first delay element 211. The drains of the second transistor 2117 and the third transistor 2118 are further connected to the input terminal of the first latch inverting element 2113, the output terminal of the second latch inverting element 2114, the source of the first injection transistor 2115p, and the drain of the second injection transistor 2115n. Connected. Each of the first injection transistor 2115p and the second injection transistor 2115n is forward body biased.

第２可変遅延素子２１１２は、第１可変遅延素子２１１１と同一の構成を有する。第２可変遅延素子２１１２の第２トランジスタ２１１７及び第３トランジスタ２１１８のゲートは第１遅延素子２１１の負入力端子となる。また、第２可変遅延素子２１１２の第２トランジスタ２１１７及び第３トランジスタ２１１８のドレインは第１遅延素子２１１の正出力端子となる。第２可変遅延素子２１１２の第２トランジスタ２１１７及び第３トランジスタ２１１８のドレインは、第１ラッチ反転素子２１１３の出力端子、第２ラッチ反転素子２１１４の入力端子、第１注入トランジスタ２１１５ｐ及び第２注入トランジスタ２１１５ｎのソースに更に接続される。   The second variable delay element 2112 has the same configuration as the first variable delay element 2111. The gates of the second transistor 2117 and the third transistor 2118 of the second variable delay element 2112 serve as the negative input terminal of the first delay element 211. The drains of the second transistor 2117 and the third transistor 2118 of the second variable delay element 2112 serve as the positive output terminal of the first delay element 211. The drains of the second transistor 2117 and the third transistor 2118 of the second variable delay element 2112 are the output terminal of the first latch inversion element 2113, the input terminal of the second latch inversion element 2114, the first injection transistor 2115p, and the second injection transistor. Further connected to the source of 2115n.

第２遅延素子２１２は、第１遅延素子２１１と同一の構成を有する。   The second delay element 212 has the same configuration as the first delay element 211.

注入同期型周波数分周回路２１は、第１遅延素子２１１及び第２遅延素子２１２の第１較正入力端子及び第２較正端子に入力される信号を変化させることにより、第１可変遅延素子２１１１及び第２可変遅延素子２１１２の遅延時間が変化する。   The injection-locked frequency dividing circuit 21 changes the signals input to the first calibration input terminal and the second calibration terminal of the first delay element 211 and the second delay element 212, thereby changing the first variable delay element 2111 and The delay time of the second variable delay element 2112 changes.

図６は、自走周波数較正回路２２の内部回路ブロック図である。   FIG. 6 is an internal circuit block diagram of the free-running frequency calibration circuit 22.

自走周波数較正回路２２は、第１カウンタ２２１と、第２カウンタ２２２と、周波数比較部２２３と、パルス生成部２２４と、クロック信号選択部２２５と、アップダウンカウンタ２２６と、デジタルアナログ変換部２２７とを有する。第１カウンタ２２１、第２カウンタ２２２、周波数比較部２２３、パルス生成部２２４、クロック信号選択部２２５、アップダウンカウンタ２２６及びデジタルアナログ変換部２２７はそれぞれ、デジタル回路で形成される。   The free-running frequency calibration circuit 22 includes a first counter 221, a second counter 222, a frequency comparison unit 223, a pulse generation unit 224, a clock signal selection unit 225, an up / down counter 226, and a digital / analog conversion unit 227. And have. The first counter 221, the second counter 222, the frequency comparison unit 223, the pulse generation unit 224, the clock signal selection unit 225, the up / down counter 226, and the digital / analog conversion unit 227 are each formed of a digital circuit.

第１カウンタ２２１は、分周回路３０から出力される分周信号Ｄｉｖｏｕｔの周波数を計数して５ビットのデジタル信号である第１カウント信号として周波数比較部２２３に出力する。一例では、第１カウンタ２２１は、所定の時間当たりの分周信号Ｄｉｖｏｕｔの立ち上がりエッジの回数を計数することにより、分周信号Ｄｉｖｏｕｔの周波数を計数する。第１カウンタ２２１は、パルス生成部２２４から出力されるリセット信号に基づいて、計数したカウント値をリセットする。   The first counter 221 counts the frequency of the frequency-divided signal Divout output from the frequency-dividing circuit 30 and outputs it to the frequency comparison unit 223 as a first count signal that is a 5-bit digital signal. In one example, the first counter 221 counts the frequency of the divided signal Divout by counting the number of rising edges of the divided signal Divout per predetermined time. The first counter 221 resets the counted value based on the reset signal output from the pulse generator 224.

第２カウンタ２２２は、位相周波数検出器４０に入力される参照信号Ｒｅｆの周波数を計数して５ビットのデジタル信号である第２カウント信号として周波数比較部２２３に出力する。一例では、第２カウンタ２２２は、所定の時間当たりの参照信号Ｒｅｆの立ち上がりエッジの回数を計数することにより、参照信号Ｒｅｆの周波数を計数する。第２カウンタ２２２は、パルス生成部２２４から出力されるリセット信号に基づいて、計数したカウント値をリセットする。   The second counter 222 counts the frequency of the reference signal Ref input to the phase frequency detector 40 and outputs it to the frequency comparison unit 223 as a second count signal that is a 5-bit digital signal. In one example, the second counter 222 counts the frequency of the reference signal Ref by counting the number of rising edges of the reference signal Ref per predetermined time. The second counter 222 resets the counted value based on the reset signal output from the pulse generator 224.

周波数比較部２２３は、第１カウンタ２２１から入力される第１カウント信号に対応する第１カウント値と、第２カウンタ２２２から入力される第２カウント信号に対応する第２カウント値とを比較する。周波数比較部２２３は、第１カウント値が第２カウント値よりも２以上大きい場合、カウントダウン信号をアップダウンカウンタ２２６に出力する。また、周波数比較部２２３は、第１カウント値が第２カウント値よりも２以上小さい場合、カウントアップ信号をアップダウンカウンタ２２６に出力する。また、周波数比較部２２３は、第１カウント値と第２カウント値とが同一である場合又は第１カウント値と第２カウント値と差が１である場合、クロック停止信号をクロック信号選択部２２５に出力する。   The frequency comparison unit 223 compares the first count value corresponding to the first count signal input from the first counter 221 and the second count value corresponding to the second count signal input from the second counter 222. . When the first count value is two or more larger than the second count value, the frequency comparison unit 223 outputs a countdown signal to the up / down counter 226. Further, the frequency comparison unit 223 outputs a count-up signal to the up / down counter 226 when the first count value is two or more smaller than the second count value. Further, when the first count value and the second count value are the same or when the difference between the first count value and the second count value is 1, the frequency comparison unit 223 sends the clock stop signal to the clock signal selection unit 225. Output to.

パルス生成部２２４は、位相周波数検出器４０に入力される参照信号Ｒｅｆが何周期入力されたかを計数して、第１カウンタ２２１及び第２カウンタ２２２に所定の周期毎にパルス状のリセット信号を出力する。また、パルス生成部２２４は、第１カウンタ２２１及び第２カウンタ２２２にリセット信号を出力している間、クロック停止信号をクロック信号選択部２２５に出力する。一例では、パルス生成部２２４は、１８周期毎にリセット信号を出力する。   The pulse generator 224 counts how many times the reference signal Ref input to the phase frequency detector 40 is input, and outputs a pulse-like reset signal to the first counter 221 and the second counter 222 at predetermined intervals. Output. In addition, the pulse generation unit 224 outputs a clock stop signal to the clock signal selection unit 225 while outputting the reset signal to the first counter 221 and the second counter 222. In one example, the pulse generator 224 outputs a reset signal every 18 cycles.

クロック信号選択部２２５は、周波数比較部２２３及びパルス生成部２２４の何れからもクロック停止信号が入力されていない場合、参照信号Ｒｅｆをクロック信号としてアップダウンカウンタ２２６に出力する。クロック信号選択部２２５は、周波数比較部２２３又はパルス生成部２２４からクロック停止信号が入力されている場合、Ｈレベル信号をアップダウンカウンタ２２６に出力する。   When the clock stop signal is not input from either the frequency comparison unit 223 or the pulse generation unit 224, the clock signal selection unit 225 outputs the reference signal Ref to the up / down counter 226 as a clock signal. When a clock stop signal is input from the frequency comparison unit 223 or the pulse generation unit 224, the clock signal selection unit 225 outputs an H level signal to the up / down counter 226.

アップダウンカウンタ２２６は、周波数比較部２２３から入力されるカウントアップ信号及びカウントダウン信号に基づいて、デジタルアナログ変換部２２７に出力する８ビットのデジタル信号である較正デジタル信号を変化させる。アップダウンカウンタ２２６は、カウントアップ信号が入力されると較正デジタル信号が示す較正値を１つアップし、カウントダウン信号が入力されると較正デジタル信号が示す較正値を１つダウンする。較正デジタル信号は、アップダウンカウンタ２２６がリセットされると、電源電圧の１／２の値に対応する信号になる。   The up / down counter 226 changes a calibration digital signal which is an 8-bit digital signal output to the digital / analog conversion unit 227 based on the count up signal and the count down signal input from the frequency comparison unit 223. When the count-up signal is input, the up / down counter 226 increases the calibration value indicated by the calibration digital signal by one, and when the count-down signal is input, the up / down counter 226 decreases the calibration value indicated by the calibration digital signal. When the up / down counter 226 is reset, the calibration digital signal becomes a signal corresponding to a half value of the power supply voltage.

デジタルアナログ変換部２２７は、アップダウンカウンタ２２６から入力される較正デジタル信号をデジタルアナログ変換して第１較正アナログ信号及び第２較正アナログ信号を生成する。デジタルアナログ変換部２２７は、生成した第１較正アナログ信号及び第２較正アナログ信号を注入同期型周波数分周回路２１の第１較正入力端子及び第２較正端子にそれぞれ出力する。   The digital-analog converter 227 converts the calibration digital signal input from the up / down counter 226 from digital to analog, and generates a first calibration analog signal and a second calibration analog signal. The digital-analog conversion unit 227 outputs the generated first calibration analog signal and second calibration analog signal to the first calibration input terminal and the second calibration terminal of the injection locking type frequency divider circuit 21, respectively.

分周回路３０、位相周波数検出器４０、チャージポンプ５０及びローパスフィルタ６０はそれぞれ、分周回路１０３、位相周波数検出器１０４、チャージポンプ１０５及びローパスフィルタ１０６と同一の機能を有する。   The frequency divider circuit 30, the phase frequency detector 40, the charge pump 50, and the low pass filter 60 have the same functions as the frequency divider circuit 103, the phase frequency detector 104, the charge pump 105, and the low pass filter 106, respectively.

図７（ａ）は分周回路３０として使用される回路の一例を示す回路ブロック図であり、図７（ｂ）は分周回路３０として使用される回路の他の例を示す回路ブロック図であり、図７（ｃ）は図７（ｂ）に示す回路の内部回路の一例を示す回路ブロック図である。図８（ａ）は位相周波数検出器４０として使用される回路の一例を示す回路ブロック図であり、図８（ｂ）は位相周波数検出器４０として使用される回路の他の例を示す回路ブロック図である。また、図８（ｃ）はチャージポンプ５０として使用される回路の一例を示す回路ブロック図である。それぞれの回路の構成及び動作の説明は省略する。   FIG. 7A is a circuit block diagram illustrating an example of a circuit used as the frequency divider circuit 30, and FIG. 7B is a circuit block diagram illustrating another example of a circuit used as the frequency divider circuit 30. FIG. 7C is a circuit block diagram showing an example of an internal circuit of the circuit shown in FIG. 8A is a circuit block diagram showing an example of a circuit used as the phase frequency detector 40, and FIG. 8B is a circuit block showing another example of a circuit used as the phase frequency detector 40. FIG. FIG. 8C is a circuit block diagram showing an example of a circuit used as the charge pump 50. Description of the configuration and operation of each circuit is omitted.

図９は、注入同期型周波数分周回路２１の自走周波数較正処理の処理フローを示すフローチャートである。   FIG. 9 is a flowchart showing a process flow of the self-running frequency calibration process of the injection locking type frequency divider circuit 21.

まず、ステップＳ１０１において、電圧制御発振器１０の発振動作を停止する。電圧制御発振器１０の発振動作を停止することにより、注入同期型周波数分周回路２１は、電圧制御発振器１０の影響を受けずに自走発振することが可能になる。次いで、ステップＳ１０２において、電圧制御発振器１０を形成するデジタル回路をリセットする。アップダウンカウンタ２２６がリセットされると、アップダウンカウンタ２２６から出力される較正デジタル信号は電源電圧の１／２の値に対応する信号になる。   First, in step S101, the oscillation operation of the voltage controlled oscillator 10 is stopped. By stopping the oscillation operation of the voltage controlled oscillator 10, the injection-locked frequency dividing circuit 21 can perform free-running oscillation without being affected by the voltage controlled oscillator 10. Next, in step S102, the digital circuit forming the voltage controlled oscillator 10 is reset. When the up / down counter 226 is reset, the calibration digital signal output from the up / down counter 226 becomes a signal corresponding to a half value of the power supply voltage.

次いで、ステップＳ１０３において、注入同期型周波数分周回路２１は、自走発振を開始する。次いで、ステップＳ１０４において、第１カウンタ２２１は分周回路３０から出力される分周信号Ｄｉｖｏｕｔの周波数を計数し、第２カウンタ２２２は位相周波数検出器４０に入力される参照信号Ｒｅｆの周波数を計数する。   Next, in step S103, the injection locking type frequency divider circuit 21 starts free-running oscillation. Next, in step S104, the first counter 221 counts the frequency of the frequency-divided signal Divout output from the frequency-dividing circuit 30, and the second counter 222 counts the frequency of the reference signal Ref input to the phase frequency detector 40. To do.

次いで、ステップＳ１０５において、周波数比較部２２３は、第１カウンタ２２１が計数した第１カウント値と、第２カウンタ２２２が計数した第２カウント値との第１の比較を実施する。ステップＳ１０５における第１の比較では、周波数比較部２２３は、第１カウント値と第２カウント値とが同一値であるか又は第１カウント値と第２カウント値との差が１であるか否かを判定する。周波数比較部２２３が第１カウント値と第２カウント値とが同一値であるか又は第１カウント値と第２カウント値との差が１であると判定すると、処理はステップＳ１０９に進む。また、周波数比較部２２３が第１カウント値と第２カウント値とが同一値でなく且つ第１カウント値と第２カウント値との差が１ではないと判定すると、処理はステップＳ１０６に進む。   Next, in step S <b> 105, the frequency comparison unit 223 performs a first comparison between the first count value counted by the first counter 221 and the second count value counted by the second counter 222. In the first comparison in step S105, the frequency comparison unit 223 determines whether the first count value and the second count value are the same value or whether the difference between the first count value and the second count value is 1. Determine whether. If the frequency comparison unit 223 determines that the first count value and the second count value are the same value, or the difference between the first count value and the second count value is 1, the process proceeds to step S109. If the frequency comparison unit 223 determines that the first count value and the second count value are not the same value and the difference between the first count value and the second count value is not 1, the process proceeds to step S106.

処理がステップＳ１０６に進むと、周波数比較部２２３は、第１カウント値と第２カウント値との第２の比較を実施する。ステップＳ１０６における第２の比較では、第１カウント値と第２カウント値との何れのカウント値が大きいかを判定する。周波数比較部２２３が、第１カウント値が第２カウント値よりも大きいと判定した場合、カウントダウン信号をアップダウンカウンタ２２６に出力して、処理はステップＳ１０７に進む。次いでステップＳ１０７において、アップダウンカウンタ２２６は、較正値が１つダウンした較正デジタル信号をデジタルアナログ変換部２２７に出力する。次いで、デジタルアナログ変換部２２７は、入力された較正デジタル信号に対応する第１較正アナログ信号及び第２較正アナログ信号を注入同期型周波数分周回路２１の第１較正入力端子及び第２較正端子にそれぞれ出力して、処理はステップＳ１０４に戻る。   When the process proceeds to step S106, the frequency comparison unit 223 performs a second comparison between the first count value and the second count value. In the second comparison in step S106, it is determined which of the first count value and the second count value is greater. When the frequency comparison unit 223 determines that the first count value is greater than the second count value, the frequency comparison unit 223 outputs a countdown signal to the up / down counter 226, and the process proceeds to step S107. Next, in step S <b> 107, the up / down counter 226 outputs the calibration digital signal whose calibration value is decreased by 1 to the digital / analog conversion unit 227. Next, the digital-analog conversion unit 227 sends the first calibration analog signal and the second calibration analog signal corresponding to the input calibration digital signal to the first calibration input terminal and the second calibration terminal of the injection locking type frequency divider circuit 21, respectively. Each is output, and the process returns to step S104.

また、ステップＳ１０６において、周波数比較部２２３が、第１カウント値が第２カウント値よりも小さいと判定した場合、カウントアップ信号をアップダウンカウンタ２２６に出力して、処理はステップＳ１０８に進む。次いでステップＳ１０８において、アップダウンカウンタ２２６は、較正値が１つアップした較正デジタル信号をデジタルアナログ変換部２２７に出力する。次いで、デジタルアナログ変換部２２７は、入力された較正デジタル信号に対応する第１較正アナログ信号及び第２較正アナログ信号を注入同期型周波数分周回路２１の第１較正入力端子及び第２較正端子にそれぞれ出力して、処理はステップＳ１０４に戻る。   In step S106, when the frequency comparison unit 223 determines that the first count value is smaller than the second count value, the count-up signal is output to the up / down counter 226, and the process proceeds to step S108. Next, in step S <b> 108, the up / down counter 226 outputs a calibration digital signal whose calibration value is increased by one to the digital / analog conversion unit 227. Next, the digital-analog conversion unit 227 sends the first calibration analog signal and the second calibration analog signal corresponding to the input calibration digital signal to the first calibration input terminal and the second calibration terminal of the injection locking type frequency divider circuit 21, respectively. Each is output, and the process returns to step S104.

処理がステップＳ１０９に進むと、周波数比較部２２３は、クロック停止信号をクロック信号選択部２２５に出力する。次いで、クロック信号選択部２２５は、Ｈレベル信号をアップダウンカウンタ２２６に出力して、アップダウンカウンタ２２６が出力する較正デジタル信号を一定値に固定する。アップダウンカウンタ２２６が出力する較正デジタル信号が一定値に固定されることにより、注入同期型周波数分周回路２１が自走発振するときの自走周波数は、
fILFD =N *fref/4
で示される一定値に固定される。ここで、fILFDは注入同期型周波数分周回路２１の自走周波数であり、Ｎは分周回路３０の分周数であり、frefは参照信号Ｒｅｆの周波数である。 When the process proceeds to step S109, the frequency comparison unit 223 outputs a clock stop signal to the clock signal selection unit 225. Next, the clock signal selection unit 225 outputs an H level signal to the up / down counter 226, and fixes the calibration digital signal output by the up / down counter 226 to a constant value. When the calibration digital signal output from the up / down counter 226 is fixed to a constant value, the free-running frequency when the injection-locked frequency dividing circuit 21 self-runs is:
f ILFD = N * f ref / 4
It is fixed at a constant value indicated by. Here, f ILFD is the free-running frequency of the injection-locked frequency dividing circuit 21, N is the frequency dividing number of the frequency dividing circuit 30, and f ref is the frequency of the reference signal Ref.

位相同期回路１は、注入同期型周波数分周回路２１が自走発振するときの自走周波数を較正する自走周波数較正回路２２を有するので、実質的にロックレンジを広くすることができる。   Since the phase locked loop circuit 1 includes the free running frequency calibration circuit 22 that calibrates the free running frequency when the injection locking type frequency dividing circuit 21 performs free running oscillation, the lock range can be substantially widened.

また、電圧制御発振器１０は、発振信号を検出した後に、Ｂ級のバイアス点動作からＣ級のバイアス点動作に移行するように構成されているので、消費電力を抑制することができる。また、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のゲートが接地され且つフォワードボディバイアスされているので、周波数が大きく変化する制御電圧範囲を低電圧領域に移行することができる。   Further, since the voltage controlled oscillator 10 is configured to shift from the class B bias point operation to the class C bias point operation after detecting the oscillation signal, the power consumption can be suppressed. Further, since the gates of the first varactor transistor 151 and the second varactor transistor 152 are grounded and forward body biased, the control voltage range in which the frequency changes greatly can be shifted to the low voltage region.

また、注入同期型周波数分周回路２１では、第１遅延素子２１１及び第２遅延素子２１２の双方に注入端子が配置されると共に第１注入トランジスタ２１１５ｐ及び第２注入トランジスタ２１１５ｎがフォワードボディバイアスされているので、ロックレンジを拡張することができる。   In the injection-locked frequency dividing circuit 21, the injection terminals are arranged in both the first delay element 211 and the second delay element 212, and the first injection transistor 2115p and the second injection transistor 2115n are forward body biased. As a result, the lock range can be expanded.

図１０は注入同期型周波数分周回路２１のロックレンジと他の注入同期型周波数分周回路のロックレンジとの比較を示す図である。図１０において、横軸は注入端子に印加される信号の振幅を示し、縦軸はロックレンジを示す。また、図１０において、ひし形は注入同期型周波数分周回路２１のロックレンジを示し、丸はフォワードボディバイアスをしない注入同期型周波数分周回路でのロックレンジである。また、四角は注入同期型周波数分周回路２１において、第１遅延素子２１１のみにフォワードボディバイアスされた第１注入トランジスタ２１１５２１１５ｐ及び第２注入トランジスタ２１１５ｎが配置される注入同期型周波数分周回路のロックレンジを示す。また、三角は第１遅延素子２１１のみにフォワードボディバイアスされていない第１注入トランジスタ２１１５ｐ及び第２注入トランジスタ２１１５ｎが配置される注入同期型周波数分周回路のロックレンジを示す。   FIG. 10 is a diagram showing a comparison between the lock range of the injection-locked frequency dividing circuit 21 and the lock range of another injection-locked frequency dividing circuit. In FIG. 10, the horizontal axis indicates the amplitude of the signal applied to the injection terminal, and the vertical axis indicates the lock range. In FIG. 10, the diamond indicates the lock range of the injection-locked frequency dividing circuit 21, and the circle indicates the lock range in the injection-locked frequency dividing circuit that does not perform forward body bias. In addition, in the injection-locked frequency divider circuit 21, the square is a lock of the injection-locked frequency divider circuit in which the first injection transistor 21152115p and the second injection transistor 2115n that are forward body biased only to the first delay element 211 are arranged. Indicates the range. Further, the triangle indicates the lock range of the injection-locked frequency dividing circuit in which the first injection transistor 2115p and the second injection transistor 2115n that are not forward body-biased only by the first delay element 211 are arranged.

注入同期信号の振幅が０．３Ｖのとき、ひし形で示される注入同期型周波数分周回路２１は、丸で示されるフォワードボディバイアスをしない状態の注入同期型周波数分周回路と比較してロックレンジが７倍程度になっている。また、ひし形で示される注入同期型周波数分周回路２１は、四角で示される１遅延素子２１１のみにフォワードボディバイアスされた第１注入トランジスタ２１１５２１１５ｐ及び第２注入トランジスタ２１１５ｎが配置される注入同期型周波数分周回路と比較してロックレンジが２倍強になっている。   When the amplitude of the injection locking signal is 0.3 V, the injection locking type frequency dividing circuit 21 indicated by a rhombus has a lock range compared to the injection locking type frequency dividing circuit indicated by a circle without forward body bias. Is about 7 times. Further, the injection locking type frequency dividing circuit 21 indicated by diamonds has an injection locking type frequency at which the first injection transistor 21152115p and the second injection transistor 2115n which are forward body biased only by the 1 delay element 211 indicated by a square are arranged. The lock range is slightly more than twice that of the frequency divider.

また、第１可変遅延素子２１１１及び第２可変遅延素子２１１２は、第１トランジスタ２１１６〜第４トランジスタ２１１９がフォワードボディバイアスされているので、高速動作が可能である。   The first variable delay element 2111 and the second variable delay element 2112 can operate at high speed because the first transistor 2116 to the fourth transistor 2119 are forward body biased.

また、第１カウンタ２２１、第２カウンタ２２２、周波数比較部２２３、パルス生成部２２４、クロック信号選択部２２５、アップダウンカウンタ２２６及びデジタルアナログ変換部２２７はデジタル回路で形成されるので、実装面積が小さくなる。   Further, since the first counter 221, the second counter 222, the frequency comparison unit 223, the pulse generation unit 224, the clock signal selection unit 225, the up / down counter 226, and the digital / analog conversion unit 227 are formed of digital circuits, the mounting area is reduced. Get smaller.

また、パルス生成部２２４は、第１カウンタ２２１及び第２カウンタ２２２に所定の周期毎にパルス状のリセット信号を出力するので、第１カウンタ２２１及び第２カウンタ２２２がオーバフローすることを防止できる。   Further, since the pulse generator 224 outputs a pulse-like reset signal to the first counter 221 and the second counter 222 every predetermined period, it is possible to prevent the first counter 221 and the second counter 222 from overflowing.

周波数比較部２２３は、第１カウント値と第２カウント値と差が１以下であるとき、クロック停止信号を出力するが、第１カウント値と第２カウント値とが同一又は差が所定の値以下のときにクロック停止信号を出力してもよい。周波数比較部２２３は、第１カウンタが計数した周波数と第２カウンタが計数した周波数とが等しくなったと判定したときに、クロック停止信号を出力する。   The frequency comparison unit 223 outputs a clock stop signal when the difference between the first count value and the second count value is 1 or less, but the first count value and the second count value are the same or the difference is a predetermined value. The clock stop signal may be output at the following times. When the frequency comparison unit 223 determines that the frequency counted by the first counter is equal to the frequency counted by the second counter, the frequency comparison unit 223 outputs a clock stop signal.

図１１は位相同期回路を搭載したチップの写真であり、図１２は図１１に示すチップに搭載された位相同期回路のスペクトラムを示す図であり、図１３は図１１に示すチップに搭載された位相同期回路の位相雑音特性を示す図である。   11 is a photograph of a chip on which the phase synchronization circuit is mounted, FIG. 12 is a diagram showing a spectrum of the phase synchronization circuit mounted on the chip shown in FIG. 11, and FIG. 13 is mounted on the chip shown in FIG. It is a figure which shows the phase noise characteristic of a phase-locked loop.

図１１に示すチップは６５ｎｍＣＭＯＳプロセス技術で形成され、電源電圧は０．５Ｖである。図１１に示すチップに搭載された位相同期回路の出力周波数は５．４９ＧＨｚであり、入力される参照信号の周波数は３４．３ＭＨｚである。   The chip shown in FIG. 11 is formed by 65 nm CMOS process technology, and the power supply voltage is 0.5V. The output frequency of the phase synchronization circuit mounted on the chip shown in FIG. 11 is 5.49 GHz, and the frequency of the input reference signal is 34.3 MHz.

図１１に示すチップに搭載された電圧制御発振器の消費電力は５５１μＷであり、プリスケーラと分周回路との合計の消費電力は３４６μＷであり、位相周波数検出器とチャージポンプとの合計の消費電力は３２μＷ、その他の回路部は２１μＷであった。また、図１１に示すチップに搭載された位相同期回路の合計の消費電力は９５０μＷであった。また、リファレンススプリアスは−７０ｄＢ及び−６５ｄＢであり、１ＭＨｚオフセットにおける位相雑音は、−１０６ｄＢｃ／Ｈｚであった。   The power consumption of the voltage controlled oscillator mounted on the chip shown in FIG. 11 is 551 μW, the total power consumption of the prescaler and the frequency divider circuit is 346 μW, and the total power consumption of the phase frequency detector and the charge pump is 32 μW and other circuit portions were 21 μW. Further, the total power consumption of the phase locked loop mounted on the chip shown in FIG. 11 was 950 μW. The reference spurs were -70 dB and -65 dB, and the phase noise at 1 MHz offset was -106 dBc / Hz.

表１は、本実施例と他の位相同期回路との比較を示す表である。表１において、Ｔｅｃｈはプロセスルールを示し、ｆoutは出力周波数を示し、ＶDDは電源電圧を示し、ＰＮは位相雑音を示し、ＰＯＷＥＲは消費電力を示す。また、比較例１はH.-H.HsiehらによりＶＬＳＩにおいて２００７年に発表されたものであり、比較例２はC.-T. LuらによりＴＣＡＳにおいて２０１０年に発表されたものである。また、比較例３はS.-A.YuらによりＪＳＳＣにおいて２００９年に発表されたものであり、比較例４はC.-Y.YangらによりＴＣＡＳにおいて２００１年に発表されたものである。また、比較例５はK.-H.ChengらによりＴＣＡＳにおいて２０１１年に発表されたものである。
Table 1 shows a comparison between this embodiment and other phase synchronization circuits. In Table 1, Tech indicates a process rule, f out indicates an output frequency, V DD indicates a power supply voltage, PN indicates phase noise, and POWER indicates power consumption. Comparative example 1 was published in VLSI in 2007 by H.-H.Hsieh et al., And comparative example 2 was announced in 2010 in TCAS by C.-T. Lu et al. Comparative Example 3 was published in 2009 by J. SSC by S.-A.Yu et al., And Comparative Example 4 was published in 2001 by T. Y. C.-Y. Comparative Example 5 was published in 2011 at TCAS by K.-H. Cheng et al.

図１４（ａ）は実施例と比較例の消費電力の比較を示す図であり、図１４（ｂ）は実施例と比較例の位相雑音の比較を示す図である。図１４（ａ）において、横軸は出力周波数を示し、縦軸は消費電力を示す。また、「ＰＥ」は、
ＰＥ ＝ ＰDC／ｆout
であり、位相雑音ＰDCと出力周波数ｆoutとの比を示す。図１４（ｂ）において、横軸は「ＰＮnorm」であり、縦軸は「ＰＥ」である。「ＰＮnorm」は、
ＰＮnorm ＝ ＰＮ−２０ｌｏｇ（ｆout／ｆofset）
である。ここで、ＰＮは位相雑音であり、ｆofsetはオフセット周波数である。 FIG. 14A is a diagram showing a comparison of power consumption between the example and the comparative example, and FIG. 14B is a diagram showing a comparison of phase noise between the example and the comparative example. In FIG. 14A, the horizontal axis represents the output frequency, and the vertical axis represents the power consumption. In addition, "PE"
PE = P DC / f out
And shows the ratio between the phase noise P DC and the output frequency f out . In FIG. 14B, the horizontal axis is “PN norm ” and the vertical axis is “PE”. "PN norm "
PN norm = PN- 20log (f out / f ofset )
It is. Here, PN is phase noise and f ofset is an offset frequency.

実施例は、比較例と同程度の位相雑音特性を維持しつつ、比較例と比較して消費電力が大幅に低減されている。   The power consumption of the example is greatly reduced as compared with the comparative example while maintaining the same phase noise characteristics as the comparative example.

１ 位相同期回路
１０ 電圧制御発振器
２０ プリスケーラ
２１ 注入同期型周波数分周回路
２２ 自走周波数較正回路
３０ 分周回路
４０ 位相周波数検出器
５０ チャージポンプ
６０ ローパスフィルタ
２２１ 第１カウンタ
２２２ 第２カウンタ
２２３ 周波数比較部
２２４ パルス生成部（カウンタリセット部）
２２５ クロック信号選択部（較正信号固定部）
２２６ アップダウンカウンタ（遅延値較正部）
２２７ デジタルアナログ変換部 DESCRIPTION OF SYMBOLS 1 Phase-locked loop circuit 10 Voltage controlled oscillator 20 Prescaler 21 Injection-locking frequency divider circuit 22 Self-running frequency calibration circuit 30 Divider circuit 40 Phase frequency detector 50 Charge pump 60 Low-pass filter 221 First counter 222 Second counter 223 Frequency comparison 224 Pulse generation unit (counter reset unit)
225 Clock signal selection unit (calibration signal fixing unit)
226 Up / down counter (delay value calibration unit)
227 Digital-analog converter

Claims (5)

電圧制御発振器と、
前記電圧制御発振器が出力する発振信号を分周するプリスケーラと、
前記プリスケーラが分周した信号を更に分周する分周回路と、
を有する位相同期回路であって、前記プリスケーラは、
前記電圧制御発振器が出力する発振信号を分周した信号を出力する注入同期型周波数分周回路と、
前記注入同期型周波数分周回路が自走発振しているときに前記分周回路から出力される信号の周波数が、参照信号の周波数に一致するように、前記注入同期型周波数分周回路の自走周波数を較正する自走周波数較正回路と、を有することを特徴とする位相同期回路。 A voltage controlled oscillator;
A prescaler that divides the oscillation signal output by the voltage controlled oscillator;
A frequency divider that further divides the signal divided by the prescaler;
A phase locked loop circuit, wherein the prescaler is
An injection-locked frequency dividing circuit that outputs a signal obtained by dividing the oscillation signal output from the voltage-controlled oscillator;
The injection-locked frequency divider circuit has a self-running oscillation of the injection-locked frequency divider circuit so that the frequency of the signal output from the divider circuit matches the frequency of the reference signal. And a free-running frequency calibration circuit for calibrating the running frequency. 前記注入同期型周波数分周回路は、リング接続された遅延素子を有し、
前記自走周波数較正回路は、
前記分周回路から出力される信号の周波数を計数する第１カウンタと、
前記参照信号の周波数を計数する第２カウンタと、
前記第１カウンタが計数した周波数と、前記第２カウンタが計数した周波数とを比較する周波数比較部と、
前記周波数比較部の比較結果に応じて変化する周波数較正信号を前記遅延素子に出力することによって、前記遅延素子の遅延値を較正する遅延値較正部と、
前記周波数比較部が、前記第１カウンタが計数した周波数と前記第２カウンタが計数した周波数とが等しくなったと判定したときに、遅延値較正部が出力する周波数較正信号を一定値に固定する較正信号固定部と、
を有する、請求項１に記載の位相同期回路。 The injection locking type frequency divider circuit has a delay element connected in a ring,
The free-running frequency calibration circuit includes:
A first counter for counting the frequency of a signal output from the frequency divider circuit;
A second counter for counting the frequency of the reference signal;
A frequency comparison unit that compares the frequency counted by the first counter with the frequency counted by the second counter;
A delay value calibration unit that calibrates a delay value of the delay element by outputting a frequency calibration signal that changes according to a comparison result of the frequency comparison unit to the delay element;
Calibration that fixes the frequency calibration signal output by the delay value calibration unit to a constant value when the frequency comparison unit determines that the frequency counted by the first counter is equal to the frequency counted by the second counter. A signal fixing part;
The phase synchronization circuit according to claim 1, comprising: 前記自走周波数較正回路は、前記参照信号が何周期入力されたかを計数して、所定の周期毎に前記第１カウンタ及び第２カウンタをリセットするカウンタリセット部を更に有する、請求項２に記載の位相同期回路。   3. The self-running frequency calibration circuit further includes a counter reset unit that counts how many times the reference signal is input and resets the first counter and the second counter every predetermined period. Phase synchronization circuit. 前記遅延素子は、フォワードボディバイアスされたトランジスタを含む、請求項２又は３に記載の位相同期回路。   4. The phase locked loop according to claim 2, wherein the delay element includes a forward body biased transistor. 前記電圧制御発振器は、ゲートが接地され且つフォワードボディバイアスされたトランジスタを有するバラクタを有する、請求項１〜４の何れか一項に記載の位相同期回路。   The phase-locked loop according to any one of claims 1 to 4, wherein the voltage-controlled oscillator has a varactor having a transistor whose gate is grounded and forward body biased.
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