JP2015079530A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の技術に関し、特に、不揮発性メモリと情報処理装置を含む情報処理システムおよびメモリモジュールの制御方法に適用して有効な技術に関する。 The present invention relates to a technology of a semiconductor device, and more particularly to a technology effective when applied to an information processing system including a nonvolatile memory and an information processing device and a memory module control method.
従来、フラッシュメモリ(32M bit容量)とスタティックランダムアクセスメモリ(SRAM(4M bit容量))とがスタックチップでＦＢＧＡ（Fine pitch Ball Grid Array）型パッケージに一体封止された複合型半導体メモリがある。フラッシュメモリとSRAMとは、ＦＢＧＡ型パッケージの入出力電極に対してアドレス入力端子とデータ入出力端子が共通化されている。但し各々の制御端子はそれぞれ独立とされている（例えば、非特許文献１参照。）。 Conventionally, there is a composite semiconductor memory in which a flash memory (32 Mbit capacity) and a static random access memory (SRAM (4 Mbit capacity)) are integrally sealed in a FBGA (Fine pitch Ball Grid Array) type package with a stack chip. In the flash memory and the SRAM, an address input terminal and a data input / output terminal are shared with respect to an input / output electrode of the FBGA type package. However, each control terminal is independent (for example, refer nonpatent literature 1).
また、フラッシュメモリ(1GM bit容量)とダイナミックランダムアクセスメモリ(DRAM(５１２Mbit容量))とがスタックチップでＦＢＧＡ（Fine pitch Ball Grid Array）型パッケージに一体封止された複合型半導体メモリがある。フラッシュメモリとダイナミックランダムアクセスメモリとは、ＦＢＧＡ型パッケージの入出力電極に対してアドレス入力端子とデータ入出力端子、および各々の制御端子はそれぞれ独立とされている（例えば、非特許文献２参照。）。 Further, there is a composite semiconductor memory in which a flash memory (1 GM bit capacity) and a dynamic random access memory (DRAM (512 Mbit capacity)) are integrally sealed in a FBGA (Fine pitch Ball Grid Array) type package with a stack chip. In the flash memory and the dynamic random access memory, the address input terminal, the data input / output terminal, and the respective control terminals are independent from each other with respect to the input / output electrodes of the FBGA type package (see, for example, Non-Patent Document 2). ).
また、フラッシュメモリチップとDRAMチップとがリードフレーム型パッケージに一体封止された複合型半導体メモリもある。この複合型半導体メモリはフラッシュメモリとDRAMとはパッケージの入出力電極に対してアドレス入力端子、データ入出力端子、及び制御端子が共通化されて入出力される（例えば、特許文献１の図１及び図１５、特許文献２参照）。 There is also a composite semiconductor memory in which a flash memory chip and a DRAM chip are integrally sealed in a lead frame type package. In this composite semiconductor memory, the flash memory and the DRAM are input / output with the address input terminal, the data input / output terminal, and the control terminal in common with respect to the input / output electrodes of the package (for example, FIG. 1 of Patent Document 1). And FIG. 15 and Patent Document 2).
また、主記憶装置として扱われるフラッシュメモリとキャッシュメモリとコントローラとCPUから構成されるシステムもある（例えば、特許文献３の図１参照。）。 In addition, there is a system including a flash memory, a cache memory, a controller, and a CPU that are handled as a main storage device (see, for example, FIG. 1 of Patent Document 3).
また、フラッシュメモリとＤＲＡＭと転送制御回路からなる半導体メモリもある（例えば、特許文献４の図２、特許文献５参照。）。 There is also a semiconductor memory including a flash memory, a DRAM, and a transfer control circuit (see, for example, FIG. 2 of Patent Document 4 and Patent Document 5).
また、同一種類のメモリを複数個接続したメモリモジュールがある（特許文献６、特許文献７参照。）。 There are also memory modules in which a plurality of memories of the same type are connected (see Patent Documents 6 and 7).
本願発明者等は、本願に先立って携帯電話及びそれに使用されるプロセッサと、フラッシュメモリと、ランダムアクセスメモリから構成された情報処理システムについて検討を行った。 Prior to this application, the inventors of the present application examined an information processing system including a mobile phone and a processor used therefor, a flash memory, and a random access memory.
図５０に示すように携帯電話には情報処理装置PRCとメモリモジュールMCM１およびMCM2が使用されている。情報処理装置PRCは中央演算装置CPUとSRAMコントローラSRC、DRAMコントローラDRC及びNAND型フラッシュメモリコントローラNDCから構成される。メモリモジュールMCM１はNOR型フラッメモリNOR FLASHとSRAMから構成される。メモリモジュールMCM２はNAND型フラッメモリNAND FLASHとDRAMから構成される。情報処理装置PRCはメモリモジュールMCM１およびMCM２へアクセスを行い、データの読み出しおよび書き込みを行う。 As shown in FIG. 50, an information processing device PRC and memory modules MCM1 and MCM2 are used in a mobile phone. The information processing device PRC includes a central processing unit CPU, an SRAM controller SRC, a DRAM controller DRC, and a NAND flash memory controller NDC. The memory module MCM1 includes a NOR type flash memory NOR FLASH and SRAM. The memory module MCM2 includes a NAND flash memory NAND FLASH and DRAM. The information processing device PRC accesses the memory modules MCM1 and MCM2, and reads and writes data.
電源投入後、情報処理装置PRCは、NOR型フラッシュメモリNOR FLASHに格納されているブートデータを読み出し、自らを立ち上げる。その後、情報処理装置PRCはNOR型フラッシュメモリNOR FLASHより必要に応じてアプリケーションプログラムを読みだし、中央演算装置CPUで実行する。SRAMおよびDRAMはワークメモリとして機能し、中央演算装置CPUでの演算結果などが保存される。 After the power is turned on, the information processing apparatus PRC reads the boot data stored in the NOR flash memory NOR FLASH and starts up itself. Thereafter, the information processing apparatus PRC reads an application program from the NOR flash memory NOR FLASH as necessary, and executes it on the central processing unit CPU. SRAM and DRAM function as work memory, and store the calculation results in the central processing unit CPU.
NAND型フラッシュメモリNAND FLASHには主に音楽データや動画像データが格納されており、情報処理装置PRCは必要に応じて、NAND型フラッシュメモリNAND FLASHより、音楽データや動画像データをDRAMへ読み出し、音楽や動画像の再生を行う。近年、携帯電話機に代表されるモバイル機器の多機能化はますます進展しており、多様なインターフェースを取り扱う必要が生じている。 The NAND flash memory NAND FLASH mainly stores music data and moving image data, and the information processing device PRC reads music data and moving image data from the NAND flash memory NAND FLASH to DRAM as necessary. , Play music and video. In recent years, multi-functionalization of mobile devices typified by mobile phones has been developed more and more, and it is necessary to handle various interfaces.
図５０に示すように、現在、CPUは、異なるメモリデバイス毎にコントローラをもち、並列的にメモリと接続されている。さらに、携帯電話が取り扱うアプリケーション、データ、ワークエリアは携帯電話に付加される機能（音楽やゲーム等配信等）が増えるにつれて大きくなり、より大きな記憶容量のメモリが必要となっている。 As shown in FIG. 50, the CPU currently has a controller for each different memory device and is connected to the memory in parallel. Furthermore, applications, data, and work areas handled by mobile phones become larger as functions (distribution of music, games, etc.) added to the mobile phone increase, and a memory with a larger storage capacity is required.
このため、CPUとメモリを接続する信号配線数が増大し、基板コストの増加、ノイズの増加、信号スキューの増加を招き、携帯電話機の低コスト化、高速化、小型化には対応できないことが判明した。 For this reason, the number of signal wirings connecting the CPU and memory increases, resulting in increased board costs, increased noise, and increased signal skew, and may not be able to cope with the low cost, high speed, and miniaturization of mobile phones. found.
そこで本発明の目的の一つは、情報処理装置とメモリ間および、メモリとメモリ間の信号配線数を低下させ、高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報処理システムを提供することである。 Accordingly, one of the objects of the present invention is to provide an easy-to-use information processing system that can reduce the number of signal wirings between an information processing device and a memory and between a memory and a memory, and can ensure expandability of a memory capacity at high speed and low cost. Is to provide.
本発明の代表的な手段を示せば以下の通りである。情報処理装置と、ダイナミックランダムアクセスメモリと、NOR型フラッシュメモリと、NAND型フラッシュメモリとを直列に接続し、一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と、封止体と封止体外部との接続を行うための電極を設ける。 Representative means of the present invention are as follows. An information processing device, a dynamic random access memory, a NOR flash memory, and a NAND flash memory are connected in series, mounted on one sealing body, and wiring to a semiconductor chip on the sealing body An electrode and an electrode for connecting the sealing body and the outside of the sealing body are provided.
情報処理装置から各メモリのダイナミックランダムアクセスメモリ、NOR型フラッシュメモリ、NAND型フラッシュメモリへの読み出し要求へ要求先の認識情報を含み、さらに、データの読み出しには、転送元の認識情報を含むと良い。 The request information is included in the read request from the information processing apparatus to the dynamic random access memory, NOR type flash memory, and NAND type flash memory of each memory, and the data read includes the transfer source recognition information. good.
情報処理装置から各メモリのダイナミックランダムアクセスメモリ、NOR型フラッシュメモリ、NAND型フラッシュメモリへの読み出し要求へ要求番号の情報を含み、さらに、データの読み出しには、応答番号の情報を含むと良い。 The request number information may be included in the read request from the information processing apparatus to the dynamic random access memory, NOR flash memory, and NAND flash memory of each memory, and the response number information may be included in the data read.
情報処理装置から各メモリのダイナミックランダムアクセスメモリ、NOR型フラッシュメモリ、NAND型フラッシュメモリへの読み出し要求に対応する要求番号の情報を各メモリが生成すると良い。 Each memory may generate information on a request number corresponding to a read request from the information processing apparatus to the dynamic random access memory, NOR flash memory, and NAND flash memory of each memory.
各メモリのダイナミックランダムアクセスメモリ、NOR型フラッシュメモリ、NAND型フラッシュメモリからのデータ読み出しには、前もって読み出しデータのレイテンシ情報を出力すると良い。 To read data from the dynamic random access memory, NOR flash memory, and NAND flash memory of each memory, it is preferable to output read data latency information in advance.
情報処理装置から、各メモリのダイナミックランダムアクセスメモリ、NOR型フラッシュメモリ、NAND型フラッシュメモリが持つリクエストキューおよびレスポンスキューの予約要求を行うと良い。 It is preferable to make a reservation request for the request queue and response queue of the dynamic random access memory, NOR flash memory, and NAND flash memory of each memory from the information processing apparatus.
情報処理装置への各メモリ間のデータ読み出し順序は、読み出した回数に応じて動的に決められることが良い。さらに、読み出し回数は、プログラムできることが良い。 The order of reading data between the memories to the information processing apparatus is preferably determined dynamically according to the number of times of reading. Furthermore, the number of readings is preferably programmable.
電源投入後は、情報処理装置が、直列に接続している各々のメモリへ識別情報を決定する制御を行うと良い。 After the power is turned on, the information processing apparatus may perform control to determine the identification information for each memory connected in series.
メモリへ入力した読み出し要求の時間順序には関係なく、遅い読み出しデータを待たずに、早い読み出しデータを送信できる制御にすると良い。 Regardless of the time order of the read requests input to the memory, it is preferable to control such that early read data can be transmitted without waiting for late read data.
各メモリの読み出し要求を受け付ける回路と、読み出したデータを送信する回路の動作は独立に行える制御にすると良い。 It is preferable to control the circuit that accepts the read request of each memory and the circuit that transmits the read data independently.
書込み動作と読み出し動作を独立に行える制御にすると良い。 It is preferable to control the writing operation and the reading operation independently.
各メモリのクロック周波数は必要に応じて変更できる制御にすると良い。 It is preferable to control the clock frequency of each memory so that it can be changed as necessary.
前記情報処理装置はNAND型フラッシュメモリからデータを読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うと良い。 The information processing apparatus may perform error detection and correction when reading data from the NAND flash memory, and may perform substitution processing for defective addresses for which writing has not been performed correctly.
本発明によれば、高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報処理システムを実現できる。 According to the present invention, it is possible to realize an easy-to-use information processing system that can secure expandability of memory capacity at high speed and low cost.
以下、本発明の実施の形態につき添付図面を参照しながら詳細に説明する。実施の形態において各ブロックを構成する回路素子は、特に制限されないが、公知のCMOS（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The circuit elements constituting each block in the embodiment are not particularly limited, but are formed on a single semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as CMOS (complementary MOS transistor). .
（第１の実施の形態）
図１は本発明を適用した第１の実施の形態である情報処理装置CPU_CHIPとメモリモジュールMEMとから構成される情報処理システムを示したものである。以下におのおのについ説明する。
(First embodiment)
FIG. 1 shows an information processing system including an information processing device CPU_CHIP and a memory module MEM according to a first embodiment to which the present invention is applied. Each is described below.
情報処理装置CPU_CHIPは、情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成されている。メモリ制御回路CONは、リクエストキューRqQ、レスポンスキューRsQ、ブートデバイスIDレジスタBotID、最端デバイスIDレジスタEndID、リクエスト番号生成回路RqN、リクエスト番号生成レジスタRqNRを含む。CPU0、CPU1、CPU2、CPU3では、メモリ制御回路CONを通じて、メモリモジュールMEMより、OSやアプリケーションプログラムおよびアプリケーションプログラムにて処理を行うデータを読みだし実行する。 The information processing device CPU_CHIP includes information processing circuits CPU0, CPU1, CPU2, and CPU3 and a memory control circuit CON. The memory control circuit CON includes a request queue RqQ, a response queue RsQ, a boot device ID register BotID, an end device ID register EndID, a request number generation circuit RqN, and a request number generation register RqNR. CPU0, CPU1, CPU2, and CPU3 read and execute data processed by the OS, application program, and application program from the memory module MEM through the memory control circuit CON.
リクエストキューRqQ は、メモリモジュールMEMへ出力するためのCPU0、CPU1、CPU2およびCPU3で実行しているアプリケーションプログラムの結果などを格納する。レスポンスキューRsQは、CPU0、CPU1、CPU2およびCPU3へ出力するためのメモリモジュールMEMから読み出したアプリケーションプログラムなどを格納する。 The request queue RqQ stores the results of application programs executed by the CPU0, CPU1, CPU2, and CPU3 for output to the memory module MEM. The response queue RsQ stores an application program read from the memory module MEM for output to the CPU0, CPU1, CPU2, and CPU3.
メモリモジュールMEMは、メモリチップM0、M1、M2から構成される。また、情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続されている。メモリチップM0は揮発性メモリであり、メモリチップM1およびM2は不揮発性メモリである。代表的な揮発性メモリには、メモリアレイにダイナミックランダムアクセスメモリセルを用いたDRAM及び疑似スタティックランダムアクセスメモリPSRAM、スタティックランダムアクセスメモリセルを用いたSRAM等があり、本発明には全ての揮発性メモリセルを利用することができる。本実施の形態ではメモリアレイにダイナミックランダムアクセスメモリセルを用いた例を説明する。 The memory module MEM includes memory chips M0, M1, and M2. Further, the information processing device CPU_CHIP and the memory chips M0, M1, and M2 are connected in series. The memory chip M0 is a volatile memory, and the memory chips M1 and M2 are nonvolatile memories. Typical volatile memories include DRAM using dynamic random access memory cells in the memory array, pseudo static random access memory PSRAM, SRAM using static random access memory cells, etc. Memory cells can be used. In this embodiment, an example in which a dynamic random access memory cell is used for a memory array will be described.
不揮発性メモリにはROM(リードオンリーメモリ)、EEPROM(エレクトリカリイレーサブルアンドプログラマブルROM)、フラッシュメモリ、相変化メモリ、マグネティック・ランダムアクセスメモリMRAM、抵抗スイッチング型ランダムアクセスメモリReRAM等を用いることができる。本実施の形態ではフラッシュメモリを例に説明する。 Nonvolatile memory can be ROM (read-only memory), EEPROM (electrically erasable and programmable ROM), flash memory, phase change memory, magnetic random access memory MRAM, resistance switching random access memory ReRAM, etc. . In this embodiment, a flash memory will be described as an example.
また、代表的なフラッシュメモリには、NOR型フラッシュメモリと、AND型フラッシュメモリと、NAND型フラッシュメモリと、ORNAND型フラッシュメモリがあり、本発明には全てのフラッシュメモリを利用することができる。本発明には全てのフラッシュメモリを利用することができる。本実施の形態では、NOR型フラッシュメモリとNAND型フラッシュメモリを例に説明する。 Typical flash memories include a NOR flash memory, an AND flash memory, a NAND flash memory, and an ORNAND flash memory, and all flash memories can be used in the present invention. All flash memories can be used in the present invention. In the present embodiment, a NOR flash memory and a NAND flash memory will be described as examples.
特に限定しないが、メモリチップM0として用いられる典型的な揮発性メモリは、ダイナミックメモリセルを利用したダイナミックランダムアクセスメモリであり、読み出し時間が15ns程度で、約1Gbitの記憶容量を持っている。特に限定しないがメモリチップM０は情報処理装置CPU_CHIPにてアプリケーションプログラムを実行するための一時的なワークメモリとして利用される。 Although not particularly limited, a typical volatile memory used as the memory chip M0 is a dynamic random access memory using dynamic memory cells, has a read time of about 15 ns, and has a storage capacity of about 1 Gbit. Although not particularly limited, the memory chip M0 is used as a temporary work memory for executing an application program in the information processing device CPU_CHIP.
特に限定しないが、メモリチップM１として用いられる典型的なフラッシュメモリは、NOR型フラッシュメモリセルを利用し、読み出し時間が80ns程度であり、約1Gbitの大きな記憶容量を持っている。特に限定しないが、メモリチップM１には情報処理装置CPU_CHIPにて実行するOS、ブートコード、ブートデバイスID値、最端デバイスID値およびアプリケーションプログラムなどが格納される。 Although not particularly limited, a typical flash memory used as the memory chip M1 uses a NOR flash memory cell, has a read time of about 80 ns, and has a large storage capacity of about 1 Gbit. Although not particularly limited, the memory chip M1 stores an OS, a boot code, a boot device ID value, an extreme device ID value, an application program, and the like executed by the information processing device CPU_CHIP.
特に限定しないが、メモリチップM2として用いられる典型的なフラッシュメモリはNAND型フラッシュメモリセルを利用し、読み出し時間が２５μｓ程度であり、約４Gbitの記憶容量を持っている。特に限定しないが、メモリチップM１には主に情報処理装置CPU_CHIPにて再生、録音および録画処理を行うために必要な音声データ、静止画像データや動画像データなどが格納される。 Although not particularly limited, a typical flash memory used as the memory chip M2 uses NAND flash memory cells, has a read time of about 25 μs, and has a storage capacity of about 4 Gbit. Although not particularly limited, the memory chip M1 mainly stores audio data, still image data, moving image data, and the like necessary for reproduction, recording, and recording processing by the information processing device CPU_CHIP.
メモリチップM0は、初期設定回路INIT、リクエストインターフェース回路ReqIFと、レスポンスインターフェース回路ResIFと、メモリ回路MemVLから構成されている。リクエストインターフェース回路ReqIFは、リクエストクロック制御回路RqCkCおよび、リクエストキュー制御回路RqCTから構成される。レスポンスインターフェース回路ResIFは、レスポンスクロック制御回路RsCkCおよび、レスポンスキュー制御回路RqCTから構成される。メモリ回路MemVLは、特に限定しないが、揮発性メモリであり、ダイナミックランダムアクセスメモリセルを利用したダイナミックランダムアクセスメモリである。リクエストクロック制御回路RqCkCは、クロックドライバ回路Drv1およびクロック分周回路Div1から構成される。メモリチップM１は、初期設定回路INIT、リクエストインターフェース回路ReqIFと、レスポンスインターフェース回路ResIFと、メモリ回路MemNV1から構成されている。 The memory chip M0 includes an initial setting circuit INIT, a request interface circuit ReqIF, a response interface circuit ResIF, and a memory circuit MemVL. The request interface circuit ReqIF includes a request clock control circuit RqCkC and a request queue control circuit RqCT. The response interface circuit ResIF includes a response clock control circuit RsCkC and a response queue control circuit RqCT. Although not particularly limited, the memory circuit MemVL is a volatile memory and is a dynamic random access memory using dynamic random access memory cells. The request clock control circuit RqCkC includes a clock driver circuit Drv1 and a clock frequency dividing circuit Div1. The memory chip M1 includes an initial setting circuit INIT, a request interface circuit ReqIF, a response interface circuit ResIF, and a memory circuit MemNV1.
リクエストインターフェース回路ReqIFは、リクエストクロック制御回路RqCkCおよび、リクエストキュー制御回路RqCTから構成される。 The request interface circuit ReqIF includes a request clock control circuit RqCkC and a request queue control circuit RqCT.
レスポンスインターフェース回路ResIFは、レスポンスクロック制御回路RsCkCおよび、レスポンスキュー制御回路RqCTから構成される。 The response interface circuit ResIF includes a response clock control circuit RsCkC and a response queue control circuit RqCT.
特に限定しないが、各メモリチップのリクエストキュー制御回路RqCTには、主に複数のリクエストを格納できるリクエストキューReqQ、IDレジスタIDR、レイテンシ値出力設定レジスタLRG、レスポンス順序設定レジスタRRG、リクエスト番号設定回路RNBなどが装備され、レスポンスキュー制御回路RqCTには、主に複数のレスポンスを格納できるレスポンスキューResQ、レイテンシ計算回路LAおよびレスポンス番号テーブルTBなどが装備されている。 Although not particularly limited, the request queue control circuit RqCT of each memory chip mainly includes a request queue ReqQ that can store multiple requests, an ID register IDR, a latency value output setting register LRG, a response order setting register RRG, and a request number setting circuit. The response queue control circuit RqCT is mainly equipped with a response queue ResQ that can store a plurality of responses, a latency calculation circuit LA, a response number table TB, and the like.
メモリチップM１は、初期設定回路INIT１、リクエストインターフェース回路ReqIFと、レスポンスインターフェース回路ResIFと、メモリ回路MemNV1から構成されている。 The memory chip M1 includes an initial setting circuit INIT1, a request interface circuit ReqIF, a response interface circuit ResIF, and a memory circuit MemNV1.
リクエストインターフェース回路ReqIFは、リクエストクロック制御回路RqCkCおよび、リクエストキュー制御回路RqCTから構成される。レスポンスインターフェース回路ResIFは、レスポンスクロック制御回路RsCkCおよび、レスポンスキュー制御回路RqCTから構成される。メモリ回路MemNV1は、特に限定しないが、不揮発性メモリであり、NOR型フラッシュメモリセルを利用したNOR型フラッシュメモリである。リクエストクロック制御回路RqCkCは、クロックドライバ回路Drv1およびクロック分周回路Div1から構成される。 The request interface circuit ReqIF includes a request clock control circuit RqCkC and a request queue control circuit RqCT. The response interface circuit ResIF includes a response clock control circuit RsCkC and a response queue control circuit RqCT. Although not particularly limited, the memory circuit MemNV1 is a nonvolatile memory, and is a NOR flash memory using NOR flash memory cells. The request clock control circuit RqCkC includes a clock driver circuit Drv1 and a clock frequency dividing circuit Div1.
リクエストインターフェース回路ReqIFおよびレスポンスインターフェース回路ResIFの構成は、メモリチップM0と同じである。 The configuration of the request interface circuit ReqIF and the response interface circuit ResIF is the same as that of the memory chip M0.
メモリチップM２は、初期設定回路INIT、リクエストインターフェース回路ReqIFと、レスポンスインターフェース回路ResIFと、メモリ回路MemNV２から構成されている。メモリチップM2は、直列的に接続しているメモリチップの中で、最も終端のメモリチップであることを示すため、特に限定しないがRqEn3、RsMux3、RqCk3を接地（gnd）している。 The memory chip M2 includes an initial setting circuit INIT, a request interface circuit ReqIF, a response interface circuit ResIF, and a memory circuit MemNV2. In order to indicate that the memory chip M2 is the most terminal memory chip among the memory chips connected in series, although not particularly limited, RqEn3, RsMux3, and RqCk3 are grounded (gnd).
リクエストインターフェース回路ReqIFは、リクエストクロック制御回路RqCkCおよび、リクエストキュー制御回路RqCTから構成される。レスポンスインターフェース回路ResIFは、レスポンスクロック制御回路RsCkCおよび、レスポンスキュー制御回路RqCTから構成される。メモリ回路MemNV２は、特に限定しないが、不揮発性メモリであり、NAND型フラッシュメモリセルを利用したNAND型フラッシュメモリである。リクエストクロック制御回路RqCkCは、クロックドライバ回路Drv1およびクロック分周回路Div1から構成される。 The request interface circuit ReqIF includes a request clock control circuit RqCkC and a request queue control circuit RqCT. The response interface circuit ResIF includes a response clock control circuit RsCkC and a response queue control circuit RqCT. Although not particularly limited, the memory circuit MemNV2 is a non-volatile memory and a NAND flash memory using NAND flash memory cells. The request clock control circuit RqCkC includes a clock driver circuit Drv1 and a clock frequency dividing circuit Div1.
リクエストインターフェース回路ReqIFおよびレスポンスインターフェース回路ResIFの構成は、メモリチップM0と同じである。 The configuration of the request interface circuit ReqIF and the response interface circuit ResIF is the same as that of the memory chip M0.
メモリチップM0、M1及びM2の初期設定回路INITは電源投入直後に、それぞれのメモリチップに対し初期設定を行う。メモリチップM0、M1及びM2のリクエストキュー制御回路RqCTには、それぞれのメモリチップのID番号を格納するIDレジスタが設けられている。電源投入直後に先ず、初期設定回路INITによって初期設定され、次に、情報処理装置CPU_CHIPによってメモリチップM0、M1、M2のID番号が決定され、それぞれのメモリチップ内のIDレジスタへID番号が格納される。 The initial setting circuit INIT of the memory chips M0, M1, and M2 performs initial setting for each memory chip immediately after power-on. The request queue control circuit RqCT of the memory chips M0, M1, and M2 is provided with an ID register that stores the ID number of each memory chip. Immediately after the power is turned on, the initial setting circuit INIT is initially set, and then the ID numbers of the memory chips M0, M1, and M2 are determined by the information processing device CPU_CHIP, and the ID numbers are stored in the ID registers in the respective memory chips. Is done.
メモリチップM0、M1及びM2は、特に限定しないが、それぞれブートデバイス認識信号Bsigを持っており、このブートデバイス認識信号Bsigが接地（gnd）されている場合は、そのメモリチップが電源投入直後の動作を行うためのブートプログラムを格納しているブートデバイスであることを示す。ブートデバイス認識信号Bsigが電源(vdd)に接続されている場合は、そのメモリチップがブートデバイスではないことを示す。特に限定しないが、メモリチップM1がブートデバイスであり、メモリチップM0およびM2はブートデバイスに設定されていない。また、ブートデバイス認識信号Bsigによって、どのチップをブートデバイスにするかをプログラムすることができる。 The memory chips M0, M1 and M2 are not particularly limited, but each has a boot device recognition signal Bsig. When the boot device recognition signal Bsig is grounded (gnd), the memory chip is immediately after power-on. Indicates a boot device that stores a boot program for performing an operation. When the boot device recognition signal Bsig is connected to the power supply (vdd), it indicates that the memory chip is not a boot device. Although not particularly limited, the memory chip M1 is a boot device, and the memory chips M0 and M2 are not set as boot devices. Also, it is possible to program which chip is the boot device by the boot device recognition signal Bsig.
RqCk0、RqCK1およびRqCk2は、リクエストクロックであり、RsCk0、RsCK1およびRsCk2はレスポンスクロックである。RqEN0、RqEN1およびRqEN2は、リクエストイネーブル信号であり、RsEN0、RsEN1およびRsEN2はレスポンスイネーブル信号である。RqMux0、RqMux1およびRqMux2は、リクエス信号であり、RsMux0、RsMux1およびRsMux2はレスポンス信号である。 RqCk0, RqCK1, and RqCk2 are request clocks, and RsCk0, RsCK1, and RsCk2 are response clocks. RqEN0, RqEN1, and RqEN2 are request enable signals, and RsEN0, RsEN1, and RsEN2 are response enable signals. RqMux0, RqMux1 and RqMux2 are request signals, and RsMux0, RsMux1 and RsMux2 are response signals.
メモリチップM0は、特に限定しないが、情報処理装置CPU_CHIPからのリクエストを受け付けることが可能であればRqEN0をHighにし、受け付けることが不可能であればRqEN0をLowにする。メモリチップM１は、特に限定しないが、メモリチップM0からのリクエストを受け付けることが可能であればRqEN1をHighにし、受け付けることが不可能であればRqEN1をLowにする。メモリチップM2は、特に限定しないが、メモリチップM1からのリクエストを受け付けることが可能であればRqEN2をHighにし、受け付けることが不可能であればRqEN2をLowにする。 The memory chip M0 is not particularly limited, but if the request from the information processing device CPU_CHIP can be received, RqEN0 is set to High, and if it cannot be received, RqEN0 is set to Low. The memory chip M1 is not particularly limited, but if the request from the memory chip M0 can be received, RqEN1 is set to High, and if it cannot be received, RqEN1 is set to Low. The memory chip M2 is not particularly limited, but if the request from the memory chip M1 can be accepted, RqEN2 is set to High, and if it cannot be received, RqEN2 is set to Low.
RqMux0、RqMux1およびRqMux2は、リクエスト信号であり、これらリクエスト信号を通じて送信されるリクエストは、特に限定しないがID値、コマンド、アドレス、リクエスト番号及び書き込みデータなどが、多重化され、それぞれのリクエストクロックRqCk0、RqCk1およびRqCk2に同期して送信される。RsMux0、RsMux1およびRsMux2のレスポンス信号であり、これらレスポンス信号を通じて送信されるレスポンスは、特に限定しないがID値、レスポンス番号、読み出しデータのレイテンシ値あるいはレイテンシレベル値及び読み出したデータなどが、多重化され、それぞれのレスポンスクロックRsCk0、RsCk1、RsCk2に同期して送信される。 RqMux0, RqMux1 and RqMux2 are request signals, and the requests transmitted through these request signals are not particularly limited, but the ID value, command, address, request number, write data, etc. are multiplexed and each request clock RqCk0 Are transmitted in synchronization with RqCk1 and RqCk2. RsMux0, RsMux1, and RsMux2 response signals. Responses sent through these response signals are not particularly limited, but the ID value, response number, read data latency value or latency level value, and read data are multiplexed. Are transmitted in synchronization with the response clocks RsCk0, RsCk1, and RsCk2.
以下に本情報処理システムの動作を説明する。先ず、電源投入時および電源投入直後の動作について説明する。 The operation of the information processing system will be described below. First, the operation at the time of power-on and immediately after power-on will be described.
＜電源投入直後の動作説明＞＜電源投入時の初期シーケンス＞
先ず、図１および図２を用いて電源投入時の本情報処理システムの動作の一例について説明する。
<Operation description immediately after power-on><Initial sequence at power-on>
First, an example of the operation of the information processing system when the power is turned on will be described with reference to FIGS.
図２は、本情報処理システム装置の電源投入時の初期シーケンスを示す一例である。 FIG. 2 is an example showing an initial sequence when the information processing system apparatus is powered on.
T1の期間（PwON）で情報処理装置CPU_CHIPと、メモリモジュールMEM内のメモリチップM0、M1及びM2へ電源投入を行い、T2の期間（Reset）でリセットを行う。リセットの方法は特に限定しないが、それぞれの内蔵回路で自動的にリセットを行う方法でも、あるいは、外部にリセット端子を持ち、このリセット信号によってリセット動作を行うこととしても良い。 Power is turned on to the information processing device CPU_CHIP and the memory chips M0, M1, and M2 in the memory module MEM during the period T1 (PwON), and reset is performed during the period T2 (Reset). The reset method is not particularly limited, but may be a method of automatically resetting by each built-in circuit, or a reset terminal provided outside and performing a reset operation by this reset signal.
T2のリセット期間（Reset）の期間では、情報処理装置CPU_CHIP、メモリチップM0、M1及びM2の内部状態を初期設定する。以下に一例を示す。 In the reset period (Reset) period of T2, the internal states of the information processing device CPU_CHIP and the memory chips M0, M1, and M2 are initialized. An example is shown below.
情報処理装置CPU_CHIPはブートデバイスIDレジスタBotIDを１へ、最端デバイスIDレジスタEndIDを０へ初期設定する。 The information processing device CPU_CHIP initializes the boot device ID register BotID to 1 and the farthest device ID register EndID to 0.
メモリチップM0は、自身の初期設定回路INITが、自身のリクエストキュー制御回路RqCT、レスポンスキュー制御回路RqCT、リクエスト制御回路RqCkc、レスポンスクロック制御回路RsCkC、クロック分周回路Div1、Div2およびメモリ回路MemVLを初期設定する。IDレジスタIDRが持つID値は0へ、ID有効ビットはLowへ初期設定される。 In the memory chip M0, its initial setting circuit INIT has its own request queue control circuit RqCT, response queue control circuit RqCT, request control circuit RqCkc, response clock control circuit RsCkC, clock divider circuits Div1, Div2, and memory circuit MemVL. Initial setting. The ID value of the ID register IDR is initialized to 0, and the ID valid bit is initialized to Low.
レイテンシ出力レジスタLRGが持つイテンシ値出力フラグ情報LRGFlag値およびID情報値は0へ初期設定される。 The latency value output flag information LRGFlag value and ID information value of the latency output register LRG are initialized to 0.
レスポンス順序設定レジスタRRGが持つリクエスト番号選択フラグRSELFlag値と、レスポンス順序フラグRRGFlag値と、ID情報値は０へ初期設定される。 The request number selection flag RSELFlag value, the response order flag RRGFlag value, and the ID information value that the response order setting register RRG has are initialized to 0.
レスポンスキュー制御回路RqCTが持つレスポンス調停回路のレスポンス優先順位に関して、メモリチップM0のレスポンス優先順位は１へ、メモリチップM1のレスポンス優先順位は2へ、メモリチップM2のレスポンス優先順位は3へ初期設定される。クロック分周回路Div1およびDiv2の分周比は１へ初期設定される。 Regarding the response priority of the response arbitration circuit of the response queue control circuit RqCT, the response priority of the memory chip M0 is set to 1, the response priority of the memory chip M1 is set to 2, and the response priority of the memory chip M2 is initially set to 3. Is done. The frequency division ratio of the clock frequency dividing circuits Div1 and Div2 is initialized to 1.
メモリチップM1は、自身の初期設定回路INITが、自身のリクエストキュー制御回路RqCT、レスポンスキュー制御回路RqCT、リクエスト制御回路RqCkc、レスポンスクロック制御回路RsCkC、クロック分周回路Div1、Div2およびメモリ回路MemNV1を初期設定する。IDレジスタIDRが持つID値は0へ、ID有効ビットはLowへ初期設定される。レイテンシ出力レジスタLRGが持つイテンシ値出力フラグ情報LRGFlag値およびID情報値は0へ初期設定される。 In the memory chip M1, its own initial setting circuit INIT has its own request queue control circuit RqCT, response queue control circuit RqCT, request control circuit RqCkc, response clock control circuit RsCkC, clock divider circuit Div1, Div2, and memory circuit MemNV1. Initial setting. The ID value of the ID register IDR is initialized to 0, and the ID valid bit is initialized to Low. The latency value output flag information LRGFlag value and ID information value of the latency output register LRG are initialized to 0.
レスポンス順序設定レジスタRRGが持つリクエスト番号選択フラグRSELFlag値と、レスポンス順序フラグRRGFlag値と、ID情報値は０へ初期設定される。メモリチップM1のレスポンスキュー制御回路RqCTが持つレスポンス調停回路のレスポンス優先順位に関して、メモリチップM1のレスポンス優先順位は1へ、メモリチップM2のレスポンス優先順位は２へ初期設定される。クロック分周回路Div1およびDiv2の分周比は１に設定される。 The request number selection flag RSELFlag value, the response order flag RRGFlag value, and the ID information value that the response order setting register RRG has are initialized to 0. Regarding the response priority of the response arbitration circuit included in the response queue control circuit RqCT of the memory chip M1, the response priority of the memory chip M1 is initially set to 1, and the response priority of the memory chip M2 is initially set to 2. The frequency dividing ratio of the clock frequency dividing circuits Div1 and Div2 is set to 1.
メモリチップM2は、自身の初期設定回路INITが、自身のリクエストキュー制御回路RqCT、レスポンスキュー制御回路RqCT、リクエスト制御回路RqCkc、レスポンスクロック制御回路RsCkC、クロック分周回路Div1、Div2およびメモリ回路MemNV2を初期設定する。IDレジスタIDRが持つID値は0へ、ID有効ビットはLowへ初期設定される。レイテンシ出力レジスタLRGが持つイテンシ値出力フラグ情報LRGFlag値およびID情報値は0へ初期設定される。 In the memory chip M2, its own initial setting circuit INIT has its own request queue control circuit RqCT, response queue control circuit RqCT, request control circuit RqCkc, response clock control circuit RsCkC, clock divider circuits Div1, Div2, and memory circuit MemNV2. Initial setting. The ID value of the ID register IDR is initialized to 0, and the ID valid bit is initialized to Low. The latency value output flag information LRGFlag value and ID information value of the latency output register LRG are initialized to 0.
レスポンス順序設定レジスタRRGが持つリクエスト番号選択フラグRSELFlag値と、レスポンス順序フラグRRGFlag値と、ID情報値は０へ初期設定される。メモリチップM2のレスポンスキュー制御回路RqCTが持つレスポンス調停回路のレスポンス優先順位に関してメモリチップM2のレスポンス優先順位は1へ初期設定される。クロック分周回路Div1およびDiv2の分周比は１に設定される。 The request number selection flag RSELFlag value, the response order flag RRGFlag value, and the ID information value that the response order setting register RRG has are initialized to 0. With respect to the response priority of the response arbitration circuit included in the response queue control circuit RqCT of the memory chip M2, the response priority of the memory chip M2 is initially set to 1. The frequency dividing ratio of the clock frequency dividing circuits Div1 and Div2 is set to 1.
T2のリセット期間(Reset)が終了した後のT3の期間（LinkEn）では、情報処理装置CPU_CHIP、メモリチップM0,M1およびM2の信号の接続確認を行う。以下に一例を示す。 In the period T3 (LinkEn) after the reset period (Reset) of T2 ends, connection confirmation of signals of the information processing device CPU_CHIP and the memory chips M0, M1, and M2 is performed. An example is shown below.
情報処理装置CPU_CHIPからリクエストクロックRqCk0がメモリチップM0へ入力され、メモリチップM0のクロックドライバDrv1を通じてクロック分周回路Div1およびクロック信号ck1としてクロック分周回路Div2へ出力される。クロック分周回路Div1へ入力したクロックは、リクエストクロックRqCk1を通じてメモリチップM1へ出力する。クロック分周回路Div1へ入力したクロックは、クロック信号ck2から出力され、また、リクエストクロックRqCk1を通じてメモリチップM2へ出力する。クロック分周回路Div2へ入力したクロックはクロック信号ck3から出力され、また、レスポンスクロックRsCk0を通じて情報処理装置CPU_CHIPへ出力する。メモリチップM1のクロックドライバDrv1へ入力されたクロックは、クロック分周回路Div1およびクロック信号ck1としてクロック分周回路Div2へ出力される。クロック分周回路Div1へ入力したクロックは、クロック信号ck2から出力され、また、リクエストクロックRqCk1を通じてメモリチップM2へ出力する。クロック分周回路Div2へ入力したクロックは、クロック信号ck3から出力され、また、レスポンスクロックRsCk1を通じてメモリチップM0へ出力する。レスポンスクロックRsCk1を通じてメモリチップM0のクロックドライバDrv2へ入力されたクロックはクロック信号ck4へ出力される。メモリチップM2のクロックドライバDrv1へ入力されたクロックはクロック分周回路Div1およびおよびクロック信号ck1としてクロック分周回路Div2へ出力される。クロック分周回路Div2へ入力したクロックはクロック信号ck3から出力され、またリクエストクロックRqCk1を通じてメモリチップM2へ出力する。レスポンスクロックRsCk2を通じてメモリチップM1のクロックドライバDrv2へ入力されたクロックはクロック信号ck4へ出力される。 The request clock RqCk0 is input from the information processing device CPU_CHIP to the memory chip M0, and is output to the clock frequency dividing circuit Div2 as the clock frequency dividing circuit Div1 and the clock signal ck1 through the clock driver Drv1 of the memory chip M0. The clock input to the clock divider circuit Div1 is output to the memory chip M1 through the request clock RqCk1. The clock input to the clock divider circuit Div1 is output from the clock signal ck2, and is output to the memory chip M2 through the request clock RqCk1. The clock input to the clock divider circuit Div2 is output from the clock signal ck3, and is output to the information processing device CPU_CHIP through the response clock RsCk0. The clock input to the clock driver Drv1 of the memory chip M1 is output to the clock frequency dividing circuit Div1 and the clock frequency dividing circuit Div2 as the clock signal ck1. The clock input to the clock divider circuit Div1 is output from the clock signal ck2, and is output to the memory chip M2 through the request clock RqCk1. The clock input to the clock divider circuit Div2 is output from the clock signal ck3, and is output to the memory chip M0 through the response clock RsCk1. The clock input to the clock driver Drv2 of the memory chip M0 through the response clock RsCk1 is output to the clock signal ck4. The clock input to the clock driver Drv1 of the memory chip M2 is output to the clock frequency dividing circuit Div1 and the clock frequency dividing circuit Div2 as the clock signal ck1. The clock input to the clock divider circuit Div2 is output from the clock signal ck3, and is output to the memory chip M2 through the request clock RqCk1. The clock input to the clock driver Drv2 of the memory chip M1 through the response clock RsCk2 is output to the clock signal ck4.
次に、メモリチップM0は、ブートデバイス認識信号Bsigが電源vddに接続されているので、自分自身はブートデバイスではないことを認識する。メモリチップM1は、ブートデバイス認識信号Bsigが接地gndされているので、自分自身がブートデバイスであることを認識し、自らのメモリ回路MemNV1が保持しているブートデバイスID値１をIDレジスタへ設定し、ID有効ビットをHighにする。メモリチップM2は、ブートデバイス認識信号Bsigが電源に接続されているので、自分自身はブートデバイスではないことを認識する。さらに、メモリチップM2は、RqEn3、RsMux3、RqCk3を接地（gnd）していることによって、直列接続しているメモリチップの最も終端のメモリチップであることを認識し、リクエストイネーブル信号RqEn2をHighにする。
Next, the memory chip M0 recognizes that it is not a boot device because the boot device recognition signal Bsig is connected to the power supply vdd. The memory chip M1 recognizes itself as a boot device because the boot device recognition signal Bsig is grounded, and sets the boot
次に、メモリチップM1はリクエストイネーブル信号RqEn2がHighになったことを確認し、レスポンスイネーブル信号RsEn2及びリクエストイネーブル信号RqEn1をHighにする。次に、メモリチップM0はリクエストイネーブル信号RqEn1がHighになったことを確認し、レスポンスイネーブル信号RsEn1及びリクエストイネーブル信号RqEn0をHighにする。最後に、情報処理装置CPU_CHIPは、リクエストイネーブル信号RqEn0がHighになったことを確認し、各メモリチップの信号接続が確認されたことを知り、レスポンスイネーブル信号RsEn0をHighにする。これによって、情報処理装置CPU_CHIPおよびメモリチップM0、M1、M2が直列接続されていることが確認できる。 Next, the memory chip M1 confirms that the request enable signal RqEn2 has become High, and sets the response enable signal RsEn2 and the request enable signal RqEn1 to High. Next, the memory chip M0 confirms that the request enable signal RqEn1 has become High, and sets the response enable signal RsEn1 and the request enable signal RqEn0 to High. Finally, the information processing device CPU_CHIP confirms that the request enable signal RqEn0 has become High, knows that the signal connection of each memory chip has been confirmed, and sets the response enable signal RsEn0 to High. Thereby, it can be confirmed that the information processing device CPU_CHIP and the memory chips M0, M1, and M2 are connected in series.
T3の期間が終了した後のT4の期間（BootRd）では情報処理装置CPU_CHIPがメモリチップM1よりブートデータを読み出す。以下に動作の一例を示す。 In the period T4 (BootRd) after the period T3 ends, the information processing device CPU_CHIP reads the boot data from the memory chip M1. An example of the operation is shown below.
情報処理装置CPU_CHIPは、ブートデバイスIDレジスタBotIDの値１を読み出し、リクエスト信号RqMux0を通じて、ID値1、バンクアクティブ命令BA、バンクアドレスBK0、ページアドレスPage0を多重化したリクエストReqBAm1をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。
The information processing device CPU_CHIP reads the
続いて、リクエスト信号RqMux0を通じて、ID値1、読み出し命令RD、バンクアドレスBK0、カラムアドレスColを多重化したリクエストReqRDm1をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。
Subsequently, the request ReqRDm1 in which the
メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqBAm1とReqRDm1を順に、自身のリクエストキュー制御回路RqCTへ格納する。 The memory chip M0 sequentially stores requests ReqBAm1 and ReqRDm1 from the information processing device CPU_CHIP in its own request queue control circuit RqCT.
メモリチップM0は、リクエストReqBAm1およびReqRDm1に含まれるID値１と自身のIDレジスタの値２を順に比較する。比較結果は不一致のため、メモリチップM0はリクエストReqBAm1およびReqRD16m1を自身へのリクエストではないと判断し、リクエスト信号RqMux1を通じて、順にメモリチップM1へ転送する。
The memory chip M0 sequentially compares the
メモリチップM１は、メモリチップM0からのリクエストReqBAm1およびReqRDm1を自身のリクエストキュー制御回路RqCTへ格納する。 The memory chip M1 stores the requests ReqBAm1 and ReqRDm1 from the memory chip M0 in its own request queue control circuit RqCT.
メモリチップM１のリクエストキュー制御回路RqCTはリクエストReqBAm１に含まれるID値1と自身のIDレジスタの値1を比較する。双方は一致しているため、リクエストキュー制御回路RqCTはリクエストReqBA１をメモリ回路MemVLへ送信する。メモリ回路MemVLは、リクエストReqBAm１にバンクアクティブ命令BA、バンクアドレスBK0、ページアドレスPage0によって、指定された１ページ分（特に限定しないが1kバイト分）のブートデータがバッファBUF0へ転送される。ブートデータには、ブートプログラムと最終端デバイスID番号３が含まれる。
The request queue control circuit RqCT of the memory chip M1 compares the
メモリチップM１のリクエストキュー制御回路RqCTはリクエストReqRDm1に含まれるID値1と自身のIDレジスタの値１を比較する。双方は一致しているため、リクエストキュー制御回路RqCTは、リクエストReqRDm1をメモリ回路MemVLへ送信する。
The request queue control circuit RqCT of the memory chip M1 compares the
メモリチップM1のメモリ回路MemNV1からリクエストReqRDm1に含まれる読み出し命令RD16、バンクアドレスBK０、カラムアドレスColによって、バッファBUF0内の最終端デバイスID番号３を含んだブートデータが読み出され、IDレジスタ値1を含めて、レスポンスキュー制御回路RsCTへレスポンスRsRDm1として転送される。
The boot data including the last
メモリチップM1のレスポンスキュー制御回路RsCTは、レスポンス信号RsMux0を通じて、レスポンスRsRDm1をメモリチップM0へ出力する。メモリチップM0は、レスポンスRsRDm1を受け取り情報処理装置CPU_CHIPへ出力する。 The response queue control circuit RsCT of the memory chip M1 outputs the response RsRDm1 to the memory chip M0 through the response signal RsMux0. The memory chip M0 receives the response RsRDm1 and outputs it to the information processing device CPU_CHIP.
情報処理装置CPU_CHIPは、レスポンスResRDm1をレスポンスキューRsQへ格納する。レスポンスResBRD1に含まれるID値１により、ブートデータが、メモリチップM1から送信されたことを知ることができる。最終端デバイスID値３はメモリ制御回路CON内の最終端デバイスIDレジスタEndIDへ保存される。
The information processing device CPU_CHIP stores the response ResRDm1 in the response queue RsQ. From the
T4の期間が終了した後のT5の期間（InitID）では、情報処理装置CPU_CHIPは、ブートプログラムによって自らを立ち上げ、次に各メモリチップM0、M1、M2へID番号の割り当てを行う。以下に動作の一例を示す。 In the period T5 (InitID) after the period T4 ends, the information processing device CPU_CHIP starts itself up by the boot program and then assigns an ID number to each of the memory chips M0, M1, and M2. An example of the operation is shown below.
情報処理装置CPU_CHIPはブートコードに従い、先ず、各メモリチップへのID番号付けを行う。情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID番号２とID設定命令をメモリチップM0へ転送する。メモリチップM0では、ID有効ビットがLowのため、まだID番号付けが行われていない。そこで、メモリチップM0は、ID番号２とID設定命令によってIDレジスタへID番号２を設定し、ID有効ビットをHighにする。ID有効ビットがHighとなることで、ID番号付けが完了したことを示す。メモリチップM0のID番号付けが完了すると、メモリチップM0はレスポンス信号RsMux0を通じて、メモリチップM0のID値２およびID番号付け完了情報を出力する。情報処理装置CPU_CHIPは、メモリチップM0のID値２およびID番号付け完了情報を受け取り、メモリチップM0のID番号付けが完了したことを知る。
The information processing device CPU_CHIP first assigns an ID number to each memory chip according to the boot code. The information processing device CPU_CHIP transfers the
次に、情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じてID番号３とID設定命令を多重化したリクエストReqID3をメモリチップM0へ転送する。メモリチップM０は自身のID番号２とリクエストReqID3に含まれるID番号３とを比較し、不一致のため、リクエストReqID3をメモリチップM１へ転送する。
Next, the information processing device CPU_CHIP transfers the request ReqID3 obtained by multiplexing the
メモリチップM1は自身のID番号1とリクエストReqID3に含まれるID番号３とを比較し、不一致のため、リクエストReqID3をメモリチップM２へ転送する。メモリチップM２では、ID有効ビットがLowのため、まだID番号付けが行われていない。そこで、メモリチップM２は、リクエストReqID3に含まれるID番号３とID設定命令によってメモリチップM2のIDレジスタへID番号３を設定し、ID有効ビットをHighにする。最終端のメモリチップM2のID番号付けが完了すると、メモリチップM2はレスポンス信号RqMux２を通じて、メモリチップM２のID値３およびID番号付け完了情報を多重化したレスポンスResID3をメモリチップM1へ出力する。メモリチップM1はレスポンス信号RqMux1を通じてレスポンスResID3をメモリチップM0へ出力する。メモリチップM0はレスポンス信号RqMux0を通じてレスポンスResID3を情報処理装置CPU_CHIPへ転送する。情報処理装置CPU_CHIPは、レスポンスResID3を受け取り、このレスポンスResID3に含まれるメモリチップM２のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したことを知る。さらに、情報処理装置CPU_CHIPは、転送されたメモリチップM２のID値３と、メモリ制御回路CON内の最終端デバイスIDレジスタEndIDに設定されている最終端デバイスID値３とを比較し、双方が一致したことで、最終端のメモリチップまでID番号付けが行われたことを確認する。
The memory chip M1 compares its
T5の期間が終了した後のT6の期間（Idle）以降は、メモリモジュールMEMはアイドル状態となり、情報処理装置CPU_CHPからのリクエストを待つ状態となる。 After the period T6 (Idle) after the period T5 ends, the memory module MEM enters an idle state and waits for a request from the information processing device CPU_CHP.
このように、電源投入直後に、直列接続の確認動作を行うことで、確実にメモリ同士が接続されていることが確認できる。さらに、ブートデバイスおよび、最端のメモリチップを明示し、自動的に各メモリへのID付けが行われることで、容易に、必要な分だけメモリチップを接続し、メモリ容量を拡張することができる。 As described above, it is possible to confirm that the memories are reliably connected by performing the serial connection confirmation operation immediately after the power is turned on. Furthermore, the boot device and the endmost memory chip are clearly specified, and IDs are automatically assigned to each memory, so that it is easy to connect memory chips as much as necessary and expand the memory capacity. it can.
＜レジスタ設定 レイテンシ値出力設定レジスタLRG＞
電源投入時の初期シーケンスが終了した後、メモリチップM0、M1およびM2のレイテンシ値出力レジスタLREGへのデータ設定動作について図３を利用し説明する。
<Register setting Latency value output setting register LRG>
A data setting operation to the latency value output register LREG of the memory chips M0, M1, and M2 after the initial sequence at power-on will be described with reference to FIG.
特に限定しないがレイテンシ値出力設定レジスタLRGでは、メモリチップM0、M1およびM2の、どのメモリチップからのレスポンスに関するレイテンシ値を出力すればいいのかを設定できる。 Although not particularly limited, the latency value output setting register LRG can set which memory chip should output the latency value of the memory chips M0, M1, and M2.
特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が2、１及び3に設定されている。 Although not particularly limited, the ID register values of the memory chips M0, M1, and M2 are set to 2, 1, and 3, respectively.
図3はメモリチップM0、M1およびM2のレイテンシ値出力レジスタLREGへデータを設定する動作の一例を示すフローチャートである。 FIG. 3 is a flowchart showing an example of an operation for setting data in the latency value output register LREG of the memory chips M0, M1, and M2.
特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が2、１及び3に設定されている。 Although not particularly limited, the ID register values of the memory chips M0, M1, and M2 are set to 2, 1, and 3, respectively.
先ず、メモリチップM0のレイテンシ値出力レジスタLREGへのデータ設定動作について説明する。 First, the data setting operation to the latency value output register LREG of the memory chip M0 will be described.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値２、レイテンシ値出力レジスタ設定命令LRGSet、レイテンシ値出力レジスタLRGへの設定値LRGData0を多重化したリクエストReqLRGSet0をクロック信号RqCK0に同期させ、メモリチップM0へ転送する（図3 ：Step1）。レイテンシ出力レジスタLRGへの設定値LRGData0には、レイテンシ値出力フラグ情報LRGFlag値１と、ID値2と、ID値1と、ID値3が含まれる。
The information processing device CPU_CHIP synchronizes the request signal ReqLRGSet0 in which the
メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqLRGSet0を格納する（図3：Step2）。 The request queue control circuit RqCT of the memory chip M0 stores the request ReqLRGSet0 (FIG. 3: Step 2).
次に、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqLRGSet0に含まれるID値２と自身のIDレジスタの値2を比較する（図3：Step3）。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
双方は一致しているため、メモリチップM0のレイテンシ値出力レジスタLRGへ設定値LRGData0が設定される（図3：Step4）。 Since both coincide, the set value LRGData0 is set in the latency value output register LRG of the memory chip M0 (FIG. 3: Step 4).
次に、メモリチップM1のレイテンシ値出力レジスタLREGへのデータ設定動作について説明する。 Next, a data setting operation to the latency value output register LREG of the memory chip M1 will be described.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値1、レイテンシ値出力レジスタ設定命令LRGSet、レイテンシ値出力レジスタLRGへの設定値LRGData1を多重化したリクエストReqLRGSet1をクロック信号RqCK0に同期させ、メモリチップM0へ転送する（図3：Step1）。設定値LRGData1には、レイテンシ値出力フラグ情報LRGFlag値１と、ID値2と、ID値1と、ID値3が含まれる。
Through the request signal RqMux0, the information processing device CPU_CHIP synchronizes the request value ReqLRGSet1 in which the
メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqLRGSet1を格納する（図3：Step2）。 The request queue control circuit RqCT of the memory chip M0 stores the request ReqLRGSet1 (FIG. 3: Step 2).
次に、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqLRGSet1に含まれるID値1と自身のIDレジスタの値2を比較する（図3：Step3）。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
双方は不一致のため、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqLRGSet1をリクエストキュー回路RqQXOへ転送し、メモリチップM1へ送信する（（図3：Step5）。 Since the two do not match, the request queue control circuit RqCT of the memory chip M0 transfers the request ReqLRGSet1 to the request queue circuit RqQXO and transmits it to the memory chip M1 (FIG. 3: Step 5).
メモリチップM1のリクエストキュー制御回路RqCTはリクエストReqLRGSet1を格納する（図3：Step2）。 The request queue control circuit RqCT of the memory chip M1 stores the request ReqLRGSet1 (FIG. 3: Step 2).
次に、メモリチップM1のリクエストキュー制御回路RqCTはリクエストReqLRGSet1に含まれるID値1と自身のIDレジスタの値1を比較する（図3：Step3）。
Next, the request queue control circuit RqCT of the memory chip M1 compares the
双方は一致しているため、メモリチップM1のレイテンシ値出力レジスタLRGへ設定値LRGData1が設定される（図3：Step4）。 Since both coincide, the set value LRGData1 is set in the latency value output register LRG of the memory chip M1 (FIG. 3: Step 4).
メモリチップM2のレイテンシ値出力レジスタLREGへのデータ設定動作はメモリチップM1と同様の動作で行われる。 The data setting operation to the latency value output register LREG of the memory chip M2 is performed in the same manner as the memory chip M1.
図4は、メモリチップM0、M1およびM2のレイテンシ値出力レジスタLREGの設定値の一例を示す。 FIG. 4 shows an example of a set value of the latency value output register LREG of the memory chips M0, M1, and M2.
メモリチップM0のレイテンシ値出力レジスタM0_LREGの設定値によってメモリチップM0は、自身へのリクエストに対するレスポンスと、メモリチップM1へのリクエストと、メモリチップM2へのリクエストに関するレイテンシ値を出力する。 Depending on the set value of the latency value output register M0_LREG of the memory chip M0, the memory chip M0 outputs a response to the request to itself, a request to the memory chip M1, and a latency value related to the request to the memory chip M2.
メモリチップM1のレイテンシ値出力レジスタM1_LREGの設定値によってメモリチップM1は、自身へのリクエストに対するレスポンスと、メモリチップM2へのリクエストに関するレイテンシ値を出力する。 Based on the set value of the latency value output register M1_LREG of the memory chip M1, the memory chip M1 outputs a response to the request to itself and a latency value related to the request to the memory chip M2.
メモリチップM2のレイテンシ値出力レジスタM2_LREGの設定値によってメモリチップM2は、自身へのリクエストに対するレスポンスに関するレイテンシ値を出力する。 Based on the set value of the latency value output register M2_LREG of the memory chip M2, the memory chip M2 outputs a latency value related to a response to a request to itself.
このように、データを出力する前に、そのデータが何時出力するかを示すレイテンシ値を出力することで、情報処理装置CPU_CHIPは、前もって、データの到着時間を知ることができる。そのため、情報処理装置CPU_CHIPはデータの到着前に必要な他の処理を行うことができ性能向上が図れる。 Thus, before outputting data, the information processing device CPU_CHIP can know the arrival time of the data in advance by outputting the latency value indicating when the data is output. Therefore, the information processing device CPU_CHIP can perform other necessary processes before the arrival of data and can improve performance.
＜レジスタ設定 レスポンス順序設定レジスタRRG＞
図5はメモリチップM0、M1およびM2のレスポンス順序設定レジスタRRGへデータを設定する動作の一例を示すフローチャートである。
<Register setting Response order setting register RRG>
FIG. 5 is a flowchart showing an example of an operation for setting data in the response order setting register RRG of the memory chips M0, M1, and M2.
先ず、メモリチップM0のレスポンス順序設定レジスタRRGへのデータ設定動作について説明する。 First, the data setting operation to the response order setting register RRG of the memory chip M0 will be described.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値２、レスポンス順序設定レジスタ設定命令RRGSet、レスポンス順序設定レジスタRRGへの設定値RRGData0を多重化したリクエストReqRRGSet0をクロック信号RqCK0に同期させ、メモリチップM0へ転送する（図5：Step1）。設定値RRGData0には、リクエスト番号選択フラグ情報RSELFlag値と、レスポンス順序フラグRRGFlag情報と、ID値が含まれる。
Through the request signal RqMux0, the information processing device CPU_CHIP synchronizes the request value ReqRRGSet0, in which the
メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRRGSet0を格納する（図5：Step2）。 The request queue control circuit RqCT of the memory chip M0 stores the request ReqRRGSet0 (FIG. 5: Step 2).
次に、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRRGSet0に含まれるID値２と自身のIDレジスタの値2を比較する（図5：Step3）。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
双方は一致しているため、メモリチップM0のレスポンス順序設定レジスタRRGへ設定値RRGData0が設定される。（図5：Step4）。 Since both match, the set value RRGData0 is set in the response order setting register RRG of the memory chip M0. (Figure 5: Step 4).
次に、メモリチップM1のへのデータ設定動作について説明する。 Next, the data setting operation for the memory chip M1 will be described.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値1、レスポンス順序設定レジスタ設定命令RRGSet、レスポンス順序設定レジスタRRGへの設定値RRGData1を多重化したリクエストReqRRGSet1をクロック信号RqCK0に同期させ、メモリチップM0へ転送する（図5：Step1）。
Through the request signal RqMux0, the information processing device CPU_CHIP synchronizes the request value ReqRRGSet1 in which the
設定値RRGData1には、リクエスト番号選択フラグ情報RSELFlag値１と、レスポンス順序フラグ情報RRGFlag値１と、ID値2が含まれる。
The set value RRGData1 includes request number selection flag
メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRRGSet1を格納する（図5：Step2）。 The request queue control circuit RqCT of the memory chip M0 stores the request ReqRRGSet1 (FIG. 5: Step 2).
次に、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRRGSet1に含まれるID値1と自身のIDレジスタの値2を比較する（図5：Step3）。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
双方は不一致のため、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRRGSet1をリクエストキュー回路RqQXOへ転送し、メモリチップM1へ送信する（図5：Step5）。 Since the two do not match, the request queue control circuit RqCT of the memory chip M0 transfers the request ReqRRGSet1 to the request queue circuit RqQXO and transmits it to the memory chip M1 (FIG. 5: Step 5).
メモリチップM1のリクエストキュー制御回路RqCTはリクエストReqRRGSet1を格納する（図5：Step2）。 The request queue control circuit RqCT of the memory chip M1 stores the request ReqRRGSet1 (FIG. 5: Step 2).
次に、メモリチップM1のリクエストキュー制御回路RqCTはリクエストReqRRGSet1に含まれるID値1と自身のIDレジスタの値1を比較する（図5：Step3）。
Next, the request queue control circuit RqCT of the memory chip M1 compares the
双方は一致しているため、メモリチップM1のレスポンス順序設定レジスタRRGへ設定値RRGData1が設定される（図5：Step4）。 Since both coincide, the set value RRGData1 is set in the response order setting register RRG of the memory chip M1 (FIG. 5: Step 4).
メモリチップM2のレスポンス順序設定レジスタRRG設定動作はメモリチップM1と同様の動作で行われる。 The response order setting register RRG setting operation of the memory chip M2 is performed in the same manner as the memory chip M1.
図６(a)および(b)は、メモリチップM0、M1およびM2のレスポンス順序設定レジスタRRGの設定値の一例を示す。M0_RRGはメモリチップM0のレスポンス順序設定レジスタRRGである。M1_RRGはメモリチップM1のレスポンス順序設定レジスタRRGである。M2_RRGはメモリチップM2のレスポンス順序設定レジスタRRGである。 FIGS. 6A and 6B show examples of setting values of the response order setting register RRG of the memory chips M0, M1, and M2. M0_RRG is the response order setting register RRG of the memory chip M0. M1_RRG is the response order setting register RRG of the memory chip M1. M2_RRG is the response order setting register RRG of the memory chip M2.
特に限定しないがリクエスト番号選択フラグ情報RSELFlag値が0の場合は、情報処理装置CPU_CHIPからメモリモジュールMEMへ送信されるリクエストに含まれるリクエスト番号を利用しレスポンス順序を決め、また、リクエスト番号選択フラグ情報RSELFlag値が1の場合は、情報処理装置CPU_CHIPからメモリモジュールMEMへ送信されるリクエストに対応するリクエスト番号をメモリチップが生成し、その生成したリクエスト番号を利用し、レスポンス順序を決める。 Although not specifically limited, when the request number selection flag information RSELFlag value is 0, the response number is determined using the request number included in the request transmitted from the information processing device CPU_CHIP to the memory module MEM, and the request number selection flag information When the RSELFlag value is 1, the memory chip generates a request number corresponding to a request transmitted from the information processing device CPU_CHIP to the memory module MEM, and determines the response order using the generated request number.
また、特に限定しないがレスポンス順序フラグ情報RRGFlag値が0の場合は、メモリモジュールMEMへ入力したリクエスト順には制限を受けないで、早く送信できるレスポンスから送信し、また、レスポンス順序フラグ情報RRGFlag値が1の場合は、メモリモジュールMEMへ入力したリクエスト順にレスポンスを送信する。 Also, although there is no particular limitation, when the response order flag information RRGFlag value is 0, the request order input to the memory module MEM is not restricted, and the response order flag information RRGFlag value is not limited. In the case of 1, responses are transmitted in the order of requests input to the memory module MEM.
図６(a)が示すレスポンス順序設定レジスタRRGの設定値により、メモリチップM0は、自身へのリクエストに関してはメモリチップM0自身が生成したリクエスト番号を利用し、入力したリクエスト順にレスポンスを送信する。また、メモリチップM0は、自身のレスポンスと、メモリチップM1あるいはM2からメモリチップM0 へ入力したレスポンスの間では、リクエストの入力順序に関わらず、早く送信できるレスポンは、遅いレスポンを待つことなく、情報処理装置CPU_CHIPへ送信できる。 According to the set value of the response order setting register RRG shown in FIG. 6A, the memory chip M0 uses the request number generated by the memory chip M0 itself for requests to itself, and transmits responses in the order of the input requests. In addition, the memory chip M0, between the response of its own and the response input from the memory chip M1 or M2 to the memory chip M0, regardless of the input order of the requests, the response that can be transmitted early does not wait for the slow response, It can be transmitted to the information processing device CPU_CHIP.
メモリチップM1は、自身へのリクエストに関してはメモリチップM1自身が生成したリクエスト番号を利用し、入力したリクエスト順にレスポンスを送信する。また、メモリチップM1は、自身のレスポンスと、メモリチップM2からメモリチップM1 へ入力したレスポンスの間では、リクエストの入力順序に関わらず、早く送信できるレスポンは、遅いレスポンを待つことなく、メモリチップM0へ送信できる。 For the request to itself, the memory chip M1 uses the request number generated by the memory chip M1 itself, and transmits responses in the order of the input requests. In addition, the memory chip M1 can quickly send a response between its own response and the response input from the memory chip M2 to the memory chip M1, regardless of the input order of requests. Can be sent to M0.
メモリチップM2は、自身へのリクエストに関してはメモリチップM2自身が生成したリクエスト番号を利用し、入力したリクエスト順にレスポンスを、メモリチップM1へ送信する。 For the request to itself, the memory chip M2 uses the request number generated by the memory chip M2 itself, and transmits responses to the memory chip M1 in the order of the input requests.
図６(b)が示すレスポンス順序設定レジスタRRGの設定値により、メモリチップM0は、自身へのリクエストに関しては、情報処理装置CPU_CHIPから送信されるリクエスト番号を利用し、リクエストの入力順序に関わらず、早く送信できるレスポンは、遅いレスポンを待つことなく情報処理装置CPU_CHIPへ送信される。また、メモリチップM0は、自身のレスポンスと、メモリチップM1あるいはM2からメモリチップM0 へ入力したレスポンスの間では、リクエストの入力順序に関わらず、早く送信できるレスポンは、遅いレスポンを待つことなく、情報処理装置CPU_CHIPへ送信できる。 Depending on the value set in the response order setting register RRG shown in FIG. 6B, the memory chip M0 uses the request number transmitted from the information processing device CPU_CHIP for the request to itself, regardless of the input order of the requests. The response that can be transmitted early is transmitted to the information processing device CPU_CHIP without waiting for the late response. In addition, the memory chip M0, between the response of its own and the response input from the memory chip M1 or M2 to the memory chip M0, regardless of the input order of the requests, the response that can be transmitted early does not wait for the slow response, It can be transmitted to the information processing device CPU_CHIP.
メモリチップM1は、自身へのリクエストに関しては、情報処理装置CPU_CHIPから送信されるリクエスト番号を利用し、リクエストの入力順序に関わらず、早く送信できるレスポンは、遅いレスポンを待つことなくモリチップM0へ送信される。また、メモリチップM1は、自身のレスポンスと、メモリチップM2からメモリチップM1 へ入力したレスポンスの間では、リクエストの入力順序に関わらず、早く送信できるレスポンは、遅いレスポンを待つことなくメモリチップM0へ送信できる。 The memory chip M1 uses the request number transmitted from the information processing device CPU_CHIP for the request to itself, and the response that can be transmitted early regardless of the input order of the request is transmitted to the Mori chip M0 without waiting for the late response Is done. Also, the memory chip M1 can respond quickly between its own response and the response input from the memory chip M2 to the memory chip M1, regardless of the input order of requests. Can be sent to.
メモリチップM2は、自身へのリクエストに関しては、情報処理装置CPU_CHIPから送信されるリクエスト番号を利用し、リクエストの入力順序に関わらず、早く送信できるレスポンは、遅いレスポンを待つことなくメモリチップM1へ送信される。 For the request to itself, the memory chip M2 uses the request number transmitted from the information processing device CPU_CHIP. Regardless of the input order of the requests, the response that can be transmitted early is sent to the memory chip M1 without waiting for the late response. Sent.
また、レスポンス順序設定レジスタRRGのレスポンス順序フラグ情報RRGFlagに対応したID値を複数設定することにより複数のメモリチップ間でのレスポンス順序を設定できることは言うまでもない。 It goes without saying that the response order among the plurality of memory chips can be set by setting a plurality of ID values corresponding to the response order flag information RRGFlag of the response order setting register RRG.
以上説明したように、レスポンス順序設定レジスタRRGによって、メモリチップ毎やチップ間で、入力したリクエスト順にレスポンスを送信するのか、あるいは入力したリクエスト順には制限を受けないで、早く送信できるレスポンスから送信するのかを設定できるため、扱うシステムに応じて情報処理装置CPU_CHIPが様々に要求するOS、ブートプログラムおよびアプリケーションプログラムなどのメモリチップへの配置方法に柔軟に対応しながら性能向上が図れる。 As described above, the response order setting register RRG is used to send responses in the order of input requests for each memory chip or between chips, or from a response that can be sent quickly without being limited in the order of input requests. Therefore, it is possible to improve performance while flexibly responding to the arrangement method of the OS, boot program, application program, and other memory chips required by the information processing device CPU_CHIP depending on the system to be handled.
＜通常動作の説明：レイテンシ値の出力＞
メモリモジュールMEMと情報処理装置CPU_CHIP間の、レイテンシ値の出力を含むデータ転送について、図1と図７を利用し説明する。
<Description of normal operation: Output of latency value>
Data transfer including output of latency values between the memory module MEM and the information processing device CPU_CHIP will be described with reference to FIGS.
特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が２、１及び３に設定されている。 Although not particularly limited, the ID register values of the memory chips M0, M1, and M2 are set to 2, 1, and 3, respectively.
特に限定しないが、メモリチップM0、M1およびM2のレイテンシ値出力レジスタLRGは、図4で示した値に設定されており、レスポンス順序設定レジスタRRGは、図6(a)で示された値に設定されている。 Although not particularly limited, the latency value output register LRG of the memory chips M0, M1, and M2 is set to the value shown in FIG. 4, and the response order setting register RRG is set to the value shown in FIG. Is set.
特に限定しないが、メモリチップM0、M1、M2のリクエストキュー制御回路RqCTにはリクエストキューは2つ存在し、リクエストがエントリされていない状態であり、メモリチップM0のレスポンスキュー制御回路RsCTにはレスポンスキューが2つ存在し、このレスポンスキューにはレスポンスがすでに1つエントリされている場合のデータ転送について説明する。 Although there is no particular limitation, there are two request queues in the request queue control circuit RqCT of the memory chips M0, M1, and M2, and no request is entered, and there is a response to the response queue control circuit RsCT of the memory chip M0. Data transfer when there are two queues and one response has already been entered in this response queue will be described.
特に限定しないが、1つのリクエストキューは１バイトのID値、１バイトのリクエスト番号、１バイトの命令、2バイトのアドレス、32バイトの書き込みデータを格納でき、1つのレスポンスキューは１バイトのID値、１バイトのリクエスト番号、32バイトの読み出しデータを格納できる。 Although not particularly limited, one request queue can store a 1-byte ID value, 1-byte request number, 1-byte instruction, 2-byte address, 32-byte write data, and one response queue has a 1-byte ID. Value, 1-byte request number, and 32-byte read data can be stored.
また、特に限定しないが、メモリチップM0、M1、M2のそれぞれのメモリ回路MemVL、MemNV1、MemNV2は８つのメモリバンクから構成されており、１つのメモリバンクには１つのセンスアンプ回路が装置されている。 Although not particularly limited, each of the memory circuits MemVL, MemNV1, and MemNV2 of the memory chips M0, M1, and M2 includes eight memory banks, and one sense amplifier circuit is provided in each memory bank. Yes.
メモリチップM0は、自身のリクエストキューに情報処理装置CPU_CHIPからのリクエストがエントリされていないため、クエストイネーブル信号RqEn0をHighにし、リクエストを受け付けることができることを情報処理装置CPU_CHIPへ知らせる。 Since the request from the information processing device CPU_CHIP is not entered in its own request queue, the memory chip M0 sets the quest enable signal RqEn0 to High and notifies the information processing device CPU_CHIP that the request can be accepted.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値２、バンクアクティブ命令BA、バンクアドレスBK0、ロウアドレスRow0を多重化したリクエストReqBAm01をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。
The information processing device CPU_CHIP synchronizes the request ReqBAm01 in which the
続いて、リクエスト信号RqMux0を通じて、ID値２、16バイト読み出し命令RD、バンクアドレスBK０、カラムアドレスCol31を多重化したリクエストReqRDm16をクロック信号RqCK0に同期させ、メモリチップM0へ転送する（ 図7：Step1 ）。
Subsequently, through the request signal RqMux0, the request ReqRDm16 in which the
メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqBAm0１とReqRDm16を順に、自身のリクエストキュー制御回路RqCTへ格納する（ 図7：Step2 ）。 The memory chip M0 sequentially stores the requests ReqBAm01 and ReqRDm16 from the information processing device CPU_CHIP in its own request queue control circuit RqCT (FIG. 7: Step 2).
これで、リクエストキュー制御回路RqCT内の全てのリクエストキューはエントリされ、情報処理装置CPU_CHIPからの新たなリクエストを受け付けることができないため、リクエストイネーブル信号RqEn0をLowにする。 As a result, all the request queues in the request queue control circuit RqCT are entered, and a new request from the information processing device CPU_CHIP cannot be accepted, so the request enable signal RqEn0 is set to Low.
リクエストイネーブル信号RqEn0がLowになったことで、情報処理装置CPU_CHIPは、メモリチップM0が、リクエストを受け付けられなくなったことを知ることができる。 Since the request enable signal RqEn0 becomes Low, the information processing device CPU_CHIP can know that the memory chip M0 cannot accept the request.
その後、リクエストキュー制御回路RqCTはリクエストReqBAm0１に含まれるID値２と自身のIDレジスタの値２を比較する。リクエストReqBA１に含まれるID値２とメモリチップM0のIDレジスタ値２は一致しているため、リクエストキュー制御回路RqCTはリクエストReqBA１をメモリ回路MemVLへ送信する。メモリ回路MemVLは、リクエストReqBAm0１にバンクアクティブ命令BA、バンクアドレスBK0、ロウアドレスRow０によって、バンク０内のロウ0に接続されている１ページ分（特に限定しないが8192ビット分）のメモリセルが活性化されセンスアンプへ転送される。
Thereafter, the request queue control circuit RqCT compares the
リクエストReqBAm0１が処理されたことによって、リクエストキュー制御回路RqCT内のリクエストキューがひとつ分空いたため、メモリチップM0はリクエストイネーブル信号RqEn0をHighにし、新たなリクエストを受け付け可能であることを情報処理装置CPU_CHIPへ知らせる。 Since the request queue in the request queue control circuit RqCT is freed up by processing the request ReqBAm01, the memory chip M0 sets the request enable signal RqEn0 to High and can accept a new request. Information processing device CPU_CHIP To inform.
次に、リクエストキュー制御回路RqCTはリクエストReqRDm16に含まれるID値２と自身のIDレジスタの値２を順に比較する（ 図7：Step3 ）。リクエストReqRDm16に含まれるID値２とメモリチップM0のIDレジスタ値２はまた一致しているため、リクエストキュー制御回路RqCTは、リクエストReqRDm16をメモリ回路MemVLへ送信する。
Next, the request queue control circuit RqCT sequentially compares the
また、リクエストキュー制御回路RqCTは、読み出しリクエストReqRDm16をメモリ回路MemVLへ送信する際は、レイテンシ値出力レジスタLRGの設定に従って、リクエストReqRDm04に含まれるID値２とレイテンシ値出力レジスタLRG内のレイテンシ値出力フラグ情報LRGFlag値１をレスポンスキュー制御回路RsCT内のレイテンシ計算回路LAへ送信する。
Further, when transmitting the read request ReqRDm16 to the memory circuit MemVL, the request queue control circuit RqCT outputs the
レイテンシ計算回路LAは受け取ったレイテンシ値出力フラグ情報LRGFlag値が1であることを確認し（ 図7：Step4 ）、リクエストReqRDm16に対するデータがレスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ出力されるまでのレイテンシ値LaRdを計算する（ 図7：Step5 ）。次にレスポンスキュー制御回路RsCTは、ID値2と計算したレイテンシ値LaRdを含んだレスポンスRsLaをレスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ送信する図7：Step6 ）。
The latency calculation circuit LA confirms that the received latency value output flag information LRGFlag value is 1 (FIG. 7: Step 4), and the latency until the data for the request ReqRDm16 is output to the information processing device CPU_CHIP through the response signal RsMux0. Calculate the value LaRd (Figure 7: Step 5). Next, the response queue control circuit RsCT transmits the response RsLa including the
もし、レイテンシ計算回路LAは、受け取ったレイテンシ値出力フラグ情報LRGFlag値が0の場合は、レイテンシの計算を実行せず終了する（ 図7：Step8 ）。 If the received latency value output flag information LRGFlag value is 0, the latency calculation circuit LA ends without executing the latency calculation (FIG. 7: Step 8).
情報処理装置CPU_CHIPのメモリ制御回路CONは、レスポンスRsLaを、レスポンスキューRsQへ受け取る。情報処理装置CPU_CHIPは、レスポンスキューRsQへ送信されたレスポンスRsLa に含まれるID値２およびレイテンシ値LaRdによって、リクエストRqRDm04に対応するデータが何時までに、メモリチップM0から送信されるかどうかをを前もって確認できる。
The memory control circuit CON of the information processing device CPU_CHIP receives the response RsLa into the response queue RsQ. The information processing device CPU_CHIP determines in advance whether the data corresponding to the request RqRDm04 will be transmitted from the memory chip M0 by the
次にメモリ回路MemVLからリクエストReqRDm16に含まれる16バイト読み出し命令RD16、バンクアドレスBK０、カラムアドレスCol31によって、メモリ回路MemVLのバンク０のセンスアンプに保持されているデータのなかで、カラムアドレスCol31を開始アドレスとした16 バイト分のデータが読み出され、IDレジスタ値２を含めて、レスポンスキュー制御回路RsCTへレスポンスResRDm16として転送される。
Next, the column address Col31 is started from the data held in the sense amplifier in the
レスポンスキュー制御回路RsCTは、レスポンス信号RsMux0を通じて、レスポンスRsRDm16を情報処理装置CPU_CHIPへ出力する。情報処理装置CPU_CHIPのメモリ制御回路CONはレスポンスRsRDm16を、レスポンスキューRsQへ受け取る。情報処理装置CPU_CHIPは、レスポンスキューRsQへ送信されたレスポンスRsRDm04に含まれるID値２によって、リクエストRqRDm16に対応するデータが正しくメモリチップM0から送信されたことを確認できる。
The response queue control circuit RsCT outputs the response RsRDm16 to the information processing device CPU_CHIP through the response signal RsMux0. The memory control circuit CON of the information processing device CPU_CHIP receives the response RsRDm16 into the response queue RsQ. The information processing device CPU_CHIP can confirm that the data corresponding to the request RqRDm16 is correctly transmitted from the memory chip M0 based on the
レスポンスキュー制御回路RsCTでの、レイテンシの計算方法は、特に限定しないが、Tinitial + Sum(Tcycle)としてもよい。 The latency calculation method in the response queue control circuit RsCT is not particularly limited, but may be Tinitial + Sum (Tcycle).
リクエストReqRDm16がメモリ回路MemVLへ送信されてから、所望のデータが読み出されレスポンスキュー制御回路RsCTへレスポンスResRDm16として入力されるまでの時間であり、特に限定しないが、３クロックサイクル程度である。 This is the time from when the request ReqRDm16 is transmitted to the memory circuit MemVL until the desired data is read and input to the response queue control circuit RsCT as the response ResRDm16, which is about 3 clock cycles, although not particularly limited.
Sum(Tcycle)はレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでにレスポンスデータを保持しているレスポンスキューに関して、そのレスポンスデータすべてを出力するために必要なデータ転送クロックサイクル数Tcycleの総和である。 Sum (Tcycle) is the number of data transfer clock cycles required to output all the response data for the response queue that already holds the response data among the response queues provided by the response queue control circuit RsCT. Is the sum of
レスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでに１つのレスポンスキューにレスポンスデータが保持されており、そのレスポンスデータのデータ転送クロックサイクル数を16とすると、リクエストReqRDm16に対する出力データのレイテンシ値LaRdは3＋16＝19サイクルとなる。 Of the response queues provided in the response queue control circuit RsCT, response data is already held in one response queue. If the number of data transfer clock cycles of the response data is 16, the output data for the request ReqRDm16 The latency value LaRd is 3 + 16 = 19 cycles.
ここでは、メモリチップM0が出力するレイテンシ値は、具体的なクロックサイクル数を例に説明したが、レイテンシ値はクロックサイクル数に対応したレベル値であってもよい。 Here, the latency value output from the memory chip M0 has been described by taking a specific number of clock cycles as an example, but the latency value may be a level value corresponding to the number of clock cycles.
上記では、メモリチップM0でのデータの読み出しについて説明したが、メモリチップM1およびM2についても同様の動作を実行できることは言うまでもない。 In the above description, reading of data from the memory chip M0 has been described, but it goes without saying that the same operation can also be executed for the memory chips M1 and M2.
特に限定しないが、レスポンスキューRsQへ入力したデータは情報処理回路CPU0、CPU1、CPU2およびCPU3のいずれかでデータ処理が行われる。 Although not particularly limited, data input to the response queue RsQ is processed by any of the information processing circuits CPU0, CPU1, CPU2, and CPU3.
次に、情報処理装置CPU_CHIPとメモリチップM1とのデータ転送について説明する。 Next, data transfer between the information processing device CPU_CHIP and the memory chip M1 will be described.
特に限定しないが、メモリチップM0、M1、M2のリクエストキュー制御回路RqCTにはリクエストキューは2つ存在し、リクエストがエントリされていない状態である。また、メモリチップM0、M1、M2のレスポンスキュー制御回路RsCTにはレスポンスキューが2つ存在し、メモリチップM0およびM1のレスポンスキューにはレスポンスがすでに1つエントリされている場合のデータ転送について説明する。 Although there is no particular limitation, there are two request queues in the request queue control circuit RqCT of the memory chips M0, M1, and M2, and no request is entered. Also, data transfer when there are two response queues in the response queue control circuit RsCT of the memory chips M0, M1, and M2 and one response has already been entered in the response queue of the memory chips M0 and M1 is explained. To do.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値1、バンクアクティブ命令BA、バンクアドレスBK0、ページアドレスPage0を多重化したリクエストReqBAm1をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。
The information processing device CPU_CHIP synchronizes the request ReqBAm1 obtained by multiplexing the
続いて、リクエスト信号RqMux0を通じて、ID値1、16バイト読み出し命令RD16、バンクアドレスBK0、カラムアドレスCol31を多重化したリクエストReqRD16m1をクロック信号RqCK0に同期させ、メモリチップM0へ転送する（ 図7：Step1 ）。
Subsequently, the request ReqRD16m1 in which the
メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqBAm1とReqRD16m1を順に、自身のリクエストキュー制御回路RqCTへ格納する（ 図7：Step2 ）。 The memory chip M0 sequentially stores the requests ReqBAm1 and ReqRD16m1 from the information processing device CPU_CHIP in its own request queue control circuit RqCT (FIG. 7: Step 2).
メモリチップM0は、リクエストReqBAm1およびReqRD16m1に含まれるID値１と自身のIDレジスタの値２を順に比較する（ 図7：Step3）。比較結果は不一致のため、メモリチップM０はリクエストReqBAm1およびReqRD16m1を自身へのリクエストではないと判断し、リクエスト信号RqMux1を通じて、順にメモリチップM1へ転送する（ 図7：Step7 ）。
The memory chip M0 sequentially compares the
メモリチップM１は、メモリチップM0からのリクエストReqBAm1およびReqRD16m1を自身のリクエストキュー制御回路RqCTへ格納する（ 図7：Step2 ）。 The memory chip M1 stores the requests ReqBAm1 and ReqRD16m1 from the memory chip M0 in its own request queue control circuit RqCT (FIG. 7: Step 2).
メモリチップM１のリクエストキュー制御回路RqCTはリクエストReqBAm１に含まれるID値1と自身のIDレジスタの値1を比較する（ 図7：Step3）。双方は一致しているため、リクエストキュー制御回路RqCTはリクエストReqBA１をメモリ回路MemVLへ送信する。メモリ回路MemVLは、リクエストReqBAm１にバンクアクティブ命令BA、バンクアドレスBK0、ページアドレスRow０によって、指定された１ページ分（特に限定しないが1kバイト分）のメモリセルが活性化されセンスアンプへ転送される。
The request queue control circuit RqCT of the memory chip M1 compares the
次に、メモリチップM１のリクエストキュー制御回路RqCTはリクエストReqRD16m1に含まれるID値1と自身のIDレジスタの値１を比較する。双方は一致しているため、リクエストキュー制御回路RqCTは、リクエストReqRDm16をメモリ回路MemVLへ送信する。
Next, the request queue control circuit RqCT of the memory chip M1 compares the
また、メモリチップM１のリクエストキュー制御回路RqCTは、読み出しリクエストReqRD16m1をメモリ回路MemVLへ送信する際は、レイテンシ値出力レジスタLRGの設定に従って、リクエストReqRD16m1に含まれるID値1とレイテンシ値出力レジスタLRG内のレイテンシ値出力フラグ情報LRGFlag値１をレスポンスキュー制御回路RsCT内のレイテンシ計算回路LAへ送信する。
When the request queue control circuit RqCT of the memory chip M1 transmits the read request ReqRD16m1 to the memory circuit MemVL, the
レイテンシ計算回路LAは受け取ったレイテンシ値出力フラグ情報LRGFlag値が1であることを確認し（ 図7：Step4 ）、リクエストReqRD16m1に対するデータがレスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ出力されるまでのレイテンシ値LaRd1を計算する（ 図7：Step5）。次にレスポンスキュー制御回路RsCTは、ID値1と計算したレイテンシ値LaRd1を含んだレスポンスRsLa1をレスポンス信号RsMux0を通じて、メモリチップM0へ送信する（ 図7：Step6）。
The latency calculation circuit LA confirms that the received latency value output flag information LRGFlag value is 1 (FIG. 7: Step 4), and the latency until the data for the request ReqRD16m1 is output to the information processing device CPU_CHIP through the response signal RsMux0. The value LaRd1 is calculated (Figure 7: Step 5). Next, the response queue control circuit RsCT transmits the response RsLa1 including the
レスポンスRsLa1を受け取ったメモリチップM0のレスポンスキュー制御回路RsCTはレスポンスRsLa１に含まれるレイテンシ値LaRd1を元に、情報処理装置CPU_CHIPへ出力されるまでのレイテンシ値LaRd2を計算し、レスポンスRsLa1に含まれるID値1と計算したレイテンシ値LaRd2を含んだレスポンスRsLa2をレスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ送信する。
The response queue control circuit RsCT of the memory chip M0 that has received the response RsLa1 calculates the latency value LaRd2 until it is output to the information processing device CPU_CHIP based on the latency value LaRd1 included in the response RsLa1, and the ID included in the response RsLa1 A response RsLa2 including the
情報処理装置CPU_CHIPのメモリ制御回路CONは、レスポンスRsLa2を、レスポンスキューRsQへ受け取る。情報処理装置CPU_CHIPは、レスポンスキューRsQへ送信されたレスポンスRsLa2に含まれるID値１およびレイテンシ値LaRd2によって、メモリチップM1から、いつまでにデータが、送信されるかどうかをを前もって確認できる。
The memory control circuit CON of the information processing device CPU_CHIP receives the response RsLa2 into the response queue RsQ. The information processing device CPU_CHIP can confirm in advance whether or not data will be transmitted from the memory chip M1 by the
次にメモリチップM1のメモリ回路MemNV1からリクエストReqRD16m1に含まれる16バイト読み出し命令RD16、バンクアドレスBK０、カラムアドレスCol31によって、メモリ回路MemNV1のバンク０のセンスアンプに保持されているデータのなかで、カラムアドレスCol31を開始アドレスとした16 バイト分のデータが読み出され、IDレジスタ値1を含めて、レスポンスキュー制御回路RsCTへレスポンスRsRD16m1として転送される。
Next, the 16 bytes read command RD16, the bank address BK0, and the column address Col31 included in the request ReqRD16m1 from the memory circuit MemNV1 of the memory chip M1 use the column data among the data held in the sense amplifier of the
メモリチップM1のレスポンスキュー制御回路RsCTは、レスポンス信号RsMux0を通じて、レスポンスRsRD16m1をメモリチップM0へ出力する。メモリチップM0は、レスポンスRsRD16m1を受け取り情報処理装置CPU_CHIPへ出力する。 The response queue control circuit RsCT of the memory chip M1 outputs the response RsRD16m1 to the memory chip M0 through the response signal RsMux0. The memory chip M0 receives the response RsRD16m1 and outputs it to the information processing device CPU_CHIP.
情報処理装置CPU_CHIPのメモリ制御回路CONはレスポンスRsRD16m1を、レスポンスキューRsQへ受け取る。情報処理装置CPU_CHIPは、レスポンスキューRsQへ送信されたレスポンスRsRD16m1に含まれるID値1によって、リクエストRqRD16 m1に対応するデータが正しくメモリチップM0から送信されたことを確認できる。
The memory control circuit CON of the information processing device CPU_CHIP receives the response RsRD16m1 to the response queue RsQ. The information processing device CPU_CHIP can confirm that the data corresponding to the request RqRD16 m1 is correctly transmitted from the memory chip M0 by the
メモリチップM1でのレスポンスキュー制御回路RsCTでの、レイテンシ値LaRd１の計算方法について説明する。特に限定しないが、レイテンシ値LaRd１はTinitial + Sum(Tcycle)としてもよい。 A method of calculating the latency value LaRd1 in the response queue control circuit RsCT in the memory chip M1 will be described. Although not particularly limited, the latency value LaRd1 may be Tinitial + Sum (Tcycle).
リクエストReqNRD4m1がメモリ回路MemNV1へ送信されてから、所望のデータが読み出されレスポンスキュー制御回路RsCTへレスポンスRsRD16m1として入力されるまでの時間であり、特に限定しないが、80ns程度のため40クロックサイクル程度である。 This is the time from when the request ReqNRD4m1 is sent to the memory circuit MemNV1 until the desired data is read and input as the response RsRD16m1 to the response queue control circuit RsCT. It is.
Sum(Tcycle)はレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでにレスポンスデータを保持しているレスポンスキューに関して、そのレスポンスデータすべてを出力するために必要なデータ転送クロックサイクル数Tcycleの総和である。 Sum (Tcycle) is the number of data transfer clock cycles required to output all the response data for the response queue that already holds the response data among the response queues provided by the response queue control circuit RsCT. Is the sum of
メモリチップM1のレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでに１つのレスポンスキューにレスポンスデータが保持されており、そのレスポンスデータのデータ転送クロックサイクル数を16とすると、レスポンスRsRD16m1に対する出力データのレイテンシ値LaRd１は４０＋１６＝５６サイクルとなる。 Of the response queues provided in the response queue control circuit RsCT of the memory chip M1, response data is already held in one response queue. If the number of data transfer clock cycles of the response data is 16, the response RsRD16m1 The latency value LaRd1 of the output data with respect to is 40 + 16 = 56 cycles.
次に、メモリチップM1からレイテンシ値LaRd1を受け取った際の、メモリチップM0のレスポンスキュー制御回路RsCTでのレイテンシ値LaRd2の計算方法について説明する。特に限定しないが、レイテンシ値LaRd２は レイテンシ値LaRd1+ Sum(Tcycle)としてもよい。 Next, a method for calculating the latency value LaRd2 in the response queue control circuit RsCT of the memory chip M0 when the latency value LaRd1 is received from the memory chip M1 will be described. Although not particularly limited, the latency value LaRd2 may be the latency value LaRd1 + Sum (Tcycle).
メモリチップM0のレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでに１つのレスポンスキューにレスポンスデータが保持されており、そのレスポンスデータのデータ転送クロックサイクル数を8とすると、レイテンシ値LaRd2は56＋８＝62サイクルとなる。 Of the response queues provided in the response queue control circuit RsCT of the memory chip M0, the response data is already held in one response queue. If the number of data transfer clock cycles of the response data is 8, the latency value LaRd2 is 56 + 8 = 62 cycles.
ここでは、メモリチップM0およびM1が出力するレイテンシ値は、具体的なクロックサイクル数を例に説明したが、レイテンシ値はレイテンシのサイクル数に対応したレベル値であってもよい。 Here, the latency values output from the memory chips M0 and M1 have been described by taking a specific number of clock cycles as an example, but the latency value may be a level value corresponding to the number of latency cycles.
特に限定しないが、レスポンスキューRsQへ入力したデータは情報処理回路CPU0、CPU1、CPU2およびCPU3のいずれかでデータ処理が行われる。 Although not particularly limited, data input to the response queue RsQ is processed by any of the information processing circuits CPU0, CPU1, CPU2, and CPU3.
次に、情報処理装置CPU_CHIPとメモリチップM２とのデータ転送について説明する。特に限定しないがメモリチップM2はNAND型のフラッシュメモリセルを利用したNAND型フラッシュメモリである。NAND型フラッシュメモリは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にあるため、512Byte分のデータと、この512Byte分のデータにエラーが発生した際に、そのエラーを訂正するための16Byte分のECCコードが１ページ分(512Byte+16Byte)のデータとして管理されている。 Next, data transfer between the information processing device CPU_CHIP and the memory chip M2 will be described. Although not particularly limited, the memory chip M2 is a NAND flash memory using NAND flash memory cells. The reliability of NAND flash memory decreases due to repeated rewriting, and data written at the time of writing rarely changes to data at the time of reading or data is not written at the time of rewriting. When an error occurs in this data and this 512-byte data, an ECC code for 16 bytes for correcting the error is managed as data for one page (512 bytes + 16 bytes).
特に限定しないが、メモリチップM0、M1、M2のリクエストキュー制御回路RqCTにはリクエストキューは2つ存在し、リクエストがエントリされていない状態である。また、メモリチップM0、M1、M2のレスポンスキュー制御回路RsCTにはレスポンスキューが2つ存在し、メモリチップM0、M1およびM2のレスポンスキューにはレスポンスがすでに1つエントリされている場合のデータ転送について説明する。 Although there is no particular limitation, there are two request queues in the request queue control circuit RqCT of the memory chips M0, M1, and M2, and no request is entered. Data transfer when there are two response queues in the response queue control circuit RsCT of the memory chips M0, M1, and M2, and one response has already been entered in the response queues of the memory chips M0, M1, and M2. Will be described.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値3、バンクアクティブ命令BA、バンクアドレスBK0、セクタアドレスSadd0を多重化したリクエストReqBAm2をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。
The information processing device CPU_CHIP synchronizes the request ReqBAm2 obtained by multiplexing the
続いて、リクエスト信号RqMux0を通じて、ID値3、ページデータ読み出し命令RDp1、バンクアドレスBK0、ページアドレスPadd0を多重化したリクエストReqRDp1m2をクロック信号RqCK0に同期させ、メモリチップM0へ転送する（ 図7：Step1）。
Subsequently, the request ReqRDp1m2 in which the
メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqBAm2とReqRDp1m2を順に、自身のリクエストキュー制御回路RqCTへ格納する（ 図7：Step2）。 The memory chip M0 sequentially stores the requests ReqBAm2 and ReqRDp1m2 from the information processing device CPU_CHIP in its own request queue control circuit RqCT (FIG. 7: Step 2).
メモリチップM0は、リクエストReqBAm2およびReqRDp1m2に含まれるID値3と自身のIDレジスタの値2を順に比較する（ 図7：Step3）。比較結果は不一致のため、メモリチップM1はリクエストReqBAm2およびReqRDp1m2を自身へのリクエストではないと判断し、リクエスト信号RqMux1を通じて、順にメモリチップM1へ転送する（ 図7：Step7）。
The memory chip M0 sequentially compares the
メモリチップM1は、メモリチップM0からのリクエストReqBAm2およびReqRDp1m2を自身のリクエストキュー制御回路RqCTへ格納する（ 図7：Step2）。 The memory chip M1 stores the requests ReqBAm2 and ReqRDp1m2 from the memory chip M0 in its own request queue control circuit RqCT (FIG. 7: Step 2).
メモリチップM1は、リクエストReqBAm2およびReqRDp1m2に含まれるID値3と自身のIDレジスタの値3を順に比較する（ 図7：Step3）。比較結果は不一致のため、メモリチップM1はリクエストReqBAm2およびReqRDp1m2を自身へのリクエストではないと判断し、リクエスト信号RqMux1を通じて、順にメモリチップM2へ転送する（ 図7：Step7）。
The memory chip M1 compares the
メモリチップM2のリクエストキュー制御回路RqCTはリクエストReqBAm2に含まれるID値3と自身のIDレジスタの値3を比較する（ 図7：Step3）。双方は一致しているため、リクエストキュー制御回路RqCTはリクエストReqBmA2をメモリ回路MemNV2へ送信する。
The request queue control circuit RqCT of the memory chip M2 compares the
メモリ回路MemNV2は、リクエストReqBAm2にバンクアクティブ命令BA、バンクアドレスBK0、セクタアドレスSadd0によって、指定された１セクタ分のデータをバッファBUF0へ転送する。特に限定しないが１セクタ分のデータは4ページ分（特に限定しないが2kバイト分）のデータからなる。特に限定しないが、１セクタ分のデータをバッファBUF0へ転送するために必要な時間は25usec程度である。 The memory circuit MemNV2 transfers the data for one designated sector to the buffer BUF0 in response to the request ReqBAm2 by the bank active instruction BA, the bank address BK0, and the sector address Sadd0. Although there is no particular limitation, the data for one sector consists of data for four pages (although not particularly limited, for 2 kbytes). Although not particularly limited, the time required to transfer the data for one sector to the buffer BUF0 is about 25 usec.
次に、メモリチップM１のリクエストキュー制御回路RqCTはリクエストReqRDp1m2に含まれるID値3と自身のIDレジスタの値3を比較する。双方は一致しているため、メモリチップM１のリクエストキュー制御回路RqCTは、リクエストReqRDp1m2が自身へのリクエストであると判断する。
Next, the request queue control circuit RqCT of the memory chip M1 compares the
メモリ回路MemNV2から１セクタ分のデータがバッファBUF0へ転送された後、メモリチップM１のリクエストキュー制御回路RqCTは、リクエストReqRDp1m2をメモリ回路MemNV2へ送信する。 After data for one sector is transferred from the memory circuit MemNV2 to the buffer BUF0, the request queue control circuit RqCT of the memory chip M1 transmits a request ReqRDp1m2 to the memory circuit MemNV2.
また、メモリチップM１のリクエストキュー制御回路RqCTは、読み出しリクエストReqRDp1m2をメモリ回路MemVLへ送信する際は、レイテンシ値出力レジスタLRGの設定に従って、リクエストReqRDp1m2に含まれるID値3とレイテンシ値出力レジスタLRG内のレイテンシ値出力フラグ情報LRGFlag値1をレスポンスキュー制御回路RsCT内のレイテンシ計算回路LAへ送信する。
When the request queue control circuit RqCT of the memory chip M1 transmits the read request ReqRDp1m2 to the memory circuit MemVL, the
レイテンシ計算回路LAは、受け取ったレイテンシ値出力フラグ情報LRGFlag値が1であることを確認し（ 図7：Step4 ）、リクエストReqRDp1m2に対するデータがレスポンス信号RsMux2を通じて、メモリチップM1へ出力されるまでのレイテンシ値LaRdm2を計算する（ 図7：Step5 ）。次にレスポンスキュー制御回路RsCTは、ID値3と計算したレイテンシ値LaRdm2を含んだレスポンスRsLam2をレスポンス信号RsMux2を通じて、メモリチップM1へ送信する（ 図7：Step6 ）。
The latency calculation circuit LA confirms that the received latency value output flag information LRGFlag value is 1 (FIG. 7: Step 4), and the latency until the data for the request ReqRDp1m2 is output to the memory chip M1 through the response signal RsMux2. Calculate the value LaRdm2 (Figure 7: Step5). Next, the response queue control circuit RsCT transmits a response RsLam2 including the
レスポンスRsLam2を受け取ったメモリチップM1のレスポンスキュー制御回路RsCTはレスポンスRsLam2に含まれるレイテンシ値LaRdm2を元に、メモリチップM0へ出力されるまでのレイテンシ値LaRdm21を計算し、レスポンスRsLam2に含まれるID値3 と計算したレイテンシ値LaRdm21を含んだレスポンスRsLam21をレスポンス信号RsMux0を通じて、メモリチップM0へ送信する。 The response queue control circuit RsCT of the memory chip M1 that has received the response RsLam2 calculates the latency value LaRdm21 until it is output to the memory chip M0 based on the latency value LaRdm2 included in the response RsLam2, and the ID value included in the response RsLam2 The response RsLam21 including the latency value LaRdm21 calculated as 3 is transmitted to the memory chip M0 through the response signal RsMux0.
レスポンスRsLam21を受け取ったメモリチップM0のレスポンスキュー制御回路RsCTはレスポンスRsLam21に含まれるレイテンシ値LaRdm21を元に、情報処理装置CPU_CHIPへ出力されるまでのレイテンシ値LaRdm210を計算し、レスポンスRsLam21に含まれるID値3と計算したレイテンシ値LaRdm210を含んだレスポンスRsLam210をレスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ送信する。
The response queue control circuit RsCT of the memory chip M0 that has received the response RsLam21 calculates the latency value LaRdm210 until it is output to the information processing device CPU_CHIP based on the latency value LaRdm21 included in the response RsLam21, and the ID included in the response RsLam21 The response RsLam210 including the
情報処理装置CPU_CHIPのメモリ制御回路CONは、レスポンスRsLam210を、レスポンスキューRsQへ受け取る。情報処理装置CPU_CHIPは、レスポンスキューRsQへ送信されたレスポンスRsLa2に含まれるID値１およびレイテンシ値LaRdm210によって、メモリチップM2から、いつまでにデータが、送信されるかどうかをを前もって確認できる。
The memory control circuit CON of the information processing device CPU_CHIP receives the response RsLam210 to the response queue RsQ. The information processing device CPU_CHIP can confirm in advance whether data will be transmitted from the memory chip M2 by the
レスポンスキュー制御回路RsCTは、データレジスタDREG0へ転送されたデータの中からリクエスにReqRDp1m2に含まれる1ページ読み出し命令RDp1、バンクアドレスBK0およびページアドレスPadd0によって指定された1ページ（512Byte+16Byte）分のデータを、32Byte単位で、IDレジスタ値3を含めて、レスポンスResNDRDp1m2-0〜レスポンスResNDRDp1m2-7として順に読み出し、メモリチップM1へ転送する。最後に、ページアドレス1内の16Byte分のECCコードを読み出し、IDレジスタ値3を含めてレスポンスResNDRDp1m2ECCとして、レスポンス信号RsMux2を通じてM1へ転送する。データレジスタDREG0内のデータからレスポンスキューへ読み出すまでの時間は特に限定しないが、50ns程度である。
The response queue control circuit RsCT requests one page (512 bytes + 16 bytes) specified by the 1-page read instruction RDp1, bank address BK0 and page address Padd0 included in ReqRDp1m2 from the data transferred to the data register DREG0. Data is sequentially read out as a response ResNDRDp1m2-0 to a response ResNDRDp1m2-7 including the
レスポンスResNDRDp1m2-0、ResNDRDp1m2-1、ResNDRDp1m2-2、ResNDRDp1m2-3、ResNDRDp1m2-4、ResNDRDp1m2-5、ResNDRDp1m2-6、レスポンスResNDRDp1m2-7及び、レスポンスResNDRDp1m2ECCは、順にメモリチップM1へ転送された後、レスポンス信号RsMux1通じてメモリチップM0へ転送され、さらに、レスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ転送される。 Response ResNDRDp1m2-0, ResNDRDp1m2-1, ResNDRDp1m2-2, ResNDRDp1m2-3, ResNDRDp1m2-4, ResNDRDp1m2-5, ResNDRDp1m2-6, response ResNDRDp1m2-7, response ResNDRDp1m2-7, response ResNDRDp1m2ECC is transferred to memory chip in order, The signal is transferred to the memory chip M0 through the signal RsMux1, and further transferred to the information processing device CPU_CHIP through the response signal RsMux0.
情報処理装置CPU_CHIPのメモリ制御回路CONは順に、レスポンスResNDRDp1m2-0、ResNDRDp1m2-1、ResNDRDp1m2-2、ResNDRDp1m2-3、ResNDRDp1m2-4、ResNDRDp1m2-5、ResNDRDp1m2-6、レスポンスResNDRDp1m2-7及び、レスポンスResNDRDp1m2ECCを、レスポンスキューRsQへ受け取る。情報処理装置CPU_CHIPは、レスポンスキューRsQが送信されたこれらレスポンスに含まれるID値２によって、これらレスポンスがメモリチップM2から送信されたことを確認できる。
The memory control circuit CON of the information processing device CPU_CHIP sequentially responds ResNDRDp1m2-0, ResNDRDp1m2-1, ResNDRDp1m2-2, ResNDRDp1m2-3, ResNDRDp1m2-4, ResNDRDp1m2-5, ResNDRDp1m2-6, Response ResNDRDp1m2ND,
情報処理装置CPU_CHIPは、メモリチップM2から送信されたデータに対し、情報処理回路CPU0、CPU1、CPU2、CPU3のいずれかにて、ECCコードを利用しエラー検出を行う。エラーがなければ、そのデータに対し情報処理回路CPU0、CPU1、CPU2、CPU3のいずれかがデータ処理を行う。エラーがあれば情報処理回路CPU0、CPU1、CPU2、CPU3のいずれかにてエラー訂正を行った後、エラー訂正が行われたデータに対し情報処理回路CPU0、CPU1、CPU2、CPU3のいずれかデータ処理を行う。 The information processing device CPU_CHIP performs error detection on the data transmitted from the memory chip M2 using the ECC code in any one of the information processing circuits CPU0, CPU1, CPU2, and CPU3. If there is no error, one of the information processing circuits CPU0, CPU1, CPU2, and CPU3 performs data processing on the data. If there is an error, perform error correction on any of the information processing circuits CPU0, CPU1, CPU2, or CPU3, and then process the data on any of the information processing circuits CPU0, CPU1, CPU2, or CPU3 on the error-corrected data I do.
メモリチップM2でのレスポンスキュー制御回路RsCTでの、レイテンシ値LaRdm2の計算方法について説明する。特に限定しないが、レイテンシ値LaRdm2はTinitial + Sum(Tcycle)としてもよい。 A method of calculating the latency value LaRdm2 in the response queue control circuit RsCT in the memory chip M2 will be described. Although not particularly limited, the latency value LaRdm2 may be Tinitial + Sum (Tcycle).
リクエストReqRDp1m2がメモリ回路MemNV1へ送信されてから、所望のデータがデータレジスタDREG0から読み出され、レスポンスキュー制御回路RsCTへレスポンスResNDRDp1m2-0として入力されるまでの時間であり、特に限定しないが、50ns程度のため25クロックサイクル程度である。 This is the time from when the request ReqRDp1m2 is sent to the memory circuit MemNV1 until the desired data is read from the data register DREG0 and input as the response ResNDRDp1m2-0 to the response queue control circuit RsCT. About 25 clock cycles for about.
Sum(Tcycle)はレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでにレスポンスデータを保持しているレスポンスキューに関して、そのレスポンスデータすべてを出力するために必要なデータ転送クロックサイクル数Tcycleの総和である。 Sum (Tcycle) is the number of data transfer clock cycles required to output all the response data for the response queue that already holds the response data among the response queues provided by the response queue control circuit RsCT. Is the sum of
メモリチップM2のレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでに1つのレスポンスキューにレスポンスデータが保持されており、そのレスポンスデータのデータ転送クロックサイクル数を16とすると、レスポンスResNDRDp1m2-0に対する出力データのレイテンシ値LaRdm2は25＋16＝ 41サイクルとなる。 Of the response queues provided in the response queue control circuit RsCT of the memory chip M2, the response data is already held in one response queue. If the number of data transfer clock cycles of the response data is 16, the response ResNDRDp1m2 The latency value LaRdm2 of the output data for -0 is 25 + 16 = 41 cycles.
メモリチップM1でのレスポンスキュー制御回路RsCTでの、レイテンシ値LaRdm21の計算方法について説明する。特に限定しないが、レイテンシ値LaRdm21はLaRdm2 + Sum(Tcycle)としてもよい。 A method of calculating the latency value LaRdm21 in the response queue control circuit RsCT in the memory chip M1 will be described. Although not particularly limited, the latency value LaRdm21 may be LaRdm2 + Sum (Tcycle).
Sum(Tcycle)はレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでにレスポンスデータを保持しているレスポンスキューに関して、そのレスポンスデータすべてを出力するために必要なデータ転送クロックサイクル数Tcycleの総和である。 Sum (Tcycle) is the number of data transfer clock cycles required to output all the response data for the response queue that already holds the response data among the response queues provided by the response queue control circuit RsCT. Is the sum of
メモリチップM1のレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでに3つのレスポンスキューにレスポンスデータが保持されており、そのレスポンスデータのデータ転送クロックサイクル数を16×3とすると、レイテンシ値LaRdm21は41+48＝89サイクルとなる。 Among the response queues equipped in the response queue control circuit RsCT of the memory chip M1, response data is already held in three response queues, and the number of data transfer clock cycles of the response data is 16 × 3. The latency value LaRdm21 is 41 + 48 = 89 cycles.
次に、メモリチップM1からレイテンシ値LaRdm21を受け取った際の、メモリチップM0のレスポンスキュー制御回路RsCTでのレイテンシ値LaRdm210の計算方法について説明する。特に限定しないが、レイテンシ値LaRdm210は レイテンシ値LaRdm21+ Sum(Tcycle)としてもよい。 Next, a method for calculating the latency value LaRdm210 in the response queue control circuit RsCT of the memory chip M0 when the latency value LaRdm21 is received from the memory chip M1 will be described. Although not particularly limited, the latency value LaRdm210 may be the latency value LaRdm21 + Sum (Tcycle).
Sum(Tcycle)はレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでにレスポンスデータを保持しているレスポンスキューに関して、そのレスポンスデータすべてを出力するために必要なデータ転送クロックサイクル数Tcycleの総和である。 Sum (Tcycle) is the number of data transfer clock cycles required to output all the response data for the response queue that already holds the response data among the response queues provided by the response queue control circuit RsCT. Is the sum of
メモリチップM0のレスポンスキュー制御回路RsCTが装備しているレスポンスキューの内で、すでに3つのレスポンスキューにレスポンスデータが保持されており、そのレスポンスデータのデータ転送クロックサイクル数を16×3とすると、レイテンシ値LaRdm210は89+48＝137サイクルとなる。 Among the response queues equipped in the response queue control circuit RsCT of the memory chip M0, response data is already held in three response queues, and the number of data transfer clock cycles of the response data is 16 × 3. The latency value LaRdm210 is 89 + 48 = 137 cycles.
ここでは、メモリチップM0、M1およびM2が出力するレイテンシ値は、具体的なクロックサイクル数を例に説明したが、レイテンシ値はレイテンシのサイクル数に対応したレベル値であってもよい。 Here, the latency values output from the memory chips M0, M1, and M2 have been described by taking a specific number of clock cycles as an example. However, the latency value may be a level value corresponding to the number of latency cycles.
上記では、メモリチップM2でのデータの読み出しについて説明したが、メモリチップM0およびM1についても同様の動作を実行できることは言うまでもない。 In the above description, reading of data from the memory chip M2 has been described, but it goes without saying that the same operation can also be executed for the memory chips M0 and M1.
特に限定しないが、レスポンスキューRsQへ入力したデータは情報処理回路CPU0、CPU1、CPU2およびCPU3のいずれかでデータ処理が行われる。 Although not particularly limited, data input to the response queue RsQ is processed by any of the information processing circuits CPU0, CPU1, CPU2, and CPU3.
以上説明したように、情報処理装置CPU_CHIPからメモリモジュールMEMへの読み出しリクエストに対するレスポンスのレイテンシを、このレスポンスがメモリモジュールMEMから情報処理装置CPU_CHIPへ出力される前に、あらかじめメモリモジュールMEMから情報処理装置CPU_CHIPへ送信することで、情報処理装置CPU_CHIPは前もって、データの到着時刻を知ることができ、データ到着前にどの処理をどこまで行うかについて柔軟に対応でき、処理性能の向上が図れる。 As described above, the latency of the response to the read request from the information processing device CPU_CHIP to the memory module MEM is determined in advance from the memory module MEM to the information processing device before the response is output from the memory module MEM to the information processing device CPU_CHIP. By transmitting to CPU_CHIP, the information processing device CPU_CHIP can know the arrival time of data in advance, can flexibly cope with what processing is performed before the data arrives, and can improve processing performance.
＜通常動作の説明：キューの予約＞
情報処理装置CPU_CHIPが実行するアプリケーションプログラムによっては、そのアプリケーションプログラムの実行中に、読み出しデータの最大レイテンシの保証が必要な場合がある。この読み出しデータの最大レイテンシを保証するためのリクエストキューおよびレスポンスキューの予約方法について図1と図8を利用し説明する。
<Description of normal operation: queue reservation>
Depending on the application program executed by the information processing device CPU_CHIP, it may be necessary to guarantee the maximum latency of read data during the execution of the application program. A request queue and response queue reservation method for guaranteeing the maximum latency of the read data will be described with reference to FIGS. 1 and 8. FIG.
メモリモジュールMEM内のメモリM0、M1およびM2が装備しているリクエストキューおよびレスポンスキューの中で空き状態にあるキューに対する予約方法の一例について説明する。 An example of a reservation method for a queue that is free in the request queue and response queue provided in the memories M0, M1, and M2 in the memory module MEM will be described.
特に限定しないが、メモリチップM1へのリクエストおよびレスポンスが優先的かつ円滑に処理されるために行うリクエストキューおよびレスポンスキューの予約方法について説明する。 Although not particularly limited, a reservation method of a request queue and a response queue that is performed so that requests and responses to the memory chip M1 are preferentially and smoothly processed will be described.
特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が２、１及び３に設定されている。 Although not particularly limited, the ID register values of the memory chips M0, M1, and M2 are set to 2, 1, and 3, respectively.
先ず、情報処理装置CPU_CHIPは、自身のレスポンスキューRsQにあるレスポンスキューの中でメモリチップM1から開始されるレスポンスを専用に格納するための空き状態にあるレスポンスキューを、特に限定しないが、１つだけ予約する。もし空き状態のレスポンスキューが無ければ、空き状態のレスポンスキューができるまで待つ。 First, the information processing device CPU_CHIP does not particularly limit the response queues in the empty state for storing the responses started from the memory chip M1 in the response queues in its own response queue RsQ. Just book. If there is no empty response queue, wait until an empty response queue is created.
その後、情報処理装置CPU_CHIPは、キューを予約するためリクエスト信号RqMux0を通じて、ID値１、キュー予約命令QRv、予約するキューの数QRvN値1を多重化したリクエストReqNQRvをメモリチップM0へ転送する（ 図8：Step1 ）。
Thereafter, the information processing device CPU_CHIP transfers a request ReqNQRv, in which the
メモリチップM0は、リクエストReqNQRvを自身のリクエストキュー制御回路RqCTへ格納する（ 図8：Step2 ）。 The memory chip M0 stores the request ReqNQRv in its own request queue control circuit RqCT (FIG. 8: Step 2).
その後、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqNQRvに含まれるID値1と自身のIDレジスタの値2を比較する（ 図8：Step3）。双方は不一致のため、メモリチップM0のリクエストキュー制御回路RqCTは、リクエストReqNQRvに含まれるID値１、キュー予約命令QRv、およびQRvN値1よって、メモリチップM1へのリクエストを専用に格納するための空き状態にあるリクエストキューを１つだけ予約する。もし空き状態のリクエストキューが無ければ、空き状態のリクエストキューができるまで待ち、予約を行う（ 図8：Step7）。
Thereafter, the request queue control circuit RqCT of the memory chip M0 compares the
さらに、リクエストキュー制御回路RqCTは、リクエストReqNQRvのレスポンスキュー制御回路RsCへ転送する。 Furthermore, the request queue control circuit RqCT transfers the request ReqNQRv to the response queue control circuit RsC.
メモリチップM0のレスポンスキュー制御回路RsCTは、リクエストReqNQRvに含まれるID値１、キュー予約命令QRv、およびQRvN値1よって、メモリチップM0へ入力されるメモリチップM1からの読み出しデータを含んだレスポンスを専用に格納するための空き状態にあるレスポンスキューを１つだけ予約する。もし空き状態のレスポンスキューが無ければ、空き状態のレスポンスキューができるまで待ち、予約を行う（ 図8：Step8）。
The response queue control circuit RsCT of the memory chip M0 receives a response including read data from the memory chip M1 input to the memory chip M0 according to the
メモリチップM0は、空き状態のリクエストキューおよびレスポンスキューの予約を完了した後、リクエストReqNQRvに含まれるID値１よって、リクエストReqNQRvをリクエスト信号RqMux1を通じて、メモリチップM1へ転送する（ 図8：Step9 ）。
After completing the reservation of the request queue and response queue in the empty state, the memory chip M0 transfers the request ReqNQRv to the memory chip M1 through the request signal RqMux1 with the
メモリチップM1は、リクエストReqNQRvを自身のリクエストキュー制御回路RqCTへ格納する（ 図8：Step2 ）。その後、メモリチップM1のリクエストキュー制御回路RqCTはリクエストReqNQRvに含まれるID値1と自身のIDレジスタの値1を比較する（ 図8：Step3）。双方は一致するため、メモリチップM1のリクエストキュー制御回路RqCTは、リクエストReqNQRvに含まれるID値１、キュー予約命令QRv、およびQRvN値1よって、メモリチップM1へのリクエストを専門に格納するための空き状態にあるリクエストキューを１つだけ予約する。もし空き状態のリクエストキューが無ければ、空き状態のリクエストキューができるまで待ち、予約を行う（ 図8：Step4 ）。
The memory chip M1 stores the request ReqNQRv in its own request queue control circuit RqCT (FIG. 8: Step 2). Thereafter, the request queue control circuit RqCT of the memory chip M1 compares the
さらに、リクエストキュー制御回路RqCTは、リクエストReqNQRvのレスポンスキュー制御回路RsCへ転送する。 Furthermore, the request queue control circuit RqCT transfers the request ReqNQRv to the response queue control circuit RsC.
メモリチップM1のレスポンスキュー制御回路RsCTは、リクエストReqNQRvに含まれるID値１、キュー予約命令QRv、およびQRvN値1よって、メモリチップM1からのレスポンスを専門に格納するための空き状態にあるレスポンスキューを１つだけ予約する。もし空き状態のレスポンスキューが無ければ、空き状態のレスポンスキューができるまで待ち、予約を行う（ 図8：Step5 ）。
The response queue control circuit RsCT of the memory chip M1 is an empty response queue for storing the response from the memory chip M1 according to the
メモリチップM１は、空き状態のリクエストキューおよびレスポンスキューの予約を完了した後、予約完了信号RvFlgを、レスポンス信号RsMux1を通じて、メモリチップM0へ転送する（ 図8：Step6 ）。 After completing the reservation of the empty request queue and response queue, the memory chip M1 transfers the reservation completion signal RvFlg to the memory chip M0 through the response signal RsMux1 (FIG. 8: Step 6).
メモリチップM0は、受け取った予約完了信号RvFlgをレスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ転送する。 The memory chip M0 transfers the received reservation completion signal RvFlg to the information processing device CPU_CHIP through the response signal RsMux0.
情報処理装置CPU_CHIPは、予約完了信号RvFlgを受け取り、リクエストReqNQRvによるキューの予約が完了したこと知ることができる。 The information processing device CPU_CHIP receives the reservation completion signal RvFlg, and can know that the queue reservation by the request ReqNQRv has been completed.
キューの予約が完了した後、情報処理装置CPU_CHIPが、メモリチップM1へのデータ読み出しリクエストを行った場合の動作について説明する。 An operation when the information processing device CPU_CHIP makes a data read request to the memory chip M1 after the queue reservation is completed will be described.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値１、１６バイトデータ読み出し命令NRD16、アドレスAdd63を多重化したリクエストReqNRD16m1をメモリチップM0へ転送する。
The information processing device CPU_CHIP transfers the request ReqNRD16m1 in which the
メモリチップM0では、メモリチップM1へのリクエストを受け取るための空き状態のリクエストキューがすでに予約されているため、リクエストReqNRD16m1をこの予約されたリクエストキューへ格納する。次にメモリチップM0はリクエストReqNRD16m1に含まれるID値１と自身のIDレジスタの値２を比較する。結果は不一致のため、リクエストReqNRD16m1は、リクエスト信号RqMux1を通じて、メモリチップM1へ転送される。
In the memory chip M0, since an empty request queue for receiving a request to the memory chip M1 is already reserved, the request ReqNRD16m1 is stored in the reserved request queue. Next, the memory chip M0 compares the
メモリチップM1では、メモリチップM1へのリクエストを受け取るための空き状態にあるリクエストキューがすでに予約されているため、リクエストReqNRD16m1をこの予約されたリクエストキューへ格納する。次にメモリチップM1はリクエストReqNRD16m1に含まれるID値１と自身のIDレジスタの値1を比較し、結果が一致していることを確認する。さらに、リクエストReqNRD16m1に対応するデータを受け取るための空き状態にあるレスポンスキューがすでに予約されているため、リクエストReqNRD16m1は、直ちにメモリ回路MemNV1へ送信され、このリクエストReqNRD16m1に対応するデータが、メモリ回路MemNV1から読み出され、ID値１と一緒に、レスポンスResNRD16m1として予約されたレスポンスキューへ格納される。
In the memory chip M1, since the request queue in an empty state for receiving a request to the memory chip M1 has already been reserved, the request ReqNRD16m1 is stored in the reserved request queue. Next, the memory chip M1 compares the
メモリチップM1はレスポンス信号RsMux1から、レスポンスResNRD16m1をメモリチップM0ヘ出力する。 The memory chip M1 outputs a response ResNRD16m1 to the memory chip M0 from the response signal RsMux1.
メモリチップM0では、メモリチップM1からのレスポンスを受け取るための空き状態のレスポンスキューがすでに予約されているためレスポンスResNRD16m1を直ちにこの予約されたリクエストキューへ格納する。その後直ちに、メモリチップM0はレスポンス信号RsMux0から、レスポンスResNRD16m1を情報処理装置CPU_CHIPヘ出力する。 In the memory chip M0, an empty response queue for receiving a response from the memory chip M1 has already been reserved, so the response ResNRD16m1 is immediately stored in the reserved request queue. Immediately thereafter, the memory chip M0 outputs a response ResNRD16m1 to the information processing device CPU_CHIP from the response signal RsMux0.
情報処理装置CPU_CHIPでは、メモリチップM0からのレスポンスを受け取るための空き状態のレスポンスキューがすでに予約されているためレスポンスResNRD16m1を直ちにこの予約されたリクエストキューへ格納する。 In the information processing device CPU_CHIP, since an empty response queue for receiving a response from the memory chip M0 has already been reserved, the response ResNRD16m1 is immediately stored in the reserved request queue.
メモリチップM1へのリクエストおよびレスポンスに関するキューの予約方法および予約後のデータ転送動作について説明したが、メモリチップM0およびM2についても同様の方法でキューの予約を行え、同様の動作でデータ転送を行える。 Although the queue reservation method and the data transfer operation after the reservation for the request and response to the memory chip M1 have been described, the queue reservation can be performed in the same way for the memory chips M0 and M2, and the data transfer can be performed in the same manner. .
以上説明したように、空き状態あるリクエストキューおよびレスポンスキューを予約することによって、対象となるリクエストおよびレスポンスの優先的かつ円滑に処理でき、アプリケーション実行中に必要な場面で、読み出しデータの最大レイテンシを保証することができる。 As described above, by reserving request queues and response queues that are available, priority requests and responses can be processed preferentially and smoothly, and the maximum latency of read data can be increased when necessary during application execution. Can be guaranteed.
さらに、空き状態あるリクエストキューおよびレスポンスキューを予約は任意のメモリチップに対して行え、また、その予約するリクエストキューおよびレスポンスキューの数も任意に変更することができ、様々なシステムに柔軟に対応できる。 In addition, reservations for request queues and response queues that are available can be reserved for any memory chip, and the number of request queues and response queues to be reserved can be changed arbitrarily, allowing flexible support for various systems. it can.
＜通常動作の説明：イン・オーダー動作：チップ内、アウトオブ・オーダー動作：チップ間＞
情報処理装置CPU_CHIPがプログラム実行に必要なプログラムコードやデータをメモリチップM0、M1、M2へ割り当てる場合、プログラムの実行速度を向上させるために、その割り当て方法に適したメモリチップM0、M1およびM2のレスポンス順序設定レジスタRRGの値を設定し、動作させることができる。
<Description of normal operation: In-order operation: within chip, out-of-order operation: between chips>
When the information processing device CPU_CHIP assigns program codes and data necessary for program execution to the memory chips M0, M1, and M2, in order to improve the execution speed of the program, the memory chips M0, M1, and M2 suitable for the allocation method The value of the response order setting register RRG can be set and operated.
メモリM0へはプログラムAとデータAが格納され、メモリM1にはプログラムBとデータBが格納され、メモリM2にはプログラムCとデータCが格納されている。プログラムAとプログラムBとプログラムCは全く独立に動作するプログラムであり、データAはプログラムAに関連するデータであり、データBはプログラムBに関連するデータであり、データCはプログラムCに関連するデータである。 Program A and data A are stored in the memory M0, program B and data B are stored in the memory M1, and program C and data C are stored in the memory M2. Program A, Program B, and Program C are programs that operate completely independently, Data A is data related to Program A, Data B is data related to Program B, and Data C is related to Program C It is data.
このように、プログラムコードやデータをメモリチップM0、M1、M2へ割り当てた場合いの、メモリチップM0、M1およびM2のレスポンス順序設定レジスタRRGへの設定値を、図6(a)に示す。 FIG. 6A shows the set values in the response order setting register RRG of the memory chips M0, M1, and M2 when the program code and data are assigned to the memory chips M0, M1, and M2.
以下では、情報処理装置CPU_CHIPが、メモリモジュールMEM内のメモリチップM1のバンク1へデータ読み出しリクエストと、メモリチップM0のバンク0へデータ書込みリクエストと、続いてメモリチップM0のバンク0へデータ読み出しリクエストを送信し、さらに、連続してメモリチップM0のバンク1へデータ読み出しリクエストを送信した場合のデータ転送について説明する。
In the following, the information processing device CPU_CHIP receives a data read request to the
特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が２、１及び３に設定されている。 Although not particularly limited, the ID register values of the memory chips M0, M1, and M2 are set to 2, 1, and 3, respectively.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値1、16バイトデータ読み出し命令RD16、バンクアドレスBK1、カラムアドレスCol31を多重化したリクエストReqRD16b1m1をメモリチップM0へ転送する。
The information processing device CPU_CHIP transfers the request ReqRD16b1m1 in which the
次に、ID値2、32バイトデータ書き込み命令WT32、バンクアドレスBK0、カラムアドレスCol63、及び32バイト分の書き込みデータを多重化したリクエストReqWT32b0m0をメモリチップM0へ転送する。
Next, the request value ReqWT32b0m0 obtained by multiplexing the
続いて、ID値２、32バイトデータ読み出し命令RD32、バンクアドレスBK0、カラムアドレスCol32を多重化したリクエストReqRD32b0m0をメモリチップM0へ転送する。
Subsequently, the request ReqRD32b0m0 obtained by multiplexing the
さらに続いて、ID値2、16バイトデータ読み出し命令RD16、バンクアドレスBK1、カラムアドレスCol32を多重化したリクエストReqRD16b1m0をメモリチップM0へ転送する。
Subsequently, the request ReqRD16b1m0 obtained by multiplexing the
メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqRD16b1m1と、リクエストReqWT32b0m0と、リクエストReqRD32b0m0と、リクエストReqRD16b1m0を順に、自身のリクエストキュー制御回路RqCTへ格納する。また、リクエストキュー制御回路RqCTのリクエスト番号設定回路RNBは、これらのリクエストを格納する際に、リクエストの入力順にリクエストに対応したリクエスト番号ReqNを付加する。 The memory chip M0 stores the request ReqRD16b1m1, the request ReqWT32b0m0, the request ReqRD32b0m0, and the request ReqRD16b1m0 from the information processing device CPU_CHIP in order in its own request queue control circuit RqCT. Further, when storing these requests, the request number setting circuit RNB of the request queue control circuit RqCT adds request numbers ReqN corresponding to the requests in the order in which the requests are input.
特に限定しないが、リクエストの入力順に、リクエストReqRD16b1m1にはリクエスト番号ReqN値1が、リクエストReqWT32b0m0にはリクエスト番号ReqN値2が、リクエストReqRD32b0m0にはリクエスト番号ReqN値3が、リクエストReqRD16b1m0にはリクエスト番号ReqN値4が付加される。
Although there is no particular limitation, request
メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRD16b1m1に含まれるID値1と自身のIDレジスタの値２を比較する。結果は不一致のため、リクエストReqRD16b1m1および、このリクエストに対応したリクエスト番号ReqN値1が、リクエスト信号RqMux1を通じて、メモリチップM1へ転送される。
The request queue control circuit RqCT of the memory chip M0 compares the
次にメモリチップM0のリクエストキュー制御回路RqCTはリクエストReqWT32b0m0に含まれるID値２と自身のIDレジスタの値２を比較し、一致しているため、リクエストReqWT32b0m0を、自身のメモリ回路MemVLへ送信する。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
メモリチップM0のメモリ回路MemVLでは、リクエストReqWT32b0m0に含まれる32バイト書き込み命令WT32、バンクアドレスBK0、カラムアドレスCo63によって、メモリ回路MemVLのメモリバンク0のセンスアンプを通じてメモリバンク0へ、カラムアドレス63を開始アドレスとした32バイト分のデータの書き込み動作を開始する。
In the memory circuit MemVL of the memory chip M0, the column address 63 is started to the
次に、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRD32b0m0およびリクエストReqRD16b1m0に含まれる、それぞれのID値2と自身のIDレジスタの値2を比較し、一致しているため、リクエストReqRD32b0m0のリクエスト番号ReqN値3およびリクエストReqRD16b1m0のリクエスト番号ReqN値4はレスポンスキュー制御回路RsCTへ転送される。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
メモリチップM0のレスポンスキュー制御回路RsCTは、リクエスト番号ReqN値3をレスポンス番号ResTN値3として、またリクエスト番号ReqN値4をレスポンス番号ResTN値4として、順に、レスポンス番号テーブルTBへエントリする。
The response queue control circuit RsCT of the memory chip M0 enters the request
これによって、レスポンス番号ResTN値3に対応したリクエスト番号ReqN値3に関するレスポンスが最初のレスポンスとなり、レスポンス番号ResTN値4に対応するリクエスト番号ReqN値4に関するレスポンスが２番目のレスポンスとなる。
As a result, the response related to the request
リクエストReqWT32b0m0に続くリクエストReqRD32b0m0は、メモリチップM0のメモリ回路MemVLのメモリバンク0への読み出し命令RD32を含んでおり、リクエストReqWT32b0m0による書き込み動作が行われているメモリバンク0と同一メモリバンクへのデータ読み出しであるため、メモリバンク０へのデータ書き込み動作の完了を待つ必要がある。
The request ReqRD32b0m0 following the request ReqWT32b0m0 includes the read instruction RD32 to the
リクエストReqRD32b1m0は、メモリチップM0のメモリ回路MemVLのメモリバンク1への読み出し命令RD32を含んでおり、リクエストReqWT32b0m0による書き込み動作が行われているメモリバンク0とは異なるメモリバンクへのデータ読み出しであるため、メモリバンク０へのデータ書き込み動作の完了を待つ必要がない。そこで、メモリチップM0のリクエストキュー制御回路RqCTは、リクエストReqRD32b1m0をメモリ回路MemVLへ送信する。
The request ReqRD32b1m0 includes a read instruction RD32 to the
メモリチップM0のメモリ回路MemVLから、リクエストReqRD32b1m0に含まれる32バイト読み出し命令RD32、バンクアドレスBK1、カラムアドレスCol32によって、メモリ回路MemVLのバンク1のセンスアンプに保持されているデータのなかで、カラムアドレス32を開始アドレスとした32バイト分のデータが読み出される。
From the memory circuit MemVL of the memory chip M0, the column address in the data held in the sense amplifier of the
読み出された32バイト分のデータと、リクエスト番号ReqN値4に対応したレスポンス番号ResN値4と、IDレジスタ値2を含めたレスポンスRsRD32b1m0はレスポンスキュー制御回路RsCTへ転送される。
The read 32-byte data, the response number ResN value 4 corresponding to the request number ReqN value 4, and the response RsRD32b1m0 including the
メモリチップM0のレスポンスキュー制御回路RsCTは、レスポンス番号テーブルTBへ最初にエントリされたレスポンス番号ResTN値3とレスポンス番号ResN値4とを比較する。両者は不一致のため、レスポンス番号ResTN値3に対応するレスポンスを待つ。
The response queue control circuit RsCT of the memory chip M0 compares the response
メモリチップM0のメモリ回路MemVLのメモリバンク0へのデータ書き込み完了後、リクエストReqRD32b0m0はメモリ回路MemVLへ送信される。
After data writing to the
メモリチップM0のメモリ回路MemVLから、リクエストReqRD32b0m0に含まれる32バイト読み出し命令RD32、バンクアドレスBK0、カラムアドレスCol32によって、メモリ回路MemVLのバンク0のセンスアンプに保持されているデータのなかで、カラムアドレス32を開始アドレスとした32バイト分のデータが読み出される。
From the memory circuit MemVL of the memory chip M0, the column address among the data held in the sense amplifier of the
この読み出された32バイト分のデータと、リクエスト番号ReqN値3に対応したレスポンス番号ResN値3と、IDレジスタ値2を含めたレスポンスRsRD32b0m0はレスポンスキュー制御回路RsCTへ転送される。
The read data of 32 bytes, the response
メモリチップM0のレスポンスキュー制御回路RsCTは、レスポンス番号テーブルTBへ最も古くエントリされたレスポンス番号ResTN値3とレスポンス番号ResN値3とを比較する。
The response queue control circuit RsCT of the memory chip M0 compares the response
両者は一致しているため、メモリチップM0のレスポンスキュー制御回路RsCTは、レスポンス信号RsMux0を通じて、IDレジスタ値2、32バイトデータを含むレスポンスRsRD32b0m0を情報処理装置CPU_CHIPへ送信する。この際、メモリチップM0のレスポンス番号テーブルTBへエントリされているレスポンス番号ResTN値3は無効となり、レスポンス番号ResTN値4が最も古いレスポンス番号となる。
Since the two match, the response queue control circuit RsCT of the memory chip M0 transmits the response RsRD32b0m0 including the
リクエストReqRD32b0m0より以前にメモリチップM0へ入力したリクエストReqRD16b1m1はメモリチップM1へ送信されており、このリクエストReqRD16b1m1に対応するレスポンスはメモリチップM0へ入力していないため、リクエストReqRD32b0m0に対応するレスポンスRsRD32b0m0は、リクエストReqRD16b1m1に対応するレスポンスを待たずに、情報処理装置CPU_CHIPへ送信される。 The request ReqRD16b1m1 input to the memory chip M0 before the request ReqRD32b0m0 has been sent to the memory chip M1, and the response corresponding to the request ReqRD16b1m1 has not been input to the memory chip M0. Therefore, the response RsRD32b0m0 corresponding to the request ReqRD32b0m0 is Without waiting for a response corresponding to the request ReqRD16b1m1, it is transmitted to the information processing device CPU_CHIP.
続いて、メモリチップM0のレスポンスキュー制御回路RsCTは、レスポンスRsRD32b1m0のレスポンス番号ResN値4と、現在、レスポンス番号テーブルTBへ最も古くエントリされたレスポンス番号ResTN値4とを比較する。 Subsequently, the response queue control circuit RsCT of the memory chip M0 compares the response number ResN value 4 of the response RsRD32b1m0 with the response number ResTN value 4 that is currently the oldest entry in the response number table TB.
両者は一致しているため、メモリチップM0のレスポンスキュー制御回路RsCTは、レスポンス信号RsMux0を通じて、IDレジスタ値2、32バイトデータを含むレスポンスRsRD32b1m0を情報処理装置CPU_CHIPへ送信する。
Since the two match, the response queue control circuit RsCT of the memory chip M0 transmits the response RsRD32b1m0 including the
この際、メモリチップM0のレスポンス番号テーブルTBへエントリされているレスポンス番号ResTN値4は無効となる。 At this time, the response number ResTN value 4 entered in the response number table TB of the memory chip M0 becomes invalid.
リクエストReqRD32b1m0より以前にメモリチップM0へ入力したリクエストReqRD16b1m1はメモリチップM1へ送信されており、このリクエストReqRD16b1m1に対応するレスポンスはメモリチップM0へ入力していないため、リクエストReqRD32b1m0に対応するレスポンスRsRD32b1m0は、リクエストReqRD16b1m1に対応するレスポンスを待たずに、情報処理装置CPU_CHIPへ送信される。 Since the request ReqRD16b1m1 input to the memory chip M0 before the request ReqRD32b1m0 has been transmitted to the memory chip M1 and the response corresponding to this request ReqRD16b1m1 has not been input to the memory chip M0, the response RsRD32b1m0 corresponding to the request ReqRD32b1m0 is Without waiting for a response corresponding to the request ReqRD16b1m1, it is transmitted to the information processing device CPU_CHIP.
このように、メモリチップM0のレスポンス順序設定レジスタRRGの設定により、メモリチップM0は、自身へのリクエストに対応するリクエスト番号を生成し、その生成したリクエスト番号を利用し、入力したリクエスト順にレスポンスを送信する動作を行う。 In this way, by setting the response order setting register RRG of the memory chip M0, the memory chip M0 generates a request number corresponding to the request to itself, and uses the generated request number to send responses in the input request order. Perform the transmission operation.
さらに、メモリチップM0のレスポンス順序設定レジスタRRGの設定によりメモリチップM0は、自身のレスポンスと、メモリチップM1あるいはM2からメモリチップM0 へ入力したレスポンスの間では、リクエストの入力順序に関わらず、早く送信できるレスポンスは、遅いレスポンを待つことなく、情報処理装置CPU_CHIPへ送信できる。 Furthermore, by setting the response order setting register RRG of the memory chip M0, the memory chip M0 is quicker between its own response and the response input from the memory chip M1 or M2 to the memory chip M0 regardless of the input order of requests. The response that can be transmitted can be transmitted to the information processing device CPU_CHIP without waiting for a late response.
次にメモリチップM1の動作について説明する。 Next, the operation of the memory chip M1 will be described.
メモリチップM1では、すでにメモリチップM0から送信されたリクエストReqRD16b1m1および、このリクエストに対応したリクエスト番号ReqN値1をリクエストキュー制御回路RqCTへ格納し、メモリチップM0にて行われるデータ書き込みおよび読み出しと平行して、データの読み出し動作が行われる。
In the memory chip M1, the request ReqRD16b1m1 already transmitted from the memory chip M0 and the request
メモリチップM1のリクエストキュー制御回路RqCTは、リクエストReqRD16b1m1に含まれるID値1と自身のIDレジスタ値１を比較する。
The request queue control circuit RqCT of the memory chip M1 compares the
両者は一致しているためリクエストキュー制御回路RqCTは、読み出しリクエストReqRD16b1m1に対応したリクエスト番号ReqN値1をレスポンスキュー制御回路RsCTへ転送する。
Since they match, the request queue control circuit RqCT transfers the request
レスポンスキュー制御回路RsCTは、このリクエスト番号ReqN値1をレスポンス番号ResTN値1として、レスポンス番号テーブルへ保存する。これによって、レスポンス番号ResTN値1に対応するリクエストReqRD16b1m1のレスポンスが、メモリチップM1より最初に送信されるレスポンスとなる。続いてリクエストReqRD16b1m1をメモリ回路MemNV1へ送信する。
The response queue control circuit RsCT stores the request
メモリチップM1のメモリ回路MemNV1はリクエストReqRD16b1m1に含まれる16バイト読み出し命令RD16、バンクアドレスBK1、カラムアドレスCol32によって、メモリ回路MemNV1のバンク1のセンスアンプに保持されているデータのなかで、カラムアドレス32を開始アドレスとした16バイト分のデータを読み出す。
The memory circuit MemNV1 of the memory chip M1 uses the 16-byte read instruction RD16, the bank address BK1, and the column address Col32 included in the request ReqRD16b1m1, and the column address 32 is stored in the data held in the sense amplifier of the
この読み出された16バイト分のデータと、リクエスト番号ReqN値1に対応したレスポンス番号ResN値1と、IDレジスタ値1を含めたレスポンスRsRD16b1m0はレスポンスキュー制御回路RsCTへ転送される。
The read 16 bytes of data, the response
メモリチップM1のレスポンスキュー制御回路RsCTは、レスポンス番号テーブルへ最初にエントリされたレスポンス番号ResTN値1とレスポンス番号ResN値1とを比較する。両者は一致しているため、メモリチップM1のレスポンスキュー制御回路RsCTは、レスポンス信号RsMux1を通じて、IDレジスタ値1、レスポンス番号ResN値1および16バイトデータを含むレスポンスRsRD16b1m1をメモリチップM0へ送信する。この際、レスポンス番号テーブルへエントリされているレスポンス番号ResTN値1は無効となる。
The response queue control circuit RsCT of the memory chip M1 compares the response
メモリチップM0のレスポンスキュー制御回路RsCTは、レスポンスRsRD16b1m1を受け取り格納する。つぎに、レスポンス番号テーブルTB内の有効となっているレスポンス番号ResTNとレスポンス番号ResN値1を比較する。
The response queue control circuit RsCT of the memory chip M0 receives and stores the response RsRD16b1m1. Next, the valid response number ResTN in the response number table TB and the response
レスポンス番号テーブルTB内の有効となっているレスポンス番号ResTNは存在しないため、メモリチップM0のレスポンスキュー制御回路RsCTは、レスポンス信号RsMux0を通じて、IDレジスタ値1と16バイトデータを含むレスポンスRsRD16b1m1を情報処理装置CPU_CHIPへ送信する。
Since there is no valid response number ResTN in the response number table TB, the response queue control circuit RsCT of the memory chip M0 processes the response RsRD16b1m1 including the
以上説明したように、メモリチップM0のレスポンス順序設定レジスタRRGの設定により、メモリチップM0は、入力したリクエスト順で、そのリクエストに対応したリクエスト番号を生成し、このリクエスト番号を利用し、入力したリクエスト順番どおりにレスポンスを情報処理装置CPU_CHIPへ送信できる。これによって、情報処理装置CPU_CHIPは、同一チップへのリクエストに対するレスポンスが送信されたかを知ることができ、所望の処理を実行することができる。 As described above, by setting the response order setting register RRG of the memory chip M0, the memory chip M0 generates a request number corresponding to the request in the input request order, and uses this request number to input it. Responses can be sent to the information processing device CPU_CHIP in the order of requests. Thus, the information processing device CPU_CHIP can know whether a response to the request to the same chip has been transmitted, and can execute a desired process.
また、メモリチップM0のレスポンス順序設定レジスタRRGの設定により、メモリチップM0は、自身のレスポンスと、メモリチップM1あるいはM2からメモリチップM0 へ入力したレスポンスの間では、リクエストの入力順序に関わらず、早く送信できるレスポンスは、遅いレスポンスを待つことなく、情報処理装置CPU_CHIPへ送信でき高速化が可能となる。 Also, depending on the setting of the response order setting register RRG of the memory chip M0, the memory chip M0 is not dependent on the input order of requests between its own response and the response input from the memory chip M1 or M2 to the memory chip M0. A response that can be transmitted early can be transmitted to the information processing device CPU_CHIP without waiting for a late response, and the speed can be increased.
また、扱うシステムに応じて情報処理装置CPU_CHIPが様々に要求するOS、ブートプログラムおよびアプリケーションプログラムなどのメモリチップへの配置方法に柔軟に対応し性能向上が図れる。 Further, the performance can be improved by flexibly corresponding to the arrangement method of the OS, boot program, application program and the like on the memory chip, which are variously requested by the information processing device CPU_CHIP depending on the system to be handled.
さらに、リクエストへIDを付加することで、確実に要求先へリクエストが転送され、また、レスポンスへIDを付加することで、リクエストの入力順序と、読み出しデータの順番が異なった場合でも、情報処理装置CPU＿CHIPは転送元のメモリチップを知ることができるため、情報処理装置CPU＿CHIPおよびメモリチップの直列接続によって、接続信号数を少なくしながらも、情報処理装置CPU_CHIPは所望の処理を実行することができる。 Furthermore, by adding an ID to the request, the request is reliably transferred to the request destination, and by adding an ID to the response, even if the input order of the requests and the order of the read data are different, information processing Since the device CPU_CHIP can know the memory chip of the transfer source, the information processing device CPU_CHIP can execute a desired process by reducing the number of connection signals by connecting the information processing device CPU_CHIP and the memory chip in series. .
また、上記ではメモリチップM0およびM1に関するデータ転送動作を説明したが、メモリチップM0、M1およびM2に関するデータ転送についても同様に行えることは言うまでもない。 Although the data transfer operation related to the memory chips M0 and M1 has been described above, it goes without saying that the data transfer related to the memory chips M0, M1 and M2 can be similarly performed.
＜通常動作の説明：リード/ ライト同時実行＞
次に、情報処理装置CPU_CHIPがデータ読み出しリクエストに続いてデータ書込みリクエストをメモリモジュールMEMへ送信した場合のデータ転送について説明する。
<Description of normal operation: Simultaneous read / write>
Next, data transfer when the information processing device CPU_CHIP transmits a data write request to the memory module MEM following the data read request will be described.
情報処理装置CPU_CHIPがリクエスト信号RqMux0を通じて、ID値２、8バイトデータ読み出し命令RD8、バンクアドレスBK1、カラムアドレスCol15を多重化したリクエストReqRD8b1m0をメモリチップM0へ転送する。続いて、リクエスト信号RqMux0を通じて、ID値2、8バイトデータ書き込み命令WT8、バンクアドレスBK1、カラムアドレスCol３１、及び8バイト分の書き込みデータを多重化したリクエストReqWT8b1m0をメモリチップM0へ転送する。
The information processing device CPU_CHIP transfers the request ReqRD8b1m0 obtained by multiplexing the
メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqRD8b1m0とリクエストReqWT8b1m0を順に、自身のリクエストキュー制御回路RqCTへ格納する。リクエストキュー制御回路RqCTはリクエストReqRD8b1m0に含まれるID値２と自身のIDレジスタの値２を比較し、一致しているため、リクエストReqRD8b1m0をメモリ回路MemVLへ送信する。
The memory chip M0 sequentially stores the request ReqRD8b1m0 and the request ReqWT8b1m0 from the information processing device CPU_CHIP in its own request queue control circuit RqCT. The request queue control circuit RqCT compares the
メモリ回路MemVLはリクエストReqRD8b1m0に含まれる8バイト読み出し命令RD8、バンクアドレスBK1、カラムアドレスCol31によって、メモリ回路MemVLのバンク1のセンスアンプに保持されているデータのなかで、カラムアドレス15を開始アドレスとした8バイト分のデータを読み出し、IDレジスタ値２を含めて、レスポンスキュー制御回路RsCTへレスポンスRsRD8b1m0として転送する。
The memory circuit MemVL uses the 8-byte read instruction RD8, the bank address BK1, and the column address Col31 included in the request ReqRD8b1m0 to set the column address 15 as the start address among the data held in the sense amplifier of the
レスポンスキュー制御回路RsCTは、レスポンス信号RsMux0を通じて、IDレジスタ値２および8バイトデータを含むレスポンスRsRD8b1m0を情報処理装置CPU_CHIPへ出力する。
The response queue control circuit RsCT outputs a response RsRD8b1m0 including the
リクエストReqRD8b1m0が処理されたことによって、リクエストキュー制御回路RqCTはリクエストReqWT8b1m0に含まれるID値２と自身のIDレジスタの値２を比較し、一致しているため、リクエストReqWT8b1m0をメモリ回路MemVLへ送信する。
By processing the request ReqRD8b1m0, the request queue control circuit RqCT compares the
メモリ回路MemVLはリクエストReqWT8b1m0に含まれる8バイト書き込み命令WT8、バンクアドレスBK1、カラムアドレスCol31によって、メモリ回路MemVLのバンク1のセンスアンプへカラムアドレス３１を開始アドレスとした8バイト分のデータが書き込まれ、さらにメモリバンク１へ書き込まれる。
The memory circuit MemVL writes 8-byte data starting from the column address 31 to the sense amplifier in the
リクエストキュー制御回路RqCTとレスポンスキュー制御回路RsCTはそれぞれ独立に動作するため、、リクエストReqRD8b1m0に対応するレスポンスRsRD8b1m0が情報処理装置CPU_CHIPへ出力されている最中でもリクエストReqWT8b1m0の書込み動作を実行することができる。 Since the request queue control circuit RqCT and the response queue control circuit RsCT operate independently, the write operation of the request ReqWT8b1m0 can be executed even while the response RsRD8b1m0 corresponding to the request ReqRD8b1m0 is being output to the information processing device CPU_CHIP. .
以上説明したように、リクエストインターフェース回路ReIFとレスポンスインターフェース回路は独立に動作可能なため、データの読み出し動作と書込み動作を同時に実行でき、データ転送性能を向上させることができる。上記では、メモリチップM0でのデータの読み出し及び書込みについて説明したが、他のメモリチップM1及びM2においても同様の動作が実行できることは言うまでもない。さらに、それぞれののメモリチップにおいてリクエストインターフェース回路ReIFとレスポンスインターフェース回路は独立に動作可能なため、異なるメモリチップへのデータ読み出し及び書込みリクエストが生じた場合でも、それぞれのリクエストを独立に並列に処理でき、データ転送性能を向上できることは言うまでもない。 As described above, since the request interface circuit ReIF and the response interface circuit can operate independently, the data read operation and the write operation can be executed simultaneously, and the data transfer performance can be improved. In the above, reading and writing of data in the memory chip M0 have been described, but it goes without saying that similar operations can be performed in the other memory chips M1 and M2. Furthermore, since the request interface circuit ReIF and the response interface circuit can operate independently in each memory chip, even when data read and write requests to different memory chips occur, each request can be processed independently and in parallel. Needless to say, the data transfer performance can be improved.
＜通常動作の説明：リクエスト番号 ＞
情報処理装置CPU_CHIPが、メモリモジュールMEMへのリクエストに固有のリクエスト番号を付け、このリクエスト番号を含んだリクエストをメモリモジュールMEMへ送信した場合、メモリモジュールMEMは、情報処理装置CPU_CHIPが送信するリクエスト番号を利用し、リクエストの入力順序に関わらず、早く送信できるレスポンから送信し、高速化を図ることができる。以下に 動作を説明する。また、メモリチップM0、M1、M2のレスポンス順序設定レジスタRRGの設定値を図６(b)へ示す。
<Description of normal operation: Request number>
When the information processing device CPU_CHIP adds a unique request number to a request to the memory module MEM and sends a request including this request number to the memory module MEM, the memory module MEM sends the request number sent by the information processing device CPU_CHIP. Can be sent from a responder that can be sent quickly, regardless of the order in which requests are input. The operation is described below. Further, FIG. 6B shows the set values of the response order setting register RRG of the memory chips M0, M1, and M2.
情報処理装置CPU_CHIPが、メモリモジュールMEM内のメモリチップM1のバンク1へデータ読み出しリクエストと、メモリチップM0のバンク0へデータ書込みリクエストと、続いてメモリチップM0のバンク0へデータ読み出しリクエストを送信し、さらに、連続してメモリチップM0のバンク1へデータ読み出しリクエストを送信した場合のデータ転送について説明する。
The information processing device CPU_CHIP transmits a data read request to the
特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が２、１及び３に設定されている。 Although not particularly limited, the ID register values of the memory chips M0, M1, and M2 are set to 2, 1, and 3, respectively.
情報処理装置CPU_CHIPは、リクエスト番号生成レジスタRqNRの値を1に設定するとリクエスト番号生成回路RqNは、リクエスト信号RqMux0を通じて出力するリクエスト対応したリクエスト番号ReqNを生成する。次に情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値1、リクエスト番号ReqN値1、16バイトデータ読み出し命令RD16、バンクアドレスBK1、カラムアドレスCol31を多重化したリクエストReqRD16b1m1をメモリチップM0へ転送する。
When the information processing device CPU_CHIP sets the value of the request number generation register RqNR to 1, the request number generation circuit RqN generates a request number ReqN corresponding to the request output through the request signal RqMux0. Next, the information processing device CPU_CHIP transfers the request ReqRD16b1m1 in which the
次に、ID値2、リクエスト番号ReqN値2、32バイトデータ書き込み命令WT32、バンクアドレスBK0、カラムアドレスCol63、及び32バイト分の書き込みデータを多重化したリクエストReqWT32b0m0をメモリチップM0へ転送する。
Next, the request value ReqWT32b0m0 obtained by multiplexing the
続いて、ID値２、リクエスト番号ReqN値3、32バイトデータ読み出し命令RD32、バンクアドレスBK0、カラムアドレスCol32を多重化したリクエストReqRD32b0m0をメモリチップM0へ転送する。
Subsequently, the request ReqRD32b0m0 obtained by multiplexing the
さらに続いて、ID値2、リクエスト番号ReqN値4、16バイトデータ読み出し命令RD16、バンクアドレスBK1、カラムアドレスCol32を多重化したリクエストReqRD16b1m0をメモリチップM0へ転送する。
Subsequently, the request ReqRD16b1m0 obtained by multiplexing the
メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqRD16b1m1と、リクエストReqWT32b0m0と、リクエストReqRD32b0m0と、リクエストReqRD16b1m0を順に、自身のリクエストキュー制御回路RqCTへ格納する。 The memory chip M0 stores the request ReqRD16b1m1, the request ReqWT32b0m0, the request ReqRD32b0m0, and the request ReqRD16b1m0 from the information processing device CPU_CHIP in order in its own request queue control circuit RqCT.
メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRD16b1m1に含まれるID値1と自身のIDレジスタの値２を比較する。結果は不一致のため、リクエストReqRD16b1m1はリクエスト信号RqMux1を通じて、メモリチップM1へ転送される。
The request queue control circuit RqCT of the memory chip M0 compares the
次にメモリチップM0のリクエストキュー制御回路RqCTはリクエストReqWT32b0m0に含まれるID値２と自身のIDレジスタの値２を比較し、一致しているため、リクエストReqWT32b0m0を、自身のメモリ回路MemVLへ送信する。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
メモリチップM0のメモリ回路MemVLでは、リクエストReqWT32b0m0に含まれる32バイト書き込み命令WT32、バンクアドレスBK0、カラムアドレスCo63によって、メモリ回路MemVLのメモリバンク0のセンスアンプを通じてメモリバンク0へ、カラムアドレス63を開始アドレスとした32バイト分のデータの書き込み動作を開始する。
In the memory circuit MemVL of the memory chip M0, the column address 63 is started to the
リクエストReqWT32b0m0に続くリクエストReqRD32b0m0は、メモリチップM0のメモリ回路MemVLのメモリバンク0への読み出し命令RD32を含んでおり、リクエストReqWT32b0m0による書き込み動作が行われているメモリバンク0と同一メモリバンクへのデータ読み出しであるため、メモリバンク０へのデータ書き込み動作の完了を待つ必要がある。
The request ReqRD32b0m0 following the request ReqWT32b0m0 includes the read instruction RD32 to the
リクエストReqRD32b1m0は、メモリチップM0のメモリ回路MemVLのメモリバンク1への読み出し命令RD32を含んでおり、リクエストReqWT32b0m0による書き込み動作が行われているメモリバンク0とは異なるメモリバンクへのデータ読み出しであるため、メモリバンク０へのデータ書き込み動作の完了を待つ必要がない。そこで、メモリチップM0のリクエストキュー制御回路RqCTは、リクエストReqRD32b1m0をメモリ回路MemVLへ送信する。
The request ReqRD32b1m0 includes a read instruction RD32 to the
メモリチップM0のメモリ回路MemVLから、リクエストReqRD32b1m0に含まれる32バイト読み出し命令RD32、バンクアドレスBK1、カラムアドレスCol32によって、メモリ回路MemVLのバンク1のセンスアンプに保持されているデータのなかで、カラムアドレス32を開始アドレスとした32バイト分のデータが読み出される。
From the memory circuit MemVL of the memory chip M0, the column address in the data held in the sense amplifier of the
読み出された32バイト分のデータと、リクエスト番号ReqN値4と等しいレスポンス番号ResN値4と、IDレジスタ値2を含めたレスポンスRsRD32b1m0はレスポンスキュー制御回路RsCTへ転送され、情報処理装置CPU_CHIPへ送信される。
Response RsRD32b1m0 including the read 32 bytes of data, response number ResN value 4 equal to request number ReqN value 4, and
次に、メモリチップM0のメモリ回路MemVLのメモリバンク0へのデータ書き込み完了後、リクエストReqRD32b0m0はメモリ回路MemVLへ送信される。
Next, after data writing to the
メモリチップM0のメモリ回路MemVLから、リクエストReqRD32b0m0に含まれる32バイト読み出し命令RD32、バンクアドレスBK0、カラムアドレスCol32によって、メモリ回路MemVLのバンク0のセンスアンプに保持されているデータのなかで、カラムアドレス32を開始アドレスとした32バイト分のデータが読み出される。
From the memory circuit MemVL of the memory chip M0, the column address among the data held in the sense amplifier of the
この読み出された32バイト分のデータと、リクエスト番号ReqN値3と等しいレスポンス番号ResN値3と、IDレジスタ値2を含めたレスポンスRsRD32b0m0はレスポンスキュー制御回路RsCTへ転送され、情報処理装置CPU_CHIPへ送信される。
The read 32-byte data, the response
このように、リクエストReqRD32b0m0の後にメモリチップM0へ入力したリクエストReqRD32b1m0は、リクエストReqRD32b0m0より早く処理できるため、リクエストReqRD32b0m0レスポンスは、リクエストReqRD32b0m0の遅いレスポンを待つことなく、メモリチップM0へ送信できる。 In this way, since the request ReqRD32b1m0 input to the memory chip M0 after the request ReqRD32b0m0 can be processed earlier than the request ReqRD32b0m0, the request ReqRD32b0m0 response can be transmitted to the memory chip M0 without waiting for the late response of the request ReqRD32b0m0.
また、メモリチップM0へ入力したリクエストReqRD16b1m1はメモリチップM1へ送信されており、このリクエストReqRD16b1m1に対応するレスポンスはメモリチップM0へ入力していないため、リクエストReqRD32b1m0のレスポンスRsRD32b1m0およびリクエストReqRD32b0m0のレスポンスRsRD32b0m0は、リクエストReqRD16b1m1に対応するレスポンスを待たずに、情報処理装置CPU_CHIPへ送信される。 Since the request ReqRD16b1m1 input to the memory chip M0 is transmitted to the memory chip M1, and the response corresponding to this request ReqRD16b1m1 is not input to the memory chip M0, the response RsRD32b1m0 of the request ReqRD32b1m0 and the response RsRD32b0m0 of the request ReqRD32b0m0 are Then, without waiting for the response corresponding to the request ReqRD16b1m1, it is transmitted to the information processing device CPU_CHIP.
次にメモリチップM1の動作について説明する。 Next, the operation of the memory chip M1 will be described.
メモリチップM1では、すでにメモリチップM0から送信されたリクエスト番号ReqN値1を含むリクエストReqRD16b1m1をリクエストキュー制御回路RqCTへ格納し、メモリチップM0にて行われるデータ書き込みおよび読み出しと平行して、データの読み出し動作が行われる。
In the memory chip M1, the request ReqRD16b1m1 including the request
メモリチップM1のリクエストキュー制御回路RqCTは、リクエストReqRD16b1m1に含まれるID値1と自身のIDレジスタ値１を比較する。
The request queue control circuit RqCT of the memory chip M1 compares the
両者は一致しているため、リクエストReqRD16b1m1をメモリ回路MemNV1へ送信する。 Since both match, the request ReqRD16b1m1 is transmitted to the memory circuit MemNV1.
メモリチップM1のメモリ回路MemNV1はリクエストReqRD16b1m1に含まれる16バイト読み出し命令RD16、バンクアドレスBK1、カラムアドレスCol32によって、メモリ回路MemNV1のバンク1のセンスアンプに保持されているデータのなかで、カラムアドレス32を開始アドレスとした16バイト分のデータを読み出す。
The memory circuit MemNV1 of the memory chip M1 uses the 16-byte read instruction RD16, the bank address BK1, and the column address Col32 included in the request ReqRD16b1m1, and the column address 32 is stored in the data held in the sense amplifier of the
この読み出された16バイト分のデータと、リクエスト番号ReqN値1と等しいレスポンス番号ResN値1と、IDレジスタ値1を含めたレスポンスRsRD16b1m0はレスポンスキュー制御回路RsCTへ転送され、メモリチップM0へ転送される。
The read 16 bytes of data, response
メモリチップM0のレスポンスキュー制御回路RsCTは、レスポンス番号ResN値1を含むレスポンスRsRD16b1m1を受け取り、レスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ送信する。
The response queue control circuit RsCT of the memory chip M0 receives the response RsRD16b1m1 including the response
以上説明したように、メモリモジュールMEMは情報処理装置CPU_CHIPから送信されるリクエストに含まれるリクエスト番号を利用し、レスポンス番号を生成し、このレスポンス番号を含んだレスポンスを情報処理装置CPU＿CHIPへ送信できることにより、メモリチップ毎やメモリチップ間で、リクエストの入力順序に関わらず、早く送信できるレスポンスは、遅いレスポンスを待つことなく、すぐに送信できるため高速化を図れる。さらに、リクエストの入力順とは異なる順番で、レスポンスが送信された場合でも、情報処理装置CPU＿CHIPは、どのリクエストに対するレスポンスが送信されたかを知ることができ、情報処理装置CPU_CHIPは所望の処理を高速に実行することができる。 As described above, the memory module MEM uses a request number included in a request transmitted from the information processing device CPU_CHIP, generates a response number, and transmits a response including the response number to the information processing device CPU_CHIP. A response that can be transmitted quickly regardless of the input order of requests between memory chips or between memory chips can be transmitted immediately without waiting for a slow response, so that the speed can be increased. Furthermore, even when responses are transmitted in an order different from the input order of requests, the information processing device CPU_CHIP can know which request has been transmitted, and the information processing device CPU_CHIP can perform a desired process at high speed. Can be executed.
また、上記ではメモリチップM0およびM1に関するデータ転送動作を説明したが、メモリチップM0、M1およびM2に関するデータ転送についても同様に行えることは言うまでもない。 Although the data transfer operation related to the memory chips M0 and M1 has been described above, it goes without saying that the data transfer related to the memory chips M0, M1 and M2 can be similarly performed.
＜クロック制御＞
次に、メモリモジュールMEMに関するクロック制御について説明する。メモリモジュールMEMが特に限定しないが携帯機器に利用された場合、常にメモリモジュールMEM内のメモリチップM0、M1及びM2の全てが同時に動作するわけではない。そこで、携帯機器の低電力化を図るために、本メモリモジュールMEMはデータ転送に必要な場合に、必要な周波数でクロックを発生したり、データ転送が生じない場合はクロックを停止したりできる。
<Clock control>
Next, clock control related to the memory module MEM will be described. Although the memory module MEM is not particularly limited, not all of the memory chips M0, M1, and M2 in the memory module MEM operate simultaneously when used in a portable device. Therefore, in order to reduce the power consumption of the portable device, the memory module MEM can generate a clock at a required frequency when necessary for data transfer, or can stop the clock when data transfer does not occur.
メモリチップM0から出力するレスポンスクロック信号RsCk0の周波数制御について説明する。先ず、メモリチップM0から出力するレスポンスクロック信号RsCk0のクロック周波数を、特に限定しないが2分の１にする場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM0のID値２とレスポンスクロック分周コマンド２を入力する。
The frequency control of the response clock signal RsCk0 output from the memory chip M0 will be described. First, a case where the clock frequency of the response clock signal RsCk0 output from the memory chip M0 is halved, although not particularly limited, will be described. The information processing device CPU_CHIP inputs the
メモリチップM0はリクエストキュー制御回路RqCTを介して、レスポンスクロック分周コマンド２をメモリチップM0のクロック分周回路Div2へ送信すると、レスポンスクロック信号RsCk0の周波数は2分の１となる。クロックの動作周波数を低くする際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に所望の周波数で動作させることが良い。
When the memory chip M0 transmits the response clock
次に、メモリチップM0から出力するレスポンスクロック信号RsCk0を停止する場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM0のID値２とレスポンスクロック停止コマンドを入力する。メモリチップM0はリクエストキュー制御回路RqCTを介して、レスポンスクロック停止コマンドをメモリチップM0内のクロック分周回路Div2へ送信すると、レスポンスクロック信号RsCk0は停止する。クロックを停止する際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に停止させることが良い。
Next, a case where the response clock signal RsCk0 output from the memory chip M0 is stopped will be described. The information processing device CPU_CHIP inputs the
次に、停止しているレスポンスクロック信号RsCk0を再度動作させる場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM0のID値２とレスポンスクロック再開コマンドを入力する。メモリチップM0はクエストキュー制御回路RqCTを介して、レスポンスクロック再開コマンドをメモリチップM0内のクロック分周回路Div2へ送信すると、停止しているレスポンスクロック信号RsCk0は再度、動作を開始する。クロックを再動作させる際は、ノイズによる誤動作を防ぐために、徐々に周波数を上げ、最後に所望の周波数で動作させることが良い。
Next, a case where the stopped response clock signal RsCk0 is operated again will be described. The information processing device CPU_CHIP inputs the
メモリチップM１から出力するレスポンスクロック信号RsCk1の周波数制御について説明する。先ず、メモリチップM1から出力するレスポンスクロック信号RsCk1のクロック周波数を、特に限定しないが4分の１にする場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM1のID値1とレスポンスクロック分周コマンド4を入力すると、メモリチップM0を通じて、メモリチップM1へID値1とレスポンスクロック分周コマンド4が送信される。メモリチップM1がクエストキュー制御回路RqCTを介して、レスポンスクロック分周コマンド4をメモリチップM1内のクロック分周回路Div2へ送信すると、レスポンスクロック信号RsCk1の周波数は4分の１となる。クロックの動作周波数を低くする際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に所望の周波数で動作させることが良い。
The frequency control of the response clock signal RsCk1 output from the memory chip M1 will be described. First, a case where the clock frequency of the response clock signal RsCk1 output from the memory chip M1 is set to ¼ is not particularly limited, but will be described. When the information processing device CPU_CHIP inputs the
次に、メモリチップM1から出力するレスポンスクロック信号RsCk1を停止する場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM1のID値1とレスポンスクロック停止コマンドを入力すると、メモリチップM0を通じて、メモリチップM1へID値1とレスポンスクロック分周コマンド4が送信される。メモリチップM１がクエストキュー制御回路RqCTを介して、レスポンスクロック停止コマンドをメモリチップM１内のクロック分周回路Div2へ送信すると、レスポンスクロック信号RsCk1は停止する。クロックを停止する際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に停止させることが良い。
Next, a case where the response clock signal RsCk1 output from the memory chip M1 is stopped will be described. When the information processing device CPU_CHIP inputs the
次に、停止しているレスポンスクロック信号RsCk1を再度動作させる場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM1のID値1とレスポンスクロック再開コマンドを入力すると。メモリチップM0を通じて、メモリチップM1へID値1とレスポンスクロック再開コマンドが送信される。メモリチップM1が、クエストキュー制御回路RqCTを介して、レスポンスクロック再開コマンドをメモリチップM1内のクロック分周回路Div2へ送信すると、停止しているレスポンスクロック信号RsCk1は再度動作を開始する。クロックを再動作させる際は、ノイズによる誤動作を防ぐために、徐々に周波数を上げ、最後に所望の周波数で動作させることが良い。
Next, a case where the stopped response clock signal RsCk1 is operated again will be described. When the information processing device CPU_CHIP inputs the
メモリチップM2から出力するレスポンスクロック信号RsCk2の周波数制御について説明する。先ず、メモリチップM2から出力するレスポンスクロック信号RsCk2のクロック周波数を、特に限定しないが8分の１にする場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM2のID値3とレスポンスクロック分周コマンド8を入力すると、メモリチップM0及びM1を通じて、メモリチップM2へID値3とレスポンスクロック分周コマンド8が送信される。メモリチップM2が自身のクエストキュー制御回路RqCTを介して、レスポンスクロック分周コマンド8をメモリチップM2内のクロック分周回路Div2へ送信すると、レスポンスクロック信号RsCk2の周波数は8分の１となる。クロックの動作周波数を低くする際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に所望の周波数で動作させることが良い。
The frequency control of the response clock signal RsCk2 output from the memory chip M2 will be described. First, a case where the clock frequency of the response clock signal RsCk2 output from the memory chip M2 is set to 1/8 is not particularly limited. When the information processing device CPU_CHIP inputs the
次に、メモリチップM2から出力するレスポンスクロック信号RsCk2を停止する場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM2のID値3とレスポンスクロック停止コマンドを入力すると、メモリチップM0及びM1を通じて、メモリチップM2へID値3とレスポンスクロック停止コマンドが送信される。メモリチップM2が自身のリクエストキュー制御回路RqCTを介して、レスポンスクロック停止コマンドをメモリチップM2内のクロック分周回路Div2へ送信すると、レスポンスクロック信号RsCk2は停止する。クロックを停止する際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に停止させることが良い。
Next, a case where the response clock signal RsCk2 output from the memory chip M2 is stopped will be described. When the information processing device CPU_CHIP inputs the
次に、停止しているレスポンスクロック信号RsCk2を再度動作させる場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM2のID値3とレスポンスクロック再開コマンドを入力すると。メモリチップM0及びM1を通じて、メモリチップM2へID値3とレスポンスクロック再開コマンドが送信される。メモリチップM2が、クエストキュー制御回路RqCTを介して、レスポンスクロック再開コマンドをメモリチップM2のクロック分周回路Div2へ送信すると、停止しているレスポンスクロック信号RsCk2は再度、動作を開始する。クロックを再動作させる際は、ノイズによる誤動作を防ぐために、徐々に周波数を上げ、最後に所望の周波数で動作させることが良い。
Next, a case where the stopped response clock signal RsCk2 is operated again will be described. When the information processing device CPU_CHIP inputs the
メモリチップM0から出力するリクエストクロック信号RsCk1の周波数制御について説明する。先ず、メモリチップM0から出力するリクエストクロック信号RqCk1のクロック周波数を、特に限定しないが2分の１にする場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM0のID値２とリクエストクロック分周コマンド２を入力する。メモリチップM0が、リクエストキュー制御回路RqCTを介して、リクエストクロック分周コマンド２をメモリチップM0のクロック分周回路Div1へ送信すると、このクロック分周回路Div1はリクエストクロック信号RqCk0のクロック周波数の2分の1の周波数を持つクロックを発生させ、リクエストクロック信号RqCk1から出力する。リクエストクロック信号RqCk1は、メモリチップM1へ入力し、メモリチップM1のクロックドライバDrv2およびクロック分周回路Div２を介してレスポンスクロック信号RsCk1として出力する。クロックの動作周波数を低くする際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に所望の周波数で動作させることが良い。
The frequency control of the request clock signal RsCk1 output from the memory chip M0 will be described. First, a case where the clock frequency of the request clock signal RqCk1 output from the memory chip M0 is halved, although not particularly limited, will be described. The information processing device CPU_CHIP inputs the
次に、メモリチップM0から出力するリクエストクロック信号RqCk1を停止する場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM0のID値２とリクエストクロック停止コマンドを入力する。メモリチップM0が、リクエストキュー制御回路RqCTを介して、リクエストクロック停止コマンドをメモリチップM0のクロック分周回路Div1へ送信すると、このクロック分周回路Div1はリクエストクロック信号RqCk1を停止する。リクエストクロック信号RqCk1は、メモリチップM1へ入力し、メモリチップM1のクロックドライバDrv2およびクロック分周回路Div２を介してレスポンスクロック信号RsCk1として出力するためレスポンスクロック信号RsCk1も停止する。クロックを停止する際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に停止させることが良い。
Next, a case where the request clock signal RqCk1 output from the memory chip M0 is stopped will be described. The information processing device CPU_CHIP inputs the
次に、停止しているリクエストクロック信号RsCk1を再度動作させる場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM0のID値２とリクエストクロック再開コマンドを入力する。メモリチップM0が、リクエストキュー制御回路RqCTを介して、リクエストクロック再開コマンドをメモリチップM0のクロック分周回路Div1へ送信すると、このクロック分周回路Div1は停止しているリクエストクロック信号RqCk1を再度、動作させる。リクエストクロック信号RqCk1は、メモリチップM1へ入力し、メモリチップM1のクロックドライバDrv2およびクロック分周回路Div2を介してレスポンスクロック信号RsCk1として出力するため、レスポンスクロック信号RsCk1も再度、動作する。クロックを再動作させる際は、ノイズによる誤動作を防ぐために、徐々に周波数を上げ、最後に所望の周波数で動作させることが良い。
Next, a case where the stopped request clock signal RsCk1 is operated again will be described. The information processing device CPU_CHIP inputs the
メモリチップM1から出力するリクエストクロック信号RsCk2の周波数制御について説明する。先ず、メモリチップM1から出力するリクエストクロック信号RqCk2のクロック周波数を、特に限定しないが4分の１にする場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM1のID値1とリクエストクロック分周コマンド4を入力すると、メモリチップM０を通じてID値1とリクエストクロック分周コマンド4がメモリチップM1へ送信される。メモリチップM1が、リクエストキュー制御回路RqCTを介して、リクエストクロック分周コマンド4を自身のクロック分周回路Div1へ送信すると、このクロック分周回路Div1はリクエストクロック信号RqCk0のクロック周波数の4分の1の周波数を持つクロックを発生させ、リクエストクロック信号RqCk2から出力する。リクエストクロック信号RqCk2は、メモリチップM2へ入力し、メモリチップM2のクロックドライバDrv2およびクロック分周回路Div２を介してレスポンスクロック信号RsCk2として出力する。クロックの動作周波数を低くする際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に所望の周波数で動作させることが良い。
The frequency control of the request clock signal RsCk2 output from the memory chip M1 will be described. First, a case will be described in which the clock frequency of the request clock signal RqCk2 output from the memory chip M1 is ¼, although not particularly limited. When the information processing device CPU_CHIP inputs the
次に、メモリチップM1から出力するリクエストクロック信号RqCk2を停止する場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM1のID値1とリクエストクロック停止コマンドを入力するとメモリチップM0を通じてID値1とリクエストクロック停止コマンドがメモリチップM1へ送信される。メモリチップM1は、自身のリクエストキュー制御回路RqCTを介して、リクエストクロック停止コマンドを自身のクロック分周回路Div1へ送信すると、このクロック分周回路Div1はリクエストクロック信号RqCk2を停止する。リクエストクロック信号RqCk2は、メモリチップM2へ入力し、メモリチップM2のクロックドライバDrv2およびクロック分周回路Div２を介してレスポンスクロック信号RsCk2として出力するためレスポンスクロック信号RsCk2も停止する。
Next, a case where the request clock signal RqCk2 output from the memory chip M1 is stopped will be described. When the information processing device CPU_CHIP inputs the
クロックを停止する際は、ノイズによる誤動作を防ぐために徐々に周波数を落とし、最後に停止させることが良い。 When stopping the clock, in order to prevent malfunction due to noise, it is preferable to gradually decrease the frequency and finally stop.
次に、停止しているリクエストクロック信号RsCk2を再度動作させる場合について説明する。情報処理装置CPU_CHIPが、リクエスト信号RqMux0よりメモリチップM1のID値1とリクエストクロック再開コマンドを入力すると、メモリチップM0を通じてID値1とリクエストクロック再開コマンドがメモリチップM1へ送信される。メモリチップM1が、自身のリクエストキュー制御回路RqCTを介して、リクエストクロック再開コマンドを自身のクロック分周回路Div1へ送信すると、このクロック分周回路Div1は停止しているリクエストクロック信号RqCk2を再度、動作させる。リクエストクロック信号RqCk2は、メモリチップM2へ入力し、メモリチップM2のクロックドライバDrv2およびクロック分周回路Div2を介してレスポンスクロック信号RsCk1として出力するため、レスポンスクロック信号RsCk2も再度、動作する。クロックを再動作させる際は、ノイズによる誤動作を防ぐために、徐々に周波数を上げ、最後に所望の周波数で動作させることが良い。
Next, a case where the stopped request clock signal RsCk2 is operated again will be described. When the information processing device CPU_CHIP inputs the
＜メモリマップの説明＞
図9は、情報処理装置CPU_CHIPが管理するメモリモジュールMEMに対するメモリマップの一例を示したものである。本実施の形態では、特に限定されないが、メモリチップM0の記憶領域は１Gbit、メモリチップM1の記録領域は1Git、メモリチップM2の記憶領域は4Gbit+128Mbit(128Mbitは代替領域)であるメモリモジュールを例に代表的なメモリマップを説明する。
<Explanation of memory map>
FIG. 9 shows an example of a memory map for the memory module MEM managed by the information processing device CPU_CHIP. In this embodiment, the memory area of the memory chip M0 is 1 Gbit, the recording area of the memory chip M1 is 1 Git, and the memory area of the memory chip M2 is 4 Gbit + 128 Mbit (128 Mbit is an alternative area). A typical memory map will be described as an example.
特に限定しないが、メモリチップM0は揮発性メモリでダイナミックランダムアクセスメモリセルを利用したダイナミックランダムアクセスメモリであり、読み出し時間が15ns程度である。特に限定しないが、メモリチップM１は不揮発性メモリでNOR型フラッシュメモリセルを利用したNOR型フラッシュメモリであり、読み出し時間が80ns程度である。特に限定しないが、メモリチップM2は不揮発性メモリでNAND型フラッシュメモリセルを利用したNAND型フラッシュメモリであり、読み出し時間が25usec程度である。特に限定しないが、メモリチップM１は、ブートデバイスID格納領域BotID-AREA、最終端デバイスID格納領域EndID-AREA、初期プログラム領域InitPR-AREA、プログラム格納領域OSAP-AREAに分かれている。 Although not particularly limited, the memory chip M0 is a dynamic random access memory using a dynamic random access memory cell as a volatile memory, and has a read time of about 15 ns. Although not particularly limited, the memory chip M1 is a NOR flash memory that uses a NOR flash memory cell as a nonvolatile memory, and has a read time of about 80 ns. Although not particularly limited, the memory chip M2 is a NAND flash memory that uses NAND flash memory cells as a nonvolatile memory, and has a read time of about 25 usec. Although not particularly limited, the memory chip M1 is divided into a boot device ID storage area BotID-AREA, a final end device ID storage area EndID-AREA, an initial program area InitPR-AREA, and a program storage area OSAP-AREA.
ブートデバイスID格納領域BotID-AREAには、ブートデバイスのID情報が格納される。最終端デバイスID格納領域EndID-AREAには、直列接続されているメモリモジュールMEMに関する最終端メモリデバイスID情報が格納される。初期プログラム領域InitPR-AREAには、特に限定しないが、ブートプログラムが格納される。プログラム格納領域OSAP-AREAには、特に限定しないが、オペレイティングシステムやアプリケーションプログラムなどが格納される。特に限定しないが、メモリチップM0はコピー領域COPY-AREA、ワーク領域WORK-AREAに分かれている。ワーク領域WORK-AREAはプログラム実行時のワークメモリとして、コピー領域COPY-AREAはメモリチップM1及びM2からのプログラムやデータをコピーするためのメモリとして利用される。特に限定しないが、メモリチップM２は、データ領域DATA-AREA、代替領域REP-AREAに分かれている。データ領域DATA-AREAには、特に限定しないが、音楽データ、音声データ、動画データ、静止画データなどのデータが格納される。 The boot device ID storage area BotID-AREA stores boot device ID information. The final end device ID storage area EndID-AREA stores final end memory device ID information related to the memory modules MEM connected in series. In the initial program area InitPR-AREA, although not particularly limited, a boot program is stored. In the program storage area OSAP-AREA, although not particularly limited, an operating system, an application program, and the like are stored. Although not particularly limited, the memory chip M0 is divided into a copy area COPY-AREA and a work area WORK-AREA. The work area WORK-AREA is used as a work memory when executing a program, and the copy area COPY-AREA is used as a memory for copying programs and data from the memory chips M1 and M2. Although not particularly limited, the memory chip M2 is divided into a data area DATA-AREA and an alternative area REP-AREA. The data area DATA-AREA stores data such as music data, audio data, moving image data, and still image data, although not limited thereto.
また、FLASHは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域REP-AREAは、このように不良となったデータを新たな領域へ置き換えるために設けられている。代替領域REP-AREAの大きさは、特に限定しないがメモリチップM2が保証する信頼性が確保できるように決めると良い。 In addition, the FLASH is rewritten and the reliability is lowered, so that data written at the time of writing rarely becomes different data at the time of reading or data is not written at the time of rewriting. The replacement area REP-AREA is provided to replace the defective data with a new area. The size of the replacement area REP-AREA is not particularly limited, but may be determined so as to ensure the reliability guaranteed by the memory chip M2.
＜電源投入直後の動作＞
電源投入直後のメモリチップM1から情報処理装置CPU_CHIPへのデータ転送について説明する。電源投入後、情報処理装置CPU_CHIPは自身の持つブートデバイスIDレジスタBotIDを１へ設定する。メモリチップM1はブートデバイスID格納領域BotID-AREAからブートデバイスのID情報１を読み出し、自身のIDレジスタへ１を設定する。これにより、ブートデバイスがメモリチップM1に確定する。
<Operation immediately after power-on>
Data transfer from the memory chip M1 immediately after power-on to the information processing device CPU_CHIP will be described. After power-on, the information processing device CPU_CHIP sets its own boot device ID register BotID to 1. The memory chip M1 reads the boot
次に、情報処理装置CPU_CHIPはブートデバイスであるメモリチップM1に格納されているブートプログラム及び最終端メモリデバイスID情報を読み出すため、メモリチップM1のID番号１と読み出し命令をメモリモジュールMEMへ送信する。メモリモジュールMEMは、ID番号１と読み出し命令に従って、メモリチップM1の初期プログラム領域InitPR-AREAからブートプログラムを読み出し、最終端デバイスID格納領域EndID-AREAから最終端メモリデバイスID情報を読み出し、情報処理装置CPU_CHIPへ送信する。このように、電源投入直後に、ブートデバイスのIDを初期設定することで、メモリチップの直列接続によって実現されるメモリモジュールMEM内のブートデバイスを特定することができ、情報処理装置CPU_CHIPとメモリモジュールMEM間の接続信号数を大幅に少なくした上で、情報処理装置CPU_CHIPは、すばやく確実にブートデバイスよりブートプログラムおよび最終端メモリデバイスIDを読み出し、情報処理装置CPU_CHIP及びメモリモジュールMEMを立ち上げることができる。
Next, the information processing device CPU_CHIP transmits an
＜データコピー動作の説明＞
メモリチップM0のデータ読み出し時間は、メモリチップM2の読み出し時間と比較し、大幅に短い。そこで、前もって必要な画像データをメモリチップM2からメモリチップM0へ転送すれば、情報処理装置CPU_CHIPにて高速に画像処理を行うことができる。特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が２、１及び３に設定された場合の、メモリチップM２からのメモリチップM0のへのデータ転送について説明する。
<Description of data copy operation>
The data read time of the memory chip M0 is significantly shorter than the read time of the memory chip M2. Therefore, if necessary image data is transferred from the memory chip M2 to the memory chip M0 in advance, the information processing device CPU_CHIP can perform image processing at high speed. Although not particularly limited, data transfer from the memory chip M2 to the memory chip M0 when the ID register values of the memory chips M0, M1, and M2 are set to 2, 1, and 3, will be described.
情報処理装置CPU_CHIPはメモリチップM２のデータ領域DATA-AREAからデータを読み出すため、メモリチップM2のID番号３と1ページ(512Byteのデータ+16ByteのECCコード)データ読み出し命令をメモリモジュールMEMへ送信する。メモリモジュールMEMは、ID番号３と1ページデータ読み出し命令に従って、メモリチップM2のデータ領域DATA-AREAから1ページ分のデータを読み出し、ID番号３を付加し、情報処理装置CPU_CHIPへ送信する。
In order to read data from the data area DATA-AREA of the memory chip M2, the information processing device CPU_CHIP sends the memory chip
情報処理装置CPU_CHIPでは、メモリチップM2から送信された1ページ分のデータに対しエラー検出を行う。エラーがなければ、１ページ分のデータをメモリチップM0のコピー領域COPY-AREAへデータを転送するため、情報処理装置CPU_CHIPはメモリチップM0のID番号2と1ページデータ読み出し命令をメモリモジュールMEMへ送信する。エラーがあれば修正を行った後、１ページ分のデータをメモリチップM0のコピー領域COPY-AREAへデータを転送するため、情報処理装置CPU_CHIPはメモリチップM0のID番号2と1ページデータ読み出し命令をメモリモジュールMEMへ送信する。メモリモジュールMEMは、ID番号２と1ページデータ読み出し命令に従って、メモリチップM０のコピー領域COPY-AREAデータ領域へ1ページ分のデータを書き込む。
In the information processing device CPU_CHIP, error detection is performed on data for one page transmitted from the memory chip M2. If there is no error, in order to transfer the data for one page to the copy area COPY-AREA of the memory chip M0, the information processing device CPU_CHIP sends the
次に、情報処理装置CPU_CHIPからメモリチップM0へ高速に画像データが書き込まれ、必要に応じてメモリチップM2へこの画像データを保存する際の、メモリチップM0からのメモリチップM2へのデータ転送について説明する。情報処理装置CPU_CHIPはメモリチップM0のコピー領域COPY-AREAからデータを読み出すため、メモリチップM0のID番号2と1ページ(512Byte)データ読み出し命令をメモリモジュールMEMへ送信する。メモリモジュールMEMは、ID番号0と1ページデータ読み出し命令に従って、メモリチップM0のコピー領域COPY-AREAから1ページ分のデータを読み出し、ID番号2を付加し、情報処理装置CPU_CHIPへ送信する。情報処理装置CPU_CHIPは、メモリチップM0から送信された1ページ分のデータをメモリチップM2のデータ領域DATA-AREAへデータを転送するため、メモリチップM2のID番号2と1ページデータ書き込み命令をメモリモジュールMEMへ送信する。
Next, data transfer from the memory chip M0 to the memory chip M2 when the image data is written from the information processing device CPU_CHIP to the memory chip M0 at high speed and the image data is stored in the memory chip M2 as necessary explain. In order to read data from the copy area COPY-AREA of the memory chip M0, the information processing device CPU_CHIP transmits an
メモリモジュールMEMが、メモリチップM0及びM1を通じてメモリチップM2へID番号２と1ページデータ書込み命を送信すると、メモリチップM2は自身のデータ領域DATA-AREAへ1ページ分のデータを書き込む。メモリチップM2はデータの書き込みが成功したかどうかをチェックし、成功すれば書き込み処理を終了する。書き込みが失敗した時には、メモリチップM2は、ID番号２と書込エラー情報を送信し、メモリチップM1及びメモリチップM0を介して、情報処理装置CPU_CHIPへ書込みエラーを通達する。情報処理装置CPU_CHIPは、ID番号２と書込エラー情報を受け取ると、メモリチップM2にあらかじめ用意されている代替領域REP-AREAの新たなアドレスに対して書き込みを行うために、メモリチップM2のID番号2と1ページデータ書き込み命令をメモリモジュールMEMへ送信する。メモリモジュールMEMがメモリチップM0及びM1を通じてID番号２と1ページデータ書込み命令をメモリチップM2へ送信すると、メモリチップM2は自身の代替領域REP-AREAへ1ページ分のデータを書き込む。また、情報処理装置CPU_CHIPは、代替え処理を行った際は、不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったかというアドレス情報を保持し管理する。
When the memory module MEM transmits the
以上説明したように、メモリチップM2の一部のデータをコピーできる領域をメモリチップ内に確保し、あらかじめメモリチップM2からメモリチップM0へデータを転送しておくことで、メモリチップM0と同等の速度でメモリチップM2のデータを読み出すことができ、情報処理装置CPU_CHIPでの高速処理が可能となる。また、メモリチップM2へデータを書く際は、いったんデータをメモリチップM0へ書き込み、必要に応じてメモリチップM2へ書き戻すことができるため、データの書き込みも高速化することができる。さらに、メモリチップM2からの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、高信頼性を保つことができる。 As described above, by securing an area in the memory chip where a part of the data of the memory chip M2 can be copied and transferring the data from the memory chip M2 to the memory chip M0 in advance, it is equivalent to the memory chip M0. Data of the memory chip M2 can be read at a high speed, and high speed processing can be performed by the information processing device CPU_CHIP. In addition, when writing data to the memory chip M2, data can be written once to the memory chip M0 and then written back to the memory chip M2 as necessary, so that data writing can be speeded up. In addition, error detection and correction are performed when reading from the memory chip M2, and replacement processing is performed for defective addresses that were not written correctly during writing, thus maintaining high reliability. .
＜メモリチップM0の説明＞
図10は、メモリチップM0の構成図の一例である。
<Description of memory chip M0>
FIG. 10 is an example of a configuration diagram of the memory chip M0.
メモリチップM0は、リクエストインターフェース回路ReqIFと、レスポンスインターフェース回路ResIFと、初期化回路INIT、メモリ回路MemVLから構成されている。リクエストインターフェース回路ReqIFはリクエストクロック制御回路RqCkCおよび、リクエストキュー制御回路RqCTから構成される。リクエストクロック制御回路RqCkCはクロックドライバDrv1およびクロック分周回路Div1から構成される。 The memory chip M0 includes a request interface circuit ReqIF, a response interface circuit ResIF, an initialization circuit INIT, and a memory circuit MemVL. The request interface circuit ReqIF includes a request clock control circuit RqCkC and a request queue control circuit RqCT. The request clock control circuit RqCkC includes a clock driver Drv1 and a clock frequency dividing circuit Div1.
リクエストキュー制御回路RqCTはリクエストキュー回路RqQI、リクエストキュー回路RqQXI、リクエストキュー回路RqQXO、IDレジスタ回路IDR、ID比較回路CPQ、レイテンシ値出力設定レジスタ回路LRG、レスポンス順序設定レジスタ回路RRG、リクエスト番号設定回路RNBから構成される。 Request queue control circuit RqCT is request queue circuit RqQI, request queue circuit RqQXI, request queue circuit RqQXO, ID register circuit IDR, ID comparison circuit CPQ, latency value output setting register circuit LRG, response order setting register circuit RRG, request number setting circuit Consists of RNB.
特に限定しないが、リクエストキュー回路RqQIは4つのリクエストキューから構成され、リクエストキュー回路RqQXIは4つのリクエストキューから構成され、リクエストキュー回路RqQXOは4つのリクエストキューから構成される。レスポンスインターフェース回路ResIFはレスポンスクロック制御回路RsCkCおよび、レスポンスキュー制御回路RsCTから構成される。レスポンスクロック制御回路RsCkCはクロックドライバDrv2およびクロック分周回路Div2から構成される。 Although not particularly limited, the request queue circuit RqQI is composed of four request queues, the request queue circuit RqQXI is composed of four request queues, and the request queue circuit RqQXO is composed of four request queues. The response interface circuit ResIF includes a response clock control circuit RsCkC and a response queue control circuit RsCT. The response clock control circuit RsCkC includes a clock driver Drv2 and a clock frequency dividing circuit Div2.
レスポンスキュー制御回路RsCTは、レスポンスキュー回路RsQo、レスポンスキュー回路RsQp、ステータスレジスタ回路STReg、レスポンススケジュール回路SCH、レイテンシ計算回路LA、レスポンス番号テーブルTBから構成される。 The response queue control circuit RsCT includes a response queue circuit RsQo, a response queue circuit RsQp, a status register circuit STReg, a response schedule circuit SCH, a latency calculation circuit LA, and a response number table TB.
特に限定しないが、レスポンスキュー回路RsQoは4つのレスポンスキューから構成され、スポンスキュー回路RsQpは4つのレスポンスキューから構成される。 Although not particularly limited, the response queue circuit RsQo is composed of four response queues, and the spon skew circuit RsQp is composed of four response queues.
メモリ回路MemVLは、特に限定しないが、揮発性メモリであり、ダイナミックランダムアクセスメモリセルを利用したダイナミックランダムアクセスメモリである。初期化回路INITは、メモリチップM0への電源供給開始時にメモリチップM0の初期化を行う。リクエストクロック制御回路RqCkCは、クロック信号RqCk0から入力したクロックを、内部クロックck1を通じて、リクエストキュー制御回路RqCT及びレスポンスクロック制御回路RsCkCへ伝える。また、リクエストクロック制御回路RqCkCは、リクエストクロック信号RqCk0から入力されたクロックをクロックドライバDrv1及びクロック分周回路Div1を介して、クロック信号RqCk1を通じて出力する。また、リクエストクロック制御回路RqCkCはリクエスト信号RqMux0を通じて入力した命令に従い、クロック信号ck2およびリクエストクロックRqCk1のクロック周波数を低下させたり、クロックを停止させたり、クロックを再動作させることができる。 Although not particularly limited, the memory circuit MemVL is a volatile memory and is a dynamic random access memory using dynamic random access memory cells. The initialization circuit INIT initializes the memory chip M0 when power supply to the memory chip M0 is started. The request clock control circuit RqCkC transmits the clock input from the clock signal RqCk0 to the request queue control circuit RqCT and the response clock control circuit RsCkC through the internal clock ck1. The request clock control circuit RqCkC outputs the clock input from the request clock signal RqCk0 through the clock signal RqCk1 via the clock driver Drv1 and the clock divider circuit Div1. Further, the request clock control circuit RqCkC can lower the clock frequency of the clock signal ck2 and the request clock RqCk1, stop the clock, or restart the clock according to the instruction input through the request signal RqMux0.
レスポンスクロック制御回路RsCkCは、内部クロック信号ck1から入力したクロックを、内部クロック信号ck3を通じて、レスポンスキュー制御回路RsCTへ出力する。また、レスポンスクロック制御回路RsCkCは内部クロック信号ck1からから入力したクロックを、クロック分周回路Div2を介してクロック信号RsCk0から出力する。また、レスポンスクロック制御回路RsCkCは、クロック信号RsCK1から入力したクロックを、クロックドライバDiv2を介して、クロック信号ck4よりレスポンスキュー制御回路RsCTへ出力する。さらに、レスポンスクロック制御回路RsCkCはリクエスト信号RqMux0を通じて入力した命令に従い、レスポンスクロックRsCk0のクロック周波数を低下させたり、また、クロックを停止させたり、さらに、クロックを再動作させることができる。 The response clock control circuit RsCkC outputs the clock input from the internal clock signal ck1 to the response queue control circuit RsCT through the internal clock signal ck3. Further, the response clock control circuit RsCkC outputs the clock input from the internal clock signal ck1 from the clock signal RsCk0 via the clock frequency dividing circuit Div2. The response clock control circuit RsCkC outputs the clock input from the clock signal RsCK1 to the response queue control circuit RsCT from the clock signal ck4 via the clock driver Div2. Further, the response clock control circuit RsCkC can lower the clock frequency of the response clock RsCk0, stop the clock, and restart the clock according to the command input through the request signal RqMux0.
レスポンス順序設定レジスタ回路RRGは、上記命令がレスポンス順序設定レジスタ設定命令の場合に、書き込みデータに含まれるリクエスト番号選択フラグ情報RSELFlag値と、レスポンス順序フラグRRGFlag情報と、ID値を格納する。 The response order setting register circuit RRG stores the request number selection flag information RSELFlag value, the response order flag RRGFlag information, and the ID value included in the write data when the instruction is a response order setting register setting instruction.
レイテンシ値出力設定レジスタ回路LRGは、上記命令がレイテンシ値出力設定レジスタ設定命令の場合に、書き込みデータに含まれるレイテンシ値出力フラグ情報LRGFlag値とID値を格納する。 The latency value output setting register circuit LRG stores the latency value output flag information LRGFlag value and the ID value included in the write data when the instruction is a latency value output setting register setting instruction.
リクエスト番号設定回路RNBは、リクエスト番号選択フラグ情報RSELFlag値が１の場合にリクエストキュー回路RqQIへ入力したリクエストに対応したリクエスト番号ReqNを生成し、リクエスト番号選択フラグ情報RSELFlag値が１の場合には、リクエスト信号RqMux0を通じて入力するリクエスト番号ReqNをリクエスト番号ReqNとする。 The request number setting circuit RNB generates a request number ReqN corresponding to the request input to the request queue circuit RqQI when the request number selection flag information RSELFlag value is 1. When the request number selection flag information RSELFlag value is 1, The request number ReqN input through the request signal RqMux0 is set as the request number ReqN.
リクエストキュー回路RqQIは、リクエスト信号RqMux0を通じて、ID値、リクエスト番号ReqN、命令、アドレス及び書き込みデータなどが多重化されメモリチップM0へ入力したリクエストを格納し、リクエスト番号ReqNと同じ番号のレスポンス番号ResNを生成し、レスポンスキュー制御回路RsCTへ送信する。 The request queue circuit RqQI stores a request input to the memory chip M0 in which an ID value, a request number ReqN, an instruction, an address, write data, etc. are multiplexed through a request signal RqMux0, and a response number ResN having the same number as the request number ReqN Is transmitted to the response queue control circuit RsCT.
IDレジスタ回路IDRは、メモリチップM0のID値を格納する。 The ID register circuit IDR stores the ID value of the memory chip M0.
ID比較回路CPQは、リクエストキュー回路RqQIに格納されているID値と、IDレジスタ回路IDRに格納されているID値を比較する。 The ID comparison circuit CPQ compares the ID value stored in the request queue circuit RqQI with the ID value stored in the ID register circuit IDR.
リクエストキュー回路RqQXI及びリクエストキュー回路RqQXOは、リクエストキュー回路RqQIから転送されたリクエストを格納する。 The request queue circuit RqQXI and the request queue circuit RqQXO store the request transferred from the request queue circuit RqQI.
レスポンスキュー回路RsQoは、メモリチップM0のメモリ回路MemVLから読み出されたデータ及びIDレジスタ回路IDRから読み出されたID値、レスポンス番号ResNを格納する。 The response queue circuit RsQo stores the data read from the memory circuit MemVL of the memory chip M0, the ID value read from the ID register circuit IDR, and the response number ResN.
レスポンスキュー回路RsQpは、レスポンス信号RsMux1を通じて、入力されるID値、レスポンス番号ResN、読み出しデータおよびエラー情報およびステータス情報を格納する。 The response queue circuit RsQp stores the input ID value, response number ResN, read data, error information, and status information through the response signal RsMux1.
レイテンシ計算回路LAは、レイテンシ値出力設定レジスタLRGのレイテンシ値出力フラグ情報LRGFlag値が1の場合には読み出しデータのレイテンシ値を計算し、レイテンシ値出力フラグ情報LRGFlag値が0の場合には、読み出しデータのレイテンシ値を計算しない。 The latency calculation circuit LA calculates the latency value of the read data when the latency value output flag information LRGFlag value of the latency value output setting register LRG is 1, and reads when the latency value output flag information LRGFlag value is 0. Do not calculate data latency values.
レスポンス番号テーブルTBは、レスポンス順序設定レジスタの設定に従って読み出しデータの送信順番を決める。 The response number table TB determines the transmission order of read data according to the setting of the response order setting register.
ステータスレジスタ回路STRRegは、特に限定しないがレスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへレスポンスが格納されていることを示す未処理レスポンス情報などが格納される。 Although not particularly limited, the status register circuit STRReg stores unprocessed response information indicating that responses are stored in the response queue circuit RsQo and the response queue circuit RsQp.
レスポンススケジュール回路SCHは、ンスキュー回路RsQoへ格納されているレスポンスと、レスポンスキュー回路RsQpへ格納されているレスポンスとのレスポンス優先順位を決め、優先順位の高いレスポンスを、レスポンス信号RsMux0から出力するための調停を行う。レスポンス優先順位は、レスポンスキュー回路RsQoから出力されたレスポンスの回数と、レスポンスキュー回路RsQpから出力されたレスポンスの回数によってレスポンススケジュール回路SCHが動的に変化させる。 The response schedule circuit SCH determines the response priority of the response stored in the rescue circuit RsQo and the response stored in the response queue circuit RsQp, and outputs a response with a high priority from the response signal RsMux0. Perform mediation. The response priority is dynamically changed by the response schedule circuit SCH according to the number of responses output from the response queue circuit RsQo and the number of responses output from the response queue circuit RsQp.
次に、本メモリチップM0の動作を説明する。 Next, the operation of the memory chip M0 will be described.
まず、電源投入時の動作について説明する。 First, the operation when the power is turned on will be described.
メモリチップM0へ電源が投入されると初期化回路INITはメモリチップM0の初期化を行う。先ず、IDレジスタ回路IDRの持つIDレジスタの値を０へ、ID有効ビットをLowへ初期設定する。 When power is turned on to the memory chip M0, the initialization circuit INIT initializes the memory chip M0. First, the ID register value of the ID register circuit IDR is initialized to 0, and the ID valid bit is initially set to Low.
レイテンシ出力レジスタLRGが持つイテンシ値出力フラグ情報LRGFlag値およびID情報値は0へ初期設定される。 The latency value output flag information LRGFlag value and ID information value of the latency output register LRG are initialized to 0.
レスポンス順序設定レジスタRRGが持つリクエスト番号選択フラグRSELFlag値と、レスポンス順序フラグRRGFlag値と、ID情報値は０へ初期設定される。 The request number selection flag RSELFlag value, the response order flag RRGFlag value, and the ID information value that the response order setting register RRG has are initialized to 0.
次にレスポンススケジュール回路SCHが持つレスポンスキュー回路RsQoに入力するレスポンスの優先順位を１へ、レスポンスキュー回路RsQpに入力するメモリチップM1からのレスポンスの優先順位を2へ、メモリチップM2からのレスポンスの優先順位を3へ設定する。初期化回路INITによる初期設定が終了すると、メモリチップM0は、情報処理装置CPU_CHIPとメモリチップM1との間で通信できることを確認する通信確認動作を行う。メモリチップM0はリクエストイネーブル信号RqEn1がHighになったことを確認し、レスポンスイネーブル信号RsEn1及びリクエストイネーブル信号RqEn0をHighにする。 Next, the priority of response input to the response queue circuit RsQo of the response schedule circuit SCH is set to 1, the priority of response from the memory chip M1 input to the response queue circuit RsQp is set to 2, and the response priority from the memory chip M2 is Set priority to 3. When the initialization by the initialization circuit INIT is completed, the memory chip M0 performs a communication confirmation operation for confirming that communication is possible between the information processing device CPU_CHIP and the memory chip M1. The memory chip M0 confirms that the request enable signal RqEn1 has become High, and sets the response enable signal RsEn1 and the request enable signal RqEn0 to High.
次に、情報処理装置CPU_CHIPは、リクエストイネーブル信号RqEn0がHighになったことを確認し、各メモリチップの信号接続が確認されたことを知り、レスポンスイネーブル信号RsEn0をHighにする。通信確認動作が終了すると、情報処理装置CPU_CHIPよりリクエスト信号RqMux0を通じて、ID番号２とID設定命令がメモリチップM0へ転送される。。メモリチップM0では、ID有効ビットがLowのため、まだID番号付けが行われていないと判断し、IDレジスタへID番号２を、ID有効ビットをHighに設定し、ID番号付けを完了する。次に、メモリチップM0はレスポンス信号RsMux0を通じて、メモリチップM0のID値２およびID番号付け完了情報を出力し、情報処理装置CPU_CHIPへ、メモリチップM0のID番号付けが完了したことを通達する。
Next, the information processing device CPU_CHIP confirms that the request enable signal RqEn0 has become High, knows that the signal connection of each memory chip has been confirmed, and sets the response enable signal RsEn0 to High. When the communication confirmation operation is completed, the
次に、電源投入直後の動作が終了した後の動作について説明する。 Next, an operation after the operation immediately after the power is turned on will be described.
先ず、メモリチップM0のレイテンシ値出力レジスタLREGへのデータ設定動作について説明する。 First, the data setting operation to the latency value output register LREG of the memory chip M0 will be described.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値２、レイテンシ値出力レジスタ設定命令LRGSet、レイテンシ値出力レジスタLRGへの設定値LRGData0を多重化したリクエストReqLRGSet0をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。
The information processing device CPU_CHIP synchronizes the request signal ReqLRGSet0 in which the
特に、限定しないがレイテンシ出力レジスタLRGへの設定値LRGData0には、レイテンシ値出力フラグ情報LRGFlag値とID値が含まれる。 Although not particularly limited, the set value LRGData0 to the latency output register LRG includes latency value output flag information LRGFlag value and ID value.
メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqLRGSet0を格納する。 The request queue control circuit RqCT of the memory chip M0 stores the request ReqLRGSet0.
次に、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqLRGSet0に含まれるID値２と自身のIDレジスタの値2を比較する。双方は一致しているため、メモリチップM0のレイテンシ値出力レジスタLRGへ設定値LRGData0が設定される。図4にメモリチップM0のレイテンシ値出力レジスタLRGへ設定された値の一例を示す。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
メモリチップM0のレスポンス順序設定レジスタRRGへのデータ設定動作について説明する。 A data setting operation to the response order setting register RRG of the memory chip M0 will be described.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値２、レスポンス順序設定レジスタ設定命令RRGSet、レスポンス順序設定レジスタRRGへの設定値RRGData0を多重化したリクエストReqRRGSet0をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。設定値RRGData0には、リクエスト番号選択フラグ情報RSELFlag値と、レスポンス順序フラグRRGFlag情報と、ID値が含まれる。
Through the request signal RqMux0, the information processing device CPU_CHIP synchronizes the request value ReqRRGSet0, in which the
メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRRGSet0を格納する。 The request queue control circuit RqCT of the memory chip M0 stores the request ReqRRGSet0.
次に、メモリチップM0のリクエストキュー制御回路RqCTはリクエストReqRRGSet0に含まれるID値２と自身のIDレジスタの値2を比較する。双方は一致しているため、メモリチップM0のレスポンス順序設定レジスタRRGへ設定値RRGData0が設定される。図6にメモリチップM0のレスポンス順序設定レジスタRRGへ設定された値の一例を示す。
Next, the request queue control circuit RqCT of the memory chip M0 compares the
メモリチップM0のレイテンシ値出力レジスタLRGが図4へ示されている値に設定され、レスポンス順序設定レジスタRRGが図6へ示されている値に設定されている場合に、情報処理装置CPU_CHIPからリクエストがメモリチップM0へ生じた際の動作を説明する。 Requested from the information processing device CPU_CHIP when the latency value output register LRG of the memory chip M0 is set to the value shown in FIG. 4 and the response order setting register RRG is set to the value shown in FIG. The operation when the error occurs in the memory chip M0 will be described.
メモリチップM0のリクエストキュー回路RqQIは、特に限定しないが２つのリクエストキューRqQI-0及びRqQI-1から構成されている。また、メモリチップM0は、リクエストキューRqQI-0及びRqQI-1へリクエストがエントリされていないため、リクエストイネーブル信号RqEn0をHighにし、リクエストが受け付け可能であることを情報処理装置CPU_CHIPへ知らせる。メモリチップM0のレスポンスキュー回路RqQoは、特に限定しないが2つのレスポンスキューRqQo-0及びRqQo-1から構成されている。 The request queue circuit RqQI of the memory chip M0 is composed of two request queues RqQI-0 and RqQI-1 although not particularly limited. Further, since no request is entered in the request queues RqQI-0 and RqQI-1, the memory chip M0 sets the request enable signal RqEn0 to High and notifies the information processing device CPU_CHIP that the request can be accepted. The response queue circuit RqQo of the memory chip M0 is composed of two response queues RqQo-0 and RqQo-1 although not particularly limited.
メモリチップM0のレスポンスキュー回路RqQpは、特に限定しないが2つのレスポンスキューRqQp-0及びRqQp-1から構成されている。 The response queue circuit RqQp of the memory chip M0 is composed of two response queues RqQp-0 and RqQp-1 although not particularly limited.
情報処理装置CPU_CHIPは、レスポンスイネーブル信号RsEn0をHighにし、レスポンスが受け付け可能であることをメモリチップM0へ知らせる。情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値２、リクエスト番号ReqN値1、バンクアクティブ命令BA、バンクアドレスBK1、ロウアドレスRowを多重化したリクエストReqBAb0m0をクロック信号RqCk0に同期させ、メモリチップM0へ転送する（図11：Step1）。
The information processing device CPU_CHIP sets the response enable signal RsEn0 to High to notify the memory chip M0 that the response can be accepted. Through the request signal RqMux0, the information processing device CPU_CHIP synchronizes the request signal ReqBAb0m0 in which the
次に、リクエスト信号RqMux0を通じて、ID値２、リクエスト番号ReqN値2、32バイトデータ読み出し命令RD32、バンクアドレスBK０、カラムアドレスCol255を多重化したリクエストReqRD32b0m0をクロック信号RqCK0に同期させ、メモリチップM0へ転送する（図11：Step1）。
Next, through the request signal RqMux0, the request ReqRD32b0m0 in which the
リクエストイネーブル信号RqEn0がLowであれば(図11：Step2)、情報処理装置CPU_CHIPからのリクエストはメモリチップM0のリクエストキュー回路RqQIへ格納されない。リクエストイネーブル信号RqEn0がHighであれば（図11：Step2）、メモリチップM0へのリクエストReqBAb0m0とリクエストReqRD32b0m0は順に、メモリチップM0の、リクエストキュー回路RqQIのリクエストキューRqQI-0およびRqQI-1へ格納される（図11：Step3）。 If the request enable signal RqEn0 is Low (FIG. 11: Step 2), the request from the information processing device CPU_CHIP is not stored in the request queue circuit RqQI of the memory chip M0. If the request enable signal RqEn0 is High (FIG. 11: Step 2), the request ReqBAb0m0 and the request ReqRD32b0m0 to the memory chip M0 are sequentially stored in the request queues RqQI-0 and RqQI-1 of the request queue circuit RqQI of the memory chip M0. (FIG. 11: Step 3).
これで、リクエストキュー回路RqQIの全リクエストキューはエントリされ、情報処理装置CPU_CHIPからの新たなリクエストを受け付け不可能なため、リクエストイネーブル信号RqEn0をLowにする。リクエストイネーブル信号RqEn0がLowになったことで、情報処理装置CPU_CHIPは、メモリチップM0がリクエストを受け付けられなくなったことを知ることができる。 As a result, all the request queues of the request queue circuit RqQI are entered, and a new request from the information processing device CPU_CHIP cannot be accepted, so the request enable signal RqEn0 is set to Low. Since the request enable signal RqEn0 becomes Low, the information processing device CPU_CHIP can know that the memory chip M0 cannot accept the request.
その後、ID比較回路CPQは、リクエストキューRqQI-0へエントリされたリクエストReqBAb0m0に含まれるID値２と、IDレジスタ回路IDRに保持されているID値２を比較する（図11：Step4）。比較結果が一致したため、リクエストReqBAb0m0は、リクエストキュー回路RqQXIへ転送される（図11：Step5）。比較結果が不一致の場合は、ID値とリクエスト番号ReqN値を含んだリクエストは、リクエストキュー回路RqQXOへ転送され、メモリチップM1へ転送される（図11：Step12）。
Thereafter, the ID comparison circuit CPQ compares the
次に、リクエストキュー回路RqQXIは格納しているリクエストが読み出し命令を含むかどうかチェックする（図11：Step6）。読み出し命令を含んでいる場合は、リクエストキュー回路RqQXIは、レスポンスキュー回路RsQoのレスポンスキューRqQp-0及びRqQp-1に空きがあるかをチェックする（図11：Step7）。リクエストReqBAb0m0は読み出し命令を含んでいないため、リクエストキュー回路RqQXIは格納しているリクエストReqBAb0m0をメモリ回路MemVLへ転送する（図11：Step10）。メモリ回路MemVLはリクエストReqBAb0m0に従って動作する（図11：Step11）。具体的には、メモリ回路MemVLはリクエストReqBAb0m0に含まれるバンクアクティブ命令BA、バンクアドレスBK0、ロウアドレスRow63によって、バンク０内のロウ６３に接続されている1kByte分のメモリセルを活性化し、バンク０内のセンスアンプへ転送する（図11：Step11）。
Next, the request queue circuit RqQXI checks whether or not the stored request includes a read command (FIG. 11: Step 6). If a read command is included, the request queue circuit RqQXI checks whether there is a free space in the response queues RqQp-0 and RqQp-1 of the response queue circuit RsQo (FIG. 11: Step 7). Since the request ReqBAb0m0 does not include a read instruction, the request queue circuit RqQXI transfers the stored request ReqBAb0m0 to the memory circuit MemVL (FIG. 11: Step 10). The memory circuit MemVL operates according to the request ReqBAb0m0 (FIG. 11: Step 11). Specifically, the memory circuit MemVL activates the memory cell corresponding to 1 kByte connected to the row 63 in the
リクエストReqBAb0m0が処理されたことによって、リクエストキューRqQI-0がひとつ分空いたため、メモリチップM0は、リクエストイネーブル信号RqEn0をHighにし、新たなリクエストを受け付け可能であることを情報処理装置CPU_CHIPへ知らせる。情報処理装置CPU_CHIPは、メモリチップM0のリクエストイネーブル信号RqEn0がHighになったことを確認し、新たなリクエストとしてリクエスト信号RqMux0を通じて、ID値２、リクエスト番号ReqN値3、32バイト書き込み命令WT、バンクアドレスBK０、カラムアドレスCol127、32バイト分の書き込みデータを多重化したリクエストReqWT23b0m0をクロック信号RqCK0に同期させ、メモリチップM0へ転送する(図11：Step1)。
Since the request ReqBAb0m0 has been processed, the request queue RqQI-0 is freed by one, so the memory chip M0 sets the request enable signal RqEn0 to High and notifies the information processing device CPU_CHIP that it can accept a new request. The information processing device CPU_CHIP confirms that the request enable signal RqEn0 of the memory chip M0 becomes High, and through the request signal RqMux0 as a new request,
リクエストイネーブル信号RqEn0をチェックし（図11：Step2）、リクエストイネーブル信号RqEn0がHighのため、メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqWT23b0m0を自身のリクエストキュー制御回路RqCT内のリクエストキューRqQI-0へ格納する（図11：Step3）。 The request enable signal RqEn0 is checked (FIG. 11: Step 2). Since the request enable signal RqEn0 is High, the memory chip M0 sends the request ReqWT23b0m0 from the information processing device CPU_CHIP to the request queue RqQI- in its own request queue control circuit RqCT. Store to 0 (FIG. 11: Step 3).
メモリチップM0は、新たなリクエストReqWT23b0m0を、自身のリクエストキュー回路RqQI内のリクエストキューRqQI-0へ格納すること（図11: Step3）とは独立して並行に、すでにリクエストキューRqQI-1に格納されているリクエストReqRD32b0m0に対する処理を行うことができる(図11：Step4以降)。 The memory chip M0 stores the new request ReqWT23b0m0 in the request queue RqQI-1 in parallel with the request queue RqQI-0 in its own request queue circuit RqQI (Figure 11: Step 3). It is possible to perform processing for the requested request ReqRD32b0m0 (FIG. 11: Step 4 and subsequent steps).
次に、すでにリクエストキューRqQI-1に格納されているリクエストReqRD32b0m0についての動作を説明する。 Next, the operation for the request ReqRD32b0m0 already stored in the request queue RqQI-1 will be described.
ID比較回路CPQは、リクエストキューRqQI-1へエントリされたリクエストReqRD32b0m0に含まれるID値２と、IDレジスタ回路IDRに保持されているID値２を比較する（図11：Step4）。比較結果が一致したため、リクエストReq RD32b0m0は、リクエストキュー回路RqQXIへ転送される（図11：Step5）。比較結果が不一致の場合は、リクエストReqRD32b0m0は、リクエストキュー回路RqQXOへ転送され、メモリチップM1へ転送される（図11：Step12）。次に、リクエストキュー回路RqQXIは格納しているレスポンスが読み出し命令を含むかどうかチェックする（図11：Step6）。
The ID comparison circuit CPQ compares the
リクエストReqRD32b0m0読み出し命令を含んでいるため、リクエストキュー回路RqQXIは、レスポンスキュー回路RsQoのレスポンスキューRqQp-0及びRqQp-1に空きがあるかをチェックする（図11：Step7）。レスポンスキュー回路RsQoのレスポンスキューRqQp-0及びRqQp-1に空きがなければ、空きができるまで、リクエストキュー回路RqQXIは、リクエストReq RD32b0m0の転送を中断する。レスポンスキュー回路RsQoのレスポンスキューRqQp-0及びRqQp-1に空きがあれば、リクエストキュー回路RqQXIは格納しているリクエストReq RD32b0m0をメモリ回路MemVLへ転送する（図11：Step8）。メモリ回路MemVLはリクエストReq RD32b0m0に従って動作する（図11：Step9）。具体的には、メモリ回路MemVLはリクエストReqRD32b0m0に含まれる、ID値２、リクエスト番号ReqN値2、32バイトデータ読み出し命令RD、バンクアドレスBK０、カラムアドレスCol255によって、バンク０のセンスアンプに保持されているデータのなかで、カラムアドレス255を開始アドレスとした32バイト分のデータが読み出だされ（図11：Step９）、IDレジスタ値２と、リクエスト番号ReqN値2と等しいレスポンス番号ResN値2を含めて、レスポンスキュー制御回路RsCT内のレスポンスキューRsQoのレスポンスキューRsQo-0へレスポンスResRD32b0m0としてエントリされる（図12：Step13）。
Since the request ReqRD32b0m0 read instruction is included, the request queue circuit RqQXI checks whether the response queues RqQp-0 and RqQp-1 of the response queue circuit RsQo are free (FIG. 11: Step 7). If the response queues RqQp-0 and RqQp-1 of the response queue circuit RsQo are not available, the request queue circuit RqQXI suspends the transfer of the request Req RD32b0m0 until it becomes available. If the response queues RqQp-0 and RqQp-1 of the response queue circuit RsQo are free, the request queue circuit RqQXI transfers the stored request Req RD32b0m0 to the memory circuit MemVL (FIG. 11: Step 8). The memory circuit MemVL operates according to the request Req RD32b0m0 (FIG. 11: Step 9). Specifically, the memory circuit MemVL is held in the sense amplifier in the
レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへレスポンスがエントリされると、そのレスポンスに対するレイテンシを計算する（図12：Step14）。次に、レスポンスイネーブル信号RsEn0をチェックし（図12：Step15）、スポンスイネーブル信号RsEn0がHighの際に、レスポンス番号ResNとレイテンシ値を情報処理装置CPU_CHIPへ送信する（図12：Step16）。 When a response is entered in the response queue circuit RsQo and the response queue circuit RsQp, the latency for the response is calculated (FIG. 12: Step 14). Next, the response enable signal RsEn0 is checked (FIG. 12: Step 15), and when the response enable signal RsEn0 is High, the response number ResN and the latency value are transmitted to the information processing device CPU_CHIP (FIG. 12: Step 16).
レスポンススケジュール回路SCHは、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンス数を、ステータスレジスタSTRegへ保存する（図12：Step17）。さらに、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンスに対するレスポンス優先順位を決定する（図12：Step18）。次に、レスポンスイネーブル信号RsEn0をチェックし（図12：Step19）、スポンスイネーブル信号RsEn0がHighの際に、レスポンス優先順位の最も高いレスポンスをレスポンス信号RsMux0を通じて、情報処理装置CPU_CHIPへ送信する（図12：Step20）。レスポンスイネーブル信号RsEn0がLowであれば、情報処理装置CPU_CHIPへ送信は行わない。 The response schedule circuit SCH stores the number of responses entered in the response queue circuit RsQo and the response queue circuit RsQp in the status register STReg (FIG. 12: Step 17). Further, the response priority for the responses entered in the response queue circuit RsQo and the response queue circuit RsQp is determined (FIG. 12: Step 18). Next, the response enable signal RsEn0 is checked (FIG. 12: Step 19), and when the response enable signal RsEn0 is High, the response with the highest response priority is transmitted to the information processing device CPU_CHIP through the response signal RsMux0 (FIG. 12). : Step20). If the response enable signal RsEn0 is Low, no transmission is performed to the information processing device CPU_CHIP.
レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpの１つのレスポンスが情報処理装置CPU_CHIPへ完全に送信されると、レスポンススケジュール回路SCHは、スポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンス数をチェックし、最新のレスポンス数をステータスレジスタSTRegへ保存する（図12：Step21）。 When one response of the response queue circuit RsQo and the response queue circuit RsQp is completely transmitted to the information processing device CPU_CHIP, the response schedule circuit SCH checks the number of responses entered in the response queue circuit RsQo and the response queue circuit RsQp. Then, the latest response count is stored in the status register STReg (FIG. 12: Step 21).
ここでは、レスポンスイネーブル信号RsEn0がHighであり、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンスが、レスポンスResRD32b0m0のみのため、レスポンスResRD32b0m0に対するレイテンシ値Lat32b0m0を計算し、レスポンスResRD32b0m0に含まれるレスポンス番号ResN値2とレイテンシ値Lat32b0m0を情報処理装置CPU_CHIPへ送信する。
Here, since the response enable signal RsEn0 is High and the response entered in the response queue circuit RsQo and the response queue circuit RsQp is only the response ResRD32b0m0, the latency value Lat32b0m0 for the response ResRD32b0m0 is calculated and included in the response ResRD32b0m0 The response
情報処理装置CPU_CHIPは、リクエストReqRD32b0m0のリクエスト番号ReqN値2に対応するレスポンス番号値2とレイテンシ値Lat32b0m0を受け取ることで、レスポンスResRD32b0m0が情報処理装置CPU_CHIPへ入力するまでのレイテンシ値を確認することができる。
The information processing device CPU_CHIP can confirm the latency value until the response ResRD32b0m0 inputs to the information processing device CPU_CHIP by receiving the
次に、レスポンススケジュール回路SCHは、ステータスレジスタSTRegへレスポンス数１を保存し、さらにレスポンスeRsRD32b0m0のレスポンス優先順位を最高位に設定し、レスポンスRsRD32b0m0を情報処理装置CPU_CHIPへ送信する。
Next, the response schedule circuit SCH stores the number of
レスポンスRsRD32b0m0にはIDレジスタ値２、リクエスト番号ReqN値2と等しいレスポンス番号値2、32バイト分のデータが含まれる。
The response RsRD32b0m0 includes
情報処理装置CPU_CHIPは、リクエストReqRD32b0m0のリクエスト番号ReqN値2に対応するレスポンス番号値2を受け取ることで、レスポンスResRD32b0m0がリクエストReqRD32b0m0のレスポンスであることを確認できる。
The information processing device CPU_CHIP can confirm that the response ResRD32b0m0 is a response to the request ReqRD32b0m0 by receiving the
レスポンスResRD32b0m0が情報処理装置CPU_CHIPへ送信されると、レスポンススケジュール回路SCHは、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンスが存在しないため、ステータスレジスタSTRegへレスポンス数0を保存する。
When the response ResRD32b0m0 is transmitted to the information processing device CPU_CHIP, the response schedule circuit SCH stores the
リクエストReqRD32b0m0に対応するレスポンスResRD32b0m0がレスポンスキュー回路RsQoへエントリされると、レスポンスResRD32b0m0が情報処理装置CPU_CHIPへ出力されている最中でも、リクエストReqWT23b0m0に対する処理を行うことができる(図11：Step4以降)。 When the response ResRD32b0m0 corresponding to the request ReqRD32b0m0 is entered in the response queue circuit RsQo, the process for the request ReqWT23b0m0 can be performed even while the response ResRD32b0m0 is being output to the information processing device CPU_CHIP (FIG. 11: Step 4 and subsequent steps).
次に、すでにリクエストキューRqQI-0に格納されているリクエストReq WT23b0m0についての動作を説明する。ID比較回路CPQは、リクエストキューRqQI-0へエントリされたリクエストReq WT23b0m0に含まれるID値２と、IDレジスタ回路IDRに保持されているID値２を比較する（図11：Step4）。比較結果が一致したため、リクエストReq WT23b0m0は、リクエストキュー回路RqQXIへ転送される（図11：Step5）。比較結果が不一致の場合は、リクエストReqWT23b0m0は、リクエストキュー回路RqQXOへ転送され、メモリチップM1へ転送される（図11：Step12）。
Next, the operation for the request Req WT23b0m0 already stored in the request queue RqQI-0 will be described. The ID comparison circuit CPQ compares the
次に、リクエストキュー回路RqQXIは格納しているレスポンスが読み出し命令を含むかどうかチェックする（図11：Step6）。読み出し命令を含んでいる場合は、リクエストキュー回路RqQXIは、レスポンスキュー回路RsQoのレスポンスキューRqQp-0及びRqQp-1に空きがあるかをチェックする（図11：Step7）。リクエストReqWT23b0m0は読み出し命令を含んでいないため、リクエストキュー回路RqQXIは格納しているリクエストReqWT23b0m0をメモリ回路MemVLへ転送する（図11：Step10）。メモリ回路MemVLはリクエストReqWT23b0m0に従って動作する（図11：Step11）。具体的には、メモリ回路MemVLはリクエストReqWT23b0m0に含まれるID値２、32バイト書き込み命令WT、バンクアドレスBK０、カラムアドレスCol127および32バイト分の書き込みデータによって、メモリバンク0のセンスアンプへ、カラムアドレス127を開始アドレスとした32バイト分のデータを書き込む。
Next, the request queue circuit RqQXI checks whether or not the stored response includes a read command (FIG. 11: Step 6). If a read command is included, the request queue circuit RqQXI checks whether there is a free space in the response queues RqQp-0 and RqQp-1 of the response queue circuit RsQo (FIG. 11: Step 7). Since the request ReqWT23b0m0 does not include a read instruction, the request queue circuit RqQXI transfers the stored request ReqWT23b0m0 to the memory circuit MemVL (FIG. 11: Step 10). The memory circuit MemVL operates according to the request ReqWT23b0m0 (FIG. 11: Step 11). Specifically, the memory circuit MemVL sends the column address to the sense amplifier in the
図13はメモリチップM１からメモリチップM0へレスポンスが発生した際の、動作の一例を示すフローチャートである。 FIG. 13 is a flowchart showing an example of the operation when a response is generated from the memory chip M1 to the memory chip M0.
レスポンス信号RsMux1より、レスポンスクロック信号RqCK1に同期し、レスポンス番号ResN値15とレイテンシ値Latm1を含んだレスポンスResLatm1がメモリチップM0へ送信されると（図13：Step1）、レスポンスイネーブル信号ResEn1がLowであれば（図13：Step2）、メモリチップM0のレスポンスキュー回路RsQpへ格納されない。レスポンスイネーブル信号ResEn1がHighであれば（図13：Step2）、メモリチップM0のレスポンスキュー回路RsQpへ格納される（図13：Step3）。 When response ResLatm1 including response number ResN value 15 and latency value Latm1 is sent to memory chip M0 from response signal RsMux1 in response to response clock signal RqCK1 (Figure 13: Step 1), response enable signal ResEn1 is Low. If it exists (FIG. 13: Step 2), it is not stored in the response queue circuit RsQp of the memory chip M0. If the response enable signal ResEn1 is High (FIG. 13: Step 2), it is stored in the response queue circuit RsQp of the memory chip M0 (FIG. 13: Step 3).
レスポンスキュー回路RsQpへレスポンスResLatm1がエントリされると、そのレスポンスに対するレイテンシをレイテンシ値Latm1から計算し、レイテンシ値Latm1m0を求める（図13：Step4）。次に、レスポンスイネーブル信号RsEn0をチェックし（図13：Step5）、レスポンスイネーブル信号RsEn0がHighの際に、レスポンス番号ResN値15とレイテンシ値Latm1m0を含んだレスポンスResLatm1m0が情報処理装置CPU_CHIPへ送信する（図13：Step6）。 When the response ResLatm1 is entered in the response queue circuit RsQp, the latency for the response is calculated from the latency value Latm1 to obtain the latency value Latm1m0 (FIG. 13: Step 4). Next, the response enable signal RsEn0 is checked (FIG. 13: Step 5), and when the response enable signal RsEn0 is High, the response ResLatm1m0 including the response number ResN value 15 and the latency value Latm1m0 is transmitted to the information processing device CPU_CHIP ( Figure 13: Step6).
情報処理装置CPU_CHIPは、レスポンス番号ResN値15とレイテンシ値Latm1m0を受け取ることで、リクエスト番号ReqN値15を持つリクエストに対するレスポンス番号ResN値15を持つレスポンスが情報処理装置CPU_CHIPへ入力するまでのレイテンシ値を確認することができる。 By receiving the response number ResN value 15 and the latency value Latm1m0, the information processing device CPU_CHIP obtains the latency value until the response having the response number ResN value 15 for the request having the request number ReqN value 15 is input to the information processing device CPU_CHIP. Can be confirmed.
メモリチップM0へレスポンス番号ResN値20と読み出しデータRDdataを含んだレスポンスResRDm1m0が送信される（図13：Step7）と、レスポンスイネーブル信号ResEn1がLowであれば（図13：Step8）、メモリチップM0のレスポンスキュー回路RsQpへ格納されない。レスポンスイネーブル信号ResEn1がHighであれば（図13：Step8）、メモリチップM0のレスポンスキュー回路RsQpへ格納される（図13：Step9）。 When the response ResRDm1m0 including the response number ResN value 20 and the read data RDdata is transmitted to the memory chip M0 (FIG. 13: Step 7), if the response enable signal ResEn1 is Low (FIG. 13: Step 8), the memory chip M0 It is not stored in the response queue circuit RsQp. If the response enable signal ResEn1 is High (FIG. 13: Step 8), it is stored in the response queue circuit RsQp of the memory chip M0 (FIG. 13: Step 9).
レスポンスキュー回路RsQpへレスポンスResRDm1m0がエントリされると、レスポンススケジュール回路SCHは、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンス数を、ステータスレジスタSTRegへ保存する（図13：Step10）。さらに、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンスに対するレスポンス優先順位を決定する（図13：Step11）。次に、レスポンスイネーブル信号RsEn0をチェックし（図13：Step12）、スポンスイネーブル信号RsEn0がHighの際に、レスポンス優先順位の最も高いレスポンスをレスポンス信号RsMux0より、情報処理装置CPU_CHIPへ送信する（図13：Step13）。レスポンスイネーブル信号RsEn0がLowであれば、情報処理装置CPU_CHIPへ送信は行わない。 When the response ResRDm1m0 is entered in the response queue circuit RsQp, the response schedule circuit SCH stores the number of responses entered in the response queue circuit RsQo and the response queue circuit RsQp in the status register STReg (FIG. 13: Step 10). Further, the response priority for the responses entered in the response queue circuit RsQo and the response queue circuit RsQp is determined (FIG. 13: Step 11). Next, the response enable signal RsEn0 is checked (FIG. 13: Step 12), and when the response enable signal RsEn0 is High, the response with the highest response priority is transmitted from the response signal RsMux0 to the information processing device CPU_CHIP (FIG. 13). : Step13). If the response enable signal RsEn0 is Low, no transmission is performed to the information processing device CPU_CHIP.
情報処理装置CPU_CHIPは、レスポンス番号ResN値15を持つレスポンスResRDm1m0を受け取ることで、このレスポンスがリクエスト番号ReqN値15を持つリクエストに対するレスポンスであることを確認できる。 The information processing device CPU_CHIP can confirm that this response is a response to the request having the request number ReqN value 15 by receiving the response ResRDm1m0 having the response number ResN value 15.
レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpの１つのレスポンスが情報処理装置CPU_CHIPへ完全に送信されると、レスポンススケジュール回路SCHは、スポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンス数をチェックし、最新のレスポンス数をステータスレジスタSTRegへ保存する（図13：Step14）。 When one response of the response queue circuit RsQo and the response queue circuit RsQp is completely transmitted to the information processing device CPU_CHIP, the response schedule circuit SCH checks the number of responses entered in the response queue circuit RsQo and the response queue circuit RsQp. Then, the latest response count is stored in the status register STReg (FIG. 13: Step 14).
レスポンススケジュール回路SCHの動作について説明する。 The operation of the response schedule circuit SCH will be described.
図14はレスポンススケジュール回路SCHの動作を示すフローチャートである。レスポンススケジュール回路SCHでは、先ず、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへレスポンスがエントリされているかをチェックする(Step1)。レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpのいずれにもレスポンスがエントリされていなければ、再度、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへのエントリをチェックする。レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpのいずれかにレスポンスがエントリされていれば、レスポンスの優先順位をチェックし、最高位のレスポンス優先順位を持つレスポンスの送信準備を行う（Step2）。 FIG. 14 is a flowchart showing the operation of the response schedule circuit SCH. The response schedule circuit SCH first checks whether a response is entered in the response queue circuit RsQo and the response queue circuit RsQp (Step 1). If no response is entered in either the response queue circuit RsQo or the response queue circuit RsQp, the entry to the response queue circuit RsQo and the response queue circuit RsQp is checked again. If a response is entered in either the response queue circuit RsQo or the response queue circuit RsQp, the priority of the response is checked, and a response having the highest response priority is prepared for transmission (Step 2).
次に、レスポンスイネーブル信号RsEn0をチェックし（Step3）、Lowの際はレスポンスを出力せず、レスポンスイネーブル信号RsEn0がHighを待つレスポンスイネーブル信号RsEn0がHighを待つ。レスポンスイネーブル信号RsEn0がHighの際は、最高位のレスポンス優先順位を持つレスポンスを出力する（Step4）。その、レスポンスが出力された後は、レスポンスに関する出力優先順位を変化させる（Step5）。 Next, the response enable signal RsEn0 is checked (Step 3). When the response enable signal RsEn0 is low, no response is output and the response enable signal RsEn0 waits for the response enable signal RsEn0 to be high. When the response enable signal RsEn0 is High, a response having the highest response priority is output (Step 4). After the response is output, the output priority order for the response is changed (Step 5).
メモリチップM0のレスポンススケジュール回路SCHで行うレスポンス優先順位の変更動作の一例について説明する。図15では、メモリチップM0が装備するレスポンススケジュール回路SCHが行う動的レスポンス優先順位の制御を示す。 An example of the response priority changing operation performed by the response schedule circuit SCH of the memory chip M0 will be described. FIG. 15 shows control of the dynamic response priority performed by the response schedule circuit SCH provided in the memory chip M0.
先ず、メモリチップM0での、レスポンス優先順位の制御を説明する。電源投入直後の初期設定（Initial）にて、レスポンスキュー回路RsQoへエントリされるメモリチップM0のレスポンスの優先順位（PRsQo(M0)）は１、レスポンスキュー回路RsQpエントリされるメモリチップM1のレスポンスの優先順位（PRsQp(M1)）は２に、レスポンスキュー回路RsQpエントリされるメモリチップM2のレスポンスの優先順位（PRsQp(M2)）は３に設定される。特に限定しないが、レスポンスの順位の小さい方がレスポンスの順位が高いとする。レスポンスキュー回路RsQoへエントリしたメモリチップM0のレスポンス（RsQo(M0)）がNtime回分出力すると、レスポンスキュー回路RsQoへエントリされるメモリチップM0のレスポンスの優先順位（PRsQo(M0)）は最も低い３となり、メモリチップM1のレスポンスの優先順位（PRsQp(M1)）は最も高い１となり、レスポンスキュー回路RsQPエントリされるメモリチップM２のレスポンスの優先順位（PRsQp(M2)）は２となる。 First, response priority control in the memory chip M0 will be described. The priority (PRsQo (M0)) of the response of the memory chip M0 entered in the response queue circuit RsQo at the initial setting (Initial) immediately after power-on is 1, and the response priority of the memory chip M1 entered in the response queue circuit RsQp The priority (PRsQp (M1)) is set to 2, and the response priority (PRsQp (M2)) of the memory chip M2 entered in the response queue circuit RsQp is set to 3. Although not particularly limited, it is assumed that the response rank is higher when the response rank is lower. When the response (RsQo (M0)) of the memory chip M0 entered to the response queue circuit RsQo is output Ntime times, the priority (PRsQo (M0)) of the response of the memory chip M0 entered to the response queue circuit RsQo is the lowest 3 Thus, the response priority (PRsQp (M1)) of the memory chip M1 is 1 which is the highest, and the response priority (PRsQp (M2)) of the memory chip M2 entered in the response queue circuit RsQP is 2.
レスポンスキュー回路RsQpへエントリされるメモリチップM１のレスポンスPRsQp(M1)）が、Mtime回分出力するとレスポンスキュー回路RsQpへエントリされるメモリチップM1のレスポンスの優先順位（PRsQp(M1)）は最も低い３となり、レスポンスキュー回路RsQPエントリされるメモリチップM２のレスポンスの優先順位（PRsQp(M1)）は最も高い1となり、レスポンスキュー回路RsQPoへエントリされるメモリチップM０のレスポンスの優先順位（PrsQo(M０)）は２となる。 When the response PRsQp (M1) of the memory chip M1 entered to the response queue circuit RsQp is output for Mtime times, the priority of the response of the memory chip M1 entered to the response queue circuit RsQp (PRsQp (M1)) is the lowest 3 The priority of the response of the memory chip M2 that is entered in the response queue circuit RsQP (PRsQp (M1)) is the highest 1, and the priority of the response of the memory chip M0 that is entered in the response queue circuit RsQPo (PrsQo (M0)) ) Becomes 2.
次に、レスポンスキュー回路RsQpへエントリされるメモリチップM２のレスポンスPRsQp(M2)）が、Ltime回分出力するとレスポンスキュー回路RsQPへエントリされるメモリチップM2のレスポンスの優先順位（PRsQp(M2)）は最も低い３となり、レスポンスキュー回路RsQPoへエントリされるメモリチップM０のレスポンスの優先順位（PrsQo(M０)）は最も高い1となる。レスポンスキュー回路RsQPエントリされるメモリチップM２のレスポンスの優先順位（PRsQp(M1)）は2となる。レスポンスキュー回路RsQoへエントリされるメモリチップM0からのレスポンスのレスポンス優先順位を変更するためのレスポンス出力回数Ntime、レスポンスキュー回路RsQpへエントリされるメモリチップM1からのレスポンスのレスポンス優先順位を変更するためのレスポンス出力回数Mtimeおよびレスポンスキュー回路RsQpへエントリされるメモリチップM2からのレスポンスのレスポンス優先順位を変更するためのレスポンス出力回数Ltimeは、電源投入直後の初期設定（Initial）にて、特に限定しないが、それぞれ、10回、2回、1回に設定される。 Next, when the response PRsQp (M2) of the memory chip M2 entered in the response queue circuit RsQp is output for Ltime times, the priority of the response of the memory chip M2 entered in the response queue circuit RsQP (PRsQp (M2)) is The lowest is 3, and the priority (PrsQo (M0)) of the response of the memory chip M0 entered in the response queue circuit RsQPo is 1 which is the highest. The priority (PRsQp (M1)) of the response of the memory chip M2 to be entered in the response queue circuit RsQP is 2. In order to change the response output priority Ntime for changing the response priority of the response from the memory chip M0 entered in the response queue circuit RsQo and the response priority of the response from the memory chip M1 entered in the response queue circuit RsQp Response output count Mtime and response output count Ltime for changing the response priority of responses from the memory chip M2 entered in the response queue circuit RsQp are not limited by the initial setting (Initial) immediately after power-on. Are set to 10 times, 2 times and 1 time respectively.
さらに、レスポンス出力回数Ntime、Mtime、Ltimeは、情報処理装置CPU_CHIPから設定可能であり、本発明が利用される携帯機器などのシステム構成にあわせて、高性能化が図れるように、それぞれを設定することができる。 Furthermore, the response output times Ntime, Mtime, and Ltime can be set from the information processing device CPU_CHIP, and are set so that high performance can be achieved according to the system configuration of the portable device or the like in which the present invention is used. be able to.
＜クロック制御＞
図16(a)は、メモリチップM0から出力するレスポンスクロック信号RsCk0を停止する動作の一例である。情報処理装置CPU_CHIPは、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンス数ResNを確認するために、リクエスト信号RqMux0よりメモリチップM0のID値２とレスポンス数確認命令を多重化したリクエストReqRNoを入力する（Step2）。メモリチップM0のリクエストキュー回路RqQIはリクエストReqRNoを格納する。次に、ID比較回路CPQは、リクエストキュー回路RqQIへ格納されているリクエストReqRNoに含まれるID値２とIDレジスタ回路IDRに保持されているID値２を比較し、一致したため、リクエストReqBAb0m0は、リクエストキュー回路RqQXIへ転送される。
<Clock control>
FIG. 16A shows an example of an operation for stopping the response clock signal RsCk0 output from the memory chip M0. The information processing device CPU_CHIP requests the request signal RqMux0 to multiplex the
リクエストキュー回路RqQXIは、リクエストReqBAb0m0を、ステータスレジスタ回路STRegへする。ステータスレジスタ回路STRegは、ID値２含めて、レスポンス数ResNをレスポンスキュー回路RsQoへ送信し、レスポンスキュー回路RsQoは、レスポンス信号RsMux0を通じて、ID値２およびレスポンス数ResNを情報処理装置CPU_CHIPへ送信する（Step3）。つぎに、ID値２およびレスポンス数ResNを受け取った情報処理装置CPU_CHIPは、レスポンス数ResNが０であるかどうかチェックを行う（Step4）。レスポンス数ResNが０では無い場合、未だ、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンスが存在するので、再度、レスポンス数確認命令をメモリチップM0へ送信する（Step2）。
The request queue circuit RqQXI sends the request ReqBAb0m0 to the status register circuit STReg. The status register circuit STReg transmits the response number ResN including the
レスポンス数ResNが0の場合は、レスポンスキュー回路RsQoおよびレスポンスキュー回路RsQpへエントリされているレスポンスが存在しないため、リクエスト信号RqMux0より、レスポンスクロック信号RsCk0の停止命令を、メモリチップM0へ送信する（Step5）。リクエスト信号RqMux0よりリクエストとしてID値２、レスポンスクロック停止コマンドが多重化されたリクエストReqStop2がメモリチップM0へ入力する。メモリチップM0はリクエストReqStop2を自身のリクエストキュー制御回路RqCT内のリクエストキューへ格納する。その後、リクエストキュー制御回路RqCT内のID比較回路はリクエストReqStop2に含まれるID値２と自身のIDレジスタの値２を比較する。比較結果は一致しており、リクエストキュー制御回路RqCTはレスポンスクロック制御回路RsCkC内のクロック分周回路Div2へリクエストReqStop2を送信する（Step5）。
When the response number ResN is 0, since there is no response entered in the response queue circuit RsQo and the response queue circuit RsQp, a request to stop the response clock signal RsCk0 is transmitted from the request signal RqMux0 to the memory chip M0 ( Step5). A request ReqStop2 in which a response clock stop command is multiplexed is input to the memory chip M0 as a request from the request signal RqMux0. The memory chip M0 stores the request ReqStop2 in the request queue in its own request queue control circuit RqCT. Thereafter, the ID comparison circuit in the request queue control circuit RqCT compares the
クロック分周回路Div2は、リクエストReqStop2に従い、レスポンスクロック信号RsCK0のクロック周波数を徐々に低下させ、レスポンスクロック信号RsCK0の停止準備が整った時点で、レスポンススケジュール回路SCHを通じて、レスポンス信号RsMux0より、ID値２およびレスポンスクロック停止通達情報を情報処理装置CPU_CHIPへ送信する（Step6）。その後、クロック分周回路Div2は、クロック信号ck3およびレスポンスクロック信号RsCK0を停止する（Step7）。 The clock divider circuit Div2 gradually decreases the clock frequency of the response clock signal RsCK0 according to the request ReqStop2, and when the response clock signal RsCK0 is ready to stop, the ID value from the response signal RsMux0 is obtained through the response schedule circuit SCH. 2 and response clock stop notification information are transmitted to the information processing device CPU_CHIP (Step 6). Thereafter, the clock frequency dividing circuit Div2 stops the clock signal ck3 and the response clock signal RsCK0 (Step 7).
図16(b)は、メモリチップM0から出力するレスポンスクロック信号RsCk0のクロック周波数を低下させるための動作の一例である。図16(b)のStep１からStep4までの動作は、図16（a）と同等であるため、Step5より説明する。リクエスト信号RqMux0よりリクエストとしてID値2、レスポンスクロック分周コマンド、および分周比8が多重化されたリクエストReqDIV8がメモリチップM0へ送信される（Step5）。メモリチップM0は、自身のリクエストキュー制御回路RqCT内のID比較回路にて、リクエストReqDIV8に含まれるID値2と自身のIDレジスタの値2を比較する。比較結果は、一致のため、リクエストReqDIV8は、リクエストクロック制御回路RqCkC内のクロック分周回路Div2へ送信される（Step5）。
FIG. 16B is an example of an operation for reducing the clock frequency of the response clock signal RsCk0 output from the memory chip M0. Since the operation from
クロック分周回路Div2は、リクエストReqDIV8に従い、レスポンスクロック信号RsCK0のクロック周波数を徐々に低下させ、最終的に、リクエストクロック信号RqC2を8分の1分周したクロックを、クロックCK3およびレスポンスクロック信号RsCk2から出力する（Step6）。レスポンスクロック信号RsCK0のクロック周波数が、所望の周波数へ変更された後、クロック分周回路Div2はレスポンススケジュール回路SCHを通じて、レスポンス信号RsMux0より、ID値２およびレスポンスクロック分周完了情報を情報処理装置CPU_CHIPへ送信する（Step７）。
In accordance with the request ReqDIV8, the clock divider circuit Div2 gradually decreases the clock frequency of the response clock signal RsCK0, and finally the clock obtained by dividing the request clock signal RqC2 by 1/8 is supplied to the clock CK3 and the response clock signal RsCk2. (Step 6). After the clock frequency of the response clock signal RsCK0 is changed to a desired frequency, the clock frequency dividing circuit Div2 sends the
図16(c)は、周や停止されたレスポンスクロック信号RsCk0を再度リクエストクロック信号RqCk0と同等の周波数で動作させ場合の動作の一例である。メモリチップM0から出力するレスポンスクロック信号RsCk0のクロック周波数を低下させるための動作の一例である。リクエスト信号RqMux0よりリクエストとしてID値２、レスポンスクロック再開コマンドが多重化されたリクエストReqStart2がメモリチップM0入力する。 FIG. 16 (c) shows an example of the operation in the case where the response clock signal RsCk0 that has been rotated or stopped is operated again at the same frequency as the request clock signal RqCk0. It is an example of the operation | movement for reducing the clock frequency of the response clock signal RsCk0 output from the memory chip M0. A request ReqStart2 in which a response clock restart command is multiplexed is input to the memory chip M0 as a request from the request signal RqMux0.
メモリチップM0はリクエストReqStart2を自身のリクエストキュー制御回路RqCT内のリクエストキューへ格納する(Step2)。その後、リクエストキュー制御回路RqCT内のID比較回路はリクエストReqStart2に含まれるID値２と自身のIDレジスタの値２を比較する。比較結果は一致するため、リクエストReqDIV4を自身へのリクエストであると判断する。リクエストキュー制御回路RqCTはレスポンスクロック制御回路RsCkC内のクロック分周回路Div2へリクエストReqStart2を送信する(Step2)。クロック分周回路Div3は、リクエストReqStart2に従い、徐々にクロック周波数を上げ、最終的に、リクエストクロック信号RqCk0と同等の周波数を持つのクロックを、クロックck3およびレスポンスクロック信号RsCK0より出力する(Step3)。
The memory chip M0 stores the request ReqStart2 in the request queue in its own request queue control circuit RqCT (Step 2). Thereafter, the ID comparison circuit in the request queue control circuit RqCT compares the
レスポンスクロック信号RsCK0のクロック周波数が、所望の周波数へ変更された後、クロック分周回路Div2はレスポンススケジュール回路SCHを通じて、レスポンス信号RsMux0より、ID値２およびレスポンスクロック再開完了情報を情報処理装置CPU_CHIPへ送信する（Step4）。上記はレスポンスクロック信号RsCk0についてのクロック制御方法について説明したが、リクエストクロック信号RqCk1についてのクロック制御も同様に行うことができることは言うまでもない。
After the clock frequency of the response clock signal RsCK0 is changed to a desired frequency, the clock frequency dividing circuit Div2 sends the
＜メモリ回路MemVL＞
図17は、メモリチップM0が装備するメモリ回路MemVLの回路ブロック図の一例である。
<Memory circuit MemVL>
FIG. 17 is an example of a circuit block diagram of the memory circuit MemVL provided in the memory chip M0.
メモリ回路MemVLは、コマンドデコーダCmdDec、制御回路Cont Logic、リフレッシュカウンタRefC、温度計Thmo、ライトデータバッファWDataLat、リードデータバッファRDataLat、データ制御回路DataCont、およびメモリバンクBANK0〜BANK7から構成されている。 The memory circuit MemVL includes a command decoder CmdDec, a control circuit Cont Logic, a refresh counter RefC, a thermometer Thmo, a write data buffer WDataLat, a read data buffer RDataLat, a data control circuit DataCont, and memory banks BANK0 to BANK7.
また、各メモリバンクBANK0〜BANK7はロウアドレスバッファRadLat、カラムアドレスバッファCadLat、ロウデコーダRowDec、カラムデコーダColDec、センスアンプSenseAmp、メモリ回路MBank0〜MBank7から構成されている。 Each of the memory banks BANK0 to BANK7 includes a row address buffer RadLat, a column address buffer CadLat, a row decoder RowDec, a column decoder ColDec, a sense amplifier SenseAmp, and memory circuits MBank0 to MBank7.
メモリ回路MemVLの読み出し動作を説明する。 A read operation of the memory circuit MemVL will be described.
リクエストキューRqQXIへバンクアドレス７、ロウアドレス５格納されており、バンクアクティブ命令BAがコマンド信号Commandから、バンクアドレス７およびロウアドレス５が、アドレス信号Addressよりメモリ回路MemVLへ送信される。コマンドデコーダCmdDecはバンクアクティブ命令BAを解読し、制御回路Cont LogicによってメモリバンクBANK7が選択され、メモリバンクBANK7のロウアドレスバッファRadLatへロウアドレス５が格納され、ロウデコーダRowDecへ入力される。その後メモリ回路MBank７内のロウアドレス５に接続されているメモリセルが活性化され、1kByte分のデータがセンスアンプSenseAmpへ転送される。
つぎに、リクエストキューRqQXIへ8バイトデータリード命令RD８、バンクアドレス７、カラムアドレス64が格納されており、８バイトデータリード命令RD８がコマンド信号Commandから、バンクアドレス７およびカラムアドレス６３が、アドレス信号Addressよりメモリ回路MemVLへ送信される。
Next, an 8-byte data read instruction RD8, a
コマンドデコーダCmdDecは８バイトデータリード命令RD８を解読し、制御回路Cont LogicによってメモリバンクBANK7が選択され、メモリバンクBANK7カラムアドレスバッファCAddLatへカラムアドレス６３を格納され、カラムデコーダColDecへ入力される。 The command decoder CmdDec decodes the 8-byte data read instruction RD8, the memory bank BANK7 is selected by the control circuit Cont Logic, the column address 63 is stored in the memory bank BANK7 column address buffer CAddLat, and is input to the column decoder ColDec.
その後、カラムアドレス64を開始アドレスとして、８バイト分のデータが、センスアンプSenseAmpから読み出され、データ制御回路DataContを介してリードデータバッファRDataLatへ転送され格納される。その後読み出された８バイト分のデータはレスポンスキュー回路RsQoへ転送される。 Thereafter, data of 8 bytes is read from the sense amplifier SenseAmp using the column address 64 as a start address, transferred to the read data buffer RDataLat via the data control circuit DataCont, and stored. Thereafter, the read 8-byte data is transferred to the response queue circuit RsQo.
次に、メモリ回路MemVLの書込み動作を説明する。リクエストキューRqQXIへ８バイトデータライト命令WT８、バンクアドレス７、カラムアドレス１２８が格納されており、８バイトデータライト命令RD８がコマンド信号Commandから、バンクアドレス７およびカラムアドレス１２７が、アドレス信号Addressより、８バイトデータがライトデータ信号WDataよりメモリ回路MemVLへ送信される。
Next, the write operation of the memory circuit MemVL will be described. An 8-byte data write instruction WT8, a
コマンドデコーダCmdDecは８バイトデータライト命令WT８を解読し、制御回路Cont LogicによってメモリバンクBANK7カラムアドレスバッファCAddLatへカラムアドレス128を格納され、カラムデコーダColDecへ入力され、８バイト分のライトデータはライトデータバッファWData Latへ格納される。 The command decoder CmdDec decodes the 8-byte data write instruction WT8, the column address 128 is stored in the memory bank BANK7 column address buffer CAddLat by the control circuit Cont Logic, and is input to the column decoder ColDec. Stored in buffer WData Lat.
その後カラムアドレス１２８を開始アドレスとして、８バイト分のデータが、ライトデータバッファWData Latから、データ制御回路DataContを介して、メモリバンクBank７内のセンスアンプSenseAmpへ転送され、メモリ回路Mbank7へ書き込まれる。 Thereafter, using the column address 128 as a start address, data of 8 bytes is transferred from the write data buffer WData Lat to the sense amplifier SenseAmp in the memory bank Bank7 via the data control circuit DataCont, and written to the memory circuit Mbank7.
各メモリバンクBANK0〜BANK7は独立に動作するため、異なるバンク間では、読み出し動作と書き込み動作を同時に実行でき、高速化を図ることができる。 Since each of the memory banks BANK0 to BANK7 operates independently, a read operation and a write operation can be executed simultaneously between different banks, and the speed can be increased.
つぎに、リフレッシュ動作について説明する。メモリ回路MemVLは揮発性メモリのため、データ保持のために定期的にリフレッシュ動作を行う必要がある。リクエストキューRqQXIへ格納されているリフレッシュ命令REFが、コマンド信号Commandより入力する。コマンドデコーダCmdDecは、リフレッシュ命令REFを解読し、制御回路Cont LogicがリフレッシュカウンタRefCへリフレッシュ動作を行うように指示する。リフレッシュカウンタRefCは制御回路Cont Logicの指示により、リフレッシュ動作を行う。 Next, the refresh operation will be described. Since the memory circuit MemVL is a volatile memory, it is necessary to periodically perform a refresh operation to hold data. The refresh instruction REF stored in the request queue RqQXI is input from the command signal Command. The command decoder CmdDec decodes the refresh instruction REF and instructs the control circuit Cont Logic to perform a refresh operation to the refresh counter RefC. The refresh counter RefC performs a refresh operation according to an instruction from the control circuit Cont Logic.
つぎに、セルフリフレッシュ動作について説明する。メモリ回路MemVLへのリクエストが長期間生じないときは、セルフリフレッシュ状態へ動作モードを切り替え、メモリ回路MemVL自らがリフレッシュ動作を行うことができる。 Next, the self-refresh operation will be described. When a request to the memory circuit MemVL does not occur for a long time, the operation mode is switched to the self-refresh state, and the memory circuit MemVL itself can perform the refresh operation.
リクエストキューRqQXIへ格納されているセルフリフレッシュ・エントリ命令SREFが、コマンド信号Commandより入力する。コマンドデコーダCmdDecは、セルフリフレッシュ・エントリ命令SREFを解読し、制御回路Cont Logicは全回路をセルフリフレッシュ状態へ動作モードを切り替える。さらに、リフレッシュカウンタRefCへ、自動的に、定期的にセルフリフレッシュ動作を行うように指示する。リフレッシュカウンタRefCは制御回路Cont Logicの指示により、自動的に、定期的にセルフリフレッシュ動作を行う。 The self-refresh entry instruction SREF stored in the request queue RqQXI is input from the command signal Command. The command decoder CmdDec decodes the self-refresh entry instruction SREF, and the control circuit Cont Logic switches the operation mode to the self-refresh state. Furthermore, the refresh counter RefC is instructed to automatically and periodically perform a self-refresh operation. The refresh counter RefC automatically and periodically performs a self-refresh operation according to an instruction from the control circuit Cont Logic.
この際のセルフリフレッシュ動作では、温度によってセルフリフレッシュの頻度を変化させることができる。 In this self-refresh operation, the frequency of self-refresh can be changed depending on the temperature.
一般的に、揮発性メモリでは、温度が高い場合はデータ保持時間が短くなり、低い場合は長くなるという性質がある。そこで、温度計で温度を検知し、温度が高い場合が、セルフリフレッシュの周期を短くし、温度が低い場合はセルフリフレシュの周期を長くし、セルフリフレッシュ動作を行う。これによって、無駄なセルフリフレシュ動作を削減でき低電力化が図れる。 In general, the volatile memory has a property that the data retention time is shortened when the temperature is high and long when the temperature is low. Therefore, the temperature is detected by a thermometer, and when the temperature is high, the self-refresh cycle is shortened. When the temperature is low, the self-refresh cycle is lengthened and the self-refresh operation is performed. As a result, useless self-refreshing operation can be reduced and low power consumption can be achieved.
セルフリフレッシュ状態を抜け出すには、セルフリフレッシュ・解除命令SREFXを、コマンド信号Commandより入力することで実現できる。セルフリフレッシュ状態を抜け出した後の、データ保持動作はリフレッシュ命令REFによって行われる。 Exiting the self-refresh state can be realized by inputting a self-refresh / cancel instruction SREFX from the command signal Command. The data holding operation after exiting the self-refresh state is performed by the refresh instruction REF.
＜メモリチップM1の説明＞
図18は、メモリチップM１の構成図の一例である。
<Description of memory chip M1>
FIG. 18 is an example of a configuration diagram of the memory chip M1.
メモリチップM1は、リクエストインターフェース回路ReqIFと、レスポンスインターフェース回路ResIFと、初期化回路INIT、メモリ回路MemNV1から構成されている。リクエストインターフェース回路ReqIFはリクエストクロック制御回路RqCkCおよび、リクエストキュー制御回路RqCTから構成される。リクエストクロック制御回路RqCkCはクロックドライバDrv1およびクロック分周回路Div1から構成される。 The memory chip M1 includes a request interface circuit ReqIF, a response interface circuit ResIF, an initialization circuit INIT, and a memory circuit MemNV1. The request interface circuit ReqIF includes a request clock control circuit RqCkC and a request queue control circuit RqCT. The request clock control circuit RqCkC includes a clock driver Drv1 and a clock frequency dividing circuit Div1.
リクエストキュー制御回路RqCTはリクエストキュー回路RqQI、リクエストキュー回路RqQXI、リクエストキュー回路RqQXO、IDレジスタ回路IDR、ID比較回路CPQ、レイテンシ値出力設定レジスタ回路LRG、レスポンス順序設定レジスタ回路RRG、リクエスト番号設定回路RNBから構成される。 Request queue control circuit RqCT is request queue circuit RqQI, request queue circuit RqQXI, request queue circuit RqQXO, ID register circuit IDR, ID comparison circuit CPQ, latency value output setting register circuit LRG, response order setting register circuit RRG, request number setting circuit Consists of RNB.
特に限定しないが、リクエストキュー回路RqQIは4つのリクエストキューから構成され、リクエストキュー回路RqQXIは4つのリクエストキューから構成され、リクエストキュー回路RqQXOは4つのリクエストキューから構成される。レスポンスインターフェース回路ResIFはレスポンスクロック制御回路RsCkCおよび、レスポンスキュー制御回路RsCTから構成される。レスポンスクロック制御回路RsCkCはクロックドライバDrv2およびクロック分周回路Div2から構成される。 Although not particularly limited, the request queue circuit RqQI is composed of four request queues, the request queue circuit RqQXI is composed of four request queues, and the request queue circuit RqQXO is composed of four request queues. The response interface circuit ResIF includes a response clock control circuit RsCkC and a response queue control circuit RsCT. The response clock control circuit RsCkC includes a clock driver Drv2 and a clock frequency dividing circuit Div2.
レスポンスキュー制御回路RsCTは、レスポンスキュー回路RsQo、レスポンスキュー回路RsQp、ステータスレジスタ回路STReg、レスポンススケジュール回路SCH、レイテンシ計算回路LA、レスポンス番号テーブルTBから構成される。 The response queue control circuit RsCT includes a response queue circuit RsQo, a response queue circuit RsQp, a status register circuit STReg, a response schedule circuit SCH, a latency calculation circuit LA, and a response number table TB.
特に限定しないが、レスポンスキュー回路RsQoは4つのレスポンスキューから構成され、スポンスキュー回路RsQpは4つのレスポンスキューから構成される。 Although not particularly limited, the response queue circuit RsQo is composed of four response queues, and the spon skew circuit RsQp is composed of four response queues.
レスポンスクロック制御回路RsCkCはクロックドライバDrv2およびクロック分周回路Div2から構成される。レスポンスキュー制御回路RsCTは、レスポンスキュー回路RsQo、レスポンスキュー回路RsQp、ステータスレジスタ回路STReg、レスポンススケジュール回路SCHから構成される。 The response clock control circuit RsCkC includes a clock driver Drv2 and a clock frequency dividing circuit Div2. The response queue control circuit RsCT includes a response queue circuit RsQo, a response queue circuit RsQp, a status register circuit STReg, and a response schedule circuit SCH.
メモリ回路MemNV1は、特に限定しないが、不揮発性メモリであり、NOR型フラッシュメモリセルを利用したNOR型フラッシュメモリである。メモリ回路MemNV1には、ブートデバイスID値BotIDおよび終端デバイスID値EndIが格納される。メモリ回路MemNV1および初期化回路INIT1以外の、メモリチップM１を構成する回路およびデータ読み出しやデータ書き込みなど動作は、図10のメモリチップM0と同等である。 Although not particularly limited, the memory circuit MemNV1 is a nonvolatile memory, and is a NOR flash memory using NOR flash memory cells. The memory circuit MemNV1 stores a boot device ID value BotID and a termination device ID value EndI. Other than the memory circuit MemNV1 and the initialization circuit INIT1, the circuits constituting the memory chip M1 and operations such as data reading and data writing are the same as those of the memory chip M0 in FIG.
本メモリチップM1の電源投入時の動作について説明する。メモリチップM1へ電源が投入されると初期化回路INIT1はメモリチップM1の初期化を行う。メモリチップM1は、ブートデバイス認識信号Bsigが接地gndされているので、自分自身がブートデバイスであることを認識し、自らのメモリ回路MemNV1が保持しているブートデバイスID値１をIDレジスタIDRへ設定し、ID有効ビットをHighにする。
An operation of the memory chip M1 when the power is turned on will be described. When power is turned on to the memory chip M1, the initialization circuit INIT1 initializes the memory chip M1. Since the boot device recognition signal Bsig is grounded gnd, the memory chip M1 recognizes itself as a boot device, and the boot
次にレスポンススケジュール回路SCHが持つレスポンスキュー回路RsQoに入力するレスポンスの優先順位を１へ、レスポンスキュー回路RsQpに入力するメモリチップM2からのレスポンスの優先順位を2へ設定する。クロック分周回路Div1およびDiv2の分周比は１に設定される。初期化回路INIT1による初期設定が終了すると、メモリチップM1はメモリチップM1とメモリチップM2との間で通信できることを確認する通信確認動作を行う。メモリチップM1はリクエストイネーブル信号RqEn2がHighになったことを確認し、レスポンスイネーブル信号RsEn2及びリクエストイネーブル信号RqEn1をHighにする。 Next, the priority of response input to the response queue circuit RsQo of the response schedule circuit SCH is set to 1, and the priority of response from the memory chip M2 input to the response queue circuit RsQp is set to 2. The frequency dividing ratio of the clock frequency dividing circuits Div1 and Div2 is set to 1. When the initialization by the initialization circuit INIT1 is completed, the memory chip M1 performs a communication confirmation operation for confirming that communication can be performed between the memory chip M1 and the memory chip M2. The memory chip M1 confirms that the request enable signal RqEn2 has become High, and sets the response enable signal RsEn2 and the request enable signal RqEn1 to High.
次に、メモリチップM0は、リクエストイネーブル信号RqEn1がHighになったことを確認し、レスポンスイネーブル信号RsEn1をHighにする。通信確認動作が終了すると、メモリ回路MemNV1よりブートデータが読み出され、メモリチップM0を介して、情報処理装置CPU_CHIPへ送信される。次に、メモリチップM１での、レスポンス優先順位の制御を説明する。 Next, the memory chip M0 confirms that the request enable signal RqEn1 has become High, and sets the response enable signal RsEn1 to High. When the communication confirmation operation is finished, boot data is read from the memory circuit MemNV1 and transmitted to the information processing device CPU_CHIP via the memory chip M0. Next, response priority control in the memory chip M1 will be described.
図19ではメモリチップM1が装備するレスポンススケジュール回路SCHが行う動的レスポンス優先順位の制御を示す。 FIG. 19 shows control of the dynamic response priority performed by the response schedule circuit SCH provided in the memory chip M1.
図１に示すように、メモリチップM1へは、メモリチップM0のレスポンスは生じない接続構成になっている場合は、メモリチップM1のレスポンスおよびメモリチップM2のレスポンスについてのみレスポンスの優先順位が付けられる。電源投入直後の初期設定（Initial）にて、レスポンスキュー回路RsQoへエントリされるメモリ回路MemNV1からのレスポンスの優先順位（PRsQo(M１)）は１、レスポンスキュー回路RsQpエントリされるメモリチップM２からのレスポンスの優先順位（PRsQp(M２)）は２に設定される。特に限定しないが、レスポンスの順位の小さい方がレスポンスの順位が高いとする。 As shown in FIG. 1, when the memory chip M1 has a connection configuration in which the response of the memory chip M0 does not occur, the response priority is given only to the response of the memory chip M1 and the response of the memory chip M2. . The priority (PRsQo (M1)) of the response from the memory circuit MemNV1 entered in the response queue circuit RsQo at the initial setting (Initial) immediately after power-on is 1, and the response queue circuit RsQp is entered from the memory chip M2 entered. Response priority (PRsQp (M2)) is set to 2. Although not particularly limited, it is assumed that the response rank is higher when the response rank is lower.
次に、レスポンスキュー回路RsQoへエントリしたメモリ回路MemNV1のレスポンス（RsQo(M１)）がM１time回分出力すると、レスポンスキュー回路RsQoへエントリされるレスポンスの優先順位（PRsQo(M１)）は最も低い２となり、メモリチップM２のレスポンスの優先順位（PRsQp(M２)）は最も高い１となる。 Next, when the response (RsQo (M1)) of the memory circuit MemNV1 entered to the response queue circuit RsQo is output for M1time times, the priority of the response entered to the response queue circuit RsQo (PRsQo (M1)) is 2 which is the lowest. The priority of response (PRsQp (M2)) of the memory chip M2 is 1, which is the highest.
次に、レスポンスキュー回路RsQpへエントリされるメモリチップM２からのレスポンスPRsQp(M2)）が、L1time回分出力するとレスポンスキュー回路RsQpへエントリされるメモリチップM2からのレスポンスの優先順位（PRsQp(M2)）は最も低い２となり、レスポンスキュー回路RsQoエントリされるレスポンスの優先順位（PrsQp(M1)）は最も高い1となる。レスポンスキュー回路RsQoへエントリされるメモリ回路MemNV1からのレスポンスのレスポンス優先順位を変更するためのレスポンス出力回数M1time、レスポンスキュー回路RsQpへエントリされるメモリチップM2からのレスポンスのレスポンス優先順位を変更するためのレスポンス出力回数L1timeは、電源投入直後の初期設定（Initial）にて、特に限定しないが、それぞれ、10回、1回に設定される。さらに、レスポンス出力回数M1time、L1timeは、情報処理装置CPU_CHIPから設定可能であり、本発明が利用される携帯機器などのシステム構成にあわせて、高性能化が図れるように、それぞれを設定することができる。 Next, when the response PRsQp (M2) from the memory chip M2 entered in the response queue circuit RsQp is output for L1time times, the priority of the response from the memory chip M2 entered in the response queue circuit RsQp (PRsQp (M2) ) Is 2 which is the lowest, and the priority (PrsQp (M1)) of the response entered in the response queue circuit RsQo is 1 which is the highest. To change the response output priority M1time for changing the response priority of the response from the memory circuit MemNV1 entered in the response queue circuit RsQo, and to change the response priority of the response from the memory chip M2 entered in the response queue circuit RsQp The response output count L1time is not particularly limited in the initial setting (Initial) immediately after the power is turned on, but is set to 10 times and 1 time respectively. Furthermore, the response output times M1time and L1time can be set from the information processing device CPU_CHIP, and each can be set so that high performance can be achieved according to the system configuration of the portable device etc. in which the present invention is used. it can.
また、メモリチップM1が装備するレスポンススケジュール回路SCHが行う動的レスポンス優先順位の制御は、図14で示した動作と同等である。また、リクエストクロック信号RqCk2およびレスポンスクロック信号RsCk1ののクロック制御方法は、図16で示したクロック制御方法と同様である。 The control of the dynamic response priority performed by the response schedule circuit SCH provided in the memory chip M1 is equivalent to the operation shown in FIG. Further, the clock control method of the request clock signal RqCk2 and the response clock signal RsCk1 is the same as the clock control method shown in FIG.
＜メモリ回路MemNV1＞
図20は、メモリチップM0が装備するメモリ回路MemNV1の回路ブロック図の一例である。
<Memory circuit MemNV1>
FIG. 20 is an example of a circuit block diagram of the memory circuit MemNV1 provided in the memory chip M0.
メモリ回路MemNV1は、コマンドデコーダCmdDec、制御回路Cont Logic、ライトデータバッファWDataLat、リードデータバッファRDataLat、データ制御回路DataCont、およびメモリバンクNV1BANK0〜NV1BANK7から構成されている。 The memory circuit MemNV1 includes a command decoder CmdDec, a control circuit Cont Logic, a write data buffer WDataLat, a read data buffer RDataLat, a data control circuit DataCont, and memory banks NV1BANK0 to NV1BANK7.
また、各メモリバンクNV1BANK0〜NV1BANK7はページアドレスバッファPadLat、カラムアドレスバッファCadLat、ページデコーダPageDec、カラムデコーダColDec、データバッファDataLat、メモリセル回路NV1BK0〜NV1BK7から構成されている。 Each of the memory banks NV1BANK0 to NV1BANK7 includes a page address buffer PadLat, a column address buffer CadLat, a page decoder PageDec, a column decoder ColDec, a data buffer DataLat, and memory cell circuits NV1BK0 to NV1BK7.
メモリ回路MemNV1の読み出し動作を説明する。 A read operation of the memory circuit MemNV1 will be described.
リクエストキューRqQXIへバンクアドレス７、ロウアドレス５格納されており、バンクアクティブ命令BAがコマンド信号Commandから、バンクアドレス７およびページアドレス５が、アドレス信号Addressよりメモリ回路MemNV1へ送信される。コマンドデコーダCmdDecはバンクアクティブ命令BAを解読し、制御回路Cont LogicによってメモリバンクNV1BANK7が選択され、メモリバンクNV1BANK7のページアドレスバッファPadLatへページアドレス５が格納され、ページデコーダPageDecへ入力される。その後メモリセル回路NV1Bank７内のページアドレス５に接続されているメモリセルが活性化され、特に限定しないが1kByte分のデータがデータバッファDataLatへ転送される。
The
つぎに、リクエストキューRqQXIへ8バイトデータリード命令RD８、バンクアドレス７、カラムアドレス64が格納されており、８バイトデータリード命令RD８がコマンド信号Commandから、バンクアドレス７およびカラムアドレス６３が、アドレス信号Addressよりメモリ回路MemNV1へ送信される。
Next, an 8-byte data read instruction RD8, a
コマンドデコーダCmdDecは８バイトデータリード命令RD８を解読し、制御回路Cont LogicによってメモリバンクNV1BANK7が選択され、メモリバンクNV1BANK7のカラムアドレスバッファCAddLatへカラムアドレス６３を格納され、カラムデコーダColDecへ入力される。 The command decoder CmdDec decodes the 8-byte data read instruction RD8, the memory bank NV1BANK7 is selected by the control circuit Cont Logic, the column address 63 is stored in the column address buffer CAddLat of the memory bank NV1BANK7, and is input to the column decoder ColDec.
その後、カラムアドレス64を開始アドレスとして、８バイト分のデータが、データバッファDataLatから読み出され、データ制御回路DataContを介してリードデータバッファRDataLatへ転送され格納される。その後読み出された８バイト分のデータはレスポンスキュー回路RsQoへ転送される。 Thereafter, with the column address 64 as the start address, 8 bytes of data are read from the data buffer DataLat, transferred to the read data buffer RDataLat via the data control circuit DataCont, and stored. Thereafter, the read 8-byte data is transferred to the response queue circuit RsQo.
次に、メモリ回路MemNV1の書込み動作を説明する。リクエストキューRqQXIへ８バイトデータライト命令WT８、バンクアドレス７、カラムアドレス１２８が格納されており、８バイトデータライト命令RD８がコマンド信号Commandから、バンクアドレス７およびカラムアドレス１２７が、アドレス信号Addressより、８バイトデータがライトデータ信号WDataよりメモリ回路MemNV1へ送信される。
Next, the write operation of the memory circuit MemNV1 will be described. An 8-byte data write instruction WT8, a
コマンドデコーダCmdDecは８バイトデータライト命令WT８を解読し、制御回路Cont LogicによってメモリバンクNV1BANK7が選択され、メモリバンクNV1BANK7のカラムアドレスバッファCAddLatへカラムアドレス128が格納され、カラムデコーダColDecへ入力される。 The command decoder CmdDec decodes the 8-byte data write instruction WT8, the memory bank NV1BANK7 is selected by the control circuit Cont Logic, the column address 128 is stored in the column address buffer CAddLat of the memory bank NV1BANK7, and is input to the column decoder ColDec.
また、御回路Cont Logicによって８バイト分のライトデータはライトデータバッファWData Latへ格納される。 The control circuit Cont Logic stores 8 bytes of write data in the write data buffer WData Lat.
その後カラムアドレス１２８を開始アドレスとして、８バイト分のデータが、ライトデータバッファWData Latから、データ制御回路DataContを介して、メモリバンクNV1BANK７内のデータバッファDataLatへ転送され、メモリセル回路NV1BK7へ書き込まれる。 Thereafter, using the column address 128 as the start address, 8 bytes of data are transferred from the write data buffer WData Lat to the data buffer DataLat in the memory bank NV1BANK7 via the data control circuit DataCont and written to the memory cell circuit NV1BK7. .
各メモリバンクNV1BANK0〜NV1BANK7は独立に動作するため、異なるバンク間では、読み出し動作と書き込み動作を同時に実行でき、高速化を図ることができる。 Since each of the memory banks NV1BANK0 to NV1BANK7 operates independently, a read operation and a write operation can be executed simultaneously between different banks, and the speed can be increased.
＜メモリチップM２の説明＞
図21は、メモリチップM2の構成図の一例である。
<Description of memory chip M2>
FIG. 21 is an example of a configuration diagram of the memory chip M2.
メモリチップM2は、リクエストインターフェース回路ReqIFと、レスポンスインターフェース回路ResIFと、初期化回路INIT、メモリ回路MemNV1から構成されている。リクエストインターフェース回路ReqIFはリクエストクロック制御回路RqCkCおよび、リクエストキュー制御回路RqCTから構成される。リクエストクロック制御回路RqCkCはクロックドライバDrv1およびクロック分周回路Div1から構成される。 The memory chip M2 includes a request interface circuit ReqIF, a response interface circuit ResIF, an initialization circuit INIT, and a memory circuit MemNV1. The request interface circuit ReqIF includes a request clock control circuit RqCkC and a request queue control circuit RqCT. The request clock control circuit RqCkC includes a clock driver Drv1 and a clock frequency dividing circuit Div1.
リクエストキュー制御回路RqCTはリクエストキュー回路RqQI、リクエストキュー回路RqQXI、リクエストキュー回路RqQXO、IDレジスタ回路IDR、ID比較回路CPQ、レイテンシ値出力設定レジスタ回路LRG、レスポンス順序設定レジスタ回路RRG、リクエスト番号設定回路RNBから構成される。 Request queue control circuit RqCT is request queue circuit RqQI, request queue circuit RqQXI, request queue circuit RqQXO, ID register circuit IDR, ID comparison circuit CPQ, latency value output setting register circuit LRG, response order setting register circuit RRG, request number setting circuit Consists of RNB.
特に限定しないが、リクエストキュー回路RqQIは4つのリクエストキューから構成され、リクエストキュー回路RqQXIは4つのリクエストキューから構成され、リクエストキュー回路RqQXOは4つのリクエストキューから構成される。レスポンスインターフェース回路ResIFはレスポンスクロック制御回路RsCkCおよび、レスポンスキュー制御回路RsCTから構成される。レスポンスクロック制御回路RsCkCはクロックドライバDrv2およびクロック分周回路Div2から構成される。 Although not particularly limited, the request queue circuit RqQI is composed of four request queues, the request queue circuit RqQXI is composed of four request queues, and the request queue circuit RqQXO is composed of four request queues. The response interface circuit ResIF includes a response clock control circuit RsCkC and a response queue control circuit RsCT. The response clock control circuit RsCkC includes a clock driver Drv2 and a clock frequency dividing circuit Div2.
レスポンスキュー制御回路RsCTは、レスポンスキュー回路RsQo、レスポンスキュー回路RsQp、ステータスレジスタ回路STReg、レスポンススケジュール回路SCH、レイテンシ計算回路LA、レスポンス番号テーブルTBから構成される。 The response queue control circuit RsCT includes a response queue circuit RsQo, a response queue circuit RsQp, a status register circuit STReg, a response schedule circuit SCH, a latency calculation circuit LA, and a response number table TB.
特に限定しないが、レスポンスキュー回路RsQoは4つのレスポンスキューから構成され、スポンスキュー回路RsQpは4つのレスポンスキューから構成される。 Although not particularly limited, the response queue circuit RsQo is composed of four response queues, and the spon skew circuit RsQp is composed of four response queues.
レスポンスクロック制御回路RsCkCはクロックドライバDrv2およびクロック分周回路Div2から構成される。レスポンスキュー制御回路RsCTは、レスポンスキュー回路RsQo、レスポンスキュー回路RsQp、ステータスレジスタ回路STReg、レスポンススケジュール回路SCHから構成される。 The response clock control circuit RsCkC includes a clock driver Drv2 and a clock frequency dividing circuit Div2. The response queue control circuit RsCT includes a response queue circuit RsQo, a response queue circuit RsQp, a status register circuit STReg, and a response schedule circuit SCH.
メモリ回路MemNV２は、特に限定しないが、不揮発性メモリであり、NAND型フラッシュメモリセルを利用したNAND型フラッシュメモリである。メモリ回路MemNV２および初期化回路INIT２以外の、メモリチップM2を構成する回路およびデータ読み出しやデータ書き込みなど動作は図10のメモリチップM0と同等である。 Although not particularly limited, the memory circuit MemNV2 is a non-volatile memory and a NAND flash memory using NAND flash memory cells. Other than the memory circuit MemNV2 and the initialization circuit INIT2, the circuits constituting the memory chip M2 and operations such as data reading and data writing are the same as those of the memory chip M0 in FIG.
本メモリチップM２の電源投入時の動作について説明する。メモリチップM2へ電源が投入されると初期化回路INIT２はメモリチップM２の初期化を行う。先ず、IDレジスタ回路IDRの持つIDレジスタの値を０へ、ID有効ビットをLowへ初期設定する。次にレスポンススケジュール回路SCHが持つレスポンスキュー回路RsQoへ入力するレスポンスの優先順位を１へ設定する。クロック分周回路Div1およびDiv2の分周比は１に設定される。初期化回路INIT２による初期設定が終了すると、メモリチップM２はメモリチップM１との間で通信できることを確認する通信確認動作を行う。メモリチップM2は、RqEn3、RsMux3、RqCk3を接地（gnd）していることによって、直列接続しているメモリチップの最も終端のメモリチップであることを認識し、リクエストイネーブル信号RqEn2をHighにする。 An operation of the memory chip M2 when the power is turned on will be described. When power is turned on to the memory chip M2, the initialization circuit INIT2 initializes the memory chip M2. First, the ID register value of the ID register circuit IDR is initialized to 0, and the ID valid bit is initially set to Low. Next, the priority of responses input to the response queue circuit RsQo of the response schedule circuit SCH is set to 1. The frequency dividing ratio of the clock frequency dividing circuits Div1 and Div2 is set to 1. When the initialization by the initialization circuit INIT2 is completed, the memory chip M2 performs a communication confirmation operation for confirming that communication with the memory chip M1 is possible. The memory chip M2 recognizes that it is the most terminal memory chip of the memory chips connected in series by grounding (gnd) RqEn3, RsMux3, and RqCk3, and sets the request enable signal RqEn2 to High.
次に、メモリチップM1はリクエストイネーブル信号RqEn2がHighになったことを確認し、レスポンスイネーブル信号RsEn2及びリクエストイネーブル信号RqEn1をHighにする。次に、メモリチップM２での、レスポンス優先順位の制御を説明する。 Next, the memory chip M1 confirms that the request enable signal RqEn2 has become High, and sets the response enable signal RsEn2 and the request enable signal RqEn1 to High. Next, response priority control in the memory chip M2 will be described.
図22ではメモリチップM２が装備するレスポンススケジュール回路SCHが行う動的レスポンス優先順位の制御を示す。図１に示すように、メモリチップM2が直列接続の最終チップである場合は、メモリチップM2へはメモリチップM0およびメモリチップM1のレスポンスは生じない。 FIG. 22 shows dynamic response priority control performed by the response schedule circuit SCH provided in the memory chip M2. As shown in FIG. 1, when the memory chip M2 is the last chip connected in series, the response of the memory chip M0 and the memory chip M1 does not occur to the memory chip M2.
そのため、メモリチップM2のレスポンスについてのみレスポンスの優先順位が付けられる。したがって、電源投入直後の初期設定（Initial）にて、レスポンスキュー回路RsQOへエントリされるメモリチップM２のレスポンスの優先順位（PRsQO(M２)）は１に設定された後は、変化しない。レスポンスキュー回路RsQoへエントリされるメモリ回路NV2のレスポンスの優先順位（PRsQO(M２)）を変更することが無いため、レスポンスキュー回路RsQoへエントリされるメモリチップM2からのレスポンスのレスポンス優先順位を変更するためのレスポンス出力回数は、電源投入直後の初期設定（Initial）にて、特に限定しないが、０回に設定され、変更する必要がない。また、レスポンスクロック信号RsCk2のクロック制御方法は、図16で示したクロック制御方法と同様である。 Therefore, the priority order of the response is given only to the response of the memory chip M2. Accordingly, the response priority (PRsQO (M2)) of the memory chip M2 entered in the response queue circuit RsQO does not change after the initial setting (Initial) immediately after power-on is set to 1. The response priority of the response from the memory chip M2 entered in the response queue circuit RsQo is changed because there is no change in the response priority (PRsQO (M2)) of the memory circuit NV2 entered in the response queue circuit RsQo. The number of response outputs to be performed is not particularly limited in the initial setting (Initial) immediately after the power is turned on, but is set to 0 times and does not need to be changed. Further, the clock control method of the response clock signal RsCk2 is the same as the clock control method shown in FIG.
＜メモリ回路MemNV2＞
図23は、メモリチップM0が装備するメモリ回路MemNV2の回路ブロック図の一例である。
<Memory circuit MemNV2>
FIG. 23 is an example of a circuit block diagram of the memory circuit MemNV2 provided in the memory chip M0.
メモリ回路MemNV1は、コマンドデコーダCmdDec、制御回路Cont Logic、ライトデータバッファWDataLat、リードデータバッファRDataLat、データ制御回路DataCont、およびメモリバンクNV1BANK0〜NV1BANK7から構成されている。 The memory circuit MemNV1 includes a command decoder CmdDec, a control circuit Cont Logic, a write data buffer WDataLat, a read data buffer RDataLat, a data control circuit DataCont, and memory banks NV1BANK0 to NV1BANK7.
また、各メモリバンクNV1BANK0〜NV1BANK7はページアドレスバッファPadLat、カラムアドレスバッファCadLat、ページデコーダPageDec、カラムデコーダColDec、データバッファDataLat、メモリセル回路NV1BK0〜NV1BK7から構成されている。 Each of the memory banks NV1BANK0 to NV1BANK7 includes a page address buffer PadLat, a column address buffer CadLat, a page decoder PageDec, a column decoder ColDec, a data buffer DataLat, and memory cell circuits NV1BK0 to NV1BK7.
メモリ回路MemNV1の読み出し動作を説明する。 A read operation of the memory circuit MemNV1 will be described.
リクエストキューRqQXIへバンクアドレス７、ページアドレス５格納されており、バンクアクティブ命令BAがコマンド信号Commandから、バンクアドレス７およびページアドレス５が、アドレス信号Addressよりメモリ回路MemNV2へ送信される。コマンドデコーダCmdDecはバンクアクティブ命令BAを解読し、制御回路Cont LogicによってメモリバンクNV2BK7が選択され、メモリバンクNV1BANK7のページアドレスバッファPadLatへページアドレス５が格納され、ページデコーダPageDecへ入力される。その後メモリセル回路NV2BK７内のページアドレス５に接続されているメモリセルが活性化され、特に限定しないが2kByte分のデータがデータバッファDataLatへ転送される。
The
つぎに、リクエストキューRqQXIへ32バイトデータリード命令RD32、バンクアドレス７、カラムアドレス64が格納されており、32バイトデータリード命令RD32がコマンド信号Commandから、バンクアドレス７およびカラムアドレス64が、アドレス信号Addressよりメモリ回路MemNV2へ送信される。
Next, a 32-byte data read instruction RD32, a
コマンドデコーダCmdDecは32バイトデータリード命令RD32を解読し、制御回路Cont LogicによってメモリバンクNV1BANK7が選択され、メモリバンクNV1BANK7のカラムアドレスバッファCAddLatへカラムアドレス64を格納され、カラムデコーダColDecへ入力される。 The command decoder CmdDec decodes the 32-byte data read instruction RD32, the memory bank NV1BANK7 is selected by the control circuit Cont Logic, the column address 64 is stored in the column address buffer CAddLat of the memory bank NV1BANK7, and is input to the column decoder ColDec.
その後、カラムアドレス64を開始アドレスとして、32バイト分のデータが、データバッファDataLatから読み出され、データ制御回路DataContを介してリードデータバッファRDataLatへ転送され格納される。その後読み出された32バイト分のデータはレスポンスキュー回路RsQoへ転送される。 Thereafter, 32 bytes of data are read from the data buffer DataLat with the column address 64 as the start address, transferred to the read data buffer RDataLat via the data control circuit DataCont, and stored. Thereafter, the read data of 32 bytes is transferred to the response queue circuit RsQo.
次に、メモリ回路MemNV2の書込み動作を説明する。リクエストキューRqQXIへ８バイトデータライト命令WT32、バンクアドレス７、カラムアドレス１２８が格納されており、32バイトデータライト命令RD32がコマンド信号Commandから、バンクアドレス７およびカラムアドレス１２７が、アドレス信号Addressより、32バイトデータがライトデータ信号WDataよりメモリ回路MemNV2へ送信される。
Next, the write operation of the memory circuit MemNV2 will be described. An 8-byte data write instruction WT32, a
コマンドデコーダCmdDecは32バイトデータライト命令WT32を解読し、制御回路Cont LogicによってメモリバンクNV2BANK7が選択され、メモリバンクNV2BANK7のカラムアドレスバッファCAddLatへカラムアドレス128が格納され、カラムデコーダColDecへ入力される。 The command decoder CmdDec decodes the 32-byte data write instruction WT32, the memory bank NV2BANK7 is selected by the control circuit Cont Logic, the column address 128 is stored in the column address buffer CAddLat of the memory bank NV2BANK7, and is input to the column decoder ColDec.
また、御回路Cont Logicによって32バイト分のライトデータはライトデータバッファWData Latへ格納される。 The control circuit Cont Logic stores 32 bytes of write data in the write data buffer WData Lat.
その後カラムアドレス１２８を開始アドレスとして、32バイト分のデータが、ライトデータバッファWData Latから、データ制御回路DataContを介して、メモリバンクNV2BANK７内のデータバッファDataLatへ転送され、メモリセル回路NV2BK7へ書き込まれる。 Thereafter, with the column address 128 as the start address, 32 bytes of data are transferred from the write data buffer WData Lat to the data buffer DataLat in the memory bank NV2BANK7 via the data control circuit DataCont and written to the memory cell circuit NV2BK7. .
各メモリバンクNV2BANK0〜NV2BANK7は独立に動作するため、異なるバンク間では、読み出し動作と書き込み動作を同時に実行でき、高速化を図ることができる。 Since each of the memory banks NV2BANK0 to NV2BANK7 operates independently, a read operation and a write operation can be executed simultaneously between different banks, and the speed can be increased.
図24は、情報処理装置CPU_CHIPからメモリモジュールMEMへ送信されたリクエストに含まれるID値がメモリチップM0、M1およびM2のIDレジスタ値のいずれにも一致せず、エラーが発生した場合の動作の一例を示すフローチャートである。情報処理装置CPU_CHIPからリクエストとID値がメモリモジュールMEMへ送信される（Step1）。リクエストイネーブル信号RqEn0がLowであれば(Step2)、情報処理装置CPU_CHIPからのリクエストはメモリチップM0のリクエストキュー回路RqQIへ格納されない。リクエストイネーブル信号RqEn0がHighであれば（Step2）、メモリチップM0の、リクエストキュー回路RqQIへ格納される(Step3)。 FIG. 24 shows the operation when an error occurs because the ID value included in the request sent from the information processing device CPU_CHIP to the memory module MEM does not match any of the ID register values of the memory chips M0, M1, and M2. It is a flowchart which shows an example. A request and an ID value are transmitted from the information processing device CPU_CHIP to the memory module MEM (Step 1). If the request enable signal RqEn0 is Low (Step 2), the request from the information processing device CPU_CHIP is not stored in the request queue circuit RqQI of the memory chip M0. If the request enable signal RqEn0 is High (Step 2), it is stored in the request queue circuit RqQI of the memory chip M0 (Step 3).
その後、ID比較回路CPQは、リクエストキュー回路RqQIへエントリされたリクエストに含まれるID値とIDレジスタ回路IDRに保持されているID値を比較する（Step4）。比較結果が一致すれば、リクエストキュー回路RqQIへエントリされたリクエストはリクエストキュー回路RqQXIへ転送される（Step5）。比較結果が不一致の場合は、メモリチップM0が最終端のメモリチップかどうかをチェックする（Step6）。モリチップM0が最終端のデバイスではないので、リクエストキュー回路RqQIへエントリされたリクエストはリクエストキュー回路RqQXOへ転送され、さらに、次のメモリチップM1へ転送される（Step9）。メモリチップM1では、Step1からStep９を繰り返す。メモリチップM２では、Step1からStep4を行う。Step4での比較結果が一致すれば、リクエストキュー回路RqQIへエントリされたリクエストはリクエストキュー回路RqQXIへ転送される（Step5）。比較結果が不一致の場合は、メモリチップM0が最終端のメモリチップかどうかをチェックする（Step6）。
Thereafter, the ID comparison circuit CPQ compares the ID value included in the request entered in the request queue circuit RqQI with the ID value held in the ID register circuit IDR (Step 4). If the comparison results match, the request entered in the request queue circuit RqQI is transferred to the request queue circuit RqQXI (Step 5). If the comparison results do not match, it is checked whether the memory chip M0 is the last memory chip (Step 6). Since the memory chip M0 is not the last device, the request entered in the request queue circuit RqQI is transferred to the request queue circuit RqQXO, and further transferred to the next memory chip M1 (Step 9). In the memory chip M1,
メモリチップM２は最終端のメモリチップであるため、情報処理装置CPU_CHIPからメモリモジュールMEMへ送信されたリクエストに含まれるID値がメモリチップM0、M1およびM2のIDレジスタ値のいずれにも一致せず、IDエラーとなる（Step７）。IDエラーは、最終端のメモリチップM2からメモリチップM1およびM2と経由して情報処理装置CPU_CHIPへ送信される。 Since the memory chip M2 is the last memory chip, the ID value included in the request transmitted from the information processing device CPU_CHIP to the memory module MEM does not match any of the ID register values of the memory chips M0, M1, and M2. ID error occurs (Step 7). The ID error is transmitted from the last end memory chip M2 to the information processing device CPU_CHIP via the memory chips M1 and M2.
次に、メモリモジュールMEMへ入力するリクエストの動作波形について説明する。図25および図26は、情報処理装置CPU_CHIPが、メモリモジュールMEMへ送信するリクエストの動作波形およびメモリモジュールMEMから情報処理装置CPU_CHIPへのレスポンスの動作波形の一例である。 Next, an operation waveform of a request input to the memory module MEM will be described. FIG. 25 and FIG. 26 are an example of an operation waveform of a request transmitted from the information processing device CPU_CHIP to the memory module MEM and an operation waveform of a response from the memory module MEM to the information processing device CPU_CHIP.
図25(a)は、メモリチップM0へのバンクアクティブ命令BAを含むバンクアクティブリクエストの一例である。特に限定しないが、バンクアクティブリクエストは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk0に同期して、メモリチップM0のID２、バンクアクティブ命令BA、アドレスAD20およびAD21が多重化されメモリチップM0へ入力される。アドレスAD20およびAD21には、バンクアドレスおよびロウアドレスが含まれる。本バンクアクティブリクエストによって、メモリチップM0内のメモリバンクの1つが活性化される。 FIG. 25 (a) is an example of a bank active request including a bank active instruction BA to the memory chip M0. Although there is no particular limitation, the bank active request is a memory chip in which ID2 of the memory chip M0, bank active instruction BA, and addresses AD20 and AD21 are multiplexed in synchronization with the request clock signal RqCk0 when the request enable signal RqEN0 is High. Input to M0. Addresses AD20 and AD21 include a bank address and a row address. By this bank activation request, one of the memory banks in the memory chip M0 is activated.
図25(b)は、メモリチップM0への４バイトデータリード命令RD4を含むリードリクエストの一例である。特に限定しないが、リードリクエストは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk0に同期して、メモリチップM0のID２、リード命令RD4、アドレスAD22およびAD22が多重化されメモリチップM0へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本リードリクエストによって、メモリチップM0内の活性化されているメモリバンクからデータが読み出される。
FIG. 25 (b) is an example of a read request including a 4-byte data read instruction RD4 to the memory chip M0. Although there is no particular limitation, the read request is performed when the request enable signal RqEN0 is High and the
図25(c)は、メモリチップM0からのレスポンスのレイテンシ値を送信するレイテンシレスポンスの一例である。特に限定しないがレイテンシレスポンスには、メモリチップM0のID値ID２、レイテンシ送信フラグLF、レイテンシ値Latが含まれる。 FIG. 25 (c) is an example of a latency response that transmits a response latency value from the memory chip M0. Although not particularly limited, the latency response includes the ID value ID2 of the memory chip M0, the latency transmission flag LF, and the latency value Lat.
レイテンシレスポンスはレスポンスイネーブル信号RsEN0がHighの際に、レスポンスクロック信号RsCk0の立ち上がりおよび立ち下がりに同期して、情報処理装置CPU_CHIPへ入力される。 The latency response is input to the information processing device CPU_CHIP in synchronization with the rise and fall of the response clock signal RsCk0 when the response enable signal RsEN0 is High.
図25(d)は、メモリチップM0のID値およびメモリチップM0から読み出されたデータを含むリードレスポンスである。特に限定しないが、リードレスポンスは、レスポンスイネーブル信号RsEN0がHighの際に、レスポンスクロック信号RsCk0の立ち上がりおよび立ち下がりに同期して、メモリチップM0のID値ID２、４バイト分のデータD0、D1、D２およびD3が多重化され、情報処理装置CPU_CHIPへ入力される。 FIG. 25 (d) shows a read response including the ID value of the memory chip M0 and the data read from the memory chip M0. Although there is no particular limitation, the read response is performed when the response enable signal RsEN0 is High, in synchronization with the rise and fall of the response clock signal RsCk0, the ID value ID2 of the memory chip M0, 4 bytes of data D0, D1, D2 and D3 are multiplexed and input to the information processing device CPU_CHIP.
図26(a)は、メモリチップM0へのバンクアクティブ命令BAを含むバンクアクティブリクエストの別一例である。特に限定しないが、バンクアクティブリクエストは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk0に同期して、メモリチップM0のID値ID２、リクエスト番号RqN1、バンクアクティブ命令BA、アドレスAD20およびAD21が多重化されメモリチップM0へ入力される。アドレスAD20およびAD21には、バンクアドレスおよびロウアドレスが含まれる。本バンクアクティブリクエストによって、メモリチップM0内のメモリバンクの1つが活性化される。 FIG. 26 (a) is another example of the bank active request including the bank active instruction BA to the memory chip M0. Although not particularly limited, the bank active request is synchronized with the request clock signal RqCk0 when the request enable signal RqEN0 is High, the ID value ID2, the request number RqN1, the bank active instruction BA, the address AD20 and AD21 of the memory chip M0. Are multiplexed and input to the memory chip M0. Addresses AD20 and AD21 include a bank address and a row address. By this bank activation request, one of the memory banks in the memory chip M0 is activated.
図26(b)は、メモリチップM0への４バイトデータリード命令RD4を含むリードリクエストの別一例である。特に限定しないが、リードリクエストは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk0に同期して、メモリチップM0のID２、リクエスト番号RqN2、リード命令RD4、アドレスAD22およびAD22が多重化されメモリチップM0へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本リードリクエストによって、メモリチップM0内の活性化されているメモリバンクからデータが読み出される。 FIG. 26B is another example of a read request including a 4-byte data read instruction RD4 to the memory chip M0. Although there is no particular limitation, in the case of a read request, when request enable signal RqEN0 is High, memory chip M0 ID2, request number RqN2, read instruction RD4, addresses AD22 and AD22 are multiplexed in synchronization with request clock signal RqCk0 Input to the memory chip M0. Addresses AD22 and AD23 include a bank address and a column address. By this read request, data is read from the activated memory bank in the memory chip M0.
図26(c)は、メモリチップM0からのレスポンスのレイテンシ値を送信するレイテンシレスポンスの別の一例である。特に限定しないがレイテンシレスポンスには、リクエスト番号RqN2、レイテンシ送信フラグLF、レイテンシ値Latが含まれる。 FIG. 26 (c) is another example of the latency response that transmits the latency value of the response from the memory chip M0. Although not particularly limited, the latency response includes a request number RqN2, a latency transmission flag LF, and a latency value Lat.
レイテンシレスポンスはレスポンスイネーブル信号RsEN0がHighの際に、レスポンスクロック信号RsCk0の立ち上がりおよび立ち下がりに同期して、情報処理装置CPU_CHIPへ入力される。 The latency response is input to the information processing device CPU_CHIP in synchronization with the rise and fall of the response clock signal RsCk0 when the response enable signal RsEN0 is High.
図26(d)は、メモリチップM0から読み出されたデータを含むリードレスポンスの別の一例である。特に限定しないが、リードレスポンスは、レスポンスイネーブル信号RsEN0がHighの際に、レスポンスクロック信号RsCk0の立ち上がりおよび立ち下がりに同期して、リクエスト番号RqN2、４バイト分のデータD0、D1、D２およびD3が多重化され、情報処理装置CPU_CHIPへ入力される。 FIG. 26 (d) is another example of a read response including data read from the memory chip M0. Although there is no particular limitation, the read response includes the request number RqN2, 4-byte data D0, D1, D2, and D3 in synchronization with the rise and fall of the response clock signal RsCk0 when the response enable signal RsEN0 is High. Multiplexed and input to the information processing device CPU_CHIP.
図27(a)は、メモリチップM0への1 バイトデータの書込み命令WT2を含むライトリクエストの一例である。特に限定しないが、ライトリクエストは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk0に同期して、メモリチップM0のID２、ライト命令WT1、アドレスAD24およびAD25が多重化されメモリチップM0へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本ライトリクエストによって、メモリチップM0へデータが書き込まれる。 FIG. 27 (a) is an example of a write request including a 1-byte data write instruction WT2 to the memory chip M0. Although there is no particular limitation, a write request is multiplexed with ID2 of memory chip M0, write command WT1, and addresses AD24 and AD25 in synchronization with request clock signal RqCk0 when request enable signal RqEN0 is High. Entered. Addresses AD22 and AD23 include a bank address and a column address. Data is written to the memory chip M0 by this write request.
図27(b)は、メモリチップM0への1 バイトデータの書込み命令WT2を含むライトリクエストの別の一例である。特に限定しないが、ライトリクエストは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk0に同期して、メモリチップM0のID値ID２、リクエスト番号RqN3、ライト命令WT1、アドレスAD24およびAD25が多重化されメモリチップM0へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本ライトリクエストによって、メモリチップM0へデータが書き込まれる。 FIG. 27 (b) is another example of a write request including a 1-byte data write instruction WT2 to the memory chip M0. Although there is no particular limitation, the write request is multiplexed with the ID value ID2 of the memory chip M0, the request number RqN3, the write instruction WT1, and the addresses AD24 and AD25 in synchronization with the request clock signal RqCk0 when the request enable signal RqEN0 is High. And input to the memory chip M0. Addresses AD22 and AD23 include a bank address and a column address. Data is written to the memory chip M0 by this write request.
図28(a)は、メモリチップM0へのリクエストキューおよびレスポンスキューを予約するためのキュー予約リクエストReqNQRvの一例である。 FIG. 28 (a) is an example of a queue reservation request ReqNQRv for reserving a request queue and a response queue for the memory chip M0.
特に限定しないが、キュー予約リクエストReqNQRvは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk0に同期して、ID値ID2、キュー予約命令QRv、予約するキューの数QRvN値を多重化したリクエストReqNQRvがメモリチップM0へ転送される。このリクエストによって、メモリチップM0のリクエストキューおよびレスポンスキューがそれぞれQRvN値で指定された数分だけ予約される。 Although not particularly limited, the queue reservation request ReqNQRv is multiplexed with the ID value ID2, the queue reservation instruction QRv, and the number of queues to be reserved QRvN in synchronization with the request clock signal RqCk0 when the request enable signal RqEN0 is High. The request ReqNQRv is transferred to the memory chip M0. By this request, the request queue and the response queue of the memory chip M0 are reserved by the number specified by the QRvN value.
図28(b)は、メモリチップM0へのキューの予約が完了したことを知らせる予約完了レスポンスである。 FIG. 28 (b) is a reservation completion response notifying that the queue reservation to the memory chip M0 has been completed.
特に限定しないが、予約完了レスポンスは、レスポンスイネーブル信号RsEN0がHighの際に、レスポンスクロック信号RsCk0の立ち上がりおよび立ち下がりに同期して、ID値ID2、予約完了信号RvFlgを多重化した予約完了レスポンスが情報処理装置CPU_CHIPへ入力される。情報処理装置CPU_CHIPは予約完了レスポンスを受け取ることで、キューの予約が完了したことを確認できる。 Although there is no particular limitation, the reservation completion response is a reservation completion response in which the ID value ID2 and the reservation completion signal RvFlg are multiplexed in synchronization with the rise and fall of the response clock signal RsCk0 when the response enable signal RsEN0 is High. Input to the information processing device CPU_CHIP. The information processing device CPU_CHIP can confirm that the queue reservation is completed by receiving the reservation completion response.
図28(c)は、メモリチップM0へのリクエストキューおよびレスポンスキューを予約するためのキュー予約リクエストReqNQRvの別の一例である。 FIG. 28 (c) is another example of a queue reservation request ReqNQRv for reserving a request queue and a response queue for the memory chip M0.
特に限定しないが、キュー予約リクエストReqNQRvは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk0に同期して、ID値ID2、リクエスト番号RqN5、キュー予約命令QRv、予約するキューの数QRvN値を多重化したリクエストReqNQRvがメモリチップM0へ転送される。このリクエストによって、メモリチップM0のリクエストキューおよびレスポンスキューがそれぞれQRvN値で指定された数分だけ予約される。 Although there is no particular limitation, the queue reservation request ReqNQRv is synchronized with the request clock signal RqCk0 when the request enable signal RqEN0 is High, ID value ID2, request number RqN5, queue reservation instruction QRv, number of queues to be reserved QRvN value The request ReqNQRv multiplexed is transferred to the memory chip M0. By this request, the request queue and the response queue of the memory chip M0 are reserved by the number specified by the QRvN value.
図28(d)は、メモリチップM0へのキューの予約が完了したことを知らせる予約完了レスポンスである。 FIG. 28 (d) shows a reservation completion response notifying that the queue reservation to the memory chip M0 has been completed.
特に限定しないが、予約完了レスポンスは、レスポンスイネーブル信号RsEN0がHighの際に、レスポンスクロック信号RsCk0の立ち上がりおよび立ち下がりに同期して、レスポンス番号RsN5、予約完了信号RvFlgを多重化した予約完了レスポンスが情報処理装置CPU_CHIPへ入力される。情報処理装置CPU_CHIPは予約完了レスポンスを受け取ることで、キューの予約が完了したことを確認できる。 Although there is no particular limitation, the reservation completion response is a reservation completion response in which response number RsN5 and reservation completion signal RvFlg are multiplexed in synchronization with the rise and fall of response clock signal RsCk0 when response enable signal RsEN0 is high. Input to the information processing device CPU_CHIP. The information processing device CPU_CHIP can confirm that the queue reservation is completed by receiving the reservation completion response.
図29(a)は、情報処理装置CPU_CHIPからメモリチップM0を介してメモリチップM1へ入力するバンクアクティブ命令BAを含むバンクアクティブリクエストの一例である。特に限定しないが、バンクアクティブリクエストは、リクエストイネーブル信号RqEN1がHighの際に、リクエストクロック信号RqCk0に同期して、メモリチップM0のID値ID1、バンクアクティブ命令BA、アドレスAD20およびAD21が多重化されメモリチップM1へ入力される。アドレスAD20およびAD21には、バンクアドレスおよびページアドレスが含まれる。本バンクアクティブリクエストによって、メモリチップM１内のメモリバンクの1つが活性化される。 FIG. 29 (a) is an example of a bank active request including a bank active instruction BA input from the information processing device CPU_CHIP to the memory chip M1 via the memory chip M0. Although not particularly limited, the bank active request is multiplexed with the ID value ID1, the bank active instruction BA, and the addresses AD20 and AD21 of the memory chip M0 in synchronization with the request clock signal RqCk0 when the request enable signal RqEN1 is High. Input to the memory chip M1. Addresses AD20 and AD21 include a bank address and a page address. By this bank activation request, one of the memory banks in the memory chip M1 is activated.
図29(b)は、情報処理装置CPU_CHIPからメモリチップM0を介してメモリチップM1へ入力する４バイトデータリード命令RD4を含むリードリクエストの一例である。特に限定しないが、リードリクエストは、リクエストイネーブル信号RqEN1がHighの際に、リクエストクロック信号RqCk1に同期して、メモリチップM0のID値ID1、リード命令RD4、アドレスAD22およびAD22が多重化されメモリチップM1へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本リードリクエストによって、メモリチップM1内の活性化されているメモリバンクからデータが読み出される。 FIG. 29B is an example of a read request including a 4-byte data read instruction RD4 input from the information processing device CPU_CHIP to the memory chip M1 via the memory chip M0. Although there is no particular limitation, the read request is a memory chip in which the ID value ID1, the read command RD4, and the addresses AD22 and AD22 of the memory chip M0 are multiplexed in synchronization with the request clock signal RqCk1 when the request enable signal RqEN1 is High. Input to M1. Addresses AD22 and AD23 include a bank address and a column address. By this read request, data is read from the activated memory bank in the memory chip M1.
図29(c)は、メモリチップM1からのレスポンスのレイテンシ値を送信するレイテンシレスポンスの一例である。特に限定しないがレイテンシレスポンスには、メモリチップM1のID値ID1、レイテンシ送信フラグLF、レイテンシ値Latが含まれる。 FIG. 29 (c) is an example of a latency response that transmits a response latency value from the memory chip M1. Although not particularly limited, the latency response includes the ID value ID1 of the memory chip M1, the latency transmission flag LF, and the latency value Lat.
レイテンシレスポンスはレスポンスイネーブル信号RsEN1がHighの際に、レスポンスクロック信号RsCk1の立ち上がりおよび立ち下がりに同期して、メモリチップM0へ送信され、さらに、情報処理装置CPU_CHIPへ送信される。 The latency response is transmitted to the memory chip M0 in synchronization with the rise and fall of the response clock signal RsCk1 when the response enable signal RsEN1 is High, and further to the information processing device CPU_CHIP.
図29(d)は、メモリチップM1のID値およびメモリチップM1から読み出されたデータを含むリードレスポンスである。特に限定しないが、リードレスポンスは、レスポンスイネーブル信号RsEN1がHighの際に、レスポンスクロック信号RsCk1の立ち上がりおよび立ち下がりに同期して、メモリチップM1のID値ID1、４バイト分のデータD0、D1、D２およびD3が多重化され、メモリチップM0へ送信され、さらに、情報処理装置CPU_CHIPへ送信される。 FIG. 29 (d) shows a read response including the ID value of the memory chip M1 and the data read from the memory chip M1. Although there is no particular limitation, the read response is performed when the response enable signal RsEN1 is High, in synchronization with the rise and fall of the response clock signal RsCk1, the ID value ID1 of the memory chip M1, 4 bytes of data D0, D1, D2 and D3 are multiplexed, transmitted to the memory chip M0, and further transmitted to the information processing device CPU_CHIP.
図30(a)は、情報処理装置CPU_CHIPからメモリチップM0を介してメモリチップM1へ入力するバンクアクティブ命令BAを含むバンクアクティブリクエストの別一例である。特に限定しないが、バンクアクティブリクエストは、リクエストイネーブル信号RqEN1がHighの際に、リクエストクロック信号RqCk1に同期して、メモリチップM1のID値ID1、リクエスト番号RqN1、バンクアクティブ命令BA、アドレスAD20およびAD21が多重化されメモリチップM1へ入力される。アドレスAD20およびAD21には、バンクアドレスおよびロウアドレスが含まれる。本バンクアクティブリクエストによって、メモリチップM1内のメモリバンクの1つが活性化される。 FIG. 30 (a) is another example of a bank active request including a bank active instruction BA input from the information processing device CPU_CHIP to the memory chip M1 via the memory chip M0. Although not particularly limited, the bank active request is synchronized with the request clock signal RqCk1 when the request enable signal RqEN1 is High, and the ID value ID1, request number RqN1, bank active instruction BA, addresses AD20 and AD21 of the memory chip M1 Are multiplexed and input to the memory chip M1. Addresses AD20 and AD21 include a bank address and a row address. By this bank active request, one of the memory banks in the memory chip M1 is activated.
図30(b)は、情報処理装置CPU_CHIPからメモリチップM0を介してメモリチップM1へ入力する４バイトデータリード命令RD4を含むリードリクエストの別一例である。特に限定しないが、リードリクエストは、リクエストイネーブル信号RqEN1がHighの際に、リクエストクロック信号RqCk1に同期して、メモリチップM1のID値ID1、リクエスト番号RqN2、リード命令RD4、アドレスAD22およびAD22が多重化されメモリチップM1へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本リードリクエストによって、メモリチップM1内の活性化されているメモリバンクからデータが読み出される。 FIG. 30B is another example of a read request including a 4-byte data read instruction RD4 input from the information processing device CPU_CHIP to the memory chip M1 via the memory chip M0. Although not particularly limited, the read request is multiplexed with the ID value ID1, request number RqN2, read command RD4, addresses AD22 and AD22 of the memory chip M1 in synchronization with the request clock signal RqCk1 when the request enable signal RqEN1 is High. And input to the memory chip M1. Addresses AD22 and AD23 include a bank address and a column address. By this read request, data is read from the activated memory bank in the memory chip M1.
図30(c)は、メモリチップM1からのレスポンスのレイテンシ値を送信するレイテンシレスポンスの別の一例である。特に限定しないがレイテンシレスポンスには、リクエスト番号RqN2、レイテンシ送信フラグLF、レイテンシ値Latが含まれる。 FIG. 30 (c) is another example of a latency response that transmits a response latency value from the memory chip M1. Although not particularly limited, the latency response includes a request number RqN2, a latency transmission flag LF, and a latency value Lat.
レイテンシレスポンスはレスポンスイネーブル信号RsEN1がHighの際に、レスポンスクロック信号RsCk1の立ち上がりおよび立ち下がりに同期して、メモリチップM0へ送信され、さらに、情報処理装置CPU_CHIPへ送信される。 The latency response is transmitted to the memory chip M0 in synchronization with the rise and fall of the response clock signal RsCk1 when the response enable signal RsEN1 is High, and further to the information processing device CPU_CHIP.
図30(d)は、メモリチップM1から読み出されたデータを含むリードレスポンスの別の一例である。特に限定しないが、リードレスポンスは、レスポンスイネーブル信号RsEN1がHighの際に、レスポンスクロック信号RsCk1の立ち上がりおよび立ち下がりに同期して、リクエスト番号RqN2、４バイト分のデータD0、D1、D２およびD3が多重化され、メモリチップM0へ送信され、さらに、情報処理装置CPU_CHIPへ送信される。 FIG. 30 (d) is another example of a read response including data read from the memory chip M1. Although there is no particular limitation, the read response includes request number RqN2, 4-byte data D0, D1, D2, and D3 in synchronization with the rise and fall of response clock signal RsCk1 when response enable signal RsEN1 is High. Multiplexed, transmitted to the memory chip M0, and further transmitted to the information processing device CPU_CHIP.
図31(a)は、情報処理装置CPU_CHIPからメモリチップM0を介してメモリチップM1へ入力する1 バイトデータの書込み命令WT2を含むライトリクエストの一例である。特に限定しないが、ライトリクエストは、リクエストイネーブル信号RqEN1がHighの際に、リクエストクロック信号RqCk1に同期して、メモリチップM1のID値ID1、ライト命令WT1、アドレスAD24およびAD25が多重化されメモリチップM1へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本ライトリクエストによって、メモリチップM1へデータが書き込まれる。 FIG. 31 (a) is an example of a write request including a 1-byte data write instruction WT2 input from the information processing device CPU_CHIP to the memory chip M1 via the memory chip M0. Although not particularly limited, a write request is a memory chip in which the ID value ID1, the write command WT1, and the addresses AD24 and AD25 of the memory chip M1 are multiplexed in synchronization with the request clock signal RqCk1 when the request enable signal RqEN1 is High. Input to M1. Addresses AD22 and AD23 include a bank address and a column address. By this write request, data is written to the memory chip M1.
図31(b)は、情報処理装置CPU_CHIPからメモリチップM0を介してメモリチップM1へ入力する1 バイトデータの書込み命令WT2を含むライトリクエストの別の一例である。特に限定しないが、ライトリクエストは、リクエストイネーブル信号RqEN1がHighの際に、リクエストクロック信号RqCk1に同期して、メモリチップM1のID値ID1、リクエスト番号RqN3、ライト命令WT1、アドレスAD24およびAD25が多重化されメモリチップM1へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本ライトリクエストによって、メモリチップM1へデータが書き込まれる。 FIG. 31 (b) is another example of a write request including a 1-byte data write instruction WT2 input from the information processing device CPU_CHIP to the memory chip M1 via the memory chip M0. Although there is no particular limitation, the write request is multiplexed with the ID value ID1, request number RqN3, write instruction WT1, address AD24 and AD25 of the memory chip M1 in synchronization with the request clock signal RqCk1 when the request enable signal RqEN1 is High. And input to the memory chip M1. Addresses AD22 and AD23 include a bank address and a column address. By this write request, data is written to the memory chip M1.
図32(a)は、情報処理装置CPU_CHIPからメモリチップM0を介してメモリチップM1へ入力するリクエストキューおよびレスポンスキューを予約するためのキュー予約リクエストReqNQRvの一例である。 FIG. 32 (a) is an example of a queue reservation request ReqNQRv for reserving a request queue and a response queue input from the information processing device CPU_CHIP to the memory chip M1 via the memory chip M0.
特に限定しないが、キュー予約リクエストReqNQRvは、リクエストイネーブル信号RqEN1がHighの際に、リクエストクロック信号RqCk1に同期して、ID値ID1、キュー予約命令QRv、予約するキューの数QRvN値を多重化したリクエストReqNQRvがメモリチップM0へ転送される。このリクエストによって、メモリチップM1のリクエストキューおよびレスポンスキューがそれぞれQRvN値で指定された数分だけ予約される。 Although not particularly limited, the queue reservation request ReqNQRv is multiplexed with the ID value ID1, the queue reservation instruction QRv, and the number of queues to be reserved QRvN in synchronization with the request clock signal RqCk1 when the request enable signal RqEN1 is High. The request ReqNQRv is transferred to the memory chip M0. By this request, the request queue and the response queue of the memory chip M1 are reserved for the number specified by the QRvN value.
図32(b)は、メモリチップM1のキューの予約が完了したことを知らせる予約完了レスポンスである。特に限定しないが、予約完了レスポンスは、レスポンスイネーブル信号RsEN1がHighの際に、レスポンスクロック信号RsCk1の立ち上がりおよび立ち下がりに同期して、ID値ID1、予約完了信号RvFlgを多重化した予約完了レスポンスがメモリチップM0へ送信され、さらに、情報処理装置CPU_CHIPへ送信される。情報処理装置CPU_CHIPは予約完了レスポンスを受け取ることで、キューの予約が完了したことを確認できる。 FIG. 32 (b) shows a reservation completion response notifying that the reservation of the queue of the memory chip M1 has been completed. Although there is no particular limitation, the reservation completion response is a reservation completion response obtained by multiplexing the ID value ID1 and the reservation completion signal RvFlg in synchronization with the rise and fall of the response clock signal RsCk1 when the response enable signal RsEN1 is High. It is transmitted to the memory chip M0 and further transmitted to the information processing device CPU_CHIP. The information processing device CPU_CHIP can confirm that the queue reservation is completed by receiving the reservation completion response.
図32(c)は、情報処理装置CPU_CHIPからメモリチップM0を介してメモリチップM1へ入力するリクエストキューおよびレスポンスキューを予約するためのキュー予約リクエストReqNQRvの別の一例である。 FIG. 32 (c) is another example of a queue reservation request ReqNQRv for reserving a request queue and a response queue input from the information processing device CPU_CHIP to the memory chip M1 via the memory chip M0.
特に限定しないが、キュー予約リクエストReqNQRvは、リクエストイネーブル信号RqEN0がHighの際に、リクエストクロック信号RqCk1に同期して、ID値ID1、リクエスト番号RqN5、キュー予約命令QRv、予約するキューの数QRvN値を多重化したリクエストReqNQRvがメモリチップM1へ転送される。このリクエストによって、メモリチップM1のリクエストキューおよびレスポンスキューがそれぞれQRvN値で指定された数分だけ予約される。 Although not particularly limited, the queue reservation request ReqNQRv is synchronized with the request clock signal RqCk1 when the request enable signal RqEN0 is High, and the ID value ID1, the request number RqN5, the queue reservation instruction QRv, and the number of queues to be reserved QRvN value The request ReqNQRv multiplexed is transferred to the memory chip M1. By this request, the request queue and the response queue of the memory chip M1 are reserved for the number specified by the QRvN value.
図32(d)は、メモリチップM1へのキューの予約が完了したことを知らせる予約完了レスポンスである。 FIG. 32 (d) shows a reservation completion response notifying that the queue reservation to the memory chip M1 has been completed.
特に限定しないが、予約完了レスポンスは、レスポンスイネーブル信号RsEN1がHighの際に、レスポンスクロック信号RsCk1の立ち上がりおよび立ち下がりに同期して、レスポンス番号RsN5、予約完了信号RvFlgを多重化した予約完了レスポンスがモリチップM0へ送信され、さらに、情報処理装置CPU_CHIPへ送信される。情報処理装置CPU_CHIPは予約完了レスポンスを受け取ることで、キューの予約が完了したことを確認できる。 Although there is no particular limitation, the reservation completion response is a reservation completion response obtained by multiplexing response number RsN5 and reservation completion signal RvFlg in synchronization with the rise and fall of response clock signal RsCk1 when response enable signal RsEN1 is High. It is transmitted to the memory chip M0 and further transmitted to the information processing device CPU_CHIP. The information processing device CPU_CHIP can confirm that the queue reservation is completed by receiving the reservation completion response.
図33(a)は、情報処理装置CPU_CHIPからメモリチップM0およびメモリチップM1を介してメモリチップM2へ入力するバンクアクティブ命令BAを含むバンクアクティブリクエストの一例である。特に限定しないが、バンクアクティブリクエストは、リクエストイネーブル信号RqEN2がHighの際に、リクエストクロック信号RqCk2に同期して、メモリチップM2のID値ID3、バンクアクティブ命令BA、アドレスAD20およびAD21が多重化されメモリチップM1へ入力される。アドレスAD20およびAD21には、バンクアドレスおよびページアドレスが含まれる。本バンクアクティブリクエストによって、メモリチップM3内のメモリバンクの1つが活性化される。 FIG. 33 (a) is an example of a bank active request including a bank active instruction BA input from the information processing device CPU_CHIP to the memory chip M2 via the memory chip M0 and the memory chip M1. Although not specifically limited, the bank active request is multiplexed with the ID value ID3 of the memory chip M2, the bank active instruction BA, and the addresses AD20 and AD21 in synchronization with the request clock signal RqCk2 when the request enable signal RqEN2 is High. Input to the memory chip M1. Addresses AD20 and AD21 include a bank address and a page address. By this bank activation request, one of the memory banks in the memory chip M3 is activated.
図33(b)は、情報処理装置CPU_CHIPからメモリチップM0およびメモリチップM1を介してメモリチップM2へ入力する４バイトデータリード命令RD4を含むリードリクエストの一例である。特に限定しないが、リードリクエストは、リクエストイネーブル信号RqEN2がHighの際に、リクエストクロック信号RqCk2に同期して、メモリチップM2のID値ID3、リード命令RD4、アドレスAD22およびAD22が多重化されメモリチップM2へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本リードリクエストによって、メモリチップM3内の活性化されているメモリバンクからデータが読み出される。 FIG. 33 (b) is an example of a read request including a 4-byte data read instruction RD4 input from the information processing device CPU_CHIP to the memory chip M2 via the memory chip M0 and the memory chip M1. Although there is no particular limitation, the read request is a memory chip in which the ID value ID3 of the memory chip M2, the read instruction RD4, and the addresses AD22 and AD22 are multiplexed in synchronization with the request clock signal RqCk2 when the request enable signal RqEN2 is High. Input to M2. Addresses AD22 and AD23 include a bank address and a column address. By this read request, data is read from the activated memory bank in the memory chip M3.
図33(c)は、メモリチップM2からのレスポンスのレイテンシ値を送信するレイテンシレスポンスの一例である。特に限定しないがレイテンシレスポンスには、メモリチップM2のID値ID3、レイテンシ送信フラグLF、レイテンシ値Latが含まれる。 FIG. 33 (c) is an example of a latency response that transmits a response latency value from the memory chip M2. Although not particularly limited, the latency response includes the ID value ID3 of the memory chip M2, the latency transmission flag LF, and the latency value Lat.
レイテンシレスポンスはレスポンスイネーブル信号RsEN2がHighの際に、レスポンスクロック信号RsCk2の立ち上がりおよび立ち下がりに同期して、メモリチップM1へ送信され、さらに、メモリチップM0を介して情報処理装置CPU_CHIPへ送信される。 The latency response is transmitted to the memory chip M1 in synchronization with the rise and fall of the response clock signal RsCk2 when the response enable signal RsEN2 is High, and further to the information processing device CPU_CHIP via the memory chip M0. .
図33(d)は、メモリチップM2のID値およびメモリチップM2から読み出されたデータを含むリードレスポンスである。特に限定しないが、リードレスポンスは、レスポンスイネーブル信号RsEN2がHighの際に、レスポンスクロック信号RsCk2の立ち上がりおよび立ち下がりに同期して、メモリチップM2のID値ID3、４バイト分のデータD0、D1、D２およびD3が多重化され、メモリチップM1へ送信され、さらに、メモリチップM0を介して情報処理装置CPU_CHIPへ送信される。 FIG. 33 (d) shows a read response including the ID value of the memory chip M2 and the data read from the memory chip M2. Although not particularly limited, the read response is performed when the response enable signal RsEN2 is High, in synchronization with the rise and fall of the response clock signal RsCk2, the ID value ID3 of the memory chip M2, 4 bytes of data D0, D1, D2 and D3 are multiplexed, transmitted to the memory chip M1, and further transmitted to the information processing device CPU_CHIP via the memory chip M0.
図34(a)は、情報処理装置CPU_CHIPからメモリチップM0およびメモリチップM1を介してメモリチップM2へ入力するバンクアクティブ命令BAを含むバンクアクティブリクエストの別一例である。特に限定しないが、バンクアクティブリクエストは、リクエストイネーブル信号RqEN2がHighの際に、リクエストクロック信号RqCk2に同期して、メモリチップM2のID値ID1、リクエスト番号RqN1、バンクアクティブ命令BA、アドレスAD20およびAD21が多重化されメモリチップM2へ入力される。アドレスAD20およびAD21には、バンクアドレスおよびロウアドレスが含まれる。本バンクアクティブリクエストによって、メモリチップM2内のメモリバンクの1つが活性化される。 FIG. 34 (a) is another example of a bank active request including a bank active instruction BA input from the information processing device CPU_CHIP to the memory chip M2 via the memory chip M0 and the memory chip M1. Although not particularly limited, the bank active request is synchronized with the request clock signal RqCk2 when the request enable signal RqEN2 is High, and the ID value ID1, request number RqN1, bank active instruction BA, addresses AD20 and AD21 of the memory chip M2. Are multiplexed and input to the memory chip M2. Addresses AD20 and AD21 include a bank address and a row address. By this bank active request, one of the memory banks in the memory chip M2 is activated.
図34(b)は、情報処理装置CPU_CHIPからメモリチップM0およびメモリチップM1を介してメモリチップM2へ入力する４バイトデータリード命令RD4を含むリードリクエストの別一例である。特に限定しないが、リードリクエストは、リクエストイネーブル信号RqEN2がHighの際に、リクエストクロック信号RqCk2に同期して、メモリチップM2のID値ID3、リクエスト番号RqN2、リード命令RD4、アドレスAD22およびAD22が多重化されメモリチップM2へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本リードリクエストによって、メモリチップM2内の活性化されているメモリバンクからデータが読み出される。 FIG. 34 (b) is another example of a read request including a 4-byte data read instruction RD4 input from the information processing device CPU_CHIP to the memory chip M2 via the memory chip M0 and the memory chip M1. Although there is no particular limitation, the read request is multiplexed with the ID value ID3, request number RqN2, read instruction RD4, addresses AD22 and AD22 of the memory chip M2 in synchronization with the request clock signal RqCk2 when the request enable signal RqEN2 is High. And input to the memory chip M2. Addresses AD22 and AD23 include a bank address and a column address. By this read request, data is read from the activated memory bank in the memory chip M2.
図34(c)は、メモリチップM2 からのレスポンスのレイテンシ値を送信するレイテンシレスポンスの別の一例である。特に限定しないがレイテンシレスポンスには、リクエスト番号RqN2、レイテンシ送信フラグLF、レイテンシ値Latが含まれる。 FIG. 34 (c) is another example of a latency response that transmits the latency value of the response from the memory chip M2. Although not particularly limited, the latency response includes a request number RqN2, a latency transmission flag LF, and a latency value Lat.
レイテンシレスポンスはレスポンスイネーブル信号RsEN1がHighの際に、レスポンスクロック信号RsCk2の立ち上がりおよび立ち下がりに同期して、メモリチップM1へ送信され、さらに、メモリチップM0を介して情報処理装置CPU_CHIPへ送信される。 The latency response is transmitted to the memory chip M1 in synchronization with the rise and fall of the response clock signal RsCk2 when the response enable signal RsEN1 is High, and further transmitted to the information processing device CPU_CHIP via the memory chip M0. .
図34(d)は、メモリチップM2から読み出されたデータを含むリードレスポンスの別の一例である。特に限定しないが、リードレスポンスは、レスポンスイネーブル信号RsEN2がHighの際に、レスポンスクロック信号RsCk2の立ち上がりおよび立ち下がりに同期して、リクエスト番号RqN2、４バイト分のデータD0、D1、D２およびD3が多重化され、メモリチップM1へ送信され、さらに、メモリチップM0を介して情報処理装置CPU_CHIPへ送信される。 FIG. 34 (d) is another example of a read response including data read from the memory chip M2. Although there is no particular limitation, when the response enable signal RsEN2 is High, the read response includes the request number RqN2, 4-byte data D0, D1, D2, and D3 in synchronization with the rise and fall of the response clock signal RsCk2. Multiplexed, transmitted to the memory chip M1, and further transmitted to the information processing device CPU_CHIP via the memory chip M0.
図35(a)は、情報処理装置CPU_CHIPからメモリチップM0およびメモリチップM1を介してメモリチップM2へ入力する1 バイトデータの書込み命令WT2を含むライトリクエストの一例である。特に限定しないが、ライトリクエストは、リクエストイネーブル信号RqEN2がHighの際に、リクエストクロック信号RqCk2に同期して、メモリチップM1のID値ID3、ライト命令WT1、アドレスAD24およびAD25が多重化されメモリチップM1へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本ライトリクエストによって、メモリチップM2へデータが書き込まれる。 FIG. 35 (a) is an example of a write request including a 1-byte data write instruction WT2 input from the information processing device CPU_CHIP to the memory chip M2 via the memory chip M0 and the memory chip M1. Although there is no particular limitation, a write request is a memory chip in which the ID value ID3 of the memory chip M1, the write command WT1, and the addresses AD24 and AD25 are multiplexed in synchronization with the request clock signal RqCk2 when the request enable signal RqEN2 is High. Input to M1. Addresses AD22 and AD23 include a bank address and a column address. By this write request, data is written to the memory chip M2.
図35(b)は、情報処理装置CPU_CHIPからメモリチップM0およびメモリチップM1を介してメモリチップM2へ入力する1 バイトデータの書込み命令WT2を含むライトリクエストの別の一例である。特に限定しないが、ライトリクエストは、リクエストイネーブル信号RqEN2がHighの際に、リクエストクロック信号RqCk2に同期して、メモリチップM2のID値ID3、リクエスト番号RqN3、ライト命令WT1、アドレスAD24およびAD25が多重化されメモリチップM1へ入力される。アドレスAD22およびAD23には、バンクアドレスおよびカラムアドレスが含まれる。本ライトリクエストによって、メモリチップM2へデータが書き込まれる。 FIG. 35 (b) is another example of a write request including a 1-byte data write instruction WT2 input from the information processing device CPU_CHIP to the memory chip M2 via the memory chip M0 and the memory chip M1. Although there is no particular limitation, the write request is multiplexed with the ID value ID3, request number RqN3, write instruction WT1, address AD24 and AD25 of the memory chip M2 in synchronization with the request clock signal RqCk2 when the request enable signal RqEN2 is High. And input to the memory chip M1. Addresses AD22 and AD23 include a bank address and a column address. By this write request, data is written to the memory chip M2.
図36(a)は、情報処理装置CPU_CHIPからメモリチップM0およびメモリチップM1を介してメモリチップM2へ入力するリクエストキューおよびレスポンスキューを予約するためのキュー予約リクエストReqNQRvの一例である。 FIG. 36 (a) is an example of a queue reservation request ReqNQRv for reserving a request queue and a response queue input from the information processing device CPU_CHIP to the memory chip M2 via the memory chip M0 and the memory chip M1.
特に限定しないが、キュー予約リクエストReqNQRvは、リクエストイネーブル信号RqEN2がHighの際に、リクエストクロック信号RqCk2に同期して、ID値ID3、キュー予約命令QRv、予約するキューの数QRvN値を多重化したリクエストReqNQRvがメモリチップM0へ転送される。このリクエストによって、メモリチップM2のリクエストキューおよびレスポンスキューがそれぞれQRvN値で指定された数分だけ予約される。 Although not particularly limited, the queue reservation request ReqNQRv is multiplexed with the ID value ID3, the queue reservation instruction QRv, and the number of queues to be reserved QRvN in synchronization with the request clock signal RqCk2 when the request enable signal RqEN2 is High. The request ReqNQRv is transferred to the memory chip M0. With this request, the request queue and the response queue of the memory chip M2 are reserved for the number specified by the QRvN value.
図36(b)は、メモリチップM2のキューの予約が完了したことを知らせる予約完了レスポンスである。特に限定しないが、予約完了レスポンスは、レスポンスイネーブル信号RsEN2がHighの際に、レスポンスクロック信号RsCk1の立ち上がりおよび立ち下がりに同期して、ID値ID3、予約完了信号RvFlgを多重化した予約完了レスポンスがメモリチップM1へ送信され、さらに、メモリチップM0を介して情報処理装置CPU_CHIPへ送信される。情報処理装置CPU_CHIPは予約完了レスポンスを受け取ることで、キューの予約が完了したことを確認できる。 FIG. 36 (b) is a reservation completion response notifying that the reservation of the queue of the memory chip M2 has been completed. Although there is no particular limitation, the reservation completion response is a reservation completion response in which the ID value ID3 and the reservation completion signal RvFlg are multiplexed in synchronization with the rise and fall of the response clock signal RsCk1 when the response enable signal RsEN2 is High. It is transmitted to the memory chip M1, and further transmitted to the information processing device CPU_CHIP via the memory chip M0. The information processing device CPU_CHIP can confirm that the queue reservation is completed by receiving the reservation completion response.
図36(c)は、情報処理装置CPU_CHIPからメモリチップM0およびメモリチップM1を介してメモリチップM2へ入力するリクエストキューおよびレスポンスキューを予約するためのキュー予約リクエストReqNQRvの別の一例である。 FIG. 36 (c) is another example of a queue reservation request ReqNQRv for reserving a request queue and a response queue input from the information processing device CPU_CHIP to the memory chip M2 via the memory chip M0 and the memory chip M1.
特に限定しないが、キュー予約リクエストReqNQRvは、リクエストイネーブル信号RqEN2がHighの際に、リクエストクロック信号RqCk1に同期して、ID値ID3、リクエスト番号RqN5、キュー予約命令QRv、予約するキューの数QRvN値を多重化したリクエストReqNQRvがメモリチップM2へ転送される。このリクエストによって、メモリチップM2のリクエストキューおよびレスポンスキューがそれぞれQRvN値で指定された数分だけ予約される。 Although not particularly limited, the queue reservation request ReqNQRv is synchronized with the request clock signal RqCk1 when the request enable signal RqEN2 is High, and the ID value ID3, the request number RqN5, the queue reservation instruction QRv, the number of queues to be reserved QRvN value The request ReqNQRv in which is multiplexed is transferred to the memory chip M2. With this request, the request queue and the response queue of the memory chip M2 are reserved for the number specified by the QRvN value.
図36(d)は、メモリチップM2へのキューの予約が完了したことを知らせる予約完了レスポンスである。 FIG. 36 (d) shows a reservation completion response notifying that the queue reservation to the memory chip M2 has been completed.
特に限定しないが、予約完了レスポンスは、レスポンスイネーブル信号RsEN2がHighの際に、レスポンスクロック信号RsCk2の立ち上がりおよび立ち下がりに同期して、レスポンス番号RsN5、予約完了信号RvFlgを多重化した予約完了レスポンスがモリチップM2へ送信され、さらに、メモリチップM0を介して情報処理装置CPU_CHIPへ送信される。情報処理装置CPU_CHIPは予約完了レスポンスを受け取ることで、キューの予約が完了したことを確認できる。 Although there is no particular limitation, the reservation completion response is a reservation completion response obtained by multiplexing response number RsN5 and reservation completion signal RvFlg in synchronization with the rise and fall of response clock signal RsCk2 when response enable signal RsEN2 is High. Is transmitted to the memory chip M2, and further transmitted to the information processing device CPU_CHIP via the memory chip M0. The information processing device CPU_CHIP can confirm that the queue reservation is completed by receiving the reservation completion response.
上記は、バンクアクティブ命令、リード命令、ライト命令、キュー予約命令などの情報を含むリクエストおよび、読み出しデータ、レイテンシ値などの情報を含むレスポンスの動作について説明したが、これら以外の情報を含むリクエストやレスポンスについても同様の動作を行うことは言うまでもない。 The above describes the operation of a request including information such as a bank active instruction, a read instruction, a write instruction, and a queue reservation instruction, and a response including information such as read data and a latency value. It goes without saying that the same operation is performed for the response.
図37は情報処理装置CPU_CHIPからメモリチップM１へ読み出しリクエストが生じ、連続して、メモリチップM０へ読み出しリクエストが生じた場合のデータ転送波形を示す。 FIG. 37 shows a data transfer waveform when a read request is generated from the information processing device CPU_CHIP to the memory chip M1 and a read request is continuously generated to the memory chip M0.
情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値１、2バイトデータ読み出し命令NRD2およびアドレスAD0、AD1を多重化したリクエストReqNRD2をメモリチップM0へ転送する。
The information processing device CPU_CHIP transfers the request ReqNRD2 obtained by multiplexing the
続いて、リクエスト信号RqMux0を通じて、ID値２、2バイトデータ読み出し命令RD2、アドレスAD0、AD1を多重化したリクエストReqRD2をメモリチップM0へ転送する。
Subsequently, through the request signal RqMux0, the request ReqRD2 obtained by multiplexing the
メモリチップM0のリクエストキューRqQIへリクエストReqNRD2およびリクエストReqRD2が入力される。 Request ReqNRD2 and request ReqRD2 are input to request queue RqQI of memory chip M0.
リクエストReqNRD2はメモリチップM1へのリクエストのため、メモリチップM0のリクエストキューRqQXOへ転送される。また、リクエストReqNRD2はリクエスト信号RqMux1を通じてメモリチップM1へ転送される。 Since the request ReqNRD2 is a request to the memory chip M1, it is transferred to the request queue RqQXO of the memory chip M0. The request ReqNRD2 is transferred to the memory chip M1 through the request signal RqMux1.
リクエストReqNRD2はメモリチップM1のリクエストキューRqQIへ入力され、次にリクエストキューRqQXIへ転送される。リクエストReqNRD2に対応するデータがメモリチップM1のメモリ回路MemNV1から読み出され、IDレジスタ値１も含めて、レスポンスRsNRD2としてレスポンスキューRsQoへ入力される。
The request ReqNRD2 is input to the request queue RqQI of the memory chip M1, and then transferred to the request queue RqQXI. Data corresponding to the request ReqNRD2 is read from the memory circuit MemNV1 of the memory chip M1 and is input to the response queue RsQo as the response RsNRD2 including the
レスポンスキューRsQoへ入力されたレスポンスRsNRD2は、レスポンス信号RqMux1を通じて転送され、メモリチップM0のレスポンスキューRsQpへ格納される。レスポンスキューRsQpへ格納されたレスポンスRsNRD2は、レスポンス信号ResMux0を通じて、ID値１と読み出しデータとして出力される。
The response RsNRD2 input to the response queue RsQo is transferred through the response signal RqMux1 and stored in the response queue RsQp of the memory chip M0. The response RsNRD2 stored in the response queue RsQp is output as the
リクエストReqRD2はメモリチップM０へのリクエストのため、メモリチップM0のリクエストキューRqQXIへ転送される。 Since the request ReqRD2 is a request to the memory chip M0, it is transferred to the request queue RqQXI of the memory chip M0.
リクエストReqRD2に対応するデータがメモリチップM0のメモリ回路MemVLから読み出され、IDレジスタ値2も含めて、レスポンスRsRD2としてレスポンスキューRsQoへ入力される。
Data corresponding to the request ReqRD2 is read from the memory circuit MemVL of the memory chip M0 and is input to the response queue RsQo as the response RsRD2 including the
レスポンスキューRsQoへ入力されたレスポンスRsRD2は、レスポンス信号RqMux0を通じて、ID値2と読み出しデータとして出力される。
The response RsRD2 input to the response queue RsQo is output as the
リクエストReqRD2がメモリチップM0のリクエストキューRqQIへ入力され、このリクエストに対するレスポンスResRD2がレスポンス信号ResMux0から出力される時間は、約15nsである。 The request ResqRD2 is input to the request queue RqQI of the memory chip M0, and the response ResRD2 to this request is output from the response signal ResMux0 is about 15 ns.
一方、リクエストReqNRD2がメモリチップM1のリクエストキューRqQIへ入力され、このリクエストに対するレスポンスResRD2がレスポンス信号ResMux0から出力される時間は、約70nsである。 On the other hand, the request ReqNRD2 is input to the request queue RqQI of the memory chip M1, and the response ResRD2 for this request is output from the response signal ResMux0 is about 70 ns.
そのため、リクエストReqRD2がリクエストReqNRD2の後に入力されたにもかかわらず、先に出力できる。 Therefore, although the request ReqRD2 is input after the request ReqNRD2, it can be output first.
本実施の形態ではデータ読み出しを中心に説明したが、データの書込み動作においても同様の動作を行うことができるのは言うまでもない。 Although the present embodiment has been described with a focus on data reading, it goes without saying that the same operation can be performed in the data writing operation.
また、本実施の形態では、メモリチップM0とM1とのデータ転送動作を説明したが、M1とその他のメモリチップについても同様のデータ転送動作を行うことは言うまでもない。 In the present embodiment, the data transfer operation between the memory chips M0 and M1 has been described, but it goes without saying that the same data transfer operation is also performed on M1 and other memory chips.
＜第１の実施の形態の効果＞
以下、上述の実施の形態について、構成とその効果についてまとめる。
<Effect of the first embodiment>
Hereinafter, the configuration and effects of the above-described embodiment will be summarized.
（１）電源投入直後に、直列接続の確認動作を行うことで、確実にメモリ同士が接続されていることが確認できる。さらに、ブートデバイスおよび、最端のメモリチップを明示し、自動的に各メモリへのID付けが行われることで、容易に、必要な分だけメモリチップを接続し、メモリ容量を拡張することができる。 (1) It is possible to confirm that the memories are securely connected by performing a series connection confirmation operation immediately after the power is turned on. Furthermore, the boot device and the endmost memory chip are clearly specified, and IDs are automatically assigned to each memory, so that it is easy to connect memory chips as much as necessary and expand the memory capacity. it can.
（２）リクエストへIDを付加することで、情報処理装置CPU_CHIPから各メモリチップM0、M1およびM2へリクエストが確実に転送される。また、情報処理装置CPU_CHIPへのレスポンスへIDを付加することで、各メモリから正しく正しくデータ転送が行えたことを確認でき、情報処理装置CPU_CHIPおよびメモリチップM0、M1、M2の直列接続によって、接続信号数を減少させながらも、情報処理装置CPU_CHIPは所望の処理を実行することができる。 (2) By adding an ID to the request, the request is reliably transferred from the information processing device CPU_CHIP to each of the memory chips M0, M1, and M2. Also, by adding an ID to the response to the information processing device CPU_CHIP, it can be confirmed that data has been transferred correctly and correctly from each memory, and connected by the serial connection of the information processing device CPU_CHIP and memory chips M0, M1, and M2. The information processing device CPU_CHIP can execute desired processing while reducing the number of signals.
（３）データを送信する前に、そのデータのレイテンシ値を送信することで、情報処理装置CPU_CHIPはデータの到着時間を知り、データの到着前に前もって必要な処理を行うことができ性能向上が図れる。 (3) By transmitting the latency value of the data before transmitting the data, the information processing device CPU_CHIP knows the arrival time of the data and can perform necessary processing in advance before the arrival of the data. I can plan.
（４）リクエストへリクエスト番号を付加し、またレスポンスへレスポンス番号を付加することで、データ転送性能の向上を図るためリクエストの入力順とは異なる順番で、レスポンスが送信された場合でも、情報処理装置CPU＿CHIPは、どのリクエストに対するレスポンスがメモリチップより送信されたかを知ることができ、所望の処理を高速に実行することができる。 (4) By adding a request number to the request and adding a response number to the response to improve data transfer performance, even if responses are sent in a different order from the input order of requests, The device CPU_CHIP can know which request is transmitted from the memory chip, and can execute a desired process at high speed.
（５）リクエストインターフェース回路ReIFとレスポンスインターフェース回路は独立に動作可能なため、データの読み出し動作と書き込み動作を同時に実行でき、データ転送性能を向上させることができる。 (5) Since the request interface circuit ReIF and the response interface circuit can operate independently, the data read operation and the write operation can be executed simultaneously, and the data transfer performance can be improved.
（６）リクエストの入力順序に関わらず、早く読み出せるデータは、読み出しが遅いデータを待つことなく、すぐに読み出すことができるため、高速化が可能となる。 (6) Regardless of the input order of requests, data that can be read out quickly can be read out immediately without waiting for data that is read out slowly.
（７）各メモリチップM0、M1およびM2のクロックを必要に応じて、低速動作させたり、停止させたり、復帰させたりできるため、低電力化を図ることができる。 (7) Since the clocks of the memory chips M0, M1, and M2 can be operated at a low speed, stopped, or returned as necessary, low power consumption can be achieved.
（８）メモリチップM2からの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、信頼性を保つことができる。 (8) When reading from the memory chip M2, error detection and correction are performed, and at the time of writing, replacement processing is performed for a defective address that has not been written correctly, so that reliability can be maintained. .
また、本実施の形態では、メモリモジュールMEMには1つの揮発性メモリ、１つのNOR型フラッシュメモリ、１つのNAND型フラッシュメモリがが含まれているを例について説明しているが、メモリモジュールMEMに複数個の揮発性メモリ及び複数個のNOR型フラッシュメモリ及びNAND型フラッシュメモリが含まれる場合であっても本発明を実現できるのは言うまでもない。 In this embodiment, an example in which the memory module MEM includes one volatile memory, one NOR flash memory, and one NAND flash memory is described. Needless to say, the present invention can be realized even when a plurality of volatile memories and a plurality of NOR flash memories and NAND flash memories are included.
（第２の実施の形態）
図38は、本発明の第２の実施の形態である。情報処理装置CPU_CHIPとメモリモジュールMEM24から構成される情報処理システムを示した実施の形態である。
(Second Embodiment)
FIG. 38 shows a second embodiment of the present invention. This is an embodiment showing an information processing system including an information processing device CPU_CHIP and a memory module MEM24.
メモリモジュールMEM２４はダイナミックランダムアクセスメモリDRAM0およびDRAM1、NOR型フラッシュメモリNORおよびNAND型フラッシュメモリNANDから構成される。 The memory module MEM24 includes dynamic random access memories DRAM0 and DRAM1, a NOR flash memory NOR, and a NAND flash memory NAND.
情報処理装置CPU＿CHIPは、図１で示したものと同等である。ダイナミックランダムアクセスメモリDRAM0およびDRAM1は、図10で示したメモリと同等である。NOR型フラッシュメモリNORは、図18示したメモリと同等である。NAND型フラッシュメモリNANDは図21で示したメモリと同等である。 The information processing device CPU_CHIP is equivalent to that shown in FIG. The dynamic random access memories DRAM0 and DRAM1 are equivalent to the memory shown in FIG. The NOR flash memory NOR is equivalent to the memory shown in FIG. The NAND flash memory NAND is equivalent to the memory shown in FIG.
本発明では、容易に、ダイナミックランダムアクセスメモリを複数接続することができ、情報処理装置CPU_CHIPが必要とするワーク領域やコピー領域を用意に拡張でき、高速処理が可能となる。 In the present invention, a plurality of dynamic random access memories can be easily connected, the work area and copy area required by the information processing device CPU_CHIP can be easily expanded, and high-speed processing is possible.
本実施の形態では、ダイナミックランダムアクセスメモリの複数接続について説明したが、NOR型フラッシュメモリNORや、NAND型フラッシュメモリNANDは、必要に応じて複数個接続でき、容易にプログラム領域やデータ領域を拡張でき、携帯機器のシステム構成に合わせて柔軟に対応できる。 In this embodiment, a plurality of dynamic random access memories are connected. However, a NOR flash memory NOR and a NAND flash memory NAND can be connected as needed, and the program area and data area can be easily expanded. It can be flexibly adapted to the system configuration of mobile devices.
（第３の実施の形態）
図39は、本発明の第３の実施の形態である。情報処理装置CPU_CHIPとメモリモジュールMEM２５から構成される情報処理システムを示した実施の形態である。情報処理装置CPU＿CHIPは、図１で示したものと同等である。NOR型フラッシュメモリNORは、図18示したメモリと同等である。ダイナミックランダムアクセスメモリDRAMは、図10で示したメモリと同等である。NAND型フラッシュメモリNANDは図21で示したメモリと同等である。
(Third embodiment)
FIG. 39 shows a third embodiment of the present invention. This is an embodiment showing an information processing system including an information processing device CPU_CHIP and a memory module MEM25. The information processing device CPU_CHIP is equivalent to that shown in FIG. The NOR flash memory NOR is equivalent to the memory shown in FIG. The dynamic random access memory DRAM is equivalent to the memory shown in FIG. The NAND flash memory NAND is equivalent to the memory shown in FIG.
メモリモジュールMEM２５は、それを構成するメモリの接続の順番が、情報処理装置CPU_CHIPから近い順に、NOR型フラッシュメモリセルを利用したNOR型フラッシュメモリNOR、ダイナミックメモリセルを利用したダイナミックランダムアクセスメモリDRAM、NAND型フラッシュメモリセルを利用したNAND型フラッシュメモリNANDである。 The memory module MEM25 includes a NOR type flash memory NOR using NOR type flash memory cells, a dynamic random access memory DRAM using dynamic memory cells, in order from the information processing device CPU_CHIP in the order of connection of the memory constituting the memory module MEM25. This is a NAND flash memory NAND using NAND flash memory cells.
携帯電話機では、電話やメールの待ち受け時は、OSや通信用プログラムなどが格納されるNOR型フラッシュメモリNORへの間欠的なアクセスが支配的となる。したがって、不揮発性メモリであるNOR型フラッシュメモリNORを、情報処理装置CPU_CHIPから最も近くに接続する本実施形態では、ダイナミックランダムアクセスメモリDRAMをセルフリフレッシュ状態にし、さらにダイナミックランダムアクセスメモリDRAM やNAND型フラッシュメモリNANDへのリクエストクロック(RqCk1およびRqCk0)や、レスポンスクロック(RsCk1やRsCk2)を停止し、NOR型フラッシュメモリNORのみを動作させることができ、電話やメールの待ち受け時の消費電力を低減することができる。 In a mobile phone, intermittent access to the NOR flash memory NOR in which an OS, a communication program, and the like are stored is dominant when waiting for a call or mail. Therefore, in the present embodiment in which the NOR flash memory NOR that is a nonvolatile memory is connected closest to the information processing device CPU_CHIP, the dynamic random access memory DRAM is set in the self-refresh state, and further, the dynamic random access memory DRAM or NAND flash The request clock (RqCk1 and RqCk0) to the memory NAND and the response clock (RsCk1 and RsCk2) can be stopped, and only the NOR flash memory NOR can be operated, reducing power consumption when waiting for calls and mail Can do.
（第４の実施の形態）
図40は、情報処理装置CPU_CHIPとメモリモジュールMEM２６から構成される情報処理システムを示したものである。メモリモジュールMEM２６は、ダイナミックランダムアクセスメモリDRAM、NAND型フラッシュメモリNAND０およびNAND１から構成される。情報処理装置CPU＿CHIPは、図１で示したものと同等である。ダイナミックランダムアクセスメモリDRAMは、図10で示したメモリと同等である。NAND型フラッシュメモリNAND０およびNAND1は図21で示したメモリと同等である。NAND型フラッシュメモリNAND０およびNAND1はNOR型ラッシュメモリより大容量かつ低コストを実現できるメモリである。NOR型フラッシュメモリの代わりにNAND型フラッシュメモリNAND０を利用することでNAND型フラッシュメモリNAND０へ、OSやアプリケーションプログラムを格納でき、大容量かつ低コストの情報処理システムが実現できる。さらに、NAND型フラッシュメモリNAND０へ格納しているOSやアプリケーションプログラムをあらかじめダイナミックランダムアクセスメモリDRAMへ転送することで、情報処理システムの高性能化が図れる。
(Fourth embodiment)
FIG. 40 shows an information processing system including the information processing device CPU_CHIP and the memory module MEM26. The memory module MEM26 includes a dynamic random access memory DRAM and NAND flash memories NAND0 and NAND1. The information processing device CPU_CHIP is equivalent to that shown in FIG. The dynamic random access memory DRAM is equivalent to the memory shown in FIG. NAND flash memories NAND0 and NAND1 are equivalent to the memory shown in FIG. NAND-type flash memories NAND0 and NAND1 are memories that can realize a larger capacity and lower cost than NOR-type rush memories. By using the NAND flash memory NAND0 instead of the NOR flash memory, the OS and application programs can be stored in the NAND flash memory NAND0, and a large capacity and low cost information processing system can be realized. Furthermore, the performance of the information processing system can be improved by transferring the OS and application programs stored in the NAND flash memory NAND0 to the dynamic random access memory DRAM in advance.
（第５の実施の形態）
図41は、情報処理装置CPU_CHIPとメモリモジュールMEM２７から構成される情報処理システムを示したものである。メモリモジュールMEM２７は、ダイナミックランダムアクセスメモリDRAM、NOR型フラッシュメモリNOR、NAND型フラッシュメモリNANDおよびハードディスクHDDから構成される。情報処理装置CPU＿CHIPは、図１で示したものと同等である。ダイナミックランダムアクセスメモリDRAMは、図10で示したメモリと同等である。NOR型フラッシュメモリNORは、図18示したメモリと同等である。NAND型フラッシュメモリNANDは図21で示したメモリと同等である。ハードディスクHDDは、NAND型フラッシュメモリNANDより大容量かつ低コストを実現できるメモリである。
(Fifth embodiment)
FIG. 41 shows an information processing system including the information processing device CPU_CHIP and the memory module MEM27. The memory module MEM27 includes a dynamic random access memory DRAM, a NOR flash memory NOR, a NAND flash memory NAND, and a hard disk HDD. The information processing device CPU_CHIP is equivalent to that shown in FIG. The dynamic random access memory DRAM is equivalent to the memory shown in FIG. The NOR flash memory NOR is equivalent to the memory shown in FIG. The NAND flash memory NAND is equivalent to the memory shown in FIG. The hard disk HDD is a memory that can realize a larger capacity and lower cost than a NAND flash memory NAND.
データの読み出し単位や、アドレス管理方法や、エラー検出訂正方法に関していえば、もともとハードディスクHDDで実現していたデータの読み出し単位や、アドレス管理方法や、エラー検出訂正方法などをフラッシュメモリが引き継いでいるため、ハードディスクHDDを容易に追加接続し、大容量かつ低コストのメモリモジュールを実現できる。 When it comes to data read units, address management methods, and error detection / correction methods, the flash memory takes over the data read units, address management methods, error detection / correction methods, etc. that were originally realized in the hard disk HDD. Therefore, a hard disk HDD can be easily added and a large capacity and low cost memory module can be realized.
（第６の実施の形態）
図42は、情報処理装置CPU_CHIPとメモリモジュールMEM２８から構成される情報処理システムを示したものである。メモリモジュールMEM２８は、第１の不揮発性メモリMRAM、第２の不揮発性メモリNOR、第３の不揮発性メモリNANDから構成される。情報処理装置CPU_CHIPは、図１で示したものと同等である。第１の不揮発性メモリMRAMは、図10で示したメモリ回路MemVLが、不揮発性のマグネティックメモリセルで構成されているマグネティックランダムアクセスメモリMRAMである。第２の不揮発性メモリNORは、図18で示したNOR型フラッシュメモリと同等である。第３の不揮発性メモリNANDは、図21で示したNAND型フラッシュメモリNANDと同等である。
(Sixth embodiment)
FIG. 42 shows an information processing system including the information processing device CPU_CHIP and the memory module MEM28. The memory module MEM28 includes a first nonvolatile memory MRAM, a second nonvolatile memory NOR, and a third nonvolatile memory NAND. The information processing device CPU_CHIP is equivalent to that shown in FIG. The first nonvolatile memory MRAM is a magnetic random access memory MRAM in which the memory circuit MemVL shown in FIG. 10 is composed of nonvolatile magnetic memory cells. The second nonvolatile memory NOR is equivalent to the NOR flash memory shown in FIG. The third nonvolatile memory NAND is equivalent to the NAND flash memory NAND shown in FIG.
揮発性のダイナミックランダムアクセスメモリDRAMの代わりに不揮発性のマグネティックランダムアクセスメモリMRAMを用いることで、メモリ回路内のデータ保持動作を定期的に行う必要がないため、低電力化が可能となる。また、第２の不揮発性メモリM280は、図12で示したメモリ回路NV1が不揮発性の相変化メモリセルから構成される相変化メモリであっても良い。 By using a non-volatile magnetic random access memory MRAM instead of the volatile dynamic random access memory DRAM, it is not necessary to periodically perform a data holding operation in the memory circuit, so that power can be reduced. The second nonvolatile memory M280 may be a phase change memory in which the memory circuit NV1 shown in FIG. 12 is composed of nonvolatile phase change memory cells.
（第７の実施の形態）
図43は本発明における第７の実施の形態を示したものである。図43（Ａ）は上面図であり、図43（Ｂ）は上面図に示したＡ−Ａ'線に沿った部分の断面図である。
(Seventh embodiment)
FIG. 43 shows a seventh embodiment of the present invention. FIG. 43A is a top view, and FIG. 43B is a cross-sectional view of a portion along the line AA ′ shown in the top view.
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、CHIPM1、CHIPM2、CHIPM3が搭載されている。特に限定しないが、CHIPM1は第１の不揮発性メモリで、CHIPM2は第２の不揮発性メモリで、CHIPM3は第１の揮発性メモリである。 In the multichip module of the present embodiment, CHIPM1, CHIPM2, and CHIPM3 are mounted on a board (for example, a printed circuit board made of a glass epoxy board) PCB that is mounted on a device by a ball grid array (BGA). Although not particularly limited, CHIPM1 is a first nonvolatile memory, CHIPM2 is a second nonvolatile memory, and CHIPM3 is a first volatile memory.
本マルチチップ・モジュールにより、図１で示すメモリモジュールMEMおよび、図39で示すメモリモジュールMEM２５、図40で示すメモリモジュールMEM２６、図42で示すメモリモジュールMEM２８を１つの封止体に集積できる。 With this multichip module, the memory module MEM shown in FIG. 1, the memory module MEM25 shown in FIG. 39, the memory module MEM26 shown in FIG. 40, and the memory module MEM28 shown in FIG.
CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH1)で接続されている。CHIPM3と基盤PCB上のボンディングパットはボンディングワイヤ(PATH4)で接続されている。CHIPM1とCHIPM2はボンディングワイヤ(PATH３)で接続され、CHIPM2とCHIPM3はボンディングワイヤ(PATH5)で接続されている。 The bonding pads on CHIPM1 and the substrate PCB are connected by bonding wires (PATH2), and the bonding pads on CHIPM2 and the substrate PCB are connected by bonding wires (PATH1). CHIPM3 and the bonding pad on the PCB are connected by bonding wire (PATH4). CHIPM1 and CHIPM2 are connected by a bonding wire (PATH3), and CHIPM2 and CHIPM3 are connected by a bonding wire (PATH5).
チップの搭載された基盤PCBの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー(COVER)を使用しても良い。 The upper surface of the substrate PCB on which the chip is mounted is resin-molded to protect each chip and connection wiring. Further, a metal, ceramic, or resin cover (COVER) may be used from above.
本実施の形態ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基盤PCB間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。 In this embodiment, since the bare chip is directly mounted on the printed circuit board PCB, a memory module with a small mounting area can be configured. Further, since each chip can be stacked, the wiring length between the chip and the substrate PCB can be shortened, and the mounting area can be reduced. By unifying the wiring between chips and the wiring between each chip and the substrate by a bonding wire method, a memory module can be manufactured with a small number of processes.
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。 Further, by directly connecting the chips with bonding wires, the number of bonding pads and bonding wires on the substrate can be reduced, and the memory module can be manufactured with a small number of processes. When a resin cover is used, a stronger memory module can be configured. When a ceramic or metal cover is used, a memory module excellent in heat dissipation and shielding effect in addition to strength can be configured.
（第８の実施の形態）
図44は本発明における第８の実施の形態を示したものである。図44（Ａ）は上面図であり、図44（Ｂ）は上面図に示したＡ−Ａ'線に沿った部分の断面図である。
(Eighth embodiment)
FIG. 44 shows an eighth embodiment of the present invention. 44A is a top view, and FIG. 44B is a cross-sectional view of a portion along the line AA ′ shown in the top view.
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、CHIPM1、CHIPM2、CHIPM3が搭載されている。CHIPM1は第１の不揮発性メモリ、CHIP2Mは第２の不揮発性メモリである。CHIP3Mはランダムアクセスメモリである。本マルチチップ・モジュールにより、図１で示すメモリモジュールMEMおよび、図39で示すメモリモジュールMEM２５、図40で示すメモリモジュールMEM２６、図42で示すメモリモジュールMEM２８を１つの封止体に集積できる。 In the multichip module of the present embodiment, CHIPM1, CHIPM2, and CHIPM3 are mounted on a board (for example, a printed circuit board made of a glass epoxy board) PCB that is mounted on a device by a ball grid array (BGA). CHIPM1 is a first nonvolatile memory, and CHIP2M is a second nonvolatile memory. CHIP3M is a random access memory. With this multichip module, the memory module MEM shown in FIG. 1, the memory module MEM25 shown in FIG. 39, the memory module MEM26 shown in FIG. 40, and the memory module MEM28 shown in FIG.
CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH1)で接続されている。CHIPM1とCHIPM2はボンディングワイヤ(PATH３)で接続される。また、CHIP3Ｍの実装および配線にボールグリッドアレイが用いられている。 The bonding pads on CHIPM1 and the substrate PCB are connected by bonding wires (PATH2), and the bonding pads on CHIPM2 and the substrate PCB are connected by bonding wires (PATH1). CHIPM1 and CHIPM2 are connected by a bonding wire (PATH3). A ball grid array is used for mounting and wiring of CHIP3M.
本実装方法では３チップを積層することができるので実装面積を小さく保つことができる。さらに、CHIPM3と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。 In this mounting method, since three chips can be stacked, the mounting area can be kept small. In addition, bonding between the CHIPM3 and the substrate is not required, and the number of bonding wires can be reduced, so that the number of assembly steps can be reduced and a more reliable multichip module can be realized.
（第９の実施の形態）
図45は本発明に係るマルチチップ・モジュールの第９の実施の形態を示したものである。図45（Ａ）は上面図であり、図45（Ｂ）は上面図に示したＡ−Ａ'線に沿った部分の断面図である。
(Ninth embodiment)
FIG. 45 shows a ninth embodiment of a multichip module according to the present invention. FIG. 45A is a top view, and FIG. 45B is a cross-sectional view of a portion along the line AA ′ shown in the top view.
本実施の形態のメモリモジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、CHIPM1、CHIPM2、CHIPM3、CHIPM4が搭載されている。CHIPM1およびCHIPM2は不揮発性メモリ、CHIPM3はランダムアクセスメモリである。 In the memory module of the present embodiment, CHIPM1, CHIPM2, CHIPM3, and CHIPM4 are mounted on a board (for example, a printed circuit board made of a glass epoxy board) PCB that is mounted on a device by a ball grid array (BGA). CHIPM1 and CHIPM2 are nonvolatile memories, and CHIPM3 is a random access memory.
CHIPM4は情報処理装置CPU_CHIPはである。本実装方法では、図１で示す情報処理システムおよび、図39で示す情報処理システム、図40で示す情報処理システムおよび図42で示す情報処理システムを１つの封止体に集積できる。 CHIPM4 is the information processing device CPU_CHIP. In this mounting method, the information processing system shown in FIG. 1, the information processing system shown in FIG. 39, the information processing system shown in FIG. 40, and the information processing system shown in FIG.
CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH４)で接続され、CHIPM３と基盤PCB上のボンディングパットはボンディングワイヤ(PATH１)で接続されている。 The bonding pad on CHIPM1 and PCB is connected by bonding wire (PATH2), the bonding pad on CHIPM2 and PCB is connected by bonding wire (PATH4), and the bonding pad on CHIPM3 and PCB is bonding wire (PATH1). Connected with.
CHIPM1とCHIPM３はボンディングワイヤ(PATH３)で接続され、CHIPM2とCHIPM3はボンディングワイヤ(PATH５)で接続される。CHIPM4の実装および配線にボールグリッドアレイ（BGA）が用いられている。本実装方法ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。 CHIPM1 and CHIPM3 are connected by a bonding wire (PATH3), and CHIPM2 and CHIPM3 are connected by a bonding wire (PATH5). Ball grid array (BGA) is used for mounting and wiring of CHIPM4. In this mounting method, since the bare chip is directly mounted on the printed circuit board PCB, a memory module having a small mounting area can be configured. Further, since the chips can be arranged close to each other, the interchip wiring length can be shortened.
チップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。さらに、CHIPM４と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。 By directly connecting the chips with bonding wires, the number of bonding pads and bonding wires on the substrate can be reduced, and the memory module can be manufactured with a small number of processes. Further, since bonding between the CHIPM 4 and the substrate is not required, and the number of bonding wires can be reduced, the number of assembling steps can be reduced, and a more reliable multichip module can be realized.
（第１０の実施の形態）
図46は本発明に係るメモリシステムの第１０の実施の形態を示したものである。図46（Ａ）は上面図であり、図46（Ｂ）は上面図に示したＡ−Ａ'線に沿った部分の断面図である。
(Tenth embodiment)
FIG. 46 shows a tenth embodiment of a memory system according to the present invention. 46A is a top view, and FIG. 46B is a cross-sectional view of the portion along the line AA ′ shown in the top view.
本実施の形態のメモリモジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、CHIPM1、CHIPM2、CHIPM3が搭載されている。CHIPM1およびCHIPM2は不揮発性メモリ、CHIPM3はランダムアクセスメモリである。 In the memory module of the present embodiment, CHIPM1, CHIPM2, and CHIPM3 are mounted on a board (for example, a printed circuit board made of a glass epoxy board) PCB that is mounted on a device by a ball grid array (BGA). CHIPM1 and CHIPM2 are nonvolatile memories, and CHIPM3 is a random access memory.
チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。本実装方法では、図１で示すメモリモジュールMEMおよび、図39で示すメモリモジュールMEM２５、図40で示すメモリモジュールMEM２６、図42で示すメモリモジュールMEM２８を１つの封止体に集積できる。 By unifying the wiring between chips and the wiring between each chip and the substrate by a bonding wire method, a memory module can be manufactured with a small number of processes. In this mounting method, the memory module MEM shown in FIG. 1, the memory module MEM25 shown in FIG. 39, the memory module MEM26 shown in FIG. 40, and the memory module MEM28 shown in FIG.
CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH１)で接続され、CHIPM３と基盤PCB上のボンディングパットはボンディングワイヤ(PATH３)で接続されている。本実施の形態ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。 The bonding pad on CHIPM1 and PCB is connected by bonding wire (PATH2), the bonding pad on CHIPM2 and PCB is connected by bonding wire (PATH1), and the bonding pad on CHIPM3 and PCB is bonding wire (PATH3). Connected with. In this embodiment, since the bare chip is directly mounted on the printed circuit board PCB, a memory module with a small mounting area can be configured. Further, since the chips can be arranged close to each other, the interchip wiring length can be shortened.
各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。 By unifying the wiring between each chip and the substrate by the bonding wire method, a memory module can be manufactured with a small number of processes.
（第１１の実施の形態）
図47は本発明に係るメモリシステムの第１１の実施の形態を示したものである。図47（Ａ）は上面図であり、図47（Ｂ）は上面図に示したＡ−Ａ'線に沿った部分の断面図である。
(Eleventh embodiment)
FIG. 47 shows an eleventh embodiment of the memory system according to the present invention. 47A is a top view, and FIG. 47B is a cross-sectional view of a portion along the line AA ′ shown in the top view.
本実施の形態のメモリモジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、CHIPM1、CHIPM2、CHIPM3、CHIPM4が搭載されている。CHIPM1およびCHIPM2は不揮発性メモリ、およびCHIPM3はランダムアクセスメモリである。CHIPM4は情報処理装置CPU_CHIPはである。 In the memory module of the present embodiment, CHIPM1, CHIPM2, CHIPM3, and CHIPM4 are mounted on a board (for example, a printed circuit board made of a glass epoxy board) PCB that is mounted on a device by a ball grid array (BGA). CHIPM1 and CHIPM2 are nonvolatile memories, and CHIPM3 is a random access memory. CHIPM4 is the information processing device CPU_CHIP.
本実装方法では、 図１で示す情報処理システムおよび、図39で示す情報処理システム、図40で示す情報処理システムおよび図42で示す情報処理システムを１つの封止体に集積できる。 In this mounting method, the information processing system shown in FIG. 1, the information processing system shown in FIG. 39, the information processing system shown in FIG. 40, and the information processing system shown in FIG.
CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH１)で接続され、CHIPM３と基盤PCB上のボンディングパットはボンディングワイヤ(PATH３)で接続されている。CHIPM4の実装および配線にボールグリッドアレイ（BGA）が用いられている。 The bonding pad on CHIPM1 and PCB is connected by bonding wire (PATH2), the bonding pad on CHIPM2 and PCB is connected by bonding wire (PATH1), and the bonding pad on CHIPM3 and PCB is bonding wire (PATH3). Connected with. Ball grid array (BGA) is used for mounting and wiring of CHIPM4.
本実施の形態ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。CHIPM４と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。 In this embodiment, since the bare chip is directly mounted on the printed circuit board PCB, a memory module with a small mounting area can be configured. Further, since the chips can be arranged close to each other, the interchip wiring length can be shortened. Bonding between the CHIPM 4 and the substrate is not necessary, and the number of bonding wires can be reduced, so that the number of assembly steps can be reduced and a more reliable multichip module can be realized.
（第１２の実施の形態）
図48に、本発明に係るメモリモジュールを利用した携帯電話の第１２の実施の形態を示す。携帯電話は、アンテナANT、無線ブロックRF、音声コーデックブロックSP、スピーカーSK、マイクロホンMK、情報処理装置CPU、液晶表示部LCD、キーボードKEYおよび本発明のメモリモジュールMSMで構成される。情報処理装置CPU＿MAINは複数の情報処理回路を持ち、その中の１つの情報処理回路CPU0はベースバンド処理回路BBとして、他の中の少なくとも１つの情報処理回路CPU1はアプリケーションプロセッサAPとして動作する。
(Twelfth embodiment)
FIG. 48 shows a twelfth embodiment of a cellular phone using a memory module according to the present invention. The mobile phone includes an antenna ANT, a radio block RF, an audio codec block SP, a speaker SK, a microphone MK, an information processing device CPU, a liquid crystal display LCD, a keyboard KEY, and the memory module MSM of the present invention. The information processing device CPU_MAIN has a plurality of information processing circuits, and one information processing circuit CPU0 among them operates as a baseband processing circuit BB, and at least one information processing circuit CPU1 among others operates as an application processor AP.
通話時の動作を説明する。アンテナANTを通って受信された音声は無線ブロックRFで増幅され、情報処理装置CPU0へ入力される。情報処理装置CPU0では、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理おこない、音声コーデックブロックSPへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーSKに出力すると、スピーカーから相手の声が聞こえる。 The operation during a call will be described. The sound received through the antenna ANT is amplified by the radio block RF and input to the information processing device CPU0. The information processing device CPU0 converts an audio analog signal into a digital signal, performs error correction and decoding processing, and outputs the signal to the audio codec block SP. When the audio codec block converts the digital signal into an analog signal and outputs it to the speaker SK, the other party's voice can be heard from the speaker.
携帯電話から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。 An operation when a series of operations of accessing a homepage on the Internet from a mobile phone, downloading music data, playing and listening, and saving the last downloaded music data will be described.
メモリモジュールMEMには、OS、アプリケーションプログラム（メール、Webブラウザ、音楽再生プログラム、動作再生プログラム、ゲームプログラムなど）、音楽データ、静止画データ、動画データなどが格納されている。 The memory module MEM stores an OS, application programs (email, Web browser, music playback program, operation playback program, game program, etc.), music data, still image data, moving image data, and the like.
キーボードより、Webブラウザの起動を指示すると、メモリモジュールMSM内のNOR型フラッシュメモリへ格納されているWebブラウザのプログラムは情報処理回路CPU1によって読み出され、実行され、液晶表示LCDにWebブラウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードKEYより指示すると、音楽データは、アンテナANTを通って受信され、無線ブロックRFで増幅され、情報処理装置CPU0へ入力される。情報処理装置CPU0では、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理おこなう。デジタル信号化された音楽データはメモリモジュールMSM内のダイナミックランダムアクセスメモリDRAMへ一旦、保持され、最終的に、メモリモジュールMEMのNAND型フラッシュメモリへと転送され格納される。 When the web browser is instructed from the keyboard, the web browser program stored in the NOR flash memory in the memory module MSM is read and executed by the information processing circuit CPU1, and the web browser is displayed on the liquid crystal display LCD. Is done. When the user accesses a desired home page and instructs the keyboard KEY to download favorite music data, the music data is received through the antenna ANT, amplified by the radio block RF, and input to the information processing device CPU0. The information processing device CPU0 converts music data, which is an analog signal, into a digital signal, and performs error correction and decoding processing. The digitalized music data is once held in the dynamic random access memory DRAM in the memory module MSM, and finally transferred to and stored in the NAND flash memory of the memory module MEM.
次に、キーボードKEYより、音楽再生プログラムの起動を指示するとメモリモジュールMSM内のNOR型フラッシュメモリへ格納されている音楽再生プログラムが、情報処理回路CPU1によって読み出され、実行され、液晶表示LCDに音楽再生プログラムが表示される。 Next, when the activation of the music playback program is instructed from the keyboard KEY, the music playback program stored in the NOR type flash memory in the memory module MSM is read and executed by the information processing circuit CPU1, and is displayed on the liquid crystal display LCD. The music playback program is displayed.
キーボードKEYより、メモリモジュール内NAND型フラッシュメモリへダウンロードした音楽データを聞くための指示を行うと、情報処理回路CPU１は音楽再生プログラムを実行し、NAND型フラッシュメモリへ保持している音楽データを処理し、最終的にスピーカーSKから音楽が聞こてくる。本発明のメモリモジュールMSM内のNOR型フラッシュメモリには、Webブラウザと音楽再生プログラムや、電子メールプログラムなどの複数のプログラムが格納され、情報処理装置CPU_MAINは複数の情報処理回路CPU0からCPU3を持つため、同時に複数のプログラムを実行することができる。 When an instruction to listen to the music data downloaded to the NAND flash memory in the memory module is given from the keyboard KEY, the information processing circuit CPU1 executes the music playback program and processes the music data stored in the NAND flash memory. Finally, music is heard from the speaker SK. The NOR flash memory in the memory module MSM of the present invention stores a plurality of programs such as a web browser, a music playback program, and an e-mail program, and the information processing device CPU_MAIN has a plurality of information processing circuits CPU0 to CPU3. Therefore, a plurality of programs can be executed simultaneously.
電話や電子メールの待ちうけ時には、情報処理装置CPU_MAINは、メモリモジュールMSMへのクロックを必要最小限の周波数で動作させることができ消費電力を極端に小さくできる。 When waiting for a phone call or an e-mail, the information processing device CPU_MAIN can operate the clock to the memory module MSM at a necessary minimum frequency, and can extremely reduce power consumption.
このように、本発明に係るメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケ-ションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。 As described above, by using the memory module according to the present invention, a large amount of mail, music playback, application programs, music data, still image data, moving image data, and the like can be stored, and a plurality of programs can be simultaneously executed.
（第１３の実施の形態）
図49に、本発明に係るメモリシステムを利用した携帯電話の第１３の実施の形態を示す。携帯電話は、アンテナANT、無線ブロックRF、音声コーデックブロックSP、スピーカーSK、マイクロホンMK、液晶表示部LCD、キーボードKEYおよび、メモリモジュールMSMと情報処理装置CPU_MAINを１つの封止体に集積した本発明の情報処理システムSLPで構成される。
(Thirteenth embodiment)
FIG. 49 shows a thirteenth embodiment of a mobile phone using the memory system according to the present invention. The present invention includes an antenna ANT, a radio block RF, an audio codec block SP, a speaker SK, a microphone MK, a liquid crystal display LCD, a keyboard KEY, a memory module MSM, and an information processing device CPU_MAIN integrated in one sealing body. The information processing system SLP.
本発明の情報処理システムSLPを用いることによって、部品点数を削減できるため、低コスト化ができ、携帯電話の信頼性が向上する、携帯電話を構成する部品の実装面積を小さくでき、携帯電話の小型化ができる。 By using the information processing system SLP of the present invention, the number of parts can be reduced, so that the cost can be reduced, the reliability of the mobile phone is improved, the mounting area of the parts constituting the mobile phone can be reduced, and the mobile phone Miniaturization is possible.
（第１４の実施の形態）
図51は、本発明の第１４の実施の形態である。情報処理装置CPU_CHIP0、CPU_CHIP1、CPU_CHIP2、CPU_CHIP3とメモリモジュールMEM30、MEM31、MEM32、MEM33から構成される情報処理システムを示した実施の形態である。
(Fourteenth embodiment)
FIG. 51 shows a fourteenth embodiment of the present invention. This is an embodiment showing an information processing system including information processing devices CPU_CHIP0, CPU_CHIP1, CPU_CHIP2, and CPU_CHIP3 and memory modules MEM30, MEM31, MEM32, and MEM33.
情報処理装置CPU＿CHIP0、CPU_CHIP1、CPU_CHIP2、CPU_CHIP3は、図１で示した情報処理装置CPU_CHIPと同等である。メモリモジュールMEM30、MEM31、MEM32、MEM33は、図１で示したメモリモジュールMEMと同等である。 The information processing devices CPU_CHIP0, CPU_CHIP1, CPU_CHIP2, and CPU_CHIP3 are equivalent to the information processing device CPU_CHIP shown in FIG. The memory modules MEM30, MEM31, MEM32, and MEM33 are equivalent to the memory module MEM shown in FIG.
RqC0からRqC7はリクエストクロックであり、RsC0からRsC7はレスポンスクロックである。RqE0からRqE7はリクエストイネーブル信号であり、RsE0からRsEN7はレスポンスイネーブル信号である。RqM0からRqM7はリクエスト信号であり、RsM0からRsM1はレスポンス信号である。 RqC0 to RqC7 are request clocks, and RsC0 to RsC7 are response clocks. RqE0 to RqE7 are request enable signals, and RsE0 to RsEN7 are response enable signals. RqM0 to RqM7 are request signals, and RsM0 to RsM1 are response signals.
本発明では、容易に情報処理装置を複数接続することができ、高速処理が可能となる。さらに、携帯機器のシステム構成や、必要とする性能に合わせて、柔軟に情報処理装置やメモリモジュールを接続することができる。 In the present invention, a plurality of information processing devices can be easily connected, and high-speed processing is possible. Furthermore, the information processing apparatus and the memory module can be flexibly connected in accordance with the system configuration of the portable device and the required performance.
本実施の形態では、図１に示したメモリモジュールMEMの接続例を示しているが、図38から図42に示すメモリモジュールを接続しても良い。 In the present embodiment, an example of connection of the memory module MEM shown in FIG. 1 is shown, but the memory modules shown in FIGS. 38 to 42 may be connected.
＜各実施の形態に示される発明の効果のまとめ＞
以上説明したように本明細書に開示される発明によって得られる主な効果は以下の通りである。
<Summary of the effects of the invention shown in each embodiment>
As described above, the main effects obtained by the invention disclosed in this specification are as follows.
第１に、電源投入直後に、直列接続の確認動作を行うことで、確実にメモリ同士が接続されていることが確認できる。さらに、ブートデバイスおよび、最端のメモリチップを明示し、自動的に各メモリへのID付けが行われることで、容易に、必要な分だけメモリチップを接続し、メモリ容量を拡張することができる。 First, immediately after the power is turned on, it is possible to confirm that the memories are reliably connected by performing a series connection confirmation operation. Furthermore, the boot device and the endmost memory chip are clearly specified, and IDs are automatically assigned to each memory, so that it is easy to connect memory chips as much as necessary and expand the memory capacity. it can.
第２に、リクエストへIDを付加することで、情報処理装置CPU_CHIPから各メモリチップM0、M1およびM2へリクエストが確実に転送される。また、情報処理装置CPU_CHIPへのレスポンスへIDを付加することで、各メモリから正しく正しくデータ転送が行えたことを確認でき、情報処理装置CPU_CHIPおよびメモリチップM0、M1、M2の直列接続によって、接続信号数を減少させながらも、情報処理装置CPU_CHIPは所望の処理を実行することができる。 Second, by adding an ID to the request, the request is reliably transferred from the information processing device CPU_CHIP to each of the memory chips M0, M1, and M2. Also, by adding an ID to the response to the information processing device CPU_CHIP, it can be confirmed that data has been transferred correctly and correctly from each memory, and connected by the serial connection of the information processing device CPU_CHIP and memory chips M0, M1, and M2. The information processing device CPU_CHIP can execute desired processing while reducing the number of signals.
第３に、データを送信する前に、そのデータのレイテンシ値を送信することで、情報処理装置CPU_CHIPはデータの到着時間を知り、データの到着前に前もって必要な処理を行うことができ性能向上が図れる。 Third, before transmitting data, by transmitting the latency value of the data, the information processing device CPU_CHIP knows the arrival time of the data and can perform necessary processing in advance before the arrival of the data. Can be planned.
第４に、リクエストへリクエスト番号を付加し、またレスポンスへレスポンス番号を付加することで、データ転送性能の向上を図るためリクエストの入力順とは異なる順番で、レスポンスを送信された場合でも、情報処理装置CPU＿CHIPは、どのリクエストに対するレスポンスがメモリチップより送信されたかを知ることができ、所望の処理を高速に実行することができる。 Fourth, in order to improve data transfer performance by adding a request number to the request and adding a response number to the response, even if responses are sent in an order different from the order in which the requests are entered The processing device CPU_CHIP can know which request is transmitted from the memory chip, and can execute a desired process at high speed.
第５に、リクエストインターフェース回路ReIFとレスポンスインターフェース回路は独立に動作可能なため、データの読み出し動作と書き込み動作を同時に実行でき、データ転送性能を向上させることができる。 Fifth, since the request interface circuit ReIF and the response interface circuit can operate independently, the data read operation and the write operation can be executed simultaneously, and the data transfer performance can be improved.
第６に、リクエストの入力順序に関わらず、早く読み出せるデータは、読み出しが遅いデータを待つことなく、すぐに読み出すことができるため、高速化が可能となる。 Sixth, regardless of the input order of requests, data that can be read early can be read immediately without waiting for data that is late to be read, so that the speed can be increased.
第７に、各メモリチップM0、M1およびM2のクロックを必要に応じて、低速動作させたり、停止させたり、復帰させたりできるため、低電力化を図ることができる。 Seventh, since the clocks of the memory chips M0, M1, and M2 can be operated at a low speed, stopped, or returned as necessary, low power consumption can be achieved.
第８に、メモリチップM2からの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、信頼性を保つことができる。 Eighth, when reading from the memory chip M2, error detection and correction are performed, and at the time of writing, replacement processing is performed for defective addresses that were not written correctly, so that reliability can be maintained. it can.
第９に、情報処理装置への各メモリからのレスポンス順序は、読み出した回数に応じて動的に変化するため、データ転送性能を向上することができる。さらに、読み出し回数は、プログラムすることができ、利用するシステムに柔軟に対応することができる。 Ninth, since the response order from each memory to the information processing apparatus changes dynamically according to the number of times of reading, the data transfer performance can be improved. Furthermore, the number of readings can be programmed and can flexibly correspond to the system to be used.
第１０に、メモリチップから情報処理処理装置へエラーを送信することができるので、情報処理装置はエラーを検出して、すぐにエラーに対処することができ、信頼性の高い情報処理システムを構築できる。 Tenth, since an error can be transmitted from the memory chip to the information processing apparatus, the information processing apparatus can detect the error and deal with the error immediately, thereby constructing a highly reliable information processing system. it can.
第１１に、各メモリチップM0、M1およびM2のクロックの動作周波数を必要に応じて、変更することができ低電力化を図ることができる。 Eleventh, the operating frequencies of the clocks of the memory chips M0, M1, and M2 can be changed as necessary, thereby reducing power consumption.
第１２に、複数の半導体チップを一つの封止体に実装することによって実装面積の小さなシステムメモリ・モジュールを提供できる。 Twelfth, a system memory module having a small mounting area can be provided by mounting a plurality of semiconductor chips on one sealing body.
CPU_CHIP…情報処理装置、CPU0、CPU1、CPU2、CPU3…情報処理回路、
CON…メモリ制御回路、
リクエストキューRqQ…リクエストキュー、RsQ…レスポンスキュー、BotID…ブートデバイスIDレジスタ、EndID…最端デバイスIDレジスタ、
MEM…メモリモジュール、M0、M1、M2…メモリチップ、
INIT…初期設定回路、ReqIF…リクエストインターフェース回路、ResIF…レスポンスインターフェース回路、MemVL 、MemNV1 、MemNV２…メモリ回路、ReqIF…リクエストインターフェース回路、
RqCkC…リクエストクロック制御回路、RqCT…リクエストキュー制御回路、
IDR…IDレジスタ、Bsig…ブートデバイス認識信号、
RqCk0、RqCK1、RqCk2…リクエストクロック、RsCk0、RsCK1、RsCk2…レスポンスクロック、
RqEN0、RqEN1、RqEN2…リクエストイネーブル信号、RsEN0、RsEN1、RsEN2…レスポンスイネーブル信号、
RqMux0、RqMux1、RqMux2…リクエス信号、RsMux0、RsMux1、RsMux2…レスポンス信号、
ck1、ck2、ck3、ck4…クロック信号、
BotID-AREA…ブートデバイスID格納領域、
EndID-AREA…最終端デバイスID格納領域、
InitPR-AREA…初期プログラム領域、
OSAP-AREA…プログラム格納領域、
COPY-AREA…コピー領域、WORK-AREA…ワーク領域、
DATA-AREA…データ領域、REP-AREA…代替領域、
PwOn…電源投入期間、RESET…リセット期間、BootIDSet…ブートデバイスID設定期間、
LinkEn…接続確認期間、BootRD…ブートデータ読み出し期間、InitID…ID番号設定期間、
Idle…アイドル期間、
RqQI、RqQXI、RqQXO…リクエストキュー回路、IDR…IDレジスタ回路、
CPQ…ID比較回路、
RsQo、RsQp…レスポンスキュー回路、STReg…ステータスレジスタ回路、SCH…レスポンススケジュール回路、
LRG…レイテンシ値出力設定レジスタ、RRG…レスポンス順序設定レジスタ、RNB…リクエスト番号設定回路、
CmdDec…コマンドデコーダ、ContLogic…制御回路、RaddLat…ロウアドレスバッファ、CaddLat…カラムアドレスバッファ、RefC…リフレッシュカウンタ、Thmo…温度計、
WdataLat…ライトデータバッファ、RdataLat…リードデータバッファ、
RowDec…ロウデコーダ、
ColDec…カラムデコーダ、
SenseAmp…センスアンプ、
DataCont…データ制御回路、
Bank0、Bank1、Bank2、Bank3、Bank4、Bank5、Bank6、Bank7…メモリバンク、
BotID…ブートデバイスID値、EndID…終端デバイスID値、
DRAM,DRAM0、DRAM1…ダイナミックランダムアクセスメモリ、
NOR…NOR型フラッシュメモリ、
NAND、NAND0,NAND1…NAND型フラッシュメモリ、
HDD…ハードディスク、
MRAM…マグネティックランダムアクセスメモリ、
CHIPM1、CHIPM2、CHIP3M、CHIP4M…半導体チップ、PCB…プリント回路基板、COVER…モジュールの封止カバー、PATH1〜PATH5…ボンディング配線、ANT…アンテナ、RF…無線ブロック、SP…音声コーデックブロック、SK…スピーカー、MK…マイクロホン、CPU…プロセッサ、DRAM…ダイナミックランダムアクセスメモリ、LCD…液晶表示部、KEY…キーボード、MSM…メモリモジュール、CPU_MAIN…情報処理装置、
SLP…情報処理システム、PRC…情報処理装置、MCM1、MCM2…メモリモジュール、CPU…中央演算装置、SRC、DRAC、NDC…メモリコントローラ、
NOR FLASH…NOR型フラッシュメモリ、SRAM…スタティックランダムアクセスメモリ、
NAND FLASH…NAND型フラッシュメモリ、DRAM…ダイナミックランダムアクセスメモリ。
CPU_CHIP: Information processing device, CPU0, CPU1, CPU2, CPU3 ... Information processing circuit,
CON: Memory control circuit,
Request queue RqQ ... Request queue, RsQ ... Response queue, BotID ... Boot device ID register, EndID ... End device ID register,
MEM ... memory module, M0, M1, M2 ... memory chip,
INIT ... Initial setting circuit, ReqIF ... Request interface circuit, ResIF ... Response interface circuit, MemVL, MemNV1, MemNV2 ... Memory circuit, ReqIF ... Request interface circuit,
RqCkC: Request clock control circuit, RqCT: Request queue control circuit,
IDR ... ID register, Bsig ... boot device recognition signal,
RqCk0, RqCK1, RqCk2 ... Request clock, RsCk0, RsCK1, RsCk2 ... Response clock,
RqEN0, RqEN1, RqEN2 ... Request enable signal, RsEN0, RsEN1, RsEN2 ... Response enable signal,
RqMux0, RqMux1, RqMux2 ... Request signal, RsMux0, RsMux1, RsMux2 ... Response signal,
ck1, ck2, ck3, ck4 ... clock signal,
BotID-AREA: Boot device ID storage area,
EndID-AREA ... Final end device ID storage area,
InitPR-AREA ... Initial program area,
OSAP-AREA ... Program storage area,
COPY-AREA ... Copy area, WORK-AREA ... Work area,
DATA-AREA: Data area, REP-AREA: Alternative area,
PwOn ... Power-on period, RESET ... Reset period, BootIDSet ... Boot device ID setting period,
LinkEn ... Connection confirmation period, BootRD ... Boot data reading period, InitID ... ID number setting period,
Idle… Idle period,
RqQI, RqQXI, RqQXO ... request queue circuit, IDR ... ID register circuit,
CPQ ... ID comparison circuit,
RsQo, RsQp ... Response queue circuit, STReg ... Status register circuit, SCH ... Response schedule circuit,
LRG ... Latency value output setting register, RRG ... Response order setting register, RNB ... Request number setting circuit,
CmdDec ... Command decoder, ContLogic ... Control circuit, RaddLat ... Row address buffer, CaddLat ... Column address buffer, RefC ... Refresh counter, Thmo ... Thermometer,
WdataLat ... Write data buffer, RdataLat ... Read data buffer,
RowDec ... row decoder,
ColDec ... Column decoder,
SenseAmp ... sense amplifier,
DataCont ... Data control circuit,
Bank0, Bank1, Bank2, Bank3, Bank4, Bank5, Bank6, Bank7 ... Memory bank,
BotID ... Boot device ID value, EndID ... End device ID value,
DRAM, DRAM0, DRAM1… Dynamic random access memory,
NOR ... NOR flash memory,
NAND, NAND0, NAND1 ... NAND flash memory,
HDD ... Hard disk,
MRAM… Magnetic random access memory,
CHIPM1, CHIPM2, CHIP3M, CHIP4M ... Semiconductor chip, PCB ... Printed circuit board, COVER ... Module sealing cover, PATH1 ~ PATH5 ... Bonding wiring, ANT ... Antenna, RF ... Radio block, SP ... Audio codec block, SK ... Speaker , MK ... microphone, CPU ... processor, DRAM ... dynamic random access memory, LCD ... liquid crystal display, KEY ... keyboard, MSM ... memory module, CPU_MAIN ... information processing device,
SLP ... Information processing system, PRC ... Information processing device, MCM1, MCM2 ... Memory module, CPU ... Central processing unit, SRC, DRAC, NDC ... Memory controller,
NOR FLASH… NOR flash memory, SRAM… Static random access memory,
NAND FLASH… NAND flash memory, DRAM… Dynamic random access memory.
Claims (11)
前記半導体装置はレイテンシ値出力レジスタを有し、
前記レイテンシ値出力レジスタへはレイテンシ値出力フラグ情報と該半導体装置の識別情報をプログラム可能であり、
前記リクエストインターフェース回路は読み出しリクエストを受信した後、前記メモリ回路から読み出すデータの読み出しレイテンシ値を計算することを特徴とする半導体装置。 A semiconductor device having a request interface circuit, a response interface circuit, and a memory circuit,
The semiconductor device has a latency value output register,
The latency value output register can be programmed with latency value output flag information and identification information of the semiconductor device,
The request interface circuit, after receiving a read request, calculates a read latency value of data read from the memory circuit.
前記レスポンスインターフェース回路は前記レイテンシ値出力レジスタへ設定された前記レイテンシ値出力フラグ情報と前記識別情報に従って、前記レイテンシ値を含むレスポンスを送信することを特徴とする半導体装置。 In claim 1,
The semiconductor device according to claim 1, wherein the response interface circuit transmits a response including the latency value according to the latency value output flag information and the identification information set in the latency value output register.
前記レスポンスインターフェース回路は前記レイテンシ値を含むレスポンスを受信した後、新たなレイテンシ値を計算することを特徴とする半導体装置。 In claim 2,
The semiconductor device according to claim 1, wherein the response interface circuit calculates a new latency value after receiving a response including the latency value.
前記レスポンスインターフェース回路は前記新たなレイテンシ値を含むレスポンスを送信することを特徴とする半導体装置。 In claim 3,
The semiconductor device, wherein the response interface circuit transmits a response including the new latency value.
前記半導体装置はメモリ制御回路を有することを特徴とする半導体装置。 In claim 1,
The semiconductor device has a memory control circuit.
前記半導体装置は情報処理回路を有することを特徴とする半導体装置。 In claim 1,
The semiconductor device includes an information processing circuit.
前記半導体装置はメモリデバイスを有することを特徴とする半導体装置。 In claim 1,
The semiconductor device includes a memory device.
前記半導体装置は直列接続した複数のメモリデバイスを有し、
前記複数のメモリデバイスの夫々は、前記リクエストインターフェース回路と、前記レスポンスインターフェース回路と、前記メモリ回路とを有し、リクエストを受信した後、前記メモリデバイスから読み出すデータの読み出しレイテンシ値を計算することを特徴とする半導体装置。 In claim 1,
The semiconductor device has a plurality of memory devices connected in series,
Each of the plurality of memory devices includes the request interface circuit, the response interface circuit, and the memory circuit, and calculates a read latency value of data read from the memory device after receiving the request. A featured semiconductor device.
前記複数のメモリデバイスの夫々は、前記レイテンシ値を含むレスポンスを送信することを特徴とする半導体装置。 In claim 8,
Each of the plurality of memory devices transmits a response including the latency value.
前記複数のメモリデバイスの夫々は、前記レイテンシ値を含むレスポンスを受信した後、新たなレイテンシ値を計算することを特徴とする半導体装置。 In claim 9,
Each of the plurality of memory devices calculates a new latency value after receiving a response including the latency value.
前記複数のメモリデバイスの夫々は、前記新たなレイテンシ値を含むレスポンスを送信することを特徴とする半導体装置。 In claim 10,
Each of the plurality of memory devices transmits a response including the new latency value.
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