JP2015062298A - Signal transfer circuit and switch drive device using the same - Google Patents
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Abstract
Description
本発明は、信号伝達回路及びこれを用いたスイッチ駆動装置に関するものである。 The present invention relates to a signal transmission circuit and a switch driving device using the same.
従来、各種装置において、信号を後段側回路などに伝達するための信号伝達回路が利用されている。信号伝達回路の一例としては、例えば、図15に示すようなレベルシフト回路を設けたものが挙げられる。 Conventionally, in various apparatuses, a signal transmission circuit for transmitting a signal to a subsequent circuit or the like is used. As an example of the signal transmission circuit, for example, a circuit provided with a level shift circuit as shown in FIG.
図15に示した信号伝達回路について、以下に簡潔に説明する。当該信号伝達回路は、パルスジェネレータ85から出力されるパルス信号を、レベルシフト回路84によってレベルシフトさせ、RSフリップフロップ回路82に伝達するものである。
The signal transmission circuit shown in FIG. 15 will be briefly described below. The signal transmission circuit shifts the level of the pulse signal output from the
より具体的には、パルスジェネレータ85は、パルス信号であるオン信号SONおよびオフ信号SOFFを、それぞれトランジスタ181およびトランジスタ182へ出力する。なおこれらのパルス信号は、パルスが時期的に重ならないように生成されている。またレベルシフト回路84は、トランジスタ181と抵抗183の直列回路、および、トランジスタ182と抵抗184の直列回路が、電源側(電圧VB)と接地端GNDとの間において並列に設けられている。
More specifically, the
レベルシフト回路84は、トランジスタ181の開閉に応じて抵抗183に流れる電流が変化し、トランジスタ182の開閉に応じて抵抗184に流れる電流が変化する。レベルシフト回路84は、抵抗183とトランジスタ181の間の電圧を、オン信号SONをレベルシフトして生成したセット信号SSETとして、RSフリップフロップ回路82のセット端子に出力する。またレベルシフト回路84は、抵抗184とトランジスタ182の間の電圧を、オフ信号SOFFをレベルシフトして生成したリセット信号SRESETとして、RSフリップフロップ回路82のリセット端子に出力する。
In the
なおRSフリップフロップ回路82は、セット信号SSETおよびリセット信号SRESETに応じて出力信号を生成し、更に後段回路へ出力する。この出力信号は、装置の動作制御等に用いられる。
The RS flip-
上述した信号伝達回路によれば、オン信号SONおよびオフ信号SOFFをレベルシフトさせて、セット信号SSETおよびリセット信号SRESETとすることが可能である。しかし電源の電圧VBの変動等によって、セット信号SSETやリセット信号SRESETの誤信号が生じると、装置の誤動作の原因となる。 According to the signal transmission circuit described above, the ON signal S ON and the OFF signal S OFF can be level-shifted to obtain the set signal S SET and the reset signal S RESET . However, if an error signal of the set signal S SET or the reset signal S RESET occurs due to fluctuations in the voltage VB of the power supply, etc., it may cause a malfunction of the apparatus.
例えば、電圧VBが負に振れて正に戻る場合、各トランジスタ(181、182)の寄生ダイオードによるリカバリ電流が各抵抗(183、184)に流れ、電圧降下が発生して誤信号が生じるおそれがある。また過渡的なdVB/dtの高い電圧変化があった場合、各トランジスタ(181、182)の寄生容量に電流が流れ、電圧降下が発生して誤信号が生じるおそれがある。 For example, when the voltage VB swings negative and returns to positive, the recovery current due to the parasitic diode of each transistor (181, 182) flows to each resistor (183, 184), and a voltage drop may occur, causing an erroneous signal. is there. In addition, when there is a transient high voltage change of dVB / dt, current flows through the parasitic capacitance of each transistor (181, 182), and a voltage drop may occur, resulting in an erroneous signal.
本発明は上述した問題に鑑み、入力信号をレベルシフトして出力するレベルシフト回路を有しながらも、電源の電圧変動等による誤信号の出力を抑えることが可能となる信号伝達回路、およびこれを用いたスイッチ駆動装置の提供を目的とする。 In view of the above-described problems, the present invention has a level shift circuit that level-shifts an input signal and outputs the signal, and a signal transmission circuit that can suppress the output of an erroneous signal due to voltage fluctuations of a power supply, and the like. An object of the present invention is to provide a switch drive device using the above.
上記目的を達成するため、本発明に係る信号伝達回路は、
第1入力信号および第2入力信号の各パルス信号をレベルシフトし、それぞれ第1シフト済み信号および第2シフト済み信号とするレベルシフト回路と、
第1シフト済み信号および第2シフト済み信号に対して、フィルタ処理を施すフィルタ回路と、を備え、
前記レベルシフト回路は、
第1入力信号に応じて開閉する第1スイッチング素子と抵抗を直列接続させた第1直列回路、および、第2入力信号に応じて開閉する第2スイッチング素子と抵抗を直列接続させた第2直列回路が、電源と接地端との間において互いに並列に設けられており、
第1直列回路上の電圧を第1シフト済み信号とし、第2直列回路上の電圧を第2シフト済み信号とするものであり、
前記フィルタ回路は、
第1シフト済み信号にパルス終了遅延処理を施して第2シフト済み信号に対応するマスク信号を生成するとともに、第2シフト済み信号にパルス終了遅延処理を施して第1シフト済み信号に対応するマスク信号を生成し、
前記フィルタ処理として、前記マスク信号のパルス期間において、第1シフト済み信号および第2シフト済み信号のパルスをキャンセルする処理を行う構成としている(第1の構成)。
In order to achieve the above object, a signal transmission circuit according to the present invention includes:
A level shift circuit for level-shifting each pulse signal of the first input signal and the second input signal to form a first shifted signal and a second shifted signal, respectively;
A filter circuit that performs a filtering process on the first shifted signal and the second shifted signal,
The level shift circuit includes:
A first series circuit in which a first switching element that opens and closes in response to a first input signal and a resistor are connected in series, and a second series in which a second switching element that opens and closes in response to a second input signal and a resistor are connected in series The circuit is provided in parallel with each other between the power source and the ground terminal,
The voltage on the first series circuit is the first shifted signal, the voltage on the second series circuit is the second shifted signal,
The filter circuit is
The first shifted signal is subjected to pulse end delay processing to generate a mask signal corresponding to the second shifted signal, and the second shifted signal is subjected to pulse end delay processing to correspond to the first shifted signal. Generate a signal,
The filter processing is configured to perform processing for canceling the pulses of the first shifted signal and the second shifted signal in the pulse period of the mask signal (first configuration).
本構成によれば、フィルタ処理によって誤パルスがキャンセルされるようにし、誤信号の出力を抑えることが可能となる。またパルス終了遅延処理の実行により、フィルタ処理をより適切に行うことが可能となる。 According to this configuration, it is possible to cancel the erroneous pulse by the filter process and suppress the output of the erroneous signal. Further, the filter processing can be performed more appropriately by executing the pulse end delay processing.
また、上記第1の構成において、前記フィルタ回路は、第1シフト済み信号および第2シフト済み信号にパルス開始遅延処理を施した後、前記フィルタ処理として、前記マスク信号のパルス期間において、第1シフト済み信号および第2シフト済み信号のパルスをキャンセルする処理を行う構成としてもよい(第2の構成)。 In the first configuration, the filter circuit performs a pulse start delay process on the first shifted signal and the second shifted signal, and then performs the first filtering process in the pulse period of the mask signal. It may be configured to perform processing for canceling the pulses of the shifted signal and the second shifted signal (second configuration).
また、上記第1又は第2の構成において、前記フィルタ処理の施された第1シフト済み信号および第2シフト済み信号が、それぞれセット信号およびリセット信号として入力される、RSフリップフロップ回路を備えた構成としてもよい(第3の構成)。 The first or second configuration further includes an RS flip-flop circuit that receives the filtered first and second shifted signals as a set signal and a reset signal, respectively. It is good also as a structure (3rd structure).
また、本発明に係るスイッチ駆動装置は、上記いずれかの構成である信号伝達回路と、前記RSフリップフロップ回路の出力に応じた出力信号を生成してスイッチに供給するドライバと、を有する構成としている(第4の構成)。 According to another aspect of the present invention, there is provided a switch driving device including the signal transmission circuit having any one of the above-described configurations and a driver that generates an output signal corresponding to the output of the RS flip-flop circuit and supplies the output signal to the switch. (Fourth configuration).
また、上記第4の構成において、前記スイッチを駆動してモータ電流を制御する構成としてもよい(第5の構成)。 In the fourth configuration, the switch may be driven to control the motor current (fifth configuration).
また、上記第4の構成において、前記スイッチを駆動して入力電圧から所望の出力電圧を生成する構成としてもよい(第6の構成)。 In the fourth configuration, the switch may be driven to generate a desired output voltage from the input voltage (sixth configuration).
本発明に係る信号伝達回路によれば、入力信号をレベルシフトして出力するレベルシフト回路を有しながらも、電源の電圧変動等による誤信号の出力を抑えることが可能となる。また本発明に係るスイッチ駆動装置によれば、本発明に係る信号伝達回路の利点を享受すること可能となる。 According to the signal transmission circuit of the present invention, it is possible to suppress the output of an erroneous signal due to voltage fluctuations of the power supply, etc., while having a level shift circuit that outputs a level-shifted input signal. In addition, according to the switch driving device according to the present invention, it is possible to enjoy the advantages of the signal transmission circuit according to the present invention.
本発明の実施形態について、第1実施形態と第2実施形態を例に挙げて、以下に説明する。 Embodiments of the present invention will be described below by taking the first embodiment and the second embodiment as examples.
1.第1実施形態
<全体構成>
図1は、第1実施形態に係るスイッチ駆動装置の全体構成を示すブロック図である。本構成のスイッチ駆動装置1は、上側スイッチ駆動部10と、下側スイッチ駆動部20と、異常保護部30と、を有するモノリシック半導体集積回路装置である。スイッチ駆動装置1は、外部に接続されるNチャネル型MOS[Metal Oxide Semiconductor]電界効果トランジスタN1及びN2のオン/オフ制御を行うことにより、負荷(不図示)の駆動電流Iを制御する。
1. First Embodiment <Overall Configuration>
FIG. 1 is a block diagram showing the overall configuration of the switch drive device according to the first embodiment. The
スイッチ駆動装置1は、装置外部との電気的な接続を確立するために外部端子T0〜T8を有する。スイッチ駆動装置1の外部には、オン/オフ制御対象であるトランジスタN1及びN2のほかに、抵抗R1及びR2、キャパシタC1及びC2、並びに、ダイオードD1が接続されている。
The
スイッチ駆動装置1の外部において、トランジスタN1のドレインは、高電圧HV(数百ボルト)の印加端に接続されている。トランジスタN1のソース及びバックゲートは、外部端子T3(スイッチ端子)に接続されている。トランジスタN1のゲートは、外部端子T2(上側ゲート端子)に接続されている。トランジスタN2のドレインは、外部端子T3に接続されている。トランジスタN2のソース及びバックゲートは、抵抗R1を介して接地端に接続される一方、抵抗R2の第1端にも接続されている。抵抗R2の第2端は外部端子T8(天絡検出端子)に接続される一方、キャパシタC2を介して接地端にも接続されている。トランジスタN2のゲートは、外部端子T4(下側ゲート端子)に接続されている。キャパシタC1の第1端は外部端子T1(ブースト端子)に接続されている。キャパシタC1の第2端は、外部端子T3に接続されている。ダイオードD1のアノードは、電源電圧VCCの印加端に接続される一方、外部端子T0(電源端子)にも接続されている。ダイオードD1のカソードは、外部端子T1に接続されている。
Outside the
上側スイッチ駆動部10は、ドライバ11と、RSフリップフロップ回路12と、レベルシフト回路14と、パルスジェネレータ15と、コントローラ16と、レベルシフタ17と、シュミットトリガ18と、抵抗19と、を有する。
The upper
ドライバ11は、RSフリップフロップ回路12の出力信号に基づいて、外部端子T2に上側出力信号HOを出力する。なお、上側出力信号HOのハイレベルはブースト電圧VBとなり、ローレベルはスイッチ電圧VSとなる。
Based on the output signal of the RS flip-
RSフリップフロップ回路12は、セット信号SSETが入力されるセット端子(S端子)、リセット信号SRESETが入力されるリセット端子(R端子)、および出力信号SQを出力する出力端子(Q端子)を有している。RSフリップフロップ回路12は、セット信号SSETの立下りエッジをトリガとして出力信号SQをハイレベルにセットし、リセット信号SRESETの立下りエッジをトリガとして出力信号SQをローレベルにリセットする。
The RS flip-
なおセット信号SSETおよびリセット信号SRESETは、何れもレベルシフト回路14から入力されるようになっている。またRSフリップフロップ回路12の形態については、図2の上段に示すようにリセット優先型のものであっても良く、図2の下段に示すようにセット優先型のものであっても良い。
The set signal S SET and the reset signal S RESET are both input from the
なお、ドライバ11、およびRSフリップフロップ回路12は、外部端子T1に印加されるブースト電圧VBと、外部端子T3に印加されるスイッチ電圧VSとの間で動作する高電位ブロック(図1中の角丸四角枠を参照)に属しており、その余の回路ブロックはいずれも低電位ブロックに属している。
The
レベルシフト回路14は、上記の低電位ブロックから高電位ブロックに、信号をレベルシフトさせて伝達する回路である。より具体的には、レベルシフト回路14は、低電位ブロックに属するパルスジェネレータ15から、オン信号SONおよびオフ信号SOFFの各パルス信号が入力されるようになっている。そしてレベルシフト回路14は、これらの信号をそれぞれレベルシフトさせ、RSフリップフロップ回路12に出力する。レベルシフト回路14の詳細な構成については、改めて説明する。
The
パルスジェネレータ15は、コントローラ16の出力信号に基づいて、オン信号SON(後述するトランジスタ141のゲート信号)、及び、オフ信号SOFF(後述するトランジスタ142のゲート信号)の各パルス信号を生成する。より具体的に述べると、パルスジェネレータ15は、コントローラ16の出力信号の立上りエッジをトリガとして、オン信号SONを所定のオン期間TON1だけハイレベルとし、コントローラ16の出力信号の立下りエッジをトリガとして、オフ信号SOFFを所定のオン期間TON2だけハイレベルとする。
The
なお、コントローラ16の出力信号(上側入力信号HINに応じた信号)、オン期間TON1、およびオン期間TON2は、オン信号SONとオフ信号SOFFの双方が同時にはハイレベルとはならないように設定される。すなわちスイッチ駆動装置1が正常に動作しているとき、少なくともオン信号SONとオフ信号SOFFの一方がハイレベルのときは、他方はローレベルとなる。
The output signal of the controller 16 (signal corresponding to the upper input signal HIN), the on-period T ON1, and the on-period T ON2, like both the on signal S ON and OFF signal S OFF is not be the high level at the same time Set to That is, when the
コントローラ16は、異常信号生成回路34から入力される異常信号に基づいて、レベルシフタ17の出力信号をパルスジェネレータ15に伝達するか否か(延いてはトランジスタN1の駆動可否)を制御する。
The
レベルシフタ17は、シュミットトリガ18の出力信号をコントローラ16への入力に適した電圧レベル(VCC−GND)にレベルシフトして出力する。
The
シュミットトリガ18は、外部端子T6に入力される上側入力信号HINをレベルシフタ17に伝達する。なお、シュミットトリガ18の閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることが可能となる。
The Schmitt trigger 18 transmits the upper input signal HIN input to the external terminal T6 to the
抵抗19は、外部端子T6を接地端にプルダウンする。従って、外部端子T6がオープン状態である場合には、上側入力信号HINがローレベル(トランジスタN1をオフするための論理レベル)となるので、トランジスタN1が意図せずにオンされることはない。
The
下側スイッチ駆動部20は、ドライバ21と、コントローラ22と、遅延部23と、レベルシフタ24と、シュミットトリガ25と、抵抗26と、を有する。
The lower
ドライバ21は、コントローラ22の出力信号に基づいて、外部端子T4に下側出力信号LOを出力する。なお、下側出力信号LOのハイレベルは電源電圧VCCとなり、ローレベルは接地電圧GNDとなる。
The
コントローラ22は、異常信号生成回路34から入力される異常信号に基づいて、遅延部23の出力信号をドライバ21に伝達するか否か(延いてはトランジスタN2の駆動可否)を制御する。
Based on the abnormal signal input from the abnormal
遅延部23は、レベルシフタ24の出力信号に所定の遅延(上側スイッチ駆動部10のパルスジェネレータ15、レベルシフト回路14、及び、RSフリップフロップ回路12で生じる回路遅延に相当)を与えてコントローラ22に伝達する。
The
レベルシフタ24は、シュミットトリガ25の出力信号をコントローラ22への入力に適した電圧レベル(VCC−GND)にレベルシフトして出力する。
The
シュミットトリガ25は、外部端子T7に入力される下側入力信号LINをレベルシフタ24に伝達する。なお、シュミットトリガ25の閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることが可能となる。
The Schmitt trigger 25 transmits the lower input signal LIN input to the external terminal T7 to the
抵抗26は、外部端子T7を接地端にプルダウンする。従って、外部端子T7がオープン状態である場合には、下側入力信号LINがローレベル(トランジスタN2をオフするための論理レベル)となるので、トランジスタN2が意図せずにオンされることはない。
The
異常保護部30は、温度保護回路(TSD[Thermal Shut Down]回路)31と、減電圧保護回路(VCC監視用UVLO回路)32と、天絡保護回路33と、異常信号生成回路34と、Nチャネル型MOS電界効果トランジスタ35と、を有する。
The
温度保護回路31は、スイッチ駆動装置1のジャンクション温度が所定の閾値温度を上回ったときに、温度保護信号を正常時の論理レベル(例えばローレベル)から異常時の論理レベル(例えばハイレベル)に切り替える。
When the junction temperature of the
減電圧保護回路32は、電源電圧VCCが所定の閾値電圧を下回ったときに、減電圧保護信号を正常時の論理レベル(例えばローレベル)から異常時の論理レベル(例えばハイレベル)に切り替える。
The voltage
天絡保護回路33は、外部端子T8に入力される天絡検出電圧CIN(抵抗R2とキャパシタC2によって平滑化されたスイッチ電圧VSに相当)が所定の閾値電圧を上回ったときに、天絡保護信号を正常時の論理レベル(例えばローレベル)から異常時の論理レベル(例えばハイレベル)に切り替える。なお、「天絡」とは、外部端子T3が高電圧HVの印加端(またはこれに準ずる高電位端)にショートした状態を言う。
The power
異常信号生成回路34は、温度保護回路31から入力される温度保護信号、減電圧保護回路32から入力される減電圧保護信号、及び、天絡保護回路33から入力される天絡保護信号をそれぞれ監視し、いずれか一つでも異常が生じていた場合には、異常信号を正常時の論理レベル(例えばローレベル)から異常時の論理レベル(例えばハイレベル)に切り替える。
The abnormal
トランジスタ35は、外部端子T5から外部異常信号を出力するためのオープンドレイン出力段を形成する。スイッチ駆動装置1に異常が生じていない場合には、トランジスタ35が異常信号生成回路34によってオフとされ、外部異常信号がハイレベルとされる。一方、スイッチ駆動装置1に何らかの異常が生じている場合には、トランジスタ35が異常信号生成回路34によってオンとされ、外部異常信号がローレベルとされる。
The
<ブートストラップ回路>
上記構成から成るスイッチ駆動装置1は、ブースト電圧VB(ドライバ11などを含む高電位ブロックの駆動電圧)を生成する手段としてブートストラップ回路を有する。このブートストラップ回路は、アノードが電源電圧VCCの印加端に接続されたダイオードD1と、ダイオードD1のカソードとトランジスタN1のソースとの間に接続されたキャパシタC1と、を有し、ダイオードD1とキャパシタC1との接続ノード(外部端子T1)からブースト電圧VBを出力する。
<Bootstrap circuit>
The
トランジスタN1がオフとされてトランジスタN2がオンとされることにより、外部端子T3に現れるスイッチ電圧VSがローレベル(GND)とされているときには、電源電圧VCCの印加端からダイオードD1、キャパシタC1、及び、トランジスタN2を介する経路で電流IBが流れるので、外部端子T1と外部端子T2との間に接続されたキャパシタC1が充電される。このとき、外部端子T1に現れるブースト電圧VB(すなわち、キャパシタC1の充電電圧)は、電源電圧VCCからダイオードD1の順方向降下電圧Vfを差し引いた電圧値(=VCC−Vf)となる。 When the transistor N1 is turned off and the transistor N2 is turned on so that the switch voltage VS appearing at the external terminal T3 is at a low level (GND), the diode D1, the capacitor C1, Since the current IB flows through the path through the transistor N2, the capacitor C1 connected between the external terminal T1 and the external terminal T2 is charged. At this time, the boost voltage VB (that is, the charging voltage of the capacitor C1) appearing at the external terminal T1 becomes a voltage value (= VCC−Vf) obtained by subtracting the forward drop voltage Vf of the diode D1 from the power supply voltage VCC.
一方、キャパシタC1が充電されている状態で、トランジスタN1がオンとされてトランジスタN2がオフとされることにより、スイッチ電圧VSがローレベル(GND)からハイレベル(HV)に立ち上げられると、ブースト電圧VBは、スイッチ電圧VSのハイレベル(HV)よりもさらにキャパシタC1の充電電圧分(VCC−Vf)だけ高い電圧値(=HV+(VCC−Vf))まで引き上げられる。従って、このようなブースト電圧VBを高電位ブロック(ドライバ11、および、RSフリップフロップ回路12)やレベルシフト回路14の駆動電圧として供給することにより、Nチャネル型MOS電界効果トランジスタN1のオン/オフ制御(特にオン制御)を行うことが可能となる。
On the other hand, when the capacitor C1 is charged and the transistor N1 is turned on and the transistor N2 is turned off, the switch voltage VS is raised from the low level (GND) to the high level (HV). The boost voltage VB is pulled up to a voltage value (= HV + (VCC−Vf)) higher than the high level (HV) of the switch voltage VS by the charge voltage (VCC−Vf) of the capacitor C1. Accordingly, by supplying such a boost voltage VB as a drive voltage for the high potential block (
<上側スイッチ駆動動作>
図3は、上側スイッチ駆動動作を説明するためのタイミングチャートであり、上から順に、上側入力信号HIN、セット信号SSET、リセット信号SRESET、及び、上側出力信号HOが描写されている。なお、図3では、説明を簡単とすべく、ブートストラップ動作に伴ってセット信号SSETやリセット信号SRESETのハイレベル電位が変動する様子の描写を省略している。
<Upper switch drive operation>
FIG. 3 is a timing chart for explaining the upper switch drive operation, in which the upper input signal HIN, the set signal S SET , the reset signal S RESET , and the upper output signal HO are depicted in order from the top. In FIG. 3, for the sake of simplicity, the illustration of how the high level potentials of the set signal S SET and the reset signal S RESET vary with the bootstrap operation is omitted.
上側入力信号HINがローレベルからハイレベルに立ち上げられると、その立上りエッジをトリガとしてオン信号SON(トランジスタ141のゲート信号)がオン期間TON1だけハイレベルとされる。トランジスタ141がオンとされてセット信号SSETがハイレベルからローレベルに立ち下げられると、その立下りエッジをトリガとして上側出力信号HOがハイレベルにセットされる。
When the upper input signal HIN is raised from the low level to the high level, the ON signal S ON (the gate signal of the transistor 141) is set to the high level only during the ON period T ON1 using the rising edge as a trigger. When the
一方、上側入力信号HINがハイレベルからローレベルに立ち下げられると、その立下りエッジをトリガとしてオフ信号SOFF(トランジスタ142のゲート信号)がオン期間TON2だけハイレベルとされる。トランジスタ142がオンとされてリセット信号SRESETがハイレベルからローレベルに立ち下げられると、その立下りエッジをトリガとして上側出力信号HOがローレベルにリセットされる。
On the other hand, when the upper input signal HIN falls from the high level to the low level, the off signal S OFF (the gate signal of the transistor 142) is set to the high level only during the ON period T ON2 using the falling edge as a trigger. When the
上記の動作により、上側スイッチ駆動部10では、上側入力信号HINと同一論理レベルの上側出力信号HOが生成されて、トランジスタN1のオン/オフ制御が行われる。なお、トランジスタ141及び142のオン期間を短縮することにより、レベルシフト回路14の消費電力を抑えることが可能となる。
With the above operation, the upper
<レベルシフト回路の詳細構成>
次に、レベルシフト回路14の詳細構成について、当該回路の構成図である図4を参照しながら説明する。
<Detailed configuration of level shift circuit>
Next, a detailed configuration of the
図4に示すようにレベルシフト回路14は、Nチャネル型DMOS[Double-Diffused MOS]電界効果トランジスタ(141、142)、抵抗(143、144)、および逆流防止用ダイオード145を有する。
As shown in FIG. 4, the
各トランジスタ(141、142)のソース及びバックゲートは、いずれも逆流防止用ダイオード145を介して、接地端GNDに接続されている。トランジスタ141のドレインは、RSフリップフロップ回路12のセット端子に接続される一方、抵抗143を介して外部端子T1にも接続されている。トランジスタ142のドレインは、RSフリップフロップ回路12のリセット端子に接続される一方、抵抗144を介して外部端子T1にも接続されている。なお、トランジスタ141及び142は、いずれも、低電位ブロックを形成するトランジスタよりも高耐圧(例えば600V耐圧)に設計されている。
The sources and back gates of the transistors (141, 142) are both connected to the ground terminal GND via a
またトランジスタ141のゲートは、パルスジェネレータ15からオン信号SONが入力されるようになっている。またトランジスタ142のゲートは、パルスジェネレータ15からオフ信号SOFFが入力されるようになっている。また逆流防止用ダイオード145は、アノード側が各トランジスタ(141、142)のソース及びバックゲートに接続され、カソード側が接地端GNDに接続されている。
Further, the ON signal S ON is input from the
このようにレベルシフト回路14は、オン信号SONに応じて開閉するトランジスタ141と抵抗143を直列接続させた第1直列回路、およびオフ信号SOFFに応じて開閉するトランジスタ142と抵抗144を直列接続させた第2直列回路が、外部端子T1(電圧VBの電源と見ることができる)と接地端GNDとの間において互いに並列に設けられている。
As described above, the
そしてレベルシフト回路14は、第1直列回路上における抵抗143より接地端GNDに近い側の電圧を、オン信号SONをレベルシフトさせて生成したセット信号SSET(シフト済み信号)として、RSフリップフロップ回路12のセット端子に出力するようになっている。またレベルシフト回路14は、第2直列回路上における抵抗144より接地端GNDに近い側の電圧を、オフ信号SOFFをレベルシフトさせて生成したリセット信号SRESET(シフト済み信号)として、RSフリップフロップ回路12のリセット端子に出力するようになっている。
Then, the
また逆流防止用ダイオード145は、接地端GNDから第1直列回路および第2直列回路に向かって逆電流が流れることを、防止する役割を果す。これにより、当該逆電流に起因するセット信号SSETやリセット信号SRESETの誤信号の発生が回避され、ひいては、当該逆電流に起因する上側出力信号HOの誤信号の発生が回避される。例えば電圧VBが負に振れて正に戻る場合に、各トランジスタ(141、142)の寄生ダイオードによるリカバリ電流が各抵抗(143、144)に流れてしまい、電圧降下が発生してセット信号SSETやリセット信号SRESETの誤信号が生じることが回避される。
The reverse
2.第2実施形態
次に第2実施形態について説明する。なお第2実施形態は、レベルシフト回路14の構成、および、レベルシフト回路14とRSフリップフロップ回路12との間にフィルタ回路13を設けた点を除いて、基本的に第1実施形態と共通である。以下の説明では、第1実施形態と異なる点に重点を置き、共通する点については説明を省略することがある。
2. Second Embodiment Next, a second embodiment will be described. The second embodiment is basically the same as the first embodiment except that the configuration of the
図5は、第2実施形態に係るスイッチ駆動装置の全体構成を示すブロック図である。本図に示すように、レベルシフト回路14とRSフリップフロップ回路12との間には、フィルタ回路13が設けられている。
FIG. 5 is a block diagram showing the overall configuration of the switch drive device according to the second embodiment. As shown in the figure, a
フィルタ回路13は、端子T1側から駆動電力が供給され、レベルシフト回路14から入力される信号に所定のフィルタ処理を施して、RSフリップフロップ回路12に出力する回路である。レベルシフト回路14およびフィルタ回路13の詳細構成について、これらの構成図である図6を参照しながら説明する。まずレベルシフト回路14について説明する。
The
図6に示すようにレベルシフト回路14は、Nチャネル型DMOS[Double-Diffused MOS]電界効果トランジスタ(141、142)、および、抵抗(143、144)を有する。
As shown in FIG. 6, the
各トランジスタ(141、142)のソース及びバックゲートは、いずれも接地端GNDに接続されている。トランジスタ141のドレインは、フィルタ回路13の二つの入力端(NOT回路131aとNOT回路131c)に接続される一方、抵抗143を介して外部端子T1にも接続されている。トランジスタ142のドレインは、フィルタ回路13の二つの入力端(NOT回路131bとNOT回路131d)に接続される一方、抵抗144を介して外部端子T1にも接続されている。なお、トランジスタ141及び142は、いずれも、低電位ブロックを形成するトランジスタよりも高耐圧(例えば600V耐圧)に設計されている。
The sources and back gates of the transistors (141, 142) are both connected to the ground terminal GND. The drain of the
またトランジスタ141のゲートは、パルスジェネレータ15からオン信号SONが入力されるようになっている。またトランジスタ142のゲートは、パルスジェネレータ15からオフ信号SOFFが入力されるようになっている。なお本実施形態では、第1実施形態では設けられていた逆流防止用ダイオード145は省略されている。但し本実施形態においても、逆流防止用ダイオード145が設けられるようにしても構わない。
Further, the ON signal S ON is input from the
このようにレベルシフト回路14は、オン信号SONに応じて開閉するトランジスタ141と抵抗143を直列接続させた第1直列回路、およびオフ信号SOFFに応じて開閉するトランジスタ142と抵抗144を直列接続させた第2直列回路が、外部端子T1(電圧VBの電源と見ることが出来る)と接地端GNDとの間において互いに並列に設けられている。
As described above, the
そしてレベルシフト回路14は、第1直列回路上における抵抗143より接地端GNDに近い側(図6に示す点A1と点A2)の電圧を、オン信号SONをレベルシフトさせた信号SA(シフト済み信号)として、フィルタ回路13(NOT回路131aおよびNOT回路131c)に出力するようになっている。またレベルシフト回路14は、第2直列回路上における抵抗144より近い側(図6に示す点B1と点B2)の電圧を、オフ信号SOFFをレベルシフトさせた信号SB(シフト済み信号)として、フィルタ回路13(NOT回路131bおよびNOT回路131d)に出力するようになっている。なお点A1と点A2は同一であっても良く、点B1と点B2は同一であっても良い。
The
次にフィルタ回路13について説明する。図6に示すようにフィルタ回路13は、NOT回路(131a〜131d、133a、133b)、立上り遅延回路(132a、132d)、立下り遅延回路(132b、132c)、およびNAND回路(134a、134b)を有する。
Next, the
NOT回路131a、131b、131c、および131dの各々には、レベルシフト回路14から、信号SA、信号SB、信号SA、および信号SBの各々が入力されるようになっている。またNOT回路131aの出力端は、立上り遅延回路132aを介してNAND回路134aの一方の入力端に接続されており、NOT回路131bの出力端は、立下り遅延回路132bとNOT回路133aを順に介して、NAND回路134aの他方の入力端に接続されている。またNOT回路131cの出力端は、立下り遅延回路132cとNOT回路133bを順に介して、NAND回路134bの一方の入力端に接続されており、NOT回路131dの出力端は、立上り遅延回路132dを介してNAND回路134bの他方の入力端に接続されている。
Each of the
NAND回路134aの出力信号は、RSフリップフロップ回路12のセット信号SSETとして、RSフリップフロップ回路12のセット端子に出力されるようになっている。またNAND回路134bの出力信号は、RSフリップフロップ回路12のリセット信号SRESETとして、RSフリップフロップ回路12のリセット端子に出力されるようになっている。
The output signal of the
また立上り遅延回路132aは、前段側から入力されるパルス信号に、立上りのタイミングを予め設定されている時間だけ遅延させる立上り遅延処理を施し、信号SAAとして後段側に出力する。立下り遅延回路132bは、前段側から入力されるパルス信号に、立下りのタイミングを予め設定されている時間だけ遅延させる立下り遅延処理を施し、信号SBBとして後段側に出力する。なお信号SAAは、RSフリップフロップ回路12のセット側の主信号として用いられ、信号SBBは、セット側のマスク信号(誤パルスをマスキングする信号)として用いられる。
The rising
ここで「立上り遅延処理」は、処理対象であるパルス信号に対して、各パルスの開始のタイミングを遅延させる処理(パルス開始遅延処理)の一例である。開始のタイミングが遅延させられることにより、当該パルスの幅はその分だけ減少することになる。また「立下り遅延処理」は、処理対象であるパルス信号に対して、各パルスの終了のタイミングを遅延させる処理(パルス終了遅延処理)の一例である。終了のタイミングが遅延させられることにより、当該パルスの幅はその分だけ増大することになる。 Here, the “rising edge delay process” is an example of a process (pulse start delay process) for delaying the start timing of each pulse with respect to the pulse signal to be processed. By delaying the start timing, the width of the pulse is reduced accordingly. The “falling delay process” is an example of a process (pulse end delay process) for delaying the end timing of each pulse with respect to the pulse signal to be processed. By delaying the end timing, the width of the pulse increases correspondingly.
また立下り遅延回路132cは、前段側から入力されるパルス信号に、立下りのタイミングを予め設定されている時間だけ遅延させる立下り遅延処理を施し、信号SABとして後段側に出力する。立上り遅延回路132dは、前段側から入力されるパルス信号に、立上りのタイミングを予め設定されている時間だけ遅延させる立上り遅延処理を施し、信号SBAとして後段側に出力する。なお信号SBAは、RSフリップフロップ回路12のリセット側の主信号として用いられ、信号SABは、リセット側のマスク信号として用いられる。
The falling
上述した構成のフィルタ回路13によれば、フィルタ処理として、レベルシフト回路14から入力される信号SAおよび信号SBのパルスのうち時期的に互いにほぼ重複するものを、誤パルスとみなしてキャンセルする処理が行われるようになっている。
According to the
図7は、当該フィルタ処理が行われる場合における、各信号のタイミングチャートの一例を表している。図7では、信号SAおよび信号SBにおいて、オン信号SONおよびオフ信号SOFFに応じて正パルス(正規のパルス)P1およびP2が生じているが、これに加えて、上述したような誤パルスP3〜P6が生じている状況となっている。 FIG. 7 shows an example of a timing chart of each signal when the filter processing is performed. In FIG. 7, in the signals S A and S B , positive pulses (normal pulses) P1 and P2 are generated according to the ON signal S ON and the OFF signal S OFF. In addition to this, as described above, In this situation, erroneous pulses P3 to P6 are generated.
図7に示すように、セット側の主信号SAA(信号SAに立上り遅延処理が施された信号)については、セット側のマスク信号SBB(信号SBに立下り遅延処理が施された信号)のパルス期間(図7に着色で示す期間)において、パルスがキャンセルされる。その結果、セット信号SSETには、誤パルスP3およびP4に基づくパルスは発生していない。またリセット側の主信号SBA(信号SBに立上り遅延処理が施された信号)については、リセット側のマスク信号SAB(信号SAに立下り遅延処理が施された信号)のパルス期間(図7に着色で示す期間)において、パルスがキャンセルされる。その結果、リセット信号SRESETには、誤パルスP5およびP6に基づくパルスは発生していない。 As shown in FIG. 7, for the main signal S AA of the set side (signal rising delay processing is performed on the signal S A), the falling delay processing is performed on the mask signal S BB (signal S B of the set side The pulse is canceled in the pulse period (the period indicated by coloring in FIG. 7). As a result, no pulse based on the erroneous pulses P3 and P4 is generated in the set signal SSET . With respect to the main signal S BA of the reset side (signal rising delay processing is performed on the signal S B), the pulse period of the reset side of the mask signal S AB (signal S signal fall delay processing A is performed) In the period (colored period in FIG. 7), the pulse is canceled. As a result, no pulse based on the erroneous pulses P5 and P6 is generated in the reset signal SRESET .
フィルタ回路13によればこのようなフィルタ処理がなされ、上述したような誤パルスによる上側出力信号HOの誤信号の発生を、回避させることが可能となっている。また主信号(信号SAAと信号SBA)には立上り遅延処理が施されており、マスク信号(信号SBBと信号SAB)には立下り遅延処理が施されている。そのため、主信号における誤パルスの期間が、マスク信号のパルスの期間から逸脱していても、この逸脱の度合が各遅延処理により得られた余裕分(遅延時間に応じて定まる)に収まっていれば、この誤パルスをキャンセルことが可能となっている。これにより、フィルタ処理をより適切に(より確実に)行うことが可能となっている。
According to the
なお、立上り遅延処理および立下り遅延処理については、一方或いは両方が省略されるようにしても構わない。また立上り遅延処理や立下り遅延処理における遅延時間は、信号SAや信号SBの正パルスが誤ってキャンセルされることのないように、予め適切に設定されている。 Note that one or both of the rising delay processing and the falling delay processing may be omitted. The delay time in the rising delay processing and the fall delay processing, so as not to positive pulse of the signal S A and the signal S B is canceled by mistake, it is previously set appropriately.
3.その他
<誤信号の発生形態について>
これまでに説明した通り、第1実施形態のスイッチ駆動装置1によれば、逆流防止用ダイオード145が設けられており、レベルシフト回路14での逆電流に起因する上側出力信号HOの誤信号の発生を、回避することが可能となっている。また第2実施形態のスイッチ駆動装置1によれば、フィルタ回路13が設けられており、シフト済み信号の誤パルスに起因する上側出力信号HOの誤信号の発生を、回避することが可能となっている。
3. Others <Error signal generation mode>
As described so far, according to the
ここで、逆流防止用ダイオード145やフィルタ回路13が設けられていないと仮定したときの、上側出力信号HOの誤信号の発生形態の幾つかの例について、図8〜図11の各タイミングチャートを例示しながら言及する。なおこれらのタイミングチャートは何れも、下側入力信号LIN、上側入力信号HIN、ブースト電圧VB、スイッチ電圧VS、セット信号SSET、リセット信号SRESET、RSフリップフロップ回路12の出力信号SQ、および上側出力信号HOについてのタイミングチャートである。
Here, the timing charts of FIGS. 8 to 11 are shown for several examples of the generation form of the error signal of the upper output signal HO when it is assumed that the
図8は、上側スイッチ駆動部10のON時に、高いdVS/dt(>0)の電圧変化が生じたときのタイミングチャートを例示している。本図に示すように、電圧VSの変化に伴って電圧VBが急峻に変化すると、トランジスタ141および142の寄生容量への充電に起因し、セット信号SSETおよびリセット信号SRESETの立上りが遅れる。この遅延の度合は、寄生容量の差によって異なる。また抵抗143および144のバラツキによっても、立上りの遅延の度合が異なることがある。
FIG. 8 illustrates a timing chart when a high dVS / dt (> 0) voltage change occurs when the upper
このような遅延度合の差により、セット信号SSETがFF閾値(RSフリップフロップ回路12が信号変化を認識する電圧の閾値)に達するタイミングと、リセット信号SRESETがFF閾値に達するタイミングにずれが生じる。図8に示すようにセット信号SSETがFF閾値に達すると、図8に太線で示すように上側出力信号HOはハイレベルに保たれるのが正規であるところ、ローレベルに落ちてしまう。このようにして、上側出力信号HOの誤信号が発生することになる。
Due to such a difference in the degree of delay, there is a difference between the timing at which the set signal S SET reaches the FF threshold (the threshold of the voltage at which the RS flip-
図9は、上側スイッチ駆動部10の回生時に、高いdVS/dt(>0)の電圧変化が生じたときのタイミングチャートを例示している。本図に示すように、電圧VSの変化に伴って電圧VBが急峻に変化すると、図8の場合と同様に、セット信号SSETがFF閾値に達するタイミングと、リセット信号SRESETがFF閾値に達するタイミングにずれが生じる。
FIG. 9 illustrates a timing chart when a high dVS / dt (> 0) voltage change occurs during regeneration of the upper
図9に示すようにリセット信号SRESETがFF閾値に達すると、図9に太線で示すように上側出力信号HOはローレベルに保たれるのが正規であるところ、ハイレベルに変化してしまう。このようにして、上側出力信号HOの誤信号が発生することになる。なお、上側出力信号HOがハイレベルに変化した後、下側入力信号LINがハイレベルになると、上下アームの短絡により装置が破損するおそれがある。 As shown in FIG. 9, when the reset signal S RESET reaches the FF threshold, the upper output signal HO is normally kept at a low level as shown by a thick line in FIG. 9, but changes to a high level. . In this way, an error signal of the upper output signal HO is generated. If the lower input signal LIN becomes high level after the upper output signal HO has changed to high level, the device may be damaged due to a short circuit between the upper and lower arms.
図10は、dVS/dt(<0)の電圧変化が生じたとき(特に寄生容量の差に着目する場合)のタイミングチャートを例示している。本図に示すように、電圧VSの変化に伴って電圧VBが急峻に変化し負電位へアンダーシュートすると、トランジスタ141および142のボディダイオードに順バイアスがかかり、接地端GNDからのリカバリ電流(逆電流)が発生する。
FIG. 10 illustrates a timing chart when a voltage change of dVS / dt (<0) occurs (particularly when paying attention to a difference in parasitic capacitance). As shown in this figure, when the voltage VB changes steeply with the change of the voltage VS and undershoots to a negative potential, the body diodes of the
このとき、セット信号SSETおよびリセット信号SRESETの立上りは、トランジスタ141および142の寄生容量への充電に起因して遅れる。この遅延の度合は、寄生容量の差によって異なる。また抵抗143および144のバラツキによっても、立上りの遅延の度合が異なることがある。
At this time, rising of the set signal S SET and the reset signal S RESET is delayed due to charging of the parasitic capacitances of the
このような遅延度合の差により、セット信号SSETがFF閾値に達するタイミングと、リセット信号SRESETがFF閾値に達するタイミングにずれが生じる。図10に示すようにリセット信号SRESETがFF閾値に達すると、図10に太線で示すように上側出力信号HOはローレベルに保たれるのが正規であるところ、ハイレベルに変化してしまう。このようにして、上側出力信号HOの誤信号が発生することになる。 Due to the difference in the degree of delay, there is a difference between the timing when the set signal S SET reaches the FF threshold and the timing when the reset signal S RESET reaches the FF threshold. As shown in FIG. 10, when the reset signal S RESET reaches the FF threshold, the upper output signal HO is normally maintained at a low level as shown by a thick line in FIG. . In this way, an error signal of the upper output signal HO is generated.
図11は、dVS/dt(<0)の電圧変化が生じたとき(特に寄生ダイオードの影響に着目する場合)のタイミングチャートを例示している。本図に示すように、電圧VSの変化に伴って電圧VBが急峻に変化し負電位へアンダーシュートすると、トランジスタ141および142のボディダイオードに順バイアスがかかり、接地端GNDからのリカバリ電流(逆電流)が発生する。
FIG. 11 illustrates a timing chart when a voltage change of dVS / dt (<0) occurs (particularly when attention is paid to the influence of a parasitic diode). As shown in this figure, when the voltage VB changes steeply with the change of the voltage VS and undershoots to a negative potential, the body diodes of the
このとき、セット信号SSETおよびリセット信号SRESETの立上りは、トランジスタ141および142の寄生容量への充電に起因して遅れる。ここで双方の寄生容量が同等であるとしても、トランジスタ141側にリカバリ電流が流れるため、寄生ダイオードの影響により立上りの遅延の度合は異なる。そのため、図11の場合と同様の形態により、上側出力信号HOの誤信号が発生することになる。
At this time, rising of the set signal S SET and the reset signal S RESET is delayed due to charging of the parasitic capacitances of the
フィルタ回路13が設けられている第2実施形態のスイッチ駆動装置1によれば、上述した何れの形態による上側出力信号HOの誤信号の発生についても、回避することが可能である。また第1実施形態のスイッチ駆動装置1によれば、フィルタ回路13が省略されていながらも、逆電流(リカバリ電流)に起因した形態による上側出力信号HOの誤信号の発生を、回避することが可能となっている。
According to the
なお電圧VSの急峻な変化は、スイッチ駆動装置のアーム出力を高速にスイッチングするほど発生し易くなる。そのため従来は、上述したような誤信号の発生を抑えるように、このスイッチングの速度を落とすようにしていた。しかしこの場合には、スイッチング損失が増大し、インバータの効率が低下するという欠点がある。この点、本実施形態に係るスイッチ駆動装置1によれば、誤信号の発生を回避する手段を有しているため、アーム出力の高速なスイッチングが可能であり、インバータの効率向上を図ることが可能である。
A steep change in the voltage VS is more likely to occur as the arm output of the switch driving device is switched at a higher speed. For this reason, conventionally, the switching speed has been reduced so as to suppress the occurrence of the error signal as described above. However, in this case, there is a disadvantage that the switching loss increases and the efficiency of the inverter decreases. In this regard, according to the
<スイッチ駆動装置の適用例>
次に、スイッチ駆動装置1の適用例について説明する。図12は、スイッチ駆動装置1の第1適用例を示す図である。図12に示すように、スイッチ駆動装置1は、トランジスタN1及びN2を駆動してモータ2(例えば、白物家電用のコンプレッサモータやファンモータ)の駆動電流Imを制御するモータ駆動装置として適用することが可能である。なお、図12では、モータ2として三相交流モータが例示されているが、スイッチ駆動装置1の駆動対象はこれに限定されるものではなく、二相交流モータや直流モータなども駆動対象とすることが可能である。
<Application example of switch drive device>
Next, an application example of the
図13は、スイッチ駆動装置1の第2適用例を示す図である。図13に示すように、スイッチ駆動装置1は、トランジスタN1及びN2を相補的(排他的)に駆動して入力電圧Vinから所望の出力電圧Voutを生成する同期整流型のスイッチング電源装置として適用することも可能である。なお、上記の「相補的(排他的)」という文言は、トランジスタN1及びN2のオン/オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタN1及びN2の同時オフ期間が設けられている場合も含む。
FIG. 13 is a diagram illustrating a second application example of the
図14は、スイッチ駆動装置1の第3適用例を示す図である。図14に示すように、スイッチ駆動装置1は、トランジスタN1を駆動して入力電圧Vinから所望の出力電圧Voutを生成する非同期整流型のスイッチング電源装置として適用することも可能である。
FIG. 14 is a diagram illustrating a third application example of the
以上の通り、本発明の実施形態等について説明したが、本発明の構成は上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 As described above, the embodiment and the like of the present invention have been described. However, the configuration of the present invention can be variously modified within the scope of the present invention in addition to the above-described embodiment. That is, the above-described embodiment is an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not the description of the above-described embodiment, but the claims. It should be understood that all modifications that come within the meaning and range of equivalents of the claims are included.
本発明は、例えば、白物家電用モータドライバに好適に利用することが可能である。 The present invention can be suitably used for, for example, a motor driver for white goods.
1 スイッチ駆動装置
2 モータ
10 上側スイッチ駆動部
11 ドライバ
12 RSフリップフロップ回路
13 フィルタ回路
131a〜131d、133a、133b NOT回路
132a、132d 立上り遅延回路
132b、132c 立下り遅延回路
134a、134b NAND回路
14 レベルシフト回路
141、142 Nチャネル型DMOS電界効果トランジスタ
143、144 抵抗
145 逆流防止用ダイオード
15 パルスジェネレータ
16 コントローラ
17 レベルシフタ
18 シュミットトリガ
19 抵抗
20 下側スイッチ駆動部
21 ドライバ
22 コントローラ
23 遅延部
24 レベルシフタ
25 シュミットトリガ
26 抵抗
30 異常保護部
31 温度保護回路
32 減電圧保護回路
33 天絡保護回路
34 異常信号生成回路
35 Nチャネル型MOS電界効果トランジスタ
N1、N2 Nチャネル型MOS電界効果トランジスタ
R1、R2 抵抗
C1、C2 キャパシタ
D1 ダイオード
T0〜T8 外部端子
DESCRIPTION OF
Claims (6)
第1シフト済み信号および第2シフト済み信号に対して、フィルタ処理を施すフィルタ回路と、を備え、
前記レベルシフト回路は、
第1入力信号に応じて開閉する第1スイッチング素子と抵抗を直列接続させた第1直列回路、および、第2入力信号に応じて開閉する第2スイッチング素子と抵抗を直列接続させた第2直列回路が、電源と接地端との間において互いに並列に設けられており、
第1直列回路上の電圧を第1シフト済み信号とし、第2直列回路上の電圧を第2シフト済み信号とするものであり、
前記フィルタ回路は、
第1シフト済み信号にパルス終了遅延処理を施して第2シフト済み信号に対応するマスク信号を生成するとともに、第2シフト済み信号にパルス終了遅延処理を施して第1シフト済み信号に対応するマスク信号を生成し、
前記フィルタ処理として、前記マスク信号のパルス期間において、第1シフト済み信号および第2シフト済み信号のパルスをキャンセルする処理を行うことを特徴とする信号伝達回路。 A level shift circuit for level-shifting each pulse signal of the first input signal and the second input signal to form a first shifted signal and a second shifted signal, respectively;
A filter circuit that performs a filtering process on the first shifted signal and the second shifted signal,
The level shift circuit includes:
A first series circuit in which a first switching element that opens and closes in response to a first input signal and a resistor are connected in series, and a second series in which a second switching element that opens and closes in response to a second input signal and a resistor are connected in series The circuit is provided in parallel with each other between the power source and the ground terminal,
The voltage on the first series circuit is the first shifted signal, the voltage on the second series circuit is the second shifted signal,
The filter circuit is
The first shifted signal is subjected to pulse end delay processing to generate a mask signal corresponding to the second shifted signal, and the second shifted signal is subjected to pulse end delay processing to correspond to the first shifted signal. Generate a signal,
The signal transmission circuit characterized in that, as the filtering process, a process of canceling the pulses of the first shifted signal and the second shifted signal is performed in the pulse period of the mask signal.
前記RSフリップフロップ回路の出力に応じた出力信号を生成してスイッチに供給するドライバと、
を有することを特徴とするスイッチ駆動装置。 A signal transmission circuit according to claim 3;
A driver that generates an output signal corresponding to the output of the RS flip-flop circuit and supplies the output signal to the switch;
A switch driving device comprising:
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