JP2015014839A - 情報処理システム - Google Patents

Abstract

【課題】通信装置と記憶装置との相互認証の処理の高速化及び効率化を図ることが可能な、情報処理システムを得る。【解決手段】通信装置２は、半導体記憶装置３に通信装置２を認証させるための認証コードＳ（Ｎ）を、半導体記憶装置３に送信する。半導体記憶装置３は、認証コードＳ（Ｎ）に基づいて通信装置２を認証し、通信装置２を正当と判定した場合には、通信装置２に半導体記憶装置３を認証させるための認証コードＳ（Ｎ＋１）を、認証コードＳ（Ｎ）に応答して通信装置２に送信する。通信装置２は、認証コードＳ（Ｎ＋１）に基づいて半導体記憶装置３を認証する。【選択図】図３

Description

本発明は、通信装置と記憶装置とを備える情報処理システムに関する。

通信装置とそれに接続される半導体記憶装置とを備える情報処理システムにおいては、半導体記憶装置に記憶されたコンテンツデータが不正に読み出されることを防止すべく、コンテンツデータへのアクセスを許可する前に、通信装置と半導体記憶装置とが相互に正当性を認証し合う技術（相互認証技術）が実用化されている。

一般的なチャレンジアンドレスポンス型の相互認証では、通信装置は、第１の認証コードを生成し、当該第１の認証コードを暗号化して半導体記憶装置に送信する。半導体記憶装置は、受信した第１の認証コードを復号した後、当該第１の認証コードを再び暗号化して通信装置に送信する。通信装置は、受信した第１の認証コードを復号した後、半導体記憶装置に送信した第１の認証コードと、半導体記憶装置から受信した第１の認証コードとが一致するか否かによって、半導体記憶装置の正当性を認証する。また、通信装置が半導体記憶装置の正当性を認証した後、半導体記憶装置は、第２の認証コードを生成し、当該第２の認証コードを暗号化して通信装置に送信する。通信装置は、受信した第２の認証コードを復号した後、当該第２の認証コードを再び暗号化して半導体記憶装置に送信する。半導体記憶装置は、受信した第２の認証コードを復号した後、通信装置に送信した第２の認証コードと、通信装置から受信した第２の認証コードとが一致するか否かによって、通信装置の正当性を認証する。

なお、下記特許文献１には、複数の相互認証手続を準備しておき、ＣＰＵが複数の相互認証手続の中から一の相互認証手続を選択することにより、その選択した相互認証手続をＣＰＵが実行する情報処理装置が開示されている。

特開２０００−３４９７５１号公報

上述した一般的なチャレンジアンドレスポンス型の相互認証によると、通信装置から半導体記憶装置への第１の認証コードの送信及びその応答値の受信と、半導体記憶装置から通信装置への第２の認証コードの送信及びその応答値の受信とが、順に行われる。従って、相互認証の所要時間が長くなるとともに、その処理内容が複雑である。

本発明はかかる事情に鑑みて成されたものであり、通信装置と記憶装置との相互認証の処理の高速化及び効率化を図ることが可能な、情報処理システムを得ることを目的とするものである。

本発明の第１の態様に係る情報処理システムは、通信装置と、前記通信装置に接続される記憶装置と、を備える情報処理システムであって、前記通信装置は、前記記憶装置に前記通信装置を認証させるための第１の認証コードを前記記憶装置に送信し、前記記憶装置は、前記第１の認証コードに基づいて前記通信装置を認証し、前記通信装置を正当と判定した場合には、前記通信装置に前記記憶装置を認証させるための第２の認証コードを、前記第１の認証コードに応答して前記通信装置に送信し、前記通信装置は、前記第２の認証コードに基づいて前記記憶装置を認証することを特徴とするものである。

第１の態様に係る情報処理システムによれば、通信装置は、第１の認証コードを記憶装置に送信し、記憶装置は、第１の認証コードに基づいて通信装置を認証し、通信装置を正当と判定した場合には、第２の認証コードを第１の認証コードに応答して通信装置に送信し、通信装置は、第２の認証コードに基づいて記憶装置を認証する。従って、通信装置から記憶装置への第１の認証コードの送信と、それに応答する記憶装置から通信装置への第２の認証コードの送信との、一往復の通信によって、通信装置と記憶装置との相互認証を行うことができる。その結果、通信装置及び記憶装置それぞれからの往復通信（合計で二往復の通信）が必要となる一般的なチャレンジアンドレスポンス型の相互認証と比較すると、処理の高速化及び効率化を図ることが可能となる。

本発明の第２の態様に係る情報処理システムは、第１の態様に係る情報処理システムにおいて特に、前記通信装置は、第１の数列を生成する第１の数列生成部と、前記第１の数列を含む前記第１の認証コードを生成する第１の認証制御部と、を有し、前記記憶装置は、前記第１の数列と同一の第２の数列を生成する第２の数列生成部と、前記第２の数列を含む前記第２の認証コードを生成する第２の認証制御部と、を有し、前記第２の認証制御部は、前記第１の認証コードに含まれる前記第１の数列と、前記第２の数列生成部が生成した前記第２の数列とが一致するか否かによって、前記通信装置を認証し、前記第１の認証制御部は、前記第２の認証コードに含まれる前記第２の数列と、前記第１の数列生成部が生成した前記第１の数列とが一致するか否かによって、前記記憶装置を認証することを特徴とするものである。

第２の態様に係る情報処理システムによれば、第２の認証制御部は、第１の認証コードに含まれる第１の数列と、第２の数列生成部が生成した第２の数列とが一致するか否かによって、通信装置を認証する。通信装置が不正である場合には、第１の認証コードには、第２の数列生成部が生成した第２の数列と一致する第１の数列が含まれていない。従って、通信装置が不正であることを、確実に検出することが可能となる。また、第１の認証制御部は、第２の認証コードに含まれる第２の数列と、第１の数列生成部が生成した第１の数列とが一致するか否かによって、記憶装置を認証する。記憶装置が不正である場合には、第２の認証コードには、第１の数列生成部が生成した第１の数列と一致する第２の数列が含まれていない。従って、記憶装置が不正であることを、確実に検出することが可能となる。

本発明の第３の態様に係る情報処理システムは、第２の態様に係る情報処理システムにおいて特に、前記第１の数列生成部及び前記第２の数列生成部は、認証の処理毎に異なる前記第１の数列及び前記第２の数列をそれぞれ生成することを特徴とするものである。

第３の態様に係る情報処理システムによれば、第１の数列生成部及び第２の数列生成部は、認証の処理毎に異なる第１の数列及び第２の数列をそれぞれ生成する。その結果、第１の認証コード及び第２の認証コードは認証の処理毎に変更されるため、セキュリティ強度を向上することが可能となる。

本発明の第４の態様に係る情報処理システムは、第２又は第３の態様に係る情報処理システムにおいて特に、前記通信装置から前記記憶装置に送信される前記第１の認証コードに含まれる前記第１の数列と、当該第１の認証コードに応答して前記記憶装置から前記通信装置に送信される前記第２の認証コードに含まれる前記第２の数列とは、互いに異なることを特徴とするものである。

第４の態様に係る情報処理システムによれば、通信装置から記憶装置に送信される第１の認証コードに含まれる第１の数列と、当該第１の認証コードに応答して記憶装置から通信装置に送信される第２の認証コードに含まれる第２の数列とは、互いに異なる。つまり、通信装置が記憶装置に送信する第１の認証コードと、通信装置が記憶装置から受信する第２の認証コードとは、互いに異なる。このように、送信時と受信時とで認証コードを異ならせることにより、セキュリティ強度を向上することが可能となる。

本発明の第５の態様に係る情報処理システムは、第４の態様に係る情報処理システムにおいて特に、前記第２の認証制御部は、前記通信装置を認証する際に生成された前記第２の数列の次に生成された更新後の第２の数列を含めて、前記第２の認証コードを生成し、前記第１の認証制御部は、当該第２の認証コードに含まれる前記更新後の第２の数列と、前記第１の認証コードを生成する際に生成された前記第１の数列の次に生成された更新後の第１の数列とが一致するか否かによって、前記記憶装置を認証することを特徴とするものである。

第５の態様に係る情報処理システムによれば、第２の認証制御部は、通信装置を認証する際に生成された第２の数列の次に生成された更新後の第２の数列を含めて、第２の認証コードを生成する。これにより、記憶装置から通信装置に送信する第２の認証コードを、通信装置から記憶装置に送信する第１の認証コードから簡易かつ確実に変更することが可能となる。また、第１の認証制御部は、第２の認証コードに含まれる更新後の第２の数列と、第１の認証コードを生成する際に生成された第１の数列の次に生成された更新後の第１の数列とが一致するか否かによって、記憶装置を認証する。記憶装置が正当である場合には、第２の認証コードに含まれる更新後の第２の数列は、第１の数列生成部によって生成された更新後の第１の数列に一致しており、一方、記憶装置が不正である場合には、第２の認証コードに含まれる更新後の第２の数列は、第１の数列生成部によって生成された更新後の第１の数列に一致していない。従って、更新後の第２の数列が更新後の第１の数列に一致するか否かを確認することによって、記憶装置が正当であるか不正であるかを簡易かつ確実に判定することが可能となる。

本発明によれば、通信装置と記憶装置との相互認証の処理の高速化及び効率化を図ることが可能となる。

本発明の実施の形態に係る情報処理システムの全体構成を概略的に示す図である。 マイクロプロセッサの構成を示す図である。 メモリコントローラの構成を示す図である。 メモリコントローラの構成を示す図である。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。

図１は、本発明の実施の形態に係る情報処理システム１の全体構成を概略的に示す図である。情報処理システム１は、通信装置２と半導体記憶装置３とを備えて構成されている。通信装置２は、例えばパーソナルコンピュータである。半導体記憶装置３は、例えば、通信装置２に着脱自在に接続可能なメモリカードである。あるいは、半導体記憶装置３に代えて、光ディスクや磁気ディスク等の任意の記憶装置を用いることもできる。

通信装置２は、ソフトウェア処理によって情報処理システム１を制御するメインシステムとしてのマイクロプロセッサ１１（主制御部）と、マイクロプロセッサ１１とは別に実装されたメモリコントローラ１２（第１の制御回路）とを備えて構成されている。メモリコントローラ１２は、ハードウェア処理によって半導体記憶装置３を制御する。

半導体記憶装置３は、画像、音声、テキスト、コード、管理情報等の任意のコンテンツデータが記憶されたメモリアレイ２２（記憶部）と、メモリアレイ２２を制御するメモリコントローラ２１（第２の制御回路）とを備えて構成されている。メモリアレイ２２は、例えばＮＡＮＤ型フラッシュメモリを用いて構成されている。但し、この例に限定されるものではなく、メモリアレイ２２はＮＯＲ型フラッシュメモリ等を用いて構成されていても良い。

図２は、マイクロプロセッサ１１の構成を示す図である。マイクロプロセッサ１１は、バス４７を介して相互に接続された、ＣＰＵ４１、演算器４２、ＲＡＭ４３、ＲＯＭ４４、ブリッジ４５、及びレジスタ４６を備えて構成されている。

図３は、メモリコントローラ１２の構成を示す図である。図３の接続関係で示すように、メモリコントローラ１２は、鍵生成部５１（第１の数列生成部）、暗号化・復号部５２、認証制御部５３（第１の認証制御部）、及びマスク回路５４，５５を備えて構成されている。鍵生成部５１は、機密性の高い固定値の共有鍵Ｐを用いて、所定の乱数生成アルゴリズムによってランダムな数列（以下の例ではセッション鍵Ｋ）を生成する。鍵生成部５１は、メモリコントローラ１２がマイクロプロセッサ１１から認証コマンドＣを受領する度に、毎回異なるセッション鍵Ｋ（ナンス）を生成する。

図４は、メモリコントローラ２１の構成を示す図である。図４の接続関係で示すように、メモリコントローラ２１は、鍵生成部６１（第２の数列生成部）、暗号化・復号部６２、及び認証制御部６３（第２の認証制御部）を備えて構成されている。鍵生成部６１は、鍵生成部５１が保持している共有鍵Ｐと同一の共有鍵Ｐを用いて、鍵生成部５１と同一の乱数生成アルゴリズムによって、鍵生成部５１が生成するセッション鍵Ｋと同一のセッション鍵Ｋを生成する。鍵生成部６１は、メモリコントローラ２１がメモリコントローラ１２から暗号化認証コードＸを受信する度に、毎回異なるセッション鍵Ｋを生成する。

以下、図３，４を参照して、通信装置２と半導体記憶装置３との相互認証の処理について説明する。前提として、暗号化・復号部５２，６２は、鍵生成部５１，６１が前回生成したセッション鍵Ｋ（Ｎ−１）によって初期化されているものとする。また、相互認証の処理が完了して通信装置２及び半導体記憶装置３の正当性が互いに認証されるまでは、マイクロプロセッサ１１からメモリアレイ２２へのアクセスは許可されていない。

まずマイクロプロセッサ１１は、相互認証の実行を指示するための所定バイト長の認証コマンドＣを発行する。認証コマンドＣは、それが認証コマンドであることを識別するための特定のコマンドＩＤと、コマンドＩＤ以外のデータとを含む。メモリコントローラ１２は、マイクロプロセッサ１１から認証コマンドＣを受領し、受領した認証コマンドＣを認証制御部５３に入力する。

次に鍵生成部５１は、認証制御部５３からの要求に従ってセッション鍵Ｋ（Ｎ）を生成する。セッション鍵Ｋ（Ｎ）は、暗号化・復号部５２及び認証制御部５３に入力される。

次に認証制御部５３は、認証コマンドＣ及びセッション鍵Ｋ（Ｎ）に基づいて認証コードＳ（Ｎ）を生成する。例えば、認証コマンドＣのコマンドＩＤ以外のデータを、セッション鍵Ｋ（Ｎ）に置き換えることにより、コマンドＩＤとセッション鍵Ｋ（Ｎ）とを含む認証コードＳ（Ｎ）を生成する。認証制御部５３は、生成した認証コードＳ（Ｎ）を暗号化・復号部５２に入力する。

次に暗号化・復号部５２は、現在設定されているセッション鍵Ｋ（Ｎ−１）を用いて認証コードＳ（Ｎ）を暗号化することにより、暗号化認証コードＸ（Ｎ）を生成する。そして、生成した暗号化認証コードＸ（Ｎ）をメモリコントローラ２１に送信する。

次に認証制御部５３は、鍵生成部５１が今回生成したセッション鍵Ｋ（Ｎ）によって、暗号化・復号部５２を初期化する。

メモリコントローラ２１は、メモリコントローラ１２から受信した暗号化認証コードＸ（Ｎ）を、暗号化・復号部６２に入力する。

次に暗号化・復号部６２は、現在設定されているセッション鍵Ｋ（Ｎ−１）を用いて暗号化認証コードＸ（Ｎ）を復号することにより、認証コードＳ（Ｎ）を再生する。そして、再生した認証コードＳ（Ｎ）を認証制御部６３に入力する。

次に鍵生成部６１は、認証制御部６３からの要求に従ってセッション鍵Ｋ（Ｎ）を生成する。セッション鍵Ｋ（Ｎ）は、暗号化・復号部６２及び認証制御部６３に入力される。

次に認証制御部６３は、暗号化認証コードＸ（Ｎ）の復号により再生した認証コードＳ（Ｎ）に含まれるセッション鍵Ｋ（Ｎ）と、鍵生成部６１から入力されたセッション鍵Ｋ（Ｎ）とを比較することにより、通信装置２（又はメモリコントローラ１２。以下同様）の正当性を認証する。具体的には、両セッション鍵Ｋ（Ｎ）が一致する場合には通信装置２を正当と判定し、両セッション鍵Ｋ（Ｎ）が一致しない場合には通信装置２を不正と判定する。

認証制御部６３は、通信装置２を不正と判定した場合には、暗号化・復号部６２に対して通信装置２からの送信データの受信を禁止する。これにより、メモリコントローラ２１は、以後に通信装置２から半導体記憶装置３に向けて送信されるデータを受信しない。

一方、通信装置２を正当と判定した場合には、次に認証制御部６３は、鍵生成部６１が今回生成したセッション鍵Ｋ（Ｎ）によって、暗号化・復号部６２を初期化する。

次に鍵生成部６１は、認証制御部６３からの要求に従って、次回のセッション鍵Ｋ（Ｎ＋１）を生成する。セッション鍵Ｋ（Ｎ＋１）は、認証制御部６３に入力される。

次に認証制御部６３は、鍵生成部６１から入力されたセッション鍵Ｋ（Ｎ＋１）に基づいて認証コードＳ（Ｎ＋１）を生成する。例えば、セッション鍵Ｋ（Ｎ＋１）をそのまま認証コードＳ（Ｎ＋１）として使用する。認証制御部６３は、生成した認証コードＳ（Ｎ＋１）を暗号化・復号部６２に入力する。

次に暗号化・復号部６２は、現在設定されているセッション鍵Ｋ（Ｎ）を用いて認証コードＳ（Ｎ＋１）を暗号化することにより、暗号化認証コードＹ（Ｎ＋１）を生成する。そして、生成した暗号化認証コードＹ（Ｎ＋１）をメモリコントローラ１２に送信する。

メモリコントローラ１２は、メモリコントローラ２１から受信した暗号化認証コードＹ（Ｎ＋１）を、暗号化・復号部５２に入力する。

次に暗号化・復号部５２は、現在設定されているセッション鍵Ｋ（Ｎ）を用いて暗号化認証コードＹ（Ｎ＋１）を復号することにより、認証コードＳ（Ｎ＋１）を再生する。そして、再生した認証コードＳ（Ｎ＋１）を認証制御部５３に入力する。

次に鍵生成部５１は、認証制御部５３からの要求に従ってセッション鍵Ｋ（Ｎ＋１）を生成する。セッション鍵Ｋ（Ｎ＋１）は、認証制御部５３に入力される。

次に認証制御部５３は、暗号化認証コードＹ（Ｎ＋１）の復号により再生した認証コードＳ（Ｎ＋１）に含まれるセッション鍵Ｋ（Ｎ＋１）と、鍵生成部５１から入力されたセッション鍵Ｋ（Ｎ＋１）とを比較することにより、半導体記憶装置３（又はメモリコントローラ２１。以下同様）の正当性を認証する。具体的には、両セッション鍵Ｋ（Ｎ＋１）が一致する場合には半導体記憶装置３を正当と判定し、両セッション鍵Ｋ（Ｎ＋１）が一致しない場合には半導体記憶装置３を不正と判定する。

認証制御部５３は、半導体記憶装置３を不正と判定した場合には、データをオール「０」又はオール「１」に置換する等のマスク処理を有効にする制御信号Ｄを、マスク回路５４，５５に入力する。これにより、通信装置２と半導体記憶装置３との間での以後の通信が遮断される。

一方、半導体記憶装置３を正当と判定した場合には、次に認証制御部５３は、マスク処理を無効にする制御信号Ｄを、マスク回路５４，５５に入力する。これにより、通信装置２は、半導体記憶装置３に対してコンテンツデータの読み出しコマンド等を送信することが可能となり、また、半導体記憶装置３からコンテンツデータを受信することが可能となる。

次回の相互認証の処理では、認証制御部６３は、再生した認証コードＳ（Ｎ＋１）に含まれるセッション鍵Ｋ（Ｎ＋１）と、鍵生成部６１が生成したセッション鍵Ｋ（Ｎ＋１）とが一致するか否かによって、メモリコントローラ１２の正当性を認証する。また、認証制御部５３は、再生した認証コードＳ（Ｎ＋２）に含まれるセッション鍵Ｋ（Ｎ＋２）と、鍵生成部５１が生成したセッション鍵Ｋ（Ｎ＋２）とが一致するか否かによって、メモリコントローラ２１の正当性を認証する。

このように本実施の形態に係る情報処理システム１によれば、通信装置２は、第１の認証コードＳ（Ｎ）を半導体記憶装置３に送信する。半導体記憶装置３は、認証コードＳ（Ｎ）に基づいて通信装置を認証し、通信装置２を正当と判定した場合には、第２の認証コードＳ（Ｎ＋１）を認証コードＳ（Ｎ）に応答して通信装置２に送信する。そして、通信装置２は、認証コードＳ（Ｎ＋１）に基づいて半導体記憶装置３を認証する。従って、通信装置２から半導体記憶装置３への認証コードＳ（Ｎ）の送信と、それに応答する半導体記憶装置３から通信装置２への認証コードＳ（Ｎ＋１）の送信との、一往復の通信によって、通信装置２と半導体記憶装置３との相互認証を行うことができる。その結果、通信装置２及び半導体記憶装置３それぞれからの往復通信（合計で二往復の通信）が必要となる一般的なチャレンジアンドレスポンス型の相互認証と比較すると、処理の高速化及び効率化を図ることが可能となる。

また、本実施の形態に係る情報処理システム１によれば、認証制御部６３は、再生した認証コードＳ（Ｎ）に含まれるセッション鍵Ｋ（Ｎ）と、鍵生成部６１が生成したセッション鍵Ｋ（Ｎ）とが一致するか否かによって、通信装置２の正当性を認証する。通信装置２が不正である場合には、認証コードＳ（Ｎ）には、鍵生成部６１が生成したセッション鍵Ｋ（Ｎ）と一致するセッション鍵Ｋ（Ｎ）が含まれていない。従って、通信装置２が不正であることを、確実に検出することが可能となる。また、認証制御部５３は、再生した認証コードＳ（Ｎ＋１）に含まれるセッション鍵Ｋ（Ｎ＋１）と、鍵生成部５１が生成したセッション鍵Ｋ（Ｎ＋１）とが一致するか否かによって、メモリコントローラ２１の正当性を認証する。半導体記憶装置３が不正である場合には、認証コードＳ（Ｎ＋１）には、鍵生成部５１が生成したセッション鍵Ｋ（Ｎ＋１）と一致するセッション鍵Ｋ（Ｎ＋１）が含まれていない。従って、半導体記憶装置３が不正であることを、確実に検出することが可能となる。

また、本実施の形態に係る情報処理システム１によれば、鍵生成部５１，６１は、認証の処理毎に異なるセッション鍵Ｋをそれぞれ生成する。その結果、認証コードＳは認証の処理毎に変更されるため、セキュリティ強度を向上することが可能となる。

また、本実施の形態に係る情報処理システム１によれば、通信装置２から半導体記憶装置３に送信される認証コードＳ（Ｎ）に含まれるセッション鍵Ｋ（Ｎ）と、当該認証コードＳ（Ｎ）に応答して半導体記憶装置３から通信装置２に送信される認証コードＳ（Ｎ＋１）に含まれるセッション鍵Ｋ（Ｎ＋１）とは、互いに異なる。つまり、通信装置２が半導体記憶装置３に送信する認証コードＳ（Ｎ）と、通信装置２が半導体記憶装置３から受信する認証コードＳ（Ｎ＋１）とは、互いに異なる。このように、送信時と受信時とで認証コードＳを異ならせることにより、セキュリティ強度を向上することが可能となる。

また、本実施の形態に係る情報処理システム１によれば、認証制御部６３は、通信装置２を認証する際に生成されたセッション鍵Ｋ（Ｎ）の次に生成された更新後のセッション鍵Ｋ（Ｎ＋１）を含めて、認証コードＳ（Ｎ＋１）を生成する。これにより、半導体記憶装置３から通信装置２に送信する認証コードＳ（Ｎ＋１）を、通信装置２から半導体記憶装置３に送信する認証コードＳ（Ｎ）から簡易かつ確実に変更することが可能となる。また、認証制御部５３は、認証コードＳ（Ｎ＋１）に含まれる更新後のセッション鍵Ｋ（Ｎ＋１）と、認証コードＳ（Ｎ）を生成する際に生成されたセッション鍵Ｋ（Ｎ）の次に生成された更新後のセッション鍵Ｋ（Ｎ＋１）とが一致するか否かによって、半導体記憶装置３を認証する。半導体記憶装置３が正当である場合には、認証コードＳ（Ｎ＋１）に含まれる更新後のセッション鍵Ｋ（Ｎ＋１）は、鍵生成部５１によって生成された更新後のセッション鍵Ｋ（Ｎ＋１）に一致しており、一方、半導体記憶装置３が不正である場合には、認証コードＳ（Ｎ＋１）に含まれる更新後のセッション鍵Ｋ（Ｎ＋１）は、鍵生成部５１によって生成された更新後のセッション鍵Ｋ（Ｎ＋１）に一致していない。従って、両セッション鍵Ｋ（Ｎ＋１）が一致するか否かを確認することによって、半導体記憶装置３が正当であるか不正であるかを簡易かつ確実に判定することが可能となる。

１ 情報処理システム
２ 通信装置
３ 半導体記憶装置
１１ マイクロプロセッサ
１２ メモリコントローラ
２１ メモリコントローラ
２２ メモリアレイ
５１ 鍵生成部
５２ 暗号化・復号部
５３ 認証制御部
６１ 鍵生成部
６２ 暗号化・復号部
６３ 認証制御部

Claims (5)

1. 通信装置と、
   前記通信装置に接続される記憶装置と、
   を備える情報処理システムであって、
   前記通信装置は、前記記憶装置に前記通信装置を認証させるための第１の認証コードを前記記憶装置に送信し、
   前記記憶装置は、前記第１の認証コードに基づいて前記通信装置を認証し、前記通信装置を正当と判定した場合には、前記通信装置に前記記憶装置を認証させるための第２の認証コードを、前記第１の認証コードに応答して前記通信装置に送信し、
   前記通信装置は、前記第２の認証コードに基づいて前記記憶装置を認証する、情報処理システム。
2. 前記通信装置は、
   第１の数列を生成する第１の数列生成部と、
   前記第１の数列を含む前記第１の認証コードを生成する第１の認証制御部と、
   を有し、
   前記記憶装置は、
   前記第１の数列と同一の第２の数列を生成する第２の数列生成部と、
   前記第２の数列を含む前記第２の認証コードを生成する第２の認証制御部と、
   を有し、
   前記第２の認証制御部は、前記第１の認証コードに含まれる前記第１の数列と、前記第２の数列生成部が生成した前記第２の数列とが一致するか否かによって、前記通信装置を認証し、
   前記第１の認証制御部は、前記第２の認証コードに含まれる前記第２の数列と、前記第１の数列生成部が生成した前記第１の数列とが一致するか否かによって、前記記憶装置を認証する、請求項１に記載の情報処理システム。
3. 前記第１の数列生成部及び前記第２の数列生成部は、認証の処理毎に異なる前記第１の数列及び前記第２の数列をそれぞれ生成する、請求項２に記載の情報処理システム。
4. 前記通信装置から前記記憶装置に送信される前記第１の認証コードに含まれる前記第１の数列と、当該第１の認証コードに応答して前記記憶装置から前記通信装置に送信される前記第２の認証コードに含まれる前記第２の数列とは、互いに異なる、請求項２又は３に記載の情報処理システム。
5. 前記第２の認証制御部は、前記通信装置を認証する際に生成された前記第２の数列の次に生成された更新後の第２の数列を含めて、前記第２の認証コードを生成し、
   前記第１の認証制御部は、当該第２の認証コードに含まれる前記更新後の第２の数列と、前記第１の認証コードを生成する際に生成された前記第１の数列の次に生成された更新後の第１の数列とが一致するか否かによって、前記記憶装置を認証する、請求項４に記載の情報処理システム。
   

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