JP2014239426A - Digital correction circuit for a/d conversion circuit, a/d conversion circuit, and image sensor device - Google Patents

Digital correction circuit for a/d conversion circuit, a/d conversion circuit, and image sensor device Download PDF

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Abstract

PROBLEM TO BE SOLVED: To correct errors caused by an analog circuit in an integrating/cyclic A/D conversion device in a digital domain.SOLUTION: A digital correction circuit for, in an integrating/cyclic A/D conversion circuit for sequentially performing folding integration A/D conversion and cyclic A/D conversion with the use of an operational amplification circuit, correcting an A/D conversion value by subtracting from the A/D conversion value a digital value of a nonlinear error caused by a gain error of folding integration having a predetermined number of times of integration (M) and a predetermined number of times of folding (M) calculates a digital value of a first error (E) substantially proportional to the number of times of folding (M), which is a nonlinear error caused by the gain error of the folding integration, and subtracts the first error (E) from the A/D conversion value. In addition, a digital value of a second error (E) that is an integration error of the folding integration is furthermore calculated, and the first error (E) and the second error (E) are subtracted from the A/D conversion value.

Description

本発明は、アナログ信号をディジタル信号に変換するA/D変換回路のためのディジタル補正回路、A/D変換回路、及びイメージセンサデバイスに関する。   The present invention relates to a digital correction circuit, an A / D conversion circuit, and an image sensor device for an A / D conversion circuit that converts an analog signal into a digital signal.
特許文献1には、A/D変換器が記載されている。このA/D変換器では、入力されたアナログ信号に対して積分型(又は折り返し積分型)A/D変換が行われると共に、折り返し積分型A/D変換の残差アナログ信号に対して巡回型A/D変換が行われる。折り返し積分型A/D変換では、入力信号の標本化及び標本値の積分を繰り返しながらA/D変換のための演算が行われ、アナログ信号からディジタル値が得られる。このA/D変換における方式では、積分によるノイズ低減を図りながら折り返し動作によってダイナミックレンジが拡大されるので、低ノイズとダイナミックレンジの両立を図ることができる。   Patent Document 1 describes an A / D converter. In this A / D converter, an integration type (or folding integration type) A / D conversion is performed on an input analog signal, and a cyclic type is applied to a residual analog signal of the folding integration type A / D conversion. A / D conversion is performed. In the folded integration type A / D conversion, calculation for A / D conversion is performed while repeating sampling of the input signal and integration of the sample value, and a digital value is obtained from the analog signal. In this A / D conversion method, the dynamic range is expanded by the folding operation while reducing noise by integration, so that both low noise and dynamic range can be achieved.
特許文献1に記載された折り返し積分型A/D変換器では、例えば、入力信号の電圧の範囲が0V〜1Vであった場合には、その出力の範囲は、−1V〜1Vというように2倍になる。この場合において、折り返し積分型A/D変換の後に行う巡回型A/D変換を全差動型の巡回型A/D変換器で構成すれば、同じ参照電圧を用いながら、折り返し積分における入力電圧範囲の2倍の入力電圧範囲に対応することが可能である。   In the folded integration type A / D converter described in Patent Document 1, for example, when the voltage range of the input signal is 0V to 1V, the output range is 2 such as −1V to 1V. Double. In this case, if the cyclic A / D conversion performed after the folded integration A / D conversion is configured by a fully differential cyclic A / D converter, the input voltage in the folded integration is used while using the same reference voltage. It is possible to accommodate an input voltage range that is twice the range.
しかしながら、シングルエンド構成のA/D変換器により巡回型A/D変換器を構成する場合には、全差動型の1/2の入力電圧範囲にしか対応できないといった問題があった。すなわち、特許文献1に記載されたA/D変換器において、シングルエンド構成のA/D変換器を適用すると、入力電圧の振幅範囲が半分に制限されることとなる。一方、かかるA/D変換器において、小面積化、低消費電力化のためシングルエンド構成を適用したいという要請があった。   However, when a cyclic A / D converter is configured by a single-ended A / D converter, there is a problem that only a half input voltage range of the fully differential type can be handled. That is, in the A / D converter described in Patent Document 1, when an A / D converter having a single-end configuration is applied, the amplitude range of the input voltage is limited to half. On the other hand, in such A / D converters, there has been a demand to apply a single-ended configuration in order to reduce the area and power consumption.
そこで、本発明者らは、CMOSイメージセンサに搭載するカラム並列型A/D変換器として、折り返し積分型A/D変換と巡回型A/D変換を順次行う方式を、これまで開発してきた(例えば、特許文献2参照)。これは、多数回のサンプリングと積分及び、折り返し動作により、センサのノイズを低減しながら、広いダイナミックレンジと高い分解能(濃淡階調)をもつことができるものであり、広く実用化が可能である。   Therefore, the present inventors have so far developed a method of sequentially performing a folding integration type A / D conversion and a cyclic type A / D conversion as a column parallel type A / D converter mounted on a CMOS image sensor ( For example, see Patent Document 2). It is possible to have a wide dynamic range and high resolution (tone gradation) while reducing the noise of the sensor by sampling, integration and folding operations many times, and can be widely put into practical use. .
国際公開第2008/016049号パンフレットInternational Publication No. 2008/016049 Pamphlet 国際公開第2012/111821号パンフレットInternational Publication No. 2012/111821 Pamphlet 特許第4469989号公報Japanese Patent No. 4469989
上述の折り返し積分型A/D変換と巡回型A/D変換を順次行うA/D変換器(以下、積分・巡回型A/D変換器という。)をより高速かつ低消費電力化する上で、A/D変換器内のアナログ回路により生じる誤差をディジタル領域で補正することが有効である。しかしながら、巡回型A/D変調回路のディジタル補正回路については特許文献3において開示されているが、積分・巡回型A/D変換器のディジタル補正回路については開発されていなかった。   In order to achieve higher speed and lower power consumption in the A / D converter (hereinafter referred to as an integral / cyclic A / D converter) that sequentially performs the above-described folded-integral A / D conversion and cyclic A / D conversion. It is effective to correct an error caused by an analog circuit in the A / D converter in the digital domain. However, although a digital correction circuit of a cyclic A / D modulation circuit is disclosed in Patent Document 3, a digital correction circuit of an integration / cyclic A / D converter has not been developed.
本発明の目的は以上の問題点を解決し、積分・巡回型A/D変換回路内のアナログ回路により生じる誤差をディジタル領域で補正することができるA/D変換回路用ディジタル補正回路、A/D変換回路、及びイメージセンサデバイスを提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems and to provide a digital correction circuit for an A / D conversion circuit capable of correcting an error caused by an analog circuit in an integration / cyclic type A / D conversion circuit in the digital domain. It is to provide a D conversion circuit and an image sensor device.
上述のように、積分・巡回型A/D変換装置をより高速かつ低消費電力化する上で、当該A/D変換装置内のアナログ回路により生じる誤差をディジタル領域で補正することが有効である。高速化、低消費電力化のためには、小さいサイズのキャパシタと、低利得のアンプを利用することが有効であるが、これにより、A/D変換器の精度が劣化し、非線形誤差が大きくなる。その精度劣化をディジタル領域での処理で補正を行い、非線形誤差を十分小さくすることができれば、小さいサイズのキャパシタと、低利得のアンプで高精度のA/D変換器が実現でき、高速、低消費電力化が図られる。本発明は、これらを実現するために以下の手段を用いることを特徴としている。   As described above, it is effective to correct an error generated by an analog circuit in the A / D converter in the digital domain in order to make the integration / cyclic A / D converter faster and reduce power consumption. . In order to increase speed and reduce power consumption, it is effective to use a small-sized capacitor and a low-gain amplifier, but this degrades the accuracy of the A / D converter and increases nonlinear errors. Become. If the accuracy degradation can be corrected by processing in the digital domain and the nonlinear error can be made sufficiently small, a highly accurate A / D converter can be realized with a small size capacitor and a low gain amplifier. Power consumption can be reduced. The present invention is characterized by using the following means in order to realize these.
本発明に係るA/D変換回路用ディジタル補正回路は、演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路において、所定の積分回数(M)及び所定の折り返し回数(M)を有する折り返し積分の利得誤差によって生じる非線形誤差のディジタル値をA/D変換値から減算することによりA/D変換値を補正するディジタル補正回路であって、
上記折り返し積分の利得誤差によって生じる非線形誤差であって、実質的に上記折り返し回数(M)に比例する第1の誤差(EFR)のディジタル値を計算し、上記A/D変換値から上記第1の誤差(EFR)を減算することによりA/D変換値を補正する補正手段を備えたことを特徴とする。
A digital correction circuit for an A / D conversion circuit according to the present invention is an integration / cyclic A / D conversion circuit that sequentially performs folded integration type A / D conversion and cyclic type A / D conversion using an operational amplifier circuit. Digital that corrects an A / D conversion value by subtracting a digital value of a nonlinear error caused by a gain error of folding integration having a predetermined integration number (M) and a predetermined folding number (M 1 ) from the A / D conversion value A correction circuit,
A digital value of a first error (E FR ) that is a non-linear error caused by a gain error of the folding integration and is substantially proportional to the number of foldings (M 1 ) is calculated, and the digital value is calculated from the A / D conversion value. A correction means for correcting the A / D conversion value by subtracting the first error (E FR ) is provided.
上記ディジタル補正回路において、上記補正手段は、入力電圧(Vin)として第1の参照電圧(VRL)を上記演算増幅回路に与えて1回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型A/D変換を行った第1のA/D変換値と、入力電圧(Vin)として上記第1の参照電圧(VRL)よりも高い第2の参照電圧(VRH)を上記演算増幅回路に与えて1回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型A/D変換を行った第2のA/D変換値とを計算した後、上記第2のA/D変換値から上記第1のA/D変換値を減算し、当該減算値を上記巡回型A/D変換の入力側に換算することにより、上記第1の誤差(EFR)のディジタル値を計算することを特徴とする。 In the digital correction circuit, the correction means supplies the first reference voltage (V RL ) as the input voltage (V in ) to the operational amplifier circuit to perform one integration, and then the operational amplifier circuit at that time A first A / D conversion value obtained by performing cyclic A / D conversion on the output voltage of the second output voltage and a second higher than the first reference voltage (V RL ) as the input voltage (V in ). The second reference voltage (V RH ) is applied to the operational amplifier circuit and integrated once, and then the output voltage of the operational amplifier circuit at that time is subjected to cyclic A / D conversion for a predetermined number of cycles. The first A / D conversion value is subtracted from the second A / D conversion value, and the subtraction value is input to the cyclic A / D conversion side. by converting, calculating the digital value of the first error (E FR) And features.
また、上記ディジタル補正回路において、上記補正手段は、複数回のA/D変換動作に対する上記第1の誤差(EFR)に関する積分非直線誤差(INL)の計算値に基づいて、当該積分非直線誤差(INL)の二乗値を複数回のA/D変換動作に対して加算してなるコスト関数が最小となるときの上記第1の誤差(EFR)のディジタル値を計算することを特徴とする。 Further, in the digital correction circuit, the correction means is based on a calculation value of an integral nonlinear error (INL) related to the first error (E FR ) with respect to a plurality of A / D conversion operations. Calculating a digital value of the first error (E FR ) when the cost function obtained by adding the square value of the error (INL) to a plurality of A / D conversion operations is minimized. To do.
さらに、上記ディジタル補正回路において、上記補正手段は、上記折り返し積分の利得誤差によって生じる非線形誤差であって、上記折り返し積分の積分誤差である第2の誤差(EFI)のディジタル値をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)及び上記第2の誤差(EFI)を減算することを特徴とする。 Further, in the digital correction circuit, the correction means further calculates a digital value of a second error (E FI ) that is a non-linear error caused by the gain error of the folding integration and is an integration error of the folding integration. The first error (E FR ) and the second error (E FI ) are subtracted from the A / D conversion value.
またさらに、上記ディジタル補正回路において、上記補正手段は、上記折り返し積分のうち何回目の積分であるかを示す積分回数(i)を示すコードデータと、上記折り返し積分の折り返しの有無を示すデータ(D(i))とに基づいて、上記第2の誤差(EFI)のディジタル値を計算することを特徴とする。 Still further, in the digital correction circuit, the correction means includes code data indicating the number of integrations (i) indicating the number of integrations of the folding integration, and data indicating the presence / absence of folding of the folding integration ( The digital value of the second error (E FI ) is calculated based on D I (i)).
上記ディジタル補正回路において、上記補正手段は、上記第2の誤差(EFI)のディジタル値を計算する回路をカラム回路内に設け、当該計算する回路は、
何回目の積分であるかを示す積分回数(i)を計数するアップカウンタと、
上記折り返し積分の折り返しの有無を示すデータをクロックとして動作するレジスタと、
上記アップカウンタからの積分回数(i)と,上記レジスタからのデータとを加算して当該加算値のデータを上記レジスタを介して上記第2の誤差(EFI)のディジタル値を計算するための補正係数(m)として出力する加算器とを備えたことを特徴とする。
In the digital correction circuit, the correction means includes a circuit for calculating a digital value of the second error (E FI ) in the column circuit, and the calculation circuit includes:
An up-counter that counts the number of integrations (i) indicating the number of integrations;
A register that operates using data indicating the presence or absence of the folding integration as a clock; and
The number of integrations (i) from the up-counter and the data from the register are added to calculate the digital value of the second error (E FI ) through the register with the added value data And an adder that outputs the correction coefficient (m 1 ).
また、上記ディジタル補正回路において、上記補正手段は、巡回型A/D変換において上記演算増幅回路の入力端子に接続される容量(C)と当該入力端子と出力端子との間に接続される積分容量(C)との間のキャパシタのミスマッチによる誤差に対応する第3の誤差(Eg1)をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)、上記第2の誤差(EFI)及び上記第3の誤差(Eg1)を減算することを特徴とする。 In the digital correction circuit, the correction means is connected between a capacitor (C 1 ) connected to the input terminal of the operational amplifier circuit and the input terminal and the output terminal in cyclic A / D conversion. A third error (E g1 ) corresponding to an error due to a capacitor mismatch with the integral capacitance (C 2 ) is further calculated, and the first error (E FR ) and the first error are calculated from the A / D conversion value. 2 error (E FI ) and the third error (E g1 ) are subtracted.
さらに、上記ディジタル補正回路において、上記補正手段は、巡回型A/D変換において上記演算増幅回路の入力端子に接続される2つの容量(C1a,C1)間のキャパシタのミスマッチによる誤差に対応する第4の誤差(Em1)をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)及び上記第2の誤差(EFI)に加えて、上記第3の誤差(Eg1)と上記第4の誤差(Em1)とのうちの少なくとも1つを減算することを特徴とする。 Further, in the digital correction circuit, the correction means copes with an error due to a mismatch of capacitors between two capacitors (C 1a , C1 b ) connected to the input terminal of the operational amplifier circuit in the cyclic A / D conversion. The fourth error (E m1 ) is further calculated, and the third error (E FI ) is added to the first error (E FR ) and the second error (E FI ) from the A / D conversion value. E g1 ) and at least one of the fourth error (E m1 ) is subtracted.
また、上記ディジタル補正回路において、上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とを同一の回路を用いて構成されることを特徴とする。   Further, in the digital correction circuit, the integration / cyclic A / D conversion circuit is configured by using the same circuit as the folded integration A / D conversion circuit and the cyclic A / D conversion circuit. It is characterized by being.
さらに、上記ディジタル補正回路において、上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする。   Further, in the digital correction circuit, the integration / cyclic A / D conversion circuit is configured by using different circuits for the folded integration A / D conversion circuit and the cyclic A / D conversion circuit. It is characterized by being.
本発明に係るA/D変換回路は、演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路において、上記ディジタル補正回路を備えたことを特徴とする。   An A / D conversion circuit according to the present invention is an integration / cyclic A / D conversion circuit that sequentially performs a folded integration type A / D conversion and a cyclic A / D conversion using an operational amplifier circuit. It is provided with.
また、上記A/D変換回路において、上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とを同一の回路を用いて構成されることを特徴とする。   In the A / D conversion circuit, the integration / cyclic A / D conversion circuit uses the same circuit for the folded integration A / D conversion circuit and the cyclic A / D conversion circuit. It is characterized by being configured.
さらに、上記A/D変換回路において、上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする。   Further, in the A / D conversion circuit, the integration / cyclic A / D conversion circuit uses different circuits for the folded integration A / D conversion circuit and the cyclic A / D conversion circuit. It is characterized by being configured.
本発明に係るイメージセンサデバイスは、画像を読み取るイメージセンサデバイスにおいて、
上記画像を読み取った画素値信号をA/D変換するA/D変換回路を備え、
上記A/D変換回路は、演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路であって、上記ディジタル補正回路を備えたことを特徴とする。
An image sensor device according to the present invention is an image sensor device that reads an image.
An A / D conversion circuit for A / D converting the pixel value signal obtained by reading the image;
The A / D conversion circuit is an integration / cyclic A / D conversion circuit that sequentially performs folded integration type A / D conversion and cyclic type A / D conversion using an operational amplifier circuit, and the digital correction circuit is It is characterized by having.
また、上記イメージセンサデバイスにおいて、上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とを同一の回路を用いて構成されることを特徴とする。   In the image sensor device, the integration / cyclic A / D conversion circuit is configured by using the same circuit for the folded integration A / D conversion circuit and the cyclic A / D conversion circuit. It is characterized by being.
さらに、上記イメージセンサデバイスにおいて、上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする。   Further, in the image sensor device, the integration / cyclic A / D conversion circuit includes the folded integration A / D conversion circuit and the cyclic A / D conversion circuit using different circuits. It is characterized by being.
本発明にかかるディジタル補正回路によれば、当該ディジタル補正により、A/D変換装置の高精度化、すなわち高分解能化を行うことができ、例えば14ビットの高精度のA/D変換が実現でき、しかも低消費電力で、高速化することができる。   According to the digital correction circuit of the present invention, the digital correction can improve the accuracy of the A / D converter, that is, increase the resolution, and can realize, for example, a 14-bit highly accurate A / D conversion. In addition, the speed can be increased with low power consumption.
本発明の第1の実施形態に係るA/D変換器の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the A / D converter which concerns on the 1st Embodiment of this invention. 図1に示された巡回型A/D変換器における参照電圧発生回路の回路図である。FIG. 2 is a circuit diagram of a reference voltage generation circuit in the cyclic A / D converter shown in FIG. 1. 図1に示された巡回型A/D変換器における参照電圧発生回路の回路図である。FIG. 2 is a circuit diagram of a reference voltage generation circuit in the cyclic A / D converter shown in FIG. 1. 図1のA/D変換器で用いるイメージセンサセルを示す図面である。It is drawing which shows the image sensor cell used with the A / D converter of FIG. 図1に示されたA/D変換器における積分型A/D変換の動作を示す図面である。It is drawing which shows the operation | movement of integral type A / D conversion in the A / D converter shown by FIG. 図1のA/D変換器のシミュレーションによるゲインステージの入出力特性を示す図面である。It is drawing which shows the input-output characteristic of the gain stage by simulation of the A / D converter of FIG. 図1のA/D変換器のシミュレーションによるゲインステージの入出力特性の比較例を示す図面である。It is drawing which shows the comparative example of the input-output characteristic of a gain stage by simulation of the A / D converter of FIG. 図1のA/D変換器においてアナログCDSを実施する場合の1水平読み出し期間における処理タイミングを示す図、及びディジタルCDSを実施する場合の1水平読み出し期間における処理タイミングを示す図である。FIG. 2 is a diagram showing processing timing in one horizontal readout period when analog CDS is performed in the A / D converter of FIG. 1 and a processing timing in one horizontal readout period when digital CDS is implemented. 図1に示されたA/D変換器における巡回型A/D変換の動作を示す図面である。It is drawing which shows operation | movement of cyclic | annular A / D conversion in the A / D converter shown by FIG. 図1に示されたA/D変換器における積分型A/D変換の動作を示す図面である。It is drawing which shows the operation | movement of integral type A / D conversion in the A / D converter shown by FIG. 図6のシミュレーションに対応する、入力信号であるアナログ信号VINの入力レベルとディジタルカウント値との関係を示す図である。It is a figure which shows the relationship between the input level of the analog signal VIN which is an input signal, and a digital count value corresponding to the simulation of FIG. A/D変換器における積分型A/D変換の動作を示す図面である。It is drawing which shows the operation | movement of integral type A / D conversion in an A / D converter. 図12に示した積分型A/D変換の動作における、シミュレーションによるゲインステージの入出力特性を示す図面である。It is drawing which shows the input-output characteristic of the gain stage by simulation in the operation | movement of integral type A / D conversion shown in FIG. 図1のA/D変換器においてコンパレータの出力信号からディジタル値を生成するための構成を示すブロック図である。2 is a block diagram showing a configuration for generating a digital value from an output signal of a comparator in the A / D converter of FIG. 1. FIG. 図14に示した構成の一部の回路図である。FIG. 15 is a circuit diagram of a part of the configuration shown in FIG. 14. 図14に示した構成の一部の回路図である。FIG. 15 is a circuit diagram of a part of the configuration shown in FIG. 14. 本発明の第2の実施形態に係るCMOSイメージセンサ101の構成を示すブロック図である。It is a block diagram which shows the structure of the CMOS image sensor 101 which concerns on the 2nd Embodiment of this invention. 図17のディジタル補正回路112の構成を示すブロック図である。It is a block diagram which shows the structure of the digital correction circuit 112 of FIG. 図12の折り返し積分型A/D変換器の動作を示す入出力電圧特性を示す図である。It is a figure which shows the input-output voltage characteristic which shows the operation | movement of the folding | integrating integration type A / D converter of FIG. 図18のディジタル補正回路112のために誤差パラメータem1,em2を計測するための回路を示す回路図である。FIG. 19 is a circuit diagram showing a circuit for measuring error parameters e m1 and e m2 for the digital correction circuit 112 of FIG. 18. 図18のディジタル補正回路112のために誤差パラメータEFRを計測するための一方法であるコスト関数を用いた方法を示すコスト関数のグラフである。19 is a graph of a cost function showing a method using a cost function, which is one method for measuring the error parameter E FR for the digital correction circuit 112 of FIG. 図18のディジタル補正回路112のために誤差EFIを計測するための積分・巡回型ADCアレイ4内のカラム回路150の回路を示す回路図である。FIG. 19 is a circuit diagram showing a circuit of a column circuit 150 in the integration / cyclic ADC array 4 for measuring an error EFI for the digital correction circuit 112 of FIG. 18. 図17のディジタル補正回路112を用いたA/D変換回路のMATLABシミュレーション結果であって、無補正で誤差パラメータP1を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。FIG. 18 is a MATLAB simulation result of an A / D conversion circuit using the digital correction circuit 112 of FIG. 17, and shows an integral nonlinearity error (INL) and differential nonlinearity with respect to the digital code when the error parameter P1 is used without correction. It is a graph which shows an error (DNL). 図17のディジタル補正回路112を用いたA/D変換回路のMATLABシミュレーション結果であって、方法M1で誤差パラメータP1を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。FIG. 18 is a MATLAB simulation result of the A / D conversion circuit using the digital correction circuit 112 of FIG. 17, and shows integral nonlinearity error (INL) and differential nonlinearity for the digital code when the error parameter P1 is used in the method M1. It is a graph which shows an error (DNL). 図17のディジタル補正回路112を用いたA/D変換回路のMATLABシミュレーション結果であって、方法M2で誤差パラメータP1を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。FIG. 18 is a MATLAB simulation result of an A / D conversion circuit using the digital correction circuit 112 of FIG. 17, and shows integral nonlinearity error (INL) and differential nonlinearity with respect to a digital code when the error parameter P1 is used in the method M2. It is a graph which shows an error (DNL). 図17のディジタル補正回路112を用いたA/D変換回路のMATLABシミュレーション結果であって、無補正で誤差パラメータP2を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。FIG. 18 is a MATLAB simulation result of an A / D conversion circuit using the digital correction circuit 112 of FIG. 17, and shows an integral nonlinearity error (INL) and differential nonlinearity with respect to the digital code when the error parameter P2 is used without correction. It is a graph which shows an error (DNL). 図17のディジタル補正回路112を用いたA/D変換回路のMATLABシミュレーション結果であって、方法M1で誤差パラメータP2を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。FIG. 18 is a MATLAB simulation result of an A / D conversion circuit using the digital correction circuit 112 in FIG. 17, and shows integral nonlinearity error (INL) and differential nonlinearity with respect to a digital code when the error parameter P2 is used in the method M1. It is a graph which shows an error (DNL). 図17のディジタル補正回路112を用いたA/D変換回路のMATLABシミュレーション結果であって、方法M2で誤差パラメータP2を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。FIG. 18 is a MATLAB simulation result of an A / D conversion circuit using the digital correction circuit 112 of FIG. 17, and shows integral nonlinearity error (INL) and differential nonlinearity with respect to a digital code when the error parameter P2 is used in the method M2. It is a graph which shows an error (DNL). 本発明の第3の実施形態に係るA/D変換器の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the A / D converter which concerns on the 3rd Embodiment of this invention. 図29の折り返し積分型A/D変換回路201及びその周辺回路の構成を示す回路図である。FIG. 30 is a circuit diagram illustrating a configuration of a folded integration type A / D conversion circuit 201 and its peripheral circuits in FIG. 29. 図30の参照電圧発生回路37Cの構成を示す回路図である。FIG. 31 is a circuit diagram showing a configuration of a reference voltage generation circuit 37C of FIG. 30. 図30の折り返し積分型A/D変換回路201の動作を示す図面である。FIG. 31 is a diagram showing an operation of the folding integration type A / D conversion circuit 201 of FIG. 30. FIG. 図32に示した折り返し積分型A/D変換回路201の動作における、シミュレーションによるゲインステージの入出力特性を示す図面である。FIG. 33 is a diagram showing input / output characteristics of a gain stage by simulation in the operation of the folding integration type A / D conversion circuit 201 shown in FIG. 32. 図32に示した折り返し積分型A/D変換回路201のシミュレーションに対応する、入力信号であるアナログ信号VINの入力レベルとディジタルカウント値との関係を示す図である。FIG. 33 is a diagram illustrating a relationship between an input level of an analog signal VIN , which is an input signal, and a digital count value, corresponding to the simulation of the folding integration type A / D conversion circuit 201 illustrated in FIG. 32. 図29の巡回型A/D変換回路202及びその周辺回路の構成を示す回路図である。FIG. 30 is a circuit diagram showing a configuration of a cyclic A / D conversion circuit 202 in FIG. 29 and its peripheral circuits.
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のA/D変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。   The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, embodiments of the A / D converter, the image sensor device, and the method for generating a digital signal from an analog signal according to the present invention will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.
第1の実施形態.
図1は、本実施形態に係るA/D変換器の回路図である。A/D変換回路111は、いわゆる折り返し積分型のA/D変換である第1のA/D変換動作と、巡回型A/D変換である第2のA/D変換動作を、同一の回路構成を用いて実施する。A/D変換回路111は、当該A/D変換回路111が有するスイッチの時系列の制御パターンの変更により、第1及び第2のA/D変換動作を実現する。
First embodiment.
FIG. 1 is a circuit diagram of an A / D converter according to this embodiment. The A / D conversion circuit 111 has the same circuit for a first A / D conversion operation that is a so-called folded integration type A / D conversion and a second A / D conversion operation that is a cyclic type A / D conversion. Implement using the configuration. The A / D conversion circuit 111 realizes the first and second A / D conversion operations by changing the time-series control pattern of the switches included in the A / D conversion circuit 111.
このA/D変換回路111は、ゲインステージ15と、A/D変換回路17と、論理回路19と、D/A変換回路21とを備える。また、A/D変換回路111は、参照電圧発生回路37及びクロック発生器41を含む。   The A / D conversion circuit 111 includes a gain stage 15, an A / D conversion circuit 17, a logic circuit 19, and a D / A conversion circuit 21. The A / D conversion circuit 111 includes a reference voltage generation circuit 37 and a clock generator 41.
ゲインステージ15は、ディジタル値に変換されるアナログ信号VINを受ける入力15a、及び演算値VOPを提供する出力15bを含む。また、ゲインステージ15は、シングルエンド型の演算増幅回路23、及び第1〜第3のキャパシタ25、27、29を含む。 The gain stage 15 includes an input 15a receiving the analog signal V IN to be converted to a digital value, and an output 15b to provide a calculation value V OP. The gain stage 15 includes a single-ended operational amplifier circuit 23 and first to third capacitors 25, 27, and 29.
演算増幅回路23は、第1の入力23a、出力23b、及び第2の入力23cを有しており、出力23bの信号の位相は、第1の入力23aに与えられた信号の位相と反転している。例えば、第1及び第2の入力23a、23cは、それぞれ、反転入力端子及び非反転入力端子であり、出力23bは、非反転出力端子である。例えば、演算増幅回路23の第2の入力23cは、基準電位線LCOMに接続されており、また基準電位VCOMを受ける。 The operational amplifier circuit 23 has a first input 23a, an output 23b, and a second input 23c. The phase of the signal of the output 23b is inverted from the phase of the signal applied to the first input 23a. ing. For example, the first and second inputs 23a and 23c are an inverting input terminal and a non-inverting input terminal, respectively, and the output 23b is a non-inverting output terminal. For example, a second input 23c of the operational amplifier circuit 23 is connected to a reference potential line L COM, also receives a reference voltage V COM.
また、ゲインステージ15は、キャパシタ25、27、29及び演算増幅回路23の接続を行うための複数のスイッチを含む。図1に示されるスイッチ43、47、49、51、53、55の配置は一例である。これらのスイッチ43、47、49、51、53の制御は、クロック発生器41によって行われる。   The gain stage 15 includes a plurality of switches for connecting the capacitors 25, 27, and 29 and the operational amplifier circuit 23. The arrangement of the switches 43, 47, 49, 51, 53, and 55 shown in FIG. 1 is an example. The switches 43, 47, 49, 51, 53 are controlled by the clock generator 41.
また、ゲインステージ15は、第1のA/D変換動作において、第1の演算動作及び第1の格納動作を行うことができ、第2のA/D変換動作において、第2の演算動作及び第2の格納動作を行うことができる。   The gain stage 15 can perform the first calculation operation and the first storage operation in the first A / D conversion operation, and the second calculation operation and the second storage operation in the second A / D conversion operation. A second storage operation can be performed.
第1の演算動作では、演算増幅回路23及び第1〜第3のキャパシタ25、27、29により演算値VOPを生成する。 In the first calculation operation, the calculation value V OP is generated by the calculation amplifier circuit 23 and the first to third capacitors 25, 27, and 29.
第1の格納動作では、第1のキャパシタ25は、D/A変換回路21の第1の出力21aから供給される第1若しくは第2の基準参照電圧VRH,VRL又はゲインステージの入力15aから供給されるアナログ信号VINを格納する。また、第1の格納動作では、第2のキャパシタ27は、D/A変換回路21の第2の出力21bから供給される第1又は第2の基準参照電圧VRH,VRLを格納する。また、第1の格納動作では、第3のキャパシタ29は、演算増幅回路23の出力23bと第1の入力23aとの間に接続されることにより、演算値VOPを保持する。 In the first storing operation, the first capacitor 25 is connected to the first or second reference reference voltage V RH or V RL supplied from the first output 21 a of the D / A conversion circuit 21 or the gain stage input 15 a. The analog signal V IN supplied from is stored. In the first storing operation, the second capacitor 27 stores the first or second reference reference voltages V RH and V RL supplied from the second output 21 b of the D / A conversion circuit 21. In the first storing operation, the third capacitor 29 is connected between the output 23b of the operational amplifier circuit 23 and the first input 23a, thereby holding the calculated value VOP .
また、第1の演算動作では、第1の格納動作において第1又は第2の基準参照電圧VRH,VRLが第1のキャパシタ25に格納された場合には、第1のキャパシタ25がアナログ信号VINを受ける入力15aと演算増幅回路23の第1の入力23aとの間に接続され、第1の格納動作においてアナログ信号VINが第1のキャパシタ25に格納された場合には、第1のキャパシタ25がD/A変換回路21の第1の出力21aと演算増幅回路23の第1の入力23aとの間に接続される。また、第1の演算動作では、第2のキャパシタ27がD/A変換回路21の第2の出力21bと演算増幅回路23の第1の入力23aとの間に接続される。さらに、第1の演算動作では、第3のキャパシタ29が演算増幅回路23の出力23bと第1の入力23aとの間に接続されることにより、演算値VOPがゲインステージ23の出力15bに生成される。 In the first calculation operation, when the first or second reference reference voltages V RH and V RL are stored in the first capacitor 25 in the first storage operation, the first capacitor 25 is analog. When the analog signal VIN is stored in the first capacitor 25 in the first storing operation, it is connected between the input 15a that receives the signal VIN and the first input 23a of the operational amplifier circuit 23. One capacitor 25 is connected between the first output 21 a of the D / A conversion circuit 21 and the first input 23 a of the operational amplifier circuit 23. In the first arithmetic operation, the second capacitor 27 is connected between the second output 21 b of the D / A conversion circuit 21 and the first input 23 a of the operational amplifier circuit 23. Further, in the first calculation operation, the third capacitor 29 is connected between the output 23b of the operational amplifier circuit 23 and the first input 23a, so that the calculated value V OP is applied to the output 15b of the gain stage 23. Generated.
第2の格納動作では、演算値VOPを第1及び第2のキャパシタ25、27に格納する。第2の演算動作では、演算増幅回路23及び第1〜第3のキャパシタ25、27、29により演算値VOPを生成する。すなわち、第2の演算動作では、第3のキャパシタ29が演算増幅回路23の出力23bと第1の入力23aとの間に接続されると共に第1及び第2のキャパシタ25,27がそれぞれD/A変換回路21の第1の出力21a又は第2の出力21bと第1の入力23aとの間に接続されて、演算値VOPが当該ゲインステージ15の出力15bに生成される。 In the second storing operation, the calculated value V OP is stored in the first and second capacitors 25 and 27. In the second calculation operation, the calculation value V OP is generated by the calculation amplifier circuit 23 and the first to third capacitors 25, 27, and 29. That is, in the second arithmetic operation, the third capacitor 29 is connected between the output 23b of the operational amplifier circuit 23 and the first input 23a, and the first and second capacitors 25, 27 are respectively connected to D / Connected between the first output 21 a or the second output 21 b of the A conversion circuit 21 and the first input 23 a, the calculated value V OP is generated at the output 15 b of the gain stage 15.
第1〜第3のキャパシタ25、27、29は、各種の信号値の格納及び演算のための容量である。ここで、第3のキャパシタ29の容量Cは、第1及び第2のキャパシタ25,27の容量C1a,C1bより大きい。これにより、折り返し積分型A/D変換である第1のA/D変換動作において入力されるアナログ信号VINは、その容量比(C1a/C,C1b/C)に従って減衰されて積分される。これ故に、折り返し積分型A/D変換において出力されるアナログ信号VINの電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該A/D変換回路111を構成できる。 The first to third capacitors 25, 27, and 29 are capacitors for storing and calculating various signal values. Here, the capacitance C 2 of the third capacitor 29 is larger than the capacitances C 1a and C 1b of the first and second capacitors 25 and 27. As a result, the analog signal VIN input in the first A / D conversion operation which is the folding integration type A / D conversion is attenuated according to the capacitance ratio (C 1a / C 2 , C 1b / C 2 ). Integrated. Therefore, the voltage range of the analog signal VIN output in the folding integration type A / D conversion is also reduced according to the capacitance ratio of the capacitor, so that the A / D conversion circuit 111 can be configured by a single end configuration.
なお、第3のキャパシタ29は、理想的には第1のキャパシタ25又は第2のキャパシタ27の容量の2倍の容量を有する。すなわち、C1a=1/2×C及びC1b=1/2×Cといった関係が成立する。このようなキャパシタを有するA/D変換回路111によれば、折り返し積分型A/D変換において入力されるアナログ信号VINは、1/2に減衰されてサンプリング及び積分される。これ故に、折り返し積分型A/D変換において出力されるアナログ信号VOPの電圧範囲も、キャパシタの容量比に従って1/2となるので、巡回型A/D変換である第2のA/D変換動作において、シングルエンド構成のA/D変換器に適した入力電圧が提供される。 The third capacitor 29 ideally has a capacity twice as large as that of the first capacitor 25 or the second capacitor 27. That is, the relationship of C 1a = 1/2 × C 2 and C 1b = 1/2 × C 2 is established. According to the A / D conversion circuit 111 having such a capacitor, the analog signal VIN input in the folded integration type A / D conversion is attenuated by ½ and sampled and integrated. Hence, the voltage range of the analog signal V OP is outputted in the folded integral type A / D conversion also, since half according to the volume ratio of the capacitor, the second A / D converter is a cyclic A / D converter In operation, an input voltage suitable for a single-ended A / D converter is provided.
A/D変換回路17は、ゲインステージ23の出力23bからの信号VOPに基づき、変換参照電圧VRCH,VRCLに応じてディジタル信号Dを生成する。 The A / D conversion circuit 17 generates a digital signal D according to the conversion reference voltages V RCH and V RCL based on the signal V OP from the output 23 b of the gain stage 23.
A/D変換回路17は、例えば2つのコンパレータ17a、17bを含むことができる。コンパレータ17a、17bは、それぞれ、入力アナログ信号をそれぞれの所定の第1及び第2の変換参照電圧VRCH、VRCLと比較すると共に、図1に示されるように、比較結果信号B、Bを提供する。A/D変換回路17における変換参照電圧VRCH、VRCLは、参照電圧発生回路37によって提供される。ディジタル信号Dは、A/D変換値を示す。ディジタル信号Dは、例えば2ビット(B、B)を有しており、各ビット(B、B)は、「1」または「0」を取りうる。ディジタル信号Dは、(D=B+B)と表される。A/D変換回路111では、ビット(B、B)の組み合わせにより1回の積分動作又は一巡回毎のディジタル値は第1〜第3の値(D=0、D=1、D=2)を有する。すなわち、コンパレータ17a,17bは、以下のように動作する。 The A / D conversion circuit 17 can include, for example, two comparators 17a and 17b. The comparators 17a and 17b respectively compare the input analog signal with the respective predetermined first and second converted reference voltages V RCH and V RCL, and as shown in FIG. 1, the comparison result signals B 0 and B 1 is provided. The conversion reference voltages V RCH and V RCL in the A / D conversion circuit 17 are provided by the reference voltage generation circuit 37. The digital signal D indicates an A / D conversion value. The digital signal D has, for example, 2 bits (B 0 , B 1 ), and each bit (B 0 , B 1 ) can take “1” or “0”. The digital signal D is represented as (D = B 0 + B 1 ). In the A / D conversion circuit 111, the integration value of one time or the digital value for each round is changed to the first to third values (D = 0, D = 1, D =) by the combination of the bits (B 0 , B 1 ). 2). That is, the comparators 17a and 17b operate as follows.
OP>VRCHのとき B=1,B=1
RCL<VOP≦VRCHのとき B=0,B=1
OP≦VRCLのとき B=0,B=0
When V OP > V RCH B 1 = 1, B 0 = 1
When V RCL <V OP ≦ V RCH B 1 = 0, B 0 = 1
When V OP ≦ V RCL B 1 = 0, B 0 = 0
また、A/D変換回路17は、第1のA/D変換動作において、例えば1つのコンパレータ17aを用いてディジタル信号Dを生成することとしてもよい。この場合には、ディジタル信号Dは、1ビット(B)のみであり、2値を表せる。また、コンパレータ17aにおいて基準として用いられる信号は、変換参照電圧VRCHである。この場合には、コンパレータ17aは、以下のように動作する。 Further, the A / D conversion circuit 17 may generate the digital signal D using, for example, one comparator 17a in the first A / D conversion operation. In this case, the digital signal D is only 1 bit (B 1 ) and can represent a binary value. A signal used as a reference in the comparator 17a is a conversion reference voltage V RCH . In this case, the comparator 17a operates as follows.
OP>VRCHのとき B=1
OP≦VRCHのとき B=0
When V OP > V RCH B 1 = 1
When V OP ≦ V RCH B 1 = 0
参照電圧発生回路37は、第1及び第2の基準参照電圧VRH,VRLに基づき、第1及び第2の変換参照電圧VRCH、VRCLを生成する回路である。なお、第1の基準参照電圧VRH及び第2の基準参照電圧VRLは、基準電圧源33,35から供給される。図2は、参照電圧発生回路37の回路図の一例である。図2に示すように、参照電圧発生回路37は、第1及び第2の基準参照電圧VRH,VRLに基づき、所定の抵抗値を有する抵抗R〜Rに応じて、電圧VRC1H,VRC2H,VRC2L,VRC1Lを生成する。第1のA/D変換動作では、スイッチSIの動作により、第1及び第2の変換参照電圧VRCH、VRCLとして電圧VRC1H,VRC1Lが供給される。一方、第2のA/D変換動作では、スイッチSAの動作により、第1及び第2の変換参照電圧VRCH、VRCLとして電圧VRC2H,VRC2Lが供給される。 The reference voltage generation circuit 37 is a circuit that generates first and second conversion reference voltages V RCH and V RCL based on the first and second reference reference voltages V RH and V RL . The first reference reference voltage V RH and the second reference reference voltage V RL are supplied from the reference voltage sources 33 and 35. FIG. 2 is an example of a circuit diagram of the reference voltage generation circuit 37. As shown in FIG. 2, the reference voltage generation circuit 37 generates a voltage V RC1H according to resistors R 1 to R 5 having predetermined resistance values based on the first and second reference reference voltages V RH and V RL. , V RC2H , V RC2L , and V RC1L are generated. In the first A / D conversion operation, the voltages V RC1H and V RC1L are supplied as the first and second conversion reference voltages V RCH and V RCL by the operation of the switch SI. On the other hand, in the second A / D conversion operation, the voltages V RC2H and V RC2L are supplied as the first and second conversion reference voltages V RCH and V RCL by the operation of the switch SA.
この参照電圧発生回路37によれば、第1の変換参照電圧VRCHは、第1の基準参照電圧VRHと第2の基準参照電圧値VRLとの間の中央値より高く且つ第1の基準参照電圧VRHより低い。また、第1のA/D変換動作における第1の変換参照電圧VRCHは、第2のA/D変換動作における第1の変換参照電圧VRCHより高い。また、第2の変換参照電圧VRCLは、第1の基準参照電圧VRHと第2の基準参照電圧値VRLとの間の中央値より低く且つ第2の基準参照電圧VRLより高い。また、第1のA/D変換動作における第2の変換参照電圧VRCLは、第2のA/D変換動作における第2の変換参照電圧VRCLより低い。このように第1及び第2の変換参照電圧VRCH、VRCLが生成されるので、第1のA/D変換動作及び第2のA/D変換動作が適切に実施される。 According to the reference voltage generation circuit 37, the first conversion reference voltage V RCH is higher than the median value between the first reference reference voltage V RH and the second reference reference voltage value V RL and It is lower than the standard reference voltage VRH . The first conversion reference voltage V RCH at the first A / D conversion operation is higher than the first conversion reference voltage V RCH in the second A / D conversion operation. In addition, the second conversion reference voltage V RCL is lower than the median value between the first standard reference voltage V RH and the second standard reference voltage value V RL and higher than the second standard reference voltage V RL . The second conversion reference voltage V RCL in the first A / D conversion operation is lower than the second conversion reference voltage V RCL in the second A / D conversion operation. Since the first and second conversion reference voltages V RCH and V RCL are generated in this way, the first A / D conversion operation and the second A / D conversion operation are appropriately performed.
また、例えば、抵抗R〜Rの抵抗値を、抵抗R=2R、抵抗R=R、抵抗R=2R、抵抗R=R、抵抗R=2R(Rは所定の抵抗値)といった値に設定することにより、第1のA/D変換動作における第1及び第2の変換参照電圧VRCH、VRCLとして、以下の式により表される電圧VRC1H,VRC1Lが供給されることが好ましい。 Further, for example, the resistance value of the resistor R 1 to R 5, resistors R 1 = 2R, the resistance R 2 = R, the resistance R 3 = 2R, the resistance R 4 = R, resistor R 5 = 2R (R is a predetermined resistance Value), the voltages V RC1H and V RC1L represented by the following expressions are supplied as the first and second conversion reference voltages V RCH and V RCL in the first A / D conversion operation. It is preferred that
RC1H=(3VRH+VRL)/4
RC1L=(VRH+3VRL)/4
V RC1H = (3V RH + V RL ) / 4
V RC1L = (V RH + 3V RL ) / 4
また、第2のA/D変換動作における第1及び第2の変換参照電圧VRCH、VRCLとして、以下の式により表される電圧VRC2H,VRC2Lが供給されることが好ましい。 Further , it is preferable that voltages V RC2H and V RC2L represented by the following expressions are supplied as the first and second conversion reference voltages V RCH and V RCL in the second A / D conversion operation.
RC2H=(5VRH+3VRL)/8
RC2L=(3VRH+5VRL)/8
V RC2H = (5V RH + 3V RL ) / 8
V RC2L = (3V RH + 5V RL ) / 8
このように第1及び第2の変換参照電圧VRCH、VRCLが生成されるので、より適切に第2のA/D変換動作が実施される。 Since the first and second conversion reference voltages V RCH and V RCL are generated in this way, the second A / D conversion operation is more appropriately performed.
また、第1のA/D変換動作において、A/D変換回路17が1つのコンパレータ17aを用いてディジタル信号Dを生成する場合における参照電圧発生回路37の回路図の一例は、図3に示される。この参照電圧発生回路37によれば、第1のA/D変換動作では、スイッチSIの動作により、第1の変換参照電圧VRCHとして電圧VRC1Hが供給される。一方、第2のA/D変換動作では、スイッチSAの動作により、第1及び第2の変換参照電圧VRCH、VRCLとして電圧VRC2H,VRC2Lが供給される。 FIG. 3 shows an example of a circuit diagram of the reference voltage generation circuit 37 when the A / D conversion circuit 17 generates the digital signal D using one comparator 17a in the first A / D conversion operation. It is. According to the reference voltage generation circuit 37, in the first A / D conversion operation, the voltage V RC1H is supplied as the first conversion reference voltage V RCH by the operation of the switch SI. On the other hand, in the second A / D conversion operation, the voltages V RC2H and V RC2L are supplied as the first and second conversion reference voltages V RCH and V RCL by the operation of the switch SA.
この参照電圧発生回路37によれば、第1のA/D変換動作における第1の変換参照電圧VRCHは、第1の基準参照電圧VRHと第2の基準参照電圧値VRLとの間の中央値である。また、第2のA/D変換動作における第1及び第2の変換参照電圧VRCH、VRCLとして、以下の式により表される電圧VRC2H,VRC2Lが供給される。 According to the reference voltage generation circuit 37, the first conversion reference voltage V RCH in the first A / D conversion operation is between the first standard reference voltage V RH and the second standard reference voltage value V RL. Is the median of Further, as the first and second conversion reference voltages V RCH and V RCL in the second A / D conversion operation, voltages V RC2H and V RC2L represented by the following expressions are supplied.
RC2H=(5VRH+3VRL)/8
RC2L=(3VRH+5VRL)/8
V RC2H = (5V RH + 3V RL ) / 8
V RC2L = (3V RH + 5V RL ) / 8
論理回路19は、ディジタル信号Dに応じた制御信号VCONT(例えばφDH、φDL、φDS)を生成する。 The logic circuit 19 generates a control signal V CONT (for example, φ DH , φ DL , φ DS ) corresponding to the digital signal D.
D/A変換回路21は、第1及び第2の出力21a,21bを有し、第1の基準参照電圧VRH及び第2の基準参照電圧VRLの少なくともいずれか一方を、制御信号VCONTに応じて第1及び第2の出力21a,21bを介してゲインステージ15に提供する。第1の基準参照電圧VRH及び第2の基準参照電圧VRLは、基準電圧源33,35から供給される。D/A変換回路21は、制御信号に応答して、第1の出力21aに第1及び第2の基準参照電圧VRH,VRLのいずれかを提供すると共に第2の出力21bに第1及び第2の基準参照電圧VRH,VRLのいずれかを提供するためのスイッチ回路31を含む。 D / A conversion circuit 21, first and second output 21a, has 21b, at least one of the first standard reference voltage V RH and the second standard reference voltage V RL, control signal V CONT Accordingly, the gain stage 15 is provided via the first and second outputs 21a and 21b. The first reference voltage V RH and the second reference voltage V RL are supplied from the reference voltage sources 33 and 35. In response to the control signal, the D / A conversion circuit 21 provides either the first or second reference reference voltage V RH or V RL to the first output 21a and the first to the second output 21b. And a switch circuit 31 for providing one of the second reference reference voltages V RH and V RL .
スイッチ回路31は、スイッチ31a,31bを動作させることにより第1及び第2の基準参照電圧VRH,VRLをそれぞれ第1及び第2の出力21a,21bに供給し、スイッチ31a,31cを動作させることにより第1の基準参照電圧VRHを第1及び第2の出力21a,21bの両方に供給し、スイッチ31b,31cを動作させることにより第2の基準参照電圧VRLを第1及び第2の出力21a,21bの両方に供給する。D/A変換回路21の第1及び第2の出力21a、21bは、それぞれ、第1及び第2のキャパシタ25、27の一端25a、27aに接続されている。スイッチ31a〜31cの開閉は、それぞれ、論理回路19からの制御信号φDH、φDS、φDLによって制御されるので、ディジタル信号B、Bの値は、制御信号φDH、φDS、φDLのうちのいずれがアクティブになるかを決定する。 The switch circuit 31 operates the switches 31a and 31b to supply the first and second reference reference voltages V RH and V RL to the first and second outputs 21a and 21b, respectively, and operates the switches 31a and 31c. the first standard reference voltage V RH the first and second output 21a by, supplied to both 21b, the switch 31b, the second standard reference voltage V RL first and by operating the 31c 2 are supplied to both outputs 21a and 21b. The first and second outputs 21a and 21b of the D / A conversion circuit 21 are connected to one ends 25a and 27a of the first and second capacitors 25 and 27, respectively. Since the opening and closing of the switches 31a to 31c are controlled by control signals φ DH , φ DS , φ DL from the logic circuit 19, the values of the digital signals B 1 , B 0 are the control signals φ DH , φ DS , Determine which of the DLs becomes active.
第1及び第2の出力21a、21bに提供される電圧をそれぞれVDA1,VDA2とすると、D/A変換回路21は、論理回路19からの制御信号VCONTに応答して、例えば、以下の制御を行う。 If the voltages provided to the first and second outputs 21a and 21b are V DA1 and V DA2 , respectively, the D / A conversion circuit 21 responds to the control signal V CONT from the logic circuit 19 and, for example, Control.
条件D=2が満たされるとき:VDA1=VDA2=VRH
条件D=1が満たされるとき:VDA1=VRH、VDA2=VRL
条件D=0が満たされるとき:VDA1=VDA2=VRL
When condition D = 2 is satisfied: V DA1 = V DA2 = V RH
When condition D = 1 is satisfied: V DA1 = V RH , V DA2 = V RL
When condition D = 0 is satisfied: V DA1 = V DA2 = V RL
また、第1のA/D変換動作において、A/D変換回路17が1つのコンパレータ17aを用いてディジタル信号Dを生成する構成である場合には、D/A変換回路21は、コンパレータ17aからのディジタル信号Bに基づく制御信号VCONTに応じて、以下のような制御を行う。 Further, in the first A / D conversion operation, when the A / D conversion circuit 17 is configured to generate the digital signal D using one comparator 17a, the D / A conversion circuit 21 is connected to the comparator 17a. The following control is performed in accordance with the control signal V CONT based on the digital signal B 1 .
条件B=1が満たされるとき:VDA1=VRH、VDA2=VRL
条件B=0が満たされるとき:VDA1=VDA2=VRL
When condition B 1 = 1 is satisfied: V DA1 = V RH , V DA2 = V RL
When condition B 1 = 0 is satisfied: V DA1 = V DA2 = V RL
本発明の別の側面は、イメージセンサデバイスである。図4は、イメージセンサの画素を示す図面である。このイメージセンサデバイスは、イメージセンサセル2aのアレイを含むセルアレイと、セルアレイに接続されており複数のA/D変換回路111を含む変換器アレイとを備える。A/D変換回路111の各々は、セルアレイのカラム線8を介してイメージセンサセル2aに接続されている。   Another aspect of the present invention is an image sensor device. FIG. 4 is a diagram illustrating pixels of the image sensor. The image sensor device includes a cell array including an array of image sensor cells 2a and a converter array connected to the cell array and including a plurality of A / D conversion circuits 111. Each of the A / D conversion circuits 111 is connected to the image sensor cell 2a via the column line 8 of the cell array.
イメージセンサセル2aは、例えばCMOSイメージセンサセルの構造を有する。フォトダイオードPDが、イメージに関連する一画素分の光Lを受ける。選択トランジスタMのゲートは、行方向に伸びるロウ選択線Sに接続される。リセットトランジスタMのゲートはリセット線Rに接続される。転送トランジスタMのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードPDの一端は転送トランジスタMを介して浮遊拡散層FDに接続される。浮遊拡散層FDは、リセットトランジスタMを介してリセット電位線Resetに接続されると共に、トランジスタMのゲートに接続される。トランジスタMの一電流端子(例えばドレイン)は、選択トランジスタMを介してカラム線8に接続される。トランジスタMは、浮遊拡散層FDの電荷量に応じて電位を選択トランジスタMを介してカラム線に提供する。 The image sensor cell 2a has, for example, a CMOS image sensor cell structure. The photodiode PD receives light L for one pixel related to the image. The gate of the selection transistor M S is connected to the row select line S extending in the row direction. The gate of the reset transistor M R is connected to the reset line R. The gate of the transfer transistor M T is connected to the transfer selection line extending in the row direction. One end of the photodiode PD is connected to the floating diffusion layer FD via the transfer transistor M T. Floating diffusion layer FD is connected to a reset potential line Reset via the reset transistor M R, is connected to the gate of the transistor M A. One current terminal (for example, drain) of the transistor M A is connected to the column line 8 via the selection transistor M S. Transistor M A is provided in the column line through the selection transistor M S a potential corresponding to the charge amount of the floating diffusion layer FD.
この構造のイメージセンサセル2aは、リセットレベルを示す第1の信号と該リセットレベルに重畳された信号レベルを示す第2の信号とを生成可能である。すなわち、イメージセンサセル2aは、まず、リセット制御信号RをリセットトランジスタMに提供し、浮遊拡散層FDをリセットする。増幅トランジスタMを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号TXを転送トランジスタMに供給し、フォトダイオードPDから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタMを介して、この信号レベルを読み出す。このように、画素2aは、リセットレベルを示す第1の信号S1と該リセットレベルに重畳された信号レベルを示す第2の信号S2とを生成可能である。 The image sensor cell 2a having this structure can generate a first signal indicating a reset level and a second signal indicating a signal level superimposed on the reset level. That is, the image sensor cell 2a, first, providing a reset control signal R to the reset transistor M R, resets the floating diffusion layer FD. Through the amplification transistor M A, read out the reset level. Then, a charge transfer control signal TX is supplied to the transfer transistor M T, is transferred from the photodiode PD the photo-induced signal charge to the floating diffusion layer. Thereafter, through the transistor M A, reading the signal level. Thus, the pixel 2a can generate the first signal S1 indicating the reset level and the second signal S2 indicating the signal level superimposed on the reset level.
引き続き、図5を参照して、図1に示されたA/D変換回路111における第1のA/D変換動作を説明する。   Next, the first A / D conversion operation in the A / D conversion circuit 111 shown in FIG. 1 will be described with reference to FIG.
図5(a)では、A/D変換回路111は、第1の初期格納ステップとしての第1の格納動作を行う。このステップでは、ゲインステージ15の入力15aを介して受けたアナログ信号VINを第1のキャパシタ25に格納し、ゲインステージ15の出力23bと第1の入力23aとを接続する。また、第2のキャパシタ27は、第2の出力21bから供給される第2の基準参照電圧VRLを格納し、第3のキャパシタ29は、演算増幅回路23の出力23bと第1の入力23aとの間に接続される。 In FIG. 5A, the A / D conversion circuit 111 performs a first storing operation as a first initial storing step. In this step, the analog signal VIN received via the input 15a of the gain stage 15 is stored in the first capacitor 25, and the output 23b of the gain stage 15 and the first input 23a are connected. The second capacitor 27 stores the second reference voltage VRL supplied from the second output 21b, and the third capacitor 29 includes the output 23b of the operational amplifier circuit 23 and the first input 23a. Connected between.
第1の初期格納ステップ及び以下に説明する各ステップにおける格納及び接続は、スイッチ回路31及びスイッチ43,47,49,51,53により実現される。第1の初期格納ステップでは、制御信号(φDH=0,φDS=0、φDL=1)及びクロック信号(φ=1,φ=0,φ=0,φ=1,φ=1)により、スイッチ31c,47,53,43は導通され、スイッチ31a,31b,49,51は非導通とされる。 Storage and connection in the first initial storage step and each step described below are realized by the switch circuit 31 and the switches 43, 47, 49, 51, 53. In the first initial storing step, the control signal (φ DH = 0, φ DS = 0, φ DL = 1) and the clock signal (φ 1 = 1, φ 2 = 0, φ 3 = 0, φ R = 1, By φ S = 1), the switches 31c, 47, 53, and 43 are turned on, and the switches 31a, 31b, 49, and 51 are turned off.
このとき、容量C1a,C1bに蓄積される電荷(Q1a,Q1b)は次式で表される。 At this time, charges (Q 1a , Q 1b ) accumulated in the capacitors C 1a , C 1b are expressed by the following equations.
1a=C1a(VIN−VCOM) …(1)
1b=C1b(VRL−VCOM) …(2)
Q 1a = C 1a (V IN −V COM ) (1)
Q 1b = C 1b (V RL −V COM ) (2)
第1の初期格納ステップに引き続き、A/D変換回路111は、D(=B+B)の値に従って、図5(b)又は図5(c)に示される、第1の演算ステップとしての第1の演算動作を行う。 Subsequent to the first initial storage step, the A / D conversion circuit 111 performs the first calculation step shown in FIG. 5B or FIG. 5C according to the value of D (= B 1 + B 0 ). The first calculation operation is performed.
このステップでは、第1のキャパシタ25を第1の出力21aと第1の入力23aとの間に接続して第1の演算動作が行われる。また、第2のキャパシタ27が第2の出力21bと第1の入力23aとの間に接続され、第3のキャパシタ29が演算増幅回路23の出力23bと第1の入力23aとの間に接続されることにより、演算値VOPがゲインステージ15の出力15bに生成される。第1の演算ステップでは、クロック信号(φ=0,φ=1,φ=0,φ=0,φ=0)により、スイッチ49は導通され、スイッチ47,51,53,43は非導通とされる。 In this step, the first calculation operation is performed by connecting the first capacitor 25 between the first output 21a and the first input 23a. The second capacitor 27 is connected between the second output 21b and the first input 23a, and the third capacitor 29 is connected between the output 23b of the operational amplifier circuit 23 and the first input 23a. As a result, the calculated value V OP is generated at the output 15 b of the gain stage 15. In the first calculation step, the switch 49 is turned on by the clock signals (φ 1 = 0, φ 2 = 1, φ 3 = 0, φ R = 0, φ S = 0), and the switches 47, 51, 53, 43 is made non-conductive.
D/A変換回路21の第1の出力21a及び第2の出力21bには、コンパレータ17a,17bからの出力値D(=B+B)に従ったスイッチ回路31の制御により、第1の基準参照電圧VRHまたは第2の基準参照電圧VRLが提供される。 The first output 21a and the second output 21b of the D / A conversion circuit 21 are controlled by the switch circuit 31 according to the output value D (= B 1 + B 0 ) from the comparators 17a and 17b. A reference reference voltage V RH or a second reference reference voltage V RL is provided.
コンパレータ17a,17bは、以下のように動作する。   The comparators 17a and 17b operate as follows.
OP>VRCHのとき B=1,B=1
RCL<VOP≦VRCHのとき B=0,B=1
OP≦VRCLのとき B=0,B=0 …(3)
When V OP > V RCH B 1 = 1, B 0 = 1
When V RCL <V OP ≦ V RCH B 1 = 0, B 0 = 1
When V OP ≦ V RCL B 1 = 0, B 0 = 0 (3)
D=2のときには、D/A変換回路21の第1の出力21a及び第2の出力21bから第1の基準参照電圧VRHが提供されるように制御されながら図5(b)の動作が行われる。一方、D=0のときには、D/A変換回路21の第1の出力21a及び第2の出力21bから第2の基準参照電圧VRLが提供されるように制御されながら図5(b)の動作が行われる。さらに、D=1のときには、D/A変換回路21の第1の出力21a及び第2の出力21bからそれぞれ第1の基準参照電圧VRH及び第2の基準参照電圧VRLが提供されるように制御されながら図5(c)の動作が行われる。この動作の結果の出力値をD(2)とする。 When D = 2, the operation of FIG. 5B is performed while being controlled so that the first reference reference voltage VRH is provided from the first output 21a and the second output 21b of the D / A conversion circuit 21. Done. On the other hand, when D = 0, the second reference reference voltage VRL is controlled so as to be provided from the first output 21a and the second output 21b of the D / A conversion circuit 21 as shown in FIG. Operation is performed. Further, when D = 1, the first reference reference voltage V RH and the second reference reference voltage V RL are provided from the first output 21 a and the second output 21 b of the D / A conversion circuit 21, respectively. The operation shown in FIG. 5C is performed while being controlled. The output value resulting from this operation is D (2).
例えば、第1の初期格納ステップでは、VOP=VCOMであるので、B=0,B=1となる。従って、D=1であるので、図5(c)に示される動作が行われる。このときの出力VOPは以下のようになる。 For example, in the first initial storage step, since V OP = V COM , B 1 = 0 and B 0 = 1. Therefore, since D = 1, the operation shown in FIG. 5C is performed. The output V OP at this time is as follows.
続いて、A/D変換回路111は、図5(d)に示される第1の格納動作を第1の格納ステップとして行う。第1の格納ステップでは、第3のキャパシタ29を演算増幅回路23の出力23bと第1の入力23aとの間に接続することで演算値VOPを容量Cに保持したままで、ゲインステージ15の入力15aからのアナログ信号VINを第1のキャパシタ25に格納し、第2の出力21bから供給される第2の基準参照電圧VRLを第2のキャパシタ27に格納する。第1の格納ステップでは、制御信号(φDH=0,φDS=0、φDL=1)及びクロック信号(φ=1,φ=0,φ=0,φ=0,φ=1)により、スイッチ31c,47,43は導通され、スイッチ31a,31b,49,51,53は非導通とされる。 Subsequently, the A / D conversion circuit 111 performs the first storing operation shown in FIG. 5D as a first storing step. In the first storage step, while retaining the operation value V OP to the capacitance C 2 by connecting the third capacitor 29 between the output 23b and the first input 23a of the operational amplifier circuit 23, the gain stage The analog signal VIN from the 15 inputs 15 a is stored in the first capacitor 25, and the second reference voltage V RL supplied from the second output 21 b is stored in the second capacitor 27. In the first storing step, the control signal (φ DH = 0, φ DS = 0, φ DL = 1) and the clock signal (φ 1 = 1, φ 2 = 0, φ 3 = 0, φ R = 0, φ With S = 1), the switches 31c, 47, 43 are turned on, and the switches 31a, 31b, 49, 51, 53 are turned off.
次いで、D(2)の値に応じて、A/D変換回路111は、図5(b)又は図5(c)に示される、第1の演算ステップとしての第1の演算動作を行う。すなわち、出力値Dの値に応じて図5(b)及び図5(c)に示される第1の演算動作のいずれかを選択しながら、A/D変換回路111は、第1の演算ステップ及び第1の格納ステップを所定回数繰り返して行う積分型A/D変換ステップを実施する。   Next, according to the value of D (2), the A / D conversion circuit 111 performs a first calculation operation as a first calculation step shown in FIG. 5B or 5C. That is, the A / D conversion circuit 111 selects the first calculation step while selecting one of the first calculation operations shown in FIGS. 5B and 5C according to the value of the output value D. And an integration type A / D conversion step in which the first storing step is repeated a predetermined number of times.
このときの演算値は、以下の式(5)により表される。   The calculated value at this time is expressed by the following equation (5).
ここで、式(5)におけるΔVは以下の式(6)により表される。 Here, [Delta] V R in the formula (5) is expressed by the following equation (6).
積分型A/D変換ステップにおいて、第1の演算ステップ及び第1の格納ステップをM回繰り返して、サンプリング及び積分を行ったときの演算値VOPは、以下の式(7)により表される。 In the integration type A / D conversion step, the calculation value V OP when the first calculation step and the first storage step are repeated M times to perform sampling and integration is expressed by the following equation (7). .
式(7)の右辺第2項に示されるように、入力信号であるアナログ信号VINに1/2のゲインをかけて、M回のサンプリングを行い、折り返し積分型のA/D変換を行うと、その出力(演算値VOP)の振幅範囲は、入力信号と同じになる。 As shown in the second term on the right side of Equation (7), the analog signal VIN that is the input signal is multiplied by a half gain, sampling is performed M times, and folding integration type A / D conversion is performed. And the amplitude range of the output (calculated value V OP ) is the same as the input signal.
図6は、シミュレーションにより求めたゲインステージ15の積分型A/D変換器としての動作(折り返し積分型のA/D変換)時における入出力特性を示す図面である。図6(a)は、(VRH=2V、VRL=1V、演算動作における参照電圧VRI=VRL、VCOM=1.5V、サンプリング回数M=16)の条件における入出力特性を示す図である。図6(a)に示されるように、1.5〜2.5Vの振幅1Vの入力に対して、出力は、1〜2Vとなっており、その振幅は1Vの範囲に収められている。 FIG. 6 is a diagram showing input / output characteristics at the time of operation as an integral A / D converter (folded integral A / D conversion) of the gain stage 15 obtained by simulation. FIG. 6A shows the input / output characteristics under the conditions of (V RH = 2V, V RL = 1V, reference voltage V RI = V RL , V COM = 1.5 V, number of samplings M = 16 in the arithmetic operation). FIG. As shown in FIG. 6A, the output is 1 to 2V with respect to the input of 1.5V to 2.5V with an amplitude of 1V, and the amplitude is within the range of 1V.
なお、以上の説明は、演算動作における参照電圧VRIとして第2の基準参照電圧VRLを採用した場合の例である。すなわち、図5(a)及び(d)において、第2のキャパシタ27に第2の基準参照電圧VRLが供給されている。これに対して、演算動作における参照電圧VRIとして第1の基準参照電圧VRHを採用してもよい。第1の基準参照電圧VRHを採用した場合には、出力の絶対値は、第2の基準参照電圧VRLを採用した場合と相違する。この場合には、式(7)は、以下の式(8)に変形される。 The above description is an example in which the second reference voltage VRL is adopted as the reference voltage VRI in the arithmetic operation. That is, in FIGS. 5A and 5D, the second reference reference voltage VRL is supplied to the second capacitor 27. On the other hand, the first reference voltage VRH may be adopted as the reference voltage VRI in the calculation operation. When the first standard reference voltage V RH is employed, the absolute value of the output is different from that when the second standard reference voltage V RL is employed. In this case, the equation (7) is transformed into the following equation (8).
また、図6(b)は、(VRH=2.5V、VRL=1.5V、演算動作における参照電圧VRI=VRH、VCOM=2.0V、サンプリング回数M=16)の条件における入出力特性を示す図である。図6(b)に示されるように、1.0〜2.0Vの振幅1Vの入力に対して、出力は、1.5〜2.5Vとなっており、その振幅は1Vの範囲に収められている。 FIG. 6B shows the conditions of (V RH = 2.5 V, V RL = 1.5 V, reference voltage V RI = V RH , V COM = 2.0 V, sampling count M = 16 in the operation). It is a figure which shows the input-output characteristic in. As shown in FIG. 6 (b), the output is 1.5 to 2.5V with respect to the input of 1.0V to 1.0V and the amplitude is within the range of 1V. It has been.
ここで、図6(a)に示した入出力特性と対比して、コンパレータ17a,17bに供給される第1及び第2の変換参照電圧VRCH、VRCLを変更した場合に例を図7に示す。図6(a)に示した入出力特性の例では、第1及び第2の変換参照電圧VRCH、VRCLは、以下に示す値であった。 Here, when the first and second conversion reference voltages V RCH and V RCL supplied to the comparators 17a and 17b are changed as compared with the input / output characteristics shown in FIG. Shown in In the example of the input / output characteristics shown in FIG. 6A , the first and second conversion reference voltages V RCH and V RCL have the values shown below.
RCH=(3VRH+VRL)/4=1.75V
RCL=(VRH+3VRL)/4=1.25V
V RCH = (3V RH + V RL ) /4=1.75V
V RCL = (V RH + 3V RL ) /4=1.25V
これに対して、図7に示す入出力特性の例では、第1及び第2の変換参照電圧VRCH、VRCLは、以下に示す値である。 On the other hand, in the example of the input / output characteristics shown in FIG. 7, the first and second conversion reference voltages V RCH and V RCL are values shown below.
RCH=(5VRH+3VRL)/8=1.625V
RCL=(3VRH+5VRL)/8=1.375V
V RCH = (5V RH + 3V RL ) /8=1.625V
V RCL = (3V RH + 5V RL ) /8=1.375V
図7に示されるように、第1及び第2の変換参照電圧VRCH、VRCLが変更されると、ゲインステージ15における積分型A/D変換が好適に実施されない。従って、第1及び第2の変換参照電圧VRCH、VRCLは、図6(a)の入出力特性が得られたときのような値に設定されることが好ましい。 As shown in FIG. 7, when the first and second conversion reference voltages V RCH and V RCL are changed, the integral A / D conversion in the gain stage 15 is not suitably performed. Therefore, the first and second conversion reference voltages V RCH and V RCL are preferably set to values as when the input / output characteristics of FIG. 6A are obtained.
イメージセンサセルからの信号に対する相関2重サンプリング(CDS)をアナログ領域で行うか(アナログCDS)、ディジタル領域で行うか(ディジタルCDS)により、いわゆる折り返し積分型A/D変換である積分型A/D変換ステップにおける入力信号、及び積分型A/D変換の後に行う巡回型A/D変換の実施の仕方が異なる。図8(a)は、アナログCDSを実施する場合の1水平読み出し期間における処理タイミングを示す図である。また、図8(b)は、ディジタルCDSを実施する場合の1水平読み出し期間における処理タイミングを示す図である。   Depending on whether the correlated double sampling (CDS) for the signal from the image sensor cell is performed in the analog domain (analog CDS) or in the digital domain (digital CDS), an integral A / D conversion which is a so-called folded integral A / D conversion is performed. The input signal in the D conversion step and the cyclic A / D conversion performed after the integration A / D conversion are different. FIG. 8A is a diagram illustrating processing timing in one horizontal readout period when analog CDS is performed. FIG. 8B is a diagram showing processing timing in one horizontal readout period when digital CDS is performed.
図8(a)に示すように、アナログCDSを実施する場合には、期間Sfr1において、イメージセンサセルから出力されリセットレベルを示す第1の信号をゲインステージ15に入力されるアナログ信号VINとして、積分型A/D変換を実施する(第1のリセットレベル用積分型A/D変換ステップ)。続いて、期間Sfs1において、リセットレベルに重畳された信号レベルを示す第2の信号をゲインステージ15に入力されるアナログ信号VINとして、積分型A/D変換を実施する(第1の信号レベル用積分型A/D変換ステップ)。この第1の信号レベル用積分型A/D変換ステップでは、後に図9を参照して説明するように、積分器である第3のキャパシタ29に転送される電荷の極性が、第1のリセットレベル用積分型A/D変換ステップとは逆になるように演算が行われる。これにより、信号レベルがA/D変換されて得られるディジタル値における上位ビットの値が得られる。ここで得られるディジタル値では、ノイズがキャンセルされている。そして、期間Scs1において、第1の信号レベル用積分型A/D変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型A/D変換が実施される。これにより、信号レベルがA/D変換されて得られるディジタル値における下位ビットの値が得られる。 As shown in FIG. 8A, when analog CDS is performed, an analog signal V IN that is input to the gain stage 15 is a first signal that is output from the image sensor cell and indicates a reset level in the period S fr1 . Integral A / D conversion is performed (first reset level integral A / D conversion step). Subsequently, in the period Sfs1 , the integration type A / D conversion is performed by using the second signal indicating the signal level superimposed on the reset level as the analog signal VIN input to the gain stage 15 (first signal). Level integration type A / D conversion step). In the first signal level integration type A / D conversion step, as described later with reference to FIG. 9, the polarity of the charge transferred to the third capacitor 29 serving as an integrator is changed to the first reset level. The calculation is performed so as to be opposite to the level integration type A / D conversion step. Thereby, the value of the upper bit in the digital value obtained by A / D converting the signal level is obtained. In the digital value obtained here, noise is canceled. Then, in the period Scs1 , cyclic A / D conversion is performed using a residual analog signal obtained as a result of the first signal level integration A / D conversion step as an input signal. Thereby, the value of the lower bit in the digital value obtained by A / D converting the signal level is obtained.
また、図8(b)に示すように、ディジタルCDSを実施する場合には、期間Sfr2において、イメージセンサセルから出力されリセットレベルを示す第1の信号をゲインステージ15に入力されるアナログ信号VINとして、積分型A/D変換が実施される(第1の信号に対する積分型A/D変換ステップ)。これにより、リセットレベルがA/D変換されて得られるディジタル値における上位ビットの値が得られる。続いて、期間Scr2において、第1の信号に対する積分型A/D変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型A/D変換が実施される(第1の信号に対する巡回型A/D変換ステップ)。これにより、リセットレベルがA/D変換されて得られるディジタル値における下位ビットの値が得られる。従って、期間Sfr2及び期間Scr2において、リセットレベルがA/D変換されたディジタル値が得られる。 Further, as shown in FIG. 8B, when digital CDS is performed, an analog signal input from the image sensor cell to the gain stage 15 is output from the image sensor cell during the period Sfr2 . Integral A / D conversion is performed as VIN (integral A / D conversion step for the first signal). Thereby, the value of the upper bit in the digital value obtained by A / D converting the reset level is obtained. Subsequently, in the period S cr2 , cyclic A / D conversion is performed using the residual analog signal obtained as a result of the integral A / D conversion step for the first signal as an input signal (cyclic for the first signal). Type A / D conversion step). Thereby, the value of the lower bit in the digital value obtained by A / D converting the reset level is obtained. Accordingly, a digital value obtained by A / D-converting the reset level is obtained in the period S fr2 and the period S cr2 .
続いて、期間Sfs2において、リセットレベルに重畳された信号レベルを示す第2の信号をゲインステージ15に入力されるアナログ信号VINとして、積分型A/D変換を実施する(第2の信号に対する積分型A/D変換ステップ)。これにより、第2の信号がA/D変換されて得られるディジタル値における上位ビットの値が得られる。そして、期間Scs2において、第2の信号に対する積分型A/D変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型A/D変換が実施される。これにより、第2の信号がA/D変換されて得られるディジタル値における下位ビットの値が得られる。従って、期間Sfs2及び期間Scs2において、リセット信号がA/D変換されたディジタル値が得られる。従って、期間Sfs2及び期間Scs2において、第2の信号がA/D変換されたディジタル値が得られる。そして、期間Sfs2及び期間Scs2において得られたディジタル値から、期間Sfr2及び期間Scr2において得られたディジタル値を減ずることにより、セル間の出力のばらつき及びノイズがキャンセルされた、信号レベルのディジタル値が得られる。 Subsequently, in the period Sfs2, integral A / D conversion is performed with the second signal indicating the signal level superimposed on the reset level as the analog signal VIN input to the gain stage 15 (for the second signal). Integration type A / D conversion step). Thereby, the value of the upper bit in the digital value obtained by A / D converting the second signal is obtained. Then, in the period Scs2 , cyclic A / D conversion is performed using a residual analog signal obtained as a result of the integral A / D conversion step for the second signal as an input signal. Thereby, the value of the lower bit in the digital value obtained by A / D converting the second signal is obtained. Therefore, in the period Sfs2 and the period Scs2 , a digital value obtained by A / D converting the reset signal is obtained. Accordingly, a digital value obtained by A / D converting the second signal is obtained in the period Sfs2 and the period Scs2 . Then, by subtracting the digital value obtained in the period S fr2 and the period S cr2 from the digital value obtained in the period S fs2 and the period S cs2 , the signal level in which the output variation and noise between cells are canceled. Can be obtained.
次に、図9を参照して、A/D変換回路111における、巡回型A/D変換ステップとしての巡回型A/D変換の動作を説明する。この巡回型A/D変換は、例えば、図8における期間Scs1,Scr2,Scs2において行われる。 Next, the operation of the cyclic A / D conversion as the cyclic A / D conversion step in the A / D conversion circuit 111 will be described with reference to FIG. This cyclic A / D conversion is performed, for example, in the periods S cs1 , S cr2 , S cs2 in FIG.
まず、ゲインステージ15は、図9(a)に示すような、第2の初期格納ステップとしての第2の格納動作を実施する。このステップでは、第1の信号レベル用積分型A/D変換ステップ(期間Sfs1)、又は積分型A/D変換ステップ(期間Sfr2又は期間Sfs2)における演算値VOPである残差アナログ信号を第1、第2及び第3のキャパシタ25,27,29に格納する。このステップでは、制御信号(φDH=0,φDS=1、φDL=0)及びクロック信号(φ=1,φ=0,φ=1,φ=0,φ=0)により、スイッチ31c,47,51は導通され、スイッチ31a,31b,43,49,53は非導通とされる。また、このステップでは、第1の信号レベル用積分型A/D変換ステップ、又は積分型A/D変換ステップにおける演算値VOPがコンパレータ17a,17bに提供される。コンパレータ17a,17bは、提供された演算値VOPに基づき、ディジタル信号B,Bを生成する。 First, the gain stage 15 performs a second storing operation as a second initial storing step as shown in FIG. In this step, the residual analog that is the calculation value V OP in the first signal level integration type A / D conversion step (period S fs1 ) or the integration type A / D conversion step (period S fr2 or period S fs2 ). The signal is stored in the first, second and third capacitors 25, 27 and 29. In this step, the control signal (φ DH = 0, φ DS = 1, φ DL = 0) and the clock signal (φ 1 = 1, φ 2 = 0, φ 3 = 1, φ R = 0, φ S = 0 ), The switches 31c, 47, 51 are turned on, and the switches 31a, 31b, 43, 49, 53 are turned off. In this step, the operation value V OP in the first signal level integration type A / D conversion step or the integration type A / D conversion step is provided to the comparators 17a and 17b. The comparators 17a and 17b generate digital signals B 1 and B 0 based on the provided operation value V OP .
続いて、ゲインステージ15は、第2の初期格納ステップに引き続き、D(=B+B)の値に従って、図9(b)又は図9(c)に示される、第2の演算ステップとしての第2の演算動作を行う。第2の演算動作では、ゲインステージ15は、演算増幅回路23及びキャパシタ25、27、29により演算値VOPを生成する。第2の演算動作では、第3のキャパシタ29が演算増幅回路15の出力15bと入力15aとの間に接続されると共に、第1のキャパシタ25が第1の出力21aと第1の入力23aとの間に接続され、第2のキャパシタ27が第2の出力21bと第1の入力23aとの間に接続される。第2の演算ステップでは、クロック信号(φ=0,φ=1,φ=0,φ=0,φ=0)により、スイッチ49は導通され、スイッチ47,51,53,43は非導通とされる。 Subsequently, the gain stage 15 follows the second initial storage step as a second calculation step shown in FIG. 9B or FIG. 9C according to the value of D (= B 1 + B 0 ). The second calculation operation is performed. In the second calculation operation, the gain stage 15 generates a calculation value V OP by the calculation amplifier circuit 23 and the capacitors 25, 27, and 29. In the second arithmetic operation, the third capacitor 29 is connected between the output 15b of the operational amplifier circuit 15 and the input 15a, and the first capacitor 25 is connected to the first output 21a and the first input 23a. And the second capacitor 27 is connected between the second output 21b and the first input 23a. In the second calculation step, the switch 49 is turned on by the clock signals (φ 1 = 0, φ 2 = 1, φ 3 = 0, φ R = 0, φ S = 0), and the switches 47, 51, 53, 43 is made non-conductive.
D/A変換回路21の第1の出力21a及び第2の出力21bには、コンパレータ17a,17bからの出力値D(=B+B)に従ってスイッチ回路31が制御され、第1の基準参照電圧VRHまたは第2の基準参照電圧VRLが提供される。 The first output 21a and the second output 21b of the D / A conversion circuit 21 are controlled by the switch circuit 31 in accordance with the output value D (= B 1 + B 0 ) from the comparators 17a and 17b. Refer to the first reference. A voltage V RH or a second reference voltage V RL is provided.
コンパレータ17a,17bは、以下のように動作する。   The comparators 17a and 17b operate as follows.
OP>VRCHのとき D=2(B=1,B=1)
RCL<VOP≦VRCHのとき D=1(B=0,B=1)
OP≦VRCLのとき D=0(B=0,B=0)
When V OP > V RCH D = 2 (B 1 = 1, B 0 = 1)
When V RCL <V OP ≦ V RCH D = 1 (B 1 = 0, B 0 = 1)
When V OP ≦ V RCL D = 0 (B 1 = 0, B 0 = 0)
D=2のときには、D/A変換回路21の第1の出力21a及び第2の出力21bから第1の基準参照電圧VRHが提供されるように制御されながら図9(b)の動作が行われる。一方、D=0のときには、D/A変換回路21の第1の出力21a及び第2の出力21bから第2の基準参照電圧VRLが提供されるように制御されながら図9(b)の動作が行われる。さらに、D=1のときには、D/A変換回路21の第1の出力21a及び第2の出力21bからそれぞれ第1の基準参照電圧VRH及び第2の基準参照電圧VRLが提供されるように制御されながら図9(c)の動作が行われる。 When D = 2, the operation shown in FIG. 9B is performed while the first reference reference voltage VRH is controlled to be provided from the first output 21a and the second output 21b of the D / A conversion circuit 21. Done. On the other hand, when D = 0, the second reference reference voltage VRL is controlled so as to be provided from the first output 21a and the second output 21b of the D / A conversion circuit 21 as shown in FIG. 9B. Operation is performed. Further, when D = 1, the first reference reference voltage V RH and the second reference reference voltage V RL are provided from the first output 21 a and the second output 21 b of the D / A conversion circuit 21, respectively. The operation shown in FIG. 9C is performed while being controlled.
続いて、ゲインステージ15は、第2の演算ステップに引き続き、図9(a)に示される、第2の格納ステップとしての第2の格納動作を行う。   Subsequently, the gain stage 15 performs the second storage operation as the second storage step shown in FIG. 9A following the second calculation step.
第2の格納ステップでは、第2の演算ステップにおける演算値VOPを第1、第2及び第3のキャパシタ25,27,29に格納する点において、第2の初期格納ステップと相違する。 The second storage step is different from the second initial storage step in that the calculation value V OP in the second calculation step is stored in the first, second, and third capacitors 25, 27, and 29.
そして、ゲインステージ15は、巡回型A/D変換ステップとして、第2の演算ステップ及び第2の格納ステップを所定回数繰り返して行う。   Then, the gain stage 15 repeats the second calculation step and the second storage step a predetermined number of times as the cyclic A / D conversion step.
次に、図10を参照して、例えば図8(a)における期間Sfs1において実施されるような積分型A/D変換動作を説明する。図10は、前述したように、アナログCDSを実施する場合における、リセットレベルに重畳された信号レベルを示す第2の信号に対する積分型A/D変換動作の例を示している。すなわち、積分器を構成するキャパシタに転送される電荷の極性が、リセットレベルを示す第1の信号に対して実施された積分型A/D変換(図5参照)とは逆になるように、A/D変換動作が行われる。 Next, with reference to FIG. 10, for example, an integral A / D conversion operation performed in the period S fs1 in FIG. FIG. 10 shows an example of the integral type A / D conversion operation for the second signal indicating the signal level superimposed on the reset level when the analog CDS is performed as described above. That is, the polarity of the charge transferred to the capacitor constituting the integrator is opposite to the integral A / D conversion (see FIG. 5) performed on the first signal indicating the reset level. An A / D conversion operation is performed.
まず、ゲインステージ15は、1ステップ前の演算動作における出力値Dの値に従って、A/D変換回路111は、図10(a)又は図10(b)に示される第1の信号レベル用格納ステップとしての第1の格納動作を行う。このステップでは、ゲインステージ15は、第3のキャパシタ29を演算増幅回路23の出力23bと第1の入力23aとの間に接続することで第1のリセットレベル用積分型A/D変換ステップにおける演算値VOPを容量C2に保持したままで、第1の出力21aから供給される第1の基準参照電圧VRH又は第2の基準参照電圧VRLを第1のキャパシタ25に格納し、第2の出力21bから供給される第1の基準参照電圧VRH又は第2の基準参照電圧VRLを第2のキャパシタ27に格納する。 First, the gain stage 15 performs the first signal level storage shown in FIG. 10 (a) or FIG. 10 (b) according to the output value D in the calculation operation one step before. A first storing operation as a step is performed. In this step, the gain stage 15 connects the third capacitor 29 between the output 23b of the operational amplifier circuit 23 and the first input 23a, so that in the first reset level integral A / D conversion step. while maintaining the operation value V OP to the capacitor C2, and stores the first standard reference voltage V RH or second standard reference voltage V RL supplied from the first output 21a to the first capacitor 25, first The first reference reference voltage V RH or the second reference reference voltage V RL supplied from the second output 21 b is stored in the second capacitor 27.
D=2のときには、D/A変換回路21の第1の出力21a及び第2の出力21bから第2の基準参照電圧VRLが提供されるように制御されながら図10(a)の動作が行われる。一方、D=0のときには、D/A変換回路21の第1の出力21a及び第2の出力21bから第1の基準参照電圧VRHが提供されるように制御されながら図10(a)の動作が行われる。さらに、D=1のときには、D/A変換回路21の第1の出力21a及び第2の出力21bからそれぞれ第1の基準参照電圧VRH及び第2の基準参照電圧VRLが提供されるように制御されながら図10(b)の動作が行われる。 When D = 2, the operation of FIG. 10A is performed while being controlled so that the second reference reference voltage VRL is provided from the first output 21a and the second output 21b of the D / A conversion circuit 21. Done. On the other hand, when D = 0, the first reference reference voltage VRH is controlled so as to be provided from the first output 21a and the second output 21b of the D / A conversion circuit 21 as shown in FIG. Operation is performed. Further, when D = 1, the first reference reference voltage V RH and the second reference reference voltage V RL are provided from the first output 21 a and the second output 21 b of the D / A conversion circuit 21, respectively. The operation of FIG. 10B is performed while being controlled.
続いて、ゲインステージ15は、図10(c)に示される第1の信号レベル用演算ステップとしての第1の演算動作を行う。このステップでは、ゲインステージ15は、第2の信号が供給されたゲインステージ15の入力VINと第1の入力23aとの間に第1のキャパシタ25を接続し、第2の出力21bと第1の入力23aとの間に第2のキャパシタ27を接続する。 Subsequently, the gain stage 15 performs a first calculation operation as a first signal level calculation step shown in FIG. In this step, the gain stage 15 connects the first capacitor 25 between the input VIN of the gain stage 15 to which the second signal is supplied and the first input 23a, and the second output 21b and the second output 21b. A second capacitor 27 is connected between the first input 23a.
第1又は第2の基準参照電圧が第1及び第2のキャパシタ25,27に供給された後に、アナログ信号VIN及び演算増幅回路23における参照電圧VRIが第1及び第2のキャパシタ25,27に供給されるので、アナログ信号VINに関する電荷は、図5に示した、積分型A/D変換とは逆の極性により積分器に転送される。 After the first or second reference voltage is supplied to the first and second capacitors 25 and 27, the analog signal VIN and the reference voltage V RI in the operational amplifier circuit 23 are changed to the first and second capacitors 25 and 27. 27, the charge related to the analog signal VIN is transferred to the integrator with the opposite polarity to the integral type A / D conversion shown in FIG.
演算増幅回路23における参照電圧VRIが、(VRI=VRL)である場合には、このときの演算値VOP(M+1)は、以下の式(9)により表される。 When the reference voltage V RI in the operational amplifier circuit 23 is (V RI = V RL ), the calculated value V OP (M + 1) at this time is expressed by the following equation (9).
さらに、第1の信号レベル用演算ステップ及び第1の信号レベル用格納ステップをM回繰り返したときの演算値VOP(2M)は、以下の式(10)により表される。 Furthermore, the calculated value V OP (2M) when the first signal level calculation step and the first signal level storage step are repeated M times is expressed by the following equation (10).
また、VRI=VRHである場合には、式(10)は、以下の式(11)のように変形される。 Further, when V RI = V RH , the equation (10) is transformed into the following equation (11).
また、第1のリセットレベル用積分型A/D変換ステップ(1〜M回目のサンプリング及び積分)において、ゲインステージ15の入力15aに提供されるアナログ信号VINは、リセットレベルの信号VRESであり、第1の信号レベル用積分型A/D変換ステップ(M+1〜2M回目のサンプリング及び積分)において、ゲインステージ15の入力15aに提供されるアナログ信号VINは、信号レベルの信号VSIGであるので、式(10)は、式(12)にように表される。 In the first reset level integration type A / D conversion step (first to Mth sampling and integration), the analog signal VIN provided to the input 15a of the gain stage 15 is a reset level signal VRES . In the first signal level integration type A / D conversion step (M + 1 to 2M sampling and integration), the analog signal VIN provided to the input 15a of the gain stage 15 is a signal level signal V SIG . Therefore, the expression (10) is expressed as the expression (12).
さらに、式(12)は、以下の式(13)のように表される。   Furthermore, Formula (12) is represented as the following Formula (13).
さらに、式(13)は、式(6)を用いて、以下の式(14)のように表される。   Furthermore, Expression (13) is expressed as Expression (14) below using Expression (6).
式(14)の右辺におけるVOP(2M)に対してmビットの巡回型A/D変換を行うことにより、式(14)の右辺第1項の(VOP(2M)−VCOM)/(VRH−VRL)は、−0.5から0.5までの値をとるディジタル値に変換される。このディジタル値をXとして、以下の式(15)のように表す。 Expression by performing the cyclic A / D conversion of m bits to V OP (2M) in the right-hand side of (14), the first term on the right side of formula (14) (V OP (2M ) -V COM) / (V RH −V RL ) is converted into a digital value that takes a value from −0.5 to 0.5. This digital value is represented by X as shown in the following formula (15).
ここで、かっこ[]は、かっこ内の値のディジタル値を意味する。
さらに、値Yを式(16)のように表す。
Here, the parenthesis [] means a digital value of the value in the parenthesis.
Further, the value Y is expressed as in Expression (16).
式(14)は、値X,Yを用いて、以下の式(17)のように表される。   Expression (14) is expressed as Expression (17) below using values X and Y.
式(17)は、求められるべきM(VRES−VSIG)に対するディジタル値が、巡回型A/D変換の結果と折り返し積分型A/D変換の結果(ディジタルカウント値)とによって表されることを意味する。折り返し積分型A/D変換の結果をnビットとすると、本実施形態のA/D変換回路111は、(n+m−1)ビットのディジタル値を得るA/D変換を実施できる。なお、折り返し積分型A/D変換の結果であるディジタルカウント値は、A/D変換回路17の後段に設けられたカウンタ回路により出力値D(B+B又はB)に1が現れた回数が取得されることにより得られる。このカウント値の取得については後述する。 In the equation (17), the digital value for M (V RES −V SIG ) to be obtained is expressed by the result of the cyclic A / D conversion and the result of the folding integration A / D conversion (digital count value). Means that. If the result of the folding integration type A / D conversion is n bits, the A / D conversion circuit 111 of the present embodiment can perform A / D conversion to obtain a digital value of (n + m−1) bits. The digital count value, which is the result of the folding integration type A / D conversion, appears as 1 in the output value D (B 1 + B 0 or B 1 ) by the counter circuit provided at the subsequent stage of the A / D conversion circuit 17. It is obtained by acquiring the number of times. The acquisition of the count value will be described later.
図11は、図6のシミュレーションに対応する入力信号であるアナログ信号VINの入力レベルとディジタルカウント値との関係を示す図である。図11(a)及び(b)に示されるように、積分型A/D変換における16回のサンプリング及び積分及び1.0Vの入力範囲に対し、ディジタルカウント値は、15階調の値を取り得る。従って、このディジタルカウント値の範囲は、約4ビットで表される。 FIG. 11 is a diagram showing the relationship between the input level of the analog signal VIN , which is an input signal corresponding to the simulation of FIG. 6, and the digital count value. As shown in FIGS. 11 (a) and 11 (b), the digital count value takes a value of 15 gradations for 16 samplings and integrations in the integral type A / D conversion and an input range of 1.0V. obtain. Therefore, the range of this digital count value is represented by about 4 bits.
式(13)における
の項は、入力レベルの範囲が1.0Vである場合に、0〜14の範囲の値を取りうるので、4ビットで表される。従って、例えば、巡回型A/D変換を12ビットの出力結果が得られるように実施した場合には、カウンタ値の上位ビットを1ビットシフトして線形の信号を生成することから、本実施形態のA/D変換回路111は、15ビット(=(12+4−1)ビット)にほぼ相当するダイナミックレンジを有することができる。以上説明したように、本実施形態のA/D変換回路111は、折り返し積分型のA/D変換である積分型A/D変換によるノイズ低減の効果を十分に得ながら、広いダイナミックレンジを有するディジタル信号の出力をすることができる。
In equation (13)
This term can be a value in the range of 0 to 14 when the input level range is 1.0 V, and is represented by 4 bits. Therefore, for example, when the cyclic A / D conversion is performed so that a 12-bit output result is obtained, the higher order bits of the counter value are shifted by 1 bit to generate a linear signal. The A / D conversion circuit 111 can have a dynamic range substantially corresponding to 15 bits (= (12 + 4-1) bits). As described above, the A / D conversion circuit 111 according to the present embodiment has a wide dynamic range while sufficiently obtaining the noise reduction effect by the integration type A / D conversion which is the folded integration type A / D conversion. A digital signal can be output.
引き続き、図12を参照して、A/D変換回路17が1つのコンパレータ17aを用いてディジタル信号Dを生成する場合における第1のA/D変換動作を説明する。   Next, a first A / D conversion operation when the A / D conversion circuit 17 generates the digital signal D using one comparator 17a will be described with reference to FIG.
図12(a)では、ゲインステージ15は、第1の初期格納ステップとしての第1の格納動作を行う。このステップでは、ゲインステージ15の入力15aを介して受けたアナログ信号VINを第1のキャパシタ25に格納し、ゲインステージ15の出力23bと第1の入力23aとを接続する。また、第2のキャパシタ27は、第2の出力21bから供給される第2の基準参照電圧VRLを格納し、第3のキャパシタ29は、演算増幅回路23の出力23bと第1の入力23aとの間に接続される。 In FIG. 12A, the gain stage 15 performs a first storing operation as a first initial storing step. In this step, the analog signal VIN received via the input 15a of the gain stage 15 is stored in the first capacitor 25, and the output 23b of the gain stage 15 and the first input 23a are connected. The second capacitor 27 stores the second reference voltage VRL supplied from the second output 21b, and the third capacitor 29 includes the output 23b of the operational amplifier circuit 23 and the first input 23a. Connected between.
第1の初期格納ステップ及び以下に説明する各ステップにおける格納及び接続は、スイッチ回路31及びスイッチ43,47,49,51,53により実現される。第1の初期格納ステップでは、制御信号(φDH=0,φDS=0、φDL=1)及びクロック信号(φ=1,φ=0,φ=0,φ=1,φ=1)により、スイッチ31c,47,53,43は導通され、スイッチ31a,31b,49,51は非導通とされる。 Storage and connection in the first initial storage step and each step described below are realized by the switch circuit 31 and the switches 43, 47, 49, 51, 53. In the first initial storing step, the control signal (φ DH = 0, φ DS = 0, φ DL = 1) and the clock signal (φ 1 = 1, φ 2 = 0, φ 3 = 0, φ R = 1, By φ S = 1), the switches 31c, 47, 53, and 43 are turned on, and the switches 31a, 31b, 49, and 51 are turned off.
第1の初期格納ステップに引き続き、A/D変換回路111は、D(=B)の値に従って、図12(b)又は図12(c)に示される、第1の演算ステップとしての第1の演算動作を行う。 Subsequent to the first initial storage step, the A / D conversion circuit 111 performs the first calculation step shown in FIG. 12B or FIG. 12C according to the value of D (= B 1 ). 1 calculation operation is performed.
このステップでは、第1のキャパシタ25を第1の出力21aと第1の入力23aとの間に接続して第1の演算動作が行われる。また、第2のキャパシタ27が第2の出力21bと第1の入力23aとの間に接続され、第3のキャパシタ29が演算増幅回路23の出力23bと第1の入力23aとの間に接続されることにより、演算値VOPがゲインステージ15の出力15bに生成される。第1の演算ステップでは、クロック信号(φ=0,φ=1,φ=0,φ=0,φ=0)により、スイッチ49は導通され、スイッチ47,51,53,43は非導通とされる。 In this step, the first calculation operation is performed by connecting the first capacitor 25 between the first output 21a and the first input 23a. The second capacitor 27 is connected between the second output 21b and the first input 23a, and the third capacitor 29 is connected between the output 23b of the operational amplifier circuit 23 and the first input 23a. As a result, the calculated value V OP is generated at the output 15 b of the gain stage 15. In the first calculation step, the switch 49 is turned on by the clock signals (φ 1 = 0, φ 2 = 1, φ 3 = 0, φ R = 0, φ S = 0), and the switches 47, 51, 53, 43 is made non-conductive.
D/A変換回路21の第1の出力21a及び第2の出力21bには、コンパレータ17aからの出力値D(=B)に従ったスイッチ回路31の制御により、第1の基準参照電圧VRHまたは第2の基準参照電圧VRLが提供される。 The first output 21a and the second output 21b of the D / A conversion circuit 21 are supplied with the first reference reference voltage V by the control of the switch circuit 31 according to the output value D (= B 1 ) from the comparator 17a. RH or a second reference voltage VRL is provided.
コンパレータ17aは、以下のように動作する。   The comparator 17a operates as follows.
OP>VRCHのとき B=1
OP≦VRCHのとき B=0
When V OP > V RCH B 1 = 1
When V OP ≦ V RCH B 1 = 0
D=0(B=0)のときには、D/A変換回路21の第1の出力21a及び第2の出力21bからそれぞれ第1の基準参照電圧VRH及び第2の基準参照電圧VRLが提供されるように制御されながら図12(b)の動作が行われる。一方、D=1のときには、D/A変換回路21の第1の出力21a及び第2の出力21bから第2の基準参照電圧VRLが提供されるように制御されながら図12(b)の動作が行われる。 When D = 0 (B 1 = 0), the first reference reference voltage V RH and the second reference reference voltage V RL are respectively obtained from the first output 21a and the second output 21b of the D / A conversion circuit 21. The operation shown in FIG. 12B is performed while being controlled to be provided. On the other hand, when D = 1, the second reference reference voltage VRL is controlled so as to be provided from the first output 21a and the second output 21b of the D / A conversion circuit 21 as shown in FIG. Operation is performed.
続いて、ゲインステージ15は、図12(d)に示される第1の格納動作を第1の格納ステップとして行う。第1の格納ステップでは、第3のキャパシタ29を演算増幅回路23の出力23bと第1の入力23aとの間に接続することで演算値VOPを容量Cに保持したままで、ゲインステージ15の入力15aからのアナログ信号VINを第1のキャパシタ25に格納し、第2の出力21bから供給される第2の基準参照電圧VRLを第2のキャパシタ27に格納する。第1の格納ステップでは、制御信号(φDH=0,φDS=0、φDL=1)及びクロック信号(φ=1,φ=0,φ=0,φ=0,φ=1)により、スイッチ31c,47,43は導通され、スイッチ31a,31b,49,51,53は非導通とされる。 Subsequently, the gain stage 15 performs the first storing operation shown in FIG. 12D as a first storing step. In the first storage step, while retaining the operation value V OP to the capacitance C 2 by connecting the third capacitor 29 between the output 23b and the first input 23a of the operational amplifier circuit 23, the gain stage The analog signal VIN from the 15 inputs 15 a is stored in the first capacitor 25, and the second reference voltage V RL supplied from the second output 21 b is stored in the second capacitor 27. In the first storing step, the control signal (φ DH = 0, φ DS = 0, φ DL = 1) and the clock signal (φ 1 = 1, φ 2 = 0, φ 3 = 0, φ R = 0, φ With S = 1), the switches 31c, 47, 43 are turned on, and the switches 31a, 31b, 49, 51, 53 are turned off.
次いで、ゲインステージ15は、出力値Dの値に応じて図12(b)及び図12(c)に示される第1の演算動作のいずれかを選択しながら、第1の演算ステップ及び第1の格納ステップを所定回数繰り返して行う積分型A/D変換ステップを実施する。   Next, the gain stage 15 selects the first calculation step and the first calculation while selecting one of the first calculation operations shown in FIGS. 12B and 12C according to the value of the output value D. The integration type A / D conversion step is performed by repeating the storing step a predetermined number of times.
図13は、A/D変換回路17が1つのコンパレータ17aを用いてディジタル信号Dを生成する場合における、ゲインステージ15の積分型A/D変換器としての動作(折り返し積分型のA/D変換)時のシミュレーションにより求めた入出力特性を示す図面である。このシミュレーションにおける条件は、(VRH=2.5V、VRL=1.5V、演算動作における参照電圧VRI=VRL、VCOM=2.0V、サンプリング及び積分回数M=16)である。図13に示されるように、1.5〜2.5Vの振幅1Vの入力に対して、出力は、1.5〜2.5Vとなっており、その振幅は1Vの範囲に収められている。 FIG. 13 shows the operation of the gain stage 15 as an integration type A / D converter (folded integration type A / D conversion) when the A / D conversion circuit 17 generates the digital signal D using one comparator 17a. ) Is a diagram showing input / output characteristics obtained by simulation at the time. The conditions in this simulation are (V RH = 2.5 V, V RL = 1.5 V, reference voltage V RI = V RL , V COM = 2.0 V, sampling and integration count M = 16 in the arithmetic operation). As shown in FIG. 13, the output is 1.5 to 2.5 V with respect to the input of 1.5 to 2.5 V and the amplitude is 1 V, and the amplitude is within the range of 1 V. .
次に、図14〜図16を参照して、第1のA/D変換動作である折り返し積分型A/D変換の出力値Dに基づき、A/D変換の結果としてのディジタル値を生成するためのディジタル部DCの構成を説明する。図14(a)は、A/D変換回路17が2つのコンパレータ17a,17b及び2つの変換参照電圧VRCH,VRCLを用いてディジタル信号Dを生成する場合におけるディジタル部DCを示す図である。ディジタル部DCは、コンプリメント部CP、加算器AD、レジスタRG1A及びレジスタRG2Aを含む。また、図15は、図14(a)に示したコンプリメント部CP、加算器AD、レジスタRG1Aの詳細な構成を示す図である。図15に示す例では、5ビットのディジタル値が得られる。以下、図14(a)及び図15を参照して、これらの構成の動作を説明する。 Next, referring to FIGS. 14 to 16, a digital value as a result of the A / D conversion is generated based on the output value D of the folding integration type A / D conversion which is the first A / D conversion operation. The configuration of the digital unit DC for this purpose will be described. FIG. 14A is a diagram showing the digital unit DC A when the A / D conversion circuit 17 generates the digital signal D using the two comparators 17a and 17b and the two conversion reference voltages V RCH and V RCL . is there. The digital part DC A includes a complement part CP A , an adder AD A , a register RG 1A, and a register RG 2A . FIG. 15 is a diagram showing a detailed configuration of the complement unit CP A , the adder AD A , and the register RG 1A shown in FIG. In the example shown in FIG. 15, a 5-bit digital value is obtained. The operation of these configurations will be described below with reference to FIGS. 14 (a) and 15.
まず5ビットのレジスタRG1A(5個のフリップフロップFFからなる)にリセット信号resetを与えて、それらの出力を0にする。積分型A/D変換における積分の1サイクル毎に、レジスタRG1Aの出力と、積分型A/D変換の2つのコンパレータ17a,17bからの2ビットの出力(B,B)とが加算器AD(5個の全加算器FAからなる)により加算され、更にクロックを加えて、その出力結果をレジスタRG1Aに格納する。これらの加算及び格納を繰り返すことにより、2ビットの出力がディジタル積分されることとなる。リセットレベルを示す第1の信号のA/D変換を実施する場合には、コンプリメント部CPに提供される信号Compを0に設定する。これにより、コンプリメント部CPの出力は、(X=0,X=0,X=0)となる。そして、入力が(B=0,B=0)の時は、出力が(X=0,X=0)となるので、値の加算は行われない。また、入力が(B=1,B=0)の時は、出力が(X=1,X=0)となるので、値が1ずつ加算される。さらに、入力が(B=1,B=1)の時は、出力が(X=0,X=1)となるので、値が2ずつ加算される。 First, a reset signal reset is given to a 5-bit register RG 1A (consisting of five flip-flops FF), and their outputs are set to zero. The output of the register RG 1A and the 2-bit outputs (B 1 , B 0 ) from the two comparators 17a and 17b of the integration type A / D conversion are added for each integration cycle in the integration type A / D conversion. It is added by the vessel AD a (consisting of five full adders FA), in addition to the clock, and stores the output result in register RG 1A. By repeating these additions and storages, the 2-bit output is digitally integrated. When performing A / D conversion of the first signal indicative of a reset level, a signal C omp provided to complement portion CP A is set to 0. Thus, the output of the complement portion CP A is a (X 2 = 0, X 3 = 0, X 4 = 0). When the input is (B 0 = 0, B 1 = 0), the output is (X 0 = 0, X 1 = 0), so no value is added. When the input is (B 0 = 1, B 1 = 0), the output is (X 0 = 1, X 1 = 0), so the value is incremented by one. Further, when the input is (B 0 = 1, B 1 = 1), the output is (X 0 = 0, X 1 = 1), so the value is incremented by two.
一方、信号レベルを示す第2の信号のA/D変換を実施する場合には、コンプリメント部CPに提供される信号Compを1に設定する。これにより、コンプリメント部CPの出力は、(X=1,X=1,X=1)となる。そして、入力が(B=0,B=0)の時は、出力が(X=0,X=0,X=0,X=0,X=0)となり、値の加算は行われない。また、入力が(B=1,B=0)の時は、出力が(X=1,X=1,X=1,X=1,X=1)となり、これを2の補数として考えると、値が−1ずつ加算される。さらに、入力が(B=1,B=1)の時は、出力が(X=0,X=1,X=1,X=1,X=1)となり、これを2の補数として考えると、値が−2ずつ加算される。 On the other hand, when performing the A / D conversion of the second signal indicative of a signal level sets the signal C omp provided to complement portion CP A to 1. Thus, the output of the complement portion CP A is a (X 2 = 1, X 3 = 1, X 4 = 1). When the input is (B 0 = 0, B 1 = 0), the output is (X 0 = 0, X 1 = 0, X 2 = 0, X 3 = 0, X 4 = 0) Is not added. When the input is (B 0 = 1, B 1 = 0), the output is (X 0 = 1, X 1 = 1, X 2 = 1, X 3 = 1, X 4 = 1). Is considered as a 2's complement, the values are added by -1. Further, when the input is (B 0 = 1, B 1 = 1), the output is (X 0 = 0, X 1 = 1, X 2 = 1, X 3 = 1, X 4 = 1). Is considered as a two's complement, the value is added by -2.
以上のような構成により、リセットレベル及び信号レベルのそれぞれに対して積分を繰り返す毎に、参照電圧を引き戻す回数を数え上げ、両者の差に相当する回数が最終的にレジスタRG1Aに格納される。すなわち、このような構成は、図8(b)を参照して説明したような、ディジタルCDSによるディジタル値の取得において採用されることができる。なお、レジスタRG2Aは、巡回型A/D変換の結果として得られるディジタル値を格納する。 With the above configuration, each time integration is repeated for each of the reset level and the signal level, the number of times the reference voltage is pulled back is counted, and the number corresponding to the difference between the two is finally stored in the register RG 1A . That is, such a configuration can be employed in the acquisition of a digital value by digital CDS as described with reference to FIG. Register RG 2A stores a digital value obtained as a result of cyclic A / D conversion.
図14(b)は、A/D変換回路17が1つのコンパレータ17a及び1つの変換参照電圧VRCHを用いてディジタル信号Dを生成する場合におけるディジタル部DCを示す図である。ディジタル部DCは、コンプリメント部CP、加算器AD、レジスタRG1B及びレジスタRG2Bを含む。また、図16は、図14(b)に示したコンプリメント部CPの詳細な構成を示す図である。なお、加算器AD及びレジスタRG1Bの構成は、図15に示したものと同様である。図16に示す例では、5ビットのディジタル値が得られる。以下、図14(b)及び図16を参照して、これらの構成の動作を説明する。 14 (b) is a diagram illustrating a digital section DC B in the A / D conversion circuit 17 generates a digital signal D by using one comparator 17a and one conversion reference voltage V RCH. The digital part DC B includes a complement part CP B , an adder AD B , a register RG 1B, and a register RG 2B . FIG. 16 is a diagram showing a detailed configuration of the complement unit CP B shown in FIG. The configurations of the adder AD B and the register RG 1B are the same as those shown in FIG. In the example shown in FIG. 16, a 5-bit digital value is obtained. Hereinafter, the operation of these configurations will be described with reference to FIGS.
まず、5ビットのレジスタRG1B(5個のフリップフロップFFからなる)にリセット信号resetを与えて、それらの出力を0にする。積分型A/D変換における積分の1サイクル毎に、レジスタRG1Bの出力と、積分型A/D変換の1つのコンパレータ17aからの1ビットの出力(B)とが加算器AD(5個の全加算器FAからなる)により加算され、更にクロックを加えて、その出力結果をレジスタRG1Bに格納する。これらの加算及び格納を繰り返すことにより、1ビットの出力がディジタル積分されることとなる。リセットレベルを示す第1の信号のA/D変換を実施する場合には、コンプリメント部CPに提供される信号Compを0に設定する。これにより、コンプリメント部CPの出力は、(X=0,X=0,X=0,X=0)となる。そして、入力が(B=0)の時は、出力が(X=0)となるので、値の加算は行われない。また、入力が(B=1)の時は、出力が(X=1)となるので、値が1ずつ加算される。 First, a reset signal reset is given to a 5-bit register RG 1B (consisting of five flip-flops FF), and their outputs are set to zero. For each integration cycle in the integration type A / D conversion, the output of the register RG 1B and the 1-bit output (B 1 ) from one comparator 17a of the integration type A / D conversion are added to the adder AD B (5 Are added by a full adder FA), a clock is added, and the output result is stored in the register RG 1B . By repeating these additions and storages, the 1-bit output is digitally integrated. When the A / D conversion of the first signal indicating the reset level is performed, the signal C comp provided to the complement unit CP B is set to 0. As a result, the output of the complement unit CP B is (X 1 = 0, X 2 = 0, X 3 = 0, X 4 = 0). When the input is (B 1 = 0), the output is (X 0 = 0), so no value is added. When the input is (B 1 = 1), the output is (X 0 = 1), so the value is incremented by one.
一方、信号レベルを示す第2の信号のA/D変換を実施する場合には、コンプリメント部CPに提供される信号Compを1に設定する。これにより、コンプリメント部CPの出力は、(X=0,X=1,X=1,X=1)となる。そして、入力が(B=0)の時は、出力が(X=0,X=0,X=0,X=0,X=0)となり、値の加算は行われない。また、入力が(B=1)の時は、出力が(X=1,X=1,X=1,X=1,X=1)となり、これを2の補数として考えると、値が−1ずつ加算される。 On the other hand, when the A / D conversion of the second signal indicating the signal level is performed, the signal C comp provided to the complement unit CP B is set to 1. As a result, the output of the complement unit CP B becomes (X 1 = 0, X 2 = 1, X 3 = 1, X 4 = 1). When the input is (B 1 = 0), the output is (X 0 = 0, X 1 = 0, X 2 = 0, X 3 = 0, X 4 = 0), and the values are added. Absent. When the input is (B 1 = 1), the output is (X 0 = 1, X 1 = 1, X 2 = 1, X 3 = 1, X 4 = 1). When considered, values are added by -1.
以上のような構成により、リセットレベル及び信号レベルのそれぞれに対して積分を繰り返す毎に、参照電圧を引き戻す回数を数え上げ、両者の差に相当する回数が最終的にレジスタRG1Bに格納される。すなわち、このような構成は、図8(b)を参照して説明したような、ディジタルCDSによるディジタル値の取得において採用されることができる。なお、レジスタRG2Bは、巡回型A/D変換の結果として得られるディジタル値を格納する。 With the configuration as described above, each time integration is repeated for each of the reset level and the signal level, the number of times the reference voltage is pulled back is counted, and the number corresponding to the difference between the two is finally stored in the register RG 1B . That is, such a configuration can be employed in the acquisition of a digital value by digital CDS as described with reference to FIG. Register RG 2B stores a digital value obtained as a result of cyclic A / D conversion.
以上説明した第1の実施形態に係るA/D変換回路111によれば、同一の回路構成において動作手順の制御を行うことにより、折り返し積分型のA/D変換を行うための第1のA/D変換動作と、巡回型のA/D変換を行うための第2のA/D変換動作とが実現される。また、第1のA/D変換動作において、出力信号の積分に用いられる第3のキャパシタ29の容量は、A/D変換対象のアナログ信号及び基準参照電圧の格納に用いられる第1及び第2のキャパシタ25,27の容量より大きいので、折り返し積分型のA/D変換において入力されるアナログ信号VINは、その容量比に従って減衰されてサンプリング及び積分される。これ故に、折り返し積分型のA/D変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該A/D変換器を構成できる。 According to the A / D conversion circuit 111 according to the first embodiment described above, the first A for performing the folding integration type A / D conversion by controlling the operation procedure in the same circuit configuration. A / D conversion operation and a second A / D conversion operation for performing cyclic A / D conversion are realized. Further, in the first A / D conversion operation, the capacitance of the third capacitor 29 used for integration of the output signal is the first and second used for storing the analog signal to be A / D converted and the reference reference voltage. Therefore, the analog signal VIN input in the folding integration type A / D conversion is attenuated according to the capacitance ratio and sampled and integrated. For this reason, the voltage range of the analog signal output in the folding integration type A / D conversion is also reduced according to the capacitance ratio of the capacitor, so that the A / D converter can be configured by a single end configuration.
以上の第1の実施形態をまとめると以下の要旨を有する。   The above first embodiment is summarized as follows.
本発明の第1の実施形態は、シングルエンド構成のA/D変換器である。このA/D変換器は、ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第1の入力、第2の入力及び出力を有する演算増幅回路を含むゲインステージと、ゲインステージの出力からの信号に基づき、変換参照電圧を参照して、1又は複数のビットを含むディジタル信号を生成するA/D変換回路と、ディジタル信号に応じて、制御信号を生成する論理回路と、第1及び第2の出力を有し、第1の基準参照電圧及び第2の基準参照電圧の少なくともいずれか一方を、制御信号に応じて第1及び第2の出力を介してゲインステージに提供するD/A変換回路とを備える。
ゲインステージは、第1〜第3のキャパシタを含み、第3のキャパシタの容量は、第1及び第2のキャパシタの容量より大きく、演算増幅回路の第2の入力は、基準電位を受け、第1の基準参照電圧は、第2の基準参照電圧値より高く、D/A変換回路は、制御信号に応答して、第1の出力に第1及び第2の基準参照電圧のいずれかを提供すると共に第2の出力に第1及び第2の基準参照電圧のいずれかを提供するためのスイッチ回路を含む。
当該A/D変換器は、第1のA/D変換動作と、第2のA/D変換動作を行い、第1のA/D変換動作では、ゲインステージは、演算増幅回路及び第1〜第3のキャパシタにより演算値を生成する第1の演算動作と、第1の格納動作と、を行い、第1の格納動作では、第1のキャパシタは、第1の出力から供給される第1若しくは第2の基準参照電圧又はアナログ信号を格納し、第2のキャパシタは、第2の出力から供給される第1又は第2の基準参照電圧を格納し、第3のキャパシタは、演算増幅回路の出力と第1の入力との間に接続される。
第1の演算動作では、第1の格納動作において第1又は第2の基準参照電圧が第1のキャパシタに格納された場合には、第1のキャパシタがアナログ信号を受ける入力と第1の入力との間に接続され、格納動作においてアナログ信号が第1のキャパシタに格納された場合には、第1のキャパシタが第1の出力と第1の入力との間に接続され、第2のキャパシタが第2の出力と第1の入力との間に接続され、第3のキャパシタが演算増幅回路の出力と第1の入力との間に接続されることにより、演算値がゲインステージの出力に生成される。
第2のA/D変換動作では、ゲインステージは、演算増幅回路及び第1〜第3のキャパシタにより演算値を生成する第2の演算動作と、演算値を第1及び第2のキャパシタに格納する第2の格納動作を行い、第2の演算動作では、第3のキャパシタが演算増幅回路の出力と第1の入力との間に接続されると共に第1及び第2のキャパシタがそれぞれD/A変換回路の第1又は第2の出力と第1の入力との間に接続されて、演算値が当該ゲインステージの出力に生成される、ことを特徴とする。
The first embodiment of the present invention is a single-ended A / D converter. The A / D converter includes an input for receiving an analog signal to be converted into a digital value, an output, a gain stage including an operational amplifier circuit having a first input, a second input and an output, and an output of the gain stage. An A / D conversion circuit that generates a digital signal including one or more bits with reference to the conversion reference voltage, a logic circuit that generates a control signal according to the digital signal, D / having a second output and providing at least one of the first reference reference voltage and the second reference reference voltage to the gain stage via the first and second outputs according to the control signal A conversion circuit.
The gain stage includes first to third capacitors, and the capacitance of the third capacitor is larger than the capacitances of the first and second capacitors, the second input of the operational amplifier circuit receives the reference potential, The first reference voltage is higher than the second reference voltage value, and the D / A converter circuit provides either the first or second reference voltage to the first output in response to the control signal. And a switch circuit for providing either the first or second reference voltage to the second output.
The A / D converter performs a first A / D conversion operation and a second A / D conversion operation. In the first A / D conversion operation, the gain stage includes an operational amplifier circuit and first to first A / D conversion operations. A first calculation operation for generating a calculation value by the third capacitor and a first storage operation are performed. In the first storage operation, the first capacitor is supplied from the first output. Alternatively, the second reference voltage or analog signal is stored, the second capacitor stores the first or second reference voltage supplied from the second output, and the third capacitor is an operational amplifier circuit. Between the first output and the first input.
In the first calculation operation, when the first or second reference reference voltage is stored in the first capacitor in the first storage operation, the first capacitor receives an analog signal and the first input When the analog signal is stored in the first capacitor in the storing operation, the first capacitor is connected between the first output and the first input, and the second capacitor Is connected between the second output and the first input, and the third capacitor is connected between the output of the operational amplifier circuit and the first input, so that the calculated value becomes the output of the gain stage. Generated.
In the second A / D conversion operation, the gain stage stores the calculation value in the first and second capacitors, the second calculation operation for generating the calculation value by the operational amplifier circuit and the first to third capacitors. In the second calculation operation, a third capacitor is connected between the output of the operational amplifier circuit and the first input, and the first and second capacitors are respectively connected to D / It is connected between the 1st or 2nd output of A conversion circuit, and the 1st input, and an operation value is generated in the output of the gain stage concerned, It is characterized by the above-mentioned.
このA/D変換器によれば、同一の回路構成において動作手順の制御を行うことにより、フォールディング積分型のA/D変換を行うための第1のA/D変換動作と、巡回型のA/D変換を行うための第2のA/D変換動作とが実現される。また、第1のA/D変換動作において、出力信号の積分に用いられる第3のキャパシタの容量は、A/D変換対象のアナログ信号及び基準参照電圧の格納に用いられる第1及び第2のキャパシタの容量より大きいので、フォールディング積分型のA/D変換において入力されるアナログ信号は、その容量比に従って減衰されてサンプリング及び積分される。これ故に、フォールディング積分型のA/D変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該A/D変換器を構成できる。   According to this A / D converter, by controlling the operation procedure in the same circuit configuration, the first A / D conversion operation for performing the folding integration type A / D conversion and the cyclic A A second A / D conversion operation for performing / D conversion is realized. In the first A / D conversion operation, the capacitance of the third capacitor used for integration of the output signal is the first and second used for storing the analog signal to be A / D converted and the reference reference voltage. Since it is larger than the capacitance of the capacitor, the analog signal input in the folding integration type A / D conversion is attenuated according to the capacitance ratio and sampled and integrated. Therefore, the voltage range of the analog signal output in the folding integration type A / D conversion is also reduced in accordance with the capacitance ratio of the capacitor, so that the A / D converter can be configured with a single end configuration.
また、このA/D変換器では、第3のキャパシタは、第1又は第2のキャパシタの容量の2倍の容量を有する、ことを特徴とする。   In the A / D converter, the third capacitor has a capacity twice as large as that of the first or second capacitor.
さらに、このA/D変換器によれば、フォールディング積分型のA/D変換において入力されるアナログ信号は、1/2に減衰されてサンプリング及び積分される。これ故に、フォールディング積分型のA/D変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って1/2となるので、巡回型のA/D変換において、シングルエンド構成のA/D変換器に適した入力電圧が提供される。   Furthermore, according to this A / D converter, the analog signal input in the folding integration type A / D conversion is attenuated to ½ and sampled and integrated. Therefore, the voltage range of the analog signal output in the folding integration type A / D conversion is also halved according to the capacitance ratio of the capacitor. Therefore, in the cyclic A / D conversion, the single-ended A / D conversion is performed. An input voltage suitable for the converter is provided.
またさらに、このA/D変換器では、変換参照電圧は、第1の基準参照電圧と第2の基準参照電圧値との間の中央値であり、A/D変換回路は、1ビットのディジタル信号を生成し、論理回路は、第1及び第2の値を有する制御信号を生成する、ことを特徴とする。   Furthermore, in this A / D converter, the conversion reference voltage is a median value between the first standard reference voltage and the second standard reference voltage value, and the A / D conversion circuit is a 1-bit digital signal. The signal is generated, and the logic circuit generates a control signal having first and second values.
また、このA/D変換器によれば、適切に設定された一つの変換参照電圧に基づきディジタル信号が生成されるので、A/D変換回路が簡易に構成されると共に、生成されたディジタル信号を受ける回路も簡易な構成なものを採用できる。   In addition, according to this A / D converter, a digital signal is generated based on one appropriately set conversion reference voltage, so that the A / D converter circuit can be easily configured and the generated digital signal A circuit having a simple configuration can also be adopted.
さらに、このA/D変換器では、第2のA/D変換動作における第1の変換参照電圧VRC2Hは及び第2の変換参照電圧VRC2Lはそれぞれ下記式により表される、
RC2H=(5VRH+3VRL)/8
RC2L=(3VRH+5VRL)/8
ことを特徴とする。このA/D変換器によれば、適切に第2のA/D変換動作が実施される。
Further, in this A / D converter, the first conversion reference voltage V RC2H and the second conversion reference voltage V RC2L in the second A / D conversion operation are expressed by the following equations, respectively.
V RC2H = (5V RH + 3V RL ) / 8
V RC2L = (3V RH + 5V RL ) / 8
It is characterized by that. According to this A / D converter, the second A / D conversion operation is appropriately performed.
またさらに、このA/D変換器では、A/D変換回路は、第1及び第2の変換参照電圧を有し、第1の変換参照電圧は、第1の基準参照電圧と第2の基準参照電圧値との間の中央値より高く且つ第1の基準参照電圧より低く、第1のA/D変換動作における第1の変換参照電圧は、第2のA/D変換動作における第1の変換参照電圧より高く、第2の変換参照電圧は、中央値より低く且つ第2の基準参照電圧より高く、第1のA/D変換動作における第2の変換参照電圧は、第2のA/D変換動作における第2の変換参照電圧より低く、A/D変換回路は、3値のディジタル信号を生成し、論理回路は、第1〜第3の値を有する制御信号を生成する、ことを特徴とする。   Still further, in this A / D converter, the A / D converter circuit has first and second conversion reference voltages, and the first conversion reference voltage includes the first reference voltage and the second reference voltage. The first conversion reference voltage in the first A / D conversion operation is higher than the median value between the reference voltage values and lower than the first reference reference voltage, and the first conversion reference voltage in the second A / D conversion operation is The second conversion reference voltage is higher than the conversion reference voltage, the second conversion reference voltage is lower than the median value and higher than the second reference reference voltage, and the second conversion reference voltage in the first A / D conversion operation is the second A / D Lower than the second conversion reference voltage in the D conversion operation, the A / D conversion circuit generates a ternary digital signal, and the logic circuit generates a control signal having the first to third values. Features.
また、このA/D変換器によれば、変換参照電圧が適切な電圧に設定されるので、第1のA/D変換動作及び第2のA/D変換動作が適切に実施される。   Further, according to this A / D converter, since the conversion reference voltage is set to an appropriate voltage, the first A / D conversion operation and the second A / D conversion operation are appropriately performed.
さらに、このA/D変換器では、第1の基準参照電圧をVRH、第2の基準参照電圧をVRL、としたときに、第1のA/D変換動作における第1の変換参照電圧VRC1H及び第2の変換参照電圧VRC1Lはそれぞれ下記式により表され、
RC1H=(3VRH+VRL)/4
RC1L=(VRH+3VRL)/4
第2のA/D変換動作における第1の変換参照電圧VRC2Hは及び第2の変換参照電圧VRC2Lはそれぞれ下記式により表される、
RC2H=(5VRH+3VRL)/8
RC2L=(3VRH+5VRL)/8
ことを特徴とする。このA/D変換器によれば、適切に第2のA/D変換動作が実施される。
Further, in this A / D converter, when the first standard reference voltage is V RH and the second standard reference voltage is V RL , the first conversion reference voltage in the first A / D conversion operation. V RC1H and the second conversion reference voltage V RC1L are respectively expressed by the following equations:
V RC1H = (3V RH + V RL ) / 4
V RC1L = (V RH + 3V RL ) / 4
The first conversion reference voltage V RC2H and the second conversion reference voltage V RC2L in the second A / D conversion operation are expressed by the following equations, respectively.
V RC2H = (5V RH + 3V RL ) / 8
V RC2L = (3V RH + 5V RL ) / 8
It is characterized by that. According to this A / D converter, the second A / D conversion operation is appropriately performed.
またさらに、このA/D変換器では、第1の格納動作では、第1のキャパシタは、第1の出力又はゲインステージの入力と基準電位との間に接続され、第2のキャパシタは、第2の出力又はゲインステージの入力と基準電位との間に接続される、ことを特徴とする。   In the A / D converter, in the first storing operation, the first capacitor is connected between the first output or the input of the gain stage and the reference potential, and the second capacitor is connected to the first capacitor. The second output or the gain stage is connected between the input and the reference potential.
またさらに、このA/D変換器によれば、第1の出力により供給される基準参照電圧又はゲインステージの入力から供給されるアナログ信号が第1のキャパシタに格納され、第2の出力により供給される基準参照電圧又はゲインステージの入力から供給されるアナログ信号が第2のキャパシタに格納される。   Still further, according to the A / D converter, the reference signal supplied by the first output or the analog signal supplied from the input of the gain stage is stored in the first capacitor and supplied by the second output. The reference signal or the analog signal supplied from the input of the gain stage is stored in the second capacitor.
また、本発明の第2の実施形態の別の態様は、イメージセンサデバイスである。このイメージセンサデバイスは、イメージセンサセルのアレイを含むセルアレイと、セルアレイに接続されており複数のA/D変換器を含む変換器アレイとを備え、A/D変換器の各々は、セルアレイのカラム線を介してイメージセンサセルに接続されており、A/D変換器の各々は、上記したA/D変換器である、ことを特徴とする。このイメージセンサデバイスによれば、A/D変換器がシングルエンド型で構成されるので、イメージセンサデバイスの面積を小さくできる。   Another aspect of the second embodiment of the present invention is an image sensor device. The image sensor device includes a cell array including an array of image sensor cells and a converter array connected to the cell array and including a plurality of A / D converters. Each of the A / D converters is a column of the cell array. The A / D converter is connected to the image sensor cell via a line, and each A / D converter is the A / D converter described above. According to this image sensor device, since the A / D converter is configured as a single end type, the area of the image sensor device can be reduced.
第2の実施形態.
図17は本発明の第2の実施形態に係るCMOSイメージセンサ101の構成を示すブロック図である。また、図18は図17のディジタル補正回路112の構成を示すブロック図である。第2の実施形態に係るCMOSイメージセンサ101は、第1の実施形態に係る、折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換器を用いた積分・巡回型ADCアレイ104を備え、さらに、例えば14ビット相当の線形性を得るため、折り返し積分型A/D変換回路と巡回型A/D変換回路の以下の誤差に関して、ディジタル補正を行うディジタル補正回路112を備えたことを特徴としている。
(1)キャパシタのランダム及びシステマティックなミスマッチ誤差。
(2)演算増幅回路の有限ゲインに伴う誤差。
(3)演算増幅回路のセットリング誤差(線形として扱える小さい誤差の場合)。
Second embodiment.
FIG. 17 is a block diagram showing a configuration of a CMOS image sensor 101 according to the second embodiment of the present invention. FIG. 18 is a block diagram showing the configuration of the digital correction circuit 112 of FIG. The CMOS image sensor 101 according to the second embodiment uses the integration / cyclic A / D converter according to the first embodiment that sequentially performs the folding integration type A / D conversion and the cyclic type A / D conversion. In order to obtain linearity equivalent to, for example, 14 bits, digital correction is performed for the following errors between the folded integration type A / D conversion circuit and the cyclic type A / D conversion circuit. A digital correction circuit 112 is provided.
(1) Random and systematic mismatch errors of capacitors.
(2) An error associated with the finite gain of the operational amplifier circuit.
(3) Settling error of the operational amplifier circuit (in the case of a small error that can be handled as a linear).
図17のCMOSイメージセンサ101において、セルアレイ102はCMOSイメージセンサ画素102aが行方向および列方向に配列されている。図17には、CMOSイメージセンサ画素102aの一例が示されている。画素102aは、リセット状態における第1の信号S1と光誘起信号出力における第2の信号S2とを生成する。積分・巡回型ADCアレイ104内のA/D変換回路111の入力端子が画素102aに接続されている。   In the CMOS image sensor 101 of FIG. 17, the cell array 102 has CMOS image sensor pixels 102a arranged in the row direction and the column direction. FIG. 17 shows an example of the CMOS image sensor pixel 102a. The pixel 102a generates the first signal S1 in the reset state and the second signal S2 in the light induced signal output. An input terminal of the A / D conversion circuit 111 in the integration / cyclic ADC array 104 is connected to the pixel 102a.
CMOSイメージセンサ101では、セルアレイ102の行に垂直シフトレジスタ103が接続されており、セルアレイ102の列にはA/D変換器アレイ104が接続されており、画像を読み取る。A/D変換器アレイ104は、アレイ状に配列された複数のA/D変換回路111を含む。A/D変換器アレイ104には、データレジスタ105が接続されており、画素102aからの信号に対応するA/D変換値がデータレジスタ105に格納される。データレジスタ105は、水平シフトレジスタ106からの信号に応答して、ディジタル信号を、上記ディジタル補正を行うディジタル補正回路112を介して冗長表現−非冗長表現変換回路107へ提供する。ここで、A/D変換回路111とディジタル補正回路112とによりNビットA/D変換装置を構成しており、冗長表現−非冗長表現変換回路107は、画素102aからの信号に対応したNビットのディジタルコードを生成する。   In the CMOS image sensor 101, a vertical shift register 103 is connected to a row of the cell array 102, and an A / D converter array 104 is connected to a column of the cell array 102 to read an image. The A / D converter array 104 includes a plurality of A / D conversion circuits 111 arranged in an array. A data register 105 is connected to the A / D converter array 104, and an A / D conversion value corresponding to a signal from the pixel 102 a is stored in the data register 105. In response to the signal from the horizontal shift register 106, the data register 105 provides a digital signal to the redundant representation / non-redundant representation conversion circuit 107 via the digital correction circuit 112 that performs the digital correction. Here, the A / D conversion circuit 111 and the digital correction circuit 112 constitute an N-bit A / D conversion device, and the redundant expression / non-redundant expression conversion circuit 107 has N bits corresponding to the signal from the pixel 102a. Generates a digital code.
画素102aは、フォトダイオードPDが、イメージに関連する一画素分の光を受ける。選択トランジスタMのゲートは、行方向に伸びる行選択線Sに接続されている。リセットトランジスタMのゲートはリセット線Rに接続されている。転送トランジスタMのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードPDの一端は転送トランジスタMを介して浮遊拡散層FDに接続されている。浮遊拡散層FDは、リセットトランジスタMを介してリセット電位線Resetに接続されると共に、トランジスタMのゲートに接続されている。トランジスタMの一電流端子(例えばドレイン)は、選択トランジスタMを介して列線108に接続されている。トランジスタMは、浮遊拡散層FDの電荷量に応じて電位を、選択トランジスタMを介して列線108に提供する。 In the pixel 102a, the photodiode PD receives light for one pixel related to the image. The gate of the selection transistor M S is connected to the row select line S extending in the row direction. The gate of the reset transistor M R is connected to the reset line R. The gate of the transfer transistor M T is connected to the transfer selection line extending in the row direction. One end of the photodiode PD is connected to the floating diffusion layer FD via the transfer transistor M T. Floating diffusion layer FD is connected to a reset potential line Reset via the reset transistor M R, is connected to the gate of the transistor M A. One current terminal (for example, drain) of the transistor M A is connected to the column line 108 via the selection transistor M S. Transistor M A is a potential according to the charge amount of the floating diffusion layer FD, provides to the column line 108 through the selection transistor M S.
この構造の画素102aにおいて、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号RをリセットトランジスタMに提供し、浮遊拡散層FDをリセットする。増幅トランジスタMを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号TXを転送トランジスタMに供給し、フォトダイオードPDから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタMを介して、この信号レベルを読み出す。このリセットレベルと信号レベルの差は、例えば図1に示されるような積分・巡回型カスケードA/D変換器を用いて求められる。これによって、画素102aのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。 In the pixel 102a having this structure, the noise canceling operation is performed as follows. First, to provide a reset control signal R to the reset transistor M R, it resets the floating diffusion layer FD. Through the amplification transistor M A, read out the reset level. Then, a charge transfer control signal TX is supplied to the transfer transistor M T, is transferred from the photodiode PD the photo-induced signal charge to the floating diffusion layer. Thereafter, through the transistor M A, reading the signal level. The difference between the reset level and the signal level is obtained by using, for example, an integration / cyclic cascade A / D converter as shown in FIG. This cancels noise such as fixed pattern noise caused by variations in transistor characteristics of the pixel 102a and reset noise generated when the floating diffusion layer is reset.
図18において、ディジタル補正回路112は、A/D変換回路111から出力される各種のパラメータm,M,D(i),D(i)(詳細後述する)を一時的に記憶するレジスタ70と、レジスタ70からの各種のパラメータm,M,D(i),D(i)に基づいて後述する式(18)における誤差EFI,EFR,Eg1,Em1を計算する計算部71〜74と、計算部71〜74により計算された誤差EFI,EFR,Eg1,Em1及びA/D変換回路111からの出力電圧ディジタル信号Vo(M)とに基づいて補正後の出力値を計算する補正後出力値計算部75とを備えて構成される。ここで、各計算部71〜75は例えばディジタル・シグナル・プロセッサ(DSP)を用いて構成され、詳細後述する計算を行う。 In FIG. 18, the digital correction circuit 112 temporarily stores various parameters m 1 , M 1 , D (i), D 1 (i) (details will be described later) output from the A / D conversion circuit 111. Based on the register 70 and various parameters m 1 , M 1 , D (i), D 1 (i) from the register 70, errors E FI , E FR , E g1 , E m1 in equation (18) to be described later are obtained. Based on the calculation units 71 to 74 to be calculated, the errors E FI , E FR , E g1 , E m1 calculated by the calculation units 71 to 74 and the output voltage digital signal Vo (M) from the A / D conversion circuit 111. And a corrected output value calculation unit 75 for calculating the corrected output value. Here, each calculation part 71-75 is comprised, for example using a digital signal processor (DSP), and performs calculation mentioned later in detail.
次いで、ディジタル補正回路112のディジタル補正方法について以下に詳細説明する。   Next, the digital correction method of the digital correction circuit 112 will be described in detail below.
ここで、図17の積分・巡回型ADCアレイ4内のA/D変換回路11における折り返し積分型A/D変換器の各フェーズの動作において、図12の回路を用いる。以下、図12を参照して折り返し積分型A/D変換の動作について以下に説明する。積分・巡回型ADCアレイ104のA/D変換回路111の演算増幅回路23の非反転入力端子には基準電位VCOMが印加され、反転入力端子には、入力電圧VINが印加される容量C1a,C1bからなる容量Cと、参照電圧VRLが印加される容量Cとが接続される。 Here, the circuit of FIG. 12 is used in the operation of each phase of the folded integration type A / D converter in the A / D conversion circuit 11 in the integration / cyclic type ADC array 4 of FIG. Hereinafter, the operation of the folded integration type A / D conversion will be described with reference to FIG. Capacitance C to which the reference potential V COM is applied to the non-inverting input terminal of the operational amplifier circuit 23 of the A / D conversion circuit 111 of the integrating / cyclic ADC array 104 and the input voltage VIN is applied to the inverting input terminal. 1a, the capacitor C 1 consisting of C 1b, the reference voltage V RL is connected to the capacitor C 2 to be applied.
まず、演算増幅回路23の出力端子と反転入力端子とが接続されて演算増幅回路23がリセットされる(図12(a))。次いで、演算増幅回路23の出力端子と反転入力端子との間に容量Cを接続した後、参照電圧VRLが演算増幅回路23の反転入力端子に容量Cを介して印加され、演算増幅回路23を用いて利得1/2で多重サンプリング積分を行う(図12(b))。ここで、最初の2回の積分は折り返しなしで行う。3回目以降は、しきい値V=(VRH+VRL)/2で1ビットA/D変換器23Aを介して次段の演算増幅回路23に出力することにより折り返し積分を行う(図12(c)及び(d))。基準電位VCOM(V)=VRLとすれば、折り返し積分のA/D変換範囲の下限をVRLに設定することができる。以下では、VCOM(V)=VRLに選らんだ場合について説明する。なお、当該折り返し積分型A/D変換の動作については、図5を参照して詳細上述している。 First, the output terminal and the inverting input terminal of the operational amplifier circuit 23 are connected, and the operational amplifier circuit 23 is reset (FIG. 12 (a)). Next, after connecting the capacitor C 2 between the output terminal and the inverting input terminal of the operational amplifier circuit 23, the reference voltage V RL is applied to the inverting input terminal of the operational amplifier circuit 23 via the capacitor C 1 , and the operational amplification is performed. Multiple sampling integration is performed with a gain of 1/2 using the circuit 23 (FIG. 12B). Here, the first two integrations are performed without folding. From the third time onward, folding integration is performed by outputting to the operational amplifier circuit 23 of the next stage via the 1-bit A / D converter 23A with the threshold V T = (V RH + V RL ) / 2 (FIG. 12). (C) and (d)). If the reference potential V COM (V c ) = V RL , the lower limit of the A / D conversion range of the folding integration can be set to V RL . Hereinafter, a case where V COM (V c ) = V RL is selected will be described. The operation of the folding integration type A / D conversion has been described in detail above with reference to FIG.
図19は図12の折り返し積分型A/D変換器の動作を示す入出力電圧特性を示す図である。誤差を含まない理想的演算(2回目までは、折り返し積分なし)は以下のように行われる。図19において、(a)は1回目(#1)の積分動作を示し、(b)は2回目(#2)の積分動作を示し、(c)は3回目(#3)の折り返し積分動作を示し、(d)は4回目(#4)の折り返し動作を示す。   FIG. 19 is a graph showing input / output voltage characteristics showing the operation of the folded integration type A / D converter of FIG. An ideal calculation that does not include an error (no folding integration until the second time) is performed as follows. 19, (a) shows the first (# 1) integration operation, (b) shows the second (# 2) integration operation, and (c) shows the third (# 3) folding integration operation. (D) shows the fourth (# 4) folding operation.
1回目(#1)の積分動作の出力電圧V(1)は次式で表される。
(1)=0.5(Vin(1)−VRL)+VRL
そして、M回目(#M)の積分動作の出力電圧V(M)は次式で表される。なお、式の詳細導出方法は、当該明細書の最後部に記載する。
(M)
=0.5(Vin(M)−VRI(M))+V(M−1)
=0.5{MVin−(M−M)VRL−MRH}+VRL
ここで、
(i)
=0 (V(i)≦Vのとき)
=1 (V(i)>Vのとき)
RI(i)
=VRL (D(i−1)=0のとき)
=VRH (D(i−1)=1のとき)
である。ここで、
ΔV=(VRH−VRL)/2
X=0.5(Vin−VRL)/ΔV
Y=(VoF(M)−VRL)/ΔV
とおくと、次式を得る。
MX=Y+M
The output voltage V o (1) of the first integration operation (# 1) is expressed by the following equation.
V o (1) = 0.5 (V in (1) −V RL ) + V RL
The output voltage V o (M) of the Mth (#M) integration operation is expressed by the following equation. A detailed method for deriving the formula is described at the end of the specification.
V o (M)
= 0.5 (V in (M) −V RI (M)) + V o (M−1)
= 0.5 {MV in- (M-M 1 ) V RL -M 1 V RH } + V RL
here,
D I (i)
= 0 (when V o (i) ≦ V T )
= 1 (when V o (i)> V T )
V RI (i)
= V RL (D I (when i-1) = 0)
= V RH (when D I (i-1) = 1)
It is. here,
ΔV R = (V RH −V RL ) / 2
X = 0.5 (V in −V RL ) / ΔV R
Y = (V oF (M) −V RL ) / ΔV R
Then, the following equation is obtained.
MX = Y + M 1
従って、入力電圧Vin=VRL〜VRH、出力電圧VoF(M)=VRL〜VRHに対し,X=0〜1、Y=0〜2、M=0〜M−2に対して、Y+M=0〜M,MX=0〜Mで互いに一致する。 Therefore, for input voltage V in = V RL to V RH and output voltage V oF (M) = V RL to V RH , X = 0 to 1, Y = 0 to 2, M 1 = 0 to M−2. On the other hand, Y + M 1 = 0 to M and MX = 0 to M coincide with each other.
次いで、折り返し積分型A/D変換における誤差について以下に説明する。折り返し積分型A/D変換における誤差は、演算増幅回路23とその周辺回路に係る有限利得誤差と、演算増幅回路23に接続されるキャパシタに係るキャパシタのミスマッチ誤差とを含む。   Next, errors in the folding integration type A / D conversion will be described below. The error in the folded integration type A / D conversion includes a finite gain error relating to the operational amplifier circuit 23 and its peripheral circuits, and a mismatch error of a capacitor relating to the capacitor connected to the operational amplifier circuit 23.
(1)有限ゲイン誤差は次式で表される。
fg,FI=(CFI1+CFI2+CFIi)/(CFI2FI
fg2,FI=(CFI2+CFIi)/(CFI2FI
fg1,FI=CFI1/(CFI2FI)=efg,FI−efg2,FI
ここで、AFIは演算増幅回路23の開ループDC利得であり、CFI2は帰還側容量であり、CFI1は入力側容量である。なお、CFI1は、実施形態によって異なり、第2の実施形態では、CFI1=C1a+C1b、第3の実施形態では、CFI1=CF1aである。また、CFIiは演算増幅回路23の入力容量である。
(1) The finite gain error is expressed by the following equation.
e fg, FI = (C FI1 + C FI2 + C FIi) / (C FI2 A FI)
e fg2, FI = (C FI2 + C FIi) / (C FI2 A FI)
e fg1, FI = C FI1 / (C FI2 A FI) = e fg, FI -e fg2, FI
Here, A FI is an open-loop DC gain of the operational amplifier circuit 23, C FI2 is a feedback side capacitor, and C FI1 is an input side capacitor. Incidentally, C FI1 may vary depending embodiment, in the second embodiment, C FI1 = C 1a + C 1b, in the third embodiment, it is C FI1 = C F1a. C FIi is an input capacitance of the operational amplifier circuit 23.
(2)キャパシタのミスマッチ誤差は、第2の実施形態では、次式で表される。
FI1=CFI2+ΔCFI2(第2の実施形態)
ここで、
m,FI=ΔCFI2/CFI2
FI1/CFI2=(1+em,FI
とおく。
第3の実施形態では、次式で表される。
FI1=0.5(CFI2+ΔCFI2)(第3の実施形態)
ここで、
m,FI=ΔCFI2/CFI2
FI1/CFI2=0.5(1+em,FI
とおく。
(2) The capacitor mismatch error is expressed by the following equation in the second embodiment.
C FI1 = C FI2 + ΔC FI2 ( Second Embodiment)
here,
em , FI = ΔC FI2 / C FI2
C FI1 / C FI2 = (1 + e m, FI)
far.
In 3rd Embodiment, it represents with following Formula.
C FI1 = 0.5 (C FI2 + ΔC FI2 ) (third embodiment)
here,
em , FI = ΔC FI2 / C FI2
C FI1 / C FI2 = 0.5 ( 1 + e m, FI)
far.
次いで、巡回型A/D変換における誤差について以下に説明する。巡回型A/D変換における誤差は、演算増幅回路23とその周辺回路に係る有限利得誤差と、演算増幅回路23に接続されるキャパシタに係るキャパシタのミスマッチ誤差とを含む。   Next, errors in cyclic A / D conversion will be described below. The error in the cyclic A / D conversion includes a finite gain error relating to the operational amplifier circuit 23 and its peripheral circuits, and a capacitor mismatch error relating to the capacitor connected to the operational amplifier circuit 23.
(1)有限ゲイン誤差は次式で表される。
fg=(C1a+C1b+C+C)/(CA)
fg2=(C+C)/(CA)
fg1=(C1a+C1b)/(CA)=efg−efg2
ここで、Aは演算増幅回路23の開ループDC利得であり、Cは帰還側容量である。また、Cは入力側容量であり、C1aとC1bに分割され、ここで、C=C1a+C1bである。さらに、Cは演算増幅回路23の入力容量である。
(1) The finite gain error is expressed by the following equation.
e fg = (C 1a + C 1b + C 2 + C i ) / (C 2 A)
e fg2 = (C 2 + C i ) / (C 2 A)
e fg1 = (C 1a + C 1b ) / (C 2 A) = e fg −e fg2
Here, A is the open loop DC gain of the operational amplifier circuit 23, C 2 is the feedback side capacitor. Further, C 1 is an input side capacitance, and is divided into C 1a and C 1b , where C 1 = C 1a + C 1b . Further, C i is an input capacitance of the operational amplifier circuit 23.
(2)キャパシタのミスマッチ誤差は次式で表される。
=C+ΔC
1a=0.5(C+ΔC
1b=0.5(C−ΔC
ここで、
m2=ΔC/C
m1=ΔC/C
とおく。em1は容量C1aと容量C1bのミスマッチに起因する誤差であり、em2は容量Cと容量Cのミスマッチに起因する誤差である。このとき、次式を得る。
1a/C=(1/2)(1+em2)(1+em1)≒(1/2)(1+em2+em1
1b/C=(1/2)(1+em2)(1−em1)≒(1/2)(1+em2−em1
/C=1+em2
(2) The capacitor mismatch error is expressed by the following equation.
C 1 = C 2 + ΔC 2
C 1a = 0.5 (C 1 + ΔC 1 )
C 1b = 0.5 (C 1 −ΔC 1 )
here,
e m2 = ΔC 2 / C 2
e m1 = ΔC 1 / C 1
far. e m1 is an error due to mismatch in capacitor C 1a and the capacitor C 1b, e m2 is the error caused by the mismatch of capacitance C 1 and the capacitance C 2. At this time, the following equation is obtained.
C 1a / C 2 = (1/2) (1 + e m2 ) (1 + e m1 ) ≈ (1/2) (1 + e m2 + e m1 )
C 1b / C 2 = (1/2) (1 + em 2 ) (1-e m1 ) ≈ (1/2) (1 + em 2 −em 1 )
C 1 / C 2 = 1 + e m2
次いで、巡回型A/D変換の基本動作について以下に説明する。なお、詳細な式の導出方法は当該明細書の最後部に記載する。   Next, the basic operation of the cyclic A / D conversion will be described below. A detailed formula derivation method is described at the end of the specification.
i回目の巡回型A/D変換の出力電圧Vo(i)は次式で表される。
(i)
≒(2+em2+efg2−efg)V(i−1)−(1+em2−efg)VRH
(D(i)=2のとき)
(i)
≒(2+em2+efg2−efg)V(i−1)
−(1+em2−efg)(VRH+VRL)/2+(em1/2)(VRH−VRL
(D(i)=1のとき)
(i)
≒(2+em2+efg2−efg)V(i−1)−(1+em2−efg)VRL
(D(i)=0のとき)
The output voltage Vo (i) of the i-th cyclic A / D conversion is expressed by the following equation.
V o (i)
≒ (2 + e m2 + e fg2 -e fg) V o (i-1) - (1 + e m2 -e fg) V RH
(When D (i) = 2)
V o (i)
≒ (2 + e m2 + e fg2 -e fg) V o (i-1)
− (1 + em 2 −ef g ) (V RH + V RL ) / 2 + ( em 1/2) (V RH −V RL )
(When D (i) = 1)
V o (i)
≒ (2 + e m2 + e fg2 -e fg) V o (i-1) - (1 + e m2 -e fg) V RL
(When D (i) = 0)
ここで、
=em2+efg2−efg
=em2−efg
ΔV=(VRH−VRL)/2
(i)
=1 (D(i)=1のとき)
=0 (D(i)=0,2のとき)
とおくと次式を得る。
here,
g 1 = e m2 + e fg2 -e fg
g 2 = e m2 -e fg
ΔV R = (V RH −V RL ) / 2
D 1 (i)
= 1 (when D (i) = 1)
= 0 (when D (i) = 0, 2)
The following formula is obtained.
(i)
≒(2+g)V(i−1)−(1+g)ΔVD(i)
+em1ΔV(i)−(1+g)VRL
V o (i)
≈ (2 + g 1 ) V o (i−1) − (1 + g 2 ) ΔV R D (i)
+ E m1 ΔV R D 1 (i) − (1 + g 2 ) V RL
次いで、上記誤差を含む折り返し積分型A/D変換の動作について以下に説明する。   Next, the operation of the folding integration type A / D conversion including the error will be described below.
上記誤差を含む折り返し積分型A/D変換は以下のように動作する。
X=(Vin−VRL)/(2ΔV
Y=(V(M)−VRL)/ΔV
=((M−1)/2)efg1,FI
とおき、次式で表される。
M(1−E)X≒M−mfg1,FI+(1+efg,FI−em,FI)Y
The folded integration type A / D conversion including the error operates as follows.
X = (V in −V RL ) / (2ΔV R )
Y = (V o (M) −V RL ) / ΔV R
E F = ((M−1) / 2) e fg1, FI
It is expressed by the following formula.
M (1-E F ) X≈M 1 −m 1 e fg1, FI + (1 + e fg, FI −em , FI ) Y
ここで、
(i)
=0 (V(i)≦Vのとき)
=1 (V(i)>Vのとき)
である。
here,
D I (i)
= 0 (when V o (i) ≦ V T )
= 1 (when V o (i)> V T )
It is.
次いで、上記誤差を含む巡回型A/D変換の動作について以下に説明する。   Next, the operation of cyclic A / D conversion including the error will be described below.
上記誤差を含む巡回型A/D変換は以下のように動作する。
Y≒{(1+g)/(1+0.5g)}Y+Eg1+Em1
The cyclic A / D conversion including the error operates as follows.
Y≈ {(1 + g 2 ) / (1 + 0.5 g 1 )} Y 0 + E g1 + E m1
従って、折り返し積分型A/D変換及び巡回型A/D変換を順次行う積分・巡回型A/D変換回路の誤差補正はディジタル補正回路112により次式を用いて行う。
M(1−E)X≒M+Y+EFI+EFR+Eg1+Em1 (18)
ここで、
FI≒−mfg1,FI
FR≒−(efg,FI−em,FI+g−0.5g)M
Accordingly, error correction of the integration / cyclic A / D conversion circuit that sequentially performs the folding integration A / D conversion and the cyclic A / D conversion is performed by the digital correction circuit 112 using the following equation.
M (1-E F ) X≈M 1 + Y 0 + E FI + E FR + E g1 + E m1 (18)
here,
E FI ≒ -m 1 e fg1, FI
E FR ≈− (e fg, FI −em , FI + g 2 −0.5 g 1 ) M 1
ここで、上記式(18)において、Mは積分回数であり、Mは折り返し回数である。ここで、積分回数Mは、例えば図1の比較器17bの出力信号における例えば1の出現回数を計数し、図22の加算器とレジスタの縦続接続回路と同様の回路により、累積加算することにより計測できる。また、Xは入力電圧Vinに対応するパラメータであり、Yは出力電圧に対応するパラメータである。また、誤差パラメータefg1,FI、fg,FI、g、g、em1は後述するように予め計測されて図18のディジタル補正回路112の各計算部71〜74において格納される固定値である。なお、Eは、折り返し積分型A/D変換回路の利得補正項であり、線形性には影響しないので省略可能である。また、オフセットの項は、後段のディジタルCDS回路によってキャンセルできるので省略できる。 Here, in the above equation (18), M is the number of integrations, and M 1 is the number of folding times. Here, the number of integrations M is obtained by, for example, counting the number of occurrences of, for example, 1 in the output signal of the comparator 17b of FIG. 1, and accumulating it by a circuit similar to the cascade connection circuit of the adder and register of FIG. It can be measured. Further, X is a parameter corresponding to the input voltage V in, Y 0 is a parameter corresponding to the output voltage. Further, the error parameters e fg1, FI, e fg, FI , g 1 , g 2 , and em 1 are measured in advance as will be described later, and stored in the calculation units 71 to 74 of the digital correction circuit 112 in FIG. Value. Incidentally, E F is the gain correction term of folded integral type A / D converter circuit, it can be omitted because it does not affect the linearity. The offset term can be omitted because it can be canceled by the subsequent digital CDS circuit.
図18のディジタル補正回路112の各計算部71〜74は、レジスタ70からの各種のパラメータm,M,D(i),D(i)に基づいて上記式(18)における誤差EFI,EFR,Eg1,Em1(いずれもディジタル値)を上記式を用いて計算して、補正後出力値計算部75に出力する。補正後出力値計算部75は、計算部71〜74により計算された誤差EFI,EFR,Eg1,Em1及びA/D変換回路111からの出力電圧ディジタル信号Vo(M)とに基づいて補正後の出力値を計算して出力する。 The calculation units 71 to 74 of the digital correction circuit 112 shown in FIG. 18 use the error E in the above equation (18) based on various parameters m 1 , M 1 , D (i), and D 1 (i) from the register 70. FI , E FR , E g1 , and E m1 (all of which are digital values) are calculated using the above equations and output to the corrected output value calculation unit 75. The corrected output value calculation unit 75 is based on the errors E FI , E FR , E g1 , E m1 calculated by the calculation units 71 to 74 and the output voltage digital signal Vo (M) from the A / D conversion circuit 111. To calculate and output the corrected output value.
次いで、ディジタル補正回路112における具体的なディジタル補正方法について以下に説明する。   Next, a specific digital correction method in the digital correction circuit 112 will be described below.
(1)方法M1:式(18)の右辺のうち誤差EFRのみで補正を行う方法であり、以下の特徴を有する。
(a)各カラム回路において回路の追加がないのでディジタル補正回路112の回路構成が簡単になる。
(b)A/D変換回路111から、補正用信号を読み出す水平信号線と回路の増加がない。
(c)カラム毎のA/D変換回路111の積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を最小化する係数を求める方法において比較的大きな時間を要し、補正に時間がかかる。すなわち、誤差EFRを簡単に求める方法が課題としてあげられる(図21参照)。
(1) Method M1: a method for correcting only the error E FR of the right side of the equation (18), has the following characteristics.
(A) Since no circuit is added to each column circuit, the circuit configuration of the digital correction circuit 112 is simplified.
(B) There is no increase in the number of horizontal signal lines and circuits for reading correction signals from the A / D conversion circuit 111.
(C) A relatively long time is required in the method for obtaining a coefficient for minimizing the integral nonlinearity error (INL) and the differential nonlinearity error (DNL) of the A / D conversion circuit 111 for each column, and the correction takes time. It takes. That is, a method for easily obtaining the error E FR is given as an issue (see FIG. 21).
(2)方法M2:式(18)の右辺のうち誤差EFR,EFI,EG1,EM1全てを補正する方法であり、以下の特徴を有する。
(a)積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を14ビットのA/D変換器で0.25LSB以下にする理想的補正が可能である。
(b)後述する図22のカラム回路150での追加回路が必要であり、ディジタル補正回路112が複雑となる。
(c)A/D変換回路111から、補正用信号を読み出す水平信号線と回路が増加する。例えば、14bビットから32ビットに増加する。
(d)補正係数mなどの計測方法が複雑であって、計測に時間がかかる。
(2) Method M2: A method of correcting all of the errors E FR , E FI , E G1 , E M1 among the right side of Expression (18), and has the following characteristics.
(A) Ideal correction can be made so that the integral nonlinearity error (INL) and the differential nonlinearity error (DNL) are 0.25 LSB or less by a 14-bit A / D converter.
(B) An additional circuit in the column circuit 150 of FIG. 22 described later is required, and the digital correction circuit 112 becomes complicated.
(C) The number of horizontal signal lines and circuits for reading correction signals from the A / D conversion circuit 111 increases. For example, it increases from 14b bits to 32 bits.
(D) The measurement method such as the correction coefficient m 1 is complicated and takes time to measure.
なお、方法M2では、式(18)の右辺のうち誤差EFR,EFI,EG1,EM1全てを補正しているが、本発明はこれに限らず、各誤差EFI,EG1,EM1のみを補正するように構成してもよい。 In the method M2, the errors E FR , E FI , E G1 , E M1 are corrected in the right side of the equation (18). However, the present invention is not limited to this, and the errors E FI , E G1 , It may be configured to correct only E M1 .
次いで、A/D変換回路111において実際用いる演算増幅回路23を用いた折り返し積分回路を用いて誤差efgを計測する方法について以下に説明する。
(1)まず、入力電圧Vin=VRLを与えて、M回の折り返し積分を行う。
(2)次いで、入力電圧Vin=VRHを与えて、M回の折り返し積分動作を行う。
(3)上記(1)の折り返し積分動作の出力電圧と、上記(2)の折り返し積分動作の出力電圧との間の差を演算することにより、次式により誤差EFIを演算できる。
FI=−2{(M−2)(M−1)/2}efg1=−(M−2)(M−1)efg1
Next, a method for measuring the error efg using a folded integration circuit using the operational amplifier circuit 23 actually used in the A / D conversion circuit 111 will be described below.
(1) First, an input voltage V in = V RL is given and M times of folding integration is performed.
(2) Next, the input voltage V in = V RH is given, and the M folding integration operation is performed.
(3) By calculating the difference between the output voltage of the folding integration operation of (1) and the output voltage of the folding integration operation of (2), the error EFI can be calculated by the following equation.
E FI = −2 {(M−2) (M−1) / 2} e fg1 = − (M−2) (M−1) e fg1
そして、次式を用いて誤差efg1を測定できる。
fg=(C1a+C1b+C+C)/(CA)≒(2+(C/C))/A
fg1=(C1a+C1b)/(CA)≒1/A
fg2=(C+C)/(CA)≒(1+(C/C))/A
The error efgl can be measured using the following equation.
e fg = (C 1a + C 1b + C 2 + C i ) / (C 2 A) ≈ (2+ (C i / C 2 )) / A
e fg1 = (C 1a + C 1b ) / (C 2 A) ≈1 / A
e fg2 = (C 2 + C i ) / (C 2 A) ≈ (1+ (C i / C 2 )) / A
ここで、C/Cは、A/D変換回路111の回路設計で得た値を使うか、C/C≪1として無視してもよい。 Here, as C i / C 2 , a value obtained by the circuit design of the A / D conversion circuit 111 may be used, or may be ignored as C i / C 2 << 1.
図20は図18のディジタル補正回路12のために誤差パラメータem1,em2を計測するための回路を示す回路図である。 FIG. 20 is a circuit diagram showing a circuit for measuring error parameters e m1 and e m2 for the digital correction circuit 12 of FIG.
まず、巡回型A/D変換回路のみを動作させ、演算増幅回路23の反転入力端子と出力端子とを接続することによりリセットする(図20(a))。
(1)次いで、容量C1bに印加する参照電圧をVRHからVRLに変化させ、容量C1aに印加する参照電圧をVRHからVRHとする(図20(b1))。このときの出力電圧をVo(1)とする。
(2)さらに、容量C1bに印加する参照電圧をVRHからVRHとし、容量C1aに印加する参照電圧をVRHからVRLとする(図20(b2))。このときの出力電圧をVo(2)とする。
(3)そして、容量C1bに印加する参照電圧をVRHからVRHとし、容量C1aに印加する参照電圧をVRHからVRHとする(図20(b3))。このときの出力電圧をVo(3)とする。
First, only the cyclic A / D converter circuit is operated, and the inverting input terminal and the output terminal of the operational amplifier circuit 23 are connected to reset (FIG. 20A).
(1) Then, the reference voltage applied to the capacitor C 1b is changed from V RH to V RL, the reference voltage applied to the capacitor C 1a and V RH from V RH (FIG. 20 (b1)). The output voltage at this time is Vo (1) .
(2) Further, the reference voltage applied to the capacitor C 1b is changed from V RH to V RH, and the reference voltage applied to the capacitor C 1a is changed from V RH to V RL (FIG. 20 (b2)). The output voltage at this time is Vo (2) .
(3) Then, the reference voltage applied to the capacitor C 1b and V RH from V RH, and V RH reference voltage applied to the capacitor C 1a from V RH (FIG. 20 (b3)). The output voltage at this time is Vo (3) .
上記各出力電圧Vo(1),Vo(2),Vo(3)は次式で表される。
(1)=(1/(1+efg)){VRL+(1+em2−em1)ΔV+efg
(2)=(1/(1+efg)){VRL+(1+em2+em1)ΔV+efg
(3)=(1/(1+efg))(VRL+efg
従って、上記の式を用いて次式を得る。
(2)−V (1)={(2em1)/(1+efg)}ΔV≒2em1ΔV
(2)−V (1)−2V (3)
=2{(1+em1)/(1+efg)}ΔV
≒2(1+em1−efg)ΔV
The output voltages Vo (1) , Vo (2) , and Vo (3) are expressed by the following equations.
V o (1) = (1 / (1 + e fg )) {V RL + (1 + em 2 −em 1 ) ΔV R + e fg V c }
V o (2) = (1 / (1 + e fg )) {V RL + (1 + e m2 + e m1 ) ΔV R + e fg V c }
V o (3) = (1 / (1 + e fg )) (V RL + e fg V c )
Therefore, the following equation is obtained using the above equation.
V o (2) −V o (1) = {(2 e m1 ) / (1 + e fg )} ΔV R ≈2 e m1 ΔV R
V o (2) -V o (1) -2V o (3)
= 2 {(1 + e m1 ) / (1 + e fg )} ΔV R
≒ 2 (1 + e m1 -e fg) ΔV R
次いで、誤差EFRの補正値の計測方法については以下に説明する。ここでは、演算増幅回路23を用いた巡回型A/D変換回路を用いる。
(1)まず、演算増幅回路23の反転入力端子と出力端子とを接続してリセットする(図20(a))。
(2)次いで、入力電圧Vin=VRLを与えて、1回の積分を行い、その出力電圧に基づいて例えば10回の巡回数で巡回型A/D変換を行う(なお、D(1)=0である。)(図20(b))。このときのA/D変換値を第1のA/D変換値という。
(3)さらに、入力電圧Vin=VRHを与えて、1回の積分を行い、その出力電圧に基づいて例えば10回の巡回数で巡回型A/D変換を行う(図20(c))。ただし、1回目のサイクルではA/D変換回路の出力電圧をVRHとする(D(1)=2にセットする)。このときのA/D変換値を第2のA/D変換値という。
(4)上記第2のA/D変換値から上記第1のA/D変換値を減算し、減算結果値を巡回型A/D変換回路の入力端子での換算により、
(efg,FI−em,FI+g−0.5g)ΔV
の値が直接求められる。
Next, a method for measuring the correction value of the error EFR will be described below. Here, a cyclic A / D conversion circuit using an operational amplifier circuit 23 is used.
(1) First, the inverting input terminal and the output terminal of the operational amplifier circuit 23 are connected and reset (FIG. 20A).
(2) Next, the input voltage V in = V RL is given to perform integration once, and cyclic A / D conversion is performed, for example, 10 times based on the output voltage (D (1 ) = 0.) (FIG. 20B). The A / D conversion value at this time is referred to as a first A / D conversion value.
(3) Further, the input voltage V in = V RH is given and integration is performed once, and cyclic A / D conversion is performed, for example, 10 times based on the output voltage (FIG. 20 (c)). ). However, in the first cycle, the output voltage of the A / D conversion circuit is set to VRH (D (1) = 2 is set). The A / D conversion value at this time is referred to as a second A / D conversion value.
(4) The first A / D conversion value is subtracted from the second A / D conversion value, and the subtraction result value is converted at the input terminal of the cyclic A / D conversion circuit,
(E fg, FI -e m, FI + g 2 -0.5g 1) ΔV R
The value of is directly obtained.
ここで、誤差EFRのみを補正する場合、以下の式の各成分を計測して、補正値を決定するのは、計測時間等を考えると得策ではない。
FR≒−(efg,FI−em,FI+g−0.5g)M (19)
また、最適な補正値と、計測された補正値のずれも懸念される。
Here, when only the error E FR is corrected, it is not a good idea to measure each component of the following equation and determine a correction value in view of the measurement time and the like.
E FR ≈− (e fg, FI −em , FI + g 2 −0.5 g 1 ) M 1 (19)
Moreover, there is a concern about the difference between the optimum correction value and the measured correction value.
そこで、計測に時間はかかるが、簡便で確実に最適な補正値を計測する方法として、複数回のA/D変換動作に対する誤差EFRに関する積分非直線誤差(INL)の計算値に基づいて、次式のコスト関数を用いて最適な誤差EFR*を計算してもよい。 Therefore, although it takes time to measure, as a method of simply and reliably measuring the optimum correction value, based on the calculated value of the integral nonlinear error (INL) related to the error E FR for a plurality of A / D conversion operations, An optimal error E FR * may be calculated using a cost function of the following equation.
図21は図18のディジタル補正回路12のためにパラメータEFRを計測するための一方法であるコスト関数を用いた方法を示すコスト関数のグラフである。これにより、上記式(19)の各成分を計測して計算するよりも少なくとも計算コストを大幅に減少させることができる。 FIG. 21 is a graph of a cost function showing a method using a cost function which is one method for measuring the parameter E FR for the digital correction circuit 12 of FIG. Thereby, at least the calculation cost can be greatly reduced as compared with the measurement and calculation of each component of the formula (19).
さらに、折り返し積分における積分誤差である誤差EFIを計測するための方法について以下に説明する。 Further, a method for measuring an error EFI that is an integration error in the folding integration will be described below.
図22は図18のディジタル補正回路12のために誤差EFIを計測するための積分・巡回型ADCアレイ4のA/D変換回路111内のカラム回路150の回路を示す回路図である。上記誤差EFIを、次式を用いて上記カラム回路150において計算する。 FIG. 22 is a circuit diagram showing a circuit of the column circuit 150 in the A / D conversion circuit 111 of the integration / cyclic ADC array 4 for measuring the error EFI for the digital correction circuit 12 of FIG. The error EFI is calculated in the column circuit 150 using the following equation.
上記式(20)において、誤差パラメータefg1は、上述の方法で計測するが、補正係数mに関して、図22のカラム回路150により画素信号毎に計算する必要がある。当該計測回路は、すべてのカラムに共通に設けられ、かつ何回目の積分であるかを示す積分回数iを計数するmビットのアップカウンタ60に加えて、アンドゲート151と、加算器152と、レジスタ153とを備えて構成される。図22において、各比較器17a,17bからの出力信号(折り返しの有無を示す)はアンドゲート151の一方の入力端子に入力され、他方の入力端子にはクロックが入力される。そして、アンドゲート151からの出力信号はレジスタ153のクロックとして入力される。アップカウンタ60からの積分回数iを示すコードデータは加算器152に入力され、加算器152からのデータ信号は一旦レジスタ153に一時記憶された後、加算器152に帰還されて、巡回数iと加算される。以上のように構成されたカラム回路150においては、画素値のA/D変換値D(i)(0又は1をとる)に対して巡回数iを乗算して巡回A/D変換毎に加算することにより、式(20)の最右辺の補正係数
を計算することができる。
In the above equation (20), the error parameter e fg1 is measured by the above-described method, but the correction coefficient m 1 needs to be calculated for each pixel signal by the column circuit 150 in FIG. The measurement circuit is provided in common to all the columns, and in addition to an m-bit up counter 60 that counts the number of integrations i indicating the number of integrations, an AND gate 151, an adder 152, And a register 153. In FIG. 22, output signals (indicating whether or not folding is performed) from the comparators 17 a and 17 b are input to one input terminal of the AND gate 151, and a clock is input to the other input terminal. An output signal from the AND gate 151 is input as a clock of the register 153. Code data indicating the number of integrations i from the up counter 60 is input to the adder 152, and the data signal from the adder 152 is temporarily stored in the register 153 and then fed back to the adder 152 to obtain the number of cycles i. Is added. In the column circuit 150 configured as described above, the A / D conversion value D I (i) (takes 0 or 1) of the pixel value is multiplied by the number of times i, and every cyclic A / D conversion. By adding, the rightmost correction coefficient of equation (20)
Can be calculated.
さらに、MATLABを用いたシミュレーションによる補正効果について以下に説明する。   Furthermore, the correction effect by simulation using MATLAB is described below.
図23〜図28は図17のディジタル補正回路12を用いたA/D変換回路のMATLABシミュレーション結果を示すグラフである。当該シミュレーションにおける仕様値を表1に示す。
23 to 28 are graphs showing the results of the MATLAB simulation of the A / D conversion circuit using the digital correction circuit 12 of FIG. Table 1 shows specification values in the simulation.
誤差EFRのみによる補正を行った方法M1における各種誤差パラメータP1を表2に示す。 Table 2 shows various error parameters P1 in the method M1 in which correction is performed using only the error EFR .
次いで、誤差EFR,EFI,EG1,EM1全てを補正する方法M2における各種誤差パラメータP2を表3に示す。 Next, Table 3 shows various error parameters P2 in the method M2 for correcting all the errors E FR , E FI , E G1 , and E M1 .
ここで、図23〜図28は以下の通りである。
図23は図17のディジタル補正回路12を用いたA/D変換回路のMATLABシミュレーション結果であって、無補正で誤差パラメータP1を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。
図24は図17のディジタル補正回路12を用いたA/D変換回路のMATLABシミュレーション結果であって、方法M1で誤差パラメータP1を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。
図25は図17のディジタル補正回路12を用いたA/D変換回路のMATLABシミュレーション結果であって、方法M2で誤差パラメータP1を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。
図26は図17のディジタル補正回路12を用いたA/D変換回路のMATLABシミュレーション結果であって、無補正で誤差パラメータP2を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。
図27は図17のディジタル補正回路12を用いたA/D変換回路のMATLABシミュレーション結果であって、方法M1で誤差パラメータP2を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。
図28は図17のディジタル補正回路12を用いたA/D変換回路のMATLABシミュレーション結果であって、方法M2で誤差パラメータP2を用いたときのディジタルコードに対する積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を示すグラフである。
Here, FIGS. 23 to 28 are as follows.
FIG. 23 is a MATLAB simulation result of the A / D conversion circuit using the digital correction circuit 12 of FIG. 17, and shows an integral nonlinearity error (INL) and a differential for the digital code when the error parameter P1 is used without correction. It is a graph which shows a non-linearity error (DNL).
FIG. 24 is a MATLAB simulation result of the A / D conversion circuit using the digital correction circuit 12 of FIG. 17, and the integral nonlinearity error (INL) and the differential for the digital code when the error parameter P1 is used in the method M1. It is a graph which shows a non-linearity error (DNL).
FIG. 25 is a MATLAB simulation result of the A / D conversion circuit using the digital correction circuit 12 of FIG. 17, and the integral nonlinearity error (INL) and the differential with respect to the digital code when the error parameter P1 is used in the method M2. It is a graph which shows a non-linearity error (DNL).
FIG. 26 is a MATLAB simulation result of the A / D conversion circuit using the digital correction circuit 12 of FIG. 17, and shows an integral nonlinearity error (INL) and a differential for the digital code when the error parameter P2 is used without correction. It is a graph which shows a non-linearity error (DNL).
FIG. 27 is a MATLAB simulation result of the A / D conversion circuit using the digital correction circuit 12 of FIG. 17, and shows the integral nonlinearity error (INL) and the differential for the digital code when the error parameter P2 is used in the method M1. It is a graph which shows a non-linearity error (DNL).
FIG. 28 is a MATLAB simulation result of the A / D conversion circuit using the digital correction circuit 12 of FIG. 17, and shows the integral nonlinearity error (INL) and differentiation for the digital code when the error parameter P2 is used in the method M2. It is a graph which shows a non-linearity error (DNL).
以上の図23〜図28のシミュレーション結果から明らかなように、方法M2のごとくすべての誤差を補正した場合に、積分非直線性誤差(INL)及び微分非直線性誤差(DNL)は最小となるが、方法M1でも積分非直線性誤差(INL)及び微分非直線性誤差(DNL)を無補正に比較して低減できることがわかる。   As is clear from the simulation results of FIGS. 23 to 28 described above, the integral nonlinearity error (INL) and the differential nonlinearity error (DNL) are minimized when all errors are corrected as in the method M2. However, it can be understood that the integral nonlinearity error (INL) and the differential nonlinearity error (DNL) can also be reduced by the method M1 as compared to the case of no correction.
以上説明したように、本実施形態によれば、以下の特有の効果を有する。
(1)演算増幅回路の入力部などの複数の容量のミスマッチを補正することにより、小さい容量でも高精度のA/D変換回路が構成できるため、カラム回路の小面積化及び低消費電力化が図れる。
(2)演算増幅回路の有限ゲイン誤差、セットリング誤差が補正できるため、A/D変換回路の高速化・低消費電力化が図れる。
(3)2段巡回型A/D変換回路における1段目と2段目の回路パラメータのミスマッチによる非線形性をディジタル補正により改善できる。
As described above, according to the present embodiment, the following specific effects are obtained.
(1) By correcting a mismatch of a plurality of capacitors such as an input section of an operational amplifier circuit, a highly accurate A / D converter circuit can be configured even with a small capacitor, so that the area of the column circuit can be reduced and the power consumption can be reduced. I can plan.
(2) Since the finite gain error and settling error of the operational amplifier circuit can be corrected, the A / D converter circuit can be increased in speed and power consumption.
(3) Non-linearity due to mismatch of circuit parameters of the first and second stages in the two-stage cyclic A / D converter circuit can be improved by digital correction.
第2の実施形態の各式の導出.
第2の実施形態で用いた各式の導出について以下に説明する。
Derivation of each expression of the second embodiment.
Derivation of each expression used in the second embodiment will be described below.
図2の折り返し積分型A/D変換回路の各フェーズの動作は、誤差を含まない理想的演算において以下のように動作する。
1回目(#1):V(1)=0.5(Vin(1)−VRL)+VRL
2回目(#2):V(2)=0.5(Vin(2)−VRL)+V(1)
3回目(#3):V(3)=0.5(Vin(3)−VRI(3))+V(2)
M回目(#M):V(M)=0.5(Vin(M)−VRI(M))+V(M−1)
The operation of each phase of the folded integration type A / D conversion circuit of FIG. 2 operates as follows in an ideal calculation including no error.
1st time (# 1): V o (1) = 0.5 (V in (1) −V RL ) + V RL
Second time (# 2): V o (2) = 0.5 (V in (2) −V RL ) + V o (1)
3rd time (# 3): V o (3) = 0.5 (V in (3) −V RI (3)) + V o (2)
Mth (#M): V o (M) = 0.5 (V in (M) −V RI (M)) + V o (M−1)
積分回数Mにおける折り返し積分型A/D変換回路の出力電圧V(M)は次式で表される。 The output voltage V o (M) of the folding integration type A / D conversion circuit at the number of integrations M is expressed by the following equation.
(M)=0.5{MVin−(M−M)VRL−MRH}+VRL V o (M) = 0.5 {MV in − (M−M 1 ) V RL −M 1 V RH } + V RL
ここで、入力直流電圧Vin(i),(i=1,…,M)=Vin(固定値)であり、折り返し積分型A/D変換回路における折り返し回数M回だけ次式の関数値Dが1をとる。 Here, the input DC voltage V in (i), (i = 1, ..., M) = a V in (fixed value), by folding number M 1 once in the folded integral type A / D converter function of the following formula value D I take the 1.
(i)
=0 (V(i)≦Vのとき)
=1 (V(i)>Vのとき)
RI(i)
=VRL (D(i−1)=0のとき)
=VRH (D(i−1)=1のとき)
D I (i)
= 0 (when V o (i) ≦ V T )
= 1 (when V o (i)> V T )
V RI (i)
= V RL (D I (when i-1) = 0)
= V RH (when D I (i-1) = 1)
従って、出力電圧V(M)は次式で表される。
(M)=0.5{MVin−(M−M)VRL−MRH}+VRL
(M)−VRL=0.5M(Vin−VRL)−0.5M(VRH−VRL
Therefore, the output voltage V o (M) is expressed by the following equation.
V o (M) = 0.5 {MV in − (M−M 1 ) V RL −M 1 V RH } + V RL
V o (M) −V RL = 0.5M (V in −V RL ) −0.5M 1 (V RH −V RL )
ここで、
ΔV=(VRH−VRL)/2
X=0.5(Vin−VRL)/ΔV
Y=(VoF(M)−VRL)/ΔV
とおくと、次式を得る。
here,
ΔV R = (V RH −V RL ) / 2
X = 0.5 (V in −V RL ) / ΔV R
Y = (V oF (M) −V RL ) / ΔV R
Then, the following equation is obtained.
Y=MX−M
MX=Y+M
Y = MX-M 1
MX = Y + M 1
ここで、Vin=VRL〜VRH,VoF(M)=VRL〜VRHに対し、X=0〜1、Y=0〜2の値域をとる。また、M=0〜M−2に対し、Y+M=0〜M,MX=0〜Mで各パラメータY+M及びMXが互いに一致する。 Here, with respect to V in = V RL to V RH , V oF (M) = V RL to V RH , a range of X = 0 to 1 and Y = 0 to 2 is taken. Further, for M 1 = 0 to M−2, Y + M 1 = 0 to M, MX = 0 to M, and the parameters Y + M 1 and MX match each other.
次いで、折り返し積分の各フェーズの動作における誤差補正について以下に説明する。   Next, error correction in the operation of each phase of the folding integration will be described below.
1回目の積分動作において以下のように動作する。
(1)フェーズ1a(図12(a)のリセット時において、容量C1a,C1bからなる容量Cに対して電圧VRLを印加する前において)
演算増幅回路23の反転入力端子における電荷Qnetは次式で表される。
net=C(V−Vin(1))+C(Vs0−VRL)+Cs0
このときの演算増幅回路23の出力電圧VoFは次式で表される。
oF=A(V−Vs0)+V
ここで、
s0=V
となる。
The following operation is performed in the first integration operation.
(1) Phase 1a (at the time of resetting in FIG. 12 (a), the capacitance C 1a, before the application of the voltage V RL with capacitive C 1 consisting of C 1b)
The charge Qnet at the inverting input terminal of the operational amplifier circuit 23 is expressed by the following equation.
Q net = C 1 (V c −V in (1)) + C 2 (V s0 −V RL ) + C i V s0
The output voltage VoF of the operational amplifier circuit 23 at this time is expressed by the following equation.
V oF = A (V c −V s0 ) + V c
here,
V s0 = V c
It becomes.
(2)フェーズ1b(図12(b)の積分動作時において、容量C1a,C1bからなる容量Cに対して電圧VRLを印加したとき)
演算増幅回路23の反転入力端子における電荷Qnetは次式で表される。
net=C(V−VRL)+C(V−VoF(1))+C
このときの演算増幅回路23の出力電圧VoFは次式で表される。
oF(1)=A(V−V)+V
従って、次式を得る。
(1+efg)VoF(1)
=C(Vin(1)−VRL)+CRL+Cfg
(1+efg)VoF(1)
=0.5(1+e)(Vin(1)−VRL)+VRL+efg
ここで、
fg=(C+C+C)/(CA)
=ΔC/C
=0.5(C+ΔC
である。
(2) Phase 1b (at the time of the integration operation of Fig. 12 (b), upon application of a voltage V RL with capacitive C 1 consisting of capacitor C 1a, C 1b)
The charge Qnet at the inverting input terminal of the operational amplifier circuit 23 is expressed by the following equation.
Q net = C 1 (V s −V RL ) + C 2 (V s −V oF (1)) + C i V s
The output voltage VoF of the operational amplifier circuit 23 at this time is expressed by the following equation.
V oF (1) = A (V c −V s ) + V c
Therefore, the following equation is obtained.
C 2 (1 + e fg ) V oF (1)
= C 1 (V in (1) −V RL ) + C 2 V RL + C 2 e fg V c
(1 + e fg ) V oF (1)
= 0.5 (1 + e m) (V in (1) -V RL) + V RL + e fg V c
here,
e fg = (C 1 + C 2 + C i ) / (C 2 A)
e m = ΔC 2 / C 2
C 1 = 0.5 (C 2 + ΔC 2 )
It is.
次いで、2回目の積分動作において以下のように動作する。
(3)フェーズ2a(図12(a)のリセット時において、容量C1a,C1bからなる容量Cに対して電圧VRLを印加する前において)
演算増幅回路23の反転入力端子における電荷Qnetは次式で表される。
net=C(V−Vin(2))+C(Vs0−VoF(1))+Cs0
このときの演算増幅回路23の出力電圧VoFは次式で表される。
oF(1)=A(V−Vs0)+V
Next, the following operation is performed in the second integration operation.
(3) Phase 2a (during reset of FIG. 12 (a), the capacitance C 1a, before the application of the voltage V RL with capacitive C 1 consisting of C 1b)
The charge Qnet at the inverting input terminal of the operational amplifier circuit 23 is expressed by the following equation.
Q net = C 1 (V c −V in (2)) + C 2 (V s0 −V oF (1)) + C i V s0
The output voltage VoF of the operational amplifier circuit 23 at this time is expressed by the following equation.
V oF (1) = A (V c −V s0 ) + V c
(4)フェーズ2b(図12(b)の積分動作時において、容量C1a,C1bからなる容量Cに対して電圧VRLを印加したとき)
演算増幅回路23の反転入力端子における電荷Qnetは次式で表される。
net=C(V−VRL)+C(V−VoF(2))+C
このときの演算増幅回路23の出力電圧VoFは次式で表される。
oF(2)=A(V−V)+V
従って、次式を得る。
(1+efg)VoF(2)
=C(Vin(1)−VRL)+(1+efg2)CoF(1)+Cfg1
(1+efg)VoF(2)
=0.5(1+e)(Vin(2)−VRL)+(1+efg2)VoF(1)+efg1
ここで、
fg2=(C+C)/(CA)
fg1=C/(CA)=efg−efg2
である。
(4) Phase 2b (at the time of the integration operation of Fig. 12 (b), upon application of a voltage V RL with capacitive C 1 consisting of capacitor C 1a, C 1b)
The charge Qnet at the inverting input terminal of the operational amplifier circuit 23 is expressed by the following equation.
Q net = C 1 (V s −V RL ) + C 2 (V s −V oF (2)) + C i V s
The output voltage VoF of the operational amplifier circuit 23 at this time is expressed by the following equation.
V oF (2) = A (V c −V s ) + V c
Therefore, the following equation is obtained.
C 2 (1 + e fg ) V oF (2)
= C 1 (V in (1) −V RL ) + (1 + e fg2 ) C 2 V oF (1) + C 2 e fg1 V c
(1 + e fg ) V oF (2)
= 0.5 (1 + e m) (V in (2) -V RL) + (1 + e fg2) V oF (1) + e fg1 V c
here,
e fg2 = (C 2 + C i ) / (C 2 A)
e fg1 = C 1 / (C 2 A) = e fg −e fg2
It is.
次いで、3回目の積分動作において以下のように動作する。
(5)フェーズ3a及び3bにおいて(図12(a)のリセットの後、図12(b)の積分動作時において、容量C1a,C1bからなる容量Cに対して電圧VRLを印加したとき)
3回目の積分動作は次式で表される。
(3)
=0 (VoF(2)≦(VRH+VRL)/2のとき)
=1 (VoF(2)>(VRH+VRL)/2のとき)
(1+efg)VoF(3)
=0.5(1+e)(Vin(3)−V(3))
+(1+efg2)VoF(2)+efg1
(3)
=VRH (D(3)=1のとき)
=VRL (D(3)=0のとき)
Next, the following operation is performed in the third integration operation.
(5) In the phases 3a and 3b (after the reset of FIG. 12A, the voltage V RL was applied to the capacitor C 1 composed of the capacitors C 1a and C 1b in the integration operation of FIG. 12B. When)
The third integration operation is expressed by the following equation.
D I (3)
= 0 (when V oF (2) ≦ (V RH + V RL ) / 2)
= 1 (when V oF (2)> (V RH + V RL ) / 2)
(1 + e fg ) V oF (3)
= 0.5 (1 + e m) (V in (3) -V R (3))
+ (1 + e fg2 ) V oF (2) + e fg1 V c
V R (3)
= V RH (when D I (3) = 1)
= V RL (when D I (3) = 0)
さらに、M回目の積分動作は以下のように動作する。
(6)フェーズMa及びMbにおいて(図12(a)のリセットの後、図12(b)の積分動作時において、容量C1a,C1bからなる容量Cに対して電圧VRLを印加したとき)
M回目の積分動作は次式で表される。
(1+efg)VoF(M)
=0.5(1+e)(Vin(M−1)−V(M−1))
+(1+efg2)VoF(M−1)+efg1
Further, the M-th integration operation operates as follows.
(6) In the phases Ma and Mb (after the reset of FIG. 12A, the voltage V RL was applied to the capacitor C 1 composed of the capacitors C 1a and C 1b during the integration operation of FIG. 12B. When)
The Mth integration operation is expressed by the following equation.
(1 + e fg ) V oF (M)
= 0.5 (1 + e m) (V in (M-1) -V R (M-1))
+ (1 + e fg2 ) V oF (M−1) + e fg1 V c
このときの演算増幅回路23の出力電圧VoFは次式で表される。
oF(M)
=0.5{(1+e)/(1+efg)}(Vin(M)−V(M))
+{(1+efg2)/(1+efg)}VoF(M−1)
+{efg1/(1+efg)}Vc
≒0.5(1+e−efg)(Vin(M)−V(M))
+(1−efg1)V(M−1)+efg1
従って、次式を得る。
oF(M)
≒0.5(1+e−efg)×{(1−efg1(Vin(M)−V(M))
+(1−efg1(Vin(M−1)−V(M−1))

+(1−efg1M−2(Vin(2)−VRL
+(1−efg1M−1(Vin(1)−VRL)}
+Mefg1+(1−efg)(1−efg1M−1RL
The output voltage VoF of the operational amplifier circuit 23 at this time is expressed by the following equation.
V oF (M)
= 0.5 {(1 + e m ) / (1 + e fg)} (V in (M) -V R (M))
+ {(1 + e fg2 ) / (1 + e fg )} V oF (M−1)
+ {E fg1 / (1 + e fg )} Vc
≒ 0.5 (1 + e m -e fg) (V in (M) -V R (M))
+ (1−e fg1 ) V o (M−1) + e fg1 V c
Therefore, the following equation is obtained.
V oF (M)
≒ 0.5 (1 + e m -e fg) × {(1-e fg1) 0 (V in (M) -V R (M))
+ (1-e fg1 ) 1 (V in (M−1) −V R (M−1))
...
+ (1-e fg1 ) M-2 (V in (2) -V RL )
+ (1-e fg1 ) M-1 (V in (1) −V RL )}
+ Me fg1 V c + (1-e fg ) (1-e fg1 ) M−1 V RL
oF(M)
=0.5(1+e−efg){M(1−((M−1)/2)efg1)Vin
−MRH−(M−M)VRL+efg1(mRH+(m−m)VRL)}
+Mefg1+(1−Mefg1−efg2)VRL
ここで、以下の通りである。
=M(M−1)/2
=VRL
V oF (M)
= 0.5 (1 + e m -e fg) {M (1 - ((M-1) / 2) e fg1) V in
−M 1 V RH − (M−M 1 ) V RL + efg1 (m 1 V RH + (m M −m 1 ) V RL )}
+ Me fg1 V c + (1-Me fg1 −e fg2 ) V RL
Here, it is as follows.
m M = M (M−1) / 2
V c = V RL
(i)
=0 (VoF(i)≦Vのとき)
=1 (VoF(i)>Vのとき)
D I (i)
= 0 (when V oF (i) ≦ V T )
= 1 (when V oF (i)> V T )
従って、次式を得る。
oF(M)−VRL
=0.5(1+e−efg){M(1−((M−1)/2)efg1)Vin
−MVRL−M(VRH−VRL)+efg1RL−m(VRH−VRL)}
−efg2RL
oF(M)−VRL
=0.5(1+e−efg){M(1−((M−1)/2)efg1)(Vin−VRL
−2(M−mfg1)ΔV}−efg2RL
Therefore, the following equation is obtained.
V oF (M) -V RL
= 0.5 (1 + e m -e fg) {M (1 - ((M-1) / 2) e fg1) V in
-MV RL -M 1 (V RH -V RL) + e fg1 m M V RL -m 1 (V RH -V RL)}
-E fg2 V RL
V oF (M) -V RL
= 0.5 (1 + e m -e fg) {M (1 - ((M-1) / 2) e fg1) (V in -V RL)
−2 (M 1 −m 1 e fg1 ) ΔV R } −e fg2 V RL
以上の式をまとめると次式で表される。
X=(Vin−VRL)/(2ΔV
Y=(V(M)−VRL)/ΔV
=((M−1)/2)efg1
M(1−E)X=M−mfg1+(1+efg−e)(Y−efg2RL
The above formulas are summarized as follows:
X = (V in −V RL ) / (2ΔV R )
Y = (V o (M) −V RL ) / ΔV R
E F = ((M−1) / 2) e fg1
M (1-E F) X = M 1 -m 1 e fg1 + (1 + e fg -e m) (Y-e fg2 V RL)
次いで、折り返し積分型A/D変換回路の非線形補正項mfg1について以下に説明する。M回目の積分動作の式から次式を得る。
2(1−e+efg)V(M)=
(1−efg1(Vin(M)−V(M))
+(1−efg1(Vin(M−1)−V(M−1))

+(1−efg1M−3(Vin(3)−V(3))
+(1−efg1M−2(Vin(2)−VRL
+(1−efg1M−1(Vin(1)−VRL)+VRL
Next, the nonlinear correction term m 1 e fg1 of the folded integration A / D conversion circuit will be described below. The following equation is obtained from the equation of the Mth integration operation.
2 (1-e m + e fg ) V o (M) =
(1-e fg1 ) 0 (V in (M) −V R (M))
+ (1-e fg1 ) 1 (V in (M−1) −V R (M−1))
...
+ (1-e fg1 ) M-3 (V in (3) -V R (3))
+ (1-e fg1 ) M-2 (V in (2) -V RL )
+ (1-e fg1 ) M-1 (V in (1) −V RL ) + V RL )
ここで、電圧V(i)が電圧VRHを取るときにi×efg1の誤差が加わることに着目し、その誤差の総和を次式のように、m×efg1とする。 Here, focusing on the fact that an error of i × e fg1 is added when the voltage V R (i) takes the voltage V RH , the sum of the errors is m 1 × e fg1 as shown in the following equation.
ここで、
(i)
=0 (V(i)≦Vのとき)
=1 (V(i)>Vのとき)
here,
D I (i)
= 0 (when V o (i) ≦ V T )
= 1 (when V o (i)> V T )
このとき、パラメータmは、最大で(M−2)(M−1)/2を取る。従って、M=8のとき、mは21となり、パラメータmを記憶するために、5ビットの記憶容量が必要となる。 At this time, the parameter m 1 takes (M−2) (M−1) / 2 at the maximum. Therefore, when M = 8, m 1 is 21, and a storage capacity of 5 bits is required to store the parameter m 1 .
次いで、巡回型A/D変換回路の動作と誤差補正について以下に説明する。   Next, the operation and error correction of the cyclic A / D conversion circuit will be described below.
1回目の巡回型A/D変換回路において、出力電圧V(1)は次式で表される。 In the first cyclic A / D conversion circuit, the output voltage V o (1) is expressed by the following equation.
(1)
≒(2+em2+efg2−efg)VoF(M)−(1+em2−efg)VRH
(D(1)=2)
(1)
≒(2+em2+efg2−efg)VoF(M)
−(1+em2−efg)(VRH+VRL)/2+(em1/2)(VRH−VRL
(D(1)=1)
(1)
≒(2+em2+efg2−efg)VoF(M)−(1+em2−efg)VRL
(D(1)=0)
V o (1)
≒ (2 + e m2 + e fg2 -e fg) V oF (M) - (1 + e m2 -e fg) V RH
(D (1) = 2)
V o (1)
≒ (2 + e m2 + e fg2 -e fg) V oF (M)
− (1 + em 2 −ef g ) (V RH + V RL ) / 2 + ( em 1/2) (V RH −V RL )
(D (1) = 1)
V o (1)
≒ (2 + e m2 + e fg2 -e fg) V oF (M) - (1 + e m2 -e fg) V RL
(D (1) = 0)
ここで、
=em2+efg2−efg
=em2−efg
とおく。
here,
g 1 = e m2 + e fg2 -e fg
g 2 = e m2 -e fg
far.
i回目の巡回型A/D変換回路において、出力電圧V(1)は次式で表される。 In the i-th cyclic A / D conversion circuit, the output voltage V o (1) is expressed by the following equation.
(i)
≒(2+g)V(i−1)−(1+g)ΔVD(i)
+em1ΔV(i)−(1+g)VRL
V o (i)
≈ (2 + g 1 ) V o (i−1) − (1 + g 2 ) ΔV R D (i)
+ E m1 ΔV R D 1 (i) − (1 + g 2 ) V RL
ここで、
(i)
=1 (D(i)=1のとき)
=0 (D(i)=0,2のとき)
である。
here,
D 1 (i)
= 1 (when D (i) = 1)
= 0 (when D (i) = 0, 2)
It is.
従って、次式を得る。
Y≒Y+Eg2+Eg1+Em1
=2−1D(1)+2−2D(2)+…+2−(N−1)D(N−1)+2−ND(N)
ここで、
g2
=g{2−1D(1)+2−2D(2)+…+2−(N−1)D(N−1)+2−ND(N)}
=g
g1
=−g{1・2−1D(1)+2・2−2D(2)+…
+(i−1)・2−(i−1)D(i−1)+i・2−iD(i)}
m1
=−em1{2−1(1)+2−2(2)+…
+2−(i−1)(i−1)+2−i(i)}
である。
Therefore, the following equation is obtained.
Y≈Y 0 + E g2 + E g1 + E m1
Y 0 = 2 −1 D (1) +2 −2 D (2) +... +2 − (N−1) D (N−1) +2 −ND (N)
here,
E g2
= G 2 {2 −1 D (1) +2 −2 D (2) +... +2 − (N−1) D (N−1) +2 −ND (N)}
= G 2 Y 0
E g1
= −g 1 {1 · 2 −1 D (1) + 2 · 2 −2 D (2) +.
+ (I-1) .multidot.2- (i-1) D (i-1) + i.2.sup.- i D (i)}
E m1
= −e m1 {2 −1 D 1 (1) +2 −2 D 1 (2) +.
+2 − (i−1) D 1 (i−1) +2 −i D 1 (i)}
It is.
上述の折り返し積分型A/D変換回路についてまとめると以下のようになる。M回目のサンプリング動作時は以下のように動作する。
M{1−((M−1)/2)efg1}(Vin−VRL
=2MΔV+2(1+efg−e)(VoF(M)−VRL
−(mRH+(m−m)VRL)efg1
The above-described folded integration type A / D conversion circuit is summarized as follows. The following operation is performed during the Mth sampling operation.
M {1-((M−1) / 2) e fg1 } (V in −V RL )
= 2M 1 ΔV R +2 (1 + e fg -e m) (V oF (M) -V RL)
− ( M 1 V RH + (m M −m 1 ) V RL ) efg1
ここで、
fg=(C1a+C1b+C+C)/(CA)
m2=ΔC/C
m1=ΔC/C
である。従って、次式を得る。
X=(Vin−VRL)/ΔV
Y=(VoF(M)−VRL)/ΔV
=((M−1)/2)efg1
=VRL/ΔV
すなわち、次式で表される。
M(1−E)X
=2M+2(1+efg−e)Y−mfg1−2mfg1
here,
e fg = (C 1a + C 1b + C 2 + C i ) / (C 2 A)
e m2 = ΔC 2 / C 2
e m1 = ΔC 1 / C 1
It is. Therefore, the following equation is obtained.
X = (V in −V RL ) / ΔV R
Y = (V oF (M) −V RL ) / ΔV R
E F = ((M−1) / 2) e fg1
R L = V RL / ΔV R
That is, it is expressed by the following formula.
M (1-E F ) X
= 2M 1 +2 (1 + e fg -e m) Y-m M e fg1 R L -2m 1 e fg1
さらに、上述の巡回型A/D変換回路についてまとめると以下のようになる。   Further, the cyclic A / D conversion circuit described above is summarized as follows.
上記フェーズ1aのサンプリング時において、演算増幅回路23の反転入力端子における電荷Qnet及び出力電圧VoFは次式で表される。
net
=(C1b+C1a)(V−VoF(M))+C(Vs0−VoF(M))+Cs0
oF(M)=A(V−Vs0)+V
ここで、Vs0=Vとなる。
At the time of sampling in phase 1a, the charge Q net and the output voltage V oF at the inverting input terminal of the operational amplifier circuit 23 are expressed by the following equations.
Q net
= (C 1b + C 1a) (V c -V oF (M)) + C 2 (V s0 -V oF (M)) + C i V s0
V oF (M) = A (V c −V s0 ) + V c
Here, V s0 = V c .
また、上記フェーズ1bの転送時において、演算増幅回路23の反転入力端子における電荷Qnet及び1回目の出力電圧V(1)は次式で表される。
net
=C1a(V−VRa(1))+C1b(V−VRb(1))
+C(V−V(1))+C
(1)=A(V−V)+V
Further, at the time of the transfer in the phase 1b, the charge Q net and the first output voltage V o (1) at the inverting input terminal of the operational amplifier circuit 23 are expressed by the following equations.
Q net
= C 1a (V s −V Ra (1)) + C 1b (V s −V Rb (1))
+ C 2 (V s −V o (1)) + C i V s
V o (1) = A (V c −V s ) + V c
従って、次式を得る。
(1+efg)V(1)
=(2+em2+efg2)VoF(M)
−{(1+em2+em1)/2}VRa(1)
−{(1+em2−em1)/2}VRb(1)+efg1
Therefore, the following equation is obtained.
(1 + e fg ) V o (1)
= (2 + e m2 + e fg2 ) V oF (M)
− {(1 + em 2 + em 1 ) / 2} V Ra (1)
- {(1 + e m2 -e m1) / 2} V Rb (1) + e fg1 V c
それ故、次式で表される。
(1)
≒(2+em2+efg2−efg)VoF(M)−(1+em2−efg)VRH
(D(1)=2のとき)
(1)
≒(2+em2+efg2−efg)VoF(M)
−(1+em2−efg)(VRH+VRL)/2+(em1/2)(VRH−VRL
(D(1)=1のとき)
(1)
≒(2+em2+efg2−efg)VoF(M)−(1+em2−efg)VRL
(D(1)=0のとき)
Therefore, it is expressed by the following formula.
V o (1)
≒ (2 + e m2 + e fg2 -e fg) V oF (M) - (1 + e m2 -e fg) V RH
(When D (1) = 2)
V o (1)
≒ (2 + e m2 + e fg2 -e fg) V oF (M)
− (1 + em 2 −ef g ) (V RH + V RL ) / 2 + ( em 1/2) (V RH −V RL )
(When D (1) = 1)
V o (1)
≒ (2 + e m2 + e fg2 -e fg) V oF (M) - (1 + e m2 -e fg) V RL
(When D (1) = 0)
ここで、
=em2+efg2−efg
=em2−efg
(i)
=1 (D(i)=1のとき)
=0 (D(i)=0,2のとき)
とおく。巡回型A/D変換回路の出力電圧Vo(1)〜Vo(i)は次式で表される。
here,
g 1 = e m2 + e fg2 -e fg
g 2 = e m2 -e fg
D 1 (i)
= 1 (when D (i) = 1)
= 0 (when D (i) = 0, 2)
far. Output voltages Vo (1) to Vo (i) of the cyclic A / D conversion circuit are expressed by the following equations.
(1)
≒(2+g)VoF(M)−(1+g)ΔVD(1)
+em1ΔV(1)−(1+g)VRL
(2)
≒(2+g)V(1)−(1+g)ΔVD(2)
+em1ΔV(2)−(1+g)VRL

(i)
≒(2+g)V(i−1)−(1+g)ΔVD(i)
+em1ΔV(i)−(1+g)VRL
V o (1)
≈ (2 + g 1 ) V oF (M) − (1 + g 2 ) ΔV R D (1)
+ E m1 ΔV R D 1 (1) − (1 + g 2 ) V RL
V o (2)
≈ (2 + g 1 ) V o (1) − (1 + g 2 ) ΔV R D (2)
+ E m1 ΔV R D 1 (2) − (1 + g 2 ) V RL
...
V o (i)
≈ (2 + g 1 ) V o (i−1) − (1 + g 2 ) ΔV R D (i)
+ E m1 ΔV R D 1 (i) − (1 + g 2 ) V RL
従って、次式を得る。ここで、Nは、巡回型A/D変換の巡回回数である。 Therefore, the following equation is obtained. Here, Nc is the number of cycles of cyclic A / D conversion.
以上の第2の実施形態をまとめると、以下の要旨を有する。   The above second embodiment is summarized as follows.
本発明の第2の実施形態に係るA/D変換回路用ディジタル補正回路は、演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路において、所定の積分回数(M)及び所定の折り返し回数(M)を有する折り返し積分の利得誤差によって生じる非線形誤差のディジタル値をA/D変換値から減算することによりA/D変換値を補正するディジタル補正回路であって、
上記折り返し積分の利得誤差によって生じる非線形誤差であって、実質的に上記折り返し回数(M)に比例する第1の誤差(EFR)のディジタル値を計算し、上記A/D変換値から上記第1の誤差(EFR)を減算することによりA/D変換値を補正する補正手段を備えたことを特徴とするA。
The digital correction circuit for an A / D conversion circuit according to the second embodiment of the present invention is an integration / cyclic type A that sequentially performs a folded integration type A / D conversion and a cyclic type A / D conversion using an operational amplifier circuit. In the / D conversion circuit, the A / D is obtained by subtracting the digital value of the nonlinear error caused by the gain error of the folding integration having the predetermined number of integrations (M) and the predetermined number of foldings (M 1 ) from the A / D conversion value. A digital correction circuit for correcting a conversion value,
A digital value of a first error (E FR ) that is a non-linear error caused by a gain error of the folding integration and is substantially proportional to the number of foldings (M 1 ) is calculated, and the digital value is calculated from the A / D conversion value. A comprising a correcting means for correcting the A / D conversion value by subtracting the first error (E FR ).
上記ディジタル補正回路において、上記補正手段は、入力電圧(Vin)として第1の参照電圧(VRL)を上記演算増幅回路に与えて1回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型A/D変換を行った第1のA/D変換値と、入力電圧(Vin)として上記第1の参照電圧(VRL)よりも高い第2の参照電圧(VRH)を上記演算増幅回路に与えて1回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型A/D変換を行った第2のA/D変換値とを計算した後、上記第2のA/D変換値から上記第1のA/D変換値を減算し、当該減算値を上記巡回型A/D変換の入力側に換算することにより、上記第1の誤差(EFR)のディジタル値を計算することを特徴とする。 In the digital correction circuit, the correction means supplies the first reference voltage (V RL ) as the input voltage (V in ) to the operational amplifier circuit to perform one integration, and then the operational amplifier circuit at that time A first A / D conversion value obtained by performing cyclic A / D conversion on the output voltage of the second output voltage and a second higher than the first reference voltage (V RL ) as the input voltage (V in ). The second reference voltage (V RH ) is applied to the operational amplifier circuit and integrated once, and then the output voltage of the operational amplifier circuit at that time is subjected to cyclic A / D conversion for a predetermined number of cycles. The first A / D conversion value is subtracted from the second A / D conversion value, and the subtraction value is input to the cyclic A / D conversion side. by converting, calculating the digital value of the first error (E FR) And features.
また、上記ディジタル補正回路において、上記補正手段は、複数回のA/D変換動作に対する上記第1の誤差(EFR)に関する積分非直線誤差(INL)の計算値に基づいて、当該積分非直線誤差(INL)の二乗値を複数回のA/D変換動作に対して加算してなるコスト関数が最小となるときの上記第1の誤差(EFR)のディジタル値を計算することを特徴とする。 Further, in the digital correction circuit, the correction means is based on a calculation value of an integral nonlinear error (INL) related to the first error (E FR ) with respect to a plurality of A / D conversion operations. Calculating a digital value of the first error (E FR ) when the cost function obtained by adding the square value of the error (INL) to a plurality of A / D conversion operations is minimized. To do.
さらに、上記ディジタル補正回路において、上記補正手段は、上記折り返し積分の利得誤差によって生じる非線形誤差であって、上記折り返し積分の積分誤差である第2の誤差(EFI)のディジタル値をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)及び上記第2の誤差(EFI)を減算することを特徴とする。 Further, in the digital correction circuit, the correction means further calculates a digital value of a second error (E FI ) that is a non-linear error caused by the gain error of the folding integration and is an integration error of the folding integration. The first error (E FR ) and the second error (E FI ) are subtracted from the A / D conversion value.
またさらに、上記ディジタル補正回路において、上記補正手段は、上記折り返し積分のうち何回目の積分であるかを示す積分回数(i)を示すコードデータと、上記折り返し積分の折り返しの有無を示すデータ(D(i))とに基づいて、上記第2の誤差(EFI)のディジタル値を計算することを特徴とする。 Still further, in the digital correction circuit, the correction means includes code data indicating the number of integrations (i) indicating the number of integrations of the folding integration, and data indicating the presence / absence of folding of the folding integration ( The digital value of the second error (E FI ) is calculated based on D I (i)).
上記ディジタル補正回路において、上記補正手段は、上記第2の誤差(EFI)のディジタル値を計算する回路をカラム回路内に設け、当該計算する回路は、
何回目の積分であるかを示す積分回数(i)を計数するアップカウンタと、
上記折り返し積分の折り返しの有無を示すデータをクロックとして動作するレジスタと、
上記アップカウンタからの積分回数(i)と,上記レジスタからのデータとを加算して当該加算値のデータを上記レジスタを介して上記第2の誤差(EFI)のディジタル値を計算するための補正係数(m)として出力する加算器とを備えたことを特徴とする。
In the digital correction circuit, the correction means includes a circuit for calculating a digital value of the second error (E FI ) in the column circuit, and the calculation circuit includes:
An up-counter that counts the number of integrations (i) indicating the number of integrations;
A register that operates using data indicating the presence or absence of the folding integration as a clock; and
The number of integrations (i) from the up-counter and the data from the register are added to calculate the digital value of the second error (E FI ) through the register with the added value data And an adder that outputs the correction coefficient (m 1 ).
また、上記ディジタル補正回路において、上記補正手段は、巡回型A/D変換において上記演算増幅回路の入力端子に接続される容量(C)と当該入力端子と出力端子との間に接続される積分容量(C)との間のキャパシタのミスマッチによる誤差に対応する第3の誤差(Eg1)をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)、上記第2の誤差(EFI)及び上記第3の誤差(Eg1)を減算することを特徴とする。 In the digital correction circuit, the correction means is connected between a capacitor (C 1 ) connected to the input terminal of the operational amplifier circuit and the input terminal and the output terminal in cyclic A / D conversion. A third error (E g1 ) corresponding to an error due to a capacitor mismatch with the integral capacitance (C 2 ) is further calculated, and the first error (E FR ) and the first error are calculated from the A / D conversion value. 2 error (E FI ) and the third error (E g1 ) are subtracted.
さらに、上記ディジタル補正回路において、上記補正手段は、巡回型A/D変換において上記演算増幅回路の入力端子に接続される2つの容量(C1a,C1)間のキャパシタのミスマッチによる誤差に対応する第4の誤差(Em1)をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)及び上記第2の誤差(EFI)に加えて、上記第3の誤差(Eg1)と上記第4の誤差(Em1)とのうちの少なくとも1つを減算することを特徴とする。 Further, in the digital correction circuit, the correction means copes with an error due to a mismatch of capacitors between two capacitors (C 1a , C1 b ) connected to the input terminal of the operational amplifier circuit in the cyclic A / D conversion. The fourth error (E m1 ) is further calculated, and the third error (E FI ) is added to the first error (E FR ) and the second error (E FI ) from the A / D conversion value. E g1 ) and at least one of the fourth error (E m1 ) is subtracted.
また、本発明に係るA/D変換回路は、演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路において、上記ディジタル補正回路を備えたことを特徴とする。   An A / D conversion circuit according to the present invention is an integration / cyclic A / D conversion circuit that sequentially performs folded integration A / D conversion and cyclic A / D conversion using an operational amplifier circuit. A correction circuit is provided.
さらに、本発明に係るイメージセンサデバイスは、画像を読み取るイメージセンサデバイスにおいて、
上記画像を読み取った画素値信号をA/D変換するA/D変換回路を備え、
上記A/D変換回路は、演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路であって、上記ディジタル補正回路を備えたことを特徴とする。
Furthermore, the image sensor device according to the present invention is an image sensor device that reads an image.
An A / D conversion circuit for A / D converting the pixel value signal obtained by reading the image;
The A / D conversion circuit is an integration / cyclic A / D conversion circuit that sequentially performs folded integration type A / D conversion and cyclic type A / D conversion using an operational amplifier circuit, and the digital correction circuit is It is characterized by having.
第3の実施形態
図29は本発明の第3の実施形態に係るA/D変換器の全体構成を示すブロック図である。図1の第1の実施形態では、折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とを同一の回路を用いて構成したが、図29の第3の実施形態では、図29に示すように、折り返し積分型A/D変換回路201と、上記巡回型A/D変換回路202とをそれぞれ異なる回路を用いて構成したことを特徴とする。これにより、異なる回路を別々に同時に動作させることにより、動作時間を第1の実施形態に比較して短縮させることができるという特有の効果を有する。
Third Embodiment FIG. 29 is a block diagram showing an overall configuration of an A / D converter according to a third embodiment of the present invention. In the first embodiment shown in FIG. 1, the circuit for folding integration type A / D conversion and the circuit for cyclic A / D conversion are configured using the same circuit, but the third embodiment shown in FIG. As shown in FIG. 29, the folded integration type A / D conversion circuit 201 and the cyclic type A / D conversion circuit 202 are configured using different circuits. Thereby, by operating different circuits separately and simultaneously, there is a specific effect that the operation time can be shortened as compared with the first embodiment.
ここで、折り返し積分型A/D変換回路201にはピクセル出力であるアナログ信号VINが入力され、折り返し積分型A/D変換回路201は上位のA/D変換値を出力し、巡回型A/D変換回路202は下位のA/D変換値を出力する。 Here, the analog signal VIN , which is a pixel output, is input to the folding integration type A / D conversion circuit 201, and the folding integration type A / D conversion circuit 201 outputs a higher A / D conversion value. The / D conversion circuit 202 outputs a lower A / D conversion value.
図30は図29の折り返し積分型A/D変換回路201及びその周辺回路の構成を示す回路図である。図30において、折り返し積分型A/D変換回路201は、演算増幅回路23Cと、キャパシタ25C,29Cと、スイッチ49C,47C,53,54,55と、入力されるアナログ信号用スイッチ43Cと、D/A変換用スイッチ31a,31bと、図31の参照電圧発生回路37Cと、コンパレータ17cと、論理回路19Cと、クロック発生器41Cとを備えて構成される。ここで、図1の構成要素と同様のものについては、参照番号の最後に「C」を付加している。図30の折り返し積分型A/D変換回路201は、主として図1のA/D変換器に比較して以下の点が異なる。
(1)キャパシタ25,27に代えて、キャパシタ25Cのみを備えて折り返し積分型A/D変換の動作を行い、ここで、キャパシタ27及びスイッチ31cが不要になる。
(2)コンパレータ17a,17bに代えて、上位のA/D変換値を出力するためのコンパレータ17cを備える。
(3)論理回路19に代えて、折り返し積分型A/D変換の動作のみのための制御信号φDH,φDLを発生する論理回路19Cを備える。
(4)クロック発生器41に代えて、折り返し積分型A/D変換の動作のみのためのクロック信号φ2,φ3,φsd,φsを発生するクロック発生器41Cを備える。
FIG. 30 is a circuit diagram showing the configuration of the folded integration A / D conversion circuit 201 and its peripheral circuits in FIG. In FIG. 30, the folding integration type A / D conversion circuit 201 includes an operational amplifier circuit 23C, capacitors 25C and 29C, switches 49C, 47C, 53, 54 and 55, an input analog signal switch 43C, and D / A conversion switches 31a and 31b, a reference voltage generation circuit 37C of FIG. 31, a comparator 17c, a logic circuit 19C, and a clock generator 41C. Here, “C” is added to the end of the reference numbers for the same components as in FIG. The folded integration type A / D converter circuit 201 of FIG. 30 is mainly different from the A / D converter of FIG. 1 in the following points.
(1) Instead of the capacitors 25 and 27, only the capacitor 25C is provided to perform the folding integration type A / D conversion operation, and the capacitor 27 and the switch 31c are not required here.
(2) In place of the comparators 17a and 17b, a comparator 17c for outputting a higher A / D conversion value is provided.
(3) Instead of the logic circuit 19, a logic circuit 19C that generates control signals φ DH and φ DL only for the operation of the folding integration type A / D conversion is provided.
(4) Instead of the clock generator 41, a clock generator 41C that generates clock signals φ2, φ3, φsd, and φs only for the operation of the folding integration type A / D conversion is provided.
図30の下側に図示されたディジタル部DCはコンパレータ17c及び2つの変換参照電圧VRCH,VRCLを用いて上位のA/D変換値のディジタル信号Dを生成する。ディジタル部DCは、コンプリメント部CP、加算器AD、レジスタRG1Cを含む。当該ディジタル部DCの動作は、1ビットの出力Bに基づいて上位のA/D変換値のディジタル信号Dを生成することを除いて、上述の図14(a)の動作を同様である。 Digital section DC C illustrated in the lower side of FIG. 30 to generate a digital signal D of the upper A / D conversion value using a comparator 17c and two conversion reference voltage V RCH, the V RCL. The digital part DC C includes a complement part CP C , an adder AD C , and a register RG 1C . Operation of the digital section DC C, except that it produces a digital signal D of the upper A / D conversion value based on the 1-bit output B 0, is similar to the operation of the above-described FIG. 14 (a) .
図31は図30の参照電圧発生回路37Cの構成を示す回路図である。図31において、参照電圧発生回路37Cは、第1及び第2の基準参照電圧VRH,VRLに基づき、所定の抵抗値を有する抵抗R〜Rに応じて、折り返し積分型A/D変換動作のための変換参照電圧Vを生成する。この参照電圧発生回路37によれば、例えば、抵抗R〜Rの抵抗値を、抵抗R=2R、抵抗R=R、抵抗R=R、抵抗R=2R(Rは所定の抵抗値)といった値に設定することにより、変換参照電圧VTを第1の基準参照電圧VRHと第2の基準参照電圧値VRLとの間の中央値に設定することができる。 FIG. 31 is a circuit diagram showing a configuration of reference voltage generating circuit 37C of FIG. In FIG. 31, the reference voltage generation circuit 37C is a folded integration type A / D according to the resistors R 1 to R 5 having predetermined resistance values based on the first and second reference reference voltages V RH and V RL. generating conversion reference voltage V T for the conversion operation. According to this reference voltage generating circuit 37, for example, the resistance value of the resistor R 1 to R 5, resistors R 1 = 2R, the resistance R 2 = R, the resistance R 4 = R, resistor R 5 = 2R (R is given The conversion reference voltage V T can be set to a median value between the first standard reference voltage V RH and the second standard reference voltage value V RL .
図32は図30の折り返し積分型A/D変換回路201の動作を示す図面である。図32の折り返し積分型A/D変換回路201の動作は、図1の第1の実施形態に係るA/D変換器に比較して、以下の点が異なる。
(1)容量C1a,C1bをそれぞれ有するキャパシタ25,27に代えて、容量CF1aを有するキャパシタ25Cのみを用いて折り返し積分型A/D変換の動作を行うために、次式の関係で動作する。
FI=CF1a
FIG. 32 is a diagram showing the operation of the folding integration type A / D conversion circuit 201 of FIG. The operation of the folding integration type A / D conversion circuit 201 of FIG. 32 is different from that of the A / D converter according to the first embodiment of FIG.
(1) In order to perform the folding integration type A / D conversion operation using only the capacitor 25C having the capacitance C F1a instead of the capacitors 25 and 27 having the capacitances C 1a and C 1b , respectively, Operate.
C FI = C F1a
従って、ディジタル補正時の有限ゲイン誤差は次式で表される。
fg,FI=(CF1a+CFI2+CFIi)/(CFI2FI
fg2,FI=(CFI2+CFIi)/(CFI2FI
fg1,FI=CF1a/(CFI2FI)=efg,FI−efg2,FI
ここで、AFIは演算増幅回路23の開ループDC利得であり、CFI2は帰還側容量であり、CFI1は入力側容量(理想値CFI1=CFI2/2)である。また、CFIiは演算増幅回路23の入力容量である。
Therefore, the finite gain error at the time of digital correction is expressed by the following equation.
e fg, FI = (C F1a + C FI2 + C FIi ) / (C FI2 A FI )
e fg2, FI = (C FI2 + C FIi) / (C FI2 A FI)
e fg1, FI = C F1a / (C FI2 A FI ) = e fg, FI −e fg2, FI
Here, A FI is an open-loop DC gain of the operational amplifier circuit 23, C FI2 is a feedback side capacitance, and C FI1 is an input side capacitance (ideal value C FI1 = C FI2 / 2). C FIi is an input capacitance of the operational amplifier circuit 23.
巡回型A/D変換回路202のディジタル補正時の有限ゲイン誤差は第2の実施形態と僅かに異なる。すなわち、巡回型A/D変換回路202の動作の最初のサイクルでは、誤差項g2が次式となる。
=em2−efg
2回目以降のサイクルでは、誤差項g2は、第2の実施形態と同様、次式となる。
=em2+efg2−efg
The finite gain error at the time of digital correction of the cyclic A / D conversion circuit 202 is slightly different from that of the second embodiment. That is, in the first cycle of the operation of the cyclic A / D conversion circuit 202, the error term g2 is expressed by the following equation.
g 1 = em 2 −e fg
In the second and subsequent cycles, the error term g2 is expressed by the following equation, as in the second embodiment.
g 1 = e m2 + e fg2 -e fg
図33は図32に示した折り返し積分型A/D変換回路201の動作における、シミュレーションによるゲインステージの入出力特性を示す図面である。図33は、(VRH=2.5V、VRL=1.5V、演算動作における参照電圧VRI=VRH、VCOM=2.0V、サンプリング回数M=16)の条件における入出力特性を示す。図33に示されるように、1.0〜2.0Vの振幅1Vの入力に対して、出力は、1.5〜2.5Vとなっており、その振幅は1Vの範囲に収められている。 FIG. 33 is a diagram showing the input / output characteristics of the gain stage by simulation in the operation of the folding integration type A / D conversion circuit 201 shown in FIG. FIG. 33 shows the input / output characteristics under the conditions of (V RH = 2.5 V, V RL = 1.5 V, reference voltage V RI = V RH , V COM = 2.0 V, sampling number M = 16 in the operation operation). Show. As shown in FIG. 33, the output is 1.5 to 2.5V with respect to the input of 1.0V to 1.0V and the amplitude is within the range of 1V. .
図34は図32に示した折り返し積分型A/D変換回路201のシミュレーションに対応する、入力信号であるアナログ信号VINの入力レベルとディジタルカウント値との関係を示す図である。図34に示されるように、折り返し積分型A/D変換回路201における16回のサンプリング及び積分及び1.0Vの入力範囲に対し、ディジタルカウント値は、15階調の値を取り得る。従って、このディジタルカウント値の範囲は、約4ビットで表される。 FIG. 34 is a diagram showing the relationship between the input level of the analog signal VIN , which is an input signal, and the digital count value, corresponding to the simulation of the folded integration type A / D conversion circuit 201 shown in FIG. As shown in FIG. 34, the digital count value can take a value of 15 gradations for 16 samplings and integrations in the folded integration type A / D conversion circuit 201 and an input range of 1.0V. Therefore, the range of this digital count value is represented by about 4 bits.
図35は図29の巡回型A/D変換回路202及びその周辺回路の構成を示す回路図である。図35において、巡回型A/D変換回路202は、図1のA/D変換器を用いて、折り返し積分型A/D変換動作を除いて同様に構成されて、同様に動作する。   FIG. 35 is a circuit diagram showing the configuration of the cyclic A / D conversion circuit 202 and its peripheral circuits in FIG. In FIG. 35, the cyclic A / D converter circuit 202 is configured in the same manner except for the folding integration A / D conversion operation using the A / D converter of FIG.
以上のように構成された第3の実施形態に係るA/D変換器によれば、折り返し積分型A/D変換回路201と、上記巡回型A/D変換回路202とをそれぞれ異なる回路を用いて構成したことを特徴とする。これにより、異なる回路を別々に同時に動作させることにより、動作時間を第1の実施形態に比較して短縮させることができるという特有の効果を有する。また、第3の実施形態に係るA/D変換器では、折り返し積分型A/D変換回路201における上述の式の置き換えを行うことにより、第2の実施形態に係るディジタル補正回路を用いて同様にディジタル補正することができる。   According to the A / D converter according to the third embodiment configured as described above, different circuits are used for the folded integration type A / D conversion circuit 201 and the cyclic A / D conversion circuit 202. It is characterized by being configured. Thereby, by operating different circuits separately and simultaneously, there is a specific effect that the operation time can be shortened as compared with the first embodiment. Further, in the A / D converter according to the third embodiment, the above equation in the folded integration type A / D converter circuit 201 is replaced, so that the digital correction circuit according to the second embodiment is used similarly. Can be digitally corrected.
その他の実施形態.
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。
Other embodiments.
The present invention has been described in detail based on the embodiments. However, the present invention is not limited to the above embodiment. The present invention can be variously modified without departing from the gist thereof.
以上詳述したように、本発明にかかるディジタル補正回路によれば、当該ディジタル補正により、A/D変換装置の高精度化、すなわち高分解能化を行うことができ、例えば14ビットの高精度のA/D変換が実現でき、しかも低消費電力で、高速化することができる。また、当該ディジタル補正回路を用いてA/D変換装置を構成し、さらに、当該A/D変換装置を用いてCMOSイメージセンサなどのイメージセンサデバイスを提供できる。   As described above in detail, according to the digital correction circuit of the present invention, the A / D converter can be improved in accuracy, that is, increased in resolution by the digital correction. A / D conversion can be realized, and the speed can be increased with low power consumption. Further, an A / D converter can be configured using the digital correction circuit, and an image sensor device such as a CMOS image sensor can be provided using the A / D converter.
,B…ディジタル信号、
1a,C1b,C…容量、
D…ディジタル信号、
SA…スイッチ、
SI…スイッチ、
COM…基準電位、
CONT…制御信号、
IN…アナログ信号、
OP…演算値、
RCH…第1の変換参照電圧、
RCL…第2の変換参照電圧、
RH…第1の基準参照電圧、
RL…第2の基準参照電圧、
31a−31c…スイッチ、
2a…イメージセンサセル、
11…D/A変換器、
15…ゲインステージ、
15a…入力、
15b…出力、
17,17C…A/D変換回路、
17a,17b,17c…コンパレータ、
19,19C…論理回路、
21…D/A変換回路、
21a…第1の出力、
21b…第2の出力、
23,23C…演算増幅回路、
23A…1ビットA/D変換器、
23a…第1の入力、
23b…出力、
23c…第2の入力、
25,25C…第1のキャパシタ、
27…第2のキャパシタ、
29,29C…第3のキャパシタ、
31…スイッチ回路、
31a,31b,31c,43,49,51,53,54,55…スイッチ、
33,35…基準電圧源、
37,37C…参照電圧発生回路、
41,41C…クロック発生器、
60…アップカウンタ、
70…レジスタ、
71…EFI計算部、
72…EFR計算部、
73…Eg1計算部、
74…Em1計算部、
75…補正後出力値計算部、
101…CMOSイメージセンサ、
102…セルアレイ、
102a…画素、
103…垂直シフトレジスタ、
104…積分・巡回型ADCアレイ、
104a…A/D変換器、
105…データレジスタ、
106…水平シフトレジスタ、
107…冗長−非冗長変換処理回路、
108…列線、
111…A/D変換回路、
112…ディジタル補正回路、
150…カラム回路、
151…アンドゲート、
152…加算器、
153…レジスタ、
201…折り返し積分型A/D変換回路、
202…巡回型A/D変換回路。
B 1 , B 0 ... digital signal,
C 1a , C 1b , C 2 ... capacity,
D: Digital signal,
SA ... switch,
SI ... switch,
V COM ... reference potential,
V CONT ... control signal,
V IN ... analog signal,
V OP ... computed value,
V RCH ... first conversion reference voltage,
V RCL ... second conversion reference voltage,
V RH ... first reference voltage,
V RL ... second reference voltage,
31a-31c ... switch,
2a: Image sensor cell,
11 ... D / A converter,
15 ... gain stage,
15a ... input,
15b ... output,
17, 17C ... A / D conversion circuit,
17a, 17b, 17c ... comparators
19, 19C ... logic circuit,
21 ... D / A conversion circuit,
21a ... first output,
21b ... second output,
23, 23C ... operational amplifier circuit,
23A 1-bit A / D converter,
23a ... first input,
23b ... output,
23c ... second input,
25, 25C ... first capacitor,
27 ... second capacitor,
29, 29C ... third capacitor,
31 ... Switch circuit,
31a, 31b, 31c, 43, 49, 51, 53, 54, 55 ... switch,
33, 35 ... reference voltage source,
37, 37C ... reference voltage generation circuit,
41, 41C ... clock generator,
60 ... Up counter,
70: Register,
71 ... EFI calculation part,
72 ... E FR calculation section,
73 ... E g1 calculation part,
74 ... E m1 calculation part,
75: Output value calculation section after correction,
101 ... CMOS image sensor,
102 ... cell array,
102a ... pixels,
103 ... vertical shift register,
104. Integral / cyclic ADC array,
104a ... A / D converter,
105: Data register,
106: horizontal shift register,
107: Redundant-nonredundant conversion processing circuit,
108 ... column line,
111 ... A / D conversion circuit,
112 ... Digital correction circuit,
150 ... Column circuit,
151 ... Andgate,
152 ... adder,
153 ... registers,
201 .. Folded integration type A / D conversion circuit,
202... A cyclic A / D conversion circuit.

Claims (16)

  1. 演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路において、所定の積分回数(M)及び所定の折り返し回数(M)を有する折り返し積分の利得誤差によって生じる非線形誤差のディジタル値をA/D変換値から減算することによりA/D変換値を補正するディジタル補正回路であって、
    上記折り返し積分の利得誤差によって生じる非線形誤差であって、実質的に上記折り返し回数(M)に比例する第1の誤差(EFR)のディジタル値を計算し、上記A/D変換値から上記第1の誤差(EFR)を減算することによりA/D変換値を補正する補正手段を備えたことを特徴とするA/D変換回路用ディジタル補正回路。
    In an integration / cyclic A / D conversion circuit that sequentially performs folding integration A / D conversion and cyclic A / D conversion using an operational amplifier circuit, a predetermined number of integrations (M) and a predetermined number of foldings (M 1 A digital correction circuit that corrects the A / D conversion value by subtracting the digital value of the non-linear error caused by the gain error of the folding integration having A) from the A / D conversion value,
    A digital value of a first error (E FR ) that is a non-linear error caused by a gain error of the folding integration and is substantially proportional to the number of foldings (M 1 ) is calculated, and the digital value is calculated from the A / D conversion value. A digital correction circuit for an A / D conversion circuit, comprising correction means for correcting an A / D conversion value by subtracting a first error (E FR ).
  2. 上記補正手段は、入力電圧(Vin)として第1の参照電圧(VRL)を上記演算増幅回路に与えて1回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型A/D変換を行った第1のA/D変換値と、入力電圧(Vin)として上記第1の参照電圧(VRL)よりも高い第2の参照電圧(VRH)を上記演算増幅回路に与えて1回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型A/D変換を行った第2のA/D変換値とを計算した後、上記第2のA/D変換値から上記第1のA/D変換値を減算し、当該減算値を上記巡回型A/D変換の入力側に換算することにより、上記第1の誤差(EFR)のディジタル値を計算することを特徴とする請求項1記載のA/D変換回路用ディジタル補正回路。 The correction means applies the first reference voltage (V RL ) as the input voltage (V in ) to the operational amplifier circuit, performs one integration, and then outputs the output voltage of the operational amplifier circuit at a predetermined value. A first A / D conversion value obtained by performing cyclic A / D conversion for the number of cycles, and a second reference voltage (V RH ) higher than the first reference voltage (V RL ) as the input voltage (V in ). ) Is applied to the operational amplifier circuit and integration is performed once, and then the second A / D conversion value obtained by performing cyclic A / D conversion on the output voltage of the operational amplifier circuit for a predetermined number of cycles. , And subtracting the first A / D conversion value from the second A / D conversion value and converting the subtraction value to the input side of the cyclic A / D conversion, first error a / D according to claim 1, wherein the calculating a digital value (E FR) Circuit for digital correction circuit.
  3. 上記補正手段は、複数回のA/D変換動作に対する上記第1の誤差(EFR)に関する積分非直線誤差(INL)の計算値に基づいて、当該積分非直線誤差(INL)の二乗値を複数回のA/D変換動作に対して加算してなるコスト関数が最小となるときの上記第1の誤差(EFR)のディジタル値を計算することを特徴とする請求項1記載のA/D変換回路用ディジタル補正回路。 The correction means calculates a square value of the integral nonlinear error (INL) based on a calculated value of the integral nonlinear error (INL) with respect to the first error (E FR ) for a plurality of A / D conversion operations. 2. The A / D according to claim 1, wherein a digital value of the first error (E FR ) when a cost function added to a plurality of A / D conversion operations is minimized is calculated. Digital correction circuit for D conversion circuit.
  4. 上記補正手段は、上記折り返し積分の利得誤差によって生じる非線形誤差であって、上記折り返し積分の積分誤差である第2の誤差(EFI)のディジタル値をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)及び上記第2の誤差(EFI)を減算することを特徴とする請求項1〜3のうちのいずれか1つに記載のA/D変換回路用ディジタル補正回路。 The correction means further calculates a digital value of a second error (E FI ) that is a non-linear error caused by the gain error of the folding integration and is an integration error of the folding integration, and calculates from the A / D conversion value 4. The digital correction for an A / D converter circuit according to claim 1, wherein the first error (E FR ) and the second error (E FI ) are subtracted. circuit.
  5. 上記補正手段は、上記折り返し積分のうち何回目の積分であるかを示す積分回数(i)を示すコードデータと、上記折り返し積分の折り返しの有無を示すデータ(D(i))とに基づいて、上記第2の誤差(EFI)のディジタル値を計算することを特徴とする請求項4記載のA/D変換回路用ディジタル補正回路。 The correction means is based on code data indicating the number of integrations (i) indicating the number of integrations of the folding integration and data (D I (i)) indicating whether or not the folding integration is performed. 5. The digital correction circuit for an A / D conversion circuit according to claim 4, wherein a digital value of the second error (E FI ) is calculated.
  6. 上記補正手段は、上記第2の誤差(EFI)のディジタル値を計算する回路をカラム回路内に設け、当該計算する回路は、
    何回目の積分であるかを示す積分回数(i)を計数するアップカウンタと、
    上記折り返し積分の折り返しの有無を示すデータをクロックとして動作するレジスタと、
    上記アップカウンタからの積分回数(i)と,上記レジスタからのデータとを加算して当該加算値のデータを上記レジスタを介して上記第2の誤差(EFI)のディジタル値を計算するための補正係数(m)として出力する加算器とを備えたことを特徴とする請求項5記載のA/D変換回路用ディジタル補正回路。
    The correction means includes a circuit for calculating a digital value of the second error (E FI ) in the column circuit.
    An up-counter that counts the number of integrations (i) indicating the number of integrations;
    A register that operates using data indicating the presence or absence of the folding integration as a clock; and
    The number of integrations (i) from the up-counter and the data from the register are added to calculate the digital value of the second error (E FI ) through the register with the added value data The digital correction circuit for an A / D conversion circuit according to claim 5, further comprising an adder that outputs the correction coefficient (m 1 ).
  7. 上記補正手段は、巡回型A/D変換において上記演算増幅回路の入力端子に接続される容量(C)と当該入力端子と出力端子との間に接続される積分容量(C)との間のキャパシタのミスマッチによる誤差に対応する第3の誤差(Eg1)をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)、上記第2の誤差(EFI)及び上記第3の誤差(Eg1)を減算することを特徴とする請求項4〜6のうちのいずれか1つに記載のA/D変換回路用ディジタル補正回路。 The correction means includes a capacitor (C 1 ) connected to the input terminal of the operational amplifier circuit in the cyclic A / D conversion and an integration capacitor (C 2 ) connected between the input terminal and the output terminal. A third error (E g1 ) corresponding to an error due to a capacitor mismatch between the first error (E FR ), the second error (E FI ), and the second error (E FI ); The digital correction circuit for an A / D conversion circuit according to any one of claims 4 to 6, wherein the third error ( Eg1 ) is subtracted.
  8. 上記補正手段は、巡回型A/D変換において上記演算増幅回路の入力端子に接続される2つの容量(C1a,C1)間のキャパシタのミスマッチによる誤差に対応する第4の誤差(Em1)をさらに計算し、上記A/D変換値から上記第1の誤差(EFR)及び上記第2の誤差(EFI)に加えて、上記第3の誤差(Eg1)と上記第4の誤差(Em1)とのうちの少なくとも1つを減算することを特徴とする請求項4〜7のうちのいずれか1つに記載のA/D変換回路用ディジタル補正回路。 The correction means includes a fourth error (E m1 ) corresponding to an error due to a capacitor mismatch between two capacitors (C 1a , C1 b ) connected to the input terminal of the operational amplifier circuit in the cyclic A / D conversion. ) And the third error (E g1 ) and the fourth error in addition to the first error (E FR ) and the second error (E FI ) from the A / D conversion value. The digital correction circuit for an A / D conversion circuit according to any one of claims 4 to 7, wherein at least one of the errors (E m1 ) is subtracted.
  9. 上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とを同一の回路を用いて構成されることを特徴とする請求項1〜8のうちのいずれか1つに記載のA/D変換回路用ディジタル補正回路。   The integration / cyclic A / D conversion circuit includes the folded integration A / D conversion circuit and the cyclic A / D conversion circuit using the same circuit. Item 9. The digital correction circuit for an A / D conversion circuit according to any one of Items 1 to 8.
  10. 上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする請求項1〜8のうちのいずれか1つに記載のA/D変換回路用ディジタル補正回路。   The integration / cyclic A / D conversion circuit includes the folded integration A / D conversion circuit and the cyclic A / D conversion circuit using different circuits, respectively. Item 9. The digital correction circuit for an A / D conversion circuit according to any one of Items 1 to 8.
  11. 演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路において、
    請求項1〜10のうちのいずれか1つに記載のディジタル補正回路を備えたことを特徴とするA/D変換回路。
    In an integration / cyclic A / D conversion circuit that sequentially performs folded integration A / D conversion and cyclic A / D conversion using an operational amplifier circuit,
    An A / D conversion circuit comprising the digital correction circuit according to claim 1.
  12. 上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とを同一の回路を用いて構成されることを特徴とする請求項11記載のA/D変換回路。   The integration / cyclic A / D conversion circuit includes the folded integration A / D conversion circuit and the cyclic A / D conversion circuit using the same circuit. Item 12. The A / D conversion circuit according to Item 11.
  13. 上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする請求項11記載のA/D変換回路。   The integration / cyclic A / D conversion circuit includes the folded integration A / D conversion circuit and the cyclic A / D conversion circuit using different circuits, respectively. Item 12. The A / D conversion circuit according to Item 11.
  14. 画像を読み取るイメージセンサデバイスにおいて、
    上記画像を読み取った画素値信号をA/D変換するA/D変換回路を備え、
    上記A/D変換回路は、演算増幅回路を用いて折り返し積分型A/D変換と巡回型A/D変換とを順次行う積分・巡回型A/D変換回路であって、請求項1〜10のうちのいずれか1つに記載のディジタル補正回路を備えたことを特徴とするイメージセンサデバイス。
    In an image sensor device that reads images,
    An A / D conversion circuit for A / D converting the pixel value signal obtained by reading the image;
    The A / D conversion circuit is an integration / cyclic A / D conversion circuit that sequentially performs folded integration A / D conversion and cyclic A / D conversion using an operational amplifier circuit. An image sensor device comprising the digital correction circuit according to any one of the above.
  15. 上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とを同一の回路を用いて構成されることを特徴とする請求項14記載のイメージセンサデバイス。   The integration / cyclic A / D conversion circuit includes the folded integration A / D conversion circuit and the cyclic A / D conversion circuit using the same circuit. Item 15. The image sensor device according to Item 14.
  16. 上記積分・巡回型A/D変換回路は、上記折り返し積分型A/D変換の回路と、上記巡回型A/D変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする請求項14記載のイメージセンサデバイス。   The integration / cyclic A / D conversion circuit includes the folded integration A / D conversion circuit and the cyclic A / D conversion circuit using different circuits, respectively. Item 15. The image sensor device according to Item 14.
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