JP2014230165A - Digital signal processing device - Google Patents

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孝幸 大門
Takayuki Daimon
孝幸 大門
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Abstract

PROBLEM TO BE SOLVED: To provide a digital signal processing device having an A/D converter which implements a high speed operation.SOLUTION: The digital signal processing device provided includes: a noise shaping section for noise-shaping a quantization error component attributable to quantization of a digital signal; an addition/subtraction section for performing an additive/subtractive operation on a noise shaping signal output from the noise shaping section and the digital signal; and a quantizer for quantizing a signal from the additive/subtractive operation. The noise shaping section performs noise shaping on every bit number smaller than a bit number of the quantization error component.

Description

本発明は、本発明は、デジタル信号処理装置に関する。特に、量子化ノイズによるＳＮＲの劣化を低減できるデジタル信号処理装置に関する。   The present invention relates to a digital signal processing apparatus. In particular, the present invention relates to a digital signal processing apparatus that can reduce SNR degradation due to quantization noise.

一般に、無線基地局用途のＡ／Ｄ変換器には、高精度かつ高速の動作が要求される。それゆえ、無線基地局用途のＡ／Ｄ変換器には、パイプライン型Ａ／Ｄ変換器が用いられることが多い。ただし、Ａ／Ｄ変換システムによっては、Ａ／Ｄ変換システム全体のコスト削減を目的として、Ａ／Ｄ変換器の出力ビット数より少ないビット数のデジタル信号を処理することがある。なお、出力ビット数を少なくする場合、出力信号において量子化誤差が生じる。それゆえ、出力信号の信号対雑音電力比（以下、ＳＮＲ）が劣化する。   In general, an A / D converter for use in a radio base station is required to operate with high accuracy and high speed. Therefore, a pipeline type A / D converter is often used as an A / D converter for a radio base station. However, depending on the A / D conversion system, a digital signal having a number of bits smaller than the number of output bits of the A / D converter may be processed for the purpose of reducing the cost of the entire A / D conversion system. When the number of output bits is reduced, a quantization error occurs in the output signal. Therefore, the signal-to-noise power ratio (hereinafter referred to as SNR) of the output signal is deteriorated.

また、高精度かつ高速の動作のＡ／Ｄ変換器を搭載するシステムでは、輸出規制の対象となる場合がある。それゆえ、Ａ／Ｄ変換器の出力ビット数を少なくする必要がある。上述のように、出力ビット数を少なくする場合には、出力信号において量子化誤差が生じる。それゆえ、出力信号のＳＮＲが劣化する。   In addition, a system incorporating an A / D converter that operates with high precision and high speed may be subject to export restrictions. Therefore, it is necessary to reduce the number of output bits of the A / D converter. As described above, when the number of output bits is reduced, a quantization error occurs in the output signal. Therefore, the SNR of the output signal is deteriorated.

従来、量子化誤差によるＳＮＲの劣化を低減する手法として、ノイズシェーピングをしていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 米国特許７４２５９１１号公報 Conventionally, noise shaping has been performed as a technique for reducing degradation of SNR due to quantization error (see, for example, Patent Document 1).
[Prior art documents]
[Patent Literature]
[Patent Document 1] US Pat. No. 7,425,911

図１は、従来のデジタル信号処理装置１０を示す図である。デジタル信号処理装置１０は、Ａ／Ｄ変換器１１、減算器１２、量子化器１３、遅延ブロック１４、乗算器１５、減算器１６、およびノイズシェーピング部１７を備える。   FIG. 1 is a diagram showing a conventional digital signal processing apparatus 10. The digital signal processing device 10 includes an A / D converter 11, a subtracter 12, a quantizer 13, a delay block 14, a multiplier 15, a subtracter 16, and a noise shaping unit 17.

Ａ／Ｄ変換器１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号ＤＩＮを減算器１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。 An analog input signal AIN is input to the A / D converter 11. The A / D converter 11 converts the analog input signal AIN into a digital signal. Then, the A / D converter 11 outputs the digital signal DIN to the subtractor 12. The digital signal DIN is an N-bit digital signal.

減算器１２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。減算器１２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１２のマイナス入力端子は、ノイズシェーピング部１７の出力端子に接続される。減算器１２のマイナス入力端子には、ノイズシェーピング部１７の出力端子からノイズシェーピング信号ＮＳＯＵＴが入力される。 The plus input terminal of the subtractor 12 is connected to the output terminal of the A / D converter 11. The digital signal DIN is input from the output terminal of the A / D converter 11 to the plus input terminal of the subtractor 12. The minus input terminal of the subtractor 12 is connected to the output terminal of the noise shaping unit 17. The noise shaping signal NS OUT is input from the output terminal of the noise shaping unit 17 to the minus input terminal of the subtractor 12.

減算器１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１２の出力端子は、量子化器１３の入力端子および減算器１６のプラス入力端子にそれぞれ接続される。減算器１２は、減算後のデジタル信号を、量子化器１３および減算器１６にそれぞれ出力する。 The subtractor 12 subtracts the noise shaping signal NS OUT from the N-bit digital signal D IN . Note that the number of bits of the digital signal after subtraction is N bits. The output terminal of the subtractor 12 is connected to the input terminal of the quantizer 13 and the plus input terminal of the subtractor 16. The subtractor 12 outputs the subtracted digital signal to the quantizer 13 and the subtracter 16, respectively.

量子化器１３は、減算器１２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１３に入力されたＮビットのデジタル信号は、量子化器１３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１３の出力端子は、遅延ブロック１４の入力端子および乗算器１５の入力端子にそれぞれ接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４および乗算器１５に出力する。   The quantizer 13 outputs the N-bit digital signal input from the subtractor 12 as an M-bit digital signal. N and M are natural numbers, and N is larger than M. That is, the N-bit digital signal input to the quantizer 13 is dropped from N bits to M bits by passing through the quantizer 13. The output terminal of the quantizer 13 is connected to the input terminal of the delay block 14 and the input terminal of the multiplier 15. The quantizer 13 outputs the M-bit digital signal to the delay block 14 and the multiplier 15.

量子化器１３において、Ｎビットのデジタル信号がＭビットのデジタル信号に量子化された場合、量子化誤差が生じる。なお、量子化誤差が生じた場合、ＳＮＲは下記の［数１］で表されることが知られている。   In the quantizer 13, when an N-bit digital signal is quantized into an M-bit digital signal, a quantization error occurs. When a quantization error occurs, it is known that the SNR is expressed by the following [Equation 1].

Figure 2014230165
Figure 2014230165

遅延ブロック１４の入力端子は、量子化器１３の出力端子に接続される。遅延ブロック１４は、１以上の遅延素子を有する。遅延ブロック１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、デジタル信号処理装置１０とシステム内のデジタル信号処理装置１０以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１０から出力される。 The input terminal of the delay block 14 is connected to the output terminal of the quantizer 13. The delay block 14 has one or more delay elements. The delay block 14 delays the input digital signal by a predetermined number of clocks and outputs it. By delaying by a predetermined number of clocks, the timing of the digital signal can be synchronized between the digital signal processing device 10 and a device other than the digital signal processing device 10 in the system. In the delay block 14, the delayed digital signal D OUT is output from the digital signal processing device 10.

乗算器１５の入力端子は、量子化器１３の出力端子に接続される。乗算器１５は、量子化器１３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１５は、桁上げされたデジタル信号を減算器１６に出力する。   The input terminal of the multiplier 15 is connected to the output terminal of the quantizer 13. The multiplier 15 performs an operation of multiplying the digital signal output from the quantizer 13 by 2 × (N−M). That is, the multiplier 15 performs an operation to carry the quantized digital signal by (N−M) digits. The multiplier 15 outputs the carried digital signal to the subtracter 16.

減算器１６のマイナス入力端子は、乗算器１５の出力端子に接続される。減算器１６のマイナス入力端子には、量子化器１３において下位（Ｎ−Ｍ）ビットが量子化される。その後、乗算器１５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、減算器１６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。減算器１６のプラス入力端子は、減算器１２の出力端子に接続される。減算器１６のプラス入力端子には、減算器１２からＮビットのデジタル信号が入力される。   The minus input terminal of the subtracter 16 is connected to the output terminal of the multiplier 15. The lower (NM) bits are quantized by the quantizer 13 at the minus input terminal of the subtractor 16. Thereafter, a digital signal that has been carried by (N−M) in the multiplier 15 is input. That is, an N-bit digital signal whose lower (NM) bits are zero is input to the minus input terminal of the subtracter 16. The positive input terminal of the subtracter 16 is connected to the output terminal of the subtractor 12. An N-bit digital signal is input from the subtractor 12 to the plus input terminal of the subtractor 16.

減算器１６は、減算器１２から出力されるＮビットのデジタル信号に対して、乗算器１５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器１６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１７に出力される。   The subtracter 16 subtracts the N-bit digital signal in which the lower (NM) bits output from the multiplier 15 are zero from the N-bit digital signal output from the subtractor 12. As a result, the subtractor 16 outputs the lower (NM) bits of the N-bit digital signal to the noise shaping unit 17. That is, the lower (NM) bits of the N-bit digital signal are output to the noise shaping unit 17 as the quantization error component e.

ノイズシェーピング部１７は、量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１７は、その後、減算器１２にノイズシェーピング信号ＮＳＯＵＴを出力する。 The noise shaping unit 17 performs noise shaping on the quantization error component e. Thereafter, the noise shaping unit 17 outputs the noise shaping signal NS OUT to the subtractor 12.

図２は、従来のノイズシェーピング部１７を示す図である。ノイズシェーピング部１７は、遅延ブロック２０、２２、２４、および２６、乗算器３０、３２、３４、および３６、ならびに、加減算部４０、４２、および４４を有する。   FIG. 2 is a diagram illustrating a conventional noise shaping unit 17. The noise shaping unit 17 includes delay blocks 20, 22, 24, and 26, multipliers 30, 32, 34, and 36, and addition / subtraction units 40, 42, and 44.

遅延ブロック２０には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック２０は、１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２０において遅延されたデジタル信号は、乗算器３０、３２、３４、および３６にそれぞれ入力される。   A digital signal including a quantization error component e is input to the delay block 20. The delay block 20 has one delay element. The digital signal including the quantization error component e is output by the delay block 20 after being delayed by one operation clock. The digital signals delayed in the delay block 20 are input to the multipliers 30, 32, 34, and 36, respectively.

乗算器３０には、遅延ブロック２０から出力された、遅延されたデジタル信号が入力される。乗算器３０は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器３０は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２に出力する。 The delayed digital signal output from the delay block 20 is input to the multiplier 30. The multiplier 30 multiplies the coefficient A 0 to delayed digital signal. A 0 is a predetermined coefficient for noise shaping. The multiplier 30 outputs a digital signal multiplied by the coefficient A 0 to the delay block 22.

遅延ブロック２２には、乗算器３０から出力されたデジタル信号が入力される。遅延ブロック２２は、１つの遅延素子を有する。乗算器３０から出力されたデジタル信号は、遅延ブロック２２において動作クロックの１クロック分だけ遅延される。遅延ブロック２２において遅延されたデジタル信号は、加減算部４０に入力される。   A digital signal output from the multiplier 30 is input to the delay block 22. The delay block 22 has one delay element. The digital signal output from the multiplier 30 is delayed by one clock of the operation clock in the delay block 22. The digital signal delayed in the delay block 22 is input to the adder / subtractor 40.

乗算器３２、乗算器３４、および、乗算器３６は、乗算器３０と同様に、遅延ブロック２０において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器３２、３４、および、３６は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、加減算部４０、４２、および、４４にそれぞれ出力する。 Similarly to the multiplier 30, the multiplier 32, the multiplier 34, and the multiplier 36 multiply the digital signal delayed in the delay block 20 by coefficients A 1 , A 2 , and A 3 , respectively. The multipliers 32, 34, and 36 output digital signals obtained by multiplying the coefficients A 1 , A 2 , and A 3 to the adder / subtractor units 40, 42, and 44, respectively.

加減算部４０は、ノイズシェーピング部１７においてデジタル信号を加減算する。加減算部４０には、遅延ブロック２２から出力されたデジタル信号と乗算器３２において係数Ａ１が乗じられたデジタル信号とが入力される。加減算部４０は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。 The addition / subtraction unit 40 adds / subtracts the digital signal in the noise shaping unit 17. The adder / subtractor 40 receives the digital signal output from the delay block 22 and the digital signal multiplied by the coefficient A 1 in the multiplier 32. The adder / subtractor 40 adds or subtracts the two input signals. In this example, two digital signals are added.

遅延ブロック２４には、加減算部４０から出力されたデジタル信号が入力される。遅延ブロック２４は、１つの遅延素子を有する。加減算部４０から出力されたデジタル信号は、遅延ブロック２４において動作クロックの１クロック分だけ遅延されて、加減算部４２に入力される。   The digital signal output from the adder / subtractor 40 is input to the delay block 24. The delay block 24 has one delay element. The digital signal output from the adder / subtractor 40 is delayed by one clock of the operation clock in the delay block 24 and input to the adder / subtractor 42.

加減算部４２は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２４から出力されたデジタル信号と乗算器３４において係数Ａ２が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。 The addition / subtraction unit 42 adds / subtracts digital signals. The adder / subtractor 42 receives the digital signal output from the delay block 24 and the digital signal multiplied by the coefficient A 2 in the multiplier 34. In this example, two digital signals are added.

遅延ブロック２６には、加減算部４２から出力されたデジタル信号が入力される。遅延ブロック２６は、１つの遅延素子を有する。加減算部４２から出力されたデジタル信号は、遅延ブロック２６において動作クロックの１クロック分だけ遅延されて、加減算部４４に入力される。   The digital signal output from the adder / subtractor 42 is input to the delay block 26. The delay block 26 has one delay element. The digital signal output from the adder / subtractor 42 is delayed by one operation clock in the delay block 26 and input to the adder / subtractor 44.

加減算部４４は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２６から出力されたデジタル信号と乗算器３６において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。加減算部４４は、当該二つのデジタル信号を加算した信号を、ノイズシェーピング信号ＮＳＯＵＴとして出力する。ノイズシェーピング信号ＮＳＯＵＴは、ノイズシェーピング部１７の加減算部４４から、ノイズシェーピング部１７の外にある減算器１２に出力される。 The addition / subtraction unit 44 adds / subtracts the digital signal. The adder / subtractor 42 receives the digital signal output from the delay block 26 and the digital signal multiplied by the coefficient A 3 in the multiplier 36. In this example, two digital signals are added. The adder / subtractor 44 outputs a signal obtained by adding the two digital signals as the noise shaping signal NS OUT . The noise shaping signal NS OUT is output from the adder / subtractor 44 of the noise shaping unit 17 to the subtractor 12 outside the noise shaping unit 17.

ノイズシェーピング部１７の外にある減算器１２において、デジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴが減算される。これにより、量子化器１３で生じた量子化誤差を低減することができる。また、本例のノイズシェーピングにより、予め定められた周波数帯域において量子化誤差を低減することができる。なお、低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。デジタル信号処理装置１０から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数２］で表される。 In subtracter 12 outside the noise shaping section 17, a noise shaping signal NS OUT is subtracted from the digital signal D IN. Thereby, the quantization error generated in the quantizer 13 can be reduced. In addition, the noise shaping of this example can reduce the quantization error in a predetermined frequency band. Note that the reduced quantization error is driven to a band other than a predetermined frequency band. The transfer function of the digital signal D OUT output from the digital signal processing apparatus 10 is expressed by the following [Equation 2].

Figure 2014230165
Figure 2014230165

数式において、ＤＯＵＴ（ｚ）、ＤＩＮ（ｚ）、およびｅ（ｚ）は、それぞれ、ＤＯＵＴ、ＤＩＮ、およびｅのＺ変換を示す。また、ｚ−１、ｚ−２、ｚ−３、および、ｚ−４は、それぞれ１回から４回の遅延演算を示す。本明細書において、１回の遅延演算（ｚ−１）は、動作クロックの１クロック分の遅延を意味する。当該表示は、以降の数式でも同様である。 In the mathematical formula, D OUT (z), D IN (z), and e (z) denote Z transformations of D OUT , D IN , and e, respectively. Z −1 , z −2 , z −3 , and z −4 represent 1 to 4 delay operations, respectively. In this specification, one delay operation (z −1 ) means a delay of one clock of the operation clock. The display is the same in the following mathematical formulas.

図３は、従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。横軸は、出力信号の周波数［ＭＨｚ］を示す。また、縦軸は、出力信号におけるＳＮＲの振幅［ｄＢ］を示す。   FIG. 3 is a diagram showing the result of fast Fourier transform of the output signal of the conventional digital signal processing apparatus 10. The horizontal axis indicates the frequency [MHz] of the output signal. The vertical axis represents the SNR amplitude [dB] in the output signal.

図３の結果において、Ａ／Ｄ変換器１１が減算器１２に出力するデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、遅延ブロック１４から出力されるデジタル信号ＤＯＵＴのビット数は、１１ビットである（Ｍ＝１１）。さらに、デジタル信号ＤＩＮの周波数は１４０ＭＨｚである。また、量子化器１３のサンプリング周波数ｆｓは１８４ＭＨｚである。なお、量子化誤差を低減するべく予め定められた周波数帯域BWは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。 In the results of FIG. 3, the number of bits of the digital signal D IN to the A / D converter 11 outputs to the subtractor 12 is a 14-bit (N = 14). The number of bits of the digital signal D OUT output from the delay block 14 is 11 bits (M = 11). Furthermore, the frequency of the digital signal D IN is 140 MHz. The sampling frequency fs of the quantizer 13 is 184 MHz. Note that the predetermined frequency band BW for reducing the quantization error is 40 MHz from 26 MHz to 66 MHz.

図３においては、２６ＭＨｚから６６ＭＨｚまでにおいて、ＳＮＲの振幅の絶対値が大きくなっている。すなわち、ＳＮＲが大きくなっている。つまり、ノイズシェープすることによりノイズフロアレベルが下がり、予め定められた周波数帯域において高いＳＮＲを実現できる。   In FIG. 3, the absolute value of the SNR amplitude is large from 26 MHz to 66 MHz. That is, the SNR is increased. In other words, noise shaping lowers the noise floor level, and a high SNR can be realized in a predetermined frequency band.

Figure 2014230165
Figure 2014230165

なお、［数２］から算出される周波数帯域２６ＭＨｚから６６ＭＨｚにおけるＳＮＲは、約８４．５ｄＢである。これに対して、ノイズシェーピングをしない場合のＳＮＲは、［数３］を用いて７１．６０ｄＢである。当該事実からも、ノイズシェーピングをすることにより、予め定められた周波数帯域において高いＳＮＲを実現できることがわかる。   The SNR in the frequency band 26 MHz to 66 MHz calculated from [Equation 2] is about 84.5 dB. On the other hand, the SNR when noise shaping is not performed is 71.60 dB using [Equation 3]. This fact also shows that high SNR can be realized in a predetermined frequency band by performing noise shaping.

高速動作を行う目的で、デジタル信号処理装置１０の動作クロックは非常に高い周波数とされる。動作クロックの周波数が高くなると、伝送経路における伝送遅延が生じやすい。特にデジタル信号処理装置１０のノイズシェーピング部１７にある乗算器３０、３２、３４および３６の伝送遅延が原因となり、動作速度が制限される。したがって、デジタル信号処理装置１０を高速動作させるべく動作クロックの周波数を上げたとしても、伝送遅延が原因となり、高速動作が実現できないという課題があった。   For the purpose of performing high-speed operation, the operation clock of the digital signal processing apparatus 10 is set to a very high frequency. When the frequency of the operation clock is increased, transmission delay in the transmission path is likely to occur. In particular, the transmission speed of the multipliers 30, 32, 34, and 36 in the noise shaping unit 17 of the digital signal processing device 10 is a cause, and the operation speed is limited. Therefore, even if the frequency of the operation clock is increased to operate the digital signal processing apparatus 10 at a high speed, there is a problem that a high-speed operation cannot be realized due to a transmission delay.

また、高速動作を実現するため一般的な手段として、演算プロセスの微細化が考えられる。しかしながら、演算プロセスの微細化は、デジタル信号処理装置１０の前段に位置するアナログ回路の動作に支障をきたす。よって、演算プロセスの微細化も採用することができない。   Further, as a general means for realizing high-speed operation, miniaturization of an arithmetic process can be considered. However, the miniaturization of the arithmetic process hinders the operation of the analog circuit located in the preceding stage of the digital signal processing apparatus 10. Therefore, miniaturization of the arithmetic process cannot be employed.

本発明の第１の態様においては、デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算する加減算部と、加減算された信号を量子化する量子化器とを備え、ノイズシェーピング部は、量子化誤差成分のビット数より少ないビット数毎にノイズシェーピングするデジタル信号処理装置を提供する。   In the first aspect of the present invention, a noise shaping unit for noise shaping a quantization error component due to quantization of a digital signal, an addition / subtraction unit for adding / subtracting a noise shaping signal output from the noise shaping unit and a digital signal, And a quantizer that quantizes the added / subtracted signal, and the noise shaping unit provides a digital signal processing device that performs noise shaping for each bit number smaller than the number of bits of the quantization error component.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。   It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

従来のデジタル信号処理装置１０を示す図である。1 is a diagram illustrating a conventional digital signal processing device 10. 従来のノイズシェーピング部１７を示す図である。It is a figure which shows the conventional noise shaping part. 従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。It is a figure which shows the result of having performed the fast Fourier transform of the output signal of the conventional digital signal processing apparatus 10. FIG. 第１の実施形態におけるデジタル信号処理装置１００を示す図である。1 is a diagram illustrating a digital signal processing device 100 according to a first embodiment. ノイズシェーピング部１１７‐１を示す図である。It is a figure which shows the noise shaping part 117-1. 演算ブロック１２０を示す図である。FIG. 4 is a diagram showing a calculation block 120.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。   Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図４は、第１の実施形態におけるデジタル信号処理装置１００を示す図である。本実施形態におけるデジタル信号処理装置１００は、従来のノイズシェーピング部１７に代えて、ノイズシェーピング部１１７（ノイズシェーピング部１１７‐１、１１７‐２および１１７‐３を有する）、ならびに演算ブロック１２０を備える。係る点が従来のデジタル信号処理装置１０と異なる。その他の構成は、従来のデジタル信号処理装置１０と同じである。   FIG. 4 is a diagram illustrating the digital signal processing apparatus 100 according to the first embodiment. The digital signal processing apparatus 100 according to the present embodiment includes a noise shaping unit 117 (having noise shaping units 117-1, 117-2, and 117-3) and an operation block 120 instead of the conventional noise shaping unit 17. . This is different from the conventional digital signal processing apparatus 10. Other configurations are the same as those of the conventional digital signal processing apparatus 10.

デジタル信号処理装置１００は、Ａ／Ｄ変換器１１１、加減算部としての減算器１１２、量子化器１１３、遅延ブロック１１４、乗算器１１５、減算器１１６、ノイズシェーピング部１１７および演算ブロック１２０を備える。   The digital signal processing apparatus 100 includes an A / D converter 111, a subtractor 112 as an addition / subtraction unit, a quantizer 113, a delay block 114, a multiplier 115, a subtractor 116, a noise shaping unit 117, and an arithmetic block 120.

Ａ／Ｄ変換器１１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１１は、デジタル信号ＤＩＮを減算器１１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。 An analog input signal AIN is input to the A / D converter 111. The A / D converter 111 converts the analog input signal AIN into a digital signal. Then, the A / D converter 111 outputs the digital signal DIN to the subtractor 112. The digital signal DIN is an N-bit digital signal.

減算器１１２のプラス入力端子は、Ａ／Ｄ変換器１１１の出力端子に接続される。減算器１１２のプラス入力端子には、Ａ／Ｄ変換器１１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１１２のマイナス入力端子は、演算ブロック１２０の出力端子に接続される。また、演算ブロック１２０の入力端子は、ノイズシェーピング部１１７‐１、１１７‐２および１１７‐３の出力端子に接続される。したがって、減算器１２のマイナス入力端子には、演算ブロック１２０を介して、ノイズシェーピング部１１７‐１、１１７‐２および１１７‐３から出力されるノイズシェーピング信号ＮＳＯＵＴが入力される。 The plus input terminal of the subtractor 112 is connected to the output terminal of the A / D converter 111. The digital signal DIN is input from the output terminal of the A / D converter 111 to the plus input terminal of the subtractor 112. The minus input terminal of the subtractor 112 is connected to the output terminal of the calculation block 120. Further, the input terminal of the calculation block 120 is connected to the output terminals of the noise shaping units 117-1, 117-2, and 117-3. Therefore, the noise shaping signal NS OUT output from the noise shaping units 117-1, 117-2, and 117-3 is input to the minus input terminal of the subtractor 12 via the arithmetic block 120.

減算器１１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１１２の出力端子は、量子化器１１３の入力端子および減算器１１６のプラス入力端子にそれぞれ接続される。減算器１１２は、減算後のデジタル信号を、量子化器１１３および減算器１１６のプラス入力端子にそれぞれ出力する。 The subtractor 112 subtracts the noise shaping signal NS OUT from the N-bit digital signal D IN . Note that the number of bits of the digital signal after subtraction is N bits. The output terminal of the subtractor 112 is connected to the input terminal of the quantizer 113 and the plus input terminal of the subtractor 116, respectively. The subtractor 112 outputs the digital signal after subtraction to the plus input terminals of the quantizer 113 and the subtractor 116, respectively.

なお、減算器１１２の代わりに加算器を用いてもよい。この場合、ノイズシェーピング信号ＮＳＯＵＴの代わりに（‐ＮＳＯＵＴ）を加算器に入力すればよい。したがって、減算器１１２は加減算部としてもよい。当該加減算部は、演算ブロック１２０を介してノイズシェーピング部１１７‐１、１１７‐２および１１７‐３から出力されるノイズシェーピング信号と、入力されたデジタル信号ＤＩＮとを加減算処理する。 Note that an adder may be used instead of the subtractor 112. In this case, (−NS OUT ) may be input to the adder instead of the noise shaping signal NS OUT . Therefore, the subtractor 112 may be an addition / subtraction unit. The subtraction unit comprises a noise shaping signal output from the noise shaping section 117-1,117-2 and 117-3 via the calculation block 120, addition or subtraction processing the digital signal D IN input.

量子化器１１３は、デジタル信号ＤＩＮとノイズシェーピング信号ＮＳＯＵＴとが加減算されたデジタル信号を量子化する。本例では、量子化器１３は、減算器１２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１３に入力されたＮビットのデジタル信号は、量子化器１３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１３の出力端子は、遅延ブロック１４の入力端子および乗算器１５の入力端子にそれぞれ接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４および乗算器１５に出力する。 The quantizer 113 quantizes the digital signal obtained by adding / subtracting the digital signal D IN and the noise shaping signal NS OUT . In this example, the quantizer 13 outputs the N-bit digital signal input from the subtractor 12 as an M-bit digital signal. N and M are natural numbers, and N is larger than M. That is, the N-bit digital signal input to the quantizer 13 is dropped from N bits to M bits by passing through the quantizer 13. The output terminal of the quantizer 13 is connected to the input terminal of the delay block 14 and the input terminal of the multiplier 15. The quantizer 13 outputs the M-bit digital signal to the delay block 14 and the multiplier 15.

遅延ブロック１１４の入力端子は、量子化器１１３の出力端子に接続される。遅延ブロック１１４は、１以上の遅延素子を有する。遅延ブロック１１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、デジタル信号処理装置１００とシステム内のデジタル信号処理装置１００以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１００から出力される。 The input terminal of the delay block 114 is connected to the output terminal of the quantizer 113. The delay block 114 has one or more delay elements. The delay block 114 delays the input digital signal by a predetermined number of clocks and outputs it. By delaying by a predetermined number of clocks, the timing of the digital signal can be synchronized between the digital signal processing apparatus 100 and an apparatus other than the digital signal processing apparatus 100 in the system. In the delay block 114, the delayed digital signal D OUT is output from the digital signal processing apparatus 100.

乗算器１１５の入力端子は、量子化器１１３の出力端子に接続される。乗算器１１５は、量子化器１１３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１１５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１１５は、桁上げされたデジタル信号を減算器１１６に出力する。   The input terminal of the multiplier 115 is connected to the output terminal of the quantizer 113. The multiplier 115 performs an operation of multiplying the digital signal output from the quantizer 113 by 2 × (N−M). That is, the multiplier 115 performs an operation for carrying the quantized digital signal by (N−M) digits. Multiplier 115 outputs the carried digital signal to subtractor 116.

減算器１１６のマイナス入力端子は、乗算器１１５の出力端子に接続される。減算器１１６のマイナス入力端子には、量子化器１１３において下位（Ｎ−Ｍ）ビットが量子化される。その後、乗算器１５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、減算器１６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。減算器１６のプラス入力端子は、減算器１２の出力端子に接続される。減算器１６のプラス入力端子には、減算器１２からＮビットのデジタル信号が入力される。   The minus input terminal of the subtractor 116 is connected to the output terminal of the multiplier 115. The quantizer 113 quantizes the lower (NM) bits at the minus input terminal of the subtractor 116. Thereafter, a digital signal that has been carried by (N−M) in the multiplier 15 is input. That is, an N-bit digital signal whose lower (NM) bits are zero is input to the minus input terminal of the subtracter 16. The positive input terminal of the subtracter 16 is connected to the output terminal of the subtractor 12. An N-bit digital signal is input from the subtractor 12 to the plus input terminal of the subtractor 16.

減算器１１６は、減算器１１２から出力されるＮビットのデジタル信号に対して、乗算器１１５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器１１６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１１７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１１７に出力される。   The subtractor 116 subtracts the N-bit digital signal in which the lower (NM) bits output from the multiplier 115 are zero from the N-bit digital signal output from the subtractor 112. As a result, the subtractor 116 outputs the lower (NM) bits of the N-bit digital signal to the noise shaping unit 117. That is, the lower (NM) bits of the N-bit digital signal are output to the noise shaping unit 117 as the quantization error component e.

ノイズシェーピング部１１７は、デジタル信号の量子化による量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１１７は、減算器１１６から出力されたＮビットのデジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングする。   The noise shaping unit 117 performs noise shaping on the quantization error component e resulting from quantization of the digital signal. The noise shaping unit 117 performs noise shaping on the lower NM bits (M <N) of the N-bit digital signal output from the subtractor 116.

ノイズシェーピング部１１７は、ノイズシェーピング部１１７‐１、１１７‐２、および１１７‐３を有する。各ノイズシェーピング部１１７‐１、１１７‐２、および１１７‐３は、それぞれ、量子化誤差成分ｅのビット数より少ないビット数毎にノイズシェーピングする。本例では、各ノイズシェーピング部１１７‐１、１１７‐２、および１１７‐３は、それぞれ、量子化誤差成分ｅを１ビット毎にノイズシェーピングする。   The noise shaping unit 117 includes noise shaping units 117-1, 117-2, and 117-3. Each of the noise shaping units 117-1, 117-2, and 117-3 performs noise shaping for each bit number smaller than the number of bits of the quantization error component e. In this example, each of the noise shaping units 117-1, 117-2, and 117-3 noise-shapes the quantization error component e for each bit.

本例では、ノイズシェーピング部１１７‐１は、量子化誤差成分ｅの下位第１ビットであるｅ[０]をノイズシェーピングする。ノイズシェーピング部１１７‐２は、量子化誤差成分ｅの下位第２ビットであるｅ[１]をノイズシェーピングする。また、ノイズシェーピング部１１７‐３は、量子化誤差成分ｅの下位第３ビットであるｅ[２]をノイズシェーピングする。ノイズシェーピング部１１７‐１、１１７‐２、および１１７‐３は、その後、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１、およびＮＳＥ２をそれぞれ演算ブロック１２０に出力する。演算ブロック１２０は、各ビットについてのノイズシェーピング信号ＮＳＥ０、ＮＳＥ１、およびＮＳＥ２を処理する。その後、演算ブロック１２０は、減算器１１２にデジタル信号ＮＳＯＵＴを出力する。 In this example, the noise shaping unit 117-1 performs noise shaping on e [0], which is the lower first bit of the quantization error component e. The noise shaping unit 117-2 performs noise shaping on e [1], which is the lower second bit of the quantization error component e. In addition, the noise shaping unit 117-3 performs noise shaping on e [2] that is the lower third bit of the quantization error component e. Then, the noise shaping units 117-1, 117-2, and 117-3 output the noise shaping signals NS E0 , NS E1 , and NS E2 to the calculation block 120, respectively. The arithmetic block 120 processes the noise shaping signals NS E0 , NS E1 , and NS E2 for each bit. Thereafter, the arithmetic block 120 outputs the digital signal NS OUT to the subtractor 112.

図５はノイズシェーピング部１１７‐１を示す図である。図５においては、特に、量子化誤差情報ｅにおける下位第１ビットであるｅ［０］が、ノイズシェーピング部１１７‐１に入力される例を示す。なお、ノイズシェーピング部１１７‐２および１１７‐３も、ノイズシェーピング部１１７‐１と同じ構成を有する。   FIG. 5 is a diagram illustrating the noise shaping unit 117-1. FIG. 5 particularly shows an example in which e [0], which is the lower first bit in the quantization error information e, is input to the noise shaping unit 117-1. Note that the noise shaping units 117-2 and 117-3 also have the same configuration as the noise shaping unit 117-1.

ノイズシェーピング部１１７‐１は、遅延ブロック２２０、２２２、２２４および２２６、係数入力ブロック２３２、２３４、２３６および２３８、ＡＮＤ論理回路２４２、２４４、２４６および２４８、ならびに、加減算部２５４、２５６および２５８を有する。なお、係数入力ブロック２３２、２３４、２３６および２３８、ならびに、ＡＮＤ論理回路２４２、２４４、２４６および２４８は、係数のビット長分だけ並列に設けられる。係数入力ブロック２３２、２３４、２３６および２３８は、ＡＮＤ論理回路２４２、２４４、２４６および２４８に、係数Ａ０、Ａ１、Ａ２、および、Ａ３をそれぞれ入力する。 The noise shaping unit 117-1 includes delay blocks 220, 222, 224 and 226, coefficient input blocks 232, 234, 236 and 238, AND logic circuits 242, 244, 246 and 248, and addition / subtraction units 254, 256 and 258. Have. The coefficient input blocks 232, 234, 236, and 238 and the AND logic circuits 242, 244, 246, and 248 are provided in parallel for the bit length of the coefficient. Coefficient input blocks 232, 234, 236, and 238 input coefficients A 0 , A 1 , A 2 , and A 3 to AND logic circuits 242, 244, 246, and 248, respectively.

遅延ブロック２２０には、量子化誤差成分ｅの下位第１ビットであるｅ［０］を含むデジタル信号が入力される。遅延ブロック２２０は、第１遅延素子としての遅延素子を有する。ｅ［０］を含むデジタル信号は、遅延ブロック２２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２２０において遅延されたデジタル信号は、ＡＮＤ論理回路２４２、２４４、２４６、および、２４８にそれぞれ入力される。   The delay block 220 receives a digital signal including e [0], which is the lower first bit of the quantization error component e. The delay block 220 has a delay element as a first delay element. The digital signal including e [0] is delayed by one operation clock and output in the delay block 220. The digital signals delayed in the delay block 220 are input to the AND logic circuits 242, 244, 246, and 248, respectively.

ＡＮＤ論理回路２４２には、遅延ブロック２２０から出力されたデジタル信号が入力される。また、ＡＮＤ論理回路２４２には、係数入力ブロック２３２から係数Ａ０が入力される。ＡＮＤ論理回路２４２は、遅延されたデジタル信号と係数Ａ０との論理積を出力する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。ＡＮＤ論理回路２４２は、当該論理積を遅延ブロック２２２に出力する。 The digital signal output from the delay block 220 is input to the AND logic circuit 242. The AND logic circuit 242 receives the coefficient A 0 from the coefficient input block 232. AND logic circuit 242 outputs the logical product of the digital signal and the coefficients A 0 delayed. A 0 is a predetermined coefficient for noise shaping. The AND logic circuit 242 outputs the logical product to the delay block 222.

ＡＮＤ論理回路２４４、ＡＮＤ論理回路２４６、および、ＡＮＤ論理回路２４８は、ＡＮＤ論理回路２４２と同様に、遅延ブロック２２０において遅延されたデジタル信号と係数入力ブロック２３４の係数Ａ１、係数入力ブロック２３６の係数Ａ２、および、係数入力ブロック２３８の係数Ａ３との論理積をそれぞれ出力する。ＡＮＤ論理回路２４４、２４６、および、２４８は、各々の論理積を、加減算部２５４、２５６、および、２５８にそれぞれ出力する。 The AND logic circuit 244, the AND logic circuit 246, and the AND logic circuit 248 are similar to the AND logic circuit 242, the digital signal delayed in the delay block 220, the coefficient A 1 of the coefficient input block 234, and the coefficient input block 236. The logical product of the coefficient A 2 and the coefficient A 3 of the coefficient input block 238 is output. AND logic circuits 244, 246, and 248 output respective logical products to addition / subtraction units 254, 256, and 258, respectively.

遅延ブロック２２２は、ＡＮＤ論理回路２４２から出力されたデジタル信号が入力される。遅延ブロック２２２は、１つの遅延素子を有する。ＡＮＤ論理回路２４２から出力されたデジタル信号は、遅延ブロック２２２において動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２２２において遅延されたデジタル信号は、加減算部２５４に入力される。   The delay block 222 receives the digital signal output from the AND logic circuit 242. The delay block 222 has one delay element. The digital signal output from the AND logic circuit 242 is delayed by one clock of the operation clock in the delay block 222 and output. The digital signal delayed in the delay block 222 is input to the adder / subtractor 254.

加減算部２５４は、ノイズシェーピング部１１７‐１においてデジタル信号を加減算する。加減算部２５４には、遅延ブロック２２２から出力されたデジタル信号とＡＮＤ論理回路２４４から出力されたデジタル信号とが入力される。加減算部２５４は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。   The adder / subtractor 254 adds and subtracts the digital signal in the noise shaping unit 117-1. The digital signal output from the delay block 222 and the digital signal output from the AND logic circuit 244 are input to the adder / subtractor 254. The adder / subtractor 254 adds or subtracts the two input signals. In this example, two digital signals are added.

遅延ブロック２２４には、加減算部２５４から出力されたデジタル信号が入力される。本例において、遅延ブロック２２４の構成および機能は、遅延ブロック２２２と同じである。遅延ブロック２２４において遅延されたデジタル信号は、加減算部２５６に入力される。   The digital signal output from the adder / subtractor 254 is input to the delay block 224. In this example, the configuration and function of the delay block 224 are the same as those of the delay block 222. The digital signal delayed in the delay block 224 is input to the adder / subtractor 256.

加減算部２５６は、デジタル信号を加減算する。加減算部２５６には、遅延ブロック２２４から出力されたデジタル信号とＡＮＤ論理回路２４６から出力されたデジタル信号とが入力される。本例においては、加減算部２５６は、当該二つのデジタル信号を加算する。加減算部２５６において加算されたデジタル信号は、遅延ブロック２２６に入力される。   The addition / subtraction unit 256 adds / subtracts the digital signal. The adder / subtractor 256 receives the digital signal output from the delay block 224 and the digital signal output from the AND logic circuit 246. In this example, the addition / subtraction unit 256 adds the two digital signals. The digital signal added by the addition / subtraction unit 256 is input to the delay block 226.

加減算部２５８には、遅延ブロック２２６から出力されたデジタル信号と、ＡＮＤ論理回路２４８から出力されたデジタル信号とが入力される。本例においては、加減算部２５８は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＥ０を出力する。ノイズシェーピング信号ＮＳＥ０は、ノイズシェーピング部１１７‐１の加減算部２５８から、ノイズシェーピング部１１７‐１の外に設けられた演算ブロック１２０に出力される。 The digital signal output from the delay block 226 and the digital signal output from the AND logic circuit 248 are input to the adder / subtractor 258. In this example, the addition / subtraction unit 258 adds the two digital signals and outputs the noise shaping signal NS E0 . The noise shaping signal NS E0 is output from the addition / subtraction unit 258 of the noise shaping unit 117-1 to the calculation block 120 provided outside the noise shaping unit 117-1.

本例では、量子化誤差ｅを１ビット毎にノイズシェーピングする。したがって、本例のノイズシェーピング部１１７は、１つのノイズシェーピング部１７を用いて量子化誤差ｅの全ビットをノイズシェーピングする従来のデジタル信号処理装置１０に比べて、動作速度を向上させることができる。   In this example, the quantization error e is noise-shaped for each bit. Therefore, the noise shaping unit 117 of this example can improve the operation speed as compared with the conventional digital signal processing apparatus 10 that noise-shapes all bits of the quantization error e using one noise shaping unit 17. .

また、従来のノイズシェーピング部１７の乗算器３０等に代えて、ノイズシェーピング部１１７‐１はＡＮＤ論理回路２４２等を用いる。乗算器に比べて、ＡＮＤ論理回路は動作速度が速い。したがって、ノイズシェーピング部１１７の動作速度を、従来のノイズシェーピング部１７と比較して向上させることができる。   Further, in place of the multiplier 30 of the conventional noise shaping unit 17, the noise shaping unit 117-1 uses an AND logic circuit 242 and the like. Compared with the multiplier, the AND logic circuit operates faster. Therefore, the operation speed of the noise shaping unit 117 can be improved as compared with the conventional noise shaping unit 17.

なお、本例では、ＡＮＤ論理回路２４２、２４４、２４６および２４８、ならびに、係数入力ブロック２３２、２３４、２３６および２３８を用いて、ｅ［０］に対して係数Ａ０、Ａ１、Ａ２、および、Ａ３をそれぞれ入力した。しかしながら、一対のＡＮＤ論理回路および係数入力ブロックに代えて、乗算器を用いてもよい。例えば、ＡＮＤ論理回路２４２および係数入力ブロック２３２に代えて、乗算器が、ｅ［０］に対して係数Ａ０を乗算してよい。他の３対のＡＮＤ論理回路および係数入力ブロックに代えて、３つの乗算器が、それぞれｅ［０］に対して係数Ａ０、Ａ１、Ａ２およびＡ３を乗算してよい。つまり、ノイズシェーピング部１１７においては、乗算器およびＡＮＤ論理回路のいずれか一つを用いてよい。 In this example, the AND circuits 242, 244, 246 and 248 and the coefficient input blocks 232, 234, 236, and 238 are used for the coefficient A 0 , A 1 , A 2 , and, enter the a 3, respectively. However, a multiplier may be used instead of the pair of AND logic circuits and the coefficient input block. For example, in place of the AND logic circuit 242 and the coefficient input block 232, the multiplier may be multiplied by a coefficient A 0 with respect to e [0]. Instead of the other three pairs of AND logic and coefficient input blocks, three multipliers may multiply e [0] by coefficients A 0 , A 1 , A 2 and A 3 respectively . That is, in the noise shaping unit 117, any one of a multiplier and an AND logic circuit may be used.

ノイズシェーピング部１１７の外に設けられた演算ブロック１２０には、各ノイズシェーピング部１１７‐１、１１７‐２および１１７‐３からノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２がそれぞれ入力される。演算ブロック１２０は、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２に重み付けをして、減算器１１２に出力する。減算器１１２において、デジタル信号ＤＩＮから、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２に重み付けした信号が減算される。 The noise shaping signals NS E0 , NS E1, and NS E2 are input from the noise shaping units 117-1, 117-2, and 117-3 to the computation block 120 provided outside the noise shaping unit 117, respectively. The arithmetic block 120 weights the noise shaping signals NS E0 , NS E1 and NS E2 and outputs the weighted signals to the subtractor 112. In the subtractor 112, signals weighted to the noise shaping signals NS E0 , NS E1, and NS E2 are subtracted from the digital signal D IN .

本例において、デジタル信号ＤＯＵＴの各ビットにおける伝達関数は、［数２］で表される。すなわち、量子化誤差成分を１ビット毎にノイズシェーピングしつつ、［数２］と同じ伝達関数を得ることができる。 In this example, the transfer function in each bit of the digital signal D OUT is expressed by [Equation 2]. That is, the same transfer function as [Equation 2] can be obtained while noise shaping the quantization error component for each bit.

なお、本例において、ノイズシェーピング部１１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。   In this example, the number of taps of the noise shaping unit 117 is five. However, an arbitrary number of taps may be obtained by increasing or decreasing the multiplier, the delay block, and the addition / subtraction unit for the purpose of changing the transfer function.

図６は演算ブロック１２０を示す図である。演算ブロック１２０は、乗算器３１０および乗算器３１２、ならびに加算ブロック３２０を有する。乗算器３１０には、ノイズシェーピング信号ＮＳＥ１が入力される。乗算器３１０は、ノイズシェーピング信号ＮＳＥ１に係数２を乗算する。これにより、乗算器３１０は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥ１に重みを付けることができる。 FIG. 6 is a diagram showing the calculation block 120. The operation block 120 includes a multiplier 310 and a multiplier 312, and an addition block 320. The multiplier 310 receives the noise shaping signal NS E1 . The multiplier 310 multiplies the noise shaping signal NS E1 by a coefficient 2. Thereby, the multiplier 310 can weight the noise shaping signal NS E1 as compared with other noise shaping signals.

乗算器３１２には、ノイズシェーピング信号ＮＳＥ２が入力される。乗算器３１２は、ノイズシェーピング信号ＮＳＥ２に係数４を乗算する。これにより、乗算器３１２は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥ２に重みを付けることができる。 The multiplier 312 receives the noise shaping signal NS E2 . The multiplier 312 multiplies the noise shaping signal NS E2 by the coefficient 4. Thereby, the multiplier 312 can weight the noise shaping signal NS E2 as compared with other noise shaping signals.

加算ブロック３２０には、ノイズシェーピング信号ＮＳＥ０、乗算器３１０において重み付けされたノイズシェーピング信号ＮＳＥ１、および、乗算器３１２において重み付けされたノイズシェーピング信号ＮＳＥ２が入力される。加算ブロック３２０は、これらの信号の和を取り、ノイズシェーピング信号ＮＳＯＵＴを、減算器１１２のマイナス入力端子に出力する。 The noise shaping signal NS E0 , the noise shaping signal NS E1 weighted by the multiplier 310, and the noise shaping signal NS E2 weighted by the multiplier 312 are input to the addition block 320. The addition block 320 takes the sum of these signals and outputs the noise shaping signal NS OUT to the minus input terminal of the subtractor 112.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above embodiment. It is apparent from the description of the scope of claims that embodiments with such changes or improvements can be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。   The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Even if the operation flow in the claims, the description, and the drawings is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.

１０ デジタル信号処理装置、１１ Ａ／Ｄ変換器、１２ 減算器、１３ 量子化器、１４ 遅延ブロック、１５ 乗算器、１６ 減算器、１７ ノイズシェーピング部、 ２０ 遅延ブロック、２２ 遅延ブロック、２４ 遅延ブロック、２６ 遅延ブロック、３０ 乗算器、３２ 乗算器、３４ 乗算器、３６ 乗算器、４０ 加減算部、４２ 加減算部、４４ 加減算部、１００ デジタル信号処理装置、１１１ Ａ／Ｄ変換器、１１２ 減算器、１１３ 量子化器、１１４ 遅延ブロック、１１５ 乗算器、１１６ 減算器、１１７ ノイズシェーピング部、１１７‐１ ノイズシェーピング部、１１７‐２ ノイズシェーピング部、１１７‐３ ノイズシェーピング部、１２０ 演算ブロック、２２０ 遅延ブロック、２２２ 遅延ブロック、２２４ 遅延ブロック、２２６ 遅延ブロック、２３２ 係数入力ブロック、２３４ 係数入力ブロック、２３６ 係数入力ブロック、２３８ 係数入力ブロック、２４２ ＡＮＤ論理回路、２４４ ＡＮＤ論理回路、２４６ ＡＮＤ論理回路、２４８ ＡＮＤ論理回路、２５４ 加減算部、２５６ 加減算部、２５８ 加減算部、３１０ 乗算器、３１２ 乗算器、３２０ 加算ブロック   DESCRIPTION OF SYMBOLS 10 Digital signal processing apparatus, 11 A / D converter, 12 Subtractor, 13 Quantizer, 14 Delay block, 15 Multiplier, 16 Subtractor, 17 Noise shaping part, 20 Delay block, 22 Delay block, 24 Delay block , 26 delay block, 30 multiplier, 32 multiplier, 34 multiplier, 36 multiplier, 40 adder / subtractor, 42 adder / subtractor, 44 adder / subtractor, 100 digital signal processor, 111 A / D converter, 112 subtractor, 113 Quantizer, 114 Delay Block, 115 Multiplier, 116 Subtractor, 117 Noise Shaping Unit, 117-1 Noise Shaping Unit, 117-2 Noise Shaping Unit, 117-3 Noise Shaping Unit, 120 Operation Block, 220 Delay Block 222 delay block, 224 delay Block, 226 delay block, 232 coefficient input block, 234 coefficient input block, 236 coefficient input block, 238 coefficient input block, 242 AND logic circuit, 244 AND logic circuit, 246 AND logic circuit, 248 AND logic circuit, 254 addition / subtraction unit, 256 addition / subtraction unit, 258 addition / subtraction unit, 310 multiplier, 312 multiplier, 320 addition block

Claims (4)

デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、
前記ノイズシェーピング部から出力されるノイズシェーピング信号と前記デジタル信号とを加減算する加減算部と、
前記加減算された信号を量子化する量子化器と
を備え、
前記ノイズシェーピング部は、量子化誤差成分のビット数より少ないビット数毎にノイズシェーピングするデジタル信号処理装置。 A noise shaping unit for noise shaping a quantization error component due to quantization of a digital signal;
An addition / subtraction unit for adding / subtracting the noise shaping signal output from the noise shaping unit and the digital signal;
A quantizer for quantizing the added and subtracted signals,
The noise shaping unit is a digital signal processing device that performs noise shaping for each number of bits smaller than the number of bits of a quantization error component. 前記量子化器にＮビットのデジタル信号が入力され、かつ、前記量子化器からＭビットのデジタル信号が出力される場合において、
前記ノイズシェーピング部は、前記デジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングし、ＮおよびＭは自然数である
請求項１に記載のデジタル信号処理装置。 When an N-bit digital signal is input to the quantizer and an M-bit digital signal is output from the quantizer,
The digital signal processing apparatus according to claim 1, wherein the noise shaping unit performs noise shaping on lower NM bits (M <N) of the digital signal, and N and M are natural numbers. 前記ノイズシェーピング部は、
前記量子化誤差成分を含む信号が入力される第１遅延素子と、
前記第１遅延素子から出力された信号が入力される乗算器およびＡＮＤ論理回路のいずれか一つと、
前記ノイズシェーピング部において信号を加減算する加減算部と
を有する
請求項１または請求項２に記載のデジタル信号処理装置。 The noise shaping unit is
A first delay element to which a signal including the quantization error component is input;
Any one of a multiplier and an AND logic circuit to which a signal output from the first delay element is input;
The digital signal processing apparatus according to claim 1, further comprising: an addition / subtraction unit that adds / subtracts a signal in the noise shaping unit. 前記ノイズシェーピング部は、量子化誤差成分を１ビット毎にノイズシェーピングする
請求項１に記載のデジタル信号処理装置。 The digital signal processing apparatus according to claim 1, wherein the noise shaping unit performs noise shaping on the quantization error component for each bit.
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