JP2014220299A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To maintain characteristics of a graphene used for a channel layer of a transistor in a semiconductor device and a manufacturing method of the same.SOLUTION: A semiconductor device manufacturing method comprises: a process of terminating a surface of a substrate 17 by a hydroxyl group; a process of terminating a first end 10a of a channel layer 10 created with a graphene by a hydroxyl group or a carboxyl group; a process of combining the first end and the surface of the substrate by dehydration condensation of the first end and the surface of the substrate after terminating the first end by the hydroxyl group or the carboxyl group.

Description

本発明は、半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

トランジスタのチャネルの材料としてはシリコンが用いられることが多いが、シリコンに代わる材料としてグラフェンが注目されている。グラフェンは、炭素原子がsp2結合により六角形格子に並んだ原子層であり、層中における電子の散乱を抑制した場合には室温でも２０００００cm2V-1s-1を超える非常に大きな電子移動度を達成することが可能である。 Silicon is often used as a material for a channel of a transistor, but graphene has attracted attention as a material replacing silicon. Graphene is an atomic layer in which carbon atoms are arranged in a hexagonal lattice by sp 2 bonds, and when electron scattering in the layer is suppressed, extremely large electron transfer exceeding 200,000 cm 2 V −1 s −1 even at room temperature. Degree can be achieved.

グラフェン自体はバンドギャップがない半金属物質であるが、幅が数nm程度の矩形状に整形されたグラフェンは半導体となることが知られている。このような矩形状のグラフェンはグラフェンナノリボンとも呼ばれる。そのグラフェンナノリボンをトランジスタのチャネル層に使用すると、前述の大きな電子移動度によってトランジスタの高速化を実現できると期待されている。   Graphene itself is a metalloid material having no band gap, but it is known that graphene shaped into a rectangular shape with a width of about several nanometers becomes a semiconductor. Such rectangular graphene is also called a graphene nanoribbon. When the graphene nanoribbon is used for a channel layer of a transistor, it is expected that the transistor can be increased in speed by the large electron mobility described above.

但し、トランジスタのチャネル層に用いられるグラフェンナノリボンには、その特性を維持するという点において改善の余地がある。   However, the graphene nanoribbon used for the channel layer of the transistor has room for improvement in terms of maintaining its characteristics.

特開２０１２−３６０４０号公報JP 2012-36040 A

Philipp Wagner et al., "Ripple edge engineering of graphene nanoribbons", Physical Review B84, 134110 (2011)Philipp Wagner et al., "Ripple edge engineering of graphene nanoribbons", Physical Review B84, 134110 (2011) Nils Rosenkranz et al., "Ab initio calculation of edge-functionalized armchair graphene nanoribbons : Structural, electronic, and vibrational effects", Physical Review B84, 195438 (2011)Nils Rosenkranz et al., "Ab initio calculation of edge-functionalized armchair graphene nanoribbons: Structural, electronic, and vibrational effects", Physical Review B84, 195438 (2011) Melinda. Y. Han et al., “Energy Band-Gap Engineering of Graphene Nanoribbons”, Physical Review letter 98, 206805 (2007)Melinda. Y. Han et al., “Energy Band-Gap Engineering of Graphene Nanoribbons”, Physical Review letter 98, 206805 (2007) Dmitry V. Kosynkin et al., "Longitudinal unzipping of carbon nanotubes to form graphene nanoribbons", Nature 458, 872 (2009)Dmitry V. Kosynkin et al., "Longitudinal unzipping of carbon nanotubes to form graphene nanoribbons", Nature 458, 872 (2009) K. Nagashio et al., "Electrical transport properties of graphene on SiO2 with specific surface structure"K. Nagashio et al., "Electrical transport properties of graphene on SiO2 with specific surface structure"

半導体装置とその製造方法において、チャネル層に用いられるグラフェンの特性を維持することを目的とする。   In a semiconductor device and a manufacturing method thereof, an object is to maintain characteristics of graphene used for a channel layer.

以下の開示の一観点によれば、基板と、エーテル結合又はエステル結合によって前記基板に結合した第１の端部を備え、グラフェンを材料とするチャネル層とを有する半導体装置が提供される。   According to one aspect of the following disclosure, a semiconductor device including a substrate and a channel layer including a first end portion bonded to the substrate by an ether bond or an ester bond and made of graphene is provided.

また、その開示の他の観点によれば、基板の表面をヒドロキシル基で終端する工程と、グラフェンを材料とするチャネル層の第１の端部をヒドロキシル基又はカルボキシル基で終端する工程と、前記ヒドロキシル基又は前記カルボキシル基で前記第１の端部を終端した後、該第１の端部と前記基板の前記表面とを脱水縮合させることにより、該第１の端部と該表面とを結合させる工程とを有する半導体装置の製造方法が提供される。   According to another aspect of the disclosure, the step of terminating the surface of the substrate with a hydroxyl group, the step of terminating the first end of the channel layer made of graphene with a hydroxyl group or a carboxyl group, After the first end is terminated with a hydroxyl group or the carboxyl group, the first end is bonded to the surface by dehydration condensation between the first end and the surface of the substrate. A method of manufacturing a semiconductor device.

以下の開示によれば、エーテル結合やエステル結合によって基板にチャネル層を結合させる。これらの結合は、ファンデルワールス力のような分子間力と比較して結合力が高いため、基板からチャネル層が剥がれるのを防止して、基板の上でチャネル層の高い移動度を維持することが可能となる。   According to the following disclosure, the channel layer is bonded to the substrate by an ether bond or an ester bond. These bonds have higher bonding forces compared to intermolecular forces such as van der Waals forces, thus preventing the channel layer from peeling off the substrate and maintaining high mobility of the channel layer on the substrate. It becomes possible.

図１は、グラフェンナノリボンの斜視図である。FIG. 1 is a perspective view of a graphene nanoribbon. 図２（ａ）は絶縁層の上にグラフェンナノリボンを設けた場合の断面図であり、図２（ｂ）はグラフェンナノリボンに生じ得る問題について示す断面図である。FIG. 2A is a cross-sectional view when a graphene nanoribbon is provided on an insulating layer, and FIG. 2B is a cross-sectional view illustrating a problem that may occur in the graphene nanoribbon. 図３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の斜視図である。3A and 3B are perspective views in the middle of manufacturing the semiconductor device according to the first embodiment. 図４（ａ）は、端部がヒドロキシル基で終端されたチャネル層を上から見た場合の構造モデル図であり、図４（ｂ）はそのチャネル層の側面図である。FIG. 4A is a structural model diagram when a channel layer whose end is terminated with a hydroxyl group is viewed from above, and FIG. 4B is a side view of the channel layer. 図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。5A and 5B are enlarged cross-sectional views (part 1) in the middle of manufacturing the semiconductor device according to the first embodiment. 図６は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。FIG. 6 is an enlarged cross-sectional view (part 2) of the semiconductor device according to the first embodiment during manufacture. 図７は、第１実施形態に係る半導体装置の製造途中におけるチャネル層の全体の断面図である。FIG. 7 is an overall cross-sectional view of the channel layer in the process of manufacturing the semiconductor device according to the first embodiment. 図８は、第１実施形態に係る半導体装置の製造途中の断面図である。FIG. 8 is a cross-sectional view of the semiconductor device according to the first embodiment during manufacture. 図９は、第１実施形態に係る半導体装置の製造途中の平面図である。FIG. 9 is a plan view in the middle of manufacturing the semiconductor device according to the first embodiment. 図１０は、第１実施形態に係る半導体装置が備えるチャネル層とゲート絶縁層の各々の原子配置を第一原理計算によってシミュレーションして得られた側面図である。FIG. 10 is a side view obtained by simulating the atomic arrangement of each of the channel layer and the gate insulating layer included in the semiconductor device according to the first embodiment by the first principle calculation. 図１１は、第２実施形態に係る半導体装置の製造途中の斜視図である。FIG. 11 is a perspective view of the semiconductor device according to the second embodiment during manufacture. 図１２（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の拡大断面図である。12A and 12B are enlarged cross-sectional views in the middle of manufacturing the semiconductor device according to the second embodiment. 図１３は、第２実施形態に係る半導体装置の製造途中におけるチャネル層の全体の断面図である。FIG. 13 is an overall cross-sectional view of the channel layer in the process of manufacturing the semiconductor device according to the second embodiment. 図１４（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の斜視図である。14A and 14B are perspective views in the middle of manufacturing the semiconductor device according to the third embodiment. 図１５（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図である。FIGS. 15A and 15B are cross-sectional views in the middle of manufacturing the semiconductor device according to the third embodiment.

本実施形態の説明に先立ち、本願発明者の検討結果について説明する。   Prior to the description of the present embodiment, the results of examination by the inventors will be described.

グラフェンナノリボンは電子移動度が高いため半導体装置の高速化に有用であると考えられる。   Graphene nanoribbons are considered to be useful for increasing the speed of semiconductor devices because of their high electron mobility.

図１は、グラフェンナノリボンの斜視図である。   FIG. 1 is a perspective view of a graphene nanoribbon.

このグラフェンナノリボン１は、炭素原子がsp2結合により六角形格子に並んだ原子層であって、矩形状の平面形状を有する。グラフェンナノリボン１の高い移動度は、このような炭素原子のsp2結合のネットワークに由来すると考えられている。 This graphene nanoribbon 1 is an atomic layer in which carbon atoms are arranged in a hexagonal lattice by sp 2 bonds, and has a rectangular planar shape. The high mobility of the graphene nanoribbon 1 is thought to originate from such a network of sp 2 bonds of carbon atoms.

半導体装置にグラフェンナノリボン１を用いる場合には、グラフェンナノリボン１を流れるキャリアがリークするのを防止するために、絶縁層の上にグラフェンナノリボン１を設けるのが好ましい。   When the graphene nanoribbon 1 is used in a semiconductor device, it is preferable to provide the graphene nanoribbon 1 on the insulating layer in order to prevent carriers flowing through the graphene nanoribbon 1 from leaking.

図２（ａ）は、このように絶縁層の上にグラフェンナノリボン１を設けた場合の断面図である。   FIG. 2A is a cross-sectional view when the graphene nanoribbon 1 is provided on the insulating layer as described above.

図２（ａ）の例では、シリコン基材２の上に絶縁層３として酸化シリコン層を形成してなる基板４を用意し、その基板４の上にグラフェンナノリボン１を設ける。なお、グラフェンナノリボン１を製造する際にはエチレン等の炭化水素を利用するため、グラフェンナノリボン１の端部１ａは水素で終端されていることが多い。   In the example of FIG. 2A, a substrate 4 formed by forming a silicon oxide layer as the insulating layer 3 on the silicon base 2 is prepared, and the graphene nanoribbon 1 is provided on the substrate 4. In addition, when manufacturing graphene nanoribbon 1, since hydrocarbons, such as ethylene, are utilized, end part 1a of graphene nanoribbon 1 is often terminated with hydrogen.

この例においては、グラフェンナノリボン１は、絶縁層３の酸素との間の弱いファンデルワールス力によってのみ基板４と結合しており、基板４から簡単に剥がれてしまうおそれがある。   In this example, the graphene nanoribbon 1 is bonded to the substrate 4 only by a weak van der Waals force between the insulating layer 3 and oxygen, and may be easily peeled off from the substrate 4.

図２（ｂ）は、グラフェンナノリボン１に生じ得る別の問題について示す断面図である。   FIG. 2B is a cross-sectional view illustrating another problem that may occur in the graphene nanoribbon 1.

絶縁層３としては酸化シリコン層のような酸化物層を形成することがあり、その酸化物層に由来した酸素の未結合手が絶縁層３の表面に存在していることがある。   An oxide layer such as a silicon oxide layer may be formed as the insulating layer 3, and oxygen dangling bonds derived from the oxide layer may exist on the surface of the insulating layer 3.

この場合は、酸素の未結合手がグラフェンナノリボン１と強く結合し、酸素と結合した部分のグラフェンナノリボン１に炭素のsp3結合が形成される。 In this case, oxygen dangling bonds are strongly bonded to the graphene nanoribbon 1, and a carbon sp 3 bond is formed in the graphene nanoribbon 1 in a portion bonded to oxygen.

炭素のsp3結合は、グラフェンナノリボン１と基板４との結合強度を高めるものの、グラフェンナノリボン１の移動度を低下させてしまい、グラフェンナノリボン１を備えた半導体装置の高速化を妨げてしまう。 The sp 3 bond of carbon increases the bond strength between the graphene nanoribbon 1 and the substrate 4, but decreases the mobility of the graphene nanoribbon 1 and hinders the speeding up of the semiconductor device including the graphene nanoribbon 1.

これらの問題に鑑み、本願発明者は以下の各実施形態に想到した。   In view of these problems, the present inventor has conceived the following embodiments.

（第１実施形態）
本実施形態では、以下のようにしてグラフェンナノリボンを備えた半導体装置を製造する。 (First embodiment)
In the present embodiment, a semiconductor device including a graphene nanoribbon is manufactured as follows.

図３（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の斜視図である。   3A and 3B are perspective views in the course of manufacturing the semiconductor device according to the present embodiment.

最初に、図３（ａ）の構造を得るまでの工程について説明する。   First, steps required until a structure shown in FIG.

まず、グラファイトを劈開することにより炭素原子一層分のグラフェンシートを形成する。なお、グラファイトの劈開に代えて、CVD法によりグラフェンシートを形成してもよいし、レーザでカーボンナノチューブを引き裂いてグラフェンシートを形成してもよい。   First, a graphene sheet for one carbon atom is formed by cleaving graphite. Instead of cleaving graphite, a graphene sheet may be formed by a CVD method, or a graphene sheet may be formed by tearing carbon nanotubes with a laser.

そして、そのグラフェンシートをパターニングにより整形し、チャネル層１０としてグラフェンナノリボンを形成する。チャネル層１０は、平面視で矩形状であって、互いに離間した第１の端部１０ａと第２の端部１０ｂとを有する。   Then, the graphene sheet is shaped by patterning to form a graphene nanoribbon as the channel layer 10. The channel layer 10 has a rectangular shape in a plan view, and has a first end portion 10a and a second end portion 10b that are separated from each other.

また、チャネル層１０の短手方向の幅Wが広いとチャネル層１０は半導体にならずに半金属となってしまうので、幅Wを１nm〜１０nm程度に狭くすることによりチャネル層１０が半導体としての性質を示すようにするのが好ましい。   Further, if the width W in the short direction of the channel layer 10 is wide, the channel layer 10 does not become a semiconductor but becomes a semimetal, and therefore the channel layer 10 becomes a semiconductor by reducing the width W to about 1 nm to 10 nm. It is preferable to exhibit the properties of

チャネル層１０のバンドギャップEgの大きさは幅Wに反比例することが知られており、幅Wが１nｍの場合にはバンドギャップEgは１．５eV〜３eVとなり、幅Wが１０nｍの場合にはバンドギャップEgは０．１eVとなる。なお、幅Wの下限を１nmとしたのは、これよりも幅Wが狭いとバンドギャップEgが大きくなりすぎてチャネル層１０がほぼ絶縁体となってしまうからである。また、幅Wの上限を１０nmとしたのは、これよりも幅Wが広いとバンドギャップEgが小さくなりすぎてオンオフ比が不十分となるからである。 The size of the band gap E g of the channel layer 10 is known to be inversely proportional to the width W. When the width W is 1 nm, the band gap E g is 1.5 eV to 3 eV, and the width W is 10 nm. The band gap E g is 0.1 eV. The lower limit of the width W is set to 1 nm because if the width W is narrower than this, the band gap E g becomes too large and the channel layer 10 becomes almost an insulator. The upper limit of the width W is set to 10 nm because if the width W is wider than this, the band gap E g becomes too small and the on / off ratio becomes insufficient.

更に、チャネル層１０を形成した後に減圧雰囲気中においてチャネル層１０に対してアニールを行うことにより、第１の端部１０ａや第２の端部１０ｂの欠陥を修復したり、チャネル層１０に含まれる不純物を除去したりしてもよい。なお、減圧雰囲気に代えて、還元性ガスや反応性ガスの雰囲気においてこのアニールを行ってもよい。   Furthermore, after the channel layer 10 is formed, the channel layer 10 is annealed in a reduced-pressure atmosphere to repair defects in the first end portion 10a and the second end portion 10b, or to be included in the channel layer 10 Impurities may be removed. Note that this annealing may be performed in a reducing gas or reactive gas atmosphere instead of the reduced pressure atmosphere.

次に、図３（ｂ）に示すように、ヒドロキシル基（OH基）を含む原料ガス１４をチャネル層１０に供給しながら、光源１２で生成された紫外線Lをチャネル層１０の各端部１０ａ、１０ｂに照射する。   Next, as shown in FIG. 3 (b), the source gas 14 containing a hydroxyl group (OH group) is supplied to the channel layer 10, and the ultraviolet rays L generated by the light source 12 are emitted from each end 10 a of the channel layer 10. 10b.

ヒドロキシル基を含む原料ガス１４は特に限定されないが、この例では飽和炭化水素ガス又は芳香族炭化水素ガスのいずれかを原料ガス１４として使用する。そのような原料ガス１４としては、例えば、気化したメタノールやフェノールがある。なお、原料ガス１４に代えて水蒸気を用いてもよい。   The source gas 14 containing a hydroxyl group is not particularly limited. In this example, either saturated hydrocarbon gas or aromatic hydrocarbon gas is used as the source gas 14. Examples of such source gas 14 include vaporized methanol and phenol. Note that water vapor may be used in place of the raw material gas 14.

また、紫外線照射の条件も特に限定されない。本実施形態では、波長が２５４nmの紫外線Lを発生する水銀ランプを光源１２として用いると共に、その光源１２とチャネル層１０との間隔を０．１mm〜１０００mm程度とする。   Moreover, the conditions of ultraviolet irradiation are not particularly limited. In the present embodiment, a mercury lamp that generates ultraviolet light L having a wavelength of 254 nm is used as the light source 12, and the distance between the light source 12 and the channel layer 10 is set to about 0.1 mm to 1000 mm.

これにより、紫外線Lによって第１の端部１０ａと第２の端部１０ｂの各々がラジカル化し、これらの端部１０ａ、１０ｂが原料ガス１４のヒドロキシル基で終端されることになる。   Thereby, each of the first end portion 10 a and the second end portion 10 b is radicalized by the ultraviolet light L, and these end portions 10 a and 10 b are terminated by the hydroxyl group of the source gas 14.

図４（ａ）は、本工程を終了後のチャネル層１０を上から見た場合の構造モデル図である。   FIG. 4A is a structural model diagram when the channel layer 10 after this process is viewed from above.

図４（ａ）に示すように、本工程の終了時点においてはチャネル層１０の第１の端部１０ａと第２の端部１０ｂはヒドロキシル基１１で終端された状態となる。   As shown in FIG. 4A, the first end portion 10a and the second end portion 10b of the channel layer 10 are terminated with the hydroxyl group 11 at the end of this step.

また、各端部１０ａ、１０ｂを終端する複数のヒドロキシル基１１は、チャネル層１０と同一面内にはなく、チャネル層１０の上方uや下方dに変位する。   In addition, the plurality of hydroxyl groups 11 that terminate the end portions 10 a and 10 b are not in the same plane as the channel layer 10, and are displaced upward u and downward d of the channel layer 10.

一方、図４（ｂ）は、図４（ａ）の矢印A側から見た場合のチャネル層１０の側面図である。   On the other hand, FIG. 4B is a side view of the channel layer 10 when viewed from the arrow A side in FIG.

図４（ｂ）に示すように、下方dに変位したヒドロキシル基１１によってチャネル層１０の中央部Cは水平面Pから離間する。   As shown in FIG. 4B, the central portion C of the channel layer 10 is separated from the horizontal plane P by the hydroxyl group 11 displaced downward d.

これ以降の工程について、図５〜図６を参照しながら説明する。   Subsequent steps will be described with reference to FIGS.

図５〜図６は、本実施形態に係る半導体装置の製造途中の拡大断面図である。   5 to 6 are enlarged cross-sectional views of the semiconductor device according to the present embodiment during manufacture.

最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。   First, steps required until a sectional structure shown in FIG.

まず、p型シリコン基材１５の上にゲート絶縁層１６として膜厚が１００nm程度の酸化シリコン層が形成された基板１７を用意する。ゲート絶縁層１６は酸化シリコン層に限定されず、アルミナ層等の任意の絶縁性酸化物層をゲート絶縁層１６として形成し得る。   First, a substrate 17 is prepared in which a silicon oxide layer having a thickness of about 100 nm is formed as a gate insulating layer 16 on a p-type silicon base material 15. The gate insulating layer 16 is not limited to a silicon oxide layer, and any insulating oxide layer such as an alumina layer may be formed as the gate insulating layer 16.

そして、アセトンとイソプロピルアルコールとの混合溶液に基板１７を浸し、その混合溶液中において基板１７に対して超音波洗浄を行う。更に、脱イオン加水で基板１７をリンスし、N2ブローにより基板１７の表面を乾燥させる。 Then, the substrate 17 is immersed in a mixed solution of acetone and isopropyl alcohol, and the substrate 17 is subjected to ultrasonic cleaning in the mixed solution. Further, the substrate 17 is rinsed by deionized water, and the surface of the substrate 17 is dried by N 2 blow.

その後に、フッ酸水溶液に基板１７を浸すことによりゲート絶縁層１６の表面をフッ酸水溶液に曝し、当該表面をヒドロキシル基１８で終端する。   Thereafter, the surface of the gate insulating layer 16 is exposed to the hydrofluoric acid aqueous solution by immersing the substrate 17 in the hydrofluoric acid aqueous solution, and the surface is terminated with a hydroxyl group 18.

なお、この状態ではヒドロキシル基１８の他に炭化水素等の不純物がゲート絶縁層１６の表面に存在する。そこで、ゲート絶縁層１６の表面を酸素プラズマに曝すことにより、ゲート絶縁層１６の上の炭化水素等の不純物を除去する。   In this state, in addition to the hydroxyl group 18, impurities such as hydrocarbons are present on the surface of the gate insulating layer 16. Therefore, by exposing the surface of the gate insulating layer 16 to oxygen plasma, impurities such as hydrocarbons on the gate insulating layer 16 are removed.

その酸素プラズマは、酸素ガスとアルゴンガスとを１：９の混合比で混合し、これらのガスを５０cm3/minの流量で不図示のチャンバ内に供給して、チャンバに６０Wの高周波電力を印加することで生成し得る。また、プラズマ処理の処理時間は、例えば１０秒間である。 The oxygen plasma is a mixture of oxygen gas and argon gas at a mixing ratio of 1: 9, and these gases are supplied at a flow rate of 50 cm 3 / min into a chamber (not shown), so that high-frequency power of 60 W is supplied to the chamber. It can be generated by applying. Further, the processing time of the plasma processing is, for example, 10 seconds.

次に、図５（ｂ）に示すように、図３（ｂ）の工程で端部１０ａ、１０ｂがヒドロキシル基１１で終端されたチャネル層１０をゲート絶縁層１６の上に転写する。転写の仕方は特に限定されない。例えば、接着テープの接着面にチャネル層１０を接着した状態で、そのチャネル層１０をゲート絶縁層１６に押し当てることにより、ゲート絶縁層１６にチャネル層１０を転写し得る。   Next, as shown in FIG. 5B, the channel layer 10 having the end portions 10 a and 10 b terminated with the hydroxyl group 11 is transferred onto the gate insulating layer 16 in the step of FIG. The method of transfer is not particularly limited. For example, the channel layer 10 can be transferred to the gate insulating layer 16 by pressing the channel layer 10 against the gate insulating layer 16 in a state where the channel layer 10 is bonded to the adhesive surface of the adhesive tape.

その後、図６に示すように、基板温度を約２００℃とする条件でチャネル層１０に対してアニールを行う。これにより、ゲート絶縁層１６の表面と第１の端部１０ａの各々のヒドロキシル基１１、１８が脱水縮合し、エーテル結合２１により第１の端部１０ａが基板１７に結合する。   Thereafter, as shown in FIG. 6, the channel layer 10 is annealed under the condition that the substrate temperature is about 200.degree. As a result, the hydroxyl groups 11 and 18 of the surface of the gate insulating layer 16 and the first end 10 a are dehydrated and condensed, and the first end 10 a is bonded to the substrate 17 by the ether bond 21.

なお、この脱水縮合反応は可逆反応であるため、アニール雰囲気中に多量の水分が存在すると反応が逆方向に進みエーテル結合２１を形成するのが難しくなる。そのため、乾燥窒素雰囲気や減圧雰囲気のように大気中よりも水分が低減された雰囲気でこのアニールを行うことにより、エーテル結合２１の形成を促進するのが好ましい。   Since this dehydration condensation reaction is a reversible reaction, if a large amount of moisture is present in the annealing atmosphere, the reaction proceeds in the reverse direction, making it difficult to form the ether bond 21. Therefore, it is preferable to promote the formation of the ether bond 21 by performing this annealing in an atmosphere in which moisture is reduced as compared to the air, such as a dry nitrogen atmosphere or a reduced pressure atmosphere.

図７は、本工程を終了後のチャネル層１０の全体の断面図である。   FIG. 7 is a cross-sectional view of the entire channel layer 10 after the completion of this step.

図７に示すように、本実施形態では、チャネル層１０の第１の端部１０ａだけでなく、チャネル層１０の第２の端部１０ｂもエーテル結合２１を介してゲート絶縁層１６に結合する。   As shown in FIG. 7, in this embodiment, not only the first end portion 10 a of the channel layer 10 but also the second end portion 10 b of the channel layer 10 is coupled to the gate insulating layer 16 through the ether bond 21. .

次に、図８に示す構造を得るまでの工程について説明する。図８は、本実施形態に係る半導体装置の製造途中の断面図である。   Next, steps required until a structure shown in FIG. FIG. 8 is a cross-sectional view of the semiconductor device according to the present embodiment during manufacture.

まず、不図示のメタルマスクを通してチャネル層１０の上に蒸着法でソース電極２５とドレイン電極２６を互いに間隔をおいて形成する。これらの電極の材料は特に限定されない。例えば、ニッケル、パラジウム、白金、及び金のいずれかをソース電極２５やドレイン電極２６の材料として使用し得る。   First, the source electrode 25 and the drain electrode 26 are formed on the channel layer 10 through a metal mask (not shown) at a distance from each other by vapor deposition. The material of these electrodes is not particularly limited. For example, any of nickel, palladium, platinum, and gold can be used as the material for the source electrode 25 and the drain electrode 26.

図９は、本工程を終了した後の平面図である。なお、上記した図８は、図９のI−I線に沿う断面図に相当する。   FIG. 9 is a plan view after this process is completed. Note that FIG. 8 described above corresponds to a cross-sectional view taken along the line II of FIG.

図９に示すように、本実施形態では矩形状のチャネル層１０の四辺のうち、二つの短辺１０ｃ、１０ｄの各々に重なるようにソース電極２５とドレイン電極２６を形成する。これにより、前述のチャネル層１０の端部１０ａ、１０ｂは、それぞれソース電極２５からドレイン電極２６に向かう方向Dに延び、これらの電極２５、２６の間においてゲート絶縁層１６と結合することになる。   As shown in FIG. 9, in this embodiment, the source electrode 25 and the drain electrode 26 are formed so as to overlap each of the two short sides 10c and 10d among the four sides of the rectangular channel layer 10. Thereby, the end portions 10a and 10b of the channel layer 10 described above extend in the direction D from the source electrode 25 to the drain electrode 26, and are coupled to the gate insulating layer 16 between the electrodes 25 and 26. .

以上により、本実施形態に係る半導体装置３０の基本構造が完成する。   As described above, the basic structure of the semiconductor device 30 according to this embodiment is completed.

この半導体装置３０は、p型シリコン基材１５がゲート電極として機能するトランジスタであって、そのp型シリコン基材１５の電位を制御することによりチャネル層１０をオン状態にしたりオフ状態にしたりすることができる。そのチャネル層１０の材料は、キャリアの移動度がシリコンよりも高いグラフェンであるため、シリコンをチャネルとするトランジスタよりも高速動作が可能である。   The semiconductor device 30 is a transistor in which the p-type silicon substrate 15 functions as a gate electrode, and the channel layer 10 is turned on or off by controlling the potential of the p-type silicon substrate 15. be able to. Since the material of the channel layer 10 is graphene having higher carrier mobility than silicon, the channel layer 10 can operate at higher speed than a transistor using silicon as a channel.

本実施形態によれば、ファンデルワールス力のみによって基板にグラフェンナノリボンを結合させる図２（ａ）の例と異なり、エーテル結合２１（図７参照）によって基板１７にチャネル層１０が強く結合する。これにより、基板１７からチャネル層１０が剥離するのを抑制することが可能となり、基板１７の上でチャネル層１０の高い移動度を維持することができる。   According to this embodiment, unlike the example of FIG. 2A in which the graphene nanoribbon is bonded to the substrate only by van der Waals force, the channel layer 10 is strongly bonded to the substrate 17 by the ether bond 21 (see FIG. 7). Thereby, it is possible to suppress the separation of the channel layer 10 from the substrate 17, and the high mobility of the channel layer 10 can be maintained on the substrate 17.

次に、本願発明者が行ったシミュレーションについて説明する。   Next, a simulation performed by the inventor will be described.

図１０は、上記のチャネル層１０とゲート絶縁層１６の各々の原子配置を第一原理計算によってシミュレーションして得られた側面図である。なお、そのシミュレーションにおいては、チャネル層１０とゲート絶縁層１６とを合わせた系全体のエネルギが最小になるような原子配置を計算した。   FIG. 10 is a side view obtained by simulating the atomic arrangement of each of the channel layer 10 and the gate insulating layer 16 by the first principle calculation. In the simulation, the atomic arrangement was calculated so that the energy of the entire system including the channel layer 10 and the gate insulating layer 16 was minimized.

また、このシミュレーションにおいては、計算を容易に行うために、チャネル層１０の第１の端部１０ａのみがゲート絶縁層１６と結合し、第２の端部１０ｂはゲート絶縁層１６と結合していない条件下で計算を行った。   In this simulation, only the first end portion 10 a of the channel layer 10 is coupled to the gate insulating layer 16 and the second end portion 10 b is coupled to the gate insulating layer 16 for easy calculation. Calculations were performed under no conditions.

図４（ａ）、（ｂ）に示したようにヒドロキシル基１１で終端されたチャネル層１０の各端部１０ａ、１０ｂは上下に変位するが、その構造は図９のようにゲート絶縁層１６にチャネル層１０が結合した状態でも安定的に維持される。   As shown in FIGS. 4A and 4B, the end portions 10a and 10b of the channel layer 10 terminated with the hydroxyl group 11 are displaced up and down, but the structure is the gate insulating layer 16 as shown in FIG. Even when the channel layer 10 is coupled to the channel layer 10, it is stably maintained.

これにより、チャネル層１０の中央部Cにおいては、当該チャネル層１０とゲート絶縁層１６との間隔Zが十分に大きくなり、中央部Cにおける炭素原子がゲート絶縁層１６の表面の酸素の未結合手と結合するのを抑制できる。その結果、酸素との結合が原因でチャネル層１０の炭素にsp3結合が形成されるのを防止できるようになり、そのsp3結合によってチャネル層１０の移動度が低下するのを抑制することが可能となる。 As a result, in the central portion C of the channel layer 10, the distance Z between the channel layer 10 and the gate insulating layer 16 is sufficiently large, and the carbon atoms in the central portion C are not bonded to oxygen on the surface of the gate insulating layer 16. Combines with the hand can be suppressed. As a result, it becomes possible to prevent sp 3 bonds from being formed in the carbon of the channel layer 10 due to the bond with oxygen, and to suppress the mobility of the channel layer 10 from being lowered by the sp 3 bonds. Is possible.

（第２実施形態）
第１実施形態ではエーテル結合により基板にチャネル層を結合させたが、本実施形態ではエステル結合により基板にチャネル層を結合させる。 (Second Embodiment)
In the first embodiment, the channel layer is bonded to the substrate by an ether bond, but in this embodiment, the channel layer is bonded to the substrate by an ester bond.

図１１は、本実施形態に係る半導体装置の製造途中の斜視図である。なお、図１０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。   FIG. 11 is a perspective view in the middle of manufacturing the semiconductor device according to the present embodiment. In FIG. 10, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.

本実施形態に係る半導体装置を製造するには、まず、第１実施形態の図３（ａ）の工程に従って矩形状のチャネル層１０を作製する。   In order to manufacture the semiconductor device according to the present embodiment, first, the rectangular channel layer 10 is manufactured according to the process of FIG. 3A of the first embodiment.

そして、図１１に示すように、カルボキシル基（COOH基）を含む原料ガス２４をチャネル層１０に供給しながら、光源１２で生成された紫外線Lをチャネル層１０の各端部１０ａ、１０ｂに照射する。   Then, as shown in FIG. 11, while supplying the source gas 24 containing a carboxyl group (COOH group) to the channel layer 10, the ultraviolet rays L generated by the light source 12 are irradiated to the end portions 10 a and 10 b of the channel layer 10. To do.

カルボキシル基を含む原料ガス２４としては飽和炭化水素ガスや芳香族炭化水素ガスがあり、本例では気化した酢酸を原料ガス２４として使用する。   Examples of the source gas 24 containing a carboxyl group include saturated hydrocarbon gas and aromatic hydrocarbon gas. In this example, vaporized acetic acid is used as the source gas 24.

また、紫外線照射の条件も特に限定されない。本実施形態では、波長が２５４nmの紫外線Lを発生する水銀ランプを光源１２として用いると共に、その光源１２とチャネル層１０との間隔を０．１mm〜１０００mm程度とする。   Moreover, the conditions of ultraviolet irradiation are not particularly limited. In the present embodiment, a mercury lamp that generates ultraviolet light L having a wavelength of 254 nm is used as the light source 12, and the distance between the light source 12 and the channel layer 10 is set to about 0.1 mm to 1000 mm.

これにより、紫外線Lによって第１の端部１０ａと第２の端部１０ｂの各々がラジカル化し、これらの端部１０ａ、１０ｂが原料ガス２４のカルボキシル基で終端されることになる。   Thereby, each of the first end portion 10 a and the second end portion 10 b is radicalized by the ultraviolet light L, and these end portions 10 a and 10 b are terminated by the carboxyl group of the source gas 24.

これ以降の工程について、図１２を参照しながら説明する。   The subsequent steps will be described with reference to FIG.

図１２（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の拡大断面図である。   12A and 12B are enlarged cross-sectional views in the middle of manufacturing the semiconductor device according to this embodiment.

まず、第１実施形態の図５（ａ）の工程を行うことにより、図１２（ａ）に示すように、基板１７のゲート絶縁層１６の表面をヒドロキシル基１８で終端する。   First, by performing the step of FIG. 5A of the first embodiment, the surface of the gate insulating layer 16 of the substrate 17 is terminated with a hydroxyl group 18 as shown in FIG.

そして、図１１の工程で端部１０ａ、１０ｂがカルボキシル基１９で終端されたチャネル層１０をゲート絶縁層１６の上に転写する。本工程は、第１実施形態と同様に、接着テープの接着面にチャネル層１０を接着した状態で、そのチャネル層１０をゲート絶縁層１６に押し当てることにより行い得る。   Then, the channel layer 10 whose end portions 10 a and 10 b are terminated with the carboxyl group 19 is transferred onto the gate insulating layer 16 in the step of FIG. 11. Similar to the first embodiment, this step can be performed by pressing the channel layer 10 against the gate insulating layer 16 in a state where the channel layer 10 is adhered to the adhesive surface of the adhesive tape.

次に、図１２（ｂ）に示すように、基板温度を約２００℃とする条件でチャネル層１０に対してアニールを行う。これにより、ゲート絶縁層１６の表面のヒドロキシル基１８と第１の端部１０ａのカルボキシル基１９とが脱水縮合し、エステル結合２３により第１の端部１０ａが基板１７に結合する。   Next, as shown in FIG. 12B, the channel layer 10 is annealed under the condition that the substrate temperature is about 200.degree. As a result, the hydroxyl group 18 on the surface of the gate insulating layer 16 and the carboxyl group 19 on the first end portion 10 a are dehydrated and condensed, and the first end portion 10 a is bonded to the substrate 17 by the ester bond 23.

なお、第１実施形態で説明したように、乾燥窒素雰囲気や減圧雰囲気のように大気中よりも水分が低減された雰囲気でこのアニールを行うことで脱水縮合反応が逆方向に進行するのを防止し、エステル結合２３の形成を促進するのが好ましい。   As described in the first embodiment, the dehydration condensation reaction is prevented from proceeding in the reverse direction by performing this annealing in an atmosphere where moisture is reduced from the air, such as a dry nitrogen atmosphere or a reduced pressure atmosphere. However, it is preferable to promote the formation of the ester bond 23.

図１３は、本工程を終了後のチャネル層１０の全体の断面図である。   FIG. 13 is a cross-sectional view of the entire channel layer 10 after the completion of this step.

図１３に示すように、本実施形態では、チャネル層１０の第１の端部１０ａだけでなく、チャネル層１０の第２の端部１０ｂもエステル結合２３を介してゲート絶縁層１６に結合する。   As shown in FIG. 13, in this embodiment, not only the first end 10 a of the channel layer 10 but also the second end 10 b of the channel layer 10 is bonded to the gate insulating layer 16 through the ester bond 23. .

この後は、第１実施形態に従って図８に示したような半導体装置３０の基本構造を完成させるが、その詳細については省略する。   After this, the basic structure of the semiconductor device 30 as shown in FIG. 8 is completed according to the first embodiment, but the details are omitted.

以上説明したように、本実施形態においてはエステル結合２３で基板１７にチャネル層１０を強く結合させることができ、ファンデルワールス力のみに頼る図２（ａ）の例よりもチャネル層１０と基板１７との結合強度を高めることができる。   As described above, in the present embodiment, the channel layer 10 can be strongly bonded to the substrate 17 by the ester bond 23, and the channel layer 10 and the substrate than the example of FIG. 2A relying only on van der Waals force. The strength of the bond with 17 can be increased.

（第３実施形態）
第１実施形態や第２実施形態では、図７や図１３に示したように、チャネル層１０の第１の端部１０ａと第２の端部１０ｂの両方を基板１７に結合させた。これに対し、本実施形態では、チャネル層の一つの端部のみを基板に結合させる。 (Third embodiment)
In the first embodiment and the second embodiment, as shown in FIGS. 7 and 13, both the first end portion 10 a and the second end portion 10 b of the channel layer 10 are bonded to the substrate 17. On the other hand, in this embodiment, only one end of the channel layer is coupled to the substrate.

図１４（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の斜視図である。   14A and 14B are perspective views in the middle of manufacturing the semiconductor device according to the present embodiment.

本実施形態に係る半導体装置を製造するには、まず、第１実施形態の図３（ａ）の工程に従って矩形状のチャネル層１０を作製する。   In order to manufacture the semiconductor device according to the present embodiment, first, the rectangular channel layer 10 is manufactured according to the process of FIG. 3A of the first embodiment.

そして、図１４（ａ）に示すように、酸化シリコン膜や窒化シリコン膜等のマスク層２７でチャネル層１０の第２の端部１０ｂを覆う。なお、チャネル層１０の上にマスク層２７を形成するのが容易となるように、不図示のステージの上にチャネル層１０を載置した状態でマスク層２７を形成するのが好ましい。また、そのマスク層２７の成膜方法も特に限定されず、CVD法等の任意の成膜方法でマスク層２７を形成し得る。   Then, as shown in FIG. 14A, the second end portion 10b of the channel layer 10 is covered with a mask layer 27 such as a silicon oxide film or a silicon nitride film. The mask layer 27 is preferably formed in a state where the channel layer 10 is placed on a stage (not shown) so that the mask layer 27 can be easily formed on the channel layer 10. Further, the method for forming the mask layer 27 is not particularly limited, and the mask layer 27 can be formed by any film forming method such as a CVD method.

次に、図１４（ｂ）に示すように、マスク層２７で第２の端部１０ｂがマスクされた状態で、ヒドロキシル基を含む原料ガス１４をチャネル層１０に供給しながら、光源１２で生成された紫外線Lをチャネル層１０の第１の端部１０ａに照射する。その原料ガス１４として、例えば気化したメタノールやフェノールがある。   Next, as shown in FIG. 14 (b), while the second end portion 10 b is masked by the mask layer 27, the source gas 14 containing hydroxyl groups is generated by the light source 12 while being supplied to the channel layer 10. The irradiated ultraviolet light L is irradiated to the first end portion 10 a of the channel layer 10. Examples of the raw material gas 14 include vaporized methanol and phenol.

なお、紫外線の照射条件は第１実施形態と同様なので、ここでは省略する。   Since the ultraviolet irradiation conditions are the same as those in the first embodiment, they are omitted here.

第１実施形態で説明したように、このように紫外線を照射しながら原料ガス１４を供給することにより、チャネル層１０の第１の端部１０ａをヒドロキシル基で終端することができる。   As described in the first embodiment, the first end portion 10a of the channel layer 10 can be terminated with a hydroxyl group by supplying the source gas 14 while irradiating ultraviolet rays in this way.

なお、第２の端部１０ｂは、マスク層２７でマスクされているためヒドロキシル基で終端されることはない。   The second end portion 10b is not terminated with a hydroxyl group because it is masked with the mask layer 27.

その後に、マスク層２７をウエットエッチングして除去する。   Thereafter, the mask layer 27 is removed by wet etching.

これ以降の工程について、図１５（ａ）、（ｂ）を参照しながら説明する。   The subsequent steps will be described with reference to FIGS. 15 (a) and 15 (b).

図１５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図である。   FIGS. 15A and 15B are cross-sectional views in the middle of manufacturing the semiconductor device according to the present embodiment.

まず、第１実施形態の図５（ａ）の工程を行うことにより、図１５（ａ）に示すように、基板１７のゲート絶縁層１６の表面をヒドロキシル基１８で終端する。   First, by performing the process of FIG. 5A of the first embodiment, the surface of the gate insulating layer 16 of the substrate 17 is terminated with a hydroxyl group 18 as shown in FIG.

そして、図１４（ｂ）の工程で第１の端部１０ａがヒドロキシル基１１で終端されたチャネル層１０をゲート絶縁層１６の上に転写する。本工程は、第１実施形態と同様に、接着テープの接着面にチャネル層１０を接着した状態で、そのチャネル層１０をゲート絶縁層１６に押し当てることにより行い得る。   Then, the channel layer 10 having the first end portion 10 a terminated with the hydroxyl group 11 is transferred onto the gate insulating layer 16 in the step of FIG. Similar to the first embodiment, this step can be performed by pressing the channel layer 10 against the gate insulating layer 16 in a state where the channel layer 10 is adhered to the adhesive surface of the adhesive tape.

なお、図１４（ｂ）の工程でマスク層２７で覆われていた第２の端部１０ｂにおいては、チャネル層１０を製造したときに第２の端部１０ｂを終端していた水素が残存した状態となる。   Note that in the second end portion 10b covered with the mask layer 27 in the step of FIG. 14B, the hydrogen that terminated the second end portion 10b remained when the channel layer 10 was manufactured. It becomes a state.

次に、図１５（ｂ）に示すように、チャネル層１０に対してアニールを行うことによりチャネル層１０とゲート絶縁層１６の各々のヒドロキシル基１１、１８を脱水縮合させ、エーテル結合２１により第１の端部１０ａを基板１７に結合させる。   Next, as shown in FIG. 15B, the channel layer 10 is annealed to dehydrate and condense the hydroxyl groups 11 and 18 of the channel layer 10 and the gate insulating layer 16, and the ether bond 21 One end 10 a is bonded to the substrate 17.

そのアニールの温度は特に限定されないが、本実施形態では第１実施形態や第２実施形態と同様に基板温度を約２００℃としてこのアニールを行う。   The annealing temperature is not particularly limited, but in this embodiment, the annealing is performed at a substrate temperature of about 200 ° C. as in the first and second embodiments.

また、第１実施形態で説明したように、乾燥窒素雰囲気や減圧雰囲気のように大気中におけるよりも水分が低減された雰囲気でこのアニールを行うことによりエーテル結合２１の形成を促進してもよい。   Further, as described in the first embodiment, the formation of the ether bond 21 may be promoted by performing this annealing in an atmosphere in which moisture is reduced as compared with that in the air, such as a dry nitrogen atmosphere or a reduced pressure atmosphere. .

なお、チャネル層１０の第２の端部１０ｂは、ヒドロキシル基１１で終端されていないためエーテル結合２１が形成されず、基板１７から浮いた状態となる。   The second end portion 10 b of the channel layer 10 is not terminated with the hydroxyl group 11, so that the ether bond 21 is not formed and the second end portion 10 b floats from the substrate 17.

この後は、第１実施形態に従って図８に示したような半導体装置３０の基本構造を完成させるが、その詳細については省略する。   After this, the basic structure of the semiconductor device 30 as shown in FIG. 8 is completed according to the first embodiment, but the details are omitted.

以上説明したように、本実施形態においては、チャネル層１０の各端部１０ａ、１０ｂのうち第１の端部１０ａのみをエステル結合２３で基板１７に結合させ、第２の端部１０ｂを基板１７から浮いた状態とした。   As described above, in the present embodiment, of the end portions 10a and 10b of the channel layer 10, only the first end portion 10a is bonded to the substrate 17 by the ester bond 23, and the second end portion 10b is connected to the substrate. It was in a state of floating from 17.

これにより、第２の端部１０ｂが基板１７の拘束を受けずに自由に動けるようになるため、第２の端部１０ｂ寄りのチャネル層１０が平坦となり、チャネル層１０内の歪を低減することができる。その結果、歪が原因でチャネル層１０におけるキャリアの移動度が低下するのを抑制することができ、その移動度を高い値に維持することが可能となる。   As a result, the second end portion 10b can move freely without being constrained by the substrate 17, so that the channel layer 10 near the second end portion 10b becomes flat and the strain in the channel layer 10 is reduced. be able to. As a result, it is possible to suppress a decrease in carrier mobility in the channel layer 10 due to distortion, and it is possible to maintain the mobility at a high value.

特に、チャネル層１０の幅W（図３（ａ）参照）が狭い場合や、その幅Wと比較して基板１７側のヒドロキシル基１８の間隔が狭い場合に各端部１０ａ、１０ｂを基板１７に固定すると、チャネル層１０が湾曲して大きな歪が発生する。よって、これらの場合においては、本実施形態のように基板１７から第２の端部１０ｂを浮かせてチャネル層１０を平坦にする実益が特に高い。   In particular, when the width W of the channel layer 10 (see FIG. 3A) is narrow, or when the distance between the hydroxyl groups 18 on the substrate 17 side is narrow compared to the width W, the end portions 10a and 10b are connected to the substrate 17. When the channel layer 10 is fixed, the channel layer 10 is curved and a large strain is generated. Therefore, in these cases, the advantage of flattening the channel layer 10 by floating the second end portion 10b from the substrate 17 as in the present embodiment is particularly high.

なお、上記では図１４（ｂ）の工程においてチャネル層１０の第１の端部１０ａをヒドロキシル基で終端したが、第２実施形態のように第１の端部１０ａをカルボキシル基で終端してもよい。この場合は、第２実施形態で説明したように、第１の端部１０ａがエステル結合によって基板１７と結合することになる。   In the above process, the first end portion 10a of the channel layer 10 is terminated with a hydroxyl group in the step of FIG. 14B. However, as in the second embodiment, the first end portion 10a is terminated with a carboxyl group. Also good. In this case, as described in the second embodiment, the first end portion 10a is bonded to the substrate 17 by an ester bond.

以上説明した各実施形態に関し、更に以下の付記を開示する。   The following additional notes are disclosed for each embodiment described above.

（付記１） 基板と、
エーテル結合又はエステル結合によって前記基板に結合した第１の端部を備え、グラフェンを材料とするチャネル層と、
を有する半導体装置。 (Appendix 1) a substrate,
A first layer bonded to the substrate by an ether bond or an ester bond, and a channel layer made of graphene,
A semiconductor device.

（付記２） 前記チャネル層は、前記基板から浮いた第２の端部を有することを特徴とする付記１に記載の半導体装置。   (Supplementary note 2) The semiconductor device according to supplementary note 1, wherein the channel layer has a second end portion floating from the substrate.

（付記３） 前記第１の端部と前記第２の端部とは、平面視で互いに離間していることを特徴とする付記２に記載の半導体装置。   (Supplementary note 3) The semiconductor device according to supplementary note 2, wherein the first end portion and the second end portion are separated from each other in plan view.

（付記４） 前記チャネル層の中央部が前記基板から離間していることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。   (Supplementary note 4) The semiconductor device according to any one of supplementary notes 1 to 3, wherein a central portion of the channel layer is separated from the substrate.

（付記５） 前記基板はゲート絶縁層を有し、
前記ゲート絶縁層の下方に設けられたゲート電極と、
前記チャネル層の上に設けられたソース電極と、
前記チャネル層の上に、前記ソース電極から間隔をおいて設けられたドレイン電極とを更に有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。 (Appendix 5) The substrate has a gate insulating layer,
A gate electrode provided below the gate insulating layer;
A source electrode provided on the channel layer;
The semiconductor device according to any one of appendix 1 to appendix 3, further comprising a drain electrode provided on the channel layer and spaced from the source electrode.

（付記６） 基板の表面をヒドロキシル基で終端する工程と、
グラフェンを材料とするチャネル層の第１の端部をヒドロキシル基又はカルボキシル基で終端する工程と、
前記ヒドロキシル基又は前記カルボキシル基で前記第１の端部を終端した後、該第１の端部と前記基板の前記表面とを脱水縮合させることにより、該第１の端部と該表面とを結合させる工程と、
を有する半導体装置の製造方法。 (Appendix 6) Terminating the surface of the substrate with a hydroxyl group;
Terminating the first end of the graphene material channel layer with a hydroxyl or carboxyl group;
After terminating the first end with the hydroxyl group or the carboxyl group, the first end and the surface are dehydrated and condensed with the first end and the surface of the substrate. Combining, and
A method for manufacturing a semiconductor device comprising:

（付記７） 前記チャネル層は、前記第１の端部から離間した第２の端部を有し、
前記第１の端部をヒドロキシル基又はカルボキシル基で終端する工程は、前記第２の端部をマスクしながら、前記第１の端部をヒドロキシル基又はカルボキシル基で終端することにより行われることを特徴とする付記６に記載の半導体装置の製造方法。 (Supplementary Note 7) The channel layer has a second end portion spaced from the first end portion,
The step of terminating the first end portion with a hydroxyl group or a carboxyl group is performed by terminating the first end portion with a hydroxyl group or a carboxyl group while masking the second end portion. The method for manufacturing a semiconductor device according to appendix 6, which is characterized in that.

（付記８） 前記基板の前記表面を前記ヒドロキシル基で終端する工程は、前記表面をフッ酸水溶液に曝すことにより行われることを特徴とする付記６又は付記７に記載の半導体装置の製造方法。   (Supplementary note 8) The method for manufacturing a semiconductor device according to supplementary note 6 or supplementary note 7, wherein the step of terminating the surface of the substrate with the hydroxyl group is performed by exposing the surface to a hydrofluoric acid aqueous solution.

（付記９） 前記第１の端部をヒドロキシル基又はカルボキシル基で終端する工程は、前記第１の端部に飽和炭化水素又は芳香族炭化水素を供給しながら、前記第１の端部に紫外線を照射することにより行われることを特徴とする付記６乃至付記８のいずれかに記載の半導体装置の製造方法。   (Supplementary Note 9) In the step of terminating the first end with a hydroxyl group or a carboxyl group, while supplying saturated hydrocarbon or aromatic hydrocarbon to the first end, ultraviolet light is applied to the first end. The method for manufacturing a semiconductor device according to any one of appendix 6 to appendix 8, wherein the method is performed by irradiating the semiconductor device.

（付記１０） 前記基板は、ゲート電極と、該ゲート電極の上に形成されたゲート絶縁層とを備え、
前記基板の前記表面を前記ヒドロキシル基で終端する工程において、前記ゲート絶縁層の表面を前記ヒドロキシル基で終端すると共に、
前記チャネル層の上に、ソース電極とドレイン電極とを互いに間隔をおいて形成する工程とを更に有することを特徴とする付記６乃至付記９のいずれかに記載の半導体装置の製造方法。 (Supplementary Note 10) The substrate includes a gate electrode and a gate insulating layer formed on the gate electrode,
In the step of terminating the surface of the substrate with the hydroxyl group, the surface of the gate insulating layer is terminated with the hydroxyl group;
10. The method for manufacturing a semiconductor device according to any one of appendix 6 to appendix 9, further comprising a step of forming a source electrode and a drain electrode on the channel layer at a distance from each other.

１…グラフェンナノリボン、２…シリコン基材、３…絶縁層、４…基板、１０…チャネル層、１０ａ…第１の端部、１０ｂ…第２の端部、１０ｃ、１０ｄ…短辺、１１…ヒドロキシル基、１２…光源、１４…原料ガス、１５…p型シリコン基材、１６…ゲート絶縁層、１７…基板、１８…ヒドロキシル基、１９…カルボキシル基、２１…エーテル結合、２３…エステル結合、２４…原料ガス、２５…ソース電極、２６…ドレイン電極、２７…マスク層、３０…半導体装置。 DESCRIPTION OF SYMBOLS 1 ... Graphene nano ribbon, 2 ... Silicon base material, 3 ... Insulating layer, 4 ... Substrate, 10 ... Channel layer, 10a ... 1st edge part, 10b ... 2nd edge part, 10c, 10d ... Short side, 11 ... Hydroxyl group, 12 ... light source, 14 ... source gas, 15 ... p-type silicon substrate, 16 ... gate insulating layer, 17 ... substrate, 18 ... hydroxyl group, 19 ... carboxyl group, 21 ... ether bond, 23 ... ester bond, 24 ... Source gas, 25 ... Source electrode, 26 ... Drain electrode, 27 ... Mask layer, 30 ... Semiconductor device.

Claims (5)

基板と、
エーテル結合又はエステル結合によって前記基板に結合した第１の端部を備え、グラフェンを材料とするチャネル層と、
を有する半導体装置。 A substrate,
A first layer bonded to the substrate by an ether bond or an ester bond, and a channel layer made of graphene,
A semiconductor device. 前記チャネル層は、前記基板から浮いた第２の端部を有することを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the channel layer has a second end floating from the substrate. 前記チャネル層の中央部が前記基板から離間していることを特徴とする請求項１又は請求項２に記載の半導体装置。   The semiconductor device according to claim 1, wherein a central portion of the channel layer is separated from the substrate. 基板の表面をヒドロキシル基で終端する工程と、
グラフェンを材料とするチャネル層の第１の端部をヒドロキシル基又はカルボキシル基で終端する工程と、
前記ヒドロキシル基又は前記カルボキシル基で前記第１の端部を終端した後、該第１の端部と前記基板の前記表面とを脱水縮合させることにより、該第１の端部と該表面とを結合させる工程と、
を有する半導体装置の製造方法。 Terminating the surface of the substrate with hydroxyl groups;
Terminating the first end of the graphene material channel layer with a hydroxyl or carboxyl group;
After terminating the first end with the hydroxyl group or the carboxyl group, the first end and the surface are dehydrated and condensed with the first end and the surface of the substrate. Combining, and
A method for manufacturing a semiconductor device comprising: 前記チャネル層は、前記第１の端部から離間した第２の端部を有し、
前記第１の端部をヒドロキシル基又はカルボキシル基で終端する工程は、前記第２の端部をマスクしながら、前記第１の端部をヒドロキシル基又はカルボキシル基で終端することにより行われることを特徴とする請求項４に記載の半導体装置の製造方法。 The channel layer has a second end spaced from the first end;
The step of terminating the first end portion with a hydroxyl group or a carboxyl group is performed by terminating the first end portion with a hydroxyl group or a carboxyl group while masking the second end portion. The method of manufacturing a semiconductor device according to claim 4, wherein:
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011121828A (en) * 2009-12-11 2011-06-23 Emprie Technology Development LLC Graphene structure, method for producing the same, and electronic device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011121828A (en) * 2009-12-11 2011-06-23 Emprie Technology Development LLC Graphene structure, method for producing the same, and electronic device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KANG, Y. ET AL.: ""Electronic structure of graphene and doping effect on SiO2"", PHYSICAL REVIEW B, vol. 78, no. 11, JPN6017010791, September 2008 (2008-09-01), US, pages 115404 - 1, ISSN: 0003526506 *
NAGASHIO, K. ET AL.: ""Electrical transport properties of graphene on SiO2 with specific surface structures"", JOURNAL OF APPLIED PHYSICS, vol. 110, no. 2, JPN6017010790, 15 July 2011 (2011-07-15), US, pages 024513 - 1, ISSN: 0003526505 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016076542A (en) * 2014-10-03 2016-05-12 富士通株式会社 Electronic device, and manufacturing method of electronic device

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