JP2014174998A5 - - Google Patents

Description

図３の参照を続けると、実行が続けられ、プロファイリングが実行された後に、特定されたコードセグメントに関する情報（例えばホットスポットコード、自己修正コード、エミュレートされるコード）をバイナリ変換エージェントに提供することができる（ブロック３２０）。例としては、このバイナリ変換エージェントが、ここで説明するバイナリ変換エンジンであってよい。次に制御はブロック３３０に移行され、ここで、インスツルメントコードセグメントが、コードセグメントから生成され、装備キャッシュ（インスツルメントキャッシュ）に格納されてよい。例としては、このインスツルメントコードの生成には、プロセッサの所与のコアまたはその他のプロセッシングユニットによってサポートされない１以上の命令をエミュレートするための１以上のエミュレーションルーチンが含まれてよい。このようにすることで、インスツルメントコードが、エミュレートされたコードの、より低いコストでの実行を可能とするエミュレーション機能を提供する（例えば、より低い電力消費コアにおいて）。ある実施形態では、変換生成中にＯＳ及びアプリケーションコードの前進予想を確実にするために、時間チェックを行ってよい。このイベントが起こった場合、制御は、ネイティブコードの実行に戻る。次のホットスポットイベントは、プロセッサを、変換生成タスクに戻す。

Claims (22)

1. 第１の命令セットアーキテクチャ（ISA）の命令を実行する第１のコアと、
   第２のISAの命令を実行する第２のコアと、
   プロセッサによりソフトウェアスタックにトランスペアレントに制御されるバイナリ変換コンテナと、
   前記バイナリ変換コンテナを管理するホスト実体ロジックと、
   を備える前記プロセッサであって、
   前記バイナリ変換コンテナは、バイナリ変換状態を格納するバイナリ変換状態ストレージと、コードセグメントを受け取り、前記コードセグメントのバイナリ変換を生成し、前記バイナリ変換を変換キャッシュに格納するバイナリ変換エンジンとを含み、前記バイナリ変換は、前記第２のISA内で利用不可能な前記第１のISAの命令をエミュレートするための少なくとも１つのエミュレーションルーチンを含み、前記第２のコアが前記バイナリ変換を実行し、
   前記第２のコアは前記第１のコアと非対称であり、
   前記ホスト実体ロジックは、バイナリ変換の実行を可能とするべく、前記プロセッサの状態を第１の状態ストレージに格納させ、前記バイナリ変換状態ストレージに格納されている前記バイナリ変換状態を、前記プロセッサ内にロードし、
   前記バイナリ変換が実行された後で、前記バイナリ変換状態を、前記バイナリ変換状態ストレージに格納させ、前記プロセッサの状態を前記第１の状態ストレージからロードする、プロセッサ。
2. 前記少なくとも１つのエミュレーションルーチンは、前記第２のコアに、第１のベクトルオペランドにオペレーションを実行する命令を実行することを可能にさせ、
   前記第２のコアのデータパスの幅は、前記第１のベクトルオペランドの幅未満である、請求項１に記載のプロセッサ。
3. 前記プロセッサは、前記コードセグメントを含むアプリケーションをプロファイリングして、前記バイナリ変換エンジンに、前記プロファイリングに呼応して前記バイナリ変換を生成させる、請求項１または２に記載のプロセッサ。
4. 前記プロセッサは、それぞれがネイティブコードセグメントをバイナリ変換コードセグメントに関連付ける、複数のエントリを含むマッピングテーブルを含む、請求項１から３の何れか一項に記載のプロセッサ。
5. 前記プロセッサは、前記マッピングテーブルにアクセスして、前記コードセグメントへのエントリポイントに遭遇して、前記マッピングテーブルが、前記コードセグメントを前記バイナリ変換に関連付けるエントリを含むとき、前記コードセグメントの代わりに、前記バイナリ変換を実行する、請求項４に記載のプロセッサ。
6. 前記バイナリ変換エンジンは、前記コードセグメントの代わりに前記バイナリ変換を実行させるステアリング論理を含む、請求項１から５の何れか一項に記載のプロセッサ。
7. 前記第２のコアは、前記第１のコアよりも低い電力消費レベルを有する、請求項１から６の何れか一項に記載のプロセッサ。
8. プロセッサのバイナリ変換エージェントで、第１のコードセグメントのバイナリ変換を実行する命令を受信する段階と、
   第１の命令セットアーキテクチャ（ＩＳＡ）の第１の命令をサポートしていない前記プロセッサのコアの上で実行されると、前記第１の命令をエミュレートする第１のルーチンを含む、前記第１のコードセグメントのインスツルメントコードセグメントを生成する段階と、
   前記インスツルメントコードセグメントを、インスツルメントキャッシュメモリに格納する段階と、
   前記第１のコードセグメントへのエントリポイントに遭遇したときに、前記第１のコードセグメントの代わりに前記インスツルメントコードセグメントを実行することを前記コアに可能とするよう、前記プロセッサをプログラミングする段階と
   を備え、
   前記インスツルメントコードセグメントを実行する段階は、
   前記エントリポイントに遭遇したときに前記バイナリ変換を実行する命令を受信し、前記プロセッサの状態を第１の状態ストレージに格納させ、前記バイナリ変換エージェントのバイナリ変換状態ストレージに格納されているバイナリ変換状態を、前記プロセッサ内にロードする段階と、
   前記バイナリ変換が実行された後で、前記バイナリ変換状態を前記バイナリ変換エージェントの前記バイナリ変換状態ストレージに格納させ、前記プロセッサの状態を前記第１の状態ストレージからロードする段階と
   を有する、方法。
9. 前記バイナリ変換エージェントは、前記プロセッサの上で実行されるソフトウェアスタックに対してトランスペアレントである、請求項８に記載の方法。
10. 前記インスツルメントキャッシュメモリ内の前記インスツルメントコードセグメントの位置に、前記エントリポイントを関連付けるために、マッピングテーブルにエントリを格納する段階を更に備える、請求項８または９に記載の方法。
11. 前記コアに、第２のコードセグメントの代わりに、第２のインスツルメントコードセグメントを実行させるために、マッピングテーブルにエントリを格納する段階を更に備え、
    前記第２のコードセグメントは、ホットスポットを含む、請求項８から１０の何れか一項に記載の方法。
12. 前記コアに、第３のコードセグメントの代わりに、第３のインスツルメントコードセグメントを実行させるために、マッピングテーブルにエントリを格納する段階を更に備え、
    前記第３のコードセグメントは、自己修正コードを含む、請求項８から１１の何れか一項に記載の方法。
13. 第１のコードセグメントのバイナリ変換を生成して、前記バイナリ変換を変換キャッシュに格納するコードを含む、バイナリ変換コンテナ手段（ＢＴコンテナ手段）と、
    前記ＢＴコンテナ手段を管理して、前記第１のコードセグメントを特定するホスト実体手段と、
    前記ＢＴコンテナ手段をソフトウェアスタックから隔離する保護手段と
    を備えるプロセッサであって、
    前記ソフトウェアスタックは、仮想マシンモニタ層（ＶＭＭ層）と、オペレーティングシステム層（ＯＳ層）と、アプリケーション層とを含み、前記ＢＴコンテナ手段は、前記ソフトウェアスタックに対してトランスペアレントであり、
    前記ホスト実体手段は、ＢＴ呼び出しへのエントリがあると、前記プロセッサの状態を第１の状態ストレージに格納させ、前記ＢＴコンテナ手段のＢＴ状態ストレージに格納されているＢＴ状態を、前記プロセッサ内にロードし、
    前記バイナリ変換が実行された後で、前記ＢＴ状態を、前記ＢＴコンテナ手段の前記ＢＴ状態ストレージに格納させ、前記プロセッサの状態を前記第１の状態ストレージからロードする、プロセッサ。
14. 前記保護手段は、前記ＢＴコンテナ手段の位置を特定するためのレンジ値を格納する少なくとも１つのレジスタを有する、請求項１３に記載のプロセッサ。
15. 前記ホスト実体手段は、前記プロセッサのアイドルコアの上での前記バイナリ変換の実行を可能とするために、前記アイドルコアの状態ストレージに前記ＢＴ状態をロードさせ、前記ソフトウェアスタックのアプリケーションは、前記プロセッサの第２のコアの上で実行される、請求項１３または１４に記載のプロセッサ。
16. 前記ホスト実体手段は、前記ソフトウェアスタックの前記ＶＭＭ層及び前記ＯＳ層への前記ＢＴコンテナのアクセスを回避させる、請求項１３から１５の何れか一項に記載のプロセッサ。
17. 前記ホスト実体手段は、前記ソフトウェアスタックの前記アプリケーション層への前記ＢＴコンテナの書き込みアクセスを回避させる、請求項１３から１６の何れか一項に記載のプロセッサ。
18. 前記ホスト実体手段は、前記ＢＴコンテナの、前記プロセッサの状態の第１のサブセットへのアクセスを可能として、前記ＢＴコンテナの、前記プロセッサの状態の第２のサブセットへのアクセスを回避させる、請求項１３から１７の何れか一項に記載のプロセッサ。
19. 請求項８から１２のいずれか一項に記載の方法を実行するよう構成された通信デバイス。
20. コンピューターに請求項８から１２のいずれか一項に記載の方法を実行させるためのプログラム。
21. 請求項８から１２のいずれか一項に記載の方法を実行する命令を処理する装置。
22. 請求項８から１２のいずれか一項に記載の方法を実行する手段を備える装置。