JP2014170308A - Information processor, bmc switching method, and bmc switching program - Google Patents

Information processor, bmc switching method, and bmc switching program Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide an information processor capable of recognizing whether BMCs are multiplexed or not and switching the BMCs without preparing a dedicated hardware.SOLUTION: An information processor includes: a plurality of BMCs; a BIOS that detects an existence of the plurality of BMCs and a method of accessing them and creates configuration information in which a display indicating the BMCs are multiplexed and the access method are contained on a memory; and an operating system that accesses the plurality of BMCs using the access method by referring to the configuration information.

Description

本発明は、情報処理装置、ＢＭＣ切り替え方法、ＢＭＣ切り替えプログラムに関する。   The present invention relates to an information processing apparatus, a BMC switching method, and a BMC switching program.

近年のエンタープライズサーバやフォルトトレーラントサーバのような情報処理装置は、様々な故障の耐性が求められている。これらの情報処理装置にＢＭＣ（Base Management Controller）を複数搭載することも、故障耐性を向上させる技術のひとつである。   Information processing apparatuses such as enterprise servers and fault-tolerant servers in recent years are required to have various fault tolerances. Mounting a plurality of BMCs (Base Management Controllers) in these information processing apparatuses is one of the techniques for improving fault tolerance.

前述のＢＭＣを搭載した複数の情報処理を多重化した情報処理システムで、システムが稼働中に、ひとつの情報処理装置のＢＭＣの故障が発生した場合、そのＢＭＣを回復させるために情報処理システムのリセットを実行する必要がある。このリセットにより、ＢＭＣは電源制御信号を初期状態へ戻す操作を行うため、異常が無く、電源オンの状態にあった情報処理装置も一旦電源が切断される。このため情報処理システムの可用性が損なわれることになる。   In an information processing system in which a plurality of information processings equipped with the BMC are multiplexed and a BMC of a single information processing device fails while the system is in operation, the information processing system is configured to recover the BMC. A reset needs to be performed. By this resetting, the BMC performs an operation to return the power control signal to the initial state, so that the information processing apparatus that has no abnormality and is in the power-on state is also temporarily turned off. For this reason, the availability of the information processing system is impaired.

この問題に対して、特許文献１には、専用の故障検出機構を用いて情報処理装置のＢＭＣの故障を検出し、他の情報処理装置のＢＭＣに電源制御を引き継がせ、故障が検出されたＢＭＣをリセットする技術が記載されている。   To deal with this problem, Patent Document 1 detects a failure of a BMC of an information processing device using a dedicated failure detection mechanism, and takes over power supply control to the BMC of another information processing device, thereby detecting the failure. A technique for resetting the BMC is described.

また、情報処置装置のハードウエアの運用管理をきめ細かく行うには、ＢＭＣと情報処理装置のＯＳ（オペレーティングシステム）との情報交換を十分に行うことが必要である。この、ＢＭＣとＯＳとの情報交換の実現には、非特許文献１に記載している仕様（ＳＭＢＩＯＳ）をＢＩＯＳに適用する方法がある。ＳＭＢＩＯＳは、ＢＩＯＳ内部のデータ構造、データの配置およびその情報のアクセス方法に関する仕様を規定している。このＳＭＢＩＯＳにより、ユーザやアプリケーションが当該情報機器に固有の情報をＢＩＯＳに格納し、またはその情報を利用することが出来る。例えば、ＯＳがＢＭＣにアクセスを行う方法などの情報を格納し、ＯＳがこの情報を読み出してＢＭＣへのアクセスの準備を行う。   In addition, in order to finely manage the operation of the hardware of the information processing apparatus, it is necessary to sufficiently exchange information between the BMC and the OS (operating system) of the information processing apparatus. In order to realize the information exchange between the BMC and the OS, there is a method of applying the specification (SMBIOS) described in Non-Patent Document 1 to the BIOS. SMBIOS defines the specifications regarding the data structure inside the BIOS, the arrangement of data, and the access method of the information. With this SMBIOS, a user or application can store information unique to the information device in the BIOS or use the information. For example, information such as how the OS accesses the BMC is stored, and the OS reads this information and prepares for access to the BMC.

更に、前述のＯＳがＢＭＣにアクセスする具体的な方法は、非特許文献２に記載しているＩＰＭＩ仕様を適用したインターフェースを用いることである。ＩＰＭＩ仕様は、情報処理装置の管理ハードウェア（例えばＢＭＣなど）にアクセスするための共通インターフェイスと、メッセージベースのプロトコルを規定している。例えば、情報処理装置のＯＳは、このIPMI Specificationにて規定されているＫＣＳ（Keyboard Controller Style）、ＳＭＩＣ（Server Management Interface Chip）、ＢＴ（Block Transfer）、ＳＳＩＦ（SMBus System Interface）の何れかのインタフェースを利用して情報処理装置内のＢＭＣとコミュニケーションすることで、情報処理装置の状態を把握したり制御したりする。   Further, a specific method for the OS to access the BMC is to use an interface to which the IPMI specification described in Non-Patent Document 2 is applied. The IPMI specification defines a common interface for accessing management hardware (for example, BMC) of an information processing apparatus and a message-based protocol. For example, the OS of the information processing apparatus is any one of KCS (Keyboard Controller Style), SMIC (Server Management Interface Chip), BT (Block Transfer), and SSIF (SMBus System Interface) defined in this IPMI Specification. The state of the information processing apparatus is grasped and controlled by communicating with the BMC in the information processing apparatus using the.

特開２０１１−０４８５３４号公報JP 2011-048534 A

「System Management BIOS(SMBIOS)Reference Specification」[online] 平成２５年２月１日検索インターネット＜http://www.dmtf.org/sites/Default/files/standards/documents/DSP0134v2.5Final.pdf＞"System Management BIOS (SMBIOS) Reference Specification" [online] February 1, 2013 Search Internet <http://www.dmtf.org/sites/Default/files/standards/documents/DSP0134v2.5Final.pdf> 「Intelligent Platform Management Interface Specification Second Generation v2.0」[online] 平成２５年２月１日検索インターネット＜http://www.intel.com/design/servers/ipmi/spec.htm＞"Intelligent Platform Management Interface Specification Second Generation v2.0" [online] February 1, 2013 Search Internet <http://www.intel.com/design/servers/ipmi/spec.htm>

特許文献１には、ＢＭＣが一つだけ搭載された複数の情報処理装置を多重化し、複数の情報処理装置間を跨いで、ＢＭＣの故障を検出して、ＢＭＣを切り替える技術が記載されている。しかし、特許文献１には、一つの情報処理装置の中に、二つ以上のＢＭＣを搭載して、これらを切り替える技術は示されていない。このように、現代のほとんどのコンピュータサーバなどの情報処理装置は、一つのＢＭＣを搭載している。（これをＢＭＣ単一装置と称す。）
一方で、一つの情報処理装置に二つ以上のＢＭＣを搭載したＢＭＣ多重化装置（これをＢＭＣ多重化装置と称する）は数少ない。その為、ほとんどのＯＳは、ＢＭＣ多重化装置を想定しておらず、単にＢＭＣを複数個搭載しただけでは、ＯＳがこれらのＢＭＣを管理することは出来ない。 Patent Document 1 describes a technology in which a plurality of information processing devices each equipped with only one BMC are multiplexed, a BMC failure is detected across a plurality of information processing devices, and the BMC is switched. . However, Patent Document 1 does not disclose a technique for mounting two or more BMCs in one information processing apparatus and switching between them. Thus, most modern information processing apparatuses such as computer servers are equipped with one BMC. (This is called a BMC single device.)
On the other hand, there are few BMC multiplexers (referred to as BMC multiplexers) in which two or more BMCs are mounted on one information processing apparatus. For this reason, most OSs do not assume a BMC multiplexing device, and the OS cannot manage these BMCs simply by installing a plurality of BMCs.

したがって、一つの情報処理装置内にＢＭＣが複数存在させるには、あたかも一つのＢＭＣが動作している様にＯＳに認識させる必要がある。そこで、ＢＭＣを切り替える専用のハードウエアが必要になる。しかしながら、このような専用のハードウエアは、新しい情報処理装置の開発や、情報処理システムの情報処理装置の構成が変更するなどの場合、新たな設計が必要となる。またこのような専用のハードウエアを情報処理装置に組み込むコストも、多大になるという問題がある。   Therefore, in order for a plurality of BMCs to exist in one information processing apparatus, the OS needs to be recognized as if one BMC is operating. Therefore, dedicated hardware for switching the BMC is required. However, such dedicated hardware requires a new design when a new information processing apparatus is developed or the configuration of the information processing apparatus of the information processing system is changed. In addition, there is a problem that the cost for incorporating such dedicated hardware into the information processing apparatus becomes large.

この問題を解決するために、前述のようなＢＭＣを切り替える専用のハードウエアを用いない仕組みが必要であるという課題がある。   In order to solve this problem, there is a problem that a mechanism that does not use dedicated hardware for switching the BMC as described above is required.

本発明の目的は、上記課題を解決する情報処理装置、ＢＭＣ切り替え方法、ＢＭＣ切り替えプログラムを提供することにある。   The objective of this invention is providing the information processing apparatus, the BMC switching method, and the BMC switching program which solve the said subject.

情報処理装置は、複数のＢＭＣと、前記複数のＢＭＣの存在およびそのアクセス方法を検出して、前記ＢＭＣが多重化されている旨の表示および前記アクセス方法を含む構成情報をメモリ上に作成するＢＩＯＳと、前記構成情報を参照して前記アクセス方法を用いて、前記複数のＢＭＣにアクセスを行うオペレーティングシステムと、を備えている。   The information processing apparatus detects a plurality of BMCs, the presence of the plurality of BMCs, and an access method thereof, and creates configuration information including an indication that the BMC is multiplexed and the access method in a memory. A BIOS; and an operating system that accesses the plurality of BMCs using the access method with reference to the configuration information.

ＢＭＣ切り替え方法は、ＢＩＯＳが、複数のＢＭＣの存在およびそのアクセス方法を検出し、前記ＢＭＣが多重化されている旨の表示および前記アクセス方法を含む構成情報をメモリ上に作成し、オペレーティングシステムが、前記構成情報を参照して前記アクセス方法を用いて、前記複数のＢＭＣにアクセスを行う。   In the BMC switching method, the BIOS detects the existence of a plurality of BMCs and the access method thereof, creates an indication that the BMC is multiplexed, and creates configuration information including the access method on the memory. The plurality of BMCs are accessed using the access method with reference to the configuration information.

ＢＭＣ切り替えプログラムは、ＢＩＯＳが、複数のＢＭＣの存在およびそのアクセス方法を検出し、前記ＢＭＣが多重化されている旨の表示および前記アクセス方法を含めて作成した構成情報を参照して前記アクセス方法を用いて、前記複数のＢＭＣにアクセスする処理をコンピュータに実行させる。   In the BMC switching program, the BIOS detects the presence of a plurality of BMCs and an access method thereof, and refers to the configuration information created including the indication that the BMC is multiplexed and the access method. The computer is caused to execute processing for accessing the plurality of BMCs.

本発明は、切り替えを行う専用のハードウェアを準備せずに、ＢＭＣの切り替えを実現することが出来るという効果を有する。   The present invention has an effect that BMC switching can be realized without preparing dedicated hardware for switching.

本発明の第２の実施の形態の情報処理装置１のブロック図である。It is a block diagram of the information processing apparatus 1 of the 2nd Embodiment of this invention. 本発明の第１の実施の形態の情報処理装置１００のブロック図である。It is a block diagram of information processor 100 of a 1st embodiment of the present invention. 本発明の第１の実施の形態の情報処理装置１００のパワーアップ時の処理フロー図である。It is a processing flow figure at the time of power-up of the information processing apparatus 100 of the 1st Embodiment of this invention. 本発明の第１の実施の形態の情報処理装置１００のＢＭＣ切り替えり替え制御処理フロー図である。It is a BMC switching control process flowchart of the information processing apparatus 100 according to the first embodiment of this invention.

（第１の実施の形態）
図面を参照して、本発明の第１の実施の形態について説明する。図２は本発明の第１の実施の形態の情報処理装置１００を示すブロック図である。 (First embodiment)
A first embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a block diagram showing the information processing apparatus 100 according to the first embodiment of this invention.

情報処理装置１００は、システムハードウエア１０１、プライマリＢＭＣ１０２−１、セカンダリＢＭＣ１０２−２、ＢＩＯＳ１０４、ＯＳ１０５、を含む。   The information processing apparatus 100 includes system hardware 101, a primary BMC 102-1, a secondary BMC 102-2, a BIOS 104, and an OS 105.

システムハードウエア１０１は、情報処理装置１００が情報処理を実行するためのハードウエアである。システムハードウエア１０１は、メモリ１０６、ＣＰＵ（Central Processing Unit）、およびＩＯ（Input Output）デバイス等を含むが、ＣＰＵおよびＩＯデバイス等は一般的な装置である為、詳細の説明は省略する。メモリ１０６は、ＳＭＢＩＯＳストラクチャ１０７を含む。ＳＭＢＩＯＳストラクチャ１０７は、ＴＹＰＥ３８ストラクチャ１０８とＴＹＰＥ５０ストラクチャ１０９を含む。   The system hardware 101 is hardware for the information processing apparatus 100 to execute information processing. The system hardware 101 includes a memory 106, a CPU (Central Processing Unit), an IO (Input Output) device, and the like. Since the CPU, the IO device, and the like are general devices, detailed description thereof is omitted. The memory 106 includes an SMBIOS structure 107. The SMBIOS structure 107 includes a TYPE 38 structure 108 and a TYPE 50 structure 109.

プライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２は、システムハードウエア１０１を管理・制御するコントローラである。そして、何れか一方がマスタＢＭＣとなりシステムハードウエア１０１の管理・制御を行い、他方のＢＭＣはマスタＢＭＣの故障に備えて待機中である。プライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２が共に健全である場合、通常では、プライマリＢＭＣ１０２−１がマスタとなり、セカンダリＢＭＣ１０２−２が待機中となる。そして、プライマリＢＭＣ１０２−１が故障した際、セカンダリＢＭＣ１０２−２がマスタＢＭＣとなる。また、プライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２は、非特許文献２に記載されているＩＰＭＩ機能を有しており、ＯＳ１０５と通信することができる。   The primary BMC 102-1 and the secondary BMC 102-2 are controllers that manage and control the system hardware 101. Then, either one becomes the master BMC, manages and controls the system hardware 101, and the other BMC is on standby for the failure of the master BMC. When both the primary BMC 102-1 and the secondary BMC 102-2 are healthy, the primary BMC 102-1 is normally the master and the secondary BMC 102-2 is on standby. When the primary BMC 102-1 fails, the secondary BMC 102-2 becomes the master BMC. Further, the primary BMC 102-1 and the secondary BMC 102-2 have the IPMI function described in Non-Patent Document 2, and can communicate with the OS 105.

ＢＩＯＳ１０４は、システムハードウエア１０１上で動作するファームウェアである。ＢＩＯＳ１０４は、システムハードウエア１０１の初期化を実行すると共に、システムハードウエア１０１とＯＳ１０５とのインターフェースを司る。ＢＩＯＳ１０４は、非特許文献２に記載されているＳＭＢＩＯＳ仕様に規定されている構成情報（ＳＭＢＩＯＳストラクチャ１０７）をメモリ１０６に生成し、ＳＭＢＩＯＳストラクチャ１０７を介してＯＳ１０５にシステムハードウエア１０１の構成情報を知らせる。   The BIOS 104 is firmware that operates on the system hardware 101. The BIOS 104 executes initialization of the system hardware 101 and manages an interface between the system hardware 101 and the OS 105. The BIOS 104 generates configuration information (SMBIOS structure 107) defined in the SMBIOS specification described in Non-Patent Document 2 in the memory 106, and notifies the OS 105 of the configuration information of the system hardware 101 via the SMBIOS structure 107. .

ＢＩＯＳ１０４は、ＳＭＢＩＯＳストラクチャ１０７の生成において、ＢＭＣが1つからなるＢＭＣ単一装置である場合、ＴＹＰＥ３８ストラクチャ１０８にプライマリＢＭＣ１０２−１の情報を記述する。一方、ＢＭＣが複数有る情報処理装置１００である場合、待機中の前記ＢＭＣに対して、前述のＴＹＰＥ３８ストラクチャ１０８と同じ書式のストラクチャを、異なるＴＹＰＥ番号で作成する。この場合、例えば、新たにＴＹＰＥ５０ストラクチャ１０９を生成する。そして、ＴＹＰＥ３８ストラクチャ１０８にマスタＢＭＣであるプライマリＢＭＣ１０２−１の情報を記述し、ＴＹＰＥ５０ストラクチャ１０９に待機中のＢＭＣであるセカンダリＢＭＣ１０２−２の情報を記述する。当該ＴＹＰＥ３８ストラクチャ１０８とＴＹＰＥ５０ストラクチャ１０９には、ＯＳ１０５がプライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２にアクセスする手段が記述されている。   In the generation of the SMBIOS structure 107, the BIOS 104 describes information on the primary BMC 102-1 in the TYPE 38 structure 108 when the BMC is a single BMC device. On the other hand, in the case of the information processing apparatus 100 having a plurality of BMCs, a structure having the same format as the TYPE 38 structure 108 is created with a different TYPE number for the standby BMC. In this case, for example, a TYPE 50 structure 109 is newly generated. Then, information of the primary BMC 102-1 that is the master BMC is described in the TYPE 38 structure 108, and information of the secondary BMC 102-2 that is the standby BMC is described in the TYPE 50 structure 109. The TYPE 38 structure 108 and the TYPE 50 structure 109 describe means for the OS 105 to access the primary BMC 102-1 and the secondary BMC 102-2.

ＯＳ１０５は、システムハードウエア１０１上で動作するオペレーティングシステムである。ＯＳ１０５は、ＢＩＯＳ１０４がメモリ１０６に展開したＳＭＢＩＯＳストラクチャ１０７を介して当該情報処理装置１００のハードウェアの構成を把握する。ＯＳ１０５は、ＴＹＰＥ３８ストラクチャ１０８とＴＹＰＥ５０ストラクチャ１０９に記述されているアクセス手段を用いてプライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２との通信を行う。   The OS 105 is an operating system that operates on the system hardware 101. The OS 105 grasps the hardware configuration of the information processing apparatus 100 via the SMBIOS structure 107 developed by the BIOS 104 in the memory 106. The OS 105 performs communication between the primary BMC 102-1 and the secondary BMC 102-2 using access means described in the TYPE 38 structure 108 and the TYPE 50 structure 109.

次に情報処理装置１００の動作を説明する。図３は、本発明に係る情報処理装置１００のシステムパワーアップ時の処理フロー概略の図である。図３の情報処理装置１００のパワーアップ時の処理フローと図２を用いて説明する。   Next, the operation of the information processing apparatus 100 will be described. FIG. 3 is a schematic diagram of a processing flow at the time of system power-up of the information processing apparatus 100 according to the present invention. A processing flow at the time of power-up of the information processing apparatus 100 in FIG. 3 and FIG. 2 will be described.

オペレータは、情報処理装置１００を起動させるために、情報処理装置１００をパワーオンさせる。例えば、オペレータが情報処理装置１００のパワーボタンを押下する（Ｓ００１）。パワーボタンの押下により、情報処理装置１００の電源が投入され、システムハードウエア１０１内のＣＰＵ上でＢＩＯＳ１０４が動き出す。ＢＩＯＳ１０４は、先ずシステムハードウエア１０１を初期化する（Ｓ００２）。その後にＢＩＯＳ１０４は、ＳＭＢＩＯＳストラクチャ１０７を生成し、システムハードウエア１０１内のメモリ１０６上に置く（Ｓ００３）。ＢＩＯＳ１０４は、予めＢＩＯＳ内に格納していたＳＭＢＩＯＳストラクチャ１０７を生成する元の情報を読み、ＢＭＣの多重化装置であるか否かを判断する（Ｓ００４）。   The operator powers on the information processing apparatus 100 to activate the information processing apparatus 100. For example, the operator presses the power button of the information processing apparatus 100 (S001). When the power button is pressed, the information processing apparatus 100 is powered on, and the BIOS 104 starts running on the CPU in the system hardware 101. First, the BIOS 104 initializes the system hardware 101 (S002). Thereafter, the BIOS 104 generates an SMBIOS structure 107 and places it on the memory 106 in the system hardware 101 (S003). The BIOS 104 reads the original information for generating the SMBIOS structure 107 stored in advance in the BIOS, and determines whether or not it is a BMC multiplexer (S004).

ＳＭＢＩＯＳストラクチャ１０７の生成において、ＢＭＣ単一装置である場合（Ｓ００４：ＮＯ）、ＢＩＯＳ１０４は、（Ｓ００７）のステップを実行する。ＳＭＢＩＯＳストラクチャ１０７の生成において、ＢＭＣ多重化装置である場合（Ｓ００４：ＹＥＳ）、ＢＩＯＳ１０４は、ＴＹＰＥ３８ストラクチャ１０８と同一フォーマットで、新たなＴＹＰＥ５０ストラクチャ１０９を生成し、システムハードウエア１０１内のメモリ１０６上に置く（Ｓ００５）。そして、ＢＩＯＳ１０４は、ＴＹＰＥ５０ストラクチャ１０９にスタンバイＢＭＣであるセカンダリＢＭＣ１０２−２の情報を記述する（Ｓ００６）。ＢＩＯＳ１０４は、ＴＹＰＥ３８ストラクチャ１０８に、単一ＢＭＣの情報を記述する（Ｓ００７）。   In the generation of the SMBIOS structure 107, when the BMC is a single device (S004: NO), the BIOS 104 executes the step (S007). In the generation of the SMBIOS structure 107, if it is a BMC multiplexing device (S004: YES), the BIOS 104 generates a new TYPE 50 structure 109 in the same format as the TYPE 38 structure 108, and stores it on the memory 106 in the system hardware 101. Place (S005). Then, the BIOS 104 describes the information of the secondary BMC 102-2 that is the standby BMC in the TYPE 50 structure 109 (S006). The BIOS 104 describes single BMC information in the TYPE 38 structure 108 (S007).

次に、ＢＩＯＳ１０４は、ＯＳ１０５のブートローダを起動してオペレーティングシステムをブートさせる（Ｓ００８）。ＯＳ１０５は、自身が起動したならば、システムハードウエア１０１内のメモリ１０６に置かれているＳＭＢＩＯＳストラクチャ１０７を参照する（Ｓ００９）。ＯＳ１０５は、ＳＭＢＩＯＳストラクチャ１０７にＴＹＰＥ５０ストラクチャ１０９があるか否かを判定する（Ｓ０１０）。ＴＹＰＥ５０ストラクチャ１０９が定義されていた場合（Ｓ０１０：ＹＥＳ）、ＯＳ１０５は、当該情報処理装置１００はＢＭＣ多重化装置であると判断する（Ｓ０１２）。一方、ＴＹＰＥ５０ストラクチャ１０９が定義されていなかった場合（Ｓ０１０：ＮＯ）、ＯＳ１０５は、当該情報処理装置１００はＢＭＣ単一装置であると判断する（Ｓ０１１）。ＯＳ１０５は、ＳＭＢＩＯＳストラクチャ１０７のＴＹＰＥ３８ストラクチャ１０８に記述されているアクセス方法を利用して、マスタＢＭＣであるプライマリＢＭＣ１０２−１に定期的にアクセスして、ＢＭＣの故障の監視を開始する（Ｓ０１３）。   Next, the BIOS 104 activates the boot loader of the OS 105 to boot the operating system (S008). When the OS 105 starts up, the OS 105 refers to the SMBIOS structure 107 placed in the memory 106 in the system hardware 101 (S009). The OS 105 determines whether or not the SMBIOS structure 107 includes the TYPE 50 structure 109 (S010). When the TYPE 50 structure 109 is defined (S010: YES), the OS 105 determines that the information processing apparatus 100 is a BMC multiplexing apparatus (S012). On the other hand, when the TYPE 50 structure 109 is not defined (S010: NO), the OS 105 determines that the information processing apparatus 100 is a BMC single apparatus (S011). The OS 105 periodically accesses the primary BMC 102-1 which is the master BMC by using the access method described in the TYPE 38 structure 108 of the SMBIOS structure 107, and starts monitoring the failure of the BMC (S013).

以上が、本発明に係るシステムパワーアップ時の処理である。   The above is the processing at the time of system power-up according to the present invention.

図４は、本発明に係る情報処理装置１００のＢＭＣの切り替え処理フローの概略の図である。図４のＢＭＣ切り替え制御処理フローに従って切り替え制御を説明する。   FIG. 4 is a schematic diagram of a BMC switching process flow of the information processing apparatus 100 according to the present invention. Switching control will be described according to the BMC switching control process flow of FIG.

先ず、情報処理装置１００が運転状態にあるとき、ＯＳ１０５が、ＳＭＢＩＯＳストラクチャ１０７に記載のアクセス方法を用いてプライマリＢＭＣ１０２−１に定期的にリードリクエストを発行する（Ｓ１０１）。稼働中であるプライマリＢＭＣ１０２−１が故障すると、システムハードウエア１０１を経由し、ＯＳ１０５からプライマリＢＭＣ１０２−１に送られるリクエストに対するリプライ（応答）がプライマリＢＭＣ１０２−１から返却されなくなる。その場合、システムハードウエア１０１は異常リプライをＯＳ１０５に返却する。ＯＳ１０５が、稼動中であるプライマリＢＭＣ１０２−１からの応答が正常であるか否かを判定する（Ｓ１０２）。ＯＳ１０５が、正常な応答であると判定した場合（Ｓ１０２：ＹＥＳ）Ｓ１０１に戻り監視を継続する。   First, when the information processing apparatus 100 is in an operating state, the OS 105 periodically issues a read request to the primary BMC 102-1 using the access method described in the SMBIOS structure 107 (S101). When the primary BMC 102-1 in operation fails, a reply (response) to a request sent from the OS 105 to the primary BMC 102-1 via the system hardware 101 is not returned from the primary BMC 102-1. In that case, the system hardware 101 returns an abnormal reply to the OS 105. The OS 105 determines whether or not the response from the active primary BMC 102-1 is normal (S102). When the OS 105 determines that the response is normal (S102: YES), the process returns to S101 and monitoring is continued.

次に稼働中であるプライマリＢＭＣ１０２−１に故障が発生した場合、プライマリＢＭＣ１０２−１からＯＳ１０５に対して異常リプライが返却される。ＯＳ１０５が、稼働中であるプライマリＢＭＣ１０２−１からの異常リプライを受信し、正常な応答ではないと判定する（Ｓ１０２：ＮＯ）。ＯＳ１０５が、稼働中であるプライマリＢＭＣ１０２−１からの異常リプライを受信し、プライマリＢＭＣ１０２−１Ｃの故障と判断する（Ｓ１０３）。
ＯＳ１０５が、稼働中であるプライマリＢＭＣ１０２−１へのアクセスを停止する（Ｓ１０４）。ＯＳ１０５が、ＳＭＢＩＯＳストラクチャ１０７に記載のアクセス方法を用いて、待機中であるセカンダリＢＭＣ１０２−２に対して、ＢＭＣの切り替え実施を指示する（Ｓ１０５）。 Next, when a failure occurs in the primary BMC 102-1 that is in operation, an abnormal reply is returned from the primary BMC 102-1 to the OS 105. The OS 105 receives the abnormal reply from the operating primary BMC 102-1 and determines that the response is not normal (S102: NO). The OS 105 receives an abnormal reply from the operating primary BMC 102-1 and determines that the primary BMC 102-1C has failed (S103).
The OS 105 stops access to the active primary BMC 102-1 (S104). Using the access method described in the SMBIOS structure 107, the OS 105 instructs the secondary BMC 102-2 that is on standby to perform BMC switching (S105).

待機中であるセカンダリＢＭＣ１０２−２が、ＯＳ１０５からＢＭＣ切り替え実施の指示を受けて、自身をマスタＢＭＣに遷移させると共に、システムハードウエア１０１の監視・制御を開始する（Ｓ１０６）。稼動を開始したセカンダリＢＭＣ１０２−２が、ＯＳ１０５に対してＢＭＣ切り替え完了を通知する（Ｓ１０７）。ＯＳ１０５は、稼働中となったセカンダリＢＭＣ１０２−２からＢＭＣ切り替え完了通知を受けると、セカンダリＢＭＣ１０２−２へアクセス再開を通知する（Ｓ１０８）。   The standby secondary BMC 102-2 receives an instruction to execute BMC switching from the OS 105, transitions itself to the master BMC, and starts monitoring and controlling the system hardware 101 (S106). The secondary BMC 102-2 that has started operation notifies the OS 105 of the completion of BMC switching (S107). When the OS 105 receives the BMC switching completion notification from the active secondary BMC 102-2, the OS 105 notifies the secondary BMC 102-2 of resumption of access (S108).

以上が、本発明に係るＢＭＣ切り替え制御である。   The above is the BMC switching control according to the present invention.

なお、ＯＳ１０５が行う、情報処理装置１００がＢＭＣ多重化装置であるか否かを判断する処理、プライマリＢＭＣ１０２−１が故障であるか否かの判定および故障と判断する処理、およびプライマリＢＭＣ１０２−１からセカンダリＢＭＣ１０２−２へ切り替えの指示をおこなう処理は、別のプログラム、ファームウエアなどで実行しても良い。   Note that the OS 105 performs a process for determining whether the information processing apparatus 100 is a BMC multiplexing apparatus, a process for determining whether the primary BMC 102-1 is faulty, a process for determining a fault, and a primary BMC 102-1. The processing for instructing the switching from the secondary BMC 102-2 to the secondary BMC 102-2 may be executed by another program, firmware, or the like.

以上の様に、本発明の情報処理装置は、特別なハードウエアを設けずにプライマリＢＭＣ１０２−１からセカンダリＢＭＣ１０２−２へ切り替えることが出来るという効果がある。その理由は、ＢＩＯＳ１０４がＳＭＢＩＯＳストラクチャ１０７に、プライマリＢＭＣ１０２−１の情報を記述したＴＹＰＥ３８ストラクチャ１０８とセカンダリＢＭＣ１０２−２の情報を記述したＴＹＰＥ５０ストラクチャ１０９を作成し、ＯＳ１０５が、各々のストラクチャを読み出すことにより、ＯＳ１０５が情報処理装置１００に複数のＢＭＣが搭載されていることを認識し、プライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２にアクセスするからである。
（第２の実施の形態）
図面を参照して、本発明の第２の実施の形態について説明する。 As described above, the information processing apparatus of the present invention has an effect that the primary BMC 102-1 can be switched to the secondary BMC 102-2 without providing special hardware. The reason is that the BIOS 104 creates the TYPE 38 structure 108 describing the information of the primary BMC 102-1 and the TYPE 50 structure 109 describing the information of the secondary BMC 102-2 in the SMBIOS structure 107, and the OS 105 reads each structure. This is because the OS 105 recognizes that a plurality of BMCs are mounted on the information processing apparatus 100 and accesses the primary BMC 102-1 and the secondary BMC 102-2.
(Second Embodiment)
A second embodiment of the present invention will be described with reference to the drawings.

図１に本発明の情報処理装置１のブロック図を示す。情報処理装置１は、ＯＳ１０５、
ＢＩＯＳ１０４、プライマリＢＭＣ１０２−１、セカンダリＢＭＣ１０２−２、ＳＭＢＩ
ＯＳストラクチャ１０７を含む。 FIG. 1 shows a block diagram of an information processing apparatus 1 of the present invention. The information processing apparatus 1 includes an OS 105,
BIOS 104, primary BMC 102-1, secondary BMC 102-2, SMBI
An OS structure 107 is included.

次に動作を説明する。   Next, the operation will be described.

ＢＩＯＳ１０４が、ＳＭＢＩＯＳストラクチャ１０７を作成する。ＯＳ１０５が、ＳＭＢＩＯＳストラクチャ１０７の情報を用いてプライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２にアクセスを行う。   The BIOS 104 creates the SMBIOS structure 107. The OS 105 accesses the primary BMC 102-1 and the secondary BMC 102-2 using the information of the SMBIOS structure 107.

以上、説明したように、ＯＳ１０５がプライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２が搭載されていることを認識して、アクセスすることが出来る。その理由は、ＢＩＯＳ１０４が、プライマリＢＭＣ１０２−１とセカンダリＢＭＣ１０２−２ＢＭＣにより多重化されている旨の表示および前記アクセス方法を含む情報を記載したＳＭＢＩＯＳストラクチャ１０７を作成するからである。   As described above, the OS 105 can recognize and access the primary BMC 102-1 and the secondary BMC 102-2. The reason is that the BIOS 104 creates the SMBIOS structure 107 describing information indicating that the BIOS is multiplexed by the primary BMC 102-1 and the secondary BMC 102-2BMC and the access method.

以上、実施形態（及び実施例）を参照して本顔発明を説明したが、本顔発明は上記実施形態（及び実施例）に限定されるものではない。本顔発明の構成や詳細には、本顔発明のスコープ内で当業者が理解し得る様々な変更をすることができる。   Although the present invention has been described above with reference to the embodiments (and examples), the present invention is not limited to the above embodiments (and examples). Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.

１ 情報処理装置
１００ 情報処理装置
１０１ システムハードウエア
１０２−１ プライマリＢＭＣ
１０２−２ セカンダリＢＭＣ
１０４ ＢＩＯＳ
１０５ ＯＳ
１０６ メモリ
１０７ ＳＭＢＩＯＳストラクチャ
１０８ ＴＹＰＥ３８ストラクチャ
１０９ ＴＹＰＥ５０ストラクチャ DESCRIPTION OF SYMBOLS 1 Information processing apparatus 100 Information processing apparatus 101 System hardware 102-1 Primary BMC
102-2 Secondary BMC
104 BIOS
105 OS
106 Memory 107 SMBIOS structure 108 TYPE38 structure 109 TYPE50 structure

Claims (8)

複数のＢＭＣと、
前記複数のＢＭＣの存在およびそのアクセス方法を検出して、前記ＢＭＣが多重化されている旨の表示および前記アクセス方法を含む構成情報をメモリ上に作成するＢＩＯＳと、
前記構成情報を参照して前記アクセス方法を用いて、前記複数のＢＭＣにアクセスを行うオペレーティングシステムと、を備えた情報処理装置。 A plurality of BMCs;
A BIOS that detects the presence of the plurality of BMCs and the access method thereof, and creates a configuration information including an indication that the BMC is multiplexed and the access method on a memory;
An information processing apparatus comprising: an operating system that accesses the plurality of BMCs using the access method with reference to the configuration information. 前記ＢＩＯＳは、前記複数のＢＭＣのうち一台を稼働中、他を待機中に設定し、前記オペレーティングシステムから指示をうけて、稼働中の前記ＢＭＣを待機中に、待機中の一台の前記ＢＭＣを稼動中に状態遷移させる切り替えを実行し、
前記オペレーティングシステムは、前記アクセス方法を用いて、稼働中の前記ＢＭＣの故障を検出して、前記切り替えの実行を指示する、請求項１の情報処理装置。 The BIOS sets one of the plurality of BMCs in operation and others in standby, receives an instruction from the operating system, waits for the BMC in operation, Executes switching to change the state of BMC during operation
The information processing apparatus according to claim 1, wherein the operating system detects a failure of the BMC in operation using the access method and instructs execution of the switching. 前記ＢＩＯＳは、稼働中の前記ＢＭＣに対して、ＳＭＢＩＯＳ仕様に準拠したＴＹＰＥ３８のストラクチャを作成し、待機中の前記ＢＭＣに対して、前記ＴＹＰＥ３８と同じ書式のストラクチャを異なるＴＹＰＥ番号で作成して、前記構成情報に包含させる、請求項２の情報処理装置。   The BIOS creates a structure of TYPE 38 conforming to the SMBIOS specification for the BMC in operation, creates a structure of the same format as the TYPE 38 for the waiting BMC with a different TYPE number, The information processing apparatus according to claim 2, which is included in the configuration information. ＢＩＯＳが、複数のＢＭＣの存在およびそのアクセス方法を検出し、前記ＢＭＣが多重化されている旨の表示および前記アクセス方法を含む構成情報をメモリ上に作成し、
オペレーティングシステムが、前記構成情報を参照して前記アクセス方法を用いて、前記複数のＢＭＣにアクセスを行う、ＢＭＣ切り替え方法。 The BIOS detects the presence of a plurality of BMCs and the access method thereof, creates an indication that the BMC is multiplexed, and creates configuration information including the access method on the memory,
A BMC switching method in which an operating system accesses the plurality of BMCs by using the access method with reference to the configuration information. 前記ＢＩＯＳが、前記複数のＢＭＣのうち一台を稼働中、他を待機中に設定し、前記オペレーティングシステムから指示をうけて、稼働中の前記ＢＭＣを待機中に、待機中の一台の前記ＢＭＣを稼動中に状態遷移させる切り替えを実行し、
前記オペレーティングシステムが、前記アクセス方法を用いて、稼働中の前記ＢＭＣの故障を検出して、前記切り替えの実行を指示する、請求項４のＢＭＣ切り替え方法。 The BIOS sets one of the plurality of BMCs in operation, sets the other to standby, receives an instruction from the operating system, waits for the BMC in operation, Executes switching to change the state of BMC during operation
The BMC switching method according to claim 4, wherein the operating system detects a failure of the operating BMC using the access method and instructs execution of the switching. 前記ＢＩＯＳが、稼働中の前記ＢＭＣに対して、ＳＭＢＩＯＳ仕様に準拠したＴＹＰＥ３８のストラクチャを作成し、待機中の前記ＢＭＣに対して、前記ＴＹＰＥ３８と同じ書式のストラクチャを異なるＴＹＰＥ番号で作成して、前記構成情報に包含させる、請求項５のＢＭＣ切り替え方法。   The BIOS creates a structure of TYPE 38 conforming to the SMBIOS specification for the BMC in operation, creates a structure of the same format as the TYPE 38 for the waiting BMC with a different TYPE number, The BMC switching method according to claim 5, which is included in the configuration information. ＢＩＯＳが、複数のＢＭＣの存在およびそのアクセス方法を検出し、前記ＢＭＣが多重化されている旨の表示および前記アクセス方法を含めて作成した構成情報を、参照して、
前記アクセス方法を用いて、前記複数のＢＭＣにアクセスする処理をコンピュータに実行させるＢＭＣ切り替えプログラム。 The BIOS detects the existence of a plurality of BMCs and the access method thereof, and refers to the configuration information created including the indication that the BMC is multiplexed and the access method,
A BMC switching program for causing a computer to execute a process of accessing the plurality of BMCs using the access method. 前記ＢＩＯＳが、前記複数のＢＭＣのうち一台を稼働中、他を待機中に設定し、前記オペレーティングシステムから指示をうけて、稼働中の前記ＢＭＣを待機中に、待機中の一台の前記ＢＭＣを稼動中に状態遷移させる切り替えを実行し、
前記アクセス方法を用いて、稼働中の前記ＢＭＣの故障を検出して、前記切り替えをする処理をコンピュータに実行させる請求項７のＢＭＣ切り替えプログラム。 The BIOS sets one of the plurality of BMCs in operation, sets the other to standby, receives an instruction from the operating system, waits for the BMC in operation, Executes switching to change the state of BMC during operation
8. The BMC switching program according to claim 7, wherein a failure of the BMC in operation is detected using the access method, and the computer executes the switching process.
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